JPH02272772A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02272772A JPH02272772A JP9464889A JP9464889A JPH02272772A JP H02272772 A JPH02272772 A JP H02272772A JP 9464889 A JP9464889 A JP 9464889A JP 9464889 A JP9464889 A JP 9464889A JP H02272772 A JPH02272772 A JP H02272772A
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- Japan
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- gate
- insulating film
- gate electrode
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Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- 230000005669 field effect Effects 0.000 claims description 5
- 230000010354 integration Effects 0.000 description 4
- 239000000758 substrate Substances 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
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- 239000011229 interlayer Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に電界効果トランジスタ
（ＭＯＳＴ）を有する半導体装置に関する。
（ＭＯＳＴ）を有する半導体装置に関する。
従来のＭＯＳＴは第３図に示すように、半導体基板１上
に例えばＮ型ウェル領域１０．Ｎ型ウェル領域の周囲を
囲み素子領域を絶縁分離するフィールド絶縁膜４を有し
、ウェル領域の一主面上にゲート絶縁膜５を有し、ゲー
ト絶縁膜上にゲート電極６を有している。
に例えばＮ型ウェル領域１０．Ｎ型ウェル領域の周囲を
囲み素子領域を絶縁分離するフィールド絶縁膜４を有し
、ウェル領域の一主面上にゲート絶縁膜５を有し、ゲー
ト絶縁膜上にゲート電極６を有している。
更にゲート電極直下を除きフィールド絶縁膜４で囲まれ
たＮ型ウェル領域にＰ型ソース領域、トレイン領域く便
宜上、Ｐ型ソース・ドレイン領域１１と記す）を有して
ＭＯＳＴを構成している。
たＮ型ウェル領域にＰ型ソース領域、トレイン領域く便
宜上、Ｐ型ソース・ドレイン領域１１と記す）を有して
ＭＯＳＴを構成している。
近年半導体装置の高速化、高集積化にともないＭＯＳＴ
のゲート電極の長さ（以後ゲート長という）も１μｍ程
度の短いものを使用している。
のゲート電極の長さ（以後ゲート長という）も１μｍ程
度の短いものを使用している。
回路構成に於いては入力回路及び出力回路を除く内部論
理回路の構成に前述したゲート長を用いて回路構成し高
速化及び高集積化している。
理回路の構成に前述したゲート長を用いて回路構成し高
速化及び高集積化している。
しかし入力回路及び出力回路は、内部論理回路より高耐
圧を必要としておりＭＯ３Ｔのゲート長を長くして耐圧
向上を図っている。
圧を必要としておりＭＯ３Ｔのゲート長を長くして耐圧
向上を図っている。
ところで上述した従来の半導体装置はウェル領域の主面
が平坦であり平坦なウェル領域表面に接するゲート絶縁
膜、ゲート電極を有し、ゲート電極直下を除くウェル領
域にソース・ドレイン領域を有している。その為ＭＯ３
Ｔの素子領域の大きさはソース・トレイン領域とゲート
長で決定される。
が平坦であり平坦なウェル領域表面に接するゲート絶縁
膜、ゲート電極を有し、ゲート電極直下を除くウェル領
域にソース・ドレイン領域を有している。その為ＭＯ３
Ｔの素子領域の大きさはソース・トレイン領域とゲート
長で決定される。
従って上述した入力回路及び出力回路のゲート長を長く
するとＭＯ３Ｔの素子領域が大きくなり高集積化の障害
となっていた。
するとＭＯ３Ｔの素子領域が大きくなり高集積化の障害
となっていた。
本発明の半導体装置は一導電型の半導体領域に逆導電型
のソース領域、ドレイン領域を有し、前記半導体領域の
一主面上にゲート絶縁膜を有し前記ゲート絶縁膜上にゲ
ート電極を有してなる電界効果トランジスタを備えた半
導体装置において、前記電界効果トランジスタは、前記
ゲート電極直下の半導体領域の一生面が凸形であり前記
凸形領域表面の底部、上部及び側壁部に接するゲート絶
縁膜を有しているというものである。
のソース領域、ドレイン領域を有し、前記半導体領域の
一主面上にゲート絶縁膜を有し前記ゲート絶縁膜上にゲ
ート電極を有してなる電界効果トランジスタを備えた半
導体装置において、前記電界効果トランジスタは、前記
ゲート電極直下の半導体領域の一生面が凸形であり前記
凸形領域表面の底部、上部及び側壁部に接するゲート絶
縁膜を有しているというものである。
次に本発明について図面を参照して説明する。
第１図は本発明の実施例１を示す断面図である。
半導体基板１上にＰ型ウェル領域２を形成し、ゲート電
極を形成する領域直下のＰ型ウェル領域の表面に幅が０
．８〜１．５μｍ、側壁部の段差が０．１〜０．５μｍ
のメサ状の凸部をＰ型ウェル領域表面を選択的にエツチ
ングして形成する。
極を形成する領域直下のＰ型ウェル領域の表面に幅が０
．８〜１．５μｍ、側壁部の段差が０．１〜０．５μｍ
のメサ状の凸部をＰ型ウェル領域表面を選択的にエツチ
ングして形成する。
次にＰ型ウェル領域の周囲に、ウェル領域より高濃度の
Ｐ＋型領域３を設けた後、Ｐ型ウェル領域の周囲にフィ
ールド絶縁膜４を設ける。
Ｐ＋型領域３を設けた後、Ｐ型ウェル領域の周囲にフィ
ールド絶縁膜４を設ける。
その後露出している凸形ウェル領域表面の底部、側壁部
、上部に接するゲート絶縁ＷＸ５及びゲート電極６を選
択的形成する。
、上部に接するゲート絶縁ＷＸ５及びゲート電極６を選
択的形成する。
次にゲート電極６及びフィールド絶縁膜４をマスクとし
てＮ型の不純物原子をイオン注入してソース・ドレイン
領域９を形成する。
てＮ型の不純物原子をイオン注入してソース・ドレイン
領域９を形成する。
その後全面に眉間絶縁膜−７を形成しソース・ドレイン
領域、ゲート電極上に選択的に開口窓を形成し前記開口
窓を覆う様に全面にアルミニウム膜を被着し、バターニ
ングを行ないソース電極、トレイン電極、ゲート電極の
引き出し配線を形成して第１図に示す断面図の状態とな
る。
領域、ゲート電極上に選択的に開口窓を形成し前記開口
窓を覆う様に全面にアルミニウム膜を被着し、バターニ
ングを行ないソース電極、トレイン電極、ゲート電極の
引き出し配線を形成して第１図に示す断面図の状態とな
る。
ゲート直下のＰ型ウェル領域が凸形を有しており凸形ウ
ェル領域表面の底部、側壁部、上部にゲート絶縁膜、ゲ
ート電極を設は凸形のゲート電極構成している。その為
ゲート長の平面パターンは凸形の底部及び上部と同じ長
さであるが側壁部の分だけ長く形成する事ができる。そ
の為ＭＯ３Ｔ形成領域を小さくでき高集積化に有利であ
る。
ェル領域表面の底部、側壁部、上部にゲート絶縁膜、ゲ
ート電極を設は凸形のゲート電極構成している。その為
ゲート長の平面パターンは凸形の底部及び上部と同じ長
さであるが側壁部の分だけ長く形成する事ができる。そ
の為ＭＯ３Ｔ形成領域を小さくでき高集積化に有利であ
る。
第２図は本発明の実施例２の断面図である。
半導体基板１上にＮ型ウェル領域１０を形成し、Ｎ型ウ
ェル領域表面を選択的にエツチングしてウェル領域表面
に凸形の起伏を複数個設ける。
ェル領域表面を選択的にエツチングしてウェル領域表面
に凸形の起伏を複数個設ける。
次にウェル領域周囲を囲むフィールド絶縁Ｍ４を形成し
て素子領域を分離する。その後露出している複数個の凸
形ウェル領域表面の底部、側壁部。
て素子領域を分離する。その後露出している複数個の凸
形ウェル領域表面の底部、側壁部。
上部に接するゲート絶縁膜５及びゲート電極６を選択的
に設け、ゲート電極及びフィールド絶縁膜をマスクとし
てソース・ドレイン領域１１を形成する。以後の工程は
実施例１と同様にして第２図の断面図の状態となる。
に設け、ゲート電極及びフィールド絶縁膜をマスクとし
てソース・ドレイン領域１１を形成する。以後の工程は
実施例１と同様にして第２図の断面図の状態となる。
凸形領域が複数個あるのでゲート長を構成する凸形の側
壁も複数倍され非常に長いゲート長を有するＭＯ８Ｔを
形成する事ができる。ス素子領域は小さいので高集積化
に非常に有利である。
壁も複数倍され非常に長いゲート長を有するＭＯ８Ｔを
形成する事ができる。ス素子領域は小さいので高集積化
に非常に有利である。
以上ウェル方式のＭＯ３Ｔについて説明したが、本発明
はウェル方式のＭＯ８Ｔに限定されるわけではないのは
いうまでもない。
はウェル方式のＭＯ８Ｔに限定されるわけではないのは
いうまでもない。
〔発明の効果〕
以上説明したように本発明はゲート電極直下の半導体領
域の一主面上を凸形に構成し凸形半導体領域の表面の底
部、側壁部、上部に接するゲート絶縁膜及びゲート電極
を有している。
域の一主面上を凸形に構成し凸形半導体領域の表面の底
部、側壁部、上部に接するゲート絶縁膜及びゲート電極
を有している。
その為ゲート長は、平面上短いゲート長であっても実際
に構成しているゲート長は凸形部の側壁部の分だけ長く
形成する事ができる。
に構成しているゲート長は凸形部の側壁部の分だけ長く
形成する事ができる。
従って小さいＭＯＳＴの素子領域で長いゲート長のＭＯ
ＳＴが構成可能でありＭＯ３型半導体装置を高集積化で
きる効果がある。
ＳＴが構成可能でありＭＯ３型半導体装置を高集積化で
きる効果がある。
第１図は本発明の実施例１を示す断面図、第２図は実施
例２を示す断面図、第３図は従来例の断面図である。 １・・・半導体基板、２・・・Ｐ型ウェル領域、３・・
・Ｐ＋型領域、４・・・フィールド絶縁膜、５・・・ゲ
ート絶縁膜、６・・・ゲート電極、 ７・・・層間絶縁
膜、８・・・アルミニウム電極、９・・・Ｎ型ソース・
ドレイン領域、１０・・・Ｎ型ウェル領域、１１・・・
Ｐ型ソース・ドレイン領域。
例２を示す断面図、第３図は従来例の断面図である。 １・・・半導体基板、２・・・Ｐ型ウェル領域、３・・
・Ｐ＋型領域、４・・・フィールド絶縁膜、５・・・ゲ
ート絶縁膜、６・・・ゲート電極、 ７・・・層間絶縁
膜、８・・・アルミニウム電極、９・・・Ｎ型ソース・
ドレイン領域、１０・・・Ｎ型ウェル領域、１１・・・
Ｐ型ソース・ドレイン領域。
Claims (1)
- 一導電型の半導体領域に逆導電型のソース領域、ドレイ
ン領域を有し、前記半導体領域の一主面上にゲート絶縁
膜を有し前記ゲート絶縁膜上にゲート電極を有してなる
電界効果トランジスタを備えた半導体装置において、前
記電界効果トランジスタは、前記ゲート電極直下の半導
体領域の一主面が凸形であり前記凸形領域表面の底部、
上部及び側壁部に接するゲート絶縁膜を有していること
を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9464889A JPH02272772A (ja) | 1989-04-14 | 1989-04-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9464889A JPH02272772A (ja) | 1989-04-14 | 1989-04-14 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02272772A true JPH02272772A (ja) | 1990-11-07 |
Family
ID=14116078
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9464889A Pending JPH02272772A (ja) | 1989-04-14 | 1989-04-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02272772A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006190985A (ja) * | 2004-12-28 | 2006-07-20 | Hynix Semiconductor Inc | チャネル長の長い半導体素子及びその製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS519687A (en) * | 1974-07-15 | 1976-01-26 | Nippon Electric Co | Denkai koka toranjisuta |
| JPS52136583A (en) * | 1976-05-11 | 1977-11-15 | Toshiba Corp | Mos type semiconductor device |
| JPS5362985A (en) * | 1976-11-18 | 1978-06-05 | Toshiba Corp | Mis type field effect transistor and its production |
-
1989
- 1989-04-14 JP JP9464889A patent/JPH02272772A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS519687A (en) * | 1974-07-15 | 1976-01-26 | Nippon Electric Co | Denkai koka toranjisuta |
| JPS52136583A (en) * | 1976-05-11 | 1977-11-15 | Toshiba Corp | Mos type semiconductor device |
| JPS5362985A (en) * | 1976-11-18 | 1978-06-05 | Toshiba Corp | Mis type field effect transistor and its production |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006190985A (ja) * | 2004-12-28 | 2006-07-20 | Hynix Semiconductor Inc | チャネル長の長い半導体素子及びその製造方法 |
| JP4726612B2 (ja) * | 2004-12-28 | 2011-07-20 | 株式会社ハイニックスセミコンダクター | チャネル長の長い半導体素子の製造方法 |
| US8026557B2 (en) | 2004-12-28 | 2011-09-27 | Hynix Semiconductor, Inc. | Semiconductor device with increased channel length and method for fabricating the same |
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