TWI552306B - 積體電路場效電晶體之閘極電極以及閘極接觸插塞佈局 - Google Patents

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Description

積體電路場效電晶體之閘極電極以及閘極接觸插塞佈局
本文中所描述之各種實施例是關於積體電路，且更特定言之，是關於用於積體電路之場效電晶體以及場效電晶體電路。
積體電路可包括儲存資料之記憶體裝置(memory device)、對資料執行邏輯運算之邏輯裝置(logic device)，以及其類似者。混合式積體電路可同時包括記憶體裝置以及邏輯裝置。積體電路可使用場效電晶體作為其主動裝置(active device)。歸因於諸如小型化、多功能及/或低製造成本之特性，積體電路在電子工業中作為重要元件而正受到關注。隨著電子工業正快速地進步，針對高度整合裝置之需求正日益增加。
本文中所描述之各種實施例可提供一種用於積體電路基板(integrated circuit substrate)之四電晶體佈局(four transistor layout)。四電晶體佈局可包括在積體電路基板中之隔離區(isolation region)，其界定主動區(active region)，主動區沿著第一以及第二不同方向延伸。四個電晶體之共源極區(common source region)自主動區之中心沿著第一方向以及第二方向兩者延伸，以界定在共源極區外部的主動區之四個象限。提供四個汲極區(drain region)，四個汲極區中之各別汲極區是在四個象限中之各別象限中且是與共源極區隔開。最後，提供四個閘極電極(gate electrode)，四個閘極電極中之各別閘極電極在四個象限中之各別象限中介於共源極區與四個汲極區中之各別汲極區之間，各別閘極電極包括頂點(vertex)以及第一延伸部分(extending portion)與第二延伸部分，第一延伸部分自頂點沿著第一方向延伸，且第二延伸部分自頂點沿著第二方向延伸。
在一些實施例中，圍繞自主動區之中心沿著第一方向延伸的共源極區之部分，四個電晶體中之第一對電晶體之汲極區以及閘極電極相對於四個電晶體中之第二對電晶體之汲極區以及閘極電極對稱。在其他實施例中，圍繞自主動區之中心沿著第二方向延伸的共源極區之部分，四個電晶體中之第一對電晶體之汲極區以及閘極電極相對於四個電晶體中之第二對電晶體之汲極區以及閘極電極對稱。
亦可提供四個汲極接觸插塞(drain contact plug)，四個汲極接觸插塞中之各別汲極接觸插塞電接觸在四個象限中之各別象限中汲極區中之各別汲極區。此外，可提供一對源極接觸插塞(source contact plug)，源極接觸插塞中之第一源極接觸插塞介於四個電晶體中之第一對電晶體之閘極電極之第二延伸部分之間，源極接觸插塞中之第二源極接觸插塞介於四個電晶體中之第二對電晶體之閘極電極之第二延伸部分之間。
在其他實施例中，四個閘極電極之第一延伸部分以及第二延伸部分之端部超出主動區而延伸至隔離區上。在再其他實施例中，提供四個閘極接觸插塞(gate contact plug)，四個閘極接觸插塞中之各別閘極接觸插塞電連接至四個閘極電極中之各別閘極電極，四個閘極接觸插塞中之第一對閘極接觸插塞連接至鄰近於閘極電極之頂點的閘極電極中之一對閘極電極中之各別閘極電極，且四個閘極接觸插塞中之第二對閘極接觸插塞連接至遠離於閘極電極之頂點的閘極電極中之一對閘極電極中之各別閘極電極。在一些實施例中，第二對閘極接觸插塞是包括於主動區內。
在一些實施例中，積體電路基板在其中亦包括多個記憶體單元(memory cell)，多個記憶體單元在列方向上以及在行方向上被配置成陣列。在一些實施例中，第一方向為列方向，且第二方向為行方向。四個電晶體可包括用於記憶體單元之行的感測放大器(sense amplifier)。
在再其他實施例中，主動區在四個電晶體中之第一對電晶體之閘極電極之第一延伸部分之間以及在四個電晶體中之第二對電晶體之閘極電極之第一延伸部分之間凹入，使得隔離區在四個電晶體中之第一對電晶體之閘極電極之第一延伸部分之間以及在四個電晶體中之第二對電晶體之閘極電極之第一延伸部分之間突出。
在又其他實施例中，各別閘極電極亦包括第三延伸部分，第三延伸部分自遠離於各別頂點的各別第二延伸部分之端部延伸且沿著第一方向延伸。在其他實施例中，各別頂點為第一各別頂點，且各別第二延伸部分以及各別第三延伸部分在其之間界定各別第二頂點。在一些實施例中，第三延伸部分可至少部分地重疊於隔離區，且在其他實施例中，第三延伸部分不實質上重疊於主動區。在又其他實施例中，四個閘極電極之第一延伸部分以及第三延伸部分之端部超出主動區而延伸至隔離區上。
又其他實施例可包括四個閘極接觸插塞，四個閘極接觸插塞中之各別閘極接觸插塞電連接至四個閘極電極中之各別閘極電極，四個閘極接觸插塞中之一對閘極接觸插塞連接至鄰近於閘極電極之頂點的閘極電極中之一對閘極電極中之各別閘極電極，且四個閘極接觸插塞中之一對閘極接觸插塞連接至遠離於閘極電極之第一頂點的閘極電極中之一對閘極電極中之各別閘極電極。在一些實施例中，連接至遠離於閘極電極之第一頂點的閘極電極中之一對閘極電極中之各別閘極電極的此對閘極接觸插塞是包括於主動區內。在再其他實施例中，四個閘極接觸插塞為四個第一閘極接觸插塞，四電晶體佈局更包括四個第二閘極接觸插塞，四個第二閘極接觸插塞中之各別第二閘極接觸插塞電連接至四個閘極電極中之各別閘極電極，四個第二閘極接觸插塞中之一對第二閘極接觸插塞連接至鄰近於閘極電極之第二頂點的閘極電極中之一對閘極電極中之各別閘極電極，且四個第二閘極接觸插塞中之一對第二閘極接觸插塞連接至在閘極電極之第三延伸部上遠離於閘極電極之第二頂點的閘極電極中之一對閘極電極中之各別閘極電極。
在其他實施例中，各別閘極電極亦包括第四延伸部分，第四延伸部分自遠離於各別第一頂點的各別第一延伸部分之端部沿著第二方向延伸至遠離於各別第二頂點的各別第三延伸部分之端部。各別閘極電極包括界定封閉迴路閘極電極圖案(closed loop gate electrode pattern)之第一延伸部分至第四延伸部分，第一延伸部分至第四延伸部分中之各別延伸部分環繞汲極區中之各別汲極區。亦可提供四個汲極接觸插塞，四個汲極接觸插塞中之各別汲極接觸插塞電接觸在四個象限中之各別象限中汲極區中之各別汲極區且被閘極電極中之各別閘極電極環繞。亦可提供四個第一閘極接觸插塞，四個第一閘極接觸插塞中之各別第一閘極接觸插塞電連接至四個電晶體中之第一對電晶體之閘極電極的第一延伸部分以及第三延伸部分中之各別延伸部分之各別中點。可提供兩個第二閘極接觸插塞，兩個第二閘極接觸插塞中之各別第二閘極接觸插塞電連接至四個電晶體中之第二對電晶體之閘極電極之各別第一頂點。亦可提供兩個第三閘極接觸插塞，兩個第三閘極接觸插塞中之各別第三閘極接觸插塞電連接於四個電晶體中之第二對電晶體之閘極電極的各別第三閘極延伸部(gate extension)與各別第四閘極延伸部之各別相交點(intersection)處。
根據其他實施例之積體電路場效電晶體包括積體電路基板、界定主動區的在積體電路基板中之隔離區、在主動區中之隔開式源極與汲極區，以及在主動區上介於隔開式源極與汲極區之間的閘極電極。閘極電極橫越主動區延伸且延伸至隔離區上，且閘極電極在其中包括寬於閘極電極之非著陸墊部分(non-landing pad portion)的著陸墊(landing pad)。閘極接觸插塞在著陸墊處電接觸閘極電極。在一些實施例中，著陸墊至少部分地重疊於隔離區，且閘極接觸插塞至少部分地重疊於主動區。在此等實施例中之一些實施例中，著陸墊亦至少部分地重疊於隔離區，且閘極接觸插塞亦至少部分地重疊於隔離區。
在一些實施例中，著陸墊為第一著陸墊，且閘極接觸插塞為第一閘極接觸插塞。閘極電極亦可包括寬於閘極電極之非著陸墊部分的第二著陸墊，以及在第二著陸墊處電接觸閘極電極之第二閘極接觸插塞。第二著陸墊可至少部分地重疊於主動區，且第二閘極接觸插塞可至少部分地重疊於主動區。
在此等實施例中之一些實施例中，第一著陸墊位於閘極電極之第一端部處，且第二著陸墊位於與第一端部相對置的閘極電極之第二端部處。在其他實施例中，第一著陸墊以及第二著陸墊亦至少部分地重疊於隔離區。第一閘極接觸插塞以及第二閘極接觸插塞亦至少部分地重疊於隔離區。
此外，在其他實施例中，包括著陸墊之閘極電極包括鄰近於基板的包括多晶矽之第一層，以及在包括多晶矽之第一層上的包括金屬矽化物之第二層，且閘極接觸插塞包括金屬且直接接觸包括金屬矽化物之第二層。金屬可包括鎢。
一種根據本文中所描述之再其他實施例之半導體裝置(semiconductor device)可包括裝置隔離物(device isolation)，裝置隔離物是安置於基板中以界定主動區。閘極電極是安置於主動區上，且包括在第一方向上延伸之第一延伸部分以及在不同於第一方向之第二方向上延伸的第二延伸部分。閘極介電層(gate dielectric layer)是安置於閘極電極與主動區之間。層間介電層(interlayer dielectric layer)是安置於包括閘極電極之基板上。閘極接觸插塞穿透層間介電層以接觸閘極電極。閘極接觸插塞之至少一部分重疊於主動區。
在一些實施例中，閘極電極之第一延伸部分包括鄰近於主動區之一側的重疊於裝置隔離圖案(device isolation pattern)之第一邊緣部分(edge portion)。在其他實施例中，閘極電極之第二延伸部分包括鄰近於主動區之另一側的重疊於裝置隔離圖案之第二邊緣部分。
此外，在一些實施例中，第一延伸部分或第二延伸部分中之至少一者包括著陸部分以及非著陸部分。著陸部分之寬度大於非著陸部分之寬度，且閘極接觸插塞接觸著陸部分。在其他實施例中，第一延伸部分包括著陸部分以及非著陸部分，第一延伸部分之著陸部分之部分重疊於主動區，第一延伸部分之著陸部分之另一部分重疊於裝置隔離圖案，且重疊於裝置隔離圖案的著陸部分之部分為第一邊緣部分。在再其他實施例中，閘極電極更包括平行於且面向第一延伸部分之第三延伸部分，第一延伸部分以及第三延伸部分是分別連接至第二延伸部分之兩個端部，且第三延伸部分之至少一部分重疊於裝置隔離圖案。
在又其他實施例中，閘極電極更包括面向第一延伸部分且與第一延伸部分隔開之第三延伸部分，以及面向第二延伸部分且與第二延伸部分隔開之第四延伸部分，且閘極電極在平面圖中具有封閉迴路形狀。在又其他實施例中，第一延伸部分、第二延伸部分、第三延伸部分或第四延伸部分中之至少一者包括用於接觸閘極接觸插塞之著陸部分以及非著陸部分，且著陸部分之寬度大於非著陸部分之寬度。在再其他實施例中，閘極接觸插塞之上部表面之部分重疊於裝置隔離圖案，且第一閘極接觸插塞之上部表面之另一部分重疊於主動區。在又其他實施例中，閘極接觸插塞之整個上部表面重疊於主動區。
包括所附圖式以提供對本發明概念之進一步理解，且所附圖式併入於本說明書中且構成本說明書之部分。諸圖式說明本發明概念之例示性實施例，且連同【實施方式】一起用以解釋本發明概念之原理。
將經由參照所附圖式所描述之以下實施例來闡明本發明之優點與特徵，以及本發明之實施方法。然而，本發明可以不同形式予以體現，且不應被解釋為限於本文中所闡述之實施例。確切而言，提供此等實施例以使得本發明將透徹且完整，且將向熟習此項技術者完全地傳達本發明之範疇。另外，本發明僅是藉由申請專利範圍之範疇界定。類似參考標號均表示類似元件。如本文中所使用，術語「及/或」包括有關所列出項目中之一或多個項目的任一組合以及所有組合，且可縮寫為「/」。
本文中所使用之術語僅是用於描述特定實施例之目的且不意欲限制本發明。如本文中所使用，除非上下文另有清楚指示，否則單數形式「一」以及「所述」意欲亦包括複數形式。應進一步理解在本說明書中使用術語「包括」、「具有」及/或其變化型時為具體指定所敍述的特徵、區、步驟、操作、元件及/或組件之存在，但並不排除一或多個其他特徵、區、步驟、操作、元件、組件及/或其群組之存在或添加。
應理解，當諸如層或區之元件被稱作「在另一元件上」或延伸「至另一元件上」(及/或其變化)時，其可直接在另一元件上或直接延伸至另一元件上，或亦可存在介入元件。與此對比，當元件被稱作「直接在另一元件」或「直接延伸至另一元件上」(及/或其變化)時，不存在介入元件。亦應理解，當元件被稱作「連接至另一元件」或「耦接至另一元件」(及/或其變化)時，其可直接連接至另一元件或直接耦接至另一元件，或可存在介入元件。與此對比，當元件被稱作「直接連接至另一元件」或「直接耦接至另一元件」(及/或其變化)時，不存在介入元件。
應理解，儘管術語「第一」、「第二」等等在本文中可用以描述各種元件、組件、區、層及/或區段，但此等元件、材料、區、層及/或區段不應受到此等術語限制。此等術語僅是用以區分一元件、材料、區、層或區段與另一元件、材料、區、層或區段。因此，在不脫離本發明之教示的情況下，可將下文所論述之第一元件、材料、區、層或區段稱為第二元件、材料、區、層或區段。
相對術語在本文中可用以描述一元件與另一元件之關係，如諸圖所說明。此等相對術語通常有關當基板處於圖式之底部時元件相對於基板之位置。然而，應理解，相對術語意欲涵蓋除了諸圖所描繪之方位以外的裝置之不同方位。舉例而言，若翻轉圖中之結構，則被描述為在基板之「背側」上的元件將定位於基板之「上部」表面上。因此，例示性術語「上部」可取決於圖之特定方位而涵蓋「下部」之方位以及「上部」之方位兩者。類似地，若翻轉諸圖中之一者中的結構，則被描述為在其他元件「下方」、「之下」或「下」之元件將定位於其他元件「上方」或「之上」。因此，例示性術語「下方」、「之下」、「下」、「上方」以及「之上」可涵蓋上方之方位以及下方之方位兩者。又，術語「水平」與「垂直」以及術語「x」、「y」與「z」在本文中是用以描述大體上正交方向且並不暗示特定方位。
亦應理解，如本文中所使用，術語「列」或「水平」以及「行」或「垂直」指示可彼此正交之兩個相對非平行方向。然而，此等術語亦意欲涵蓋不同方位。
本文中參考橫截面以及透視圖說明來描述本發明之實施例，其繪示本發明之理想化實施例之示意性說明。因而，將預期由於如製造技術及/或公差而造成的圖示之形狀變化。因此，本發明之實施例不應被解釋為限於本文中所說明之區的特定形狀，而應包括例如由製造所引起的形狀 偏差。舉例而言，被說明為或描述為扁平之區通常可具有粗糙及/或非線性特徵。此外，所說明之銳角通常可為圓頭。因此，諸圖所說明之區本質上是示意性的，且區之形狀不意欲說明區之精確形狀且不意欲限制本發明之範疇。
(實施例1)
圖1A為根據本發明概念之各種實施例之積體電路裝置的平面圖，圖1B為沿著圖1A之線I-I'所取的橫截面圖，且圖1C為沿著圖1A之線II-II'所取的橫截面圖。
參看圖1A、圖1B以及圖1C，界定主動區ACT之裝置隔離圖案(隔離區)102可安置於諸如半導體基板(在下文中被稱作「基板」)之積體電路基板100中。主動區ACT可對應於藉由裝置隔離圖案102圍封的基板100之部分。裝置隔離圖案102可藉由使用溝槽型(trench type)裝置隔離方法而形成。舉例而言，裝置隔離圖案102可填充形成於基板100中之溝槽。基板100可為矽基板、鍺基板、矽-鍺基板及/或包括一或多個層之各種其他微電子基板。裝置隔離圖案102可包括氧化物、氮化物及/或氮氧化物。主動區ACT可摻雜有第一導電型摻雜劑。
閘極電極110是安置於主動區ACT之上。如圖1A所示，閘極電極110在平面圖中可在平行於基板100之上部表面的第一方向D1上延伸以越過主動區ACT。亦即，第一方向D1可為閘極電極110之縱向方向。如圖1B以及圖1C所示，閘極介電層105可安置於閘極電極110與主動區ACT之間。罩蓋介電圖案(capping dielectric pattern)120 可安置於閘極電極110上。罩蓋介電圖案120可具有與閘極電極110之側壁自對準的側壁。閘極介電層105可為由氧化物、氮化物、高k介電質及/或氮氧化物形成之單層或多層。高k介電質相較於氮化物可具有更高介電常數。舉例而言，高k介電質可包括絕緣金屬氧化物，諸如，氧化鉿、氧化鋁及/或其類似者。罩蓋介電圖案120可包括氧化物、氮化物及/或氮氧化物。罩蓋介電圖案120以及閘極電極110可藉由使用界定閘極電極110之遮罩圖案(未圖示)而形成。
閘極電極110可由導電材料形成。舉例而言，閘極電極110可包括摻雜有摻雜劑之半導體(例如，摻雜矽、摻雜矽-鍺、摻雜鍺及/或其類似者)、金屬(例如，鈦、鉭、鎢、鋁及/或其類似者)、導電金屬氮化物(例如，氮化鈦、氮化鉭及/或其類似者)，及/或導電金屬半導體化合物(例如，矽化鎢、矽化鈷、矽化鎳、矽化鈦及/或其類似者)。閘極電極110可以單層或多層而形成。根據實施例，閘極電極110可包括依序地堆疊之摻雜半導體(諸如，多晶矽)以及導電金屬半導體化合物(諸如，如矽化鎢之金屬矽化物)。在其他實施例中，閘極電極110可包括依序地堆疊之導電金屬氮化物以及金屬。然而，本發明不限於此情形。閘極電極110可具有三層或三層以上堆疊結構。
如圖1A以及圖1B所揭露，閘極電極110可包括重疊於裝置隔離圖案102之第一邊緣部分111。另外，閘極電極110可包括定位於與第一邊緣部分111相對置之側的第 二邊緣部分112。第二邊緣部分112可重疊於裝置隔離圖案102之另一部分，此另一部分是定位於與重疊於第一邊緣部分111的裝置隔離圖案102之部分相對置之側。如圖1A所示，閘極電極110可在第一方向D1上延伸以越過平行於第二方向D2的主動區ACT之兩側。第二方向D2可垂直於第一方向D1，且可平行於基板100之上部表面。第一邊緣部分111以及第二邊緣部分112可連接至重疊於閘極電極110之主動區ACT之部分的兩個端部。第一邊緣部分111可具有在第一方向D1上之第一長度L1，且第二邊緣部分112具有在第一方向D1上之第二長度L2。
第一源極/汲極區122以及第二源極/汲極區124可分別安置於主動區ACT中在閘極電極110之兩側。第一源極/汲極區122以及第二源極/汲極區124可為摻雜有第二導電型摻雜劑之摻雜區。第二導電型摻雜劑不同於第一導電型摻雜劑。舉例而言，第一導電型摻雜劑或第二導電型摻雜劑中之一者可為n型摻雜劑，且另一者可為p型摻雜劑。如圖1C所示，閘極間隙壁(gate spacer)119可安置於罩蓋介電圖案120以及閘極電極110之側壁上。閘極間隙壁119可由氧化物、氮化物及/或氮氧化物形成，且可為單層或多層。層間介電層130可安置於包括閘極電極110之基板100之整個表面上。層間介電層130可由氧化物、氮化物及/或氮氧化物形成，且可為單層或多層。
閘極接觸插塞135可依序地穿透層間介電層130以及罩蓋介電圖案120以接觸閘極電極110之上部表面。閘極接觸插塞135之整個下部表面可接觸閘極電極110。閘極接觸插塞135之至少一部分可重疊於主動區ACT。換言之，閘極接觸插塞135之至少一部分可在垂直於基板100之上部表面的方向上重疊於主動區ACT。
根據實施例，如圖1A以及圖1B所揭露，閘極接觸插塞135之上部表面可包括重疊於裝置隔離圖案102之第一部分TS1以及重疊於主動區ACT之第二部分TS2。換言之，閘極接觸插塞135之部分可重疊於主動區ACT，且閘極接觸插塞135之另一部分可重疊於裝置隔離圖案102。如圖1B所示，閘極接觸插塞135之上部表面可寬於其下部表面。藉此，閘極接觸插塞135之側壁可具有傾斜結構。閘極接觸插塞135之上部表面之第一部分TS1可重疊於第一邊緣部分111。
閘極接觸插塞135之上部表面具有在第一方向D1上之第一寬度Wc1以及在第二方向D2上之第二寬度Wc2。此時，閘極電極110之第一邊緣部分111之第一長度L1可小於以下兩者之總和：第一寬度Wc1以及在重疊於裝置隔離圖案102的閘極接觸插塞135之端部與第一邊緣部分111之端部之間的水平距離30。水平距離30可為在第一方向D1上在閘極接觸插塞135之上部表面之第一部分TS1之端部與第一邊緣部分111之端部之間的距離。第一長度L1大於零(0)。第一邊緣部分111之端部可對應於閘極電極110之端部。根據一實施例，水平距離30可為第一寬度Wc1之約5%至約15%。根據一實施例，第一邊緣部分111之第一長度L1可小於第一寬度Wc1。
若接觸閘極電極之閘極接觸插塞完全地重疊於裝置隔離圖案，則在閘極電極之縱向方向上主動區之寬度在給定區域中可較小。但是，根據本發明概念之上述實施例，當根據本發明概念之實施例的在第一方向D1上閘極電極110之長度可相同於使閘極接觸插塞完全地重疊於裝置隔離圖案的閘極電極之長度時，在第一方向D1上主動區ACT之寬度可增加，直至主動區ACT重疊於閘極接觸插塞135之至少一部分為止。可在主動區ACT中在閘極電極110下方界定通道區。在第一方向D1上主動區ACT之寬度對應於通道區之通道寬度。隨著在第一方向D1上主動區ACT之寬度增加，通道寬度增加。因此，包括閘極電極110之場效電晶體(在下文中被稱作「電晶體」)之導通電流(turn-on current)的量可增加。結果，可實現經組態以用於高整合且具有優良可靠性之裝置。
若閘極接觸插塞完全地重疊於裝置隔離圖案，則重疊於裝置隔離圖案的閘極電極之邊緣部分的長度可大於第一寬度Wc1與水平距離30之總和，使得在閘極電極之縱向方向上主動區之寬度縮減。在此狀況下，電晶體之通道寬度縮減，且因此，電晶體之導通電流的量縮減。
然而，如上文所提及，根據本發明概念之各種實施例，閘極接觸插塞135之至少一部分重疊於主動區ACT。因此，第一長度L1可小於第一寬度Wc1與水平距離30之總和。結果，在第一方向D1上主動區ACT之寬度在給定區域中可增加，使得電晶體之導通電流的量增加。因此，裝置可經改良或最佳化以用於高整合且可具有優良可靠性。
根據一些實施例，第二邊緣部分112之第二長度L2可小於第一寬度Wc1與水平距離30之總和。更具體言之，第二邊緣部分112之第二長度L2可小於第一寬度Wc1。藉此，可進一步增加在第一方向D1上主動區ACT之寬度。當然，第二長度L2大於零(0)。
在圖1A中，以矩形形狀展示閘極接觸插塞135之上部表面。然而，本發明不限於此情形。藉由光微影程序及/或佈局設計之曝光效應，閘極接觸插塞135之上部表面在平面圖中可具有多邊形、圓形及/或橢圓形形狀。根據實施例，當閘極接觸插塞135之上部表面具有圓形及/或橢圓形形狀時，閘極接觸插塞135之第一寬度Wc1可對應於在第一方向D1上之最大寬度。
根據一些實施例，如圖1A所示，在第二方向D2上閘極電極110之寬度Wg可實質上均一。在此狀況下，為了保證閘極接觸插塞135在第二方向D2上之未對準的裕度，閘極電極110之寬度Wg可大於閘極接觸插塞135之第二寬度Wc2。舉例而言，閘極電極110之寬度Wg可為閘極接觸插塞135之第二寬度Wc2的約110%至約130%。閘極電極110之寬度Wg可對應於在通道區中所產生之通道的通道長度。
閘極接觸插塞135可由導電材料形成。舉例而言，閘極接觸插塞135可包括金屬(例如，鎢、鉭、鈦及/或銅)以及導電金屬氮化物(例如，氮化鈦、氮化鉭)。在一些實施例中，當閘極包括諸如矽化鎢之金屬矽化物層時，閘極接觸插塞包括諸如鎢之金屬。根據一些實施例，另一閘極接觸插塞可提供於閘極電極110上。另一閘極接觸插塞可具有相同於閘極接觸插塞135之大小及/或形狀。另一閘極接觸插塞可與閘極接觸插塞135橫向地隔開。另一閘極接觸插塞之至少一部分可重疊於主動區ACT。另一閘極接觸插塞可部分地接觸第二邊緣部分112或完全地重疊於主動區ACT。
參看圖1A以及圖1C，第一源極/汲極接觸插塞140以及第二源極/汲極接觸插塞141可穿透層間介電層130以分別接觸第一源極/汲極122以及第二源極/汲極124。第一源極/汲極接觸插塞140以及第二源極/汲極接觸插塞141之上部表面可具有沿著第一方向D1平行地延伸之條形狀(bar shape)。歸因於此情形，在通道區之中心部分與源極/汲極接觸插塞140、源極/汲極接觸插塞141之間的最短距離可實質上相同於在通道區之邊緣與源極/汲極接觸插塞140、源極/汲極接觸插塞141之間的最短距離。結果，可增加電晶體之導通電流的量。
如圖1B以及圖1C所揭露，閘極接觸插塞135之上部表面可與層間介電層130之上部表面共平面。源極/汲極接觸插塞140、源極/汲極接觸插塞141之上部表面可與層間介電層130之上部表面共平面。因此，閘極接觸插塞135之上部表面可實質上定位於相同於源極/汲極接觸插塞140、源極/汲極接觸插塞141之上部表面的位階處。然而，本發明不限於此情形。源極/汲極接觸插塞140、源極/汲極接觸插塞141之上部表面可定位於低於或高於閘極接觸插塞135之上部表面的位階處。源極/汲極接觸插塞140、源極/汲極接觸插塞141可由導電材料形成。舉例而言，源極/汲極接觸插塞140、源極/汲極接觸插塞141可包括金屬(例如，鎢、鉭、鈦及/或銅)及/或導電金屬氮化物(例如，氮化鈦及/或氮化鉭)。根據一些實施例，源極/汲極接觸插塞140、源極/汲極接觸插塞141可由相同於閘極接觸插塞135之材料形成。
如圖1B以及圖1C所揭露，第一內連線(interconnection line)150a、第二內連線150b以及第三內連線150c可安置於層間介電層130上。第一內連線150a可連接至閘極接觸插塞135。第二內連線150b可連接至第一源極/汲極接觸插塞140，且第三內連線150c可連接至第二源極/汲極接觸插塞141。可根據裝置所需要之特性以各種形狀來實施第一內連線150a、第二內連線150b以及第三內連線150c。根據一些實施例，圖1A、圖1B以及圖1C所示之電晶體可實施為執行裝置所需要之各種用途及/或各種功能的電晶體(例如，周邊電路之電晶體)。
接下來，將參看所附圖式來描述根據各種實施例之積體電路裝置之改良後實例。
圖2A為說明根據本發明概念之實施例之積體電路裝置之改良後實例的平面圖，且圖2B為沿著圖2A之線III-III'所取的橫截面圖。
參看圖2A以及圖2B，閘極接觸插塞135可完全地重疊於主動區ACT。亦即，閘極接觸插塞135之整個上部表面可重疊於主動區ACT。閘極電極110包括重疊於裝置隔離圖案102之第一邊緣部分111a。此時，在第一方向D1上第一邊緣部分111a之第一長度L1'可小於在第一方向D1上閘極接觸插塞135之第一寬度Wc1。第一邊緣部分111a之第一長度L1'大於零(0)。閘極電極110可更包括第二邊緣部分112a。第二邊緣部分112a是定位於與第一邊緣部分111a相對置之側且重疊於裝置隔離圖案102。在第一方向D1上第二邊緣部分112a之第二長度L2'可小於閘極接觸插塞135之第一寬度Wc1。第二邊緣部分112a之第二長度L2'亦大於零(0)。
根據當前改良後實例，閘極接觸插塞135之整個上部表面重疊於主動區ACT，且第一邊緣部分111a之第一長度L1'可小於閘極接觸插塞135之第一寬度Wc1。又，第二邊緣部分112a之第二長度L2'亦可小於第一寬度Wc1。因此，可進一步增加在第一方向D1上主動區ACT之寬度。
圖3A為說明根據本發明概念之實施例之積體電路裝置之另一改良後實例的平面圖，而圖3B為用於說明包括於圖3A之裝置中之閘極電極的透視圖。對於圖3B中之閘極電極的描述，省略層間介電層130、罩蓋介電圖案120、隔片119以及第一源極/汲極接觸插塞140。
參看圖3A以及圖3B，閘極電極110a可在第一方向D1上延伸以跨越主動區ACT。閘極電極110a可包括第一著陸部分(landing portion)114、非著陸部分116以及第二著陸部分115。第一著陸部分114以及第二著陸部分115可分別連接至非著陸部分116之兩個端部。第二著陸部分115、非著陸部分116以及第一著陸部分114可被沿著第一方向D1依序地配置。第一閘極接觸插塞135可接觸第一著陸部分114，且第二閘極接觸插塞136可接觸第二著陸部分115。閘極接觸插塞135以及136可能不會接觸非著陸部分116。亦即，閘極電極110a之第一著陸部分114以及第二著陸部分115可為用於接觸閘極接觸插塞135以及閘極接觸插塞136之部分。在圖3B中，以方形柱狀展示第一閘極接觸插塞135以及第二閘極接觸插塞136。然而，本發明不限於此情形。第一閘極接觸插塞135以及第二閘極接觸插塞136可以另一形狀(例如，圓柱狀、橢圓狀及/或其類似者)實施第一閘極接觸插塞135以及第二閘極接觸插塞136。閘極介電層105可安置於閘極電極110a與主動區ACT之間。又，圖1A、圖1B以及圖1C之罩蓋介電圖案120可安置於閘極電極110a上。閘極電極110a可由相同於圖1A、圖1B以及圖1C之閘極電極110的材料形成。
第一著陸部分114具有在垂直於第一方向D1之第二方向D2上的第一寬度K1，且非著陸部分116具有在第二方向D2上之第二寬度K2。此時，第一著陸部分114之第 一寬度K1可大於非著陸部分116之第二寬度K2。同樣地，在第二方向D2上第二著陸部分115之第三寬度K3可大於非著陸部分116之第二寬度K2。第一著陸部分114之第一寬度K1可等於第二著陸部分115之第三寬度K3。第一閘極接觸插塞135具有在第一方向D1上之第一寬度Wc1以及在第二方向D2上之第二寬度Wc2。為了保證第一閘極接觸插塞135之未對準的裕度(margin for misalignment)，第一著陸部分114之第一寬度K1可大於第一閘極接觸插塞135之第二寬度Wc2。舉例而言，第一著陸部分114之第一寬度K1可為第一閘極接觸插塞135之第二寬度Wc2的約110%至約130%。同樣地，第二著陸部分115之第三寬度K3可大於在第二方向D2上第二閘極接觸插塞136之寬度。第一閘極接觸插塞135之寬度Wc1、寬度Wc2可分別等於對應於此等寬度的第二閘極接觸插塞136之寬度。因此，第二著陸部分115之第三寬度K3可為第一閘極接觸插塞135之第二寬度Wc2的約110%至130%。
第一著陸部分114可重疊於裝置隔離圖案102之某部分以及鄰近於此部分的主動區ACT之某部分。又，第一閘極接觸插塞135之上部表面亦可重疊於裝置隔離圖案102之某部分以及鄰近於此部分的主動區ACT之某部分。此時，重疊於裝置隔離圖案102的第一著陸部分114之部分111b可具有在第一方向D1上之第一長度La。第一長度La可小於第一寬度Wc1與第一水平距離30a之總和。第一水平距離30a可為在重疊於裝置隔離圖案102的第一閘極接觸插塞135之一端部與第一著陸部分114之部分111b之一端部之間的在第一方向D1上之水平距離。重疊於裝置隔離圖案102的第一著陸部分114之部分111b可對應於重疊於裝置隔離圖案102的閘極電極110a之第一邊緣部分。第一長度La大於零(0)。舉例而言，第一水平長度30a可為第一寬度Wc1之約5%至約15%。根據實施例，第一長度La可小於第一寬度Wc1。
類似於此情形，第二著陸部分115可重疊於裝置隔離圖案102之另一部分以及鄰近於此部分的主動區ACT之另一部分。又，第二閘極接觸插塞136之上部表面之部分可重疊於裝置隔離圖案102，且另一部分可重疊於主動區ACT。重疊於裝置隔離圖案102的第二著陸部分115之部分112b可具有在第一方向D1上之第二長度Lb。第二長度Lb可小於在第一方向D1上第二閘極接觸插塞136之寬度與第二水平距離30b的總和。第二水平距離30b可為在重疊於裝置隔離圖案102的第二閘極接觸插塞136之一端部與第二著陸部分115之部分112b之一端部之間的在第一方向D1上之水平距離。重疊於裝置隔離圖案102的第二著陸部分115之部分112b可對應於閘極電極110a之重疊於裝置隔離圖案102的第二邊緣部分。第二長度Lb大於零(0)。舉例而言，第二水平距離30b可為在第一方向D1上第二閘極接觸插塞136之寬度的約5%至約15%。根據一些實施例，第二長度Lb可小於在第一方向D1上第二閘極接觸插塞136之寬度。
第一著陸部分114之寬度K1、非著陸部分116之寬度K2以及第二著陸部分115之寬度K3可對應於界定於閘極電極110a下方之通道區之通道長度。如上文所提及，第一著陸部分114以及第二著陸部分115之寬度可大於非著陸部分116之寬度K2。因此，在著陸部分114以及115下方之通道長度可大於在非著陸部分116下方之通道長度。根據當前改良後實例，由於第一著陸部分114以及第二著陸部分115中之每一者重疊於裝置隔離圖案102以及主動區ACT，故第一著陸部分114以及第二著陸部分115可覆蓋裝置隔離圖案102與主動區ACT之邊界的一些部分。
界定於閘極電極110a下方之通道區可包括第一部分以及第二部分。通道區之第一部分鄰近於邊界且被著陸部分114以及著陸部分115覆蓋，且通道區之第二部分被非著陸部分116覆蓋。在將操作電壓施加至閘極電極110a之狀況下，電場可集中於邊界上。換言之，藉由操作電壓提供至通道區之第一部分之第一電場的強度可大於提供至通道區之第二部分之第二電場的強度。歸因於此情形，可在導通通道區之第二部分之前導通通道區之第一部分，使得可產生漏電流(leakage current)。然而，根據當前改良後實例，在著陸部分114以及著陸部分115下方之通道長度長於在非著陸部分116下方之通道長度。因此，通道區之第一部分之電阻可大於通道區之第二部分之電阻，且因此，可藉由著陸部分114以及115來最小化通過通道區之第一部分的漏電流。結果，由於著陸部分114與著陸部分115以及閘極接觸插塞135與閘極接觸插塞136部分地重疊於主動區ACT，故可增加在給定區域內電晶體之導通電流的量，且由於著陸部分114以及著陸部分115覆蓋邊界，故可減少或最小化電晶體之漏電流。
圖4為說明根據其他實施例之積體電路裝置之另一改良後實例的平面圖。
參看圖4，閘極電極110b可在第一方向D1上延伸以跨越主動區ACT。閘極介電層(見圖1B以及圖1C之105)可安置於閘極電極110b與主動區ACT之間，且罩蓋介電圖案(見圖1B以及圖1C之罩蓋介電圖案120)可安置於閘極電極110b上。
閘極電極110b可包括著陸部分114a以及非著陸部分116a與非著陸部分116b。根據當前改良後實例，著陸部分114a可完全地重疊於主動區ACT。亦即，整個著陸部分114a可重疊於主動區ACT。因此，接觸著陸部分114a之上部表面的閘極接觸插塞135可完全地重疊於主動區ACT。著陸部分114a可安置於第一非著陸部分116a與第二非著陸部分116b之間。閘極電極110b可包括重疊於裝置隔離圖案102的第一邊緣部分111c以及第二邊緣部分112c。第一邊緣部分111c可為第一非著陸部分116a之部分，且第二邊緣部分112c可為第二非著陸部分116b之部分。第一邊緣部分111c可具有在第一方向D1上之第一長度La'，且第二邊緣部分112c可具有在第一方向D1上之第二長度Lb'。因為著陸部分114a完全地重疊於主動區ACT，所以閘極電極110b之第一邊緣部分111c之第一長度La'可小於在第一方向上閘極接觸插塞135之寬度Wc1。同樣地，閘極電極110b之第二邊緣部分112c之第二長度Lb'可小於閘極接觸插塞135之寬度Wc1。
根據當前改良後實例，著陸部分114a之整個區可重疊於主動區ACT。因此，第一長度La'以及第二長度Lb'可小於閘極接觸插塞135之寬度Wc1。結果，增加在給定區域內在第一方向D1上主動區ACT之寬度，且因此，可增加在給定區域內電晶體之通道寬度。
根據實施例，在形成閘極電極110b之前，可將用於控制電晶體之臨限電壓的摻雜劑離子選擇性地植入至鄰近於在裝置隔離圖案102與主動區ACT之間的邊界的主動區ACT之邊緣部分中。此時，可能不會將用於控制臨限電壓之摻雜劑離子植入至主動區ACT之中心部分中。因此，鄰近於邊界的通道區之第一部分的臨限電壓與界定於主動區ACT之中心部分處的通道區之第二部分的臨限電壓可能不同。藉此，可減少或最小化歸因於在邊界上電場之集中而造成的漏電流。亦即，使通道區之第一部分之臨限電壓的絕對值大於通道區之第二部分之臨限電壓的絕對值，進而允許減少或最小化通過通道區之第一部分的漏電流。
現將提供如圖1A至圖4所說明且如本文中所描述的本發明概念之各種實施例的額外論述。具體言之，圖1A至圖4之各種實施例可提供一種積體電路場效電晶體，積體電路場效電晶體包括積體電路基板100、界定主動區ACT的在積體電路基板中之隔離區102，以及在主動區中之隔開式源極區122與汲極區124。可在主動區ACT上於隔開式源極與汲極區122以及124之間提供閘極電極110、閘極電極110a、閘極電極110b。閘極電極橫越主動區ACT延伸且延伸至隔離區102上，且其中包括寬於閘極電極110之非著陸墊部分116的著陸墊114、著陸墊115。閘極接觸插塞135、閘極接觸插塞136在著陸墊114、著陸墊115處電接觸閘極電極110、閘極電極110a、閘極電極110b，其中著陸墊至少部分地重疊於主動區ACT，且其中閘極接觸插塞至少部分地重疊於主動區ACT。在其他實施例中，著陸墊114、著陸墊115亦可至少部分地重疊於隔離區102，及/或閘極接觸插塞135、閘極接觸插塞136亦可部分地重疊於隔離區102。在一些實施例中(例如，圖4)，可提供單一著陸墊以及單一閘極接觸插塞。在其他實施例中，例如可在閘極電極之對置端部處(例如，圖3A至圖3B)提供第一著陸墊與第二著陸墊以及對應的第一閘極觸點(gate contact)與第二閘極觸點。
在一些實施例中，包括著陸墊之閘極電極110包括鄰近於基板100的包括多晶矽之第一層，以及在包括多晶矽之第一層上的包括金屬矽化物之第二層，且包括金屬之閘極接觸插塞135、閘極接觸插塞136直接接觸包括金屬矽化物之第二層。在其他實施例中，金屬包括鎢。
根據圖1A至圖4之其他實施例的積體電路場效電晶體包括積體電路基板100、界定主動區ACT的在積體電路基板中之隔離區102，以及在主動區ACT中之隔開式源極區122與汲極區124。閘極電極110、閘極電極110a是在主動區上提供於隔開式源極區122與汲極區124之間。閘極電極110、閘極電極110a橫越主動區延伸且延伸至隔離區中。閘極接觸插塞135、閘極接觸插塞136電接觸閘極電極且至少部分地重疊於主動區。閘極電極包括鄰近於基板的包括多晶矽之第一層，以及在包括多晶矽之第一層上的包括金屬矽化物之第二層。閘極接觸插塞135、閘極接觸插塞136包括金屬且直接接觸包括金屬矽化物之第二層。在一些實施例中，金屬包括鎢，及/或閘極接觸插塞可完全地重疊於主動區。在再其他實施例中，是在主動區上於隔開式源極區122與汲極區124之間提供閘極電極110、閘極電極110a，閘極電極橫越主動區ACT延伸且延伸至隔離區102上。閘極接觸插塞135、閘極接觸插塞136電接觸閘極電極。閘極接觸插塞135、閘極接觸插塞136部分地重疊於隔離區102且部分地重疊於主動區ACT。
上文所描述之各種實施例可起因於如下認識：圖10A以及圖10B所說明之習知裝置可分別包括界定隔開式第一與第二源極/汲極區1122/1124的在積體電路基板1100中之隔離區1102、橫越主動區ACT延伸至隔離區1102上之閘極電極1110，以及源極觸點(source contact)1140與汲極觸點(drain contact)1141。第一著陸墊1114以及第二著陸墊1115可提供於不遍及主動區ACT延伸之隔離區1102上。更具體言之，當閘極電極1110是提供於閘極介電層1105上且矽化鎢(或其他金屬矽化物)層1120是提供於閘極電極1110上時，必須移除矽化鎢層1120，且提供透過矽化鎢層1120以直接接觸閘極電極1110之一或多個多晶矽閘極接觸插塞1135、閘極接觸插塞1136。然而，用於移除矽化鎢層1120之化學溶液通過閘極電極1110之晶界而穿透閘極介電層1105且使閘極介電層1105劣化。因此，通常，禁止將多晶矽閘極接觸插塞1135、閘極接觸插塞1136置放於主動區ACT之上。相反地，將閘極接觸插塞1135、閘極接觸插塞1136置放於隔離區1102之上。換言之，不允許主動區ACT與閘極接觸插塞1135、閘極接觸插塞1136重疊。此重疊可能會造成電晶體寬度收縮，此情形可限制電晶體之驅動電流。
然而，根據本文中結合圖1A至圖4所描述之一些實施例，閘極接觸插塞不包括多晶矽，而是包括金屬矽化物層之金屬。因此，不需要蝕刻金屬矽化物層以形成閘極接觸插塞，且閘極接觸插塞不需要直接接觸閘極多晶矽層。因此，可使閘極接觸插塞至少部分地且在一些實施例中完全地重疊於主動區。因此，主動區之寬度可增加，此情形可允許較大驅動電流、較高可靠性及/或較高整合。
(實施例2)
圖5A為根據本發明概念之其他實施例之積體電路裝置的平面圖，且圖5B為沿著圖5A之線IV-IV'所取的橫截面圖。
參看圖5A以及圖5B，界定主動區ACT之裝置隔離圖案102是安置於基板100中。第一閘極電極210a可安置於主動區ACT之上。主動區ACT可對應於藉由裝置隔離圖案102圍封的基板100之部分，且可摻雜有第一導電型摻雜劑。如圖5A所示，第一閘極電極210a可包括在第一方向Da上延伸之第一延伸部分207，以及在不同於第一方向Da之第二方向Db上延伸的第二延伸部分208。第一方向Da以及第二方向Db平行於基板100之上部表面。第二方向Db可垂直於第一方向Da。
第一閘極電極210a之第一延伸部分207以及第二延伸部分208可在主動區ACT之上彼此連接。如圖5A所示，第一延伸部分207可包括重疊於裝置隔離圖案102之某部分的第一邊緣部分211。第一延伸部分207之第一邊緣部分211可重疊於裝置隔離圖案102之部分，此部分鄰近於平行於第二方向Db的主動區ACT之一側。第二延伸部分208可包括重疊於裝置隔離圖案102之另一部分的第二邊緣部分212。第二延伸部分208之第二邊緣部分212可重疊於裝置隔離圖案102之另一部分，此另一部分鄰近於平行於第一方向Da的主動區ACT之另一側。第一閘極電極210a之第一邊緣部分211可具有在第一方向Da上之第一長度M1，且第一閘極電極210a之第二邊緣部分212可具有在第二方向Db上之第二長度M2。
可在主動區ACT中在第一閘極電極210a下方界定通 道區。通道區可包括定位於第一延伸部分207下方之第一子區(sub region)，以及定位於第二延伸部分208下方之第二子區。通道區之通道寬度可等於在第一方向Da上第一子區之通道寬度與在第二方向Db上第二子區之通道寬度的總和。通道區可具有在若干方向上之通道長度。舉例而言，第一子區可具有在第二方向Db上對應於第一延伸部分207之寬度的第一通道長度，且第二子區可具有在第一方向Da上對應於第二延伸部分208之寬度的第二通道長度。亦即，第一通道長度以及第二通道長度可在不同方向上延伸。
第二閘極電極210b可經安置成在第一方向Da上與第一閘極電極210a隔開。第三閘極電極210c可經安置成在第二方向Db上與第一閘極電極210a隔開。第四閘極電極210d可經安置成在第一方向Da上與第三閘極電極隔開。換言之，第一閘極電極210a、第二閘極電極210b、第三閘極電極210c以及第四閘極電極210d可以二維方式沿著列方向以及行方向配置於一主動區ACT上。列方向垂直於行方向。列方向可平行於第一方向Da，且行方向可平行於第二方向Db。第一閘極電極210a、第二閘極電極210b、第三閘極電極210c以及第四閘極電極210d可彼此隔開。根據實施例，第二閘極電極210b可具有相對於第一虛擬直線Vb實質上對稱於第一閘極電極210a之結構，第一虛擬直線Vb穿過主動區ACT之中心點C且在第二方向Db上延伸。第三閘極電極210c可具有相對於第二虛擬直線Va實 質上對稱於第一閘極電極210a之結構，第二虛擬直線Va穿過中心點C且在第一方向Da上延伸。第四閘極電極210d可具有相對於第一虛擬直線Vb實質上對稱於第三閘極電極210c之結構。換言之，第二閘極電極210b可具有在列方向上實質上對稱於第一閘極電極210a之結構。第三閘極電極210c可具有在行方向上實質上對稱於第一閘極電極210a之結構。第四閘極電極210d可具有在列方向上實質上對稱於第三閘極電極210c之結構。
如圖5B所揭露，閘極介電層205可安置於主動區ACT與閘極電極210a、閘極電極210b、閘極電極210c、閘極電極210d之間。罩蓋介電圖案220可安置於閘極電極210a、閘極電極210b、閘極電極210c以及閘極電極210d中之每一者上。閘極間隙壁219可安置於閘極電極210a、閘極電極210b、閘極電極210c以及閘極電極210d之側壁上。源極區223可在主動區ACT中安置於第一閘極電極210a、第二閘極電極210b、第三閘極電極210c以及第四閘極電極210d之間。如圖5A所示，源極區223在平面圖中可具有「+」形狀。第一汲極區222a可安置於主動區ACT中與源極區223相對置的第一閘極電極210a之一側，且第二汲極區222b可安置於主動區ACT中與源極區223相對置的第二閘極電極210b之一側。第三汲極區222c可在主動區ACT中安置於與源極區223相對置的第三閘極電極210c之一側，且第四汲極區222d可在主動區ACT中安置於與源極區223相對置的第四閘極電極210d之一側。源極區223以及汲極區222a、222b、222c以及222d可摻雜有第二導電型摻雜劑。第一閘極電極210a、第二閘極電極210b、第三閘極電極210c以及第四閘極電極210d可分別包括於第一電晶體、第二電晶體、第三電晶體以及第四電晶體中。第一電晶體、第二電晶體、第三電晶體以及第四電晶體可共用源極區223。閘極介電層205、罩蓋介電圖案220以及閘極間隙壁219可分別由相同於圖1B以及圖1C所揭露之閘極介電層105、罩蓋介電圖案120以及閘極間隙壁119的材料形成。閘極電極210a、210b、210c以及210d可由相同於圖1A、圖1B以及圖1C之閘極電極110的材料形成。
層間介電層130可安置於包括閘極電極210a、閘極電極210b、閘極電極210c以及閘極電極210d之基板100之整個表面之上。第一閘極接觸插塞235a穿透層間介電層130以接觸第一閘極電極210a。此時，第一閘極接觸插塞235a之至少一部分可重疊於主動區ACT。第一閘極接觸插塞235a可依序地穿透層間介電層130以及在第一閘極電極210a上之罩蓋介電圖案220以接觸第一閘極電極210a。第一閘極接觸插塞235a之上部表面具有在第一方向Da上之第一寬度Wca以及在第二方向Db上之第二寬度Wcb。
如圖5A所示，根據一實施例，第一閘極接觸插塞235a之整個區可重疊於主動區ACT。在此狀況下，第一閘極電極210a之第一邊緣部分211之第一長度M1可小於第一閘極接觸插塞235a之第一寬度Wca。第一閘極電極210a之第二邊緣部分212之第二長度M2可小於第一閘極接觸插塞235a之第二寬度Wcb。
或者，根據其他實施例，第一閘極接觸插塞235a之第一部分可接觸第一邊緣部分211，且第一閘極接觸插塞235a之第二部分可重疊於鄰近於第一邊緣部分211之主動區ACT。在此狀況下，第一邊緣部分211之第一長度M1可小於以下兩者之總和：第一寬度Wca；以及在裝置隔離圖案102上的第一邊緣部分211之一端部與重疊於裝置隔離圖案102的第一閘極接觸插塞235a之一端部之間的在第一方向Da上之水平距離。在第一方向Da上之水平距離可為第一寬度Wca之約5%至約15%。第一長度M1可大於零(0)。
根據再其他實施例，第一閘極接觸插塞235a之第一部分可接觸第二邊緣部分212，且第一閘極接觸插塞235a之第二部分可重疊於鄰近於第二邊緣部分212之主動區ACT。在此狀況下，第二邊緣部分212之第二長度M2可小於以下兩者之總和：第二寬度Wcb；以及在裝置隔離圖案102上的第二邊緣部分212之一端部與重疊於裝置隔離圖案102的第一閘極接觸插塞235a之一端部之間的在第二方向Db上之水平距離。在第二方向Db上之水平距離可為第二寬度Wcb之約5%至約15%。第二長度M2可大於零(0)。
如上文所描述，第一閘極接觸插塞235a之至少一部分重疊於主動區ACT。藉此，有可能增加在給定區域內主動區ACT之大小。又，第一閘極電極210a可包括在多個不同方向上延伸之通道長度。結果，可增加在給定區域內電晶體之導通電流的量，以因此實現可經改良或最佳化以用於高整合且可具有優良可靠性之積體電路裝置。又，四個電晶體可形成於主動區中且可共用源極區223。因此，可縮減由四個電晶體所佔據之區域以因此增加電晶體之導通電流的量。
第二閘極接觸插塞235b、第三閘極接觸插塞235c以及第四閘極接觸插塞235d可分別依序地穿透層間介電層130以及罩蓋介電圖案220以接觸第二閘極電極210b、第三閘極電極210c以及第四閘極電極210d。第二閘極電極210b、第三閘極電極210c以及第四閘極電極210d中之每一者之至少一部分可重疊於主動區ACT。根據實施例，可根據連接至第一閘極接觸插塞235a、第二閘極接觸插塞235b、第三閘極接觸插塞235c以及第四閘極接觸插塞235d之內連線(未圖示)的佈局來控制第一閘極接觸插塞235a、第二閘極接觸插塞235b、第三閘極接觸插塞235c以及第四閘極接觸插塞235d之位置。根據實施例，第三閘極接觸插塞235c可自穿過第一閘極接觸插塞235a之上部表面之中心點且在第二方向Db上延伸的虛擬直線偏移。第二閘極接觸插塞235b可具有相對於第一虛擬直線Vb實質上對稱於第一閘極接觸插塞235a之結構。第四閘極接觸插塞235d可具有相對於第一虛擬直線Vb實質上對稱於第三閘極接觸插塞235c之結構。第一閘極接觸插塞235a、第二閘極接觸插塞235b、第三閘極接觸插塞235c以及第四閘極接觸插塞235d可由相同於圖1A、圖1B以及圖1C之閘極接觸插塞135以及閘極接觸插塞136的材料形成。
第一汲極接觸插塞240a可穿透層間介電層130以連接至第一汲極區222a。源極接觸插塞241可穿透層間介電層130以連接至源極區223。如圖5A所示，第一汲極接觸插塞240a之上部表面在平面圖中可具有沿著一方向延伸之條形狀。第一閘極電極210a之第一延伸部分207之延伸長度可不同於第二延伸部分208之延伸長度。第一汲極接觸插塞240a之上部表面可平行於第一延伸部分207或第二延伸部分208中之較長延伸部分延伸。舉例而言，如圖5A所示，在第二延伸部分208之延伸長度長於第一延伸部分207之延伸長度的狀況下，汲極接觸插塞240a之上部表面可平行於第二延伸部分208延伸。源極接觸插塞241之上部表面在平面圖中可具有平行於第一汲極接觸插塞240a之上部表面延伸的條形狀。根據一實施例，源極接觸插塞241之延伸長度可不同於第一汲極接觸插塞240a之上部表面之延伸長度。舉例而言，如圖5A所示，源極接觸插塞241之延伸長度可長於第一汲極接觸插塞240a之延伸長度。在此狀況下，源極區223之平面圖區域可寬於第一汲極區222a之平面圖區域。因為源極區223被四個電晶體共用，所以可將多個源極接觸插塞241安置於源極區223上。
第二汲極接觸插塞240b、第三汲極接觸插塞240c以及第四汲極接觸插塞240d可分別穿透層間介電層130以連接至第二汲極區222b、第三汲極區222c以及第四汲極區222d。第二汲極接觸插塞240b、第三汲極接觸插塞240c以及第四汲極接觸插塞240d之上部表面亦可平行於源極接觸插塞241之上部表面延伸。
根據一實施例之積體電路裝置可包括多個感測放大器區塊(sense amplifier block)。多個感測放大器區塊中之每一者可包括NMOS感測放大器驅動器(sense amplifier driver)以及PMOS感測放大器驅動器。根據一些實施例，圖5A以及圖5B所示之電晶體可為包括於NMOS感測放大器驅動器或PMOS感測放大器驅動器中之電晶體。將參看所附圖式來描述感測放大器驅動器。
圖6A為包括於根據本發明概念之實施例之裝置之感測放大器區塊中的NMOS感測放大器驅動器的電路圖。
參看圖6A，感測放大器區塊中之NMOS感測放大器驅動器可包括第一NMOS電晶體N1以及第二NMOS電晶體N2。第一NMOS電晶體N1之閘極可電連接至位元條線(bit bar line)BLB，且第一NMOS電晶體N1之汲極可電連接至位元線(bit line)BL。第一NMOS電晶體N1之源極可電連接至接地電壓供應線(ground voltage supply line)LAB。第二NMOS電晶體N2之閘極可電連接至位元線BL，且第二NMOS電晶體N2之汲極可電連接至位元條線BLB。第二NMOS電晶體N2之源極可電連接至接地電壓供應線LAB。因此，第一NMOS電晶體N1與第二NMOS電晶體N2可以閂鎖結構(latch structure)予以連接。
參看圖5A以及圖6A，根據一實施例，分別包括第一閘極電極210a、第二閘極電極210b、第三閘極電極210c以及第四閘極電極210d之第一電晶體、第二電晶體、第三電晶體以及第四電晶體可為NMOS電晶體。此時，包括第一閘極電極210a之第一電晶體可對應於NMOS感測放大器驅動器之第一NMOS電晶體N1，且包括第三閘極電極210c之第三電晶體可對應於NMOS感測放大器驅動器之第二NMOS電晶體N2。在此狀況下，第一汲極接觸插塞240a以及第三閘極接觸插塞235c可電連接至第一位元線，且第三汲極接觸插塞240c以及第一閘極接觸插塞235a可電連接至第一位元條線(bit bar line)。源極接觸插塞241可電連接至接地電壓供應線LAB。包括第一閘極電極210a以及第三閘極電極210c之第一電晶體以及第三電晶體可包括於第一NMOS感測放大器驅動器中。
類似於此情形，分別包括第二閘極電極210b以及第四閘極電極210d之第二電晶體以及第四電晶體可包括於第二NMOS感測放大器驅動器中。包括第二閘極電極210b之第二電晶體可對應於第二NMOS感測放大器驅動器中之第一NMOS電晶體N1，且包括第四閘極電極210d之第四電晶體可對應於第二NMOS感測放大器驅動器中之第二NMOS電晶體N2。在此狀況下，第二汲極接觸插塞240b以及第四閘極接觸插塞235d可電連接至第二位元線，且第四汲極接觸插塞240d以及第二閘極接觸插塞235b可電連接至第二位元條線。
連接至第一NMOS感測放大器驅動器之第一位元線以及第一位元條線分別不同於連接至第二NMOS感測放大器驅動器之第二位元線以及第二位元條線。包括第一閘極電極210a、第二閘極電極210b、第三閘極電極210c以及第四閘極電極210d之第一至第四電晶體可構成一對NMOS感測放大器驅動器(亦即，第一NMOS感測放大器驅動器以及第二NMOS感測放大器驅動器)。此對NMOS感測放大器驅動器可分別包括於一對感測放大器區塊中。
圖6B為包括於根據本發明概念之實施例之裝置之感測放大器區塊中的PMOS感測放大器驅動器的電路圖。
參看圖6B，感測放大器區塊中之PMOS感測放大器驅動器可包括第一PMOS電晶體P1以及第二PMOS電晶體P2。第一PMOS電晶體P1之閘極可電連接至位元條線BLB，且第一PMOS電晶體P1之汲極可電連接至位元線BL。第一PMOS電晶體P1之源極可電連接至電力供應線(power supply line)LA。第二PMOS電晶體P2之閘極可電連接至位元線BL，且第二PMOS電晶體P2之汲極可電連接至位元條線BLB。第二PMOS電晶體P2之源極可電連接至電力供應線LA。因此，第一PMOS電晶體P1與第二PMOS電晶體P2可以閂鎖結構予以連接。
參看圖5A以及圖6B，根據實施例，分別包括第一閘極電極210a、第二閘極電極210b、第三閘極電極210c以及第四閘極電極210d之第一至第四電晶體可為PMOS電晶體。在此狀況下，包括第一閘極電極210a之第一電晶體可對應於PMOS感測放大器驅動器之第一PMOS電晶體P1，且包括第三閘極電極210c之第三電晶體可對應於PMOS感測放大器驅動器之第二PMOS電晶體P2。在此狀況下，第一汲極接觸插塞240a以及第三閘極接觸插塞235c可電連接至第一位元線，且第三汲極接觸插塞240c以及第一閘極接觸插塞235a可電連接至第一位元條線。源極接觸插塞241可電連接至電力供應線LA。包括第一閘極電極210a以及第三閘極電極210c之第一電晶體以及第三電晶體可包括於第一PMOS感測放大器驅動器中。
類似於此情形，包括第二閘極電極210b以及第四閘極電極210d之第二電晶體以及第四電晶體可包括於第二PMOS感測放大器驅動器中。包括第二閘極電極210b之第二電晶體可對應於第二PMOS感測放大器驅動器之第一PMOS電晶體P1，且包括第四閘極電極210d之第四電晶體可對應於第二PMOS感測放大器驅動器之第二PMOS電晶體P2。在此狀況下，第二汲極接觸插塞240b以及第四閘極接觸插塞235d可電連接至第二位元線，且第四汲極接觸插塞240d以及第二閘極接觸插塞235b可電連接至第二位元條線。
包括第一閘極電極210a、第二閘極電極210b、第三閘極電極210c以及第四閘極電極210d之第一至第四電晶體可構成一對PMOS感測放大器驅動器(亦即，第一PMOS感測放大器驅動器以及第二PMOS感測放大器驅動器)。此對PMOS感測放大器驅動器可分別包括於一對感測放大器區塊中。
根據實施例，包括於裝置中之每一感測放大器區塊可包括NMOS感測放大器驅動器以及PMOS感測放大器驅動器。在此狀況下，包括電晶體(其包括圖5A以及圖5B之閘極電極210a、閘極電極210b、閘極電極210c以及閘極電極210d)之電晶體群組可以多個電晶體群組之形式提供於裝置中。此時，多個電晶體群組中之任一者可實施於分別包括於此對感測放大器區塊中之此對NMOS感測放大器驅動器中，且另一者可實施於分別包括於此對感測放大器區塊中之此對PMOS感測放大器驅動器中。
如上文所描述，圖5A以及圖5B所揭露之電晶體可實施於感測放大器區塊中之感測放大器驅動器中。然而，本發明不限於此情形。圖5A以及圖5B所揭露之電晶體可為執行其他用途及/或其他功能之電晶體。
現將提供圖5A至圖6B之各種實施例的額外論述。更具體言之，圖5A至圖6B說明根據各種實施例之積體電路基板的四電晶體電路佈局。此等佈局包括界定主動區ACT的在積體電路基板100中之隔離區102，主動區ACT分別沿著第一方向Da以及第二不同方向Db延伸。四個電晶體T1、電晶體T2、電晶體T3、電晶體T4之+形共源極區223自主動區之中心C分別沿著第一方向Da以及第二方向Db兩者(如藉由虛擬線Va、虛擬線Vb界定)延伸，以界定在共源極區223外部的主動區ACT象限Q1、象限Q2、象限Q3以及象限Q4之四個象限。提供四個汲極區222a、 汲極區222b、汲極區222c以及汲極區222d，其中之各別汲極區是在象限Q1、象限Q2、象限Q3以及象限Q4四個象限中之各別象限中，且是與共源極區223隔開。亦提供四個閘極電極210a、閘極電極210b、閘極電極210c以及閘極電極210d，其中各別閘極電極在介於共源極區223與四個汲極區222a、汲極區222b、汲極區222c以及汲極區222d中之各別汲極區之間的象限Q1、象限Q2、象限Q3以及象限Q4四個象限之各別象限中。各別閘極電極分別包括第一頂點V1以及第一延伸部分207與第二延伸部分208。第一延伸部分207自頂點V1沿著第一方向Da延伸，且第二延伸部分208自頂點V1沿著第二方向Db延伸。
在其他實施例中，圍繞自主動區之中心C沿著第一方向Da延伸的共源極區223之部分(亦即，圍繞虛擬線Va)，四個電晶體中之第一對電晶體(諸如，電晶體T1以及電晶體T2)之汲極區以及閘極電極相對於四個電晶體中之第二對電晶體(諸如，電晶體T3以及電晶體T4)之汲極區以及閘極電極對稱。在其他實施例中，圍繞自主動區之中心C沿著第二方向Db延伸的共源極區223之部分，四個電晶體中之第一對電晶體(諸如，電晶體T1以及電晶體T3)之汲極區以及閘極電極相對於四個電晶體中之第二對電晶體(諸如，電晶體T2以及電晶體T4)之汲極區以及閘極電極對稱(亦即，圍繞虛擬線Vb對稱)。
圖5A至圖6B之各種實施例亦包括四個汲極接觸插塞 240a、汲極接觸插塞240b、汲極接觸插塞240c以及汲極接觸插塞240d，其中之各別汲極接觸插塞電接觸在四個象限Q1至象限Q4中之各別象限中汲極區222a、汲極區222b、汲極區222c、汲極區222d中之各別汲極區。汲極區、閘極電極以及汲極接觸插塞可圍繞第一虛擬線Va及/或圍繞第二虛擬線Vb對稱。
圖5A至圖6B之各種實施例亦包括一對源極接觸插塞241，此對源極接觸插塞241中之第一源極接觸插塞介於四個電晶體中之第一對電晶體(諸如，電晶體T1、電晶體T2)之閘極電極之第二延伸部分208之間，且此對源極接觸插塞241中之第二源極接觸插塞介於四個電晶體中之第二對電晶體(諸如，電晶體T3、電晶體T4)之閘極電極之第二延伸部分208之間。圍繞虛擬線Va及/或虛擬線Vb，第一對電晶體之汲極區、閘極電極以及源極電極可與四個電晶體中之第二對電晶體之對應區以及第二對電晶體之源極電極對稱。
此外，在一些實施例中，四個閘極電極之第一延伸部分以及第二延伸部分之端部211及/或端部212可超出主動區ACT而延伸至隔離區102上。此外，可提供四個閘極接觸插塞235a、閘極接觸插塞235b、閘極接觸插塞235c以及閘極接觸插塞235d，四個閘極接觸插塞235a、閘極接觸插塞235b、閘極接觸插塞235c以及閘極接觸插塞235d中之各別閘極接觸插塞電連接至四個閘極電極210a、閘極電極210b、閘極電極210c、閘極電極210d中之各別閘極電 極。在一些實施例中，一對閘極接觸插塞235a、閘極接觸插塞235b連接至鄰近於此對電極之第一頂點V1的此對電極中之各別電極，且第二對閘極接觸插塞235c、閘極接觸插塞235d連接至遠離於此對閘極電極之第一頂點V1的此對閘極電極中之各別閘極電極。閘極接觸插塞235c以及閘極接觸插塞235d可包括於主動區內，閘極接觸插塞235a、閘極接觸插塞235b亦可包括於主動區內。
可將本文中所描述之四電晶體佈局之各種實施例與如(例如)圖11所說明之習知四電晶體佈局進行對比。如圖11所示，隔離區1202界定兩個隔開式主動區ACT1以及主動區ACT2。對於一對電晶體，源極區與源極觸點1241以及汲極區與汲極觸點1240是提供於給定主動區ACT1、主動區ACT2內，其中給定閘極電極1210在源極觸點1241與各別汲極觸點1240之間延伸。閘極電極1210包括閘極接觸插塞1236，閘極接觸插塞1236是提供於隔離區1202上且不重疊於主動區ACT1或主動區ACT2。
與此成鮮明對比，本文中所描述之各種實施例可包括用於四個電晶體之單一主動區ACT，且四個電晶體之源極區可在方向Da以及方向Db兩者上延伸，以提供用於四個電晶體之+形共源極區。
接下來，將參看所附圖式來描述當前實施例之各種改良後實例。根據改良後實例，閘極電極可具有各種平面圖形狀。將提出改良後實例之主要特徵的描述。在以下改良後實例中，閘極介電層是安置於閘極電極與主動區之間，且罩蓋介電圖案(諸如，圖5B之罩蓋介電圖案220)可安置於閘極電極上。在每一改良後實例中，閘極電極上之罩蓋介電圖案之上部表面可具有相同於閘極電極之上部表面的形狀。
圖7A為說明根據本發明概念之其他實施例之積體電路裝置之改良後實例的平面圖。
參看圖7A，第一閘極電極210a1可安置於主動區ACT之上。第一閘極電極210a1可包括在第一方向Da上延伸之第一延伸部分207、在第二方向Db上延伸之第二延伸部分208，以及在第一方向Da上延伸之第三延伸部分209。第三延伸部分209可面向第一延伸部分207且可與第一延伸部分207隔開。第一延伸部分207以及第三延伸部分209可分別連接至第二延伸部分208之兩個端部。第三延伸部分209之至少一部分可重疊於裝置隔離圖案102。根據當前改良後實例，第二延伸部分208可能不重疊於裝置隔離圖案102。
多個第一閘極接觸插塞235a以及閘極接觸插塞236a可連接至第一閘極電極210a1之上部表面。多個第一閘極接觸插塞235a以及閘極接觸插塞236a中之至少一者重疊於主動區ACT。在圖7A中，第一延伸部分207上之第一閘極接觸插塞235a之整個上部表面可重疊於主動區ACT。第三延伸部分209上之第一閘極接觸插塞236a之整個上部表面可重疊於裝置隔離圖案102。
第二閘極電極210b1、第三閘極電極210c1以及第四閘極電極210d1可安置於主動區ACT之上。第一閘極電極210a1、第二閘極電極210b1、第三閘極電極210c1以及第四閘極電極210d1可彼此隔開，且可以二維方式沿著列方向以及行方向予以配置。相對於參看圖5A以及圖5B所描述之第一虛擬直線Vb，第二閘極電極210b1可具有實質上對稱於第一閘極電極210a1之結構，且相對於第二虛擬直線Va，第三閘極電極210c1可具有實質上對稱於第一閘極電極210a1之結構。相對於第一虛擬直線Vb，第四閘極電極210d1可具有實質上對稱於第三閘極電極210c1之結構。多個第二閘極接觸插塞235b以及第二閘極接觸插塞236b可接觸第二閘極電極210b1之上部表面，且多個第三閘極接觸插塞235c以及第三閘極接觸插塞236c可接觸第三閘極電極210c1之上部表面。多個第四閘極接觸插塞235d以及第四閘極接觸插塞236d可接觸第四閘極電極210d1之上部表面。第二閘極電極210b1、第三閘極電極210c1以及第四閘極電極210d1之第一延伸部分上的閘極接觸插塞235b、閘極接觸插塞235c以及閘極接觸插塞235d可重疊於主動區ACT。第二閘極電極210b1、第三閘極電極210c1以及第四閘極電極210d1之第三延伸部分上的閘極接觸插塞236b、閘極接觸插塞236c以及閘極接觸插塞236d可重疊於裝置隔離圖案102。
圖7A所揭露的包括第一閘極電極210a1、第二閘極電極210b1、第三閘極電極210c1以及第四閘極電極210d1之電晶體可實施於此對NMOS感測放大器驅動器或此對PMOS感測放大器驅動器中。然而，本發明不限於此情形。圖7A之電晶體可用於其他功能及/或目的。
圖7B為說明根據本發明概念之另一實施例之裝置之另一改良後實例的平面圖。
參看圖7B，第一閘極電極210a1之第三延伸部分209上的第一閘極接觸插塞236a之至少一部分可重疊於主動區ACT。歸因於此情形，可增加在第二方向Db上主動區ACT之寬度，使得可進一步增加在給定區域中電晶體之導通電流的量。在此狀況下，重疊於裝置隔離圖案102的第三延伸部分209之部分可具有在第二方向Db上之重疊長度(overlapping length)。重疊長度可小於以下兩者之總和：在第二方向Db上第一閘極接觸插塞236a之寬度；以及在裝置隔離圖案102上的第一閘極接觸插塞236a之一端部與重疊於裝置隔離圖案102的第三延伸部分209之一端部之間的在第二方向Db上之水平距離。
因此，圖7A以及圖7B說明其他實施例，其中各別閘極電極210a1至閘極電極210d1亦包括第三延伸部分209，第三延伸部分209自遠離於各別第一頂點V1之各別第二延伸部分208之端部延伸且沿著第一方向Da延伸。第二延伸部分208以及第三延伸部分209在其之間界定各別第二頂點V2。在一些實施例中，如(例如)圖7B所說明，第三延伸部分209至少部分地重疊於隔離區102。在其他實施例中，如(例如)圖7A所說明，第三延伸部分209不實質上重疊於主動區ACT。在其他實施例中，圍繞自中心C沿著第一方向Da延伸的共源極區之部分，四個電晶體中之第一對電晶體(諸如，電晶體T1以及電晶體T2)之汲極區以及閘極電極相對於四個電晶體中之第二對電晶體(諸如，電晶體T3以及電晶體T4)之汲極區以及閘極電極對稱。換言之，其圍繞垂直線Va對稱。在其他實施例中，圍繞自主動區ACT之中心C沿著第二方向Db延伸的共源極區之部分，四個電晶體中之第一對電晶體(諸如，電晶體T1以及電晶體T3)之汲極區以及閘極電極相對於四個電晶體中之第二對電晶體(諸如，電晶體T2以及電晶體T4)之汲極區以及閘極電極對稱。換言之，電晶體可圍繞虛擬直線Vb對稱。
再其他實施例可添加四個汲極接觸插塞240a至汲極接觸插塞240d，四個汲極接觸插塞240a至汲極接觸插塞240d中之各別汲極接觸插塞電接觸在四個象限Q1至象限Q4中之各別象限中汲極區中之各別汲極區。汲極接觸插塞亦可圍繞第一虛擬直線Vb及/或第二虛擬直線Va對稱。亦可添加一對源極接觸插塞241，此對源極接觸插塞241中之第一源極接觸插塞介於四個電晶體中之第一對電晶體(諸如，電晶體T1以及電晶體T2)之閘極電極之第二延伸部分208之間，且此對源極接觸插塞241中之第二源極接觸插塞介於四個電晶體中之第二對電晶體(諸如，電晶體T3以及電晶體T4)之閘極電極之第二延伸部分208之間。源極接觸插塞241亦可圍繞第一虛擬直線Vb及/或圍繞第二虛擬直線Va對稱。此外，如圖7A以及圖7B所說明，第一延伸部分207以及第三延伸部分209之端部可超出主動區ACT而延伸至隔離區102上。
此外，可提供四個閘極接觸插塞235a至閘極接觸插塞235d，四個閘極接觸插塞235a至閘極接觸插塞235d中之各別閘極接觸插塞電連接至四個閘極電極中之各別閘極電極，四個閘極接觸插塞235a至閘極接觸插塞235d中之一對閘極接觸插塞(諸如，閘極接觸插塞235a以及閘極接觸插塞235b)連接至鄰近於此對閘極電極之第一頂點V1的此對閘極電極中之各別閘極電極，且四個閘極接觸插塞235a至閘極接觸插塞235d中之第二對閘極接觸插塞(諸如，閘極接觸插塞235c以及閘極接觸插塞235d)連接至遠離於此對閘極電極之第一頂點V1的此對閘極電極中之各別閘極電極。亦可提供四個第二閘極接觸插塞236a至閘極接觸插塞236d，四個第二閘極接觸插塞236a至閘極接觸插塞236d中之各別第二閘極接觸插塞電連接至四個閘極電極中之各別閘極電極。第二閘極接觸插塞中之一對第二閘極接觸插塞(諸如，閘極接觸插塞236c以及閘極接觸插塞236d)連接至鄰近於此對閘極電極之第二頂點V2的此對閘極電極中之各別閘極電極，且第二閘極接觸插塞中之另一對第二閘極接觸插塞(諸如，閘極接觸插塞236a以及閘極接觸插塞236b)連接至遠離於第二頂點V2的在第三延伸部209上之一對閘極電極中之各別閘極電極。
圖7C為說明根據本發明概念之其他實施例之積體電路裝置之另一改良後實例的平面圖。
參看圖7C，第一閘極電極210a2可包括在第一方向Da上延伸之第一延伸部分207a，以及在第二方向Db上延伸之第二延伸部分208a。第一延伸部分207a或第二延伸部分208a中之至少一者可包括著陸部分214或著陸部分215以及非著陸部分。根據當前改良後實例，第一延伸部分207a可包括第一著陸部分214以及非著陸部分，且第二延伸部分208a可包括第二著陸部分215以及非著陸部分。第一延伸部分207a以及第二延伸部分208a之非著陸部分可彼此連接以實施單一彎形非著陸部分216。
第一著陸部分214可重疊於裝置隔離圖案102之部分，此部分鄰近於平行於第二方向Db以及主動區ACT之部分的主動區ACT之一側。在第二方向Db上第一著陸部分214之寬度可大於在第二方向Db上第一延伸部分207a之非著陸部分之寬度。重疊於裝置隔離圖案102的第一著陸部分214之部分可對應於重疊於裝置隔離圖案102的第一閘極電極210a2之第一邊緣部分211a。第二著陸部分215可重疊於裝置隔離圖案102之另一部分，此另一部分鄰近於平行於第一方向Da以及主動區ACT之另一部分的主動區ACT之一側。在第一方向Da上第二著陸部分215之寬度可大於在第一方向Db上第二延伸部分208a之非著陸部分之寬度。重疊於裝置隔離圖案102的第二著陸部分215之部分可對應於重疊於裝置隔離圖案102的第一閘極電極210a2之第二邊緣部分212a。一對第一閘極接觸插塞235a以及第一閘極接觸插塞236a可分別接觸第一著陸部分214以及第二著陸部分215。如同在前述實施例1中，在第一方向Da以及第二方向Db上第一著陸部分214之寬度可分別大於在第一方向Da以及第二方向Db上第一著陸部分214上之第一閘極接觸插塞235a之寬度。同樣地，在第一方向Da以及第二方向Db上第二著陸部分215之寬度可分別大於在第一方向Da以及第二方向Db上第二著陸部分215上之第一閘極接觸插塞236a之寬度。
第一邊緣部分211a可具有在第一方向Da上之第一長度M1a。第一長度M1a可小於第一閘極接觸插塞235a之寬度Wca與第一水平距離40a的總和。第一水平距離40a可對應於在第一著陸部分214之一端部與重疊於裝置隔離圖案102的第一閘極接觸插塞235a之一端部之間的在第一方向Da上之距離。根據實施例，第一長度M1a可小於第一閘極接觸插塞235a之寬度Wca。類似於此情形，第二邊緣部分212a可具有在第二方向Db上之第二長度M2a。第二長度M2a可小於在第二方向Db上第二著陸部分215上之第一閘極接觸插塞236a之寬度Wcc與第二水平距離40b的總和。第二水平距離40b可對應於在第二著陸部分215之一端部與重疊於裝置隔離圖案102的第一閘極接觸插塞236a之一端部之間的在第二方向Db上之距離。根據實施例，第二長度M2a可小於第一閘極接觸插塞236a之寬度Wcc。寬度Wcc可等於在第二方向Db上第一著陸部分214上之第一閘極接觸插塞235a之寬度。
第二閘極電極210b2、第三閘極電極210c2以及第四閘極電極210d2可安置於主動區ACT之上。第二閘極電極210b2可具有相對於參看圖5A所描述之第一虛擬直線Vb實質上對稱於第一閘極電極210a2之結構。第三閘極電極210c2可具有相對於參看圖5A所描述之第二虛擬直線Va實質上對稱於第一閘極電極210a2之結構。第四閘極電極210d2可具有相對於第一虛擬直線Vb實質上對稱於第三閘極電極210c2之結構。一對第二閘極接觸插塞235b以及第二閘極接觸插塞236b可分別接觸第二閘極電極210b2之第一著陸部分以及第二著陸部分，且一對第三閘極接觸插塞235c以及236c可分別接觸第三閘極電極210c2之第一著陸部分以及第二著陸部分。一對第四閘極接觸插塞235d以及236d可接觸第四閘極電極210d2之第一著陸部分以及第二著陸部分。
圖7C所揭露的包括第一閘極電極210a2、第二閘極電極210b2、第三閘極電極210c2以及第四閘極電極210d2之電晶體可實施於一對NMOS感測放大器驅動器或一對PMOS感測放大器驅動器中，如參看圖5A、圖6A以及圖6B所描述。然而，本發明不限於此情形。圖7C之電晶體可用於其他功能及/或目的。
圖7D為說明根據本發明概念之其他實施例之積體電路裝置之另一改良後實例的平面圖。
參看圖7D，第一閘極電極210a3可包括在第一方向Da上延伸之第一延伸部分207b，以及在第二方向Db上延伸之第二延伸部分208b。第一延伸部分207b或第二延伸部分208b中之至少一者可包括著陸部分以及非著陸部分。此時，著陸部分之整個上部表面可重疊於主動區ACT。根據當前改良後實例，第一延伸部分207b可包括著陸部分214a以及第一非著陸部分216a，且第二延伸部分208b可包括第二非著陸部分216b。第二延伸部分208b之全部皆可對應於第二非著陸部分216b。第一非著陸部分216a可連接至著陸部分214a之一側，且可包括重疊於裝置隔離圖案102之部分的第一邊緣部分211b。第二非著陸部分216b可連接至著陸部分214a之另一側，且可包括重疊於裝置隔離圖案102之另一部分的第二邊緣部分212b。由於第一邊緣部分211b以及第二邊緣部分212b為第一非著陸部分216a以及第二非著陸部分216b之一些部分，故在第一方向Da上第一邊緣部分211b之長度可小於在第一方向上第一閘極接觸插塞235a之寬度。且，在第二方向Db上第二邊緣部分212b之長度可小於在第二方向Db上第一閘極接觸插塞235a之寬度。
第二閘極電極210b3、第三閘極電極210c3以及第四閘極電極210d3可安置於主動區ACT之上。第二閘極電極210b3可具有相對於參看圖5A所描述之第一虛擬直線Vb實質上對稱於第一閘極電極210a3之結構。第三閘極電極210c3之著陸部分80之一部分可重疊於裝置隔離圖案102。第四閘極電極210d3可具有相對於第一虛擬直線Vb實質上對稱於第三閘極電極210c3之結構。
根據當前改良後實例，第一閘極電極210a3、第二閘極電極210b3、第三閘極電極210c3以及第四閘極電極210d3之著陸部分可根據連接至閘極接觸插塞235a、閘極接觸插塞235b、閘極接觸插塞235c以及閘極接觸插塞235d之內連線(未圖示)的佈局及/或形狀而安置於第一閘極電極210a3、第二閘極電極210b3、第三閘極電極210c3以及第四閘極電極210d3中之任意位置處。在一些實施例中，著陸部分之至少一些部分重疊於主動區ACT。
圖7D所揭露的包括第一閘極電極210a3、第二閘極電極210b3、第三閘極電極210c3以及第四閘極電極210d3之電晶體可實施於一對NMOS感測放大器驅動器或一對PMOS感測放大器驅動器中，如參看圖5A、圖6A以及圖6B所描述。然而，本發明不限於此情形。圖7D之電晶體可用於其他功能及/或目的。
圖7E為說明根據本發明概念之其他實施例之積體電路裝置之另一改良後實例的平面圖。
參看圖7E，主動區ACT可包括第一部分以及第二部分。主動區ACT之第一部分可對應於在第一閘極電極210a與第三閘極電極210c之間以及在第二閘極電極210b與第四閘極電極210d之間的區。主動區ACT之第二部分可包括重疊於第一閘極電極210a以及第二閘極電極210b之部分、經形成有第一汲極區以及第二汲極區之部分，以及在第一閘極電極210a與第二閘極電極210b之間的部分。根據當前改良後實例，在第一方向Da上主動區ACT之第一部分之寬度60可小於在第一方向Da上主動區ACT之第二部分之寬度50。
因此，圖7E說明各種實施例，其中主動區ACT在四個電晶體中之第一對電晶體(諸如，電晶體T1以及電晶體T3)之閘極電極之第一延伸部分207之間以及在四個電晶體中之第二對電晶體(諸如，電晶體T2以及電晶體T4)之閘極電極之第一延伸部分207之間凹入，使得隔離區102在四個電晶體中之第一對電晶體(諸如，電晶體T1以及電晶體T3)之閘極電極之第一延伸部分207之間以及在四個電晶體中之第二對電晶體(諸如，電晶體T2以及電晶體T4)之電極之第一延伸部分之間突出。因此，相較於主動區之其他部分(如藉由50指示)，在閘極電極之第一部分207之間的主動區之寬度(如藉由60指示)較窄。
圖7E所揭露之電晶體可實施於一對NMOS感測放大器驅動器或一對PMOS感測放大器驅動器中，如參看5A、圖6A以及圖6B所描述。然而，本發明不限於此情形。圖7E之電晶體可用於其他功能及/或目的。
(實施例3)
圖8A為根據本發明概念之再其他實施例之積體電路裝置的平面圖，且圖8B為沿著圖8A之線V-V'所取的橫截面圖。
參看圖8A以及圖8B，界定主動區ACT之裝置隔離圖案102是安置於基板100中。主動區ACT可在第一方向Da上延伸。第一閘極電極310a、第二閘極電極310b、第三閘極電極310c以及第四閘極電極310d可安置於主動區ACT之上。第一閘極電極310a、第二閘極電極310b、第三閘極電極310c以及第四閘極電極310d可以二維方式沿著列以及行予以配置。列可平行於第一方向Da，且行可平行於第二方向Db。閘極介電層305可安置於第一閘極電極310a、第二閘極電極310b、第三閘極電極310c以及第四閘極電極310d與主動區ACT之間。罩蓋介電圖案320可安置於第一閘極電極310a、第二閘極電極310b、第三閘極電極310c以及第四閘極電極310d中之每一者上。閘極間隙壁319可安置於第一閘極電極310a、第二閘極電極310b、第三閘極電極310c以及第四閘極電極310d之側壁上。閘極介電層305、罩蓋介電圖案320以及閘極間隙壁319可分別由相同於閘極介電層105、罩蓋介電圖案120以及閘極間隙壁119之材料形成。
參看圖8A，第一閘極電極310a可包括第一延伸部分331、第二延伸部分332、第三延伸部分333以及第四延伸部分334。第一延伸部分331可在第一方向Da上延伸，且第二延伸部分332可在不同於第一方向Da之第二方向Db上延伸。根據實施例，第二方向Db可垂直於第一方向Da。第三延伸部分333可與第一延伸部分331隔開且可平行於第一延伸部分331延伸。第一延伸部分331以及第三延伸部分333可連接至第二延伸部分332之兩個端部且可具有面向彼此之形狀。第四延伸部分334可與第二延伸部分332隔開且可平行於第二延伸部分332延伸。第二延伸部分332以及第四延伸部分334可具有面向彼此之形狀。第一延伸部分331以及第三延伸部分333可分別連接至第四延伸部分334之兩個端部。如圖8A所揭露，第一閘極電極310a在平面圖中可具有封閉迴路形狀。第二閘極電極310b可具有在第一方向Da上實質上對稱於第一閘極電極310a之結構，且第三閘極電極310c可具有在第二方向Db上實質上對稱於第一閘極電極310a之結構。第四閘極電極310d可具有在第一方向Da上實質上對稱於第三閘極電極310c之結構。
層間介電層130可安置於基板100之整個表面之上。至少一第一閘極接觸插塞335a可依序地穿透層間介電層130以及罩蓋介電圖案320以接觸第一閘極電極310a。第一閘極接觸插塞335a以及閘極接觸插塞336a中之至少一者可重疊於主動區ACT。根據當前改良後實例，閘極接觸插塞335a以及閘極接觸插塞336a可分別安置於第一延伸部分331以及第三延伸部分333上。第一延伸部分331上之第一閘極接觸插塞335a之整個上部表面可重疊於主動區ACT。第三延伸部分333上之第一閘極接觸插塞336a之某部分可重疊於主動區ACT，且另一部分可重疊於裝置隔離圖案102。在此狀況下，第三延伸部分333上重疊於裝置隔離圖案102的第一閘極接觸插塞336a之部分具有在第二方向Db上之長度Qa。長度Qa可小於以下兩者之總和：在第二方向Db上第一閘極接觸插塞336a之寬度Wc；以及在重疊於裝置隔離圖案102的第一閘極接觸插塞336a之一端部與第三延伸部分333之一端部之間的在第二方向 Db上之水平距離。
類似於此情形，至少一第二閘極接觸插塞335b以及閘極接觸插塞336b可依序地穿透層間介電層130以及罩蓋介電圖案320以接觸第二閘極電極310b，且至少一第三閘極接觸插塞335c、閘極接觸插塞336c可依序地穿透層間介電層130以及罩蓋介電圖案320以接觸第三閘極電極310c。至少一第四閘極接觸插塞335d以及閘極接觸插塞336d可依序地穿透層間介電層130以及罩蓋介電圖案320以接觸第四閘極電極310d。
如圖8A所揭露，第一汲極區322a可安置於藉由在平面圖中具有封閉迴路形狀之第一閘極電極310a圍封的主動區ACT中。同樣地，第二汲極區322b、第三汲極區322c以及第四汲極區322d可安置於藉由第二閘極電極310b、第三閘極電極310c以及第四閘極電極310d圍封的主動區之一些部分中。源極區323在平面圖中可在主動區ACT中安置於第一閘極電極310a、第二閘極電極310b、第三閘極電極310c以及第四閘極電極310d之間。分別包括第一閘極電極310a、第二閘極電極310b、第三閘極電極310c以及第四閘極電極310d之第一至第四電晶體可共用源極區323。
第一汲極接觸插塞340a、第二汲極接觸插塞340b、第三汲極接觸插塞340c以及第四汲極接觸插塞340d可分別穿透層間介電層130以接觸第一汲極區322a、第二汲極區322b、第三汲極區322c以及第四汲極區322d，且源極 接觸插塞341可穿透層間介電層130以接觸源極區323。第一汲極接觸插塞340a以及源極接觸插塞341之上部表面可具有平行於彼此延伸之條形狀。根據實施例，第一汲極接觸插塞340a以及源極接觸插塞341之上部表面可平行於第一延伸部分331或第二延伸部分332中之較長延伸部分延伸。根據當前改良後實例，第二延伸部分332長於第一延伸部分331，第一汲極接觸插塞340a以及源極接觸插塞341之上部表面可在第二方向Db上延伸。多個源極接觸插塞341可安置於源極區323上。多個源極接觸插塞341可以二維方式沿著第一方向Da以及第二方向Db予以配置。根據實施例，如圖式所示，源極接觸插塞341可形成一對列。在一對列之中，第一汲極接觸插塞340a以及第二汲極接觸插塞340b可安置於包括於第一列中之源極接觸插塞之間，且第三汲極接觸插塞340c以及第四汲極接觸插塞340d可安置於包括於第二列中之源極接觸插塞341之間。
因此，圖8A以及圖8B說明其他實施例，其中各別閘極電極310a至閘極電極310d亦包括第四延伸部分334，第四延伸部分334自遠離於各別第一頂點V1之各別第一延伸部分331之端部沿著第二方向Db延伸至遠離於各別第二頂點V2之各別第三延伸部分333之端部。包括第一延伸部分至第四延伸部分之各別閘極電極界定封閉迴路閘極電極圖案，第一延伸部分至第四延伸部分中之各別延伸部分環繞汲極區322a至汲極區322d中之各別汲極區。汲極區以及閘極電極可相對於第一虛擬線Vb及/或第二虛擬 線Va對稱。
亦可提供第一至第六源極接觸插塞341，第一至第六源極接觸插塞341中之第一源極接觸插塞介於四個電晶體中之第一對電晶體(諸如，電晶體T1以及電晶體T2)之閘極電極之第二延伸部分332之間，且第一至第六源極接觸插塞341中之第二源極接觸插塞介於四個電晶體中之第二對電晶體(諸如，電晶體T3以及電晶體T4)之閘極電極之第二延伸部分332之間，第一至第六源極接觸插塞341中之第三源極接觸插塞以及第四源極接觸插塞鄰近於與各別汲極區322a~汲極區322d相對置的四個電晶體中之第一對電晶體T1以及T2之閘極電極之各別第四延伸部分334。最後，源極接觸插塞中之第五源極接觸插塞以及第六源極接觸插塞鄰近於與各別汲極區322a~汲極區322d相對置的四個電晶體中之第二對電晶體T3以及T4之閘極電極之各別第四延伸部分334。汲極區、閘極電極以及源極電極可圍繞第一虛擬線Vb及/或第二虛擬線Va對稱。
亦可提供四個第一閘極接觸插塞335a、第一閘極接觸插塞335b、第一閘極接觸插塞336a以及第一閘極接觸插塞336b，四個第一閘極接觸插塞335a、第一閘極接觸插塞335b、第一閘極接觸插塞336a以及第一閘極接觸插塞336b中之各別第一閘極接觸插塞電連接至四個電晶體中之第一對電晶體(諸如，電晶體T3以及電晶體T4)之閘極電極之第一延伸部分331以及第三延伸部分333中之各別延伸部分的各別中點。亦可提供兩個第二閘極接觸插塞335c以及335d，兩個第二閘極接觸插塞335c以及335d中之各別第二閘極接觸插塞電連接至四個電晶體中之第二對電晶體(諸如，電晶體T1以及電晶體T2)之閘極電極之各別第一頂點V1。亦可提供兩個第三閘極電極接觸插塞336c以及第三閘極電極接觸插塞336d，兩個第三閘極電極接觸插塞336c以及第三閘極電極接觸插塞336d中之各別第三閘極電極接觸插塞電連接於四個電晶體中之第二對電晶體(諸如，電晶體T1以及電晶體T2)之閘極電極的各別第三閘極延伸部331與各別第四閘極延伸部334之各別相交點處。
圖8A所揭露之四個電晶體可實施於一對NMOS感測放大器驅動器或一對PMOS感測放大器驅動器中，如參看5A、圖6A以及圖6B所描述。然而，本發明不限於此情形。圖8A之電晶體可用於其他功能及/或其他目的。
接下來，將描述當前實施例之各種改良後實例。在下文所描述之改良後實例中，未經描述之元件可相同於參看圖8A以及圖8B所描述之元件。因此，將給出當前改良後實例之特性部分的描述。
圖9A為說明根據本發明概念之其他實施例之積體電路裝置的改良後實例的平面圖。
參看圖9A，第一閘極電極310a之第三延伸部分333上第一閘極接觸插塞336a之整個上部表面可重疊於裝置隔離圖案102。在此狀況下，在一些實施例中，接觸第一閘極電極310a之另一第一閘極接觸插塞335a之至少一部分重疊於主動區ACT。類似於此情形，第二閘極電極310b、第三閘極電極310c以及第四閘極電極310d之第三延伸部分上閘極接觸插塞336b、閘極接觸插塞336c以及閘極接觸插塞336d之整個上部表面可重疊於裝置隔離圖案102。在此狀況下，接觸第二閘極電極310b、第三閘極電極310c以及第四閘極電極310d之其他閘極接觸插塞335b、閘極接觸插塞335c以及閘極接觸插塞335d可重疊於主動區ACT。
根據實施例，接觸源極區323之上部表面的源極接觸插塞341a可具有相同於第一汲極接觸插塞340a之上部表面的延伸長度。在此狀況下，可安置數目大於圖8A之源極接觸插塞341之數目的源極接觸插塞341a。源極接觸插塞341a可以二維方式沿著第一方向Da以及第二方向Db予以配置。根據實施例，源極接觸插塞341a可形成第一列、第二列以及第三列。第一汲極接觸插塞340a以及第二汲極接觸插塞340b可安置於包括於第一列中之源極接觸插塞341a之間，且第三汲極接觸插塞340c以及第四汲極接觸插塞340d可安置於包括於第三列中之源極接觸插塞341a之間。
圖9A所揭露之四個電晶體可實施於一對NMOS感測放大器驅動器或一對PMOS感測放大器驅動器中，如參看5A、圖6A以及圖6B所描述。然而，本發明不限於此情形。圖9A之電晶體可用於其他功能及/或目的。
圖9B為說明根據本發明概念之其他實施例之積體電路裝置之另一改良後實例的平面圖。
參看圖9B，第一閘極電極310a'之延伸部分331'、延伸部分332、延伸部分333以及延伸部分334中之至少一者可包括著陸部分314以及非著陸部分。第一閘極接觸插塞335a可接觸著陸部分314。著陸部分314可具有大於非著陸部分之寬度。根據當前改良後實例，第一閘極電極310a'之第一延伸部分331'可包括著陸部分314以及非著陸部分。著陸部分完全地重疊於主動區ACT。類似於此情形，第二閘極電極310b、第三閘極電極310c以及第四閘極電極310d之延伸部分中之至少一者可包括著陸部分以及非著陸部分。第二閘極電極310b'、第三閘極電極310c'以及第四閘極電極310d'之所有著陸部分皆可重疊於主動區ACT。
圖9B所揭露之四個電晶體可實施於一對NMOS感測放大器驅動器或一對PMOS感測放大器驅動器中，如參看5A、圖6A以及圖6B所描述。然而，本發明不限於此情形。圖9B之電晶體可用於其他功能及/或目的。
圖9C為說明根據本發明概念之其他實施例之積體電路裝置之另一改良後實例的平面圖。
參看圖9C，在包括於第一閘極電極310a"中之延伸部分331、延伸部分332、延伸部分333'以及延伸部分334當中，第三延伸部分333'可包括著陸部分314a以及非著陸部分。第一閘極接觸插塞336a可接觸著陸部分314a。著陸部分314a之某部分可重疊於主動區ACT之某部分，且著陸部分314a之另一部分可重疊於裝置隔離圖案102。重疊於裝置隔離圖案102的著陸部分314a之部分可具有在第二方向上之長度Qb。長度Qb可小於以下兩者之總和：在第二方向上第一閘極接觸插塞336a之寬度；以及在重疊於裝置隔離圖案102的第一閘極接觸插塞336a之一端部與著陸部分314a之一端部之間的在第二方向Db上之水平距離。第二閘極電極310b"可具有在第一方向上實質上對稱於第一閘極電極310a"之結構，且第三閘極電極310c"可具有在第二方向Db上實質上對稱於第一閘極電極310a"之結構。第四閘極電極310d"可具有在第一方向Da上實質上對稱於第三閘極電極310c"之結構。
圖9C所揭露之四個電晶體可實施於一對NMOS感測放大器驅動器或一對PMOS感測放大器驅動器中，如參看5A、圖6A以及圖6B所描述。然而，本發明不限於此情形。圖9C之電晶體可用於其他功能及/或目的。
可組合前述實施例1、實施例2以及實施例3。舉例而言，根據本發明概念之實施例的積體電路裝置可包括前述實施例1、實施例2以及實施例3中所揭露之電晶體之組合。
根據前述實施例之積體電路裝置可安裝於各種類型之封裝中。根據本發明概念之實施例之積體電路裝置的封裝之實例可包括層疊封裝(package on package,PoP)、球狀柵格陣列(ball grid array,BGA)、晶片尺度封裝(chip scale package,CSP)、塑膠晶粒承載封裝(plastic leaded chip carrier,PLCC)、塑膠雙排封裝(plastic dual in-line package,PDIP)、晶粒疊片包裝(die in waffle pack)、晶粒晶圓形式(die in wafer form)、板上晶片(chip on board,COB)、陶瓷雙排封裝(ceramic dual in-line package,CERDIP)、塑料方塊平面封裝(plastic metric quad flat pack,MQFP)、薄型四方扁平封裝(thin quad flat pack,TQFP)、小型封裝(small outline package,SOP)、收縮型小型封裝(shrink small outline package,SSOP)、薄型小型封裝(thin small outline package,TSOP)、系統級封裝(system in package,SIP)、多晶片封裝(multi chip package,MCP)、晶圓級製造封裝(wafer-level fabricated package,WFP)、晶圓級處理封裝(wafer-level processed package,WSP)，等等。經裝備有根據本發明概念之實施例之積體電路裝置的封裝可更包括用於控制積體電路裝置之控制器及/或邏輯裝置。
根據本發明概念之實施例，閘極接觸插塞之至少一部分可重疊於主動區。歸因於此情形，可增加在給定區域內主動區之寬度(例如，對應於通道寬度的主動區之寬度)，以因此增加場效電晶體之導通電流的量。結果，可實現高整合及/或優良可靠性。
本文中已結合上述說明以及圖式而揭露許多不同實施例。應理解，照字面意義描述以及說明此等實施例之每個組合以及次組合將是過度重複且令人迷惑的。因 此，應將包括圖式之本說明書解釋為構成本文中所描述之實施例之所有組合以及次組合與製造以及使用此等實施例之方式以及程序的完整書面描述，且本說明書將支援對任何此類組合或次組合之主張。
在圖式以及說明書中，已揭露本發明之實施例，且儘管使用特定術語，但其僅是在通用且描述性之意義上予以使用且不用於限制之目的，本發明之範疇在以下申請專利範圍中予以闡述。
30．．．水平距離
30a、40a．．．第一水平距離
30b、40b．．．第二水平距離
40b．．．第二水平距離
50、60．．．寬度
80．．．著陸部分
100．．．積體電路基板
102．．．裝置隔離圖案
105．．．閘極介電層
110、110a、110b．．．閘極電極
111、111a、111c．．．第一邊緣部分
111b、112b．．．部分
112、112a、112c．．．第二邊緣部分
114．．．第一著陸部分
114a．．．著陸部分
115．．．第二著陸部分
116．．．非著陸部分
116a．．．第一非著陸部分
116b．．．第二非著陸部分
119．．．閘極間隙壁
120．．．罩蓋介電圖案
122．．．第一源極/汲極區
124．．．第二源極/汲極區
130．．．層間介電層
135．．．第一閘極接觸插塞
136．．．第二閘極接觸插塞
140．．．第一源極/汲極接觸插塞
141．．．第二源極/汲極接觸插塞
150a．．．第一內連線
150b．．．第二內連線
150c．．．第三內連線
205．．．閘極介電層
207、207a、207b．．．第一延伸部分
208、208a、208b．．．第二延伸部分
209．．．第三延伸部分
210a、210a1、210a2、210a3．．．第一閘極電極
210b、210b1、210b2、210b3．．．第二閘極電極
210c、210c1、210c2、210c3．．．第三閘極電極
210d、210d1、210d2、210d3．．．第四閘極電極
211、211a、211b．．．第一邊緣部分
212、212a、212b．．．第二邊緣部分
214．．．第一著陸部分
214a．．．著陸部分
215．．．第二著陸部分
216．．．非著陸部分
216a．．．第一非著陸部分
216b．．．第二非著陸部分
219．．．閘極間隙壁
220．．．罩蓋介電圖案
222a、322a．．．第一汲極區
222b、322b．．．第二汲極區
222c、322c．．．第三汲極區
222d、322d．．．第四汲極區
223．．．源極區
235a、236a、335a、336a．．．第一閘極接觸插塞
235b、236b、335b、336b．．．第二閘極接觸插塞
235c、236c、335c、336c．．．第三閘極接觸插塞
235d、236d、335d、336d．．．第四閘極接觸插塞
240a、340a．．．第一汲極接觸插塞
240b、340b．．．第二汲極接觸插塞
240c、340c．．．第三汲極接觸插塞
240d、340d．．．第四汲極接觸插塞
241、341、341a‧‧‧源極接觸插塞
305‧‧‧閘極介電層
310a、310a'、310a"‧‧‧第一閘極電極
310b、310b'、310b"‧‧‧第二閘極電極
310c、310c'、310c"‧‧‧第三閘極電極
310d、310d'、310d"‧‧‧第四閘極電極
314‧‧‧著陸部分
314a‧‧‧著陸部分
319‧‧‧閘極間隙壁
320‧‧‧罩蓋介電圖案
323‧‧‧源極區
331、331'‧‧‧第一延伸部分
332‧‧‧第二延伸部分
333、333'‧‧‧第三延伸部分
334‧‧‧第四延伸部分
1100‧‧‧積體電路基板
1102‧‧‧隔離區
1105‧‧‧閘極介電層
1110‧‧‧閘極電極
1114‧‧‧第一著陸墊
1115‧‧‧第二著陸墊
1120‧‧‧矽化鎢層
1122‧‧‧第一源極/汲極區
1124‧‧‧第二源極/汲極區
1135、1136‧‧‧多晶矽閘極接觸插塞
1140‧‧‧源極觸點
1141‧‧‧汲極觸點
1202‧‧‧隔離區
1210‧‧‧閘極電極
1236‧‧‧閘極接觸插塞
1240‧‧‧汲極區與汲極觸點
1241‧‧‧源極區與源極觸點
ACT、ACT1、ACT2‧‧‧主動區
BL‧‧‧位元線
BLB‧‧‧位元條線
C‧‧‧主動區之中心點
D1、Da‧‧‧第一方向
D2、Db‧‧‧第二方向
K1‧‧‧第一寬度
K2‧‧‧第二寬度
K3‧‧‧第三寬度
L1、L1'、La、La'、M1、M1a‧‧‧第一長度
L2、L2'、Lb、Lb'、M2、M2a‧‧‧第二長度
LA‧‧‧電力供應線
LAB‧‧‧接地電壓供應線
N1‧‧‧第一NMOS電晶體
N2‧‧‧第二NMOS電晶體
P1‧‧‧第一PMOS電晶體
P2‧‧‧第二PMOS電晶體
Q1、Q2、Q3、Q4‧‧‧象限
Qa、Qb‧‧‧長度
TS1‧‧‧第一部分
TS2‧‧‧第二部分
V1‧‧‧第一頂點
V2‧‧‧第二頂點
Va‧‧‧第二虛擬直線
Vb‧‧‧第一虛擬直線
Wc、Wcc、Wg‧‧‧寬度
Wc1、Wca‧‧‧第一寬度
Wc2、Wcb‧‧‧第二寬度
包含所附圖式以對本發明概念提供進一步理解，其併入並構成說明書的一部分。圖式說明本發明概念之例示性實施例，並與說明書一併用以解釋本發明概念之原理，於圖式中：圖1A為根據本發明概念之各種實施例之積體電路裝置的平面圖。
圖1B為沿著圖1A之線I-I'所取的橫截面圖。
圖1C為沿著圖1A之線Ⅱ-Ⅱ'所取的橫截面圖。
圖2A為說明根據本發明概念之實施例之積體電路裝置之一改良後實例的平面圖。
圖2B為沿著圖2A之線Ⅲ-Ⅲ'所取的橫截面圖。
圖3A為說明根據本發明概念之其他實施例之積體電路裝置之另一改良後實例的平面圖。
圖3B為用於說明包括於圖3A之裝置中之閘極電極的透視圖。
圖4為說明根據其他實施例之積體電路裝置之另一改良後實例的平面圖。
圖5A為根據本發明概念之其他實施例之積體電路裝置的平面圖。
圖5B為沿著圖5A之線IV-IV'所取的橫截面圖。
圖6A為包括於根據本發明概念之各種實施例之積體電路裝置之感測放大器區塊中的NMOS感測放大器驅動器的電路圖。
圖6B為包括於根據本發明概念之各種實施例之積體電路裝置之感測放大器區塊中的PMOS感測放大器驅動器的電路圖。
圖7A為說明根據本發明概念之其他實施例之積體電路裝置之一改良後實例的平面圖。
圖7B為說明根據本發明概念之其他實施例之積體電路裝置之另一改良後實例的平面圖。
圖7C為說明根據本發明概念之其他實施例之積體電路裝置之另一改良後實例的平面圖。
圖7D為說明根據本發明概念之其他實施例之積體電路裝置之另一改良後實例的平面圖。
圖7E為說明根據本發明概念之其他實施例之積體電路裝置之另一改良後實例的平面圖。
圖8A為根據本發明概念之再其他實施例之積體電路裝置的平面圖。
圖8B為沿著圖8A之線V-V'所取的橫截面圖。
圖9A為說明根據本發明概念之其他實施例之積體電路裝置之一改良後實例的平面圖。
圖9B為說明根據本發明概念之其他實施例之積體電路裝置之另一改良後實例的平面圖。
圖9C為說明根據本發明概念之其他實施例之積體電路裝置之另一改良後實例的平面圖。
圖10A為習知積體電路裝置的平面圖。
圖10B為沿著圖10A之線VI-VI'所取的橫截面圖。
圖11為用於積體電路基板之習知四電晶體佈局的平面圖。
30．．．水平距離
102．．．裝置隔離圖案
110．．．閘極電極
111．．．第一邊緣部分
112．．．第二邊緣部分
122．．．第一源極/汲極區
124．．．第二源極/汲極區
130．．．層間介電層
135．．．第一閘極接觸插塞
140．．．第一源極/汲極接觸插塞
141．．．第二源極/汲極接觸插塞
ACT．．．主動區
D1．．．第一方向
D2．．．第二方向
L1．．．第一長度
L2．．．第二長度
Wc1．．．第一寬度
Wc2．．．第二寬度
Wg．．．寬度

Claims (21)

  1. 一種用於積體電路基板之四電晶體電路佈局，包括：在所述積體電路基板中之隔離區，所述隔離區界定主動區，所述主動區沿著第一方向以及第二不同方向延伸；所述四個電晶體之共源極區，所述共源極區自所述主動區之中心沿著所述第一方向以及所述第二方向兩者延伸，以界定在所述共源極區外部的所述主動區之四個象限；四個汲極區，所述四個汲極區中之各別汲極區是在所述四個象限中之各別象限中且是與所述共源極區隔開；四個閘極電極，所述四個閘極電極中之各別閘極電極在所述四個象限中之各別象限中介於所述共源極區與所述四個汲極區中之各別汲極區之間，各別閘極電極包括頂點以及第一延伸部分與第二延伸部分，所述第一延伸部分具有一直線形狀自所述頂點沿著所述第一方向延伸，且所述第二延伸部分具有一直線形狀自所述頂點沿著所述第二方向延伸；一對源極接觸插塞，所述一對源極接觸插塞透過所述共源極區而與另一個連接；以及四個汲極接觸插塞，所述四個汲極接觸插塞中之各別汲極接觸插塞電接觸在所述四個象限中之各別象限中所述汲極區中之各別汲極區，其中，所述一對源極接觸插塞中之第一源極接觸插塞具有在所述四個電晶體中之第一對電晶體之所述閘極電極之間延伸的條形狀，且所述一對源極 接觸插塞中之第二源極接觸插塞具有在所述四個電晶體中之第二對電晶體之所述閘極電極之間延伸的條形狀，且其中所述四個汲極接觸插塞具有沿著所述一對源極接觸插塞延伸的條形狀。
  2. 如申請專利範圍第1項所述之用於積體電路基板之四電晶體佈局，其中圍繞自所述主動區之所述中心沿著所述第一方向延伸的所述共源極區之部分，所述四個電晶體中之第一對電晶體之所述汲極區以及所述閘極電極相對於所述四個電晶體中之第二對電晶體之所述汲極區以及所述閘極電極對稱。
  3. 如申請專利範圍第1項所述之用於積體電路基板之四電晶體佈局，其中圍繞自所述主動區之所述中心沿著所述第二方向延伸的所述共源極區之部分，所述四個電晶體中之第一對電晶體之所述汲極區以及所述閘極電極相對於所述四個電晶體中之第二對電晶體之所述汲極區以及所述閘極電極對稱。
  4. 如申請專利範圍第1項所述之用於積體電路基板之四電晶體佈局，其中所述四個閘極電極之所述第一延伸部分以及所述第二延伸部分之端部超出所述主動區而延伸至所述隔離區上。
  5. 如申請專利範圍第1項所述之用於積體電路基板之四電晶體佈局，更包括四個閘極接觸插塞，所述四個閘極接觸插塞中之各別閘極接觸插塞電連接至所述四個閘極電極中之各別閘極電極，所述四個閘極接觸插塞中之第一 對閘極接觸插塞連接至鄰近於所述閘極電極之所述頂點的所述閘極電極中之一對閘極電極中之各別閘極電極，且所述四個閘極接觸插塞中之第二對閘極接觸插塞連接至遠離於所述閘極電極之所述頂點的所述閘極電極中之一對閘極電極中之各別閘極電極。
  6. 如申請專利範圍第5項所述之用於積體電路基板之四電晶體佈局，其中所述第二對閘極接觸插塞是包括於所述主動區內。
  7. 如申請專利範圍第1項所述之用於積體電路基板之四電晶體佈局，其中所述積體電路基板在其中亦包括多個記憶體單元，所述多個記憶體單元在列方向上以及在行方向上被配置成陣列，且其中所述第一方向為所述列方向，且所述第二方向為所述行方向。
  8. 如申請專利範圍第7項所述之用於積體電路基板之四電晶體佈局，其中所述四個電晶體包括用於所述記憶體單元之行的感測放大器。
  9. 如申請專利範圍第1項所述之用於積體電路基板之四電晶體佈局，其中所述主動區在所述四個電晶體中之第一對電晶體之所述閘極電極之所述第一延伸部分之間以及在所述四個電晶體中之第二對電晶體之所述閘極電極之所述第一延伸部分之間凹入，使得所述隔離區在所述四個電晶體中之所述第一對電晶體之所述閘極電極之所述第一延伸部分之間以及在所述四個電晶體中之所述第二對電晶體之所述閘極電極之所述第一延伸部分之間突出。
  10. 如申請專利範圍第1項所述之用於積體電路基板之四電晶體佈局，其中各別閘極電極亦包括第三延伸部分，所述第三延伸部分自遠離於所述各別頂點的各別第二延伸部分之端部延伸且沿著所述第一方向延伸，其中所述各別頂點為第一各別頂點，且其中所述各別第二延伸部分以及所述各別第三延伸部分在其之間界定各別第二頂點。
  11. 如申請專利範圍第10項所述之用於積體電路基板之四電晶體佈局，其中所述第三延伸部分至少部分地重疊於所述隔離區。
  12. 如申請專利範圍第10項所述之用於積體電路基板之四電晶體佈局，其中所述第三延伸部分實質上不重疊於所述主動區。
  13. 如申請專利範圍第10項所述之用於積體電路基板之四電晶體佈局，其中所述四個閘極電極之所述第一延伸部分以及所述第三延伸部分之端部超出所述主動區而延伸至所述隔離區上。
  14. 如申請專利範圍第10項所述之用於積體電路基板之四電晶體佈局，更包括四個閘極接觸插塞，所述四個閘極接觸插塞中之各別閘極接觸插塞電連接至所述四個閘極電極中之各別閘極電極，所述四個閘極接觸插塞中之一對閘極接觸插塞連接至鄰近於所述閘極電極之所述頂點的所述閘極電極中之一對閘極電極中之各別閘極電極，且所述四個閘極接觸插塞中之一對閘極接觸插塞連接至遠離於所述閘極電極之所述第一頂點的所述閘極電極中之一對閘 極電極中之各別閘極電極。
  15. 如申請專利範圍第14項所述之用於積體電路基板之四電晶體佈局，其中連接至遠離於所述閘極電極之所述第一頂點的所述閘極電極中之一對閘極電極中之各別閘極電極的所述對閘極接觸插塞是包括於所述主動區內。
  16. 如申請專利範圍第15項所述之用於積體電路基板之四電晶體佈局，其中所述四個閘極接觸插塞為四個第一閘極接觸插塞，所述四電晶體佈局更包括四個第二閘極接觸插塞，所述四個第二閘極接觸插塞中之各別第二閘極接觸插塞電連接至所述四個閘極電極中之各別閘極電極，所述四個第二閘極接觸插塞中之一對第二閘極接觸插塞連接至鄰近於所述閘極電極之所述第二頂點的所述閘極電極中之一對閘極電極中之各別閘極電極，且所述四個第二閘極接觸插塞中之一對第二閘極接觸插塞連接至在所述閘極電極之所述第三延伸部上遠離於所述閘極電極之所述第二頂點的所述閘極電極中之一對閘極電極中之各別閘極電極。
  17. 如申請專利範圍第10項所述之用於積體電路基板之四電晶體佈局，其中各別閘極電極亦包括第四延伸部分，所述第四延伸部分自遠離於所述各別第一頂點的各別第一延伸部分之端部沿著所述第二方向延伸至遠離於所述各別第二頂點的所述各別第三延伸部分之端部，各別閘極電極包括界定封閉迴路閘極電極圖案之所述第一延伸部分至所述第四延伸部分，所述第一延伸部分至所述第四延伸 部分中之各別延伸部分環繞所述汲極區中之各別汲極區。
  18. 如申請專利範圍第17項所述之用於積體電路基板之四電晶體佈局，更包括四個汲極接觸插塞，所述四個汲極接觸插塞中之各別汲極接觸插塞電接觸在所述四個象限中之各別象限中所述汲極區中之各別汲極區且被所述閘極電極中之各別閘極電極環繞。
  19. 如申請專利範圍第17項所述之用於積體電路基板之四電晶體佈局，更包括四個第一閘極接觸插塞，所述四個第一閘極接觸插塞中之各別第一閘極接觸插塞電連接至所述四個電晶體中之第一對電晶體之所述閘極電極的所述第一延伸部分以及所述第三延伸部分中之各別延伸部分之各別中點。
  20. 如申請專利範圍第19項所述之用於積體電路基板之四電晶體佈局，更包括兩個第二閘極接觸插塞，所述兩個第二閘極接觸插塞中之各別第二閘極接觸插塞電連接至所述四個電晶體中之第二對電晶體之所述閘極電極之各別第一頂點。
  21. 如申請專利範圍第20項所述之用於積體電路基板之四電晶體佈局，更包括兩個第三閘極接觸插塞，所述兩個第三閘極接觸插塞中之各別第三閘極接觸插塞電連接於所述四個電晶體中之所述第二對電晶體之所述閘極電極的各別第三閘極延伸部與各別第四閘極延伸部之各別相交點處。
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