CN102315218B - 四晶体管电路布局、集成电路场效应晶体管和半导体器件 - Google Patents

四晶体管电路布局、集成电路场效应晶体管和半导体器件 Download PDF

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Abstract

本发明提供四晶体管布局、集成电路场效应晶体管和半导体器件。四晶体管布局可以包括定义有源区的隔离区，该有源区沿不同的第一方向和第二方向延伸。四个晶体管的公共源区从有源区的中心沿第一方向和第二方向两者延伸以定义有源区的在公共源区之外的四个象限。提供四个漏区，各个漏区在所述四个象限的相应一个中且与公共源区间隔开。最后，提供四个栅电极，各个栅电极在四个象限的相应一个中在公共源区与四个漏区中的相应一个之间。各个栅电极包括顶点以及第一延伸部分和第二延伸部分，该第一延伸部分从该顶点沿第一方向延伸，该第二延伸部分从该顶点沿第二方向延伸。

Description

四晶体管电路布局、集成电路场效应晶体管和半导体器件
技术领域
这里描述的各种实施方式涉及集成电路，更具体地，涉及用于集成电路的场效应晶体管和场效应晶体管电路。
背景技术
集成电路可以包括储存数据的存储器件、对数据进行逻辑操作的逻辑器件等。混合集成电路可以包括在一起的存储器件和逻辑器件。集成电路可以使用场效应晶体管作为其有源器件。由于诸如小型化、多功能和/或低制造成本的特性，在电子工业中集成电路已作为重要元件受到关注。随着电子工业的快速发展，对高集成器件的需求一直在增加。
发明内容
这里描述的各种实施方式能够提供一种用于集成电路基板的四晶体管布局(fourtransistorlayout)。四晶体管布局可以包括在集成电路基板中的隔离区，该隔离区定义有源区，该有源区沿不同的第一方向和第二方向延伸。四个晶体管的公共源区从有源区的中心沿第一方向和第二方向两者延伸以定义有源区的在公共源区外的四个象限(quadrant)。提供四个漏区，各个漏区在四个象限的相应一个(也就是，四个漏区分别在四个象限中，每个象限中有一个漏区)中且与公共源区间隔开。最后，提供四个栅电极，各个栅电极在四个象限的相应一个中(也就是，四个栅电极分别在四个象限中，每个象限中有一个栅电极)在公共源区与四个漏区中的相应一个之间，各栅电极包括顶点以及第一延伸部分和第二延伸部分，第一延伸部分从顶点沿第一方向延伸，第二延伸部分从顶点沿第二方向延伸。
在一些实施方式中，四个晶体管中的第一对晶体管的漏区和栅电极关于公共源区的从有源区的中心沿第一方向延伸的部分与四个晶体管中的第二对晶体管的漏区和栅电极对称。在另一些实施方式中，四个晶体管中的第一对晶体管的漏区和栅电极关于公共源区的从有源区的中心沿第二方向延伸的部分与四个晶体管中的第二对晶体管的漏区和栅电极对称。
还可以提供四个漏接触插塞，各个漏接触插塞电接触四个象限的相应一个中的相应一个漏区。此外，可以提供一对源接触插塞，该对源接触插塞中的第一个在四个晶体管中的第一对晶体管的栅电极的第二延伸部分之间，该对源接触插塞中的第二个在四个晶体管中的第二对晶体管的栅电极的第二延伸部分之间。
在另一些实施方式中，四个栅电极的第一和第二延伸部分的末端超过有源区延伸到隔离区上。在又一些实施方式中，提供四个栅接触插塞，各个栅接触插塞电连接到四个栅电极中的相应一个，四个栅接触插塞中的第一对栅接触插塞与一对栅电极的顶点相邻地连接到该对栅电极中的相应一个，四个栅接触插塞中的第二对栅接触插塞远离一对栅电极的顶点地连接到该对栅电极中的相应一个。在一些实施方式中，第二对栅接触插塞包含在有源区内。
在一些实施方式中，集成电路基板还包括在其中的多个存储单元，该多个存储单元沿行方向和列方向布置成阵列。在一些实施方式中，第一方向是行方向，第二方向是列方向。四个晶体管可以包括用于一列存储单元的感测放大器。
在又一些实施方式中，有源区在四个晶体管中的第一对晶体管的栅电极的第一延伸部分之间且在四个晶体管中的第二对晶体管的栅电极的第一延伸部分之间凹进，使得隔离区在四个晶体管中的第一对晶体管的栅电极的第一延伸部分之间且在四个晶体管中的第二对晶体管的栅电极的第一延伸部分之间突出。
在又一些实施方式中，各栅电极还包括从各自的第二延伸部分的远离各自顶点的末端延伸且沿第一方向延伸的第三延伸部分。在另一些实施方式中，所述各自顶点是各自第一顶点且各第二和第三延伸部分定义位于两者之间的各第二顶点。在一些实施方式中，第三延伸部分可以至少部分地交叠隔离区，在另一些实施方式中，第三延伸部分基本不交叠有源区。在又一些实施方式中，四个栅电极的第一和第三延伸部分的末端超过有源区延伸到隔离区上。
又一些实施方式可以包括四个栅接触插塞，各个栅接触插塞电连接到四个栅电极中的相应一个，四个栅接触插塞中的一对栅接触插塞与第一顶点相邻地连接到一对栅电极中的相应一个，四个栅接触插塞中的一对栅接触插塞远离第一顶点地连接到一对栅电极中的相应一个。在一些实施方式中，远离第一顶点地连接到一对栅电极中的相应一个的该对栅接触插塞包含于有源区内。在又一些实施方式中，四个栅接触插塞是四个第一栅接触插塞，四晶体管布局还包括四个第二栅接触插塞，各个第二栅接触插塞电连接到四个栅电极中的相应一个，四个第二栅接触插塞中的一对与第二顶点相邻地连接到一对栅电极中的相应一个，四个第二栅接触插塞中的一对在远离第二顶点的第三延伸部分上连接到一对栅电极中的相应一个。
在另一些实施方式中，各栅电极还包括沿第二方向从各第一延伸部分的远离各第一顶点的末端延伸到各第三延伸部分的远离各第二顶点的末端的第四延伸部分。各栅电极包括定义闭合环形栅电极图案的第一至第四延伸部分，各闭合环形栅电极图案围绕相应的一个漏区。还可以提供四个漏接触插塞，各个漏接触插塞电接触四个象限的相应一个中的相应一个漏区且被相应的一个栅电极围绕。还可以提供四个第一栅接触插塞，各个第一栅接触插塞电连接到四个晶体管中的第一对晶体管的栅电极的第一和第三延伸部分的相应一个的各自中点。可以提供两个第二栅接触插塞，各个第二栅接触插塞电连接到四个晶体管中的第二对晶体管的栅电极的相应的第一顶点。还可以提供两个第三栅接触插塞，各个第三栅接触插塞电连接在四个晶体管中的第二对晶体管的栅电极的各自第三和第四栅极延伸部的各交叉处。
根据另一些实施方式的集成电路场效应晶体管包括集成电路基板、集成电路基板中定义有源区的隔离区、有源区中间隔开的源区和漏区、以及间隔开的源区和漏区之间的有源区上的栅电极。栅电极延伸跨过有源区且延伸到隔离区上，并且在其中包括着落垫(landingpad)，着落垫宽于栅电极的非着落垫部分。栅接触插塞在着落垫处电接触栅电极。在一些实施方式中，着落垫至少部分地交叠有源区。在这些实施方式中的一些中，着落垫还至少部分地交叠隔离区，栅接触插塞还至少部分地交叠隔离区。
在一些实施方式中，着落垫是第一着落垫，栅接触插塞是第一栅接触插塞。栅电极还可以包括第二着落垫和第二栅接触插塞，第二着落垫宽于栅电极的非着落垫部分，第二栅接触插塞在第二着落垫处电接触栅电极。第二着落垫可以至少部分地交叠有源区，第二栅接触插塞可以至少部分地交叠有源区。
在这些实施方式中的一些中，第一着落垫位于栅电极的第一端，第二着落垫位于栅电极的与第一端相反的第二端。在另一些实施方式中，第一和第二着落垫也至少部分地交叠隔离区。第一和第二栅接触插塞也至少部分地交叠隔离区。
此外，在另一些实施方式中，包括着落垫的栅电极包括与基板相邻的包括多晶硅的第一层以及在包括多晶硅的第一层上包括金属硅化物的第二层，栅接触插塞包括金属且直接接触包括金属硅化物的第二层。所述金属可以包括钨。
根据这里描述的又一些实施方式的半导体器件可以包括设置在基板中以定义有源区的器件隔离区。栅电极设置在有源区上且包括沿第一方向延伸的第一延伸部分和沿不同于第一方向的第二方向延伸的第二延伸部分。栅电介质层设置在栅电极和有源区之间。层间电介质层设置在包括栅电极的基板上。栅接触插塞穿过层间电介质层以接触栅电极。栅接触插塞的至少一部分交叠有源区。
在一些实施方式中，栅电极的第一延伸部分包括第一边缘部分，该第一边缘部分交叠与有源区的一侧相邻的器件隔离图案。在另一些实施方式中，栅电极的第二延伸部分包括第二边缘部分，该第二边缘部分交叠与有源区的另一侧相邻的器件隔离图案。
此外，在一些实施方式中，第一延伸部分和第二延伸部分中的至少一个包括着落部分和非着落部分。着落部分的宽度大于非着落部分的宽度，栅接触插塞接触着落部分。在另一些实施方式中，第一延伸部分包括着落部分和非着落部分，第一延伸部分的部分着落部分交叠有源区，第一延伸部分的另一部分着落部分交叠器件隔离图案。着落部分的交叠器件隔离图案的部分是第一边缘部分。在又一些实施方式中，栅电极还包括平行于且面对第一延伸部分的第三延伸部分，第一延伸部分和第三延伸部分分别连接到第二延伸部分的两端，第三延伸部分的至少一部分交叠器件隔离图案。
在又一些实施方式中，栅电极还包括面对第一延伸部分且与第一延伸部分间隔开的第三延伸部分以及面对第二延伸部分且与第二延伸部分间隔开的第四延伸部分，栅电极在平面图中具有闭合环形。在又一些实施方式中，第一、第二、第三和第四延伸部分中的至少一个包括用于接触栅接触插塞的着落部分和非着落部分，着落部分的宽度大于非着落部分的宽度。在又一些实施方式中，栅接触插塞的上表面的一部分交叠器件隔离图案，栅接触插塞的上表面的另一部分交叠有源区。在又一些实施方式中，栅接触插塞的整个上表面交叠有源区。
附图说明
包括附图以提供对本发明构思的进一步理解，附图包括在本说明书中并构成本说明书的一部分。附图示出本发明构思的示范性实施方式，并与描述一起用于解释本发明构思的原理。在附图中：
图1A是根据本发明构思的各种实施方式的集成电路器件的平面图；
图1B是沿图1A的线I-I′取得的截面图；
图1C是沿图1A的线II-II′取得的截面图；
图2A是平面图，示出根据本发明构思的实施方式的集成电路器件的修改示例；
图2B是沿图2A的线III-III′取得的截面图；
图3A是平面图，示出根据本发明构思另一些实施方式的集成电路器件的另一修改示例；
图3B是透视图，示出包括在图3A的器件中的栅电极；
图4是平面图，示出根据另一些实施方式的集成电路器件的另一修改示例；
图5A是根据本发明构思另一些实施方式的集成电路器件的平面图；
图5B是沿图5A的线IV-IV′取得的截面图；
图6A是根据本发明构思各种实施方式的包括在集成电路器件的感测放大器模块(senseamplifierblock)中的NMOS感测放大器驱动器的电路图；
图6B是根据本发明构思各种实施方式的包括在集成电路器件的感测放大器模块中的PMOS感测放大器驱动器的电路图；
图7A是平面图，示出根据本发明构思另一些实施方式的集成电路器件的修改示例；
图7B是平面图，示出根据本发明构思另一些实施方式的集成电路器件的另一修改示例；
图7C是平面图，示出根据本发明构思另一些实施方式的集成电路器件的另一修改示例；
图7D是平面图，示出根据本发明构思另一些实施方式的集成电路器件的修改示例；
图7E是平面图，示出根据本发明构思另一些实施方式的集成电路器件的修改示例；
图8A是根据本发明构思又一些实施方式的集成电路器件的平面图；
图8B是沿图8A的线V-V′取得的截面图；
图9A是平面图，示出根据本发明构思另一些实施方式的集成电路器件的修改示例；
图9B是平面图，示出根据本发明构思另一些实施方式的集成电路器件的另一修改示例；
图9C是平面图，示出根据本发明构思另一些实施方式的集成电路器件的另一修改示例；
图10A是常规集成电路器件的平面图；
图10B是沿图10A的线VI-VI′取得的截面图；
图11是用于集成电路基板的常规四晶体管布局的平面图。
具体实施方式
本发明的优势和特点及其实施方法将通过下面参照附图描述的实施方式阐明。然而，本发明可以以不同的形式实施而不应被解释为限于这里阐述的实施方式。而是，提供这些实施方式使得本公开彻底和完整，并将本发明的范围完全传达给本领域技术人员。此外，本发明仅由权利要求的范围定义。相似的附图标记始终指示相似的元件。这里使用时，术语“和/或”包括相关所列项中的一个或多个的任意和所有组合并可以缩写为“/”。
这里使用的术语仅用于描述特定的实施方式而并不旨在限制本发明。这里使用时，单数形式“一”、“一个”和“该”旨在也包括复数形式，除非上下文清楚地另外表明。还将理解，当在本说明书中使用时，术语“包括”、“包含”、“具有”和/或它们的变型指明所述特征、区域、步骤、操作、元件和/或部件的存在，但是不排除一个或多个其它特征、区域、步骤、操作、元件、部件和/或它们的组的存在或增加。
将理解，当称一元件诸如层或区域在另一元件(和/或其变型)上或延伸到另一元件上时，它可以直接在另一元件上或直接延伸到另一元件上，或者还可以存在居间元件。相反，当称一元件直接在另一元件(和/或其变型)上或直接延伸到另一元件上时，则没有居间元件存在。还将理解，当称一元件连接或耦接到另一元件(和/或其变型)时，它可以直接连接或耦接到另一元件，或者可以存在居间元件。相反，当称一元件“直接连接”或“直接耦接”到另一元件(和/或其变型)时，则没有居间元件存在。
将理解，尽管这里可以使用术语第一、第二等来描述各种元件、部件、区域、层和/或部分，但是这些元件、材料、区域、层和/或部分不应被这些术语限制。这些术语仅用于将一个元件、材料、区域、层或部分与另一元件、材料、区域、层或部分区分开。因此，下面论述的第一元件、材料、区域、层或部分可以被称为第二元件、材料、区域、层或部分而不背离本发明的教导。
这里可以使用相对术语来描述如附图所示的一个元件对另一元件的关系。这些相对术语一般涉及当基板在图底部时元件相对于基板的位置。然而，将理解，相对术语旨在涵盖除了附图所示取向之外器件的不同取向。例如，如果附图中结构被倒置，则被描述为在基板“背侧”的元件于是将取向在基板的“上”表面上。因此，取决于附图的特定取向，示范性术语“上”能够涵盖“下”和“上”两种取向。类似地，如果附图之一中的结构被倒置，描述为在另一些元件“之下”、“下”或“下方”的元件于是将取向在另一些元件“之上”或“上方”。因此，示范性术语“之下”、“下”、“下方”、“之上”和“上方”能够涵盖之上和之下两种取向。此外，术语“水平”和“垂直”以及术语“x”、“y”和“z”在这里用来描述基本正交的方向并不意味着具体取向。
还将理解，这里使用时，术语“行”或“水平”以及“列”或“垂直”表明两个相对非平行的方向，其可以彼此正交。然而，这些术语也旨在涵盖不同的取向。
这里参照示意性示出本发明的理想化实施方式的截面图和透视图描述了本发明的实施方式。这样，由于例如制造技术和/或容差引起的从所示形状的变化是可以预期的。因此，本发明的实施方式不应解释为限于这里示出的区域的特定形状，而是包括例如制造引起的形状偏差。例如，示出或描述为平坦的区域一般可以具有粗糙和/或非线性的特征。此外，示出的锐角一般可以是倒圆的。因此，附图中示出的区域本质上是示意性的，它们的形状并非要示出区域的精确形状并且不旨在限制本发明的范围。
实施方式1
图1A是根据本发明构思各种实施方式的集成电路器件的平面图，图1B是沿图1A的线I-I′取得的截面图，图1C是沿图1A的线II-II′取得的截面图。
参照图1A、1B和1C，定义有源区ACT的器件隔离图案102可以设置在集成电路基板100诸如半导体基板(在下文称作“基板”)中。有源区ACT可以对应于基板100的被器件隔离图案102围绕的部分。器件隔离图案102可以使用沟槽型器件隔离法形成。例如，器件隔离图案102可以填充形成在基板100中的沟槽。基板100可以是硅基板、锗基板、硅-锗基板和/或包括一层或多层的各种其它微电子基板。器件隔离图案102可以包括氧化物、氮化物和/或氮氧化物。有源区ACT可以掺杂有第一导电类型的掺杂剂。
栅电极110设置在有源区ACT之上。如图1A所示，栅电极110可以在与基板100的上表面平行的第一方向D1上延伸以在平面图中交叉有源区ACT。也就是说，第一方向D1可以是栅电极110的纵向方向。如图1B和1C所示，栅电介质层105可以设置在栅电极110与有源区ACT之间。盖电介质图案120可以设置在栅电极110上。盖电介质图案120可以具有与栅电极110的侧壁自对准的侧壁。栅电介质层110可以是由氧化物、氮化物、高k电介质和/或氮氧化物形成的单层或多层。高k电介质可以具有比氮化物高的介电常数。例如，高k电介质可以包括绝缘金属氧化物诸如铪氧化物、铝氧化物、和/或类似物。盖电介质图案120可以包括氧化物、氮化物和/或氮氧化物。盖电介质图案120和栅电极110可以利用定义栅电极110的掩模图案(未示出)形成。
栅电极110可以由导电材料形成。例如，栅电极110可以包括掺杂有掺杂剂的半导体(例如掺杂硅、掺杂硅锗、掺杂锗、和/或类似物)、金属(例如钛、钽、钨、铝和/或类似物)、导电的金属氮化物(例如钛氮化物、钽氮化物和/或类似物)、和/或导电的金属-半导体化合物(例如钨硅化物、钴硅化物、镍硅化物、钛硅化物和/或类似物)。栅电极110可以形成为单层或多层。根据一实施方式，栅电极110可以包括顺序堆叠的掺杂半导体诸如多晶硅和导电的金属-半导体化合物诸如金属硅化物如钨硅化物。在另一些实施方式中，栅电极110可以包括顺序堆叠的导电的金属氮化物和金属。然而，本发明不限于此。栅电极110可以具有三层以上的堆叠结构。
如在图1A和1B中所公开的，栅电极110可以包括交叠器件隔离图案102的第一边缘部分111。此外，栅电极110可以包括位于第一边缘部分111相对侧的第二边缘部分112。第二边缘部分112可以交叠器件隔离图案102的另一部分，所述另一部分位于器件隔离图案102的交叠第一边缘部分111的部分的相对侧。如图1A所示，栅电极110可以沿第一方向D1延伸以交叉有源区ACT的与第二方向D2平行的两侧。第二方向D2可以垂直于第一方向D1，且可以平行于基板100的上表面。第一边缘部分111和第二边缘部分112可以连接到栅电极110的与有源区ACT交叠的部分的两端。第一边缘部分111可以具有沿第一方向D1的第一长度L1，第二边缘部分112具有沿第一方向D1的第二长度L2。
第一源/漏区122和第二源/漏区124可以分别设置在栅电极110两侧的有源区ACT中。第一和第二源/漏区122、124可以是掺杂有第二导电类型掺杂剂的掺杂区。第二导电类型掺杂剂不同于第一导电类型掺杂剂。例如，第一导电类型掺杂剂或第二导电类型掺杂剂之一可以是n型掺杂剂，另一个可以是p型掺杂剂。如图1C所示，栅间隔物119可以设置在盖电介质图案120和栅电极110的侧壁上。栅间隔物119可以由氧化物、氮化物和/或氧氮化物形成，且可以是单层或多层。层间电介质层130可以设置在包括栅电极110的基板100的整个表面之上。层间电介质层130可以由氧化物、氮化物和/或氧氮化物形成且可以是单层或多层。
栅接触插塞135可以顺序穿过层间电介质层130和盖电介质图案120以接触栅电极110的上表面。栅接触插塞135的整个下表面可以接触栅电极110。至少一部分栅接触插塞135可以交叠有源区ACT。换言之，至少一部分栅接触插塞135可以在垂直于基板100的上表面的方向上交叠有源区ACT。
根据一实施方式，如在图1A和1B中所公开的，栅接触插塞135的上表面可以包括交叠器件隔离图案102的第一部分TS1和交叠有源区ACT的第二部分TS2。换言之，一部分栅接触插塞135可以交叠有源区ACT，另一部分栅接触插塞135可以交叠器件隔离图案102。如图1B所示，栅接触插塞135的上表面可以比其下表面更宽。这样，栅接触插塞135的侧壁可以具有倾斜结构。栅接触插塞135的上表面的第一部分TS1可以交叠第一边缘部分111。
栅接触插塞135的上表面具有沿第一方向D1的第一宽度Wc1和沿第二方向D2的第二宽度Wc2。此时，栅电极110的第一边缘部分111的第一长度L1可以小于第一宽度Wc1和栅接触插塞135的交叠器件隔离图案102的末端与第一边缘部分111的末端之间的水平距离30的总和。水平距离30可以是栅接触插塞135的上表面的第一部分TS1的末端与第一边缘部分111的末端之间在第一方向D1上的距离。第一长度L1大于零(0)。第一边缘部分111的末端可以对应于栅电极110的末端。根据一实施方式，水平距离30可以是第一宽度Wc1的约5％至约15％。根据一实施方式，第一边缘部分111的第一长度L1可以小于第一宽度Wc1。
如果接触栅电极的栅接触插塞完全交叠器件隔离图案，则在栅电极的纵向方向上有源区的宽度会在给定区域中是小的。但是，当根据本发明构思实施方式的栅电极110沿第一方向D1的长度可与具有完全交叠器件隔离图案的栅接触插塞的栅电极的长度相同时，根据本发明概念的上述实施方式，有源区ACT沿第一方向D1的宽度能够增大直到有源区ACT交叠栅接触插塞135的至少一部分。沟道区可以定义在栅电极110之下的有源区ACT中。有源区ACT沿第一方向D1的宽度对应于沟道区的沟道宽度。随着有源区ACT沿第一方向D1的宽度增大，沟道宽度增大。因此，包括栅电极110的场效应晶体管(在下文称为晶体管)的导通电流的量能够增大。结果，能够实现为高集成度配置且具有优异可靠性的器件。
如果栅接触插塞完全交叠器件隔离图案，则栅电极的交叠器件隔离图案的边缘部分的长度可以大于第一宽度Wc1和水平距离30之和，使得在栅电极纵向方向上的有源区宽度减小。在该情况下，晶体管的沟道宽度减小且因此晶体管的导通电流的量减小。
然而，如前所述，根据本发明构思的各种实施方式，至少一部分栅接触插塞135交叠有源区ACT。因此，第一长度L1可以小于第一宽度Wc1和水平距离30之和。结果，有源区ACT沿第一方向D1的宽度能够在给定区域中增大，使得晶体管的导通电流的量增大。因此，器件能够得到改善或优化以用于高集成度并能够具有优异的可靠性。
根据一些实施方式，第二边缘部分112的第二长度L2可以小于第一宽度Wc1和水平距离30之和。更具体地，第二边缘部分112的第二长度L2可以小于第一宽度Wc1。这样，有源区ACT沿第一方向D1的宽度能够进一步增大。当然，第二长度L2大于零(0)。
在图1A中，栅接触插塞135的上表面示出为矩形。然而，本发明不限于此。通过光刻工艺的曝光效果和/或布局设计，栅接触插塞135的上表面可以在平面图中具有多边形、圆形和/或椭圆形。根据一实施方式，当栅接触插塞135的上表面具有圆形和/或椭圆形时，栅接触插塞135的第一宽度Wc1可以对应于沿第一方向D1的最大宽度。
根据一些实施方式，如图1A所示，栅电极110沿第二方向D2的宽度Wg可以基本一致。在此情形下，为了确保用于栅接触插塞135沿第二方向D2的失准的裕度，栅电极110的宽度Wg可以大于栅接触插塞135的第二宽度Wc2。例如，栅电极110的宽度Wg可以是栅接触插塞135的第二宽度Wc2的约110％至约130％。栅电极110的宽度Wg可以对应于在沟道区中产生的沟道的沟道长度。
栅接触插塞135可以由导电材料形成。例如，栅接触插塞135可以包括金属(例如钨、钽、钛和/或铜)和导电的金属氮化物(例如钛氮化物、钽氮化物)。在一些实施方式中，当栅极包括金属硅化物层诸如钨硅化物时，栅接触插塞包括金属诸如钨。根据一些实施方式，另一栅接触插塞可以提供在栅电极110上。另一栅接触插塞可以具有与栅接触插塞135相同的尺寸和/或形状。另一栅接触插塞可以与栅接触插塞135横向间隔开。另一栅接触插塞的至少一部分可以交叠有源区ACT。另一栅接触插塞可以部分地接触第二边缘部分112或完全交叠有源区ACT。
参照附图1A和1C，第一源/漏接触插塞140和第二源/漏接触插塞141可以穿过层间电介质层130以分别接触第一源/漏122和第二源/漏124。第一源/漏接触插塞140和第二源/漏接触插塞141的上表面可以具有沿第一方向D1平行延伸的条形。归因于此，沟道区的中央部分与源/漏接触插塞140、141之间的最短距离可以与沟道区的边缘与源/漏接触插塞140、141之间的最短距离基本相同。结果，晶体管的导通电流的量能够增大。
如图1B和1C中所公开的，栅接触插塞135的上表面可以与层间电介质层130的上表面共面。源/漏接触插塞140、141的上表面可以与层间电介质层130的上表面共面。因此，栅接触插塞135的上表面可以位于与源/漏接触插塞140、141的上表面基本相同的水平。然而，本发明不限于此。源/漏接触插塞140、141的上表面可以位于比栅接触插塞135的上表面更低的水平或更高的水平。源/漏-接触插塞140、141可以由导电材料形成。例如，源/漏接触插塞140、141可以包括金属(例如钨、钽、钛和/或铜)和/或导电的金属氮化物(例如钛氮化物和/或钽氮化物)。根据一些实施方式，源/漏接触插塞140、141可以由与栅接触插塞135相同的材料形成。
如图1B和1C中公开的，第一互连线150a、第二互连线150b和第三互连线150c可以设置在层间电介质层130上。第一互连线150a可以连接到栅接触插塞135。第二互连线150b可以连接到第一源/漏接触插塞140，第三互连线150c可以连接到第二源/漏接触插塞141。第一、第二和第三互连线150a、150b和150c可以根据器件期望的特性实现为各种形状。根据一些实施方式，图1A、1B和1C中示出的晶体管可以实现为执行器件期望的各种用途和/或各种功能的晶体管(例如，周边电路的晶体管)。
接下来，将参照附图描述根据各种实施方式的集成电路器件的修改示例。
图2A是平面图，示出根据本发明构思一实施方式的集成电路器件的修改示例，图2B是沿图2A的线III-III′取得的截面图。
参照图2A和2B，栅接触插塞135可以完全交叠有源区ACT。也就是说，栅接触插塞135的整个上表面可以交叠有源区ACT。栅电极110包括交叠器件隔离图案102的第一边缘部分111a。此时，第一边缘部分111a的沿第一方向D1的第一长度L1′可以小于栅接触插塞135的沿第一方向D1的第一宽度Wc1。第一边缘部分111a的第一长度L1′大于零(0)。栅电极110还可以包括第二边缘部分112a。第二边缘部分112a位于第一边缘部分111a的相对侧且交叠器件隔离图案102。第二边缘部分112a的沿第一方向D1的第二长度L2′可以小于栅接触插塞135的第一宽度Wc1。第二边缘部分112a的第二长度L2′也大于零(0)。
根据本修改示例，栅接触插塞135的整个上表面交叠有源区ACT并且第一边缘部分111a的第一长度L1′可以小于栅接触插塞135的第一宽度Wc1。此外，第二边缘部分112a的第二长度L2′也可以小于第一宽度Wc1。因此，有源区ACT沿第一方向D1的宽度能够进一步增大。
图3A是平面图，示出根据本发明构思一实施方式的集成电路器件的另一修改示例，图3B是透视图，示出包括在图3A的器件中的栅电极。因为描述图3B中的栅电极，层间电介质层130、盖电介质图案120、间隔物119和第二源/漏接触插塞141被省略。
参照图3A和3B，栅电极110a可以沿第一方向D1延伸以横跨有源区ACT。栅电极110a可以包括第一着落部分114、非着落部分116和第二着落部分115。第一着落部分114和第二着落部分115可以分别连接到非着落部分116的两端。第二着落部分115、非着落部分116和第一着落部分114可以沿第一方向D1顺序布置。第一栅接触插塞135可以接触第一着落部分114，第二栅接触插塞136可以接触第二着落部分115。栅接触插塞135和136可以不接触非着落部分116。也就是说，栅电极110a的第一着落部分114和第二着落部分115可以是用于接触栅接触插塞135和136的部分。在图3B中，第一栅接触插塞135和第二栅接触插塞136示出为方柱形。然而，本发明不限于此。第一栅接触插塞135和第二栅接触插塞136可以实现为另一形状(例如圆柱形、椭圆柱形和/或类似形状)。栅电介质层105可以设置在栅电极110a与有源区ACT之间。此外，图1A、1B和1C的盖电介质图案120可以设置在栅电极110a上。栅电极110a可以由与图1A、1B和1C的栅电极110相同的材料形成。
第一着落部分114具有沿与第一方向D1垂直的第二方向D2的第一宽度K1，非着落部分116具有沿第二方向D2的第二宽度K2。此时，第一着落部分114的第一宽度K1可以大于非着落部分116的第二宽度K2。类似地，第二着落部分115的沿第二方向D2的第三宽度K3可以大于非着落部分116的第二宽度K2。第一着落部分114的第一宽度K1可以等于第二着落部分116的第三宽度K3。第一栅接触插塞135具有沿第一方向D1的第一宽度Wc1和沿第二方向D2的第二宽度Wc2。为了确保用于第一栅接触插塞135的失准的裕度，第一着落部分114的第一宽度K1可以大于第一栅接触插塞135的第二宽度Wc2。例如，第一着落部分114的第一宽度K1可以是第一栅接触插塞135的第二宽度Wc2的约110％至约130％。类似地，第二着落部分115的第三宽度K3可以大于第二栅接触插塞136的沿第二方向D2的宽度。第一栅接触插塞135的宽度Wc1、Wc2可以分别等于与其对应的第二栅接触插塞136的宽度。因此，第二着落部分115的第三宽度K3可以是第一栅接触插塞135的第二宽度Wc2的约110％至约130％。
第一着落部分114可以交叠与其相邻的器件隔离图案102的某部分和有源区ACT的某部分。此外，第一栅接触插塞135的上表面也可以交叠与其相邻的器件隔离图案102的某部分和有源区ACT的某部分。此时，第一着落部分114的交叠器件隔离图案102的部分111b可以具有沿第一方向D1的第一长度La。第一长度La可以小于第一宽度Wc1和第一水平距离30a之和。第一水平距离30a可以是第一栅接触插塞135的交叠器件隔离图案102的一端与第一着落部分114的部分111b的一端之间的沿第一方向D1的水平距离。第一着落部分114的交叠器件隔离图案102的部分111b可以对应于栅电极110a的交叠器件隔离图案102的第一边缘部分。第一长度La大于零(0)。例如，第一水平长度30a可以是第一宽度Wc1的约5％至约15％。根据一实施方式，第一长度La可以小于第一宽度Wc1。
类似于此，第二着落部分115可以交叠与其相邻的器件隔离图案102的另一部分和有源区ACT的另一部分。此外，第二栅接触插塞136的一部分上表面可以交叠器件隔离图案102且另一部分可以交叠有源区ACT。第二着落部分115的交叠器件隔离图案102的部分112b可以具有沿第一方向D1的第二长度Lb。第二长度Lb可以小于第二栅接触插塞136沿第一方向D1的宽度与第二水平距离30b之和。第二水平距离30b可以是第二栅接触插塞136的交叠器件隔离图案102的一端与第二着落部分115的部分112b的一端之间沿第一方向D1的水平距离。第二着落部分115的交叠器件隔离图案102的部分112b可以对应于栅电极110a的交叠器件隔离图案102的第二边缘部分。第二长度Lb大于零(0)。例如，第二水平距离30b可以是第二栅接触插塞136沿第一方向D1的宽度的约5％至约15％。根据一些实施方式，第二长度Lb可以小于第二栅接触插塞136沿第一方向D1的宽度。
第一着落部分114、非着落部分116和第二着落部分115的宽度K1、K2和K3可以对应于定义在栅电极110a下的沟道区的沟道长度。如前所述，第一着落部分114和第二着落部分115的宽度可以大于非着落部分116的宽度K2。因此，着落部分114和115下的沟道长度可以大于非着落部分116下的沟道长度。根据本修改示例，由于第一和第二着落部分114和115中的每个都交叠器件隔离图案102和有源区ACT，所以第一和第二着落部分114和115可以覆盖器件隔离图案102与有源区ACT的边界的一些部分。
定义在栅电极110a下的沟道区可以包括第一部分和第二部分。沟道区的第一部分邻近边界且被着落部分114和115覆盖，沟道区的第二部分被非着落部分116覆盖。在操作电压施加到栅电极110a的情况下，电场可以聚集在边界上。换言之，通过操作电压提供到沟道区的第一部分的第一电场的强度可以大于提供到沟道区的第二部分的第二电场的强度。由于此，沟道区的第一部分可以在沟道区的第二部分导通之前导通，从而会产生泄露电流。然而，根据本修改示例，着落部分114和115下的沟道长度长于非着落部分116下的沟道长度。因此，沟道区的第一部分的电阻可以大于沟道区的第二部分的电阻，因此通过沟道区的第一部分的泄露电流可以通过着落部分114和115而被最小化。结果，因为着落部分114和115以及栅接触插塞135和136部分地交叠有源区ACT，所以给定区域内的晶体管的导通电流的量能够增大，并且由于着落部分114和115覆盖边界，所以晶体管的泄露电流能够减小或最小化。
图4是平面图，示出根据另一些实施方式的集成电路器件的另一修改示例。
参照图4，栅电极110b可以沿第一方向D1延伸以横跨有源区ACT。栅电介质层(见图1B和图1C的105)可以设置在栅电极110b和有源区ACT之间，盖电介质图案(见图1B和图1C的120)可以设置在栅电极110b上。
栅电极110b可以包括着落部分114a以及非着落部分116a和116b。根据本修改示例，着落部分114a可以完全交叠有源区ACT。也就是说，整个着落部分114a可以交叠有源区ACT。因此，接触着落部分114a的上表面的栅接触插塞135可以完全交叠有源区ACT。着落部分114a可以设置在第一非着落部分116a与第二非着落部分116b之间。栅电极110b可以包括交叠器件隔离图案102的第一边缘部分111c和第二边缘部分112c。第一边缘部分111c可以是第一非着落部分116a的一部分，第二边缘部分112c可以是第二非着落部分116b的一部分。第一边缘部分111c可以具有沿第一方向D1的第一长度La′，第二边缘部分112c可以具有沿第一方向D1的第二长度Lb′。由于着落部分114a完全交叠有源区ACT，所以栅电极110b的第一边缘部分111c的第一长度La′可以小于栅接触插塞135的沿第一方向的宽度Wc1。类似地，栅电极110b的第二边缘部分112c的第二长度Lb′可以小于栅接触插塞135的宽度Wc1。
根据本修改示例，着落部分114a的整个区域可以交叠有源区ACT。因此，第一长度La′和第二长度Lb′可以小于栅接触插塞135的宽度Wc1。结果，给定区域内有源区ACT沿第一方向D1的宽度增大，因此给定区域内晶体管的沟道宽度能够增大。
根据一实施方式，在形成栅电极110b之前，用于控制晶体管阈值电压的掺杂剂离子可以选择性地注入到邻近器件隔离图案102与有源区ACT之间的边界的有源区ACT的边缘部分中。此时，用于控制阈值电压的掺杂剂离子可以不注入到有源区ACT的中央部分中。因此，邻近边界的沟道区的第一部分的阈值电压和定义在有源区ACT的中央部分的沟道区的第二部分的阈值电压可以不同。这样，由于边界上的电场集中引起的泄露电流能够减小或最小化。也就是说，使沟道区的第一部分的阈值电压的绝对值大于沟道区的第二部分的阈值电压的绝对值，从而允许减小或最小化通过沟道区的第一部分的泄露电流。
现在将提供对图1A-4所示并且如这里所述的本发明构思的各种实施方式的额外论述。具体地，图1A-4的各种实施方式可以提供一种集成电路场效应晶体管，其包括集成电路基板100、集成电路基板中定义有源区ACT的隔离区102、以及有源区中间隔开的源区和漏区122和124。栅电极110、110a、110b可以提供在间隔开的源区和漏区122和124之间的有源区ACT上。栅电极跨过有源区ACT延伸且延伸到隔离区102上，并且栅电极中包括着落垫114、115，着落垫114、115比栅电极110的非着落垫部分116宽。栅接触插塞135、136在着落垫114、115处电接触栅电极110、110a、110b，其中着落垫至少部分地交叠有源区ACT，并且其中栅接触插塞至少部分地交叠有源区ACT。在另一些实施方式中，着落垫114、115也可以至少部分地交叠隔离区102和/或栅接触插塞135、136也可以部分地交叠隔离区102。在一些实施方式中(例如，图4)可以提供单个着落垫和单个栅接触插塞。在另一些实施方式中，第一和第二着落垫以及对应的第一和第二栅接触可以例如提供在栅电极的相反两端(例如，图3A-3B)。
在一些实施方式中，包括着落垫(或多个着落垫)的栅电极110包括邻近基板100的包括多晶硅的第一层以及在包括多晶硅的第一层上的包括金属硅化物的第二层，包括金属的栅接触插塞135、136直接接触包括金属硅化物的第二层。在另一些实施方式中，金属包括钨。
根据图1A-4的另一些实施方式的集成电路场效应晶体管包括集成电路基板100、在集成电路基板中定义有源区ACT的隔离区102、以及有源区ACT中的间隔开的源区和漏区122、124。栅电极110、110a、110b提供在间隔开的源区和漏区122、124之间的有源区上。栅电极110、110a延伸跨过有源区且延伸到隔离区中。栅接触插塞135、136电接触栅电极且至少部分地交叠有源区。栅电极包括邻近基板的包括多晶硅的第一层以及在包括多晶硅的第一层上的包括金属硅化物的第二层。栅接触插塞135、136包括金属且直接接触包括金属硅化物的第二层。在一些实施方式中，金属包括钨且/或栅接触插塞可以完全地交叠有源区。在又一些实施方式中，栅电极110、110a提供在间隔开的源区和漏区122、124之间的有源区上，栅电极延伸跨过有源区ACT且延伸到隔离区102上。栅接触插塞135、136电接触栅电极。栅接触插塞135、136部分地交叠隔离区102且部分地交叠有源区ACT。
上面描述的各种实施方式可以源自于意识到，图10A和10B所示的常规器件可以包括在集成电路基板1100中定义间隔开的第一和第二源/漏区1122/1124的隔离区1102、跨过有源区ACT延伸到隔离区1102上的栅电极1110、以及各自的源接触和漏接触1140和1141。第一和第二着落垫1114、1115可以提供在隔离区1102上，其不延伸在有源区ACT之上。更具体地，当栅多晶硅1110提供在栅电介质层1105上且钨(或其它金属)硅化物层1120提供在栅多晶硅层1110上时，钨硅化物材料1120必须被去除，提供一个或多个多晶硅栅接触插塞1135、1136，其穿过钨硅化物1120以直接接触栅极多晶硅层1110。然而，用于去除钨硅化物1120的化学溶液通过栅多晶硅1110的晶界穿过栅绝缘层1105并恶化栅氧化物1105。因此，常规地，禁止将多晶硅栅接触插塞1135、1136置于有源区ACT上方。而是，栅接触插塞1135、1136被置于隔离区1102上方。换句话说，不允许有源区ACT交叠栅接触插塞1135、1136。这可导致晶体管宽度缩小，晶体管宽度缩小会限制其驱动电流。
然而，根据这里结合图1A-4描述的一些实施方式，栅接触插塞不包括多晶硅，而是包括金属硅化物层的金属。因此，不需要蚀刻金属硅化物层以形成栅接触插塞并且栅接触插塞不需要直接接触栅多晶硅层。因此，可以使栅接触插塞(或多个栅接触插塞)至少部分地，且在一些实施方式中完全地，交叠有源区。因此，有源区能够在宽度上增大，这能够允许更大的驱动电流、更高的可靠性和/或更高的集成度。
实施方式2
图5A是根据本发明构思另一些实施方式的集成电路器件的平面图，图5B是沿图5A的线IV-IV′的截面图。
参照图5A和5B，定义有源区ACT的器件隔离图案102设置于基板100中。第一栅电极210a可以设置于有源区ACT之上。有源区ACT可以对应于基板100的被器件隔离图案102包围的部分，并可以掺杂有第一导电类型掺杂剂。如图5A所示，第一栅电极210a可以包括沿第一方向Da延伸的第一延伸部分207以及沿与第一方向Da不同的第二方向Db延伸的第二延伸部分208。第一方向Da和第二方向Db平行于基板100的上表面。第二方向Db可以垂直于第一方向Da。
第一栅电极210a的第一和第二延伸部分207和208可以在有源区ACT之上彼此连接。如图5A所示，第一延伸部分207可以包括交叠器件隔离图案102的某部分的第一边缘部分211。第一延伸部分207的第一边缘部分211可以交叠器件隔离图案102的与有源区ACT的平行于第二方向Db的一侧相邻的部分。第二延伸部分208可以包括交叠器件隔离图案102的另一部分的第二边缘部分212。第二延伸部分208的第二边缘部分212可以交叠器件隔离图案102的与有源区ACT的平行于第一方向Da的另一侧相邻的另一部分。第一栅电极210a的第一边缘部分211可以具有沿第一方向Da的第一长度M1，第一栅电极210a的第二边缘部分212可以具有沿第二方向Db的第二长度M2。
沟道区可以定义于第一栅电极210a下的有源区ACT中。沟道区可以包括位于第一延伸部分207下的第一子区和位于第二延伸部分208下的第二子区。沟道区的沟道宽度可以等于第一子区沿第一方向Da的沟道宽度与第二子区沿第二方向Db的沟道宽度之和。沟道区可以具有沿若干方向的沟道长度。例如，第一子区可以具有与第一延伸部分207沿第二方向Db的宽度对应的第一沟道长度，第二子区可以具有与第二延伸部分208沿第一方向Da的宽度对应的第二沟道长度。也就是，第一沟道长度和第二沟道长度可以在不同方向上延伸。
第二栅电极210b可以设置得沿第一方向Da与第一栅电极210a间隔开。第三栅电极210c可以设置得沿第二方向Db与第一栅电极210a间隔开。第四栅电极210d可以设置得沿第一方向Da与第三栅电极间隔开。换言之，第一、第二、第三和第四栅电极210a、210b、210c和210d可以沿行方向和列方向二维地布置在一个有源区ACT上。行方向垂直于列方向。行方向可以平行于第一方向Da，列方向可以平行于第二方向Db。第一、第二、第三和第四栅电极210a、210b、210c和210d可以彼此间隔开。根据一实施方式，第二栅电极210b可以具有关于穿过有源区ACT的中心点C且沿第二方向Db延伸的第一虚拟直线Vb与第一栅电极210a基本对称的结构。第三栅电极210c可以具有关于穿过中心点C且沿第一方向Da延伸的第二虚拟直线Va与第一栅电极210a基本对称的结构。第四栅电极210d可以具有关于第一虚拟直线Vb与第三栅电极210c基本对称的结构。换言之，在行方向上，第二栅电极210b可以具有与第一栅电极210a基本对称的结构。在列方向上，第三栅电极210c可以具有与第一栅电极210a基本对称的结构。在行方向上，第四栅电极210d可以具有与第三栅电极210c基本对称的结构。
如图5B中公开的，栅电介质层205可以设置于有源区ACT与栅电极210a、210b、210c、210d之间。盖电介质图案220可以设置在栅电极210a、210b、210c和210d中的每个上。栅间隔物219可以设置在栅电极210a、210b、210c和210d的侧壁上。源区223可以设置在第一、第二、第三和第四栅电极210a、210b、210c和210d之间的有源区ACT中。如图5A所示，源区223可以在平面图中具有“+”形状。第一漏区222a可以设置于第一栅电极210a的与源区223相反一侧的有源区ACT中，第二漏区222b可以设置于第二栅电极210b的与源区223相反一侧的有源区ACT中。第三漏区222c可以设置于第三栅电极210c的与源区223相反一侧的有源区ACT中，第四漏区222d可以设置于第四栅电极210d的与源区223相反一侧的有源区ACT中。源区223以及漏区222a、222b、222c和222d可以掺杂有第二导电类型掺杂剂。第一、第二、第三和第四栅电极210a、210b、210c和210d可以分别包括在第一晶体管、第二晶体管、第三晶体管和第四晶体管中。第一、第二、第三和第四晶体管可以共用源区223。栅电介质层205、盖电介质图案220和栅间隔物219可以分别由与图1B和1C中公开的栅电介质层105、盖电介质图案120和栅间隔物119相同的材料形成。栅电极210a、210b、210c和210d可以由与图1A、1B和1C的栅电极110相同的材料形成。
层间电介质层130可以设置于包括栅电极210a、210b、210c和210d的基板100的整个表面之上。第一栅接触插塞235a穿过层间电介质层130以接触第一栅电极210a。此时，至少一部分第一栅接触插塞235a可以交叠有源区ACT。第一栅接触插塞235a可以顺序穿过第一栅电极210a上的层间电介质层130和盖电介质图案220以接触第一栅电极210a。第一栅接触插塞235a的上表面具有沿第一方向Da的第一宽度Wca和沿第二方向Db的第二宽度Wcb。
如图5A所示，根据一实施方式，第一栅接触插塞235a的整个区域可以交叠有源区ACT。在此情形下，第一栅电极210a的第一边缘部分211的第一长度M1可以小于第一栅接触插塞235a的第一宽度Wca。第一栅电极210a的第二边缘部分212的第二长度M2可以小于第一栅接触插塞235a的第二宽度Wcb。
备选地，根据另一些实施方式，第一栅接触插塞235a的第一部分可以接触第一边缘部分211并且第一栅接触插塞235a的第二部分可以交叠与第一边缘部分211相邻的有源区ACT。在此情形下，第一边缘部分211的第一长度M1可以小于第一宽度Wca和第一边缘部分211的在器件隔离图案102上的一端与第一栅接触插塞235a的交叠器件隔离图案102的一端之间沿第一方向Da的水平距离之和。沿第一方向Da的该水平距离可以是第一宽度Wca的约5％至约15％。第一长度M1可以大于零(0)。
根据又一些实施方式，第一栅接触插塞235a的第一部分可以接触第二边缘部分212并且第一栅接触插塞235a的第二部分可以交叠与第二边缘部分212相邻的有源区ACT。在此情形下，第二边缘部分212的第二长度M2可以小于第二宽度Wcb和第二边缘部分212的在器件隔离图案102上的一端与第一栅接触插塞235a的交叠器件隔离图案102的一端之间沿第二方向Db的水平距离之和。沿第二方向Db的该水平距离可以是第二宽度Wcb的约5％至约15％。第二长度M2可以大于零(0)。
如上所述，第一栅接触插塞235a的至少一部分交叠有源区ACT。这样，可以在给定区域内增大有源区ACT的尺寸。此外，第一栅电极210a可以包括沿多个不同方向延伸的沟道长度。结果，给定区域内晶体管的导通电流的量能够增大，从而因此实现一种能够为高集成度改善或优化并能够具有优良的可靠性的集成电路器件。此外，四个晶体管可以形成在有源区中并可以共用源区223。因此，被四个晶体管占据的面积可以减小从而因此增大晶体管的导通电流的量。
第二栅接触插塞235b、第三栅接触插塞235c和第四栅接触插塞235d可以顺序穿透层间电介质层130和盖电介质图案220以分别接触第二、第三和第四栅电极210b、210c和210d。第二、第三和第四栅电极210b、210c和210d中的每个的至少一部分可以交叠有源区ACT。根据一实施方式，可以根据连接到第一至第四栅接触插塞235a、235b、235c和235d的互连线(未示出)的布局来控制第一至第四栅接触插塞235a、235b、235c和235d的位置。根据一实施方式，第三栅接触插塞235c可以从穿过第一栅接触插塞235a的上表面的中心点且沿第二方向Db延伸的虚拟直线偏移。第二栅接触插塞235b可以具有关于第一虚拟直线Vb与第一栅接触插塞235a基本对称的结构。第四栅接触插塞235d可以具有关于第一虚拟直线Vb与第三栅接触插塞235c基本对称的结构。第一至第四栅接触插塞235a、235b、235c和235d可以由与图1A、1B和1C的栅接触插塞135和136相同的材料形成。
第一漏接触插塞240a可以穿过层间电介质层130以连接到第一漏区222a。源接触插塞241可以穿过层间电介质层130以连接到源区223。如图5A所示，第一漏接触插塞240a的上表面可以在平面图中具有沿一方向延伸的条形。第一栅电极210a的第一延伸部分207的延伸长度可以不同于第二延伸部分208的延伸长度。第一漏接触插塞240a的上表面可以平行于第一延伸部分207和第二延伸部分208中的较长的一个延伸。例如，如图5A所示，在第二延伸部分208的延伸长度比第一延伸部分207的延伸长度更长时，漏接触插塞240a的上表面可以平行于第二延伸部分208延伸。源接触插塞241可以在平面图中具有平行于第一漏接触插塞240a的上表面延伸的条形。根据一实施方式，源接触插塞241的延伸长度可以不同于第一漏接触插塞240a的上表面的延伸长度。例如，如图5A所示，源接触插塞241的延伸长度可以长于第一漏接触插塞240a的延伸长度。在此情形下，源区223的平面区域可以宽于第一漏区222a的平面区域。由于源区223被四个晶体管共用，所以多个源接触插塞241可以设置在源区223上。
第二漏接触插塞240b、第三漏接触插塞240c和第四漏接触插塞240d可以穿过层间电介质层130以分别连接到第二、第三和第四漏区222b、222c和222d。第二、第三和第四漏接触插塞240b、240c和240d也可以平行于源接触插塞241的上表面延伸。
根据实施方式的集成电路器件可以包括多个感测放大器模块。多个感测放大器模块中的每个可以包括NMOS感测放大器驱动器和PMOS感测放大器驱动器。根据一些实施方式，图5A和5B所示的晶体管可以是包括在NMOS感测放大器驱动器或PMOS感测放大器驱动器中的晶体管。将参照附图描述感测放大器驱动器。
图6A是根据本发明的实施方式的包括在器件的感测放大器模块中的NMOS感测放大器驱动器的电路图。
参照图6A，感测放大器模块中的NMOS感测放大器驱动器可以包括第一NMOS晶体管N1和第二NMOS晶体管N2。第一NMOS晶体管N1的栅极可以电连接到位条线BLB，第一NMOS晶体管N1的漏极可以电连接到位线BL。第一NMOS晶体管N1的源极可以电连接到接地电压供应线LAB。第二NMOS晶体管N2的栅极可以电连接到位线BL，第二NMOS晶体管N2的漏极可以电连接到位条线BLB。第二NMOS晶体管N2的源极可以电连接到接地电压供应线LAB。于是，第一NMOS晶体管N1和第二NMOS晶体管N2可以以闭锁结构(latchstructure)连接。
参照图5A和6A，根据一实施方式，分别包括第一至第四栅电极210a、210b、210c和210d的第一、第二、第三和第四晶体管可以是NMOS晶体管。此时，包括第一栅电极210a的第一晶体管可以对应于NMOS感测放大器驱动器的第一NMOS晶体管N1，包括第三栅电极210c的第三晶体管可以对应于NMOS感测放大器驱动器的第二NMOS晶体管N2。在此情形下，第一漏接触插塞240a和第三栅接触插塞235c可以电连接到第一位线，第三漏接触插塞240c和第一栅接触插塞235a可以电连接到第一位条线。源接触插塞241可以电连接到接地电压供应线LAB。包括第一和第三栅电极210a和210c的第一和第三晶体管可以包括在第一NMOS感测放大器驱动器中。
类似于此，分别包括第二和第四栅电极210b和210d的第二和第四晶体管可以包括在第二NMOS感测放大器驱动器中。包括第二栅电极210b的第二晶体管可以对应于第二NMOS感测放大器驱动器中的第一NMOS晶体管N1，包括第四栅电极210d的第四晶体管可以对应于第二NMOS感测放大器驱动器中的第二NMOS晶体管N2。在此情形下，第二漏接触插塞240b和第四栅接触插塞235d可以电连接到第二位线，第四漏接触插塞240d和第二栅接触插塞235b可以电连接到第二位条线。
连接到第一NMOS感测放大器驱动器的第一位线和第一位条线分别不同于连接到第二NMOS感测放大器驱动器的第二位线和第二位条线。包括第一至第四栅电极210a、210b、210c和210d的第一至第四晶体管可以构成一对NMOS感测放大器驱动器(即，第一和第二NMOS感测放大器驱动器)。该对NMOS感测放大器驱动器可以分别包括在一对感测放大器模块中。
图6B是根据本发明构思的实施方式的包括在器件的感测放大器模块中的PMOS感测放大器驱动器的电路图。
参照图6B，感测放大器模块中的PMOS感测放大器驱动器可以包括第一PMOS晶体管P1和第二PMOS晶体管P2。第一PMOS晶体管P1的栅极可以电连接到位条线BLB，第一PMOS晶体管P1的漏极可以电连接到位线BL。第一PMOS晶体管P1的源极可以电连接到电源线LA。第二PMOS晶体管P2的栅极可以电连接到位线BL，第二PMOS晶体管P2的漏极可以电连接到位条线BLB。第二PMOS晶体管P2的源极可以电连接到电源线LA。于是，第一和第二PMOS晶体管P1和P2可以以闭锁结构连接。
参照图5A和6B，根据一实施方式，分别包括第一至第四栅电极210a、210b、210c和210d的第一至第四晶体管可以是PMOS晶体管。在此情形下，包括第一栅电极210a的第一晶体管可以对应于PMOS感测放大器驱动器的第一PMOS晶体管P1，包括第三栅电极210c的第三晶体管可以对应于PMOS感测放大器驱动器的第二PMOS晶体管P2。在此情形下，第一漏接触插塞240a和第三栅接触插塞235c可以电连接到第一位线，第三漏接触插塞240c和第一栅接触插塞235a可以电连接到第一位条线。源接触插塞241可以电连接到电源线LA。包括第一和第三栅电极210a和210c的第一和第三晶体管可以包括在第一PMOS感测放大器驱动器中。
类似于此，包括第二和第四栅电极210b和210d的第二和第四晶体管可以包括在第二PMOS感测放大器驱动器中。包括第二栅电极210b的第二晶体管可以对应于第二PMOS感测放大器驱动器的第一PMOS晶体管P1，包括第四栅电极210d的第四晶体管可以对应于第二PMOS感测放大器驱动器的第二PMOS晶体管P2。在此情形下，第二漏接触插塞240b和第四栅接触插塞235d可以电连接到第二位线，第四漏接触插塞240d和第二栅接触插塞235b可以电连接到第二位条线。
包括第一至第四栅电极210a、210b、210c和210d的第一至第四晶体管可以构成一对PMOS感测放大器驱动器(即，第一和第二PMOS感测放大器驱动器)。该对PMOS感测放大器驱动可以分别包括在一对感测放大器模块中。
根据一实施方式，包括在器件中的每个感测放大器模块可以包括NMOS感测放大器驱动器和PMOS感测放大器驱动器。在此情形下，可以在器件中提供多个包括具有图5A和5B的栅电极210a、210b、210c和210d的晶体管的晶体管组。此时，多个晶体管组中的任一个可以实施在分别包括于一对感测放大器模块中的一对NMOS感测放大器驱动器中，另一个晶体管组可以以实施在包括于一对感测放大器模块中的一对PMOS感测放大器驱动器中。
如上所述，图5A和5B中公开的晶体管可以实施在感测放大器模块中的感测放大器驱动器中。然而，本发明不限于此。图5A和5B中公开的晶体管可以是进行其它用途和/或其它功能的晶体管。
现在将提供对图5A-6B的各种实施方式的额外论述。更具体地，图5A-6B示出根据各种实施方式的用于集成电路基板的四晶体管电路布局。这些布局包括，在集成电路基板100中的隔离区102定义有源区ACT，有源区ACT分别沿不同的第一方向Da和第二方向Db延伸。四个晶体管T1、T2、T3、T4的“+”形公共源区223从有源区的中心C沿第一和第二方向Da、Db两者延伸，如分别由虚拟线Va、Vb定义的那样，以定义有源区ACT的在公共源区223外面的四个象限Q1、Q2、Q3和Q4。提供四个漏区240a、240b、240c和240d，各个漏区在四个象限Q1、Q2、Q3和Q4中的相应一个中，并与公共源区223间隔开。还提供四个栅电极210a、210b、210c和210d，各个栅电极在四个象限Q1、Q2、Q3和Q4中的相应一个中且在公共源区223与四个漏区240a、240b、240c和240d中的相应一个之间。各栅电极分别包括第一顶点V1以及第一延伸部分207和第二延伸部分208。第一延伸部分207从顶点V1沿第一方向Da延伸，第二延伸部分208从顶点V1沿第二方向Db延伸。
在另一些实施方式中，四个晶体管中的第一对诸如晶体管T1和T2的漏区和栅电极关于公共源区223的从有源区的中心C沿第一方向Da延伸的部分(也就是，关于虚拟线Va)与四个晶体管中的第二对诸如晶体管T3和T4的漏区和栅电极对称。在另一些实施方式中，四个晶体管中的第一对诸如晶体管T1和T3的漏区和栅电极关于公共源区223的从有源区的中心C沿第二方向Db延伸的部分与四个晶体管中的第二对诸如晶体管T2和T4的漏区和栅电极对称，也就是关于虚拟线Vb对称。
图5A-6B的各种实施方式还包括四个漏接触插塞240a、240b、240c和240d，其各个电接触四个象限Q1-Q4的相应一个中的相应一个漏区240a、240b、240c、240d。漏区、栅电极和漏接触插塞可以关于第一虚拟线Va和/或第二虚拟线Vb对称。
图5A-6B的各种实施方式还包括一对源接触插塞241，其中的第一个在四个晶体管中的第一对诸如晶体管T1、T2的栅电极的第二延伸部分208之间，其中的第二个在四个晶体管中的第二对诸如晶体管T3、T4的栅电极的第二延伸部分208之间。第一对晶体管的漏区、栅电极和源电极可以关于虚拟线Va和/或Vb与四个晶体管中的第二对的对应区域以及第二对晶体管的源电极对称。
此外，在一些实施方式中，四个栅电极的第一和第二延伸部分的末端211和/或212可以超过有源区ACT延伸到隔离区102上。此外，可以提供四个栅接触插塞235a、235b、235c和235d，各个栅接触插塞电连接到四个栅电极210a、210b、210c、210d中的相应一个。在一些实施方式中，一对栅接触插塞235a、235b邻近第一顶点V1地连接到一对电极中的相应一个，第二对栅接触插塞235c、235d远离第一顶点V1地连接到一对栅电极中的相应一个。栅接触插塞235c和235d可以包含在有源区内，栅接触插塞235a、235b也可以包含在有源区内。
这里描述的四晶体管布局的各种实施方式可以与例如图11所示的常规四晶体管布局对比。如图11所示，隔离区1202定义两个间隔开的有源区ACT1和ACT2。对于一对晶体管，源区和源接触1241、漏区和漏接触1240提供在给定有源区ACT1、ACT2内，给定栅电极1210在源接触1241和相应的漏接触1240之间延伸。栅电极1210包括栅接触插塞1236，这些栅接触插塞1236提供在隔离区1202上，不交叠有源区ACT1或ACT2。
强烈对比地，这里描述的各种实施方式可以包括用于四个晶体管的单个有源区ACT、以及可沿方向Da和Db两者延伸的源区，以提供用于四个晶体管的+形公共源区。
接下来，将参照附图描述本实施方式的各种修改示例。根据修改示例，栅电极可以具有各种平面形状。将给出对修改示例的主要特征的描述。在下面的修改示例中，栅电介质层设置在栅电极和有源区之间，盖电介质图案诸如图5B的盖电介质图案220可以设置在栅电极上。在每个修改示例中，栅电极上的盖电介质图案的上表面可以具有与栅电极的上表面相同的形状。
图7A是平面图，示出根据本发明构思另一些实施方式的集成电路器件的修改示例。
参照图7A，第一栅电极210a1可以设置在有源区ACT之上。第一栅电极210a1可以包括沿第一方向Da延伸的第一延伸部分207、沿第二方向Db延伸的第二延伸部分208、以及沿第一方向Da延伸的第三延伸部分209。第三延伸部分209可以面对第一延伸部分207且可以与第一延伸部分207间隔开。第一延伸部分207和第三延伸部分209可以分别连接到第二延伸部分208的两端。至少一部分第三延伸部分209可以交叠器件隔离图案102。根据本修改示例，第二延伸部分208可以不交叠器件隔离图案102。
多个第一栅接触插塞235a和236a可以连接到第一栅电极210a1的上表面。多个第一栅接触插塞235a和236a中的至少一个交叠有源区ACT。在图7A中，第一延伸部分207上的第一栅接触插塞235a的整个上表面可以交叠有源区ACT。第三延伸部分209上的第一栅接触插塞236a的整个上表面可以交叠器件隔离图案102。
第二栅电极210b1、第三栅电极210c1和第四栅电极210d1可以设置于有源区ACT之上。第一至第四栅电极210a1、210b1、210c1和210d1可以彼此间隔开，且可以沿行方向和列方向二维地布置。第二栅电极210b1可以具有关于参照图5A和5B描述的第一虚拟直线Vb与第一栅电极210a1基本对称的结构，第三栅电极210c1可以具有关于第二虚拟直线Va与第一栅电极210a1基本对称的结构。第四栅电极210d1可以具有关于第一虚拟直线Vb与第三栅电极210c1基本对称的结构。多个第二栅接触插塞235b和236b可以接触第二栅电极210b1的上表面，多个第三栅接触插塞235c和236c可以接触第三栅电极210c1的上表面。多个第四栅接触插塞235d和236d可以接触第四栅电极210d1的上表面。第二、第三和第四栅电极210b1、210c1和210d1的第一延伸部分上的栅接触插塞235b、235c和235d可以交叠有源区ACT。第二、第三和第四栅电极210b1、210c1和210d1的第三延伸部分上的栅接触插塞236b、236c和236d可以交叠器件隔离图案102。
图7A中公开的包括第一至第四栅电极210a1、210b1、210c1和210d1的晶体管可以实施在成对的NMOS感测放大器驱动器中或成对的PMOS感测放大器驱动器中。然而，本发明不限于此。图7A的晶体管可以用于其它功能和/或目的。
图7B是平面图，示出根据本发明构思另一实施方式的器件的另一修改示例。
参照图7B，在第一栅电极210a1的第三延伸部分209上的至少一部分第一栅接触插塞236a可以交叠有源区ACT。由于此，有源区ACT的沿第二方向Db的宽度能够增大，从而在给定区域中晶体管的导通电流的量可以进一步增大。在此情形下，第三延伸部分209的交叠器件隔离图案102的部分可以具有沿第二方向Db的交叠长度。该交叠长度可以小于第一栅接触插塞236a沿第二方向Db的宽度和第一栅接触插塞236a在器件隔离图案102上的一端与第三延伸部分209的交叠器件隔离图案102的一端之间沿第二方向Db的水平距离之和。
因此，图7A和7B示出另一些实施方式，其中各个栅电极210a1-210d1还包括从相应的第二延伸部分208的远离相应的第一顶点V1的末端延伸且沿第一方向Da延伸的第三延伸部分209。第二延伸部分208和第三延伸部分209定义在其间的各自的第二顶点V2。在一些实施方式中，例如如图7B所示，第三延伸部分209至少部分地交叠隔离区102。在另一些实施方式中，例如如图7A所示，第三延伸部分209基本不交叠有源区ACT。在另一些实施方式中，四个晶体管中的第一对晶体管诸如T1和T2的漏区和栅电极关于公共源区的从中心C沿第一方向Da延伸的部分与四个晶体管中的第二对诸如T3和T4的漏区和栅电极对称。换言之，它们关于垂直线Va对称。在另一些实施方式中，四个晶体管中的第一对晶体管诸如T1和T3的漏区和栅电极关于公共源区的从有源区ACT的中心C沿第二方向Db延伸的部分与四个晶体管中的第二对诸如T2和T4的漏区和栅电极对称。换言之，晶体管能够关于虚拟直线Vb对称。
又一些实施方式可以增加四个漏接触插塞240a-240d，各个漏接触插塞电接触四个象限Q1-Q4的相应一个中的相应一个漏区。漏接触插塞也可以关于第一虚拟直线Vb和/或第二虚拟直线Va对称。也可以增加一对源接触插塞241，该对源接触插塞中的第一个在四个晶体管中的第一对晶体管诸如T1和T2的栅电极的第二延伸部分208之间，该对源接触插塞中的第二个在四个晶体管中的第二对晶体管诸如T3和T4的栅电极的第二延伸部分208之间。源接触插塞241也可以关于第一虚拟直线Vb和/或关于第二虚拟直线Va对称。此外，如图7A和7B所示，第一和第三延伸部分207和209的末端可以超过有源区ACT延伸到隔离区102上。
此外，可以提供四个栅接触插塞235a-235d，其各个电连接到四个栅电极中的相应一个，四个栅接触插塞235a-235d中的一对诸如235a和235b与第一顶点V1相邻地连接到成对栅电极中的相应一个，其中第二对诸如235c和235d远离第一顶点V1地连接到成对栅电极中的相应一个。也可以提供四个第二栅接触插塞236a-236d，其各个电连接到四个栅电极中的相应一个。一对第二栅接触插塞诸如236c和236d与第二顶点V2相邻地连接到一对栅电极中的相应一个，另一对栅接触插塞诸如236a和236b远离第二顶点V2地连接到第三延伸部209上的一对栅电极中的相应一个。
图7C是平面图，示出根据本发明构思另一些实施方式的集成电路器件的另一修改示例。
参照图7C，第一栅电极210a2可以包括沿第一方向Da延伸的第一延伸部分207a和沿第二方向Db延伸的第二延伸部分208a。第一延伸部分207a和第二延伸部分208a中的至少一个可以包括着落部分214或215以及非着落部分。根据本修改示例，第一延伸部分207a可以包括第一着落部分214和非着落部分，第二延伸部分208a可以包括第二着落部分215和非着落部分。第一和第二延伸部分207a和208a的非着落部分可以彼此连接以实现单个弯曲的非着落部分216。
第一着落部分214可以交叠器件隔离图案102的与有源区ACT的平行于第二方向Db的一侧相邻的部分以及部分有源区ACT。第一着落部分214的沿第二方向Db的宽度可以大于第一延伸部分207a的非着落部分沿第二方向Db的宽度。第一着落部分214的交叠器件隔离图案102的部分可以对应于第一栅电极210a2的交叠器件隔离图案102的第一边缘部分211a。第二着落部分215可以交叠器件隔离图案102的与有源区ACT的平行于第一方向Da的一侧相邻的另一部分和有源区ACT的另一部分。第二着落部分215的沿第一方向Da的宽度可以大于第二延伸部分208a的非着落部分沿第一方向Da的宽度。第二着落部分215的交叠器件隔离图案102的部分可以对应于第一栅电极210a2的交叠器件隔离图案102的第二边缘部分212a。一对栅接触插塞235a和236a可以分别接触第一着落部分214和第二着落部分215。如在前面的实施方式1中那样，第一着落部分214的沿第一方向Da和第二方向Db的宽度可以分别大于第一着落部分214上的第一栅接触插塞235a沿第一方向Da和第二方向Db的宽度。类似地，第二着落部分215的沿第一方向Da和第二方向Db的宽度可以分别大于第二着落部分214上的第一栅接触插塞236a沿第一方向Da和第二方向Db的宽度。
第一边缘部分211a可以具有沿第一方向Da的第一长度M1a。第一长度M1a可以小于第一栅接触插塞235a的宽度Wca和第一水平距离40a之和。第一水平距离40a可以对应于第一着落部分214的一端与第一栅接触插塞235a的交叠器件隔离图案102的一端之间沿第一方向Da的距离。根据一实施方式，第一长度M1a可以小于第一栅接触插塞235a的宽度Wca。类似于此，第二边缘部分212a可以具有沿第二方向Db的第二长度M2a。第二长度M2a可以小于第二着落部分215上的第一栅接触插塞236a沿第二方向Db的宽度Wcc与第二水平距离40b之和。第二水平距离40b可以对应于第二着落部分215的一端与第一栅接触插塞236a交叠器件隔离图案102的一端之间沿第二方向Db的距离。根据一实施方式，第二长度M2a可以小于第一栅接触插塞236a的宽度Wcc。宽度Wcc可以等于第一着落部分214上的第一栅接触插塞235a沿第二方向Db的宽度。
第二栅电极210b2、第三栅电极210c2和第四栅电极210d2可以设置于有源区ACT之上。第二栅电极210b2可以具有关于参照图5A描述的第一虚拟直线Vb与第一栅电极210a2基本对称的结构。第三栅电极210c2可以具有关于参照图5A描述的第二虚拟直线Va与第一栅电极210a2基本对称的结构。第四栅电极210d2可以具有关于第一虚拟直线Vb与第三栅电极210c2基本对称的结构。一对第二栅接触插塞235b和236b可以分别接触第二栅电极210b2的第一和第二着落部分，一对第三栅接触插塞235c和236c可以分别接触第三栅电极210c2的第一和第二着落部分。一对第四栅接触插塞235d和236d可以接触第四栅电极210d2的第一和第二着落部分。
包括图7C中公开的第一至第四栅电极210a2、210b2、210c2和210d2的晶体管可以实施在一对NMOS感测放大器驱动器或一对PMOS感测放大器驱动器中，如参照图5A、6A和6B描述的那样。然而，本发明不限于此。图7C的晶体管可用于其它功能和/或目的。
图7D是平面图，示出根据本发明构思另一些实施方式的集成电路器件的另一修改示例。
参照图7D，第一栅电极210a3可以包括沿第一方向Da延伸的第一延伸部分207b和沿第二方向Db延伸的第二延伸部分208b。第一延伸部分207a和第二延伸部分208a中的至少一个可以包括着落部分和非着落部分。此时，着落部分的整个上表面可以交叠有源区ACT。根据本修改示例，第一延伸部分207b可以包括着落部分214a和第一非着落部分216a，第二延伸部分208b可以包括第二非着落部分216b。第二延伸部分208b的全部可以对应于第二非着落部分216b。第一非着落部分216a可以连接到着落部分214a的一侧，且可以包括交叠部分器件隔离图案102的第一边缘部分211b。第二非着落部分216b可以连接到着落部分214a的另一侧，且可以包括交叠另一部分器件隔离图案102的第二边缘部分212b。因为第一边缘部分211b和第二边缘部分212b是第一非着落部分216a和第二非着落部分216b的某些部分，所以第一边缘部分211b沿第一方向Da的长度可以小于第一栅接触插塞235a沿第一方向的宽度。第二边缘部分212b沿第二方向Db的长度可以小于第一栅接触插塞235a沿第二方向Db的宽度。
第二栅电极210b3、第三栅电极210c3和第四栅电极210d3可以设置于有源区ACT之上。第二栅电极210b3可以具有相对于参照图5A描述的第一虚拟直线Vb与第一栅电极210a3基本对称的结构。第三栅电极210c3的着落部分80的一些可以交叠器件隔离图案102。第四栅电极210d3可以具有相对于第一虚拟直线Vb与第三栅电极210c3基本对称的结构。
根据本修改示例，第一至第四栅电极210a3、210b3、210c3和210d3的着落部分可以根据连接到栅接触插塞235a、235b、235c和235d的互连线(未示出)的布局和/或形状设置在第一至第四栅电极210a3、210b3、210c3和210d3中的任意位置处。在一些实施方式中，至少一部分着落部分交叠有源区ACT。
包括图7D中公开的第一至第四栅电极210a3、210b3、210c3和210d3的晶体管可以实施在一对NMOS感测放大器驱动器或一对PMOS感测放大器驱动器中，如参照图5A、6A和6B描述的那样。然而，本发明不限于此。图7D的晶体管可以用于其它功能和/或目的。
图7E是平面图，示出根据本发明构思另一些实施方式的集成电路器件的另一修改示例。
参照图7E，有源区ACT可以包括第一部分和第二部分。有源区ACT的第一部分可以对应于第一和第三栅电极210a和210c之间以及第二和第四栅电极210b和210d之间的区域。有源区ACT的第二部分可以包括交叠第一和第二栅电极210a和210b的部分、形成第一和第二漏区的部分、以及第一和第二栅电极210a和210b之间的部分。根据本修改示例，有源区ACT的第一部分沿第一方向Da的宽度60可以小于有源区ACT的第二部分沿第一方向Da的宽度50。
因此，图7E示出各种实施方式，其中有源区ACT在四个晶体管中的第一对诸如T1和T3的栅电极的第一延伸部分207之间以及在四个晶体管中的第二对诸如T2和T4的栅电极的第一延伸部分207之间凹进，使得隔离区102在四个晶体管中的第一对诸如T1和T3的栅电极的第一延伸部分207之间以及在四个晶体管中的第二对诸如T2和T4的栅电极的第一延伸部分207之间突出。因此，有源区的宽度在栅电极的第一部分207之间(如60所示)比有源区的其它部分(如50所示)更窄。
图7E中公开的晶体管可以实施在一对NMOS感测放大器驱动器或一对PMOS感测放大器驱动器中，如参照图5A、6A和6B描述的那样。然而，本发明不限于此。图7E的晶体管可用于其它功能和/或目的。
实施方式3
图8A是根据本发明构思又一些实施方式的集成电路器件的平面图，图8B是沿图8A的线V-V′取得的截面图。
参照图8A和8B，定义有源区ACT的器件隔离图案102设置于基板100中。有源区ACT可以沿第一方向Da延伸。第一、第二、第三和第四栅电极310a、310b、310c和310d可以设置于有源区ACT之上。第一、第二、第三和第四栅电极310a、310b、310c和310d可以沿行和列二维地布置。行可以平行于第一方向Da，列可以平行于第二方向Db。栅电介质层305可以设置在第一、第二、第三和第四栅电极310a、310b、310c和310d与有源区ACT之间。盖电介质图案320可以设置在第一至第四栅电极310a、310b、310c和310d中的每个上。栅间隔物319可以设置在第一、第二、第三和第四栅电极310a、310b、310c和310d的侧壁上。栅电介质层305、盖电介质图案320和栅间隔物319可以分别由与栅电介质层105、盖电介质图案120和栅间隔物119相同的材料形成。
参照图8A，第一栅电极310a可以包括第一延伸部分331、第二延伸部分332、第三延伸部分333和第四延伸部分334。第一延伸部分331可以沿第一方向Da延伸，第二延伸部分332可以沿与第一方向Da不同的第二方向Db延伸。根据一实施方式，第二方向Db可以垂直于第一方向Da。第三延伸部分333可以与第一延伸部分331间隔开且可以平行于第一延伸部分331延伸。第一和第三延伸部分331和333可以连接到第二延伸部分332的两端且可以具有彼此面对的形状。第四延伸部分334可以与第二延伸部分332间隔开且可以平行于第二延伸部分332延伸。第二和第四延伸部分332和334可以具有彼此面对的形状。第一和第三延伸部分331和333可以分别连接到第四延伸部分334的两端。如图8A所示，第一栅电极310a可以在平面图中具有闭合环形。第二栅电极310b可以具有沿第一方向Da与第一栅电极310a基本对称的结构，第三栅电极310c可以具有沿第二方向Db与第一栅电极310a基本对称的结构。第四栅电极310d可以具有沿第一方向Da与第三栅电极310c基本对称的结构。
层间电介质层130可以设置于基板100的整个表面上。至少一个第一栅接触插塞335a可以顺序穿过层间电介质层130和盖电介质图案320从而接触第一栅电极310a。第一栅接触插塞335a和336a中的至少一个可以交叠有源区ACT。根据本修改示例，栅接触插塞335a和336a可以分别设置于第一和第三延伸部分331、333上。第一延伸部分331上的第一栅接触插塞335a的整个上表面可以交叠有源区ACT。第三延伸部分333上的第一栅接触插塞336a的某一部分可以交叠ACT，另一部分可以交叠器件隔离图案102。在此情形下，第三延伸部分333上的第一栅接触插塞336a的交叠器件隔离图案102的部分具有沿第二方向Db的长度Qa。长度Qa可以小于第一栅接触插塞336a沿第二方向Db的宽度和第一栅接触插塞336a的交叠器件隔离图案102的一端与第三延伸部分333的一端之间沿第二方向Db的水平距离之和。
类似于此，至少一个第二栅接触插塞335b和336b可以顺序穿过层间电介质层130和盖电介质图案320以接触第二栅电极310b，至少一个第三栅接触插塞335c、336c可以顺序穿过层间电介质层130和盖电介质图案320以接触第三栅电极310c。至少一个第四栅接触插塞335d和336d可以顺序穿过层间电介质层130和盖电介质图案320以接触第二栅电极310d。
如图8A公开的那样，第一漏区322a可以设置在被平面图中具有封闭环形的第一栅电极310a包围的有源区ACT中。类似地，第二、第三和第四漏区322b、322c和322d可以设置在被第二、第三和第四栅电极310b、310c和310d包围的有源区的某些部分中。源区323可以在平面图中设置于第一至第四栅电极310a、310b、310c和310d之间的有源区ACT中。分别包括第一至第四栅电极310a、310b、310c和310d的第一至第四晶体管可以共用源区323。
第一漏接触插塞340a、第二漏接触插塞340b、第三漏接触插塞340c和第四漏接触插塞340d可以穿过层间电介质层130以分别接触第一至第四漏区322a、322b、322c和322d，源接触插塞341可以穿过层间电介质层130以接触源区323。第一漏接触插塞340a和源接触插塞341的上表面可以具有彼此平行延伸的条形。根据一实施方式，第一漏接触插塞340a和源接触插塞341的上表面可以平行于第一延伸部分331和第二延伸部分332中的较长的一个延伸。根据本修改示例，第二延伸部分332长于第一延伸部分331，第一漏接触插塞340a和源接触插塞341的上表面可以沿第二方向Db延伸。多个源接触插塞341可以设置在源区323上。多个源接触插塞341可以沿第一方向Da和第二方向Db二维地布置。根据一实施方式，如附图所示，源接触插塞341可以形成两行。在该两行中，第一和第二漏接触插塞340a和340b可以设置在第一行中包括的源接触插塞之间，第三和第四漏接触插塞340c和340d可以设置在第二行中包括的源接触插塞341之间。
因此，图8A和8B示出另一些实施方式，其中各栅电极310a-310d还包括第四延伸部分334，第四延伸部分334沿第二方向Db从各自的第一延伸部分331的远离各自的第一顶点V1的末端延伸到各自的第三延伸部分333的远离各自的第二顶点V2的末端。包括第一至第四延伸部分的各栅电极定义闭合环形栅电极图案，各个闭合环形栅电极图案围绕漏区340a-340d中的相应一个。漏区和栅电极可以关于第一虚拟线Vb和/或第二虚拟线Va对称。
也可以提供第一至第六源接触插塞341，其第一个在四个晶体管中的第一对晶体管诸如T1和T2的栅电极的第二延伸部分332之间，其第二个在四个晶体管中的第二对晶体管诸如T3和T4的栅电极的第二延伸部分332之间，其第三个和第四个邻近四个晶体管中的第一对晶体管T1和T2的栅电极的相应的第四延伸部分334且与相应的漏区340相对。最后，源接触插塞中的第五个和第六个邻近四个晶体管中的第二对晶体管T3和T4的栅电极的相应的第四延伸部分334且与相应的漏区340相对。漏区、栅电极和源电极可以关于第一虚拟线Vb和/或第二虚拟线Va对称。
也可以提供四个第一栅接触插塞335a、335b、336a和336b，各个第一栅接触插塞电连接到四个晶体管中的第一对晶体管诸如T3和T4的栅电极的第一和第三延伸部分331和333的相应一个的各中点。也可以提供两个第二栅接触插塞335c和335d，各个第二栅接触插塞电连接到四个晶体管中的第二对晶体管诸如T1和T2的栅电极的各自第一顶点V1。也可以提供两个第三栅接触插塞336c和336d，各个第三栅接触插塞在四个晶体管中的第二对晶体管诸如T1和T2的栅电极的各自第三和第四栅极延伸331和334的各交叉处电连接。
图8A中公开的四个晶体管可以实施在一对NMOS感测放大器驱动器或一对PMOS感测放大器驱动器中，如参照图5A、6A和6B描述的那样。然而，本发明不限于此。图8A的晶体管可以用于其它功能和/或其它目的。
接下来将描述本实施方式的各种修改示例。在下面描述的修改示例中，未描述的元件可以与参照图8A和8B描述的那些相同。因此，将对本修改示例的特征部分进行描述。
图9A是平面图，示出根据本发明构思另一些实施方式的集成电路器件的修改示例。
参照图9A，第一栅电极310a的第三延伸部分333上的第一栅接触插塞336a的整个上表面可以交叠器件隔离图案102。在此情形下，在一些实施方式中，接触第一栅电极310a的另一第一栅接触插塞335a的至少一部分交叠有源区ACT。类似于此，第二、第三和第四栅电极310b、310c和310d的第三延伸部分上的栅接触插塞336b、336c和336d的整个上表面可以交叠器件隔离图案102。在此情形下，接触第二、第三和第四栅电极310b、310c和310d的其它栅接触插塞335b、335c和335d可以交叠有源区ACT。
根据一实施方式，接触源区323的上表面的源接触插塞341a可以具有与第一漏接触插塞340a的上表面相同的延伸长度。在此情形下，可以设置在数量上大于图8A的源接触插塞341的源接触插塞341a。源接触插塞341a可以沿第一方向Da和第二方向Db二维地布置。根据一实施方式，源接触插塞341a可以形成第一、第二和第三行。第一和第二漏接触插塞340a和340b可以设置于包括在第一行中的源接触插塞341a之间，第三和第四漏接触插塞340c和340d可以设置在包括于第三行中的源接触插塞341a之间。
图9A中公开的四个晶体管可以实施在一对NMOS感测放大器驱动器或一对PMOS感测放大器驱动器中，如参照图5A、6A和6B描述的那样。然而，本发明不限于此。图9A的晶体管可以用于其它功能和/或目的。
图9B是平面图，示出根据本发明构思另一些实施方式的集成电路器件的另一修改示例。
参照图9B，第一栅电极310a′的延伸部分331′、332、333和334中的至少一个可以包括着落部分314和非着落部分。第一栅接触插塞335a可以接触着落部分314。着落部分314可以具有比非着落部分更大的宽度。根据本修改示例，第一栅电极310a′的第一延伸部分331′可以包括着落部分314和非着落部分。着落部分完全交叠有源区ACT。类似于此，第二、第三和第四栅电极310b、310c和310d的延伸部分中的至少一个可以包括着落部分和非着落部分。第二、第三和第四栅电极310b′、310c′和310d′的全部着落部分可以交叠有源区ACT。
图9B中公开的四个晶体管可以实施在一对NMOS感测放大器驱动器或一对PMOS感测放大器驱动器中，如参照图5A、6A和6B描述的那样。然而，本发明不限于此。图9B的晶体管可以用于其它功能和/或目的。
图9C是平面图，示出根据本发明构思另一些实施方式的集成电路器件的另一修改示例。
参照图9C，在包括于第一栅电极310a″中的延伸部分331、332、333′和334中，第三延伸部分333′可以包括着落部分314a和非着落部分。第一栅接触插塞336a可以接触着落部分314a。着落部分314a的一部分可以交叠有源区ACT的一部分，着落部分314a的其它部分可以交叠器件隔离图案102。着落部分314a的交叠器件隔离图案102的部分可以具有沿第二方向的长度Qb。长度Qb可以小于第一栅接触插塞336a沿第二方向的宽度和第一栅接触插塞336a的交叠器件隔离图案102的一端与着落部分314a的一端之间沿第二方向Db的水平距离之和。第二栅电极310b″可以具有沿第一方向与第一栅电极310a″基本对称的结构，第三栅电极310c″可以具有沿第二方向Db与第一栅电极310a″基本对称的结构。第四栅电极310d″可以具有沿第一方向Da与第三栅电极310c″基本对称的结构。
图9C中公开的四个晶体管可以实施在一对NMOS感测放大器驱动器或一对PMOS感测放大器驱动器中，如参照图5A、6A和6B描述的那样。然而，本发明不限于此。图9C的晶体管可以用于其它功能和/或目的。
前面的实施方式1、2和3可以组合。例如，根据本发明构思一实施方式的集成电路器件可以包括前面的实施方式1、2和3中公开的晶体管的组合。
根据前面的实施方式的集成电路器件可以安装在各种类型的封装中。根据本发明构思的实施方式的集成电路器件的封装的示例可以包括层叠封装(packageonpackage，PoP)、球栅阵列(BGA)、芯片尺寸封装(CSP)、带引线的塑料芯片载体(plasticleadedchipcarrier，PLCC)、塑料双列直插封装(PDIP)、华夫管芯封装(dieinwafflepack)、晶圆式管芯(dieinwaferform)、板上芯片(COB)、陶瓷双列直插封装(CERDIP)、塑料四方扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外形封装(SOP)、窄间距小外形封装(SSOP)、薄小外形封装(TSOP)、系统级封装(systeminpackage，SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)、晶圆级处理堆叠封装(WSP)等。配备有根据本发明构思的实施方式的集成电路器件的封装还可以包括用于控制集成电路器件的控制器和/或逻辑器件。
根据本发明构思的实施方式，栅接触插塞的至少一部分可以交叠有源区。由于此，在给定区域内的有源区的宽度(例如，与沟道宽度对应的有源区宽度)可以增大，由此增大场效应晶体管的导通电流的量。结果，可以实现高集成和/或优异的可靠性。
这里结合上面的描述和附图公开了许多不同的实施方式。将理解，逐字描述和示出这些实施方式的每种组合和子组合将会是不适当重复的且混乱的。因此，本说明书，包括附图，将理解为构成这里描述的实施方式的全部组合和子组合以及制造和使用它们的方式和工艺的完整书面描述，并将支持对于任何这样的组合和子组合的权利要求。
在附图和说明书中，已经公开了本发明的实施方式，尽管采用了特定术语，但是它们仅以一般和描述性的含义使用，而不是为了限制的目的。本发明的范围在权利要求中阐述。
本申请要求于2010年6月30日提交的韩国专利申请No.10-2010-0062512以及于2011年1月5日提交的美国专利申请12/984762的优先权，其全部内容通过引用结合于此。

Claims (21)

1.一种用于集成电路基板的四晶体管电路布局，包括：
在所述集成电路基板中的隔离区，该隔离区定义有源区，该有源区沿不同的第一方向和第二方向延伸；
四个晶体管的公共源区，从所述有源区的中心沿所述第一方向和第二方向两者延伸以定义所述有源区的在所述公共源区之外的四个象限；
四个漏区，各个漏区在所述四个象限的相应一个中且与所述公共源区间隔开；
四个栅电极，各个栅电极在所述四个象限的相应一个中在所述公共源区与所述四个漏区的相应一个之间，各个栅电极包括顶点以及第一延伸部分和第二延伸部分，该第一延伸部分具有从所述顶点沿所述第一方向延伸到所述隔离区上的直线形状，该第二延伸部分具有从所述顶点沿所述第二方向延伸到所述隔离区上的直线形状；
一对源接触插塞，通过所述公共源区而彼此连接；以及
四个漏接触插塞，各个漏接触插塞电接触所述四个象限的相应一个中的相应一个漏区，
其中该对源接触插塞中的第一个具有在所述四个晶体管中的第一对晶体管的栅电极之间延伸的条形，该对源接触插塞中的第二个具有在所述四个晶体管中的第二对晶体管的栅电极之间延伸的条形，以及
其中所述四个漏接触插塞具有沿着该对源接触插塞延伸的条形。
2.根据权利要求1所述的四晶体管电路布局，其中所述四个晶体管中的第一对晶体管的漏区和栅电极关于所述公共源区的从所述有源区的中心沿所述第一方向延伸的部分与所述四个晶体管中的第二对晶体管的漏区和栅电极对称。
3.根据权利要求1所述的四晶体管电路布局，其中所述四个晶体管中的第一对晶体管的漏区和栅电极关于所述公共源区的从所述有源区的中心沿所述第二方向延伸的部分与所述四个晶体管中的第二对晶体管的漏区和栅电极对称。
4.根据权利要求1所述的四晶体管电路布局，其中该对源接触插塞中的第一个在所述四个晶体管中的第一对晶体管的栅电极的第二延伸部分之间，该对源接触插塞中的第二个在所述四个晶体管中的第二对晶体管的栅电极的第二延伸部分之间。
5.根据权利要求1所述的四晶体管电路布局，还包括四个栅接触插塞，各个栅接触插塞电连接到所述四个栅电极中的相应一个，所述四个栅接触插塞中的第一对栅接触插塞连接到一对栅电极中的相应一个且靠近该对栅电极的所述顶点，所述四个栅接触插塞中的第二对栅接触插塞连接到一对栅电极中的相应一个且远离该对栅电极的所述顶点。
6.根据权利要求5所述的四晶体管电路布局，其中所述第二对栅接触插塞包含于所述有源区内。
7.根据权利要求1所述的四晶体管电路布局，其中所述集成电路基板还在其中包括多个存储单元，所述多个存储单元沿行方向且沿列方向布置成阵列，并且其中所述第一方向为所述行方向，所述第二方向为所述列方向。
8.根据权利要求7所述的四晶体管电路布局，其中所述四个晶体管包括用于一列所述存储单元的感测放大器。
9.根据权利要求1所述的四晶体管电路布局，其中所述有源区在所述四个晶体管中的第一对晶体管的栅电极的第一延伸部分之间且在所述四个晶体管中的第二对晶体管的栅电极的第一延伸部分之间凹进，使得所述隔离区在所述四个晶体管中的所述第一对晶体管的栅电极的第一延伸部分之间且在所述四个晶体管中的所述第二对晶体管的栅电极的第一延伸部分之间突出。
10.根据权利要求1所述的四晶体管电路布局，其中各个栅电极还包括第三延伸部分，该第三延伸部分从所述第二延伸部分的远离相应的所述顶点的末端延伸且沿所述第一方向延伸，其中相应的所述顶点是第一顶点，并且其中各个所述第二延伸部分和所述第三延伸部分定义在它们之间的各自的第二顶点。
11.根据权利要求10所述的四晶体管电路布局，其中所述第三延伸部分至少部分地交叠所述隔离区。
12.根据权利要求10所述的四晶体管电路布局，其中所述第三延伸部分基本不交叠所述有源区。
13.根据权利要求10所述的四晶体管电路布局，其中所述四个栅电极的第一和第三延伸部分的末端延伸得超过所述有源区到所述隔离区上。
14.根据权利要求10所述的四晶体管电路布局，还包括四个栅接触插塞，各个栅接触插塞电连接到所述四个栅电极中的相应一个，所述四个栅接触插塞中的一对栅接触插塞连接到一对栅电极中的相应一个且靠近该对栅电极的所述第一顶点，所述四个栅接触插塞中的一对栅接触插塞连接到一对栅电极中的相应一个且远离该对栅电极的所述第一顶点。
15.根据权利要求14所述的四晶体管电路布局，其中连接到一对栅电极的相应一个且远离该对栅电极的所述第一顶点的所述一对栅接触插塞包含在所述有源区内。
16.根据权利要求15所述的四晶体管电路布局，其中所述四个栅接触插塞是四个第一栅接触插塞，所述四晶体管电路布局还包括四个第二栅接触插塞，各个第二栅接触插塞电连接到所述四个栅电极中的相应一个，所述四个第二栅接触插塞中的一对第二栅接触插塞连接到一对栅电极中的相应一个且靠近该对栅电极的第二顶点，所述四个第二栅接触插塞中的一对第二栅接触插塞在一对栅电极的第三延伸部分上连接到该对栅电极中的相应一个且远离该对栅电极的第二顶点。
17.根据权利要求10所述的四晶体管电路布局，其中各个栅电极还包括第四延伸部分，该第四延伸部分沿所述第二方向从各第一延伸部分的远离各第一顶点的末端延伸到各第三延伸部分的远离各第二顶点的末端，包括所述第一至第四延伸部分的各栅电极定义闭合环形栅电极图案，各闭合环形栅电极图案围绕相应的一个漏区。
18.根据权利要求17所述的四晶体管电路布局，其中各个漏接触插塞电接触所述四个象限的相应一个中的相应的一个漏区且被相应的一个栅电极围绕。
19.根据权利要求17所述的四晶体管电路布局，还包括四个第一栅接触插塞，各个第一栅接触插塞电连接到所述四个晶体管中的第一对晶体管的栅电极的第一和第三延伸部分中相应一个的各自中点。
20.根据权利要求19所述的四晶体管电路布局，还包括两个第二栅接触插塞，各个第二栅接触插塞电连接到所述四个晶体管中的第二对晶体管的栅电极的相应的第一顶点。
21.根据权利要求20所述的四晶体管电路布局，还包括两个第三栅接触插塞，各个第三栅接触插塞电连接在所述四个晶体管中的所述第二对晶体管的栅电极的各自的第三和第四延伸部分的交叉处。
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