KR20230065598A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

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김충선
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박명규
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Abstract

본 발명의 실시예에 따른 반도체 장치는, 기판으로부터 돌출되고, 제1 방향으로 연장되는 활성 핀; 상기 기판에서 상기 활성 핀을 한정하며, 상기 활성 핀의 측면의 일부를 덮는 소자 분리층; 상기 활성 핀과 교차하여 상기 제1 방향과 수직한 제2 방향으로 연장되는 복수의 게이트 구조물들, 상기 복수의 게이트 구조물들의 각각은 게이트 및 상기 게이트의 측면 상의 게이트 스페이서들을 포함하고; 및 상기 게이트 구조물의 양 측에서 상기 활성 핀 상에 배치되고, 드레인 영역을 제공하는 제1 에피택셜층 및 소스 영역을 제공하는 제2 에피택셜층을 포함하는 복수의 에피택셜층들;을 포함하고, 상기 게이트 스페이서들은 상기 제1 에피택셜층과 상기 게이트 사이의 제1 스페이서를 포함하고, 상기 제1 스페이서는 상기 게이트의 측면을 따라 상기 기판의 상면에 수직한 제3 방향으로 연장되는 제1 영역 및 상기 제1 영역의 하부로부터 상기 게이트에서 멀어지는 방향으로 연장되는 제2 영역을 포함한다.

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다.
반도체 소자가 고집적화되면서 종래의 전계 효과 트랜지스터(field effect transistor: FET)의 한계를 극복하기 위해 평면형(Planar) 트랜지스터를 대체하는 3차원 구조를 갖는 핀펫(FinFET)을 개발하게 되었다.
핀펫 소자는 숏채널 효과를 감소시킬 수 있는 구조를 갖는다. 핀펫 소자는 핀(fin) 모양을 갖는 활성 영역을 포함한다. 채널 영역이 핀 모양의 활성 영역에 형성되므로, 종래의 평면형 트랜지스터에 비하여 핀펫 소자는 상대적으로 작은 수평 영역 내에 매우 효과적인 채널 폭을 가질 수 있다. 따라서, 핀펫 소자는 종래의 유사한 크기의 평면형 트랜지스터에 비해 높은 확장성(scalability)과 성능(performance)을 가지고 있어 다양한 저전력/고성능 어플리케이션에 적용된다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 구동 전압으로 고전압(High Voltage)이 인가되는 트랜지스터에서 발생하는 GIDL(Gate Induced Drain Leakage) 현상 및 핫 캐리어 발생을 감소 또는 최소화시켜 전기적 특성 및 신뢰성을 향상시킬 수 있는 반도체 장치를 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 장치는, 기판으로부터 돌출되고, 제1 방향으로 연장되는 활성 핀; 상기 기판에서 상기 활성 핀을 한정하며, 상기 활성 핀의 측면의 일부를 덮는 소자 분리층; 상기 활성 핀과 교차하여 상기 제1 방향과 수직한 제2 방향으로 연장되는 복수의 게이트 구조물들, 상기 복수의 게이트 구조물들의 각각은 게이트 및 상기 게이트의 측면 상의 게이트 스페이서들을 포함하고; 및 상기 게이트 구조물의 양 측에서 상기 활성 핀 상에 배치되고, 드레인 영역을 제공하는 제1 에피택셜층 및 소스 영역을 제공하는 제2 에피택셜층을 포함하는 복수의 에피택셜층들;을 포함하고, 상기 게이트 스페이서들은 상기 제1 에피택셜층과 상기 게이트 사이의 제1 스페이서를 포함하고, 상기 제1 스페이서는 상기 게이트의 측면을 따라 상기 기판의 상면에 수직한 제3 방향으로 연장되는 제1 영역 및 상기 제1 영역의 하부로부터 상기 게이트에서 멀어지는 방향으로 연장되는 제2 영역을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는, 기판으로부터 돌출되고, 제1 방향으로 연장되는 활성 핀; 상기 기판에서 상기 활성 핀을 한정하며, 상기 활성 핀의 측면의 일부를 덮는 소자 분리층; 상기 활성 핀과 교차하여 상기 제1 방향과 수직한 제2 방향으로 연장되는 복수의 게이트 구조물들; 상기 복수의 게이트 구조물들 중 제1 게이트 구조물의 외측에서 상기 활성 핀의 제1 리세스 영역 상에 배치되는 제1 에피택셜층; 상기 복수의 게이트 구조물들 중 제2 게이트 구조물의 외측에서 상기 활성 핀의 제2 리세스 영역 상에 배치되는 제2 에피택셜층; 및 상기 제1 게이트 구조물과 상기 제2 게이트 구조물 사이에서, 상기 활성 핀 상의 하나 또는 복수의 제3 리세스 영역 상에 배치되는 하나 또는 복수의 제3 에피택셜층;을 포함하고, 상기 복수의 게이트 구조물들의 각각은, 게이트 및 상기 게이트의 측면 상의 게이트 스페이서들을 포함하고, 상기 게이트 스페이서들 중 상기 제1 에피택셜층과 접촉하는 제1 게이트 스페이서는, 상기 기판의 상면에 수직한 제3 방향으로 연장되는 제1 영역 및 상기 제1 영역의 하부로부터 절곡되어 상기 제1 에피택셜층을 향하여 연장되는 제2 영역을 포함하고, 상기 제1 에피택셜층의 상기 제1 방향에서 길이는, 상기 하나 또는 복수의 제3 에피택셜층의 상기 제1 방향에서 길이보다 짧을 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는, 기판으로부터 돌출되고, 제1 방향으로 연장되는 활성 핀; 상기 기판에서 상기 활성 핀을 한정하며, 상기 활성 핀의 측면의 일부를 덮는 소자 분리층; 상기 활성 핀과 교차하여 상기 제1 방향과 수직한 제2 방향으로 연장되는 제1 게이트 구조물; 상기 제2 방향으로 연장되고, 상기 제1 게이트 구조물과 인접한 제1 더미 게이트 구조물; 및 상기 제1 게이트 구조물과 상기 제1 더미 게이트 구조물 사이에서 상기 활성 핀의 제1 리세스 영역 상에 배치되는 제1 에피택셜층;을 포함하고, 상기 제1 게이트 구조물은, 제1 게이트 및 상기 제1 게이트의 측면들 중 상기 제1 더미 게이트 구조물과 인접한 일 측면 상의 제1 게이트 스페이서를 포함하고, 상기 제1 게이트 스페이서는, 상기 기판의 상면에 수직한 제3 방향으로 연장되는 제1 영역 및 상기 제1 영역의 하부로부터 상기 제1 더미 게이트 구조물을 향하여 연장되는 제2 영역을 포함하고, 상기 제1 에피택셜층은 상기 더미 게이트 구조물과 상기 제2 영역 사이에 배치될 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 기판 상에 활성 핀을 형성하는 단계; 상기 활성 핀과 교차하는 희생 게이트 패턴 및 게이트 스페이서들을 포함하는 희생 게이트 구조물을 형성하는 단계; 상기 희생 게이트 구조물의 양 측에서 상기 활성 핀에 리세스 영역들을 형성하는 단계; 상기 활성 핀의 상기 리세스 영역들 상에 에피택셜층들을 형성하는 단계; 상기 희생 게이트 패턴을 제거하여 개구부를 형성하는 단계; 상기 개구부에 게이트 유전층 및 게이트 전극을 증착하여 게이트 구조물을 형성하는 단계; 및 상기 에피택셜층들에 연결되는 컨택들을 형성하는 단계;를 포함하고, 상기 희생 게이트 구조물을 형성하는 단계는, 상기 활성 핀 상에 상기 희생 게이트 패턴을 형성하는 단계; 상기 활성 핀 상기 희생 게이트 패턴 상에 절연 스페이서를 형성하는 단계; 상기 절연 스페이서 상에 포토 레지스트를 형성하는 단계; 상기 절연 스페이서에 오프셋을 형성할 영역을 남기고 상기 포토 레지스트를 제거하는 단계; 및 상기 절연 스페이서를 식각하여 상기 게이트 스페이서들을 형성하는 단계;를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 저전압 영역 상의 제1 활성 핀 및 고전압 영역 상의 제2 활성 핀을 형성하는 단계; 상기 제1 활성 핀과 교차하는 제1 희생 게이트 패턴 및 상기 제2 활성 핀과 교차하는 제2 희생 게이트 패턴을 형성하는 단계; 상기 제1 희생 게이트 패턴의 양 측에 제1 절연 스페이서 및 상기 제2 희생 게이트 패턴의 양 측에 제2 절연 스페이서를 형성하는 단계; 상기 제1 및 제2 절연 스페이서 상에 포토 레지스트를 형성하는 단계; 제2 절연 스페이서의 일부 영역 상에 포토 레지스트를 잔존시킨 후, 상기 제1 및 상기 제2 절연 스페이서를 식각하여 상기 고전압 영역의 상기 제2 희생 게이트 패턴의 적어도 일 측에서 상기 제2 절연 스페이서를 오프셋 영역을 갖는 게이트 스페이서로 형성하는 단계; 상기 제1 희생 게이트 패턴의 양 측의 상기 제1 활성 핀을 식각하여 제1 리세스 영역들 및 상기 제2 희생 게이트 패턴의 양 측의 상기 제2 활성 핀을 식각하여 제2 리세스 영역들을 형성하는 단계; 및 에피택셜 성장 공정 및 불순물 원소를 도핑하는 인-시츄 도핑 공정을 수행하여, 상기 제1 리세스 영역들 상의 제1 에피택셜층들 및 상기 제2 리세스 영역들 상의 제2 에피택셜층들을 형성하는 단계;를 포함할 수 있다.
구동 전압으로 고전압(High Voltage)이 인가되는 트랜지스터에서, 에피택셜층과 게이트 사이의 스페이서에 오프셋을 형성함으로써, 트랜지스터의 GIDL(Gate Induced Drain Leakage) 현상 및 핫 캐리어 발생을 감소 또는 최소화시켜 전기적 특성 및 신뢰성을 향상시킬 수 있는 반도체 장치를 제안한다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 2a는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 2b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 부분 확대도이다.
도 4 내지 도 6은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다.
도 7a 및 7b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다.
도 8a 내지 도 8c는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다.
도 9a 및 도 9b는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 공정 순서에 따라 나타낸 흐름도들이다.
도 10a 내지 도 16은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
도 17은 예시적인 실시예들에 따른 반도체 장치의 트랜지스터들을 포함하는 CMOS 이미지 센서를 도시하는 분해 사시도이다.
도 18은 예시적인 실시예들에 따른 반도체 장치의 트랜지스터들이 형성된 기판 구조물을 개략적으로 도시하는 도면이다.
도 19는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 나타낸 흐름도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 2a 및 도 2b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다. 도 2a는 도 1의 반도체 장치를 절단선 Ⅰ-Ⅰ' 를 따라서 절단한 단면을 도시하고, 도 2b는 도 1의 반도체 장치를 절단선 Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ' 를 따라서 절단한 단면들을 도시한다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 부분 확대도이다. 도 3은 도 2a의 'A' 영역을 확대하여 도시한다.
도 1 내지 도 3을 참조하면, 반도체 장치(100)는 기판(101), 기판(101) 상에서 제1 방향(X)으로 연장되는 활성 핀(105), 활성 핀(105)과 교차하여 제2 방향(Y)으로 연장되는 게이트 구조물들(130G), 및 게이트 구조물들(130G)의 양 측에서 활성 핀(105) 상에 배치되는 에피택셜층들(150)을 포함할 수 있다. 반도체 장치(100)는 기판(101)에서 활성 핀(105)을 한정하는 소자 분리층(110), 게이트 구조물들(130G)과 나란히 배치되는 더미 게이트 구조물들(130D), 에피택셜층들(150) 중 적어도 일부와 연결되는 컨택들(161, 162), 및 층간 절연층(172, 174)을 더 포함할 수 있다.
반도체 장치(100)는 활성 핀(105)이 핀(fin) 구조를 갖는 트랜지스터인 FinFET 소자들을 포함할 수 있다. 상기 FinFET 소자들은 서로 교차하는 활성 핀(105)과 게이트 구조물(130G)을 중심으로 배치되는 트랜지스터들을 포함할 수 있다. 예를 들어, 반도체 장치(100)는 NMOS 트랜지스터들 및 PMOS 트랜지스터들 중 적어도 하나를 포함할 수 있다.
기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘(Si), 저마늄(Ge) 또는 실리콘-저마늄(SiGe)을 포함할 수 있다. 기판(101)은 벌크 웨이퍼, 에피텍셜층, SOI(Silicon On Insulator)층, 또는 SeOI(Semiconductor On Insulator)층 등으로 제공될 수도 있다.
소자 분리층(110)은 기판(101) 상에서 활성 핀(105)을 정의할 수 있다. 소자 분리층(110)은 예를 들어, 쉘로우 트랜치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 실시예들에 따라, 소자 분리층(110)은 기판(101)의 하부로 더 깊게 연장되는 영역을 포함할 수도 있다. 소자 분리층(110)은 활성 핀(105)에 인접할수록 높은 레벨을 갖는 굴곡진 상면을 가질 수 있으나, 소자 분리층(110)의 상면의 형상은 이에 한정되지는 않는다. 소자 분리층(110)은 절연 물질, 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 및 실리콘 산탄화물 중 적어도 하나를 포함할 수 있다.
활성 핀(105)은 기판(101) 내에서 소자 분리층(110)에 의해 정의되며, 제1 방향(X 방향)으로 연장될 수 있다. 활성 핀(105)은 기판(101)으로부터 돌출된 구조를 가질 수 있다. 활성 핀(105)의 상단은 소자 분리층(110)의 상면으로부터 소정 높이로 돌출되도록 배치될 수 있다. 활성 핀(105)은 기판(101)의 일부로 이루어질 수도 있고, 기판(101)으로부터 성장된 에피택셜층을 포함할 수도 있다. 다만, 게이트 구조물(130G)의 양 측에서는 기판(101) 상의 활성 핀(105)이 일부 리세스되며, 리세스된 활성 핀(105) 상에 에피택셜층들(150)이 배치될 수 있다. 실시예들에 따라, 활성 핀(105)은 제2 방향(Y 방향)에서 서로 이격되어 복수개로 배치될 수도 있다.
게이트 구조물(130G)은 활성 핀(105)과 교차하여 제2 방향(Y)으로 연장될 수 있다. 게이트 구조물(130G)과 교차되는 활성 핀(105)에는 트랜지스터의 채널 영역이 형성될 수 있다. 게이트 구조물(130G)은 게이트(135G), 게이트(135G)의 양 측의 게이트 스페이서들(134), 게이트(135G) 상의 게이트 캡핑층(138G)을 포함할 수 있다. 게이트(135G)는 활성 핀(105) 상의 게이트 유전층(131G) 및 게이트 유전층(131G) 상의 게이트 전극(133G)을 포함할 수 있다.
게이트 유전층(131G)은 활성 핀(105)과 게이트 전극(133G) 사이에 배치될 수 있다. 게이트 유전층(131G)은 게이트 전극(133G)의 면들 중 적어도 일부를 덮도록 배치될 수 있으며, 예를 들어, 게이트 유전층(131G)은 게이트 전극(133G)의 최상부면을 제외한 모든 면들을 둘러싸도록 배치될 수 있다. 게이트 유전층(131G)은 실리콘 산화물, 실리콘 질화물 또는 고유전율(high-k) 물질을 포함할 수 있다. 상기 고유전율 물질은, 실리콘 산화물보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미할 수 있다. 상기 고유전율 물질은, 예를 들어, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나일 수 있다. 예시적인 실시예에서, 게이트 유전층(131G)의 두께는 약 1.5 nm 이상 약 10 nm 이하의 범위일 수 있으며, 반도체 장치(100)는 두꺼운 산화막(Thick Oxide)을 갖는 트랜지스터를 포함할 수 있다.
게이트 전극(133G)은 게이트 유전층(131G)에 의해 활성 핀(105)으로부터 이격될 수 있다. 게이트 전극(133G)은 복수의 금속층들을 포함할 수 있다. 게이트 전극(133G)은 도전성 물질, 예를 들어, W, Ti, Ta, Mo, TiN, TaN, WN, TiON, TiAlC, TiAlN, 및 TaAlC 중 적어도 하나를 포함할 수 있다. 게이트 전극(133G)은 도핑된(doped) 폴리 실리콘과 같은 반도체 물질을 포함할 수도 있다.
게이트 스페이서들(134)은 게이트(135G)의 양 측면 상에 배치될 수 있다. 게이트 스페이서들(134)은 상부의 폭이 하부의 폭보다 작도록 외측면이 곡면인 부분을 포함할 수 있으나, 이에 한정되지는 않는다. 게이트 스페이서들(134)은 에피택셜층들(150)을 게이트(130G)와 절연시킬 수 있다. 게이트 스페이서들(134)의 각각은 다층 구조로 이루어질 수도 있다. 게이트 스페이서들(134)은 절연 물질, 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 및 실리콘 산탄화물 중 적어도 하나를 포함할 수 있다.
게이트 스페이서들(134)은 드레인 스페이서들(134a_D, 134b_D) 및 소스 스페이서들(134a_S, 134b_S)을 포함할 수 있다. 드레인 스페이서들(134a_D, 134b_D)은 하나의 제1 게이트(135G)의 양 측에 배치되어 한 쌍으로 제공될 수 있고, 소스 스페이서들(134a_S, 134b_S)은 하나의 제2 게이트(135G)의 양 측에 배치되어 한 쌍으로 제공될 수 있다. 한 쌍의 드레인 스페이서들(134a_D, 134b_D)은 비대칭 구조를 이룰 수 있고, 한 쌍의 소스 스페이서들(134a_S, 134b_S)도 비대칭 구조를 이룰 수 있으나, 이에 한정되지는 않는다.
한 쌍의 드레인 스페이서들(134a_D, 134b_D)은 제1 게이트(135G)의 양 측에 배치되는 제1 스페이서(134a_D) 및 제2 스페이서(134b_D)를 포함할 수 있고, 제1 스페이서(134a_D)는 제2 스페이서(134b_D)와 다른 형상을 가질 수 있다. 제1 스페이서(134a_D)는 드레인 영역(150(D))인 제1 에피택셜층(150(D))과 제1 게이트(135G) 사이에 배치될 수 있다. 제2 스페이서(134b_D)는, 제1 스페이서(134a_D)와 접촉하는 제1 게이트(135G)의 제1 측의 반대측인, 제2 측에 배치될 수 있다. 제1 스페이서(134a_D)는 제1 게이트(135G)의 측면을 따라 기판(101)의 상면에 수직한 제3 방향(Z)으로 연장되는 제1 영역(134a1) 및 제1 영역(134a1)의 하부로부터 제1 게이트(135G)에서 멀어지는 방향으로 연장되는 제2 영역(134a2)을 포함할 수 있다. 제1 스페이서(134a_D)는 제1 영역(134a1)과 제2 영역(134a2) 사이에서 절곡된 부분을 포함할 수 있다. 제2 영역(134a2)은 제1 에피택셜층(150(D))을 향하여 연장될 수 있다. 제2 영역(134a2)은 제1 영역(134a1)보다 낮은 레벨에 배치될 수 있다. 제2 영역(134a2)의 제1 방향(X)에서 길이(d1)는 약 1 nm 내지 약 50 nm의 범위일 수 있으며, 예를 들어, 약 25 nm 내지 약 35 nm의 범위일 수 있다. 제1 영역(134a1)은 제1 방향(X)에서 소정의 두께(ds)를 갖고, 두께(ds)는 제2 영역(134a2)의 길이(d1)와 실질적으로 동일하거나 이와 유사할 수 있다.
한 쌍의 소스 스페이서들(134a_S, 134b_S)은 제2 게이트(135G)의 양 측에 배치되는 제3 스페이서(134a_S) 및 제3 스페이서(134b_S)를 포함할 수 있다. 한 쌍의 드레인 스페이서들(134a_D, 134b_D)은 한 쌍의 소스 스페이서들(134a_S, 134b_S)과 미러 대칭을 이룰 수 있다. 따라서, 한 쌍의 소스 스페이서들(134a_S, 134b_S)은 한 쌍의 드레인 스페이서들(134a_D, 134b_D)과 유사한 구조를 가질 수 있다. 예를 들어, 제3 스페이서(134a_S)는 제4 스페이서(134b_S)와 다른 형상을 가질 수 있고, 제3 스페이서(134a_S)는 제2 게이트(135G)의 측면을 따라 제3 방향(Z)으로 연장되는 제3 영역(134a3) 및 제3 영역(134a)의 하부로부터 제2 게이트(135G)에서 멀어지는 방향으로 연장되는 제4 영역(134a4)을 포함할 수 있다. 제3 스페이서(134a_D)는 소스 영역(150(S))인 제2 에피택셜층(150(S))과 제2 게이트(135G) 사이에 배치될 수 있다.
현재 상용화된 핀펫 소자는 0.7V 내지 1V 의 낮은 동작 전압을 가진다. 반면, I/O (Input/Output) 소자와 같은 아날로그(Analog) 소자는 3.3V 와 같은 고전압으로 구동되는데, 이와 같은 고전압을 핀펫 소자에 인가하게 되면 드레인 영역에서의 고전계(High electric field) 로 인한 핫 캐리어 특성 열화, GIDL (Gate Induced Drain Leakage) 등과 같은 누설 전류의 증가를 야기시킨다.
GIDL(Gate Induced Drain Leakage)는 오프 상태에서의 FET에서 게이트와 드레인 영역 간의 전압 차이가 큰 경우 발생한다. 채널 길이가 감소되는 경우 게이트와 중첩되는 드레인 영역의 캐리어에 가해지는 최대 전계는 증가하게 되고, 캐리어들이 소스 영역에서 드레인 영역으로 이동함에 따라 드레인 접합의 고 전계 영역에서 충돌 이온화(Impact ionization)를 일으킬 수 있을 정도로 충분히 큰 운동 에너지를 얻게 된다. 이 캐리어들의 일부는 Si-SiO2 계면의 장벽을 넘어 산화막으로 들어갈 수가 있다. 이렇게 높은 열에너지(Thermal energy)보다 큰 에너지를 가지고 있는 캐리어들은 더 이상 격자와 열적인 평형상태를 유지하지 못할 수 있으며, 이 같은 캐리어들을 핫 캐리어(Hot carrier)라고 부른다. 이와 같은 핫 캐리어와 GIDL은 최대 전계(maximum E-field)의 크기와 밀접한 연관이 있다.
종래의 핀펫 구조의 경우, 드레인 영역과 소스 영역 사이의 길이가 짧아, 소스 영역과 드레인 영역 사이에 걸리는 전계(E-field)의 크기가 증가할 수 있으며, 수평 방향의 전계가 증가함에 따라 전자가 다른 쪽의 밴드로 넘어가는 터널링이 일어나게 되어 핫 캐리어 및 GIDL이 발생하는 문제가 있었다.
본 발명의 예시적인 실시예에 따르면, 상대적으로 고전압(High voltage)이 인가되는 핀펫 소자에 있어서, 드레인 영역(150(D))과 게이트(135G) 간의 오프셋(offset), 즉 제1 스페이서(134a)의 제2 영역(134a2)을 제공함으로써, 드레인 영역(150(D))과 게이트(135G)는 서로 오프셋 거리(d1)만큼 더 이격될 수 있다. 이를 통해, 드레인 영역(150(D))과 게이트(135G)가 중첩되는 오버랩 영역을 감소시킬 수 있으며, 채널의 최대 전계를 감소시킬 수 있다. 특히, 고전압이 인가되는 트랜지스터에서 최대 전계에 의한 GIDL 및 핫 캐리어 발생은, 저전압이 인가되는 트랜지스터에서 최대 전계에 의한 것보다 크기 때문에, 고전압이 인가되는 트랜지스터에서 최대 전계의 크기를 줄이는 것이 요구된다. 고전압이 인가되는 트랜지스터에서 채널의 최대 전계를 감소시킬 수 있으므로, 상기 터널링 확률을 줄일 수 있고, 이로 인해 GIDL 전류 및 핫 캐리어 발생을 감소 또는 최소화시킬 수 있다. 이로써, 상대적으로 고전압(High voltage)이 인가되는 I/O (Input/Output) 소자와 같은 아날로그(Analog) 소자를 핀펜 소자로 구현한 반도체 장치에서, 트랜지스터의 오프 특성을 향상시킬 수 있으므로 신뢰성이 향상될 수 있다.
게이트 캡핑층(138G)은 게이트(135G) 상에 배치될 수 있으며, 게이트(135G)와 게이트 스페이서들(134)에 의해 각각 하면 및 측면들이 둘러싸일 수 있다. 게이트 캡핑층(138G)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다. 예시적인 실시예에서, 게이트 캡핑층(138G)은 게이트(135G)와 게이트 스페이서들(134)을 상부로부터 일부 제거한 영역을 채우도록 배치될 수도 있다.
더미 게이트 구조물들(130D)은 활성 핀(105)의 제1 방향(X)을 따른 단부를 덮으며, 게이트 구조물들(130G)과 나란하게 배치될 수 있다. 더미 게이트 구조물들(130D)은 더미 게이트 유전층(131D)과 더미 게이트 전극(133D)을 포함하는 더미 게이트(135D), 더미 게이트(135D) 상의 더미 게이트 캡핑층(138D), 및 게이트 스페이서들(134)을 포함할 수 있다. 더미 게이트 구조물들(130D)을 이루는 구성요소는 게이트 구조물들(130G)을 이루는 구성요소와 유사하므로, 게이트 구조물들(130G)에 대한 설명을 인용하고 중복되는 설명은 생략한다.
에피택셜층들(150)은 게이트 구조물(130G)과 교차하는 활성 핀(105)의 채널 영역의 양 측에 배치될 수 있다. 에피택셜층들(150)은 게이트 구조물(130G)의 양 측에서, 활성 핀(105)의 상부를 일부 리세스하여 배치될 수 있으나, 실시예들에서 리세스 여부 및 리세스 깊이는 다양하게 변경될 수 있다. 에피택셜층들(150)은 트랜지스터들의 소스 영역 또는 드레인 영역으로 제공될 수 있다. 에피택셜층들(150)은 제2 방향(Y)을 따라 인접하는 복수의 활성 핀(105) 상에서 서로 연결된 머지드(merged) 형태를 가질 수 있으나, 이에 한정되지는 않는다. 에피택셜층들(150)은 제2 방향(Y)을 따른 단면에서 측면들이 각진 형상을 가질 수 있다. 다만, 실시예들에서, 에피택셜층들(150)은 다양한 형상을 가질 수 있으며, 예를 들어, 다각형, 원형, 타원형, 및 직사각형 중 어느 하나의 형상을 가질 수 있다.
에피택셜층들(150)은 실리콘(Si), 실리콘 저마늄(SiGe), 또는 실리콘 카바이드(SiC)를 포함할 수 있다. 에피택셜층들(150)은 서로 다른 농도의 원소 및/또는 도핑 원소를 포함하는 복수의 층들로 이루어질 수 있다. 에피택셜층들(150)은, 인(P), 비소(As), 비스무스(Bi), 및 안티몬(Sb) 중 적어도 하나를 포함하는 5가의 N형 불순물 원소가 도핑된 실리콘(Si)을 포함할 수 있다. 에피택셜층들(150)은, 붕소(B), 인듐(In), 및 갈륨(Ga) 중 적어도 하나를 포함하는 3가의 P형 불순물 원소가 도핑된 실리콘 저마늄(SiGe)을 포함할 수 있다.
반도체 장치(100)는 예를 들어, 보다 긴 채널 길이를 갖는 채널 영역을 제공하기 위하여, 제1 에피택셜층(150(D))이 드레인 영역이고 제2 에피택셜층(150(S))이 소스 영역인 트랜지스터를 포함할 수 있다. 에피택셜층들(150)은 제1 게이트 구조물(130G)의 외측에서 활성 핀(105)의 제1 리세스 영역 상에 배치되는 제1 에피택셜층(150(D)), 제2 게이트 구조물(130G)의 외측에서 활성 핀(105)의 제2 리세스 영역 상에 배치되는 제2 에피택셜층(150(S)), 및 제1 및 제2 게이트 구조물(130G)의 사이에서, 활성 핀(105)의 하나 또는 복수의 제3 리세스 영역 상에 배치되는 하나 또는 복수의 제3 에피택셜층(150)을 포함할 수 있다. 제1 에피택셜층(150(D))은 제1 스페이서(134a_D)와 접촉하고, 제1 게이트 구조물(130G)과 인접한 제1 더미 게이트 구조물(130D)과 제1 게이트 구조물(130G) 사이에 배치될 수 있다. 제2 에피택셜층(150(S))은 제3 스페이서(134a_S)와 접촉할 수 있고, 제2 게이트 구조물(130G)과 인접한 제2 더미 게이트 구조물(130D)과 제2 게이트 구조물(130G) 사이에 배치될 수 있다.
게이트 구조물들(130G)과 더미 게이트 구조물들(130D)을 포함하는 게이트 패턴 구조물들의 제1 방향(X)에서 피치(pitch)는 일정할 수 있다. 상기 게이트 패턴 구조물들의 상기 피치는 일정하되, 게이트 스페이서들(134) 중 일부(134a_D or 134a_S)가 오프셋된 영역(134a2, 134a4)을 포함하므로, 에피택셜층들(150) 중 일부(150(D) 또는 150(S))는 다른 에피택셜층들(150)보다 제1 방향(X)에서 작은 길이를 가질 수 있다. 예를 들어, 게이트 구조물들(130G) 사이의 하나 또는 복수의 제3 에피택셜층(150) 중 적어도 하나는 제1 방향(X)에서 제1 길이(L1)를 갖고, 제1 에피택셜층(150(D))은 제1 방향(X)에서 제1 길이(L1)보다 짧은 제2 길이(L2)를 가질 수 있다. 제2 에피택셜층(150(S))도 제1 길이(L1)보다 제1 방향(X)에서 짧은 제3 길이(L3)를 가질 수 있다. 제2 길이(L2)와 제3 길이(L3)는 서로 실질적으로 동일할 수 있으나, 이에 한정되지는 않는다. 제1 에피택셜층(150(D))과 제2 에피택셜층(150(S))은 하나 또는 복수의 제3 에피택셜층(150)의 중심을 기준으로 미러 대칭 구조를 이룰 수 있으나, 이에 한정되지는 않는다.
컨택들(161, 162)은 층간 절연층(172, 174) 및 절연성 라이너(미도시)를 관통하여 에피택셜층들(150)과 연결될 수 있다. 컨택들(161, 162)은 에피택셜층들(150)에 전기적인 신호를 인가할 수 있다. 컨택들(161, 162)의 각각은, 배리어층(161a, 162a)과 금속층(161b, 162b)을 포함할 수 있다. 배리어층(161a, 162a)은 금속층(161b, 162b)의 하면 및 측면들을 둘러쌀 수 있다. 배리어층(161a, 162a)은 금속 질화물, 예를 들어 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 및 텅스텐 질화물(WN) 중 적어도 하나를 포함할 수 있다. 금속층(161b, 162b)은 금속 물질, 예를 들어 알루미늄(Al), 구리(Cu), 텅스텐(W), 코발트(Co), 루테늄(Ru) 또는 몰리브덴(Mo) 중 적어도 하나를 포함할 수 있다. 실시예에 따라, 배리어층(161a, 162a)은 생략될 수도 있다.
컨택들(161, 162)과 에피택셜층들(150) 사이에 금속-반도체 화합물 층이 더 배치될 수 있다. 상기 금속-반도체 화합물 층은 예를 들어, 금속 실리사이드(metal silicide), 금속 저마나이드(metal germanide), 또는 금속 실리사이드-저마나이드(metal silicide-germanide)를 포함할 수 있다. 상기 금속-반도체 화합물 층에서, 금속은 티타늄(Ti), 니켈(Ni), 탄탈륨(Ta), 코발트(Co) 또는 텅스텐(W)일 수 있고, 반도체는 실리콘(Si), 저마늄(Ge), 실리콘 저마늄(SiGe)일 수 있다. 예를 들어, 상기 금속-반도체 화합물 층은 코발트 실리사이드(CoSi), 티타늄 실리사이드(TiSi), 니켈 실리사이드(NiSi), 및 텅스텐 실리사이드(WSi) 중 적어도 하나를 포함할 수 있다.
컨택들(161, 162)은 드레인 영역(150(D))인 제1 에피택셜층(150(D))과 연결되는 제1 컨택(161) 및 소스 영역(150(S))인 제2 에피택셜층(150(S))과 연결되는 제2 컨택(162)을 포함할 수 있다. 제1 컨택(161)에는 약 1.2 V 내지 약 50 V 범위의 구동 전압(VDD)이 인가될 수 있다. 예시적인 실시예에서, 제1 컨택(161)에는 약 3.3 V, 또는 약 3.1 V 내지 약 3.5 V 범위의 구동 전압(VDD)이 인가될 수 있다.
층간 절연층(172, 174)은 에피택셜층들(150), 및 게이트 구조물(130G) 상에 배치될 수 있다. 층간 절연층(172, 174)은 제1 층간 절연층(172) 및 제1 층간 절연층(172) 상의 제2 층간 절연층(174)을 포함할 수 있다. 제1 층간 절연층(172)은 게이트 구조물들(130G) 측면 상에 배치될 수 있고, 제2 층간 절연층(174)은 게이트 구조물들(130G) 및 더미 구조물들(130D) 상에 배치될 수 있다. 제1 층간 절연층(172)은 게이트 구조물(130G)에 의해 덮이지 않는 소자 분리층(110)의 상면 상에도 배치될 수 있다. 층간 절연층(172, 174)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 및 실리콘 산탄화물 중 적어도 하나를 포함할 수 있다. 층간 절연층(172, 174)은 복수의 절연층들을 포함할 수도 있다.
층간 절연층(172, 174) 아래에 절연성 라이너가 더 배치될 수 있다. 상기 절연성 라이너는 게이트 구조물(130G)과 중첩하지 않는 소자 분리층(110)의 상면을 덮으며, 에피택셜층들(150) 상으로 연장될 수 있다. 절연성 라이너는 게이트 구조물(130G)의 측면들 상으로 연장될 수 있다. 절연성 라이너는 예를 들어, 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
도 4 내지 도 6은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다. 도 4 내지 도 6은 도 2a에 대응하는 영역을 도시한다. 도 4 내지 도 6의 실시예들에서, 앞선 도 2a의 구성요소와 유사한 구성요소들에 대한 중복되는 설명은 생략한다.
도 4를 참조하면, 반도체 장치(100A)에서, 제1 에피택셜층(150(D))과 접촉하는 제1 스페이서(134a_D)는 오프셋(offset)되어 제2 영역(134a2)을 포함하고, 제2 에피택셜층(150(S))과 접촉하는 제3 스페이서(134a_S)는 오프셋되지 않을 수 있다. 이 경우, 드레인 스페이서들(134a_D, 134b_D)은 서로 비대칭 구조를 이루고, 드레인 스페이서들(134a_D, 134b_D)은 소스 스페이서들(134a_S, 134b_S)과 서로 대칭 구조를 이룰 수 있다.
도 5를 참조하면, 반도체 장치(100B)에서, 제1 에피택셜층(150(D))과 접촉하는 제1 스페이서(134a_D)의 오프셋 거리와 제2 에피택셜층(150(S))과 접촉하는 제3 스페이서(134a_S)의 오프셋 거리는 서로 다를 수 있다. 예를 들어, 제1 스페이서(134a_D)의 제2 영역(134a2)의 제1 방향(X)에서 오프셋 거리(d1)는 제3 스페이서(134a_S)의 제4 영역(134a4)의 제1 방향(X)에서 오프셋 거리(d2a)보다 클 수 있다. 이에 따라, 제1 에피택셜층(150(D))의 제1 방향(X)에서 길이(L2)는 제2 에피택셜층(150(S))의 제1 방향(X)에서 길이(L3a)보다 짧을 수 있다.
도 6을 참조하면, 반도체 장치(100C)에서, 제1 게이트(135G) 양 측에서 한 쌍을 이루는 제1 스페이서(134a_D)와 제2 스페이서(134b_D) 모두 오프셋되어 하부가 절곡된 모양을 가질 수 있고, 제2 게이트(135G) 양 측에서 한 쌍을 이루는 제3 스페이서(134a_S)와 제4 스페이서(134b_S) 모두 오프셋되어 하부가 절곡된 모양을 가질 수 있다. 이 경우, 제1 및 제2 게이트(135G) 각각의 양 측에 배치되는 에피택셜층들(150)은 X 방향에서 보다 감소된 길이(L1', L2)를 가질 수 있다.
도 7a 및 7b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다. 도 7a는 도 2a에 대응하는 영역을 도시하고, 도 7b는 도 2b에 대응하는 영역을 도시한다.
도 7a 및 도 7b를 참조하면, 반도체 장치(200)는 활성 핀(205) 상에 서로 수직하게 이격되어 배치되는 복수의 채널층들(240) 및 복수의 채널층들(240)의 사이에서 게이트(235G)와 나란하게 배치되는 내부 스페이서들(220)을 더 포함할 수 있다. 반도체 장치(200)는 게이트(235G)가 활성 핀(205)과 채널층들(240)의 사이 및 나노 시트 형상의 복수의 채널층들(240)의 사이에 배치되는 게이트-올-어라운드(Gate-All-Around)형 구조의 트랜지스터들을 포함할 수 있다. 예를 들어, 반도체 장치(200)는 채널층들(240), 에피택셜층들(250), 및 게이트(235G)에 의한 MBCFETTM(Multi Bridge Channel FET) 구조의 트랜지스터들을 포함할 수 있다.
복수의 채널층들(240)은 활성 핀(205) 상에서 활성 핀(205)의 상면에 수직한 방향(Z 방향)으로 서로 이격되어 배치되는 2개 이상의 복수개로 배치될 수 있다. 채널층들(240)은 에피택셜층들(250)과 연결되면서, 활성 핀(205)의 상면과는 이격될 수 있다. 채널층들(240)은 제2 방향(Y)에서 활성 핀(205)과 동일하거나 유사한 폭을 가질 수 있으며, 제1 방향(X)에서 게이트(235G)와 동일하거나 유사한 폭을 가질 수 있다. 다만, 실시예들에 따라, 채널층들(240)은 제1 방향(X)에서 게이트(235G)의 하부에 측면들이 위치하도록 감소된 폭을 가질 수도 있다.
복수의 채널층들(240)은 반도체 물질로 이루어질 수 있으며, 예를 들어, 실리콘(Si), 실리콘 저마늄(SiGe), 및 저마늄(Ge) 중 적어도 하나를 포함할 수 있다. 채널층들(240)은 예를 들어, 기판(101)과 동일한 물질로 이루어질 수 있다. 하나의 채널 구조물을 이루는 채널층들(240)의 개수 및 형상은 실시예들에서 다양하게 변경될 수 있다.
게이트 구조물(230G)은 활성 핀(205) 및 복수의 채널층들(240)의 상부에서 활성 핀(205) 및 복수의 채널층들(240)과 교차하여 연장되도록 배치될 수 있다. 게이트 구조물(230G)과 교차되는 활성 핀(205) 및 복수의 채널층들(240)에는 트랜지스터들의 채널 영역이 형성될 수 있다. 본 실시예에서, 게이트 유전층(231G)은 활성 핀(205)과 게이트 전극(233G)의 사이뿐 아니라, 복수의 채널층들(240)과 게이트 전극(233G)의 사이에도 배치될 수 있다. 게이트 전극(233G)은 활성 핀(205)의 상부에서 복수의 채널층들(240)의 사이를 채우며 복수의 채널층들(240)의 상부로 연장되어 배치될 수 있다. 게이트 전극(233G)은 게이트 유전층(231G)에 의해 복수의 채널층들(240)로부터 이격될 수 있다.
내부 스페이서들(220)은 복수의 채널층들(240)의 사이에서 게이트 (235G)와 나란하게 배치될 수 있다. 게이트(235G)는 내부 스페이서들(220)에 의해 에피택셜층들(250)과 이격되어, 전기적으로 분리될 수 있다. 내부 스페이서들(220)은 게이트(235G)와 마주하는 측면이 평탄하거나, 게이트(235G)를 향하여 내측으로 볼록하게 라운드진 형태를 가질 수 있다. 내부 스페이서들(220)은 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다. 내부 스페이서들(220)은 실시예들에 따라 생략될 수도 있다.
도 8a 내지 도 8c는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다.
도 8a를 참조하면 반도체 장치(300A)는 하나의 게이트(335G)의 양 측에 배치되며 게이트(335G)로부터 멀어지는 방향으로 오프셋된 제1 스페이서(334a) 및 제2 스페이서(334b)를 포함할 수 있다. 하나의 게이트(335G)의 양 측에 배치되는 에피택셜층들(350) 중 어느 하나는 소스 영역(350(S))으로 제공되고, 다른 하나는 드레인 영역(350(D))으로 제공될 수 있다. 제1 스페이서(334a)는 제1 영역(334a1) 및 제1 영역(334a1)의 하부로부터 게이트(335G)에서 멀어지는 방향으로 연장되는 제2 영역(334a2)을 포함할 수 있고, 제2 스페이서(334b)는 제3 영역(334b1) 및 제3 영역(334b1)의 하부로부터 게이트(335G)에서 멀어지는 방향으로 연장되는 제4 영역(334b2)을 포함할 수 있다. 제2 영역(334a2)의 제1 방향(X)에서 오프셋 거리(D1)와 제4 영역(334b2)의 제1 방향(X)에서 오프셋 거리(D2)는 실질적으로 동일할 수 있다.
도 8b를 참조하면, 반도체 장치(300B)는 도 7a의 반도체 장치(600A)와 유사하나, 제2 영역(334a2)의 오프셋 거리(D1)가 제4 영역(334b2)의 오프셋 거리(D2a)보다 클 수 있다. 제1 스페이서(334a)와 제2 스페이서(334b)는 서로 비대칭인 구조를 제공할 수 있다.
도 8c를 참조하면, 반도체 장치(300C)는 도 7a의 반도체 장치(300A)와 유사하나, 제2 스페이서(334b)가 오프셋을 제공하지 않고, 제1 스페이서(334a)만 오프셋된 제2 영역(334a2)을 제공할 수 있다.
도 9a 및 도 9b는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 공정 순서에 따라 나타낸 흐름도들이다.
도 10a 내지 도 16은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
도 9a 내지 도 13b를 참조하면, 기판(101) 상에 활성 핀(105)을 형성하고(S10), 활성 핀(105)과 교차하는 희생 게이트 패턴(115) 및 게이트 스페이서들(134)을 포함하는 희생 게이트 구조물을 형성할 수 있다(S20).
희생 게이트 구조물을 형성하는 것(S20)은, 희생 게이트 패턴(115)을 형성하고(S21), 절연 스페이서(134P)를 형성하고(S22), 절연 스페이서(134P) 상에 포토 레지스트(118)를 형성하고(S23), 절연 스페이서(134P)에 오프셋(offset)을 형성할 영역(OS)을 남기고 포토 레지스트(118)를 제거하고(S24), 절연 스페이서(134P)를 식각하여 게이트 스페이서들(134)을 형성하는 것(S25)을 포함할 수 있다.
먼저, 기판(101)을 패터닝하여 활성 핀(105)을 정의하는 트렌치를 형성하고, 기판(101)의 일부가 제거된 영역에는, 절연성 물질을 매립한 후 활성 핀(105)이 돌출되도록 리세스함으로써 소자 분리층(110)이 형성될 수 있다. 소자 분리층의 상면은 활성 핀(105)의 상면보다 낮게 형성될 수 있다. 활성 핀(105)은 소자 분리층(110)의 상면보다 돌출된 형태로 형성될 수 있다.
다음으로, 도 10a 및 도 10b에 도시된 것과 같이, 활성 핀(105) 상에 희생 게이트 패턴(115)을 형성할 수 있다(S21). 희생 게이트 패턴(115)은 후속 공정을 통해 도 2와 같이 활성 핀(105) 상에 게이트(133G)가 배치되는 영역에 형성되는 희생 구조물일 수 있다. 희생 게이트 패턴(115)은 활성 핀(105)과 교차하고, 제2 방향(Y 방향)으로 연장될 수 있다. 희생 게이트 패턴(115)은 기판(101) 상에 순차적으로 적층되는 제1 및 제2 희생 게이트층들(111, 112) 및 마스크 패턴층(113)을 포함할 수 있다. 제1 및 제2 희생 게이트층들(111, 112)은 마스크 패턴층(113)을 이용하여 패터닝될 수 있다. 제1 및 제2 희생 게이트층들(111, 112)은 각각 절연층 및 도전층일 수 있으나, 이에 한정되지는 않으며, 제1 및 제2 희생 게이트층들(111, 112)이 하나의 층으로 이루어질 수도 있다. 예를 들어, 제1 희생 게이트층(111)은 실리콘 산화물을 포함하고, 제2 희생 게이트층(112)은 폴리 실리콘을 포함할 수 있다. 마스크 패턴층(113)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
다음으로, 도 11에 도시된 것과 같이, 활성 핀(105) 및 희생 게이트 패턴(115) 상에 절연 스페이서(134P)를 형성할 수 있다(S22). 절연 스페이서(134P)는 활성 핀(105)의 상면 및 측면과 희생 게이트 패턴(115)의 상면 및 측면을 따라 균일한 두께의 막을 증착하여 형성될 수 있다.
다음으로, 도 12에 도시된 것과 같이, 절연 스페이서(134P) 상에 포토 레지스트(118)를 형성할 수 있다(S23).
다음으로, 도 13a에 도시된 것과 같이, 별도의 포토 마스크를 이용하여 노광 공정을 수행하여 절연 스페이서(134P)에 오프셋 영역(OS)을 남기고 포토 레지스트(118)를 제거할 수 있다(S24). 오프셋 영역(OS) 이외의 영역 상에서 노광 공정을 수행하여, 오프셋 영역(OS) 이외의 영역에서 포토 레지스트(118)를 제거할 수 있다. 또는, 오프셋 영역(OS)에 노광 공정을 수행하고, 오프셋 영역(OS) 이외의 영역에서 포토 레지스트(118)를 제거할 수도 있다. 도 13a에서, 잔존하는 포토 레지스트(118)는, 희생 게이트 패턴(115)의 일 측에 오프셋되어 배치되며, 희생 게이트 패턴(115)의 상부에서 희생 게이트 패턴(115)과 부분적으로 중첩할 수 있다. 도 13b에서, 오프셋 영역(OS')을 보다 크게 할 수 있으며, 잔존하는 포토 레지스트(118)는 희생 게이트 패턴(115)의 양 측에 배치되며, 희생 게이트 패턴(115)과 수직 방향에서 중첩할 수 있다.
이후, 하기의 도 14a를 함께 참조하면, 도 14a에 도시된 것과 같이, 이방성 식각 공정을 수행하여 절연 스페이서(134P)를 게이트 스페이서들(134)로 형성할 수 있다(S25). 상기 이방성 식각 공정을 수행할 때, 오프셋 영역(OS) 상의 포토 레지스트(118)는 마스크의 역할을 하며, 이로 인해, 제1 스페이서(134a_D) 및 제3 스페이서(134a_S)에 하부에서 희생 게이트 패턴(115)로부터 멀어지는 방향으로 절곡된 오프셋이 형성될 수 있다. 제1 스페이서(134a_D) 및 제3 스페이서(134a_S) 각각은 희생 게이트 패턴(115)의 상면 상에도 일부 잔존할 수 있으나, 후속 공정에서 제거될 수 있다.
도 9a, 도 14a, 및 도 14b를 참조하면, 희생 게이트 구조물의 양 측에서 활성 핀(105)에 리세스 영역들(RS)을 형성할 수 있다(S30).
희생 게이트 구조물의 양 측에서 활성 핀(105)이 일부 식각되어 리세스 영역들(RS)이 형성될 수 있다. 희생 게이트 패턴(115)과 함께 스페이서들(134a_D, 134a_S)을 식각 마스크로 이용하여 식각 공정을 수행할 수 있다. 오프셋 영역(OS)에 의해 일부 리세스 영역들(RS)은 다른 리세스 영역들(RS)보다 제1 방향(X)에서 길이가 짧게 형성될 수 있다. 리세스 영역들(RS)은 활성 핀(105)의 상단으로부터 아래로 소정 깊이만큼 제거되어 형성될 수 있다. 리세스 영역들(RS)의 식각 깊이, 리세스 영역들(RS) 하단의 모양은 도시된 것에 한정되지 않고, 실시예들에 따라 다양하게 변경될 수 있다.
도 9a, 도 15a, 및 도 15b를 참조하면, 활성 핀(105)의 리세스 영역들(RS) 상에 소스/드레인 영역들을 포함하는 에피택셜층들(150)을 형성할 수 있다(S40).
에피택셜층들(150)은 리세스 영역(RC)에서 에피택셜 성장(epitaxial growth) 공정을 수행하여 형성될 수 있다. 에피택셜층들(150)은 인-시추 도핑에 의해 불순물들을 포함할 수 있으며, 서로 다른 도핑 원소 및/또는 도핑 농도를 갖는 복수의 층들을 포함할 수도 있다.
도 9a 및 도 16을 참조하면, 제1 층간 절연층(172)을 형성하고, 희생 게이트 패턴(115)을 제거하여 개구부(OP)를 형성할 수 있다(S50).
먼저, 희생 게이트 구조물 및 에피택셜층들(150) 상에 절연막을 형성하고 마스크 패턴층(113)의 상면이 노출되도록 평탄화 공정을 수행함으로써, 제1 층간 절연층(172)을 형성할 수 있다. 제1 층간 절연층(172)을 형성하기 전에 절연성 라이너(미도시)를 컨포멀하게 형성할 수 있다.
다음으로, 제1 및 제2 희생 게이트층들(111, 112) 및 마스크 패턴층(113)을 제거하여 개구부(OP)를 형성할 수 있다. 제1 및 제2 희생 게이트층들(111, 112) 및 마스크 패턴층(113)은 게이트 스페이서들(134) 및 제1 층간 절연층(172)에 대하여 선택적으로 제거될 수 있다.
도 9a, 도 2a, 및 도 2b를 참조하면, 개구부(OP)에 게이트 유전층(131) 및 게이트 전극(133)을 증착하여 게이트 구조물(130)을 형성하고(S60), 소스/드레인 영역들을 포함하는 에피택셜층들에 연결되는 컨택들(161, 162)을 형성할 수 있다(S70).
게이트 유전층(131)은 개구부(OP)에서 활성 핀(105)의 상면 및 게이트 스페이서들(134)을 컨포멀하게 덮도록 형성될 수 있다. 게이트 전극(133)을 형성하는 것은, 게이트 유전층(131) 상에 복수의 금속층들을 순차적으로 형성하는 것을 포함할 수 있다. 이에 의해, 게이트 전극(133), 게이트 유전층(131), 및 게이트 스페이서들(134)을 포함하는 게이트 구조물(130)이 형성될 수 있다. 본 단계에서, 게이트 구조물(130)과 함께 희생 게이트 구조물(130D)도 형성될 수 있다.
컨택들은 층간 절연층(172)을 관통하여 에피택셜층들(150)을 노출시키는 컨택 개구부를 형성한 후, 상기 컨택 개구부에 도전성 물질을 증착하여 형성될 수 있다.
도 17은 예시적인 실시예들에 따른 반도체 장치의 트랜지스터들을 포함하는 CMOS 이미지 센서를 도시하는 분해 사시도이다.
도 17을 참조하면, 이미지 센서(1000)는 수직 방향으로 적층된 제1 기판(SUB1) 및 제2 기판(SUB2)을 포함하는 적층형 이미지 센서일 수 있다. 제1 기판(SUB1)은 센싱 영역(SA) 및 제1 패드 영역(PA1)을 포함하고, 제2 기판(SUB2)은 회로 영역(CA) 및 제2 패드 영역(PA2)을 포함할 수 있다.센싱 영역(SA)은 복수의 로우 라인들과 복수의 컬럼 라인들을 따라 배열된 복수의 픽셀들(PX)을 포함할 수 있다. 제1 패드 영역(PA1)에는 복수의 제1 패드들(PAD1)이 포함되며, 복수의 제1 패드들(PAD1)은 제2 기판(SUB2)의 회로 영역(CA) 및 제2 패드 영역(PA2)과 전기적 신호를 송수신하도록 구성될 수 있다. 회로 영역(CA)은 로직 회로 블록(LC)을 포함할 수 있으며, 로우 드라이버, 리드아웃 회로, 컬럼 드라이버 등을 구성하는 복수의 회로 소자들을 포함할 수 있다. 회로 영역(CA)은 센싱 영역(SA)에 복수의 제어 신호들을 제공하여 복수의 픽셀들(PX)로부터의 출력을 제어할 수 있다.
제1 패드 영역(PA1) 내의 제1 패드들(PAD)은 제2 패드 영역(PA2) 내의 제2 패드들(PAD2)과 접속부(CV)에 의해 전기적으로 연결될 수 있다. 이미지 센서(1000)의 구조는 도 16에 도시된 것에 한정되지 않으며, 실시예들에 따라 다양하게 변형될 수 있다. 예컨대, 이미지 센서(1000)는 제2 기판(SUB2)의 하부에 마련되고 DRAM, SRAM 등과 같은 메모리 칩을 포함하는 적어도 하나의 기판을 더 포함할 수도 있다.
일 예시에 따르면, 이미지 센서(1000)의 제2 기판(SUB2)에 포함되는 회로 영역(CA)의 복수의 회로 소자들에 본 발명에 따라 제조된 반도체 장치의 트랜지스터를 적용할 수 있다. 일 예시에 따르면, 본 발명에 따라 제조된 반도체 장치는 ADC 컨버터, RF 디바이스, I/O 디바이스 등에 적용될 수 있다. 그러나, 본 발명에 따라 제조된 반도체 장치의 적용 예는 이에 한정되지 아니한다.
도 18은 예시적인 실시예들에 따른 반도체 장치의 트랜지스터들이 형성된 기판 구조물을 개략적으로 도시하는 도면이다.
도 18을 참조하면, 예시적인 실시예들에 따른 반도체 장치의 트랜지스터들이 형성된 기판 구조물(2000)은 CMOS 이미지 센서의 하판일 수 있다. 기판 구조물(2000)은, 예를 들어, 서로 다른 구동 전압들을 입력받는 복수의 전압 영역들(2100, 2200, 2300, 2400)을 포함할 수 있다. 따라서, 복수의 전압 영역들(2100, 2200, 2300, 2400) 중 어느 하나의 전압 영역에 인가되는 구동 전압은 다른 하나의 전압 영역에 인가되는 구동 전압보다 상대적으로 고전압이거나 또는 저전압일 수 있다. 복수의 전압 영역들(2100, 2200, 2300, 2400)은 제1 전압 영역(2100), 제2 전압 영역(2200), 제3 전압 영역(2300), 및 제4 전압 영역(2400)을 포함할 수 있다. 복수의 전압 영역들(2100, 2200, 2300, 2400)의 각각은 복수의 트랜지스터들을 포함할 수 있다.
예시적인 실시예에서, 제1 전압 영역(2100)에 배치되는 복수의 제1 트랜지스터들의 구동 전압은 약 0.8 V 이거나, 또는 약 0.6 V 내지 약 1.0 V의 범위를 가질 수 있다. 제2 전압 영역(2200)에 배치되는 복수의 제2 트랜지스터들의 구동 전압은 약 1.8 V 이거나, 또는 약 1.6 V 내지 약 2.0 V의 범위를 가질 수 있다. 제3 전압 영역(2300)에 배치되는 복수의 제3 트랜지스터들의 구동 전압은 약 2.2 V 이거나, 또는 약 2.0 V 내지 약 2.4 V의 범위를 가질 수 있다. 제4 전압 영역(2400)에 배치되는 복수의 제4 트랜지스터들의 구동 전압은 약 3.3 V 이거나, 또는 약 3.1 V 내지 약 3.5 V의 범위를 가질 수 있다. 다만, 이러한 구동 전압의 구체적인 수치 범위는 일 예에 불과하며, 복수의 전압 영역들(2100, 2200, 2300, 2400) 각각에서의 구동 전압은 상기 예와 상이한 값으로 제공될 수도 있다.
예시적인 실시예에서, 복수의 전압 영역들(2100, 2200, 2300, 2400) 각각에 포함된 복수의 트랜지스터들은 전압 영역 별로 구동 전압이 상이할 수 있다. 어느 하나의 전압 영역에 포함된 복수의 트랜지스터들은 해당 전압 영역에서의 구동 전압으로 구동될 수 있는 트랜지스터일 수 있다.
도 19는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 나타낸 흐름도이다. 도 18은 도 17의 기판 구조물(2000)과 같이 서로 다른 구동 전압으로 구동되는 복수의 전압 영역들(2100, 2200, 2300, 2400)에서, 저전압 영역 상의 트랜지스터와 고전압 영역 상의 트랜지스터를 함께 형성하는 과정을 예시적으로 설명한다.
도 19를 참조하면, 저전압 영역 상의 제1 활성 핀 및 고전압 영역 상의 제2 활성 핀을 형성할 수 있다(S100). 고전압 영역은 예를 들어, 도 18의 제4 전압 영역(2400)에 해당하고, 저전압 영역은 예를 들어, 도 18의 제1 전압 영역(2100)에 해당할 수 있다. 제1 활성 핀과 제2 활성 핀은 기판을 패터닝하여 제1 방향으로 연장되도록 형성할 수 있다. 제1 활성 핀과 제2 활성 핀은 같은 공정 단계에서, 즉 동시에 형성될 수 있으나, 이에 한정되지는 않는다.
제1 활성 핀과 교차하는 제1 희생 게이트 패턴 및 제2 활성 핀과 교차하는 제2 희생 게이트 패턴을 형성할 수 있다(S200). 제1 희생 게이트 패턴과 제2 희생 게이트 패턴은 제1 방향에 수직한 제2 방향으로 연장되도록 형성할 수 있다. 제1 희생 게이트 패턴과 제2 희생 게이트 패턴은 같은 공정 단계에서, 즉 동시에 형성될 수 있으나, 이에 한정되지는 않는다.
제1 희생 게이트 패턴의 양 측에 제1 절연 스페이서 및 제2 희생 게이트 패턴의 양 측에 제2 절연 스페이서를 형성할 수 있다(S300). 제1 및 제2 절연 스페이서는, 제1 및 제2 활성 핀과 제1 및 제2 희생 게이트 패턴을 덮는 균일한 두께의 막을 증착하여 형성될 수 있다.
포토 레지스트를 기판 상에 형성하고, 포토 레지스트를 제거하면서 제2 절연 스페이서의 일부 영역 상에 포토 레지스트를 잔존시킨 후, 제 및 제2 절연 스페이서를 식각하여 고전압 영역 상에서 제2 희생 게이트 패턴의 적어도 일 측에 오프셋을 갖는 게이트 스페이서를 형성할 수 있다(S400). 고전압이 인가되는 트랜지스터에서 최대 전계를 감소시켜, GIDL 및 핫 캐리어 발생을 감소 또는 최소화시키기 위해, 고전압 영역에서 제2 희생 게이트 패턴의 일 측에서, 제2 절연 스페이서가 제2 활성 핀의 상면을 따라 수평하게 연장되는 부분 상에 포토 레지스트를 잔존시킬 수 있다. 잔존하는 포토 레지스트는 게이트 스페이서들을 형성하는 이방성 식각 공정에서, 제2 절연 스페이서가 오프셋된 영역을 갖는 게이트 스페이서(도 2a의 134a_D 참조)로 형성되도록 할 수 있다.
제1 희생 게이트 패턴의 양 측의 제1 활성 핀을 식각하여 제1 리세스 영역들 형성하고 제2 희생 게이트 패턴의 양 측의 제2 활성 핀을 식각하여 제2 리세스 영역들 형성할 수 있다(S500). 제1 리세스 영역들은 제1 활성 핀이 일부 식각되어 제1 활성 핀의 상단으로부터 아래로 소정 깊이만큼 제거되어 형성될 수 있다. 제2 리세스 영역들은 제2 활성 핀이 일부 식각되어 제2 활성 핀의 상단으로부터 아래로 소정 깊이만큼 제거되어 형성될 수 있다. 제1 리세스 영역들 및 제2 리세스 영역들은 같은 공정 단계에서, 즉 동시에 형성될 수 있으나, 이에 한정되지는 않는다.
에피택셜 성장 공정 및 불순물 원소를 도핑하는 인-시츄 도핑 공정을 수행하여, 제1 리세스 영역들 상의 제1 에피택셜층들 및 제2 리세스 영역들 상의 제2 에피택셜층들을 형성할 수 있다(S400). 제1 에피택셜층들 및 제2 에피택셜층들은 제1 리세스 영역들 및 제2 리세스 영역들로부터 에피택셜 성장 공정을 수행하여 에피택셜층들로 형성될 수 있다. 제1 에피택셜층들 및 제2 에피택셜층들은 같은 공정 단계에서, 즉 동시에 형성될 수 있으나, 이에 한정되지는 않는다.
이후, 도 9a를 함께 참조하면, 제1 및 제2 희생 게이트 패턴들을 제거하여 개구부들을 형성하고, 개구부들에 게이트 유전층 및 게이트 전극을 증착하여 게이트 구조물을 형성하고, 제1 및 제2 에피택셜층들에 연결되는 컨택들을 형성할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 반도체 장치 101: 기판
110: 소자 분리층 105: 활성 핀
115: 희생 게이트 패턴 130: 게이트 구조물
131: 게이트 유전층 133: 게이트 전극
134: 게이트 스페이서 135: 게이트
138: 게이트 캡핑층 150: 에피택셜층
161, 162: 컨택 172, 174: 층간 절연층

Claims (20)

  1. 기판으로부터 돌출되고, 제1 방향으로 연장되는 활성 핀;
    상기 기판에서 상기 활성 핀을 한정하며, 상기 활성 핀의 측면의 일부를 덮는 소자 분리층;
    상기 활성 핀과 교차하여 상기 제1 방향과 수직한 제2 방향으로 연장되는 복수의 게이트 구조물들, 상기 복수의 게이트 구조물들의 각각은 게이트 및 상기 게이트의 측면 상의 게이트 스페이서들을 포함하고; 및
    상기 게이트 구조물의 양 측에서 상기 활성 핀 상에 배치되고, 드레인 영역을 제공하는 제1 에피택셜층 및 소스 영역을 제공하는 제2 에피택셜층을 포함하는 복수의 에피택셜층들;을 포함하고,
    상기 게이트 스페이서들은 상기 제1 에피택셜층과 상기 게이트 사이의 제1 스페이서를 포함하고,
    상기 제1 스페이서는 상기 게이트의 측면을 따라 상기 기판의 상면에 수직한 제3 방향으로 연장되는 제1 영역 및 상기 제1 영역의 하부로부터 상기 게이트에서 멀어지는 방향으로 연장되는 제2 영역을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 에피택셜층은 상기 제1 스페이서에 의해 상기 게이트로부터 오프셋(offset) 거리로 이격되는 반도체 장치.
  3. 제2 항에 있어서,
    상기 제1 에피택셜층을 상기 게이트로부터 오프셋시키는 상기 제1 스페이서의 상기 제2 영역의 상기 제2 방향에서 길이는, 1 nm 내지 50 nm의 범위인 반도체 장치.
  4. 제1 항에 있어서,
    상기 제1 에피택셜층에 도핑된 불순물 원소와 상기 제2 에피택셜층에 도핑된 불순물 원소는 서로 동일한 도전형인 반도체 장치.
  5. 제1 항에 있어서,
    상기 복수의 게이트 구조물들 사이에 배치되는 상기 복수의 에피택셜층들 중 일부는 상기 제1 방향에서 제1 길이를 갖고,
    상기 제1 에피택셜층은 상기 제1 방향에서 상기 제1 길이보다 작은 제2 길이를 갖는 반도체 장치.
  6. 제1 항에 있어서,
    상기 게이트는 상기 활성 핀 상의 게이트 유전층 및 상기 게이트 유전층 상의 게이트 전극을 포함하고,
    상기 게이트 유전층의 두께는 1.5 nm 내지 10 nm 의 범위인 반도체 장치.
  7. 제1항에 있어서,
    상기 제1 에피택셜층에는 1.2 V 내지 50 V의 범위의 구동 전압이 인가되는 반도체 장치.
  8. 제1 항에 있어서,
    상기 게이트 스페이서들은 상기 제2 에피택셜층과 상기 게이트 사이의 제2 스페이서를 더 포함하고,
    상기 제2 스페이서는, 상기 게이트의 측면을 따라 상기 제3 방향으로 연장되는 제3 영역 및 상기 제3 영역의 하부로부터 상기 게이트에서 멀어지는 방향으로 연장되는 제4 영역을 포함하는 반도체 장치.
  9. 제8 항에 있어서,
    상기 제1 방향에서, 상기 제4 영역의 길이와 상기 제2 영역의 길이는 서로 다른 반도체 장치.
  10. 제1 항에 있어서,
    상기 활성 핀 상에서 상기 제3 방향으로 이격되어 배치되고, 상기 게이트에 의해 적어도 일부가 둘러싸이고, 상기 복수의 에피택셜층들과 연결되는 복수의 채널층들을 더 포함하는 반도체 장치.
  11. 제1 항에 있어서,
    상기 복수의 에피택셜층들은, 상기 제1 에피택셜층과 상기 제2 에피택셜층 사이의 하나 또는 복수의 제3 에피택셜층을 더 포함하는 반도체 장치.
  12. 제11 항에 있어서,
    상기 제1 에피택셜층 및 상기 제2 에피택셜층 중 적어도 하나의 상기 제1 방향에서 길이는, 상기 하나 또는 복수의 제3 에피택셜층의 상기 제1 방향에서 길이와 다른 반도체 장치.
  13. 제11 항에 있어서,
    상기 제1 에피택셜층과 연결되고, 상기 제1 에피택셜층으로 제1 전압을 인가하는 제1 컨택; 및
    상기 제2 에피택셜층과 연결되고, 상기 제2 에피택셜층으로 상기 제1 전압보다 낮은 제2 전압을 인가하는 제2 컨택을 더 포함하는 반도체 장치.
  14. 기판으로부터 돌출되고, 제1 방향으로 연장되는 활성 핀;
    상기 기판에서 상기 활성 핀을 한정하며, 상기 활성 핀의 측면의 일부를 덮는 소자 분리층;
    상기 활성 핀과 교차하여 상기 제1 방향과 수직한 제2 방향으로 연장되는 복수의 게이트 구조물들;
    상기 복수의 게이트 구조물들 중 제1 게이트 구조물의 외측에서 상기 활성 핀의 제1 리세스 영역 상에 배치되는 제1 에피택셜층;
    상기 복수의 게이트 구조물들 중 제2 게이트 구조물의 외측에서 상기 활성 핀의 제2 리세스 영역 상에 배치되는 제2 에피택셜층; 및
    상기 제1 게이트 구조물과 상기 제2 게이트 구조물 사이에서, 상기 활성 핀 상의 하나 또는 복수의 제3 리세스 영역 상에 배치되는 하나 또는 복수의 제3 에피택셜층;을 포함하고,
    상기 복수의 게이트 구조물들의 각각은, 게이트 및 상기 게이트의 측면 상의 게이트 스페이서들을 포함하고,
    상기 게이트 스페이서들 중 상기 제1 에피택셜층과 접촉하는 제1 게이트 스페이서는, 상기 기판의 상면에 수직한 제3 방향으로 연장되는 제1 영역 및 상기 제1 영역의 하부로부터 절곡되어 상기 제1 에피택셜층을 향하여 연장되는 제2 영역을 포함하고,
    상기 제1 에피택셜층의 상기 제1 방향에서 길이는, 상기 하나 또는 복수의 제3 에피택셜층의 상기 제1 방향에서 길이보다 짧은 반도체 장치.
  15. 제14 항에 있어서,
    상기 제2 에피택셜층의 상기 제2 방향에서 길이는, 상기 하나 또는 복수의 제3 에피택셜층의 상기 제1 방향에서 상기 길이보다 짧은 반도체 장치.
  16. 제14 항에 있어서,
    상기 제1 에피택셜층의 상기 제2 방향에서 상기 길이는, 상기 제2 에피택셜층의 상기 제2 방향에서 길이와 다른 반도체 장치.
  17. 기판으로부터 돌출되고, 제1 방향으로 연장되는 활성 핀;
    상기 기판에서 상기 활성 핀을 한정하며, 상기 활성 핀의 측면의 일부를 덮는 소자 분리층;
    상기 활성 핀과 교차하여 상기 제1 방향과 수직한 제2 방향으로 연장되는 제1 게이트 구조물;
    상기 제2 방향으로 연장되고, 상기 제1 게이트 구조물과 인접한 제1 더미 게이트 구조물; 및
    상기 제1 게이트 구조물과 상기 제1 더미 게이트 구조물 사이에서 상기 활성 핀의 제1 리세스 영역 상에 배치되는 제1 에피택셜층;을 포함하고,
    상기 제1 게이트 구조물은, 제1 게이트 및 상기 제1 게이트의 측면들 중 상기 제1 더미 게이트 구조물과 인접한 일 측면 상의 제1 게이트 스페이서를 포함하고,
    상기 제1 게이트 스페이서는, 상기 기판의 상면에 수직한 제3 방향으로 연장되는 제1 영역 및 상기 제1 영역의 하부로부터 상기 제1 더미 게이트 구조물을 향하여 연장되는 제2 영역을 포함하고,
    상기 제1 에피택셜층은 상기 더미 게이트 구조물과 상기 제2 영역 사이에 배치되는 반도체 장치.
  18. 제17 항에 있어서,
    상기 활성 핀과 교차하여 상기 제2 방향으로 연장되고, 상기 제1 게이트 구조물보다 상기 제1 더미 게이트 구조물로부터 상기 제1 방향에서 멀리 배치되는 제2 게이트 구조물;
    상기 제2 방향으로 연장되고, 상기 제2 게이트 구조물과 인접한 제2 더미 게이트 구조물; 및
    상기 제2 게이트 구조물과 상기 제2 더미 게이트 구조물 사이에서 상기 활성 핀의 제2 리세스 영역 상에 배치되는 제2 에피택셜층;을 더 포함하고,
    상기 제2 게이트 구조물은, 제2 게이트 및 상기 제2 게이트의 측면들 중 상기 제2 더미 게이트 구조물과 인접한 일 측면 상의 제2 게이트 스페이서를 포함하고,
    상기 제2 게이트 스페이서는, 상기 제3 방향으로 연장되는 제3 영역 및 상기 제3 영역의 하부로부터 상기 제2 더미 게이트 구조물을 향하여 연장되는 제4 영역을 포함하고,
    상기 제2 에피택셜층은 상기 제2 더미 게이트 구조물과 상기 제4 영역 사이에 배치되는 반도체 장치.
  19. 기판 상에 활성 핀을 형성하는 단계;
    상기 활성 핀과 교차하는 희생 게이트 패턴 및 게이트 스페이서들을 포함하는 희생 게이트 구조물을 형성하는 단계;
    상기 희생 게이트 구조물의 양 측에서 상기 활성 핀에 리세스 영역들을 형성하는 단계;
    상기 활성 핀의 상기 리세스 영역들 상에 에피택셜층들을 형성하는 단계;
    상기 희생 게이트 패턴을 제거하여 개구부를 형성하는 단계;
    상기 개구부에 게이트 유전층 및 게이트 전극을 증착하여 게이트 구조물을 형성하는 단계; 및
    상기 에피택셜층들에 연결되는 컨택들을 형성하는 단계;를 포함하고,
    상기 희생 게이트 구조물을 형성하는 단계는,
    상기 활성 핀 상에 상기 희생 게이트 패턴을 형성하는 단계;
    상기 활성 핀 상기 희생 게이트 패턴 상에 절연 스페이서를 형성하는 단계;
    상기 절연 스페이서 상에 포토 레지스트를 형성하는 단계;
    상기 절연 스페이서에 오프셋을 형성할 영역을 남기고 상기 포토 레지스트를 제거하는 단계; 및
    상기 절연 스페이서를 식각하여 상기 게이트 스페이서들을 형성하는 단계;를 포함하는 반도체 장치의 제조 방법.
  20. 저전압 영역 상의 제1 활성 핀 및 고전압 영역 상의 제2 활성 핀을 형성하는 단계;
    상기 제1 활성 핀과 교차하는 제1 희생 게이트 패턴 및 상기 제2 활성 핀과 교차하는 제2 희생 게이트 패턴을 형성하는 단계;
    상기 제1 희생 게이트 패턴의 양 측에 제1 절연 스페이서 및 상기 제2 희생 게이트 패턴의 양 측에 제2 절연 스페이서를 형성하는 단계;
    상기 제1 및 제2 절연 스페이서 상에 포토 레지스트를 형성하는 단계;
    제2 절연 스페이서의 일부 영역 상에 포토 레지스트를 잔존시킨 후, 상기 제1 및 상기 제2 절연 스페이서를 식각하여 상기 고전압 영역의 상기 제2 희생 게이트 패턴의 적어도 일 측에서 상기 제2 절연 스페이서를 오프셋 영역을 갖는 게이트 스페이서로 형성하는 단계;
    상기 제1 희생 게이트 패턴의 양 측의 상기 제1 활성 핀을 식각하여 제1 리세스 영역들 및 상기 제2 희생 게이트 패턴의 양 측의 상기 제2 활성 핀을 식각하여 제2 리세스 영역들을 형성하는 단계; 및
    에피택셜 성장 공정 및 불순물 원소를 도핑하는 인-시츄 도핑 공정을 수행하여, 상기 제1 리세스 영역들 상의 제1 에피택셜층들 및 상기 제2 리세스 영역들 상의 제2 에피택셜층들을 형성하는 단계;를 포함하는 반도체 장치의 제조 방법.
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