CN116093159A - 半导体器件和制造该半导体器件的方法 - Google Patents

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semiconductor device
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金忠善
前田茂伸
朴明圭
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Samsung Electronics Co Ltd
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Abstract

一种半导体器件包括从基板突出并在第一方向上延伸的有源鳍。器件隔离层在基板中限定有源鳍。多个栅极结构与有源鳍交叉并在垂直于第一方向的第二方向上延伸。所述多个栅极结构中的每个包括栅极和在栅极的侧表面上的栅极间隔物。多个外延层在栅极结构的相反侧设置在有源鳍上，并包括提供漏极区的第一外延层和提供源极区的第二外延层。栅极间隔物包括设置在第一外延层和栅极之间的第一间隔物。第一间隔物包括沿着栅极的侧表面在垂直于基板的上表面的第三方向上延伸的第一区、以及从第一区的下部在远离栅极的方向上延伸的第二区。

Description

半导体器件和制造该半导体器件的方法
技术领域
本发明构思涉及半导体器件和制造该半导体器件的方法。
背景技术
场效应晶体管(FET)已被开发成更加高度集成。例如，已经开发出了具有三维结构的FinFET。
FinFET器件具有能够减少可能在其它FET中经历的短沟道效应的结构。FinFET器件包括具有鳍形的有源区。因为沟道区形成在鳍形有源区中，所以与相关技术的平面晶体管相比，FinFET器件可以具有其宽度限制在相对小的水平区域内的合适沟道。因此，与相关技术的类似尺寸的平面晶体管相比，FinFET器件可以是可缩放的并且能够实现高性能，因此，FinFET器件已经应用于各种低功率/高性能应用。
发明内容
一种半导体器件包括从基板突出并在第一方向上延伸的有源鳍。器件隔离层在基板中限定有源鳍并覆盖有源鳍的侧表面的一部分。多个栅极结构与有源鳍交叉并在垂直于第一方向的第二方向上延伸。所述多个栅极结构中的每个包括栅极和在栅极的侧表面上的栅极间隔物。多个外延层在栅极结构的相反侧设置在有源鳍上，并且包括提供漏极区的第一外延层和提供源极区的第二外延层。栅极间隔物包括设置在第一外延层和栅极之间的第一间隔物。第一间隔物包括沿着栅极的侧表面在垂直于基板的上表面的第三方向上延伸的第一区、以及从第一区的下部在远离栅极的方向上延伸的第二区。
一种半导体器件包括从基板突出并在第一方向上延伸的有源鳍。器件隔离层在基板中限定有源鳍并覆盖有源鳍的侧表面的一部分。多个栅极结构与有源鳍交叉并在垂直于第一方向的第二方向上延伸。第一外延层设置在所述多个栅极结构当中的在第一栅极结构外部的有源鳍的第一凹陷区上。第二外延层设置在所述多个栅极结构当中的在第二栅极结构外部的有源鳍的第二凹陷区上。一个或更多个第三外延层在第一栅极结构和第二栅极结构之间设置在有源鳍上的一个或更多个第三凹陷区上。所述多个栅极结构中的每个包括栅极和设置在栅极的侧表面上的栅极间隔物。在栅极间隔物当中，与第一外延层接触的第一栅极间隔物包括在垂直于基板的上表面的第三方向上延伸的第一区、以及从第一区的下部弯曲并朝向第一外延层延伸的第二区。第一外延层在第一方向上的长度短于所述一个或所述多个第三外延层在第一方向上的长度。
一种半导体器件包括从基板突出并在第一方向上延伸的有源鳍。器件隔离层在基板中限定有源鳍并覆盖有源鳍的侧表面的一部分。第一栅极结构与有源鳍交叉并在垂直于第一方向的第二方向上延伸。第一虚设栅极结构在第二方向上延伸并与第一栅极结构相邻。第一外延层在第一栅极结构和第一虚设栅极结构之间设置在有源鳍的第一凹陷区上。第一栅极结构包括第一栅极和第一栅极间隔物，第一栅极间隔物设置在第一栅极的侧表面当中与第一虚设栅极结构相邻的一个侧表面上。第一栅极间隔物包括在垂直于基板的上表面的第三方向上延伸的第一区、以及从第一区的下部朝向第一虚设栅极结构延伸的第二区。第一外延层设置在第一虚设栅极结构和第二区之间。
一种制造半导体器件的方法包括在基板上形成有源鳍。形成牺牲栅极结构，牺牲栅极结构包括与有源鳍交叉的牺牲栅极图案和栅极间隔物。在牺牲栅极结构的相反侧在有源鳍中形成凹陷区。在有源鳍的凹陷区上形成外延层。通过去除牺牲栅极图案来形成开口。通过在开口中沉积栅极电介质层和栅电极来形成栅极结构。形成连接到外延层的接触。牺牲栅极结构的形成包括在有源鳍上形成牺牲栅极图案、在有源鳍上在牺牲栅极图案上形成绝缘间隔物、在绝缘间隔物上形成光致抗蚀剂、去除光致抗蚀剂的一部分同时留下将要在绝缘间隔物中形成偏移的区域、以及蚀刻绝缘间隔物以形成栅极间隔物。
一种制造半导体器件的方法包括在低电压区上形成第一有源鳍并在高电压区上形成第二有源鳍。形成与第一有源鳍交叉的第一牺牲栅极图案。形成与第二有源鳍交叉的第二牺牲栅极图案。在第一牺牲栅极图案的相反侧形成第一绝缘间隔物。在第二牺牲栅极图案的相反侧形成第二绝缘间隔物。在第一和第二绝缘间隔物上形成光致抗蚀剂。在将光致抗蚀剂留在第二绝缘间隔物的一部分上之后，蚀刻第一和第二绝缘间隔物，并在高电压区中在第二牺牲栅极图案的至少一侧形成第二绝缘间隔物作为具有偏移区域的栅极间隔物。通过从第一牺牲栅极图案的相反侧蚀刻第一有源鳍来形成第一凹陷区，并且通过从第二牺牲栅极图案的相反侧蚀刻第二有源鳍来形成第二凹陷区。通过执行外延生长工艺和掺杂杂质元素的原位掺杂工艺，在第一凹陷区上形成第一外延层并在第二凹陷区上形成第二外延层。
附图说明
本发明构思的以上及其它方面和特征将从以下结合附图的详细描述中被更清楚地理解，附图中：
图1是根据示例实施方式的半导体器件的示意性平面图；
图2A是根据示例实施方式的半导体器件的示意性截面图；
图2B是根据示例实施方式的半导体器件的示意性截面图；
图3是根据示例实施方式的半导体器件的局部放大图；
图4至图6是根据示例实施方式的半导体器件的示意性截面图；
图7A和图7B是根据示例实施方式的半导体器件的示意性截面图；
图8A至图8C是根据示例实施方式的半导体器件的示意性截面图；
图9A和图9B是示出根据示例实施方式的按照工艺顺序制造半导体器件的方法的流程图；
图10A、图10B、图11、图12、图13A、图13B、图14A、图14B、图15A、图15B和图16是示出用于说明根据示例实施方式的制造半导体器件的方法的工艺顺序的图；
图17是示出根据示例实施方式的包括半导体器件的晶体管的CMOS图像传感器的分解透视图；
图18是示意性地示出根据示例实施方式的其中形成半导体器件的晶体管的基板结构的图；以及
图19是示出用于说明根据示例实施方式的制造半导体器件的方法的工艺顺序的流程图。
具体实施方式
在下文中，将参照附图描述示例实施方式。
图1是根据示例实施方式的半导体器件的示意性平面图。
图2A和图2B是根据示例实施方式的半导体器件的示意性截面图。图2A示出了图1的半导体器件的沿着线I-I'截取的截面，图2B示出了图1的半导体器件的沿着线II-II'和III-III'截取的截面。
图3是根据示例实施方式的半导体器件的局部放大图。图3示出了图2A的区域“A”的放大图。
参照图1至图3，半导体器件100可以包括基板101、在基板101上在第一方向X上延伸的有源鳍105、在第二方向Y上延伸以与有源鳍105交叉的栅极结构130G、以及在栅极结构130G的相反侧设置在有源鳍105上的外延层150。半导体器件100还可以包括在基板101中限定有源鳍105的器件隔离层110、与栅极结构130G并排设置的虚设栅极结构130D、连接到至少一些外延层150的接触161和162、以及层间绝缘层172和174。
半导体器件100可以包括FinFET器件，FinFET器件是有源鳍105具有鳍形结构的晶体管。FinFET器件可以包括设置在彼此交叉的有源鳍105和栅极结构130G周围的晶体管。例如，半导体器件100可以包括NMOS晶体管和/或PMOS晶体管。
基板101可以包括半导体材料，例如IV族半导体、III-V族化合物半导体或II-VI族化合物半导体。例如，IV族半导体可以包括硅(Si)和/或锗(Ge)，例如硅锗(SiGe)。基板101可以被提供为体晶片、外延层、绝缘体上硅(SOI)层、绝缘体上半导体(SeOI)层等。
器件隔离层110可以在基板101上限定有源鳍105。器件隔离层110可以通过例如浅沟槽隔离(STI)工艺形成。在一些实施方式中，器件隔离层110还可以包括与在比较布置中相比更深地延伸到基板101的下部中的区域。器件隔离层110可以具有随着接近有源鳍105而拥有更高水平的弯曲上表面，但是器件隔离层110的上表面的形状未必限于此。器件隔离层110可以包括绝缘材料，例如硅氧化物、硅氮化物、硅氮氧化物和/或硅碳氧化物。
有源鳍105由基板101中的器件隔离层110限定，并且可以在第一方向(例如，X方向)上延伸。有源鳍105可以具有从基板101突出的结构。有源鳍105的上端可以从器件隔离层110的上表面突出到预定高度。有源鳍105可以形成为基板101的一部分，或者可以包括从基板101生长的外延层。然而，在栅极结构130G的相反侧，基板101上的有源鳍105可以部分地凹入，并且外延层150可以设置在凹入的有源鳍105上。在一些实施方式中，有源鳍105可以设置为多个，并且多个有源鳍105中的有源鳍可以在第二方向(例如，Y方向)上彼此间隔开。
栅极结构130G可以与有源鳍105交叉，并且可以在第二方向Y上延伸。晶体管的沟道区可以形成在与栅极结构130G交叉的有源鳍105中。栅极结构130G可以包括栅极135G、在栅极135G的相反侧的栅极间隔物134和在栅极135G上的栅极覆盖层138G。栅极135G可以包括设置在有源鳍105上的栅极电介质层131G和设置在栅极电介质层131G上的栅电极133G。
栅极电介质层131G可以设置在有源鳍105和栅电极133G之间。栅极电介质层131G可以覆盖栅电极133G的表面的至少一部分，例如，栅极电介质层131G可以围绕除了栅电极133G的最上表面以外的所有表面。栅极电介质层131G可以包括硅氧化物、硅氮化物或高k材料。高k材料可以指具有比硅氧化物高的介电常数的电介质材料。高k材料可以是例如铝氧化物(Al2O3)、钽氧化物(Ta2O3)、钛氧化物(TiO2)、钇氧化物(Y2O3)、锆氧化物(ZrO2)、锆硅氧化物(ZrSixOy)、铪氧化物(HfO2)、铪硅氧化物(HfSixOy)、镧氧化物(La2O3)、镧铝氧化物(LaAlxOy)、镧铪氧化物(LaHfxOy)、铪铝氧化物(HfAlxOy)和/或镨氧化物(Pr2O3)。在说明性实施方式中，栅极电介质层131G的厚度可以在从约1.5nm至约10nm的范围内，半导体器件100可以包括具有相对厚的氧化物层的晶体管。
栅电极133G可以与有源鳍105间隔开，且栅极电介质层131G插置在它们之间。栅电极133G可以包括多个金属层。栅电极133G可以包括导电材料，例如W、Ti、Ta、Mo、TiN、TaN、WN、TiON、TiAlC、TiAlN和/或TaAlC。栅电极133G可以包括半导体材料，诸如掺杂的多晶硅。
栅极间隔物134可以设置在栅极135G的相反侧。栅极间隔物134可以包括具有弯曲外表面使得上部的宽度小于下部的宽度的部分，但是构造未必限于此。栅极间隔物134可以使外延层150与栅极135G电绝缘。每个栅极间隔物134可以具有多层结构。栅极间隔物134可以包括绝缘材料，例如硅氧化物、硅氮化物、硅氮氧化物和/或硅碳氧化物。
栅极间隔物134可以包括漏极间隔物134a_D和134b_D以及源极间隔物134a_S和134b_S。漏极间隔物134a_D和134b_D可以设置在一个第一栅极135G的相反侧并且可以成对提供，源极间隔物134a_S和134b_S可以设置在一个第二栅极135G的相反侧并且可以成对提供。漏极间隔物对134a_D和134b_D可以形成不对称结构，源极间隔物对134a_S和134b_S也可以形成不对称结构，但本发明构思未必限于此。
漏极间隔物对134a_D和134b_D可以包括设置在第一栅极135G的相反侧的第一间隔物134a_D和第二间隔物134b_D，并且第一间隔物134a_D可以具有与第二间隔物134b_D的形状不同的形状。第一间隔物134a_D可以设置在用作漏极区150(D)的第一外延层150(D)与第一栅极135G之间。第二间隔物134b_D可以设置在与第一栅极135G的接触第一间隔物134a_D的第一侧相反的第二侧。第一间隔物134a_D可以包括沿着第一栅极135G的侧表面在垂直于基板101的上表面的第三方向Z上延伸的第一区134a1、以及从第一区134a1的下部在远离第一栅极135G的方向上延伸的第二区134a2。第一间隔物134a_D可以包括在第一区134a1和第二区134a2之间的弯曲部分。第二区134a2可以朝向第一外延层150(D)延伸。第二区134a2可以设置在(相对于可以被认为是最低水平的基板101)比第一区134a1低的水平处。第二区134a2在第一方向X上的长度d1可以在从约1nm至约50nm的范围内,例如从约25nm至约35nm的范围内。第一区134a1可以在第一方向X上具有预定厚度ds，并且厚度ds可以基本上等于或类似于第二区134a2的长度d1。
源极间隔物对134a_S和134b_S可以包括设置在第二栅极135G的相反侧的第三间隔物134a_S和第四间隔物134b_S。漏极间隔物对134a_D和134b_D可以与源极间隔物对134a_S和134b_S镜像对称。因此，源极间隔物对134a_S和134b_S可以具有与漏极间隔物对134a_D和134b_D的结构类似的结构。例如，第三间隔物134a_S可以具有与第四间隔物134b_S的形状不同的形状。第三间隔物134a_S可以包括沿着第二栅极135G的侧表面在第三方向Z上延伸的第三区134a3、以及从第三区134a3的下部在远离第二栅极135G的方向上延伸的第四区134a4。第三间隔物134a_D可以设置在用作源极区150(S)的第二外延层150(S)与第二栅极135G之间。
市售的FinFET器件可以具有0.7V至1V的相对低的工作电压。诸如输入/输出(I/O)器件的模拟器件由诸如3.3V的高电压驱动。在如上所述的高电压施加到FinFET器件的情况下，可能引起由于漏极区中的高电场导致的热载流子性能劣化、以及诸如栅极诱导漏极泄漏(GIDL)的泄漏电流的增加。
当处于关断状态的FET的栅极区和漏极区之间的电压差相对较大时，可能发生栅极诱导漏极泄漏(GIDL)。当沟道长度减小时，施加到与栅极重叠的漏极区中的载流子的最大电场增大，并且随着载流子从源极区移动到漏极区，获得大到足以在漏结(drainjunction)的高电场区域中引起碰撞电离的动能。这些载流子中的一些可能穿过Si-SiO2界面的势垒并进入氧化物膜。能量大于该高热能的载流子可能不再与晶格热平衡，这样的载流子被称为热载流子，这样的热载流子和GIDL与最大E场的大小密切相关。
在相关技术的FinFET结构的情况下，因为漏极区和源极区之间的距离相对较短，所以施加在源极区和漏极区之间的电场(E场)的大小可能增大，并且随着水平方向上的电场增大，发生电子穿到另一能带的隧穿，因此，可能会出现热载流子和GIDL的问题。
根据本发明构思的示例实施方式，在相对高的电压所施加到的FinFET器件中，通过在漏极区150(D)和栅极135G之间提供偏移(例如，第一间隔物134a的第二区134a2)，漏极区150(D)和栅极135G可以进一步彼此间隔开偏移距离d1。因此，可以减小漏极区150(D)和栅极135G重叠的重叠区域，并且可以减小沟道的最大电场。因为可以减小高电压所施加到的晶体管中沟道的最大电场，所以可以降低隧穿概率，因此，可以减小或显著减小GIDL电流和热载流子产生。因此，在将相对高的电压所施加到的诸如输入/输出(I/O)器件的模拟器件实现为FinFET器件的半导体器件中，晶体管可以更有效地关断，并且晶体管的可靠性可以提高。
栅极覆盖层138G可以设置在栅极135G上，并且其下表面和侧表面可以分别由栅极135G和栅极间隔物134围绕。栅极覆盖层138G可以包括例如硅氮化物和/或硅氮氧化物。在示例实施方式中，栅极覆盖层138G可以填充已从上部部分地去除了栅极135G和栅极间隔物134的区域。
虚设栅极结构130D可以覆盖有源鳍105在第一方向X上的端部，并且可以与栅极结构130G平行地设置。虚设栅极结构130D可以包括包含虚设栅极电介质层131D和虚设栅电极133D的虚设栅极135D、在虚设栅极135D上的虚设栅极覆盖层138D、以及栅极间隔物134。构成虚设栅极结构130D的部件可以至少类似于构成栅极结构130G的部件。
外延层150可以设置在与栅极结构130G交叉的有源鳍105的沟道区的相反侧。外延层150可以通过使在栅极结构130G的相反侧的有源鳍105的上部凹入而设置。然而，在示例实施方式中，凹陷的存在或不存在以及凹陷的深度可以各种各样地改变。外延层150可以用作晶体管的源极区或漏极区。外延层150可以在沿第二方向Y相邻的多个有源鳍105上具有相互连接和融合的形状，但构造未必限于此。外延层150可以在沿第二方向Y的截面中具有成角度的侧表面。然而，在示例实施方式中，外延层150可以具有各种形状，例如多边形、圆形、椭圆形和/或矩形形状。
外延层150可以包括硅(Si)，例如硅锗(SiGe)或硅碳化物(SiC)。外延层150可以由包括不同浓度的元素和/或掺杂元素的多个层形成。外延层150可以包括掺有五价N型杂质元素的硅(Si)，五价N型杂质元素包括磷(P)、砷(As)、铋(Bi)和/或锑(Sb)。外延层150还可以包括掺有三价P型杂质元素的硅锗(SiGe)，三价P型杂质元素包括硼(B)、铟(In)和/或镓(Ga)。
例如，为了提供具有相对较长的沟道长度的沟道区，半导体器件100可以包括第一外延层150(D)是漏极区并且第二外延层150(S)是源极区的晶体管。外延层150可以包括在第一栅极结构130G外部设置在有源鳍105的第一凹陷区上的第一外延层150(D)、在第二栅极结构130G外部设置在有源鳍105的第二凹陷区上的第二外延层150(S)、以及在第一和第二栅极结构130G之间设置在有源鳍105的一个或多个第三凹陷区上的一个或多个第三外延层150。第一外延层150(D)可以与第一间隔物134a_D接触，并且可以设置在第一栅极结构130G和与第一栅极结构130G相邻的第一虚设栅极结构130D之间。第二外延层150(S)可以与第三间隔物134a_S接触，并且可以设置在第二栅极结构130G和与第二栅极结构130G相邻的第二虚设栅极结构130D之间。
包括栅极结构130G和虚设栅极结构130D的栅极图案结构在第一方向X上的节距可以是恒定的。栅极图案结构具有恒定的节距，但包括其中栅极间隔物134的部分134a_D或134a_S偏移的区域，因此，外延层150的部分150(D)或150(S)可以在第一方向X上具有比其它外延层150小的长度。例如，栅极结构130G之间的一个或多个第三外延层150中的至少一个可以在第一方向X上具有第一长度L1，第一外延层150(D)可以在第一方向X上具有比第一长度L1短的第二长度L2。第二外延层150(S)也可以在第一方向X上具有比第一长度L1短的第三长度L3。第二长度L2和第三长度L3可以彼此基本相同，但未必限于此。第一外延层150(D)和第二外延层150(S)可以具有关于一个或多个第三外延层150的中心的镜像对称结构，但本发明构思未必限于此。
接触161和162可以穿过层间绝缘层172和174以及绝缘衬垫以连接到外延层150。接触161和162可以将电信号施加到外延层150。接触161和162中的每个可以包括阻挡层161a和162a以及金属层161b和162b。阻挡层161a和162a可以围绕金属层161b和162b的下表面和侧表面。阻挡层161a和162a可以包括金属氮化物，例如钛氮化物(TiN)、钽氮化物(TaN)和/或钨氮化物(WN)。金属层161b和162b可以包括金属材料，例如铝(Al)、铜(Cu)、钨(W)、钴(Co)、钌(Ru)和/或钼(Mo)。根据示例实施方式，可以省略阻挡层161a和162a。
金属-半导体化合物层可以进一步设置在接触161和162与外延层150之间。金属-半导体化合物层可以包括例如金属硅化物、金属锗化物或金属硅化物-锗化物。在金属-半导体化合物层中，金属可以是钛(Ti)、镍(Ni)、钽(Ta)、钴(Co)或钨(W)，半导体是硅(Si)、锗(Ge)或硅锗(SiGe)。例如，金属-半导体化合物层可以包括钴硅化物(CoSi)、钛硅化物(TiSi)、镍硅化物(NiSi)和/或钨硅化物(WSi)。
接触161和162可以包括连接到用作漏极区150(D)的第一外延层150(D)的第一接触161、以及连接到用作源极区150(S)的第二外延层150(S)的第二接触162。在约1.2V至约50V范围内的驱动电压VDD可以施加到第一接触161。在说明性实施方式中，在约3.3V或约3.1V至约3.5V范围内的驱动电压VDD可以施加到第一接触161。
层间绝缘层172和174可以设置在外延层150和栅极结构130G上。层间绝缘层172和174可以包括第一层间绝缘层172和在第一层间绝缘层172上的第二层间绝缘层174。第一层间绝缘层172可以设置在栅极结构130G的侧表面上，第二层间绝缘层174可以设置在栅极结构130G和虚设结构130D上。第一层间绝缘层172也可以设置在未被栅极结构130G覆盖的器件隔离层110的上表面上。层间绝缘层172和174可以包括例如硅氧化物、硅氮化物、硅氮氧化物和/或硅碳氧化物。层间绝缘层172和174也可以包括多个绝缘层。
绝缘衬垫可以进一步设置在层间绝缘层172和174下方。绝缘衬垫覆盖不与栅极结构130G重叠的器件隔离层110的上表面，并且可以延伸到外延层150上。绝缘衬垫可以在栅极结构130G的侧面上延伸。绝缘衬垫可以包括例如硅氧化物、硅氮化物和/或硅氮氧化物。
图4至图6是根据示例实施方式的半导体器件的示意性截面图。图4至图6示出了对应于图2A的区域。在图4至图6的示例实施方式中，在已省略了对元件的描述的程度上，该元件可以被理解为至少类似于图2A的对应元件。
参照图4，在半导体器件100A中，与第一外延层150(D)接触的第一间隔物134a_D被偏移以包括第二区134a2，与第二外延层150(S)接触的第三间隔物134a_S可能不偏移。在这种情况下，漏极间隔物134a_D和134b_D彼此形成不对称结构，漏极间隔物134a_D和134b_D可以与源极间隔物134a_S和134b_S形成不对称结构。
参照图5，在半导体器件100B中，与第一外延层150(D)接触的第一间隔物134a_D的偏移距离可以不同于与第二外延层150(S)接触的第三间隔物134a_S的偏移距离。例如，第一间隔物134a_D的第二区134a2在第一方向X上的偏移距离d1可以大于第三间隔物134a_S的第四区134a4在第一方向X上的偏移距离d2a。因此，第一外延层150(D)在第一方向X上的长度L2可以短于第二外延层150(S)在第一方向X上的长度L3a。
参照图6，在半导体器件100C中，在第一栅极135G的相反侧形成一对的第一间隔物134a_D和第二间隔物134b_D两者被偏移以具有弯曲的下部形状，在第二栅极135G的相反侧形成一对的第三间隔物134a_S和第四间隔物134b_S两者可以被偏移以具有弯曲的下部形状。在这种情况下，设置在第一和第二栅极135G中的每个的相反侧的外延层150可以在X方向上具有相对减小的长度L1'和L2。
图7A和图7B是根据示例实施方式的半导体器件的示意性截面图。图7A示出了对应于图2A的区域，图7B示出了对应于图2B的区域。
参照图7A和图7B，半导体器件200还可以包括在有源鳍205上设置为彼此垂直间隔开的多个沟道层240、以及在多个沟道层240之间与栅极235G平行设置的内部间隔物220。半导体器件200可以包括环绕栅型晶体管，其中栅极235G设置在有源鳍205和沟道层240之间以及在具有纳米片形状的多个沟道层240之间。例如，半导体器件200可以包括由沟道层240、外延层250和栅极235G形成的多桥沟道FET(MBCFETTM)结构的晶体管。
多个沟道层240可以设置为两个或更多个，例如，在有源鳍205上以在垂直于有源鳍205的上表面的方向(Z方向)上彼此间隔开的多个沟道层。沟道层240可以在连接到外延层250的同时，与有源鳍205的上表面间隔开。沟道层240可以在第二方向Y上具有与有源鳍205相同或相似的宽度，并且可以在第一方向X上具有与栅极235G的宽度相同的宽度或相似的宽度。然而，在一些实施方式中，沟道层240可以在第一方向X上具有减小的宽度使得侧表面位于栅极235G下方。
多个沟道层240可以由半导体材料形成，并且可以包括例如硅(Si)、硅锗(SiGe)和/或锗(Ge)。沟道层240可以由例如与基板101相同的材料形成。构成一个沟道结构的沟道层240的数量和形状可以在示例实施方式中各种各样地改变。
栅极结构230G可以设置在有源鳍205和多个沟道层240上，以在与有源鳍205和多个沟道层240交叉的同时延伸。晶体管的沟道区可以形成在与栅极结构230G交叉的有源鳍205和多个沟道层240中。在该实施方式中，栅极电介质层231G不仅可以设置在有源鳍205和栅电极233G之间，而且可以设置在多个沟道层240和栅电极233G之间。栅电极233G可以设置在有源鳍205上，以填充多个沟道层240之间的空间并在多个沟道层240之上延伸。栅电极233G可以与多个沟道层240间隔开，且栅极电介质层231G插置在它们之间。
内部间隔物220可以在多个沟道层240之间与栅极235G平行地设置。栅极235G可以与外延层250间隔开，且内部间隔物220设置在它们之间，以将栅极235F与外延层250电分离。内部间隔物220可以具有面对栅极235G的平坦侧表面，或者可以具有向内凸向栅极235G的内凸圆化形状。内部间隔物220可以包括硅氧化物、硅氮化物和/或硅氮氧化物。在一些实施方式中，可以省略内部间隔物220。
图8A至图8C是根据示例实施方式的半导体器件的示意性截面图。
参照图8A，半导体器件300A可以包括设置在一个栅极335G的相反侧并在远离栅极335G的方向上偏移的第一间隔物334a和第二间隔物334b。设置在一个栅极335G的相反侧的外延层350中的一个可以用作源极区350(S)，另一个可以用作漏极区350(D)。第一间隔物334a可以包括第一区334a1、以及从第一区334a1的下部在远离栅极335G的方向上延伸的第二区334a2。第二间隔物334b可以包括第三区334b1、以及从第三区334b1的下部在远离栅极335G的方向上延伸的第四区334b2。第二区334a2在第一方向X上的偏移距离d1可以与第四区334b2在第一方向X上的偏移距离d2基本相同。
参照图8B，半导体器件300B类似于图8A的半导体器件300A，但第二区334a2的偏移距离d1可以大于第四区334b2的偏移距离d2a。第一间隔物334a和第二间隔物334b可以提供不对称结构。
参照图8C，半导体器件300C类似于图8A的半导体器件300A，但第二间隔物334b不提供偏移，并且只有第一间隔物334a可提供偏移的第二区334a2。
图9A和图9B是按照工艺顺序示出根据示例实施方式的制造半导体器件的方法的流程图。
图10A至图16是示出用于说明根据示例实施方式的制造半导体器件的方法的工艺顺序的图。
参照图9A至图13B，在基板101上形成有源鳍105(S10)，并且可以形成包括与有源鳍105交叉的牺牲栅极图案115和栅极间隔物134的牺牲栅极结构(S20)。
形成牺牲栅极结构(S20)可以包括形成牺牲栅极图案115(S21)、形成绝缘间隔物(134P)(S22)、在绝缘间隔物134P上形成光致抗蚀剂118(S23)、去除光致抗蚀剂118的一部分同时留下将要在绝缘间隔物134P中形成偏移的区域OS(S24)、以及通过蚀刻绝缘间隔物134P形成栅极间隔物134(S25)。
首先，基板101被图案化以形成限定有源鳍105的沟槽，并且绝缘材料填充基板101的一部分已经被去除的区域，然后被凹入使得有源鳍105突出，从而形成器件隔离层110。器件隔离层的上表面可以低于有源鳍105的上表面。有源鳍105可以具有比器件隔离层110的上表面进一步突出的形式。
接下来，如图10A和图10B所示的，可以在有源鳍105上形成牺牲栅极图案115(S21)。牺牲栅极图案115可以是牺牲结构，其形成在其中栅电极133G通过后续工艺设置在如图2所示的有源鳍105上的区域中。牺牲栅极图案115可以与有源鳍105交叉并在第二方向(例如，Y方向)上延伸。牺牲栅极图案115可以包括依次堆叠在基板101上的第一牺牲栅极层111和第二牺牲栅极层112以及掩模图案层113。可以使用掩模图案层113来图案化第一牺牲栅极层111和第二牺牲栅极层112。第一牺牲栅极层111和第二牺牲栅极层112可以分别是绝缘层和导电层，但未必限于此，第一牺牲栅极层111和第二牺牲栅极层112可以一起形成为单层。例如，第一牺牲栅极层111可以包括硅氧化物，第二牺牲栅极层112可以包括多晶硅。掩模图案层113可以包括硅氧化物、硅氮化物和/或硅氮氧化物。
接下来，如图11所示，可以在有源鳍105和牺牲栅极图案115上形成绝缘间隔物134P(S22)。可以通过沿着有源鳍105的上表面和侧表面以及牺牲栅极图案115的上表面和侧表面沉积具有均匀厚度的膜来形成绝缘间隔物134P。
接下来，如图12所示，可以在绝缘间隔物134P上形成光致抗蚀剂118(S23)。
接下来，如图13A所示，可以使用单独的掩模来执行曝光工艺，以在绝缘间隔物134P上留下偏移区域OS并去除剩余的光致抗蚀剂118(S24)。可以通过对除了偏移区域OS以外的区域执行曝光工艺从除了偏移区域OS以外的区域去除光致抗蚀剂118。或者，可以对偏移区域OS执行曝光工艺，并且可以从除了偏移区域OS以外的区域去除光致抗蚀剂118。在图13A中，剩余的光致抗蚀剂118可以偏移并设置在牺牲栅极图案115的一侧，并且可以在牺牲栅极图案115的上部上与牺牲栅极图案115部分地重叠。在图13B中，偏移区OS'可以形成得相对大，剩余的光致抗蚀剂118可以设置在牺牲栅极图案115的相反侧并且可以在垂直方向上与牺牲栅极图案115重叠。
此后，下面一起参照图14A，如图14A所示，可以通过执行各向异性蚀刻工艺将绝缘间隔物134P形成为栅极间隔物134(S25)。当执行各向异性蚀刻工艺时，偏移区域OS上的光致抗蚀剂118用作掩模，因此，可以在第一间隔物134a_D和第三间隔物134a_S上形成从下部在远离牺牲栅极图案115的方向上弯曲的偏移。第一间隔物134a_D和第三间隔物134a_S中的每个可以部分地保留在牺牲栅极图案115的上表面上，但是可以在后续工艺中被去除。
参照图9A、图14A和图14B，可以在牺牲栅极结构的相反侧在有源鳍105中形成凹陷区RS(S30)。
可以在牺牲栅极结构的相反侧部分地蚀刻有源鳍105以形成凹陷区RS。可以与牺牲栅极图案115一起使用间隔物134a_D和134a_S作为蚀刻掩模执行蚀刻工艺。由于偏移区域OS，一些凹陷区RS可以在第一方向X上具有比其它凹陷区RS短的长度。可以通过从有源鳍105的上端向下去除预定深度来形成凹陷区RS。凹陷区RS的蚀刻深度和凹陷区RS下端的形状未必限于附图中的图示，并且可以根据示例实施方式各种各样地改变。
参照图9A、图15A和图15B，可以在有源鳍105的凹陷区RS上形成包括源极/漏极区的外延层150(S40)。
外延层150可以通过在凹陷区RS上执行外延生长工艺来形成。外延层150可以通过原位掺杂包括杂质，并且还可以包括具有不同掺杂元素和/或掺杂浓度的多个层。
参照图9A和图16，可以形成第一层间绝缘层172，并且可以通过去除牺牲栅极图案115来形成开口OP(S50)。
首先，可以在牺牲栅极结构和外延层150上形成绝缘膜，并且可以通过执行平坦化工艺从而暴露掩模图案层113的上表面来形成第一层间绝缘层172。在形成第一层间绝缘层172之前，可以共形地形成绝缘衬垫。
接下来，可以通过去除第一牺牲栅极层111和第二牺牲栅极层112以及掩模图案层113来形成开口OP。可以相对于栅极间隔物134和第一层间绝缘层172选择性地去除第一牺牲栅极层111和第二牺牲栅极层112以及掩模图案层113。
参照图9A、图2A和图2B，可以通过在开口OP中沉积栅极电介质层131和栅电极133来形成栅极结构130(S60)，并且可以形成连接到包括源极/漏极区的外延层的接触161和162(S70)。
栅极电介质层131可以共形地覆盖有源鳍105的上表面和开口OP中的栅极间隔物134。形成栅电极133可以包括在栅极电介质层131上依次形成多个金属层。因此，可以形成包括栅电极133、栅极电介质层131和栅极间隔物134的栅极结构130。在该操作中，虚设栅极结构130D可以与栅极结构130一起形成。
可以通过经由穿透层间绝缘层172形成暴露外延层150的接触开口然后在接触开口中沉积导电材料来形成接触。
图17是示出根据示例实施方式的包括半导体器件的晶体管的CMOS图像传感器的分解透视图。
参照图17，图像传感器1000可以是包括在垂直方向上堆叠的第一基板SUB1和第二基板SUB2的堆叠式图像传感器。第一基板SUB1可以包括感测区SA和第一焊盘区PA1，第二基板SUB2可以包括电路区CA和第二焊盘区PA2。感测区SA可以包括布置在多条行线和多条列线中的多个像素PX。第一焊盘区PA1包括多个第一焊盘PAD1，多个第一焊盘PAD1可以配置为与第二基板SUB2的电路区CA和第二焊盘区PA2发送和接收电信号。电路区CA可以包括逻辑电路块LC，并且可以包括构成行驱动器、读出电路、列驱动器等的多个电路元件。电路区CA可以向感测区SA提供多个控制信号以控制来自多个像素PX的输出。
第一焊盘区PA1中的第一焊盘PAD1可以通过连接部分CV电连接到第二焊盘区PA2中的第二焊盘PAD2。图像传感器1000的结构未必限于图16所示的结构，并且可以根据示例实施方式各种各样地修改。例如，图像传感器1000还可以包括提供在第二基板SUB2下方并且包括诸如DRAM或SRAM的存储器芯片的至少一个基板。
根据示例，根据本发明构思的示例实施方式制造的半导体器件的晶体管可以应用于包括在图像传感器1000的第二基板SUB2中的电路区CA中的多个电路元件。根据示例，根据本发明构思制造的半导体器件可以应用于ADC转换器、RF器件、I/O器件等。然而，根据本发明构思制造的半导体器件的应用示例未必限于此。
图18是示意性地示出根据示例实施方式的其中形成半导体器件的晶体管的基板结构的图。
参照图18，其中形成根据示例实施方式的半导体器件的晶体管的基板结构2000可以是CMOS图像传感器的下板。基板结构2000可以包括例如向其提供不同驱动电压的多个电压区2100、2200、2300和2400。因此，施加到多个电压区2100、2200、2300和2400中的任何一个的驱动电压可以高于或低于施加到另一电压区的驱动电压。多个电压区2100、2200、2300和2400可以包括第一电压区2100、第二电压区2200、第三电压区2300和第四电压区2400。多个电压区2100、2200、2300和2400中的每个可以包括多个晶体管。
在示例实施方式中，设置在第一电压区2100中的多个第一晶体管的驱动电压可以为约0.8V，或者可以在约0.6V至约1.0V的范围内。设置在第二电压区2200中的多个第二晶体管的驱动电压可以为约1.8V，或者可以具有约1.6V至约2.0V的范围。设置在第三电压区2300中的多个第三晶体管的驱动电压可以为约2.2V，或者可以具有约2.0V至约2.4V的范围。设置在第四电压区2400中的多个第四晶体管的驱动电压可以为约3.3V，或者可以具有约3.1V至约3.5V的范围。然而，驱动电压的详细数值范围仅是示例，多个电压区2100、2200、2300和2400中的每个中的驱动电压可以被提供为与上述示例不同的值。
在示例实施方式中，包括在多个电压区2100、2200、2300和2400中的每个中的多个晶体管对于相应电压区可以具有不同的驱动电压。包括在任一电压区中的多个晶体管可以是能够被对应电压区域中的驱动电压驱动的晶体管。
图19是示出用于说明根据示例实施方式的制造半导体器件的方法的工艺顺序的流程图。类似于图17的基板结构1000，图18示出了在由不同驱动电压驱动的多个电压区2100、2200、2300和2400中一起形成低电压区上的晶体管和高电压区上的晶体管的工艺的示例。
参照图19，可以在低电压区上形成第一有源鳍并在高电压区上形成第二有源鳍(S100)。高电压区可以对应于例如图18的第四电压区2400，低电压区可以对应于例如图18的第一电压区2100。通过图案化基板，第一有源鳍和第二有源鳍可以在第一方向上延伸。第一有源鳍和第二有源鳍可以在相同的工艺操作中例如同时形成，但本发明构思未必限于此。
可以形成与第一有源鳍交叉的第一牺牲栅极图案和与第二有源鳍交叉的第二牺牲栅极图案(S200)。第一牺牲栅极图案和第二牺牲栅极图案可以在垂直于第一方向的第二方向上延伸。第一牺牲栅极图案和第二牺牲栅极图案可以一起在单个工艺操作中例如同时形成，但本发明构思未必限于此。
可以在第一牺牲栅极图案的相反侧形成第一绝缘间隔物，并且可以在第二牺牲栅极图案的相反侧形成第二绝缘间隔物(S300)。可以通过沉积覆盖第一和第二有源鳍以及第一和第二牺牲栅极图案的具有均匀厚度的膜来形成第一和第二绝缘间隔物。
在基板上形成光致抗蚀剂，在去除光致抗蚀剂的同时将光致抗蚀剂留在第二绝缘间隔物的一部分上，然后，可以通过蚀刻第一和第二绝缘间隔物在高压区上在第二牺牲栅极层的至少一侧形成具有偏移的栅极间隔物(S400)。为了通过减小高电压所施加到的晶体管中的最大电场来减少GIDL和热载流子的发生，光致抗蚀剂可以在高电压区中的第二牺牲栅极图案的一侧保留在其中第二绝缘间隔物沿着第二有源鳍的上表面水平延伸的部分上。在形成栅极间隔物的各向异性蚀刻工艺中，剩余的光致抗蚀剂可以形成为具有其中第二绝缘间隔物已偏移的区域的栅极间隔物(见图2A中的134a_D)。
可以通过在第一牺牲栅极图案的相反侧蚀刻第一有源鳍来形成第一凹陷区，并且可以通过在第二牺牲栅极图案的相反侧蚀刻第二有源鳍来形成第二凹陷区(S500)。可以通过部分地蚀刻第一有源鳍并从第一有源鳍的上端向下去除第一有源鳍达预定深度来形成第一凹陷区。当从第二有源鳍的上端向下部分地蚀刻和去除第二有源鳍达预定深度时，可以形成第二凹陷区。第一凹陷区和第二凹陷区可以在相同的工艺操作中例如同时形成，但本发明构思未必限于此。
通过执行外延生长工艺和掺杂杂质元素的原位掺杂工艺，可以形成第一凹陷区上的第一外延层和第二凹陷区上的第二外延层(S600)。第一外延层和第二外延层可以通过从第一凹陷区和第二凹陷区执行外延生长工艺而形成为外延层。第一外延层和第二外延层可以在相同的工艺操作中形成例如同时形成，但是本发明构思未必限于此。
此后，一起参照图9A，通过去除第一和第二牺牲栅极图案来形成开口，并且通过在开口中沉积栅极电介质层和栅电极来形成栅极结构，并且可以形成连接到第一和第二外延层的接触。
如上所述，通过在高电压施加到其作为驱动电压的晶体管中的外延层和栅极之间的间隔物中形成偏移，可以提供通过减少或显著减少晶体管的栅极诱导漏极泄漏(GIDL)现象和热载流子出现而具有期望的电特性和更高可靠性的半导体器件。
虽然上面已经示出和描述了示例实施方式，但是对于本领域技术人员将明显的是，在不脱离本发明构思的范围的情况下可以进行修改和变化。
本申请要求2021年11月5日在韩国知识产权局提交的第10-2021-0151325号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用全文合并于此。

Claims (20)

1.一种半导体器件，包括：
有源鳍，从基板突出并在第一方向上延伸；
器件隔离层，在所述基板中限定所述有源鳍并覆盖所述有源鳍的侧表面的一部分；
多个栅极结构，与所述有源鳍交叉并在垂直于所述第一方向的第二方向上延伸，所述多个栅极结构中的每个包括栅极和在所述栅极的侧表面上的栅极间隔物；以及
多个外延层，在所述多个栅极结构中的每个的相反侧设置在所述有源鳍上，并且包括提供漏极区的第一外延层和提供源极区的第二外延层，
其中所述栅极间隔物包括在所述第一外延层和所述栅极之间的第一间隔物，以及
其中所述第一间隔物包括沿着所述栅极的第一侧表面在垂直于所述基板的上表面的第三方向上延伸的第一区、以及从所述第一区的下部在远离所述栅极的方向上延伸的第二区。
2.根据权利要求1所述的半导体器件，其中所述第一外延层通过所述第一间隔物与所述栅极间隔开偏移距离。
3.根据权利要求2所述的半导体器件，其中使所述第一外延层从所述栅极偏移的所述第一间隔物的所述第二区在所述第一方向上的长度在1nm至50nm的范围内。
4.根据权利要求1所述的半导体器件，其中在所述第一外延层上掺杂的杂质元素和在所述第二外延层上掺杂的杂质元素具有相同的导电类型。
5.根据权利要求1所述的半导体器件，其中设置在所述多个栅极结构之间的所述多个外延层之一在所述第一方向上具有第一长度，以及
其中所述第一外延层在所述第一方向上具有小于所述第一长度的第二长度。
6.根据权利要求1所述的半导体器件，其中所述栅极包括在所述有源鳍上的栅极电介质层和在所述栅极电介质层上的栅电极，以及
其中所述栅极电介质层的厚度在从1.5nm至10nm的范围内。
7.根据权利要求1所述的半导体器件，其中在1.2V至50V范围内的驱动电压施加到所述第一外延层。
8.根据权利要求1所述的半导体器件，其中所述栅极间隔物还包括设置在所述第二外延层和所述栅极之间的第二间隔物，以及
其中所述第二间隔物包括沿着所述栅极的第二侧表面在所述第三方向上延伸的第三区、以及从所述第三区的下部在远离所述栅极的方向上延伸的第四区。
9.根据权利要求8所述的半导体器件，其中在所述第一方向上，所述第四区的长度和所述第二区的长度彼此不同。
10.根据权利要求1所述的半导体器件，还包括多个沟道层，所述多个沟道层设置在所述有源鳍上并在所述第三方向上彼此间隔开，至少部分地由所述栅极围绕，以及连接到所述多个外延层。
11.根据权利要求1所述的半导体器件，其中所述多个外延层还包括设置在所述第一外延层和所述第二外延层之间的一个或更多个第三外延层。
12.根据权利要求11所述的半导体器件，其中所述第一外延层和所述第二外延层中的至少一个在所述第一方向上的长度不同于所述一个或更多个第三外延层在所述第一方向上的长度。
13.根据权利要求11所述的半导体器件，还包括：
第一接触，连接到所述第一外延层并配置为向所述第一外延层施加第一电压；以及
第二接触，连接到所述第二外延层并配置为向所述第二外延层施加低于所述第一电压的第二电压。
14.一种半导体器件，包括：
有源鳍，从基板突出并在第一方向上延伸；
器件隔离层，在所述基板中限定所述有源鳍并覆盖所述有源鳍的侧表面的一部分；
多个栅极结构，与所述有源鳍交叉并在垂直于所述第一方向的第二方向上延伸；
第一外延层，设置在位于所述多个栅极结构当中的第一栅极结构外部的所述有源鳍的第一凹陷区上；
第二外延层，设置在位于所述多个栅极结构当中的第二栅极结构外部的所述有源鳍的第二凹陷区上；以及
一个或更多个第三外延层，在所述第一栅极结构和所述第二栅极结构之间设置在所述有源鳍上的一个或更多个第三凹陷区上，
其中所述多个栅极结构中的每个包括栅极和设置在所述栅极的侧表面上的栅极间隔物，
其中，在所述栅极间隔物当中，与所述第一外延层接触的第一栅极间隔物包括在垂直于所述基板的上表面的第三方向上延伸的第一区、以及从所述第一区的下部弯曲并朝向所述第一外延层延伸的第二区，以及
其中，所述第一外延层在所述第一方向上的长度短于所述一个或更多个第三外延层在所述第一方向上的长度。
15.根据权利要求14所述的半导体器件，其中所述第二外延层在所述第一方向上的长度短于所述一个或更多个第三外延层在所述第一方向上的所述长度。
16.根据权利要求14所述的半导体器件，其中所述第一外延层在所述第一方向上的所述长度不同于所述第二外延层在所述第一方向上的长度。
17.根据权利要求14所述的半导体器件，其中所述第一外延层和所述第二外延层关于所述一个或更多个第三外延层的中心形成镜像对称结构。
18.根据权利要求14所述的半导体器件，其中所述第一外延层和所述第二外延层关于所述一个或更多个第三外延层的中心形成不对称结构。
19.一种半导体器件，包括：
有源鳍，从基板突出并在第一方向上延伸；
器件隔离层，在所述基板中限定所述有源鳍并覆盖所述有源鳍的侧表面的一部分；
第一栅极结构，与所述有源鳍交叉并在垂直于所述第一方向的第二方向上延伸；
第一虚设栅极结构，在所述第二方向上延伸并与所述第一栅极结构相邻设置；以及
第一外延层，在所述第一栅极结构和所述第一虚设栅极结构之间设置在所述有源鳍的第一凹陷区上，
其中所述第一栅极结构包括第一栅极和第一栅极间隔物，所述第一栅极间隔物设置在所述第一栅极的侧表面当中与所述第一虚设栅极结构相邻的一个侧表面上，
其中所述第一栅极间隔物包括在垂直于所述基板的上表面的第三方向上延伸的第一区、以及从所述第一区的下部朝向所述第一虚设栅极结构延伸的第二区，以及
其中所述第一外延层设置在所述第一虚设栅极结构和所述第二区之间。
20.根据权利要求19所述的半导体器件，还包括：
第二栅极结构，与所述有源鳍交叉并在所述第二方向上延伸，其中在所述第一方向上，所述第一虚设栅极结构和所述第二栅极结构之间的距离大于所述第一虚设栅极结构和所述第一栅极结构之间的距离；
第二虚设栅极结构，在所述第二方向上延伸并与所述第二栅极结构相邻；以及
第二外延层，在所述第二栅极结构和所述第二虚设栅极结构之间设置在所述有源鳍的第二凹陷区上，
其中所述第二栅极结构包括第二栅极和第二栅极间隔物，所述第二栅极间隔物设置在所述第二栅极的侧表面当中与所述第二虚设栅极结构相邻的一个侧表面上，
其中所述第二栅极间隔物包括在所述第三方向上延伸的第三区、以及从所述第三区的下部朝向所述第二虚设栅极结构延伸的第四区，以及
其中所述第二外延层设置在所述第二虚设栅极结构和所述第四区之间。
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