CN111540784A - 半导体器件及制造半导体器件的方法 - Google Patents

半导体器件及制造半导体器件的方法 Download PDF

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Abstract

本发明涉及半导体器件及制造半导体器件的方法。公开了一种实现小型化和高击穿电压二者的半导体器件。半导体器件具有形成在沿Y方向延伸的沟槽TR中的栅极电极G1和包括形成在漂移区域ND中的柱区域PC1到PC3的多个柱区域PC。柱区域PC1、PC2和PC3以交错方式设置，以夹住沟槽TR。连接柱区域PC1和PC2的中心的线与连接柱区域PC1和PC3的中心的线形成的角度θ1大于或等于60度且小于或等于90度。

Description

半导体器件及制造半导体器件的方法
相关申请的交叉引用
这里通过参考并入2019年2月7日提交的第2019-020340号日本专利申请的全部公开内容，包括说明书、附图和摘要。
技术领域
本发明涉及半导体器件及其制造方法，尤其适用于具有功率MOSFET(金属氧化物半导体场效应晶体管)的半导体器件。
背景技术
在诸如功率MOSFET的半导体元件中，有一种PN结，即用于提高半导体器件中的耐受电压的所谓的超结结构。例如，在n型MOSFET的情况下，通过在N型漂移区域中二维布置p型柱区域，在p型柱区域周围形成耗尽层，可以提高耐受电压。
下面列出了公开的技术。
[专利文献1]日本未审查专利申请公开号2010-16309
[专利文献2]日本未审查专利申请公开号2008-16518
[专利文献3]日本未审查专利申请公开号2014-150148
专利文献1公开了一种具有超结结构的功率MOSFET并且公开了利用以点状布置使得彼此分离的多个p型柱区域的技术。
另一方面，专利文献2和专利文献3公开了在功率MOSFET的外围区域中形成到栅极电极的接触孔的技术。专利文献2公开了一种结构，其包括：在半导体衬底上引出的栅极电极的嵌入在沟槽中的部分以及在引出部分上方形成的接触孔。
专利文献3公开了一种结构：接触孔直接形成在掩埋在沟槽中的栅极电极的顶部。通过不将栅极电极引出到半导体衬底上，不需要用于形成栅极电极的引出部分的掩膜，从而消除了对光刻步骤的需要。因此，与专利文献2的技术相比，专利文献3的技术可以使芯片小型化并且可以降低制造成本。
发明内容
代替以平行于栅极电极的延伸方向的条状放置柱区域，在以点状布置柱区域的情况下，由于柱区域的占用率小，因此提高了导通电阻。
因此，在将以点状布置柱区域的情况下，通过以交错形式来布置形成在栅极电极两侧上的多个柱区域，可以有效地提高从柱区域延伸的耗尽层的占用率。
然而，根据以交错方式布置的多个柱区域的形成位置，会出现不同的耗尽面积。
可以应用诸如增加柱区域宽度的措施，但这会导致过多的柱面积占用以及导通电阻的上升。
因此，期望改善半导体器件的性能，使得多个柱区域的形成位置被优化并且抑制导通电阻的增加。
从本说明书和附图的描述中其他目的和新颖特征将变得明显。
下面简要说明本申请中公开的实施例中的典型实施例的概要。
在一个实施例中，半导体器件包括半导体衬底、第一导电类型的第一杂质区域、从第一杂质区域的表面沿内部形成并在平面图中在第一方向上延伸的多个沟槽以及经由栅极绝缘膜在多个沟槽中的每个沟槽内形成的栅极电极。此外，半导体器件包括与第一导电类型相反的第二导电类型的多个柱区域。每个柱区域形成于沟槽之间的第一杂质区域中，并且具有比沟槽的底部深度更深的深度。
沟槽包括第一沟槽、第二沟槽和第三沟槽。第二沟槽和第三沟槽相邻于第一沟槽，使得在与第一方向正交的第二方向上夹住第一沟槽。
柱区域包括形成在第一沟槽和第二沟槽之间的第一柱区域以及在第一沟槽和第三沟槽之间形成的第二柱区域和第三柱区域。
第二柱区域和第三柱区域在第一方向上彼此相邻。
在第一沟槽和第二沟槽之间形成的多个柱区域中，第一柱区域被设置为最接近第二柱区域和第三柱区域。此外，由连接第一柱区域的中心和第二柱区域的中心的线和连接第一柱区域的中心和第三柱区域的中心的线形成的角度θ大于或等于60度且小于或等于90度。
根据实施例，可以提高半导体器件的性能。
附图说明
图1是示出作为第一实施例的半导体器件的半导体芯片的平面图。
图2是示出第一实施例的半导体器件的主要部分平面图。
图3是示出第一实施例的半导体器件的横截面图。
图4是示出比较示例的半导体器件的主要部分平面图。
图5是示出本申请的发明人的实验结果的图。
图6是示出改型示例的半导体器件的主要部分平面图。
图7是示出第一实施例的半导体器件的制造工艺的横截面图。
图8是示出图7之后的制造工艺的横截面图。
图9是示出图8之后的制造工艺的横截面图。
图10是示出图9之后的制造工艺的横截面图。
图11是示出图10之后的制造工艺的横截面图。
图12是示出图11之后的制造工艺的横截面图。
图13是示出图12之后的制造工艺的横截面图。
图14是示出图13之后的制造工艺的横截面图。
图15是示出图14之后的制造工艺的横截面图。
具体实施方式
在以下实施例中，为了方便起见，必要时可以使用多个部分或多个实施例。
除特别指出，否则它们并非互不相关，并且一个部分或实施例涉及另一部分或实施例的部分或全部的改型、细节、补充说明等。
此外，在以下实施例中，当提及元件的数量(包括数目、数值、量值、范围等)时，除非清楚地指出并且在原则上明确地限定于特定数量时等，否则它不限于特定数量并且可以大于或小于特定数量。
此外，在以下实施例中，除非另外指明并且在原则上明确认为必要，否则组成元件(包括要素步骤等)不一定是必不可少的。
类似地，在以下实施例中，当提及组件等的形状、位置关系等时，除非另外指明或在原则上明显如此，否则形状等包括与其基本上相同或类似的形状等。这同样适用于上述数值和范围。
在下文中，将基于附图详细描述实施例。为了解释实施例，在所有附图中，具有相同功能的构件由相同的标号表示，并且重复其描述。在以下实施例中，除了在特别必要的情况下，否则原则上将不重复描述相同或相似的部分。
此外，在实施例中使用的附图中，为了清楚起见，附图是横截面图，也可以省略阴影。或者，即使在平面图中也可以添加阴影。
(第一实施例)
以下，将参照附图详细描述本实施例的半导体器件。
用于控制高压和大电流的真实MOSFET能耐受功率。
为了提高压力，在n型漂移区域ND内形成多个p型柱区域PC。
提供一种超结结构。
<半导体器件的结构>
图1示出了半导体芯片CHP的平面图，其作为本实施例中半导体芯片CHP的半导体器件。图1是平面图，但为了便于说明，对栅极布线GE和源极电极(源极布线)SE进行阴影化。
如图1所示，半导体芯片CHP的大部分被源极电极SE覆盖，并且诸如功率MOSFET的主要半导体元件形成在源极电极SE下方。栅极布线GE形成在源极电极SE的外围上。通过将外部连接件例如导线接合件或铜夹(铜板)连接到源极电极SE和栅极布线GE，可以与其他外部芯片或布线衬底形成电连接。
图2示出了芯片CHP的主要部分平面图，并且图1中虚线所示的区域1A被细化。
尽管图2是平面图，但是栅极电极G1被阴影化。图3示出了沿图2中所示的线A-A和B-B所取的横截面图。在图3的A-A横截面中，示出了每个柱区域PC的相对位置。在Y方向上存在的柱区域PC由虚线表示。
如图2所示，在n型漂移区域(杂质区域)ND的一部分表面上提供了n型源极区域(杂质区域)NS和p型阱区域(杂质区域)PW。
在包括源极区域NS和阱区域PW的漂移区域ND中，在Y方向上形成多个沟槽TR。栅极电极G1分别形成在多个沟槽TR内。
多个沟槽TR的端部由沿与Y方向正交的X方向延伸的沟槽连接部分TRa连接。在沟槽连接部分TRa内，形成与栅极电极G1集成的栅极引出部分。接触孔CHg设置在栅极引线部分G1a上方，栅极电极G1通过形成在接触孔CHg内的插塞PGg电连接到图1所示的栅极布线GE。
栅极引出部分G1a在Y方向上的宽度W2(沟槽连接部分TRa的宽度W2)大于栅极电极G1在X方向上的宽度W1(沟槽TR的宽度W1)。这是因为考虑到布置在栅极引线部分G1a上方的接触孔CHg的不对准，优选将栅极引线部分G1a中的宽度W2设置得较宽。
在本实施例中，宽度W1约为0.5μm，并且宽度W2约为0.65μm。
在本实施例中，在栅极引出部分G1a的内侧(图中的上侧)的区域是形成诸如功率MOSFET的半导体元件的元件形成区域。位于栅极引出部分G1a的外侧(图中的下侧)的区域是半导体芯片CHP的外围区域(终止区域)。
在这样的元件形成区域中，在体区域(杂质区域)PB的表面上形成源极区域NS。沿Y方向延伸的接触孔CHs布置在源极区域NS上方，源极区域NS和体区域PB通过形成在接触孔CHs内的插塞PGs被电连接到图1所示的源极电极SE。
在漂移区域ND中形成多个柱区域PC。
在栅极电极G1延伸的方向(Y方向)上，以相等的间隔设置多个柱区域PC，以便以距离L2的间隔彼此分离。
被定位成夹住栅极电极G1的多个柱区域PC以交错的方式布置。
换句话说，布置在沟槽TR的第一侧表面侧的多个柱区域PC和布置在与第一侧面侧相对的沟槽TR的第二侧表面侧的多个柱区域PC在X方向上不相邻，但它们在Y方向上是偏移的，并且以交错的方式布置。
在本实施例中，为了使本发明的特征的描述更容易理解，用诸如PC1到PC4的附图标记来表示多个柱区域PC中的一些柱区域。在形成于沟槽TR的第一侧表面侧的多个柱区域PC中，柱区域PC1形成于在X方向上与第一侧表面侧相对的沟槽TR的第二侧表面侧。其被设置为最靠近柱区域PC2和柱区域PC3。此外，柱区域PC2和柱区域PC3在Y方向上彼此相邻，柱区域PC4与柱区域PC1相邻，以便在Y方向上夹住栅极引线部分G1a。
在Y方向上，柱区域PC1和柱区域PC4的形成位置分别从柱区域PC2和柱区域PC3的形成位置移动距离L2的一半。换句话说，在Y方向上，柱区域PC1和柱区域PC4中的每一个柱区域的中心位于柱区域PC2的中心和柱区域PC3的中心之间，并且离开柱区域PC2的中心和柱区域PC3的中心一距离。该距离是L2的一半。从柱区域PC1到柱区域PC2的距离是距离L1，并且从柱区域PC1到柱区域PC3的距离是距离L3。
更具体地说，距离L1是从柱区域PC1的中心到柱区域PC2的中心的距离，并且距离L2是从柱区域PC2的中心到柱区域PC3的中心的距离。距离L3是从柱区域PC1的中心到柱区域PC3的中心的距离。连接跨栅极引线部分G1a而彼此相邻的柱区域PC1和PC4的中心的距离也是距离L2。在本实施例中，距离L1到L3的值相同。
这里，当多个栅极电极G1在X方向上的间距是距离LA时，换句话说，在X方向上连接两个栅极电极G1的中心的距离是LA，距离L1。L3的值为(2/√3)×LA。
在本实施例中，距离LA约为1.2μm。
从上述关系可以看出，在本实施例中，由连接柱区域PC1至PC3的中心的线形成等边三角形。即，由连接柱区域PC1的中心和柱区域PC2的中心的线与连接柱区域PC1的中心和PC3的中心的线形成的角度θ1为60度。由连接柱区域PC1的中心和柱区域PC2的中心的线与连接柱区域PC2的中心和柱区域PC3的中心的线形成的角度θ2为60度。由连接柱区域PC1的中心和柱区域PC3的中心的线与连接柱区域PC2的中心和柱区域PC3的中心的线形成的角度θ3为60度。
因此，本实施例的主要特征是由连接柱区域PC1至PC3的中心的线形成等边三角形。稍后将使用比较示例等来描述该特征。这将被详细描述。
在本实施例中，柱区域PC由矩形表示。然而，在实际中，由于光刻的分辨率，柱区域PC往往是一个圆或一个接近圆的多边形。然而，即使柱区域PC具有这样的形状，上述关系(连接柱区域PC1的中心和柱区域PC2的中心的线)也类似地建立。
接下来，将参考图3描述本实施例的半导体器件的横截面配置。
半导体衬底SUB是由引入高浓度n型杂质的硅制成的。在半导体衬底SUB上，形成n型漂移区域ND，其为浓度低于半导体衬底SUB的杂质区域。漂移区域Nd由例如外延生长方法形成，并且是由例如硅制成的半导体层。漏极电极(漏极布线)DE形成于半导体衬底SUB的背侧。漏极电极DE由例如含有钛、镍和银的金属膜制成。
在A-A横截面所示的元件形成区域中，在漂移区域ND中形成p型体区域PB，而在B-B横截面所示的外围区域中，在漂移区域ND中形成p型阱区域PW。
阱区域PW被设置用于提高外围区域中的击穿电压，阱区域PW的杂质浓度低于体区域PB的杂质浓度，并且阱区域PW的深度比体区域PB的深度更深。此外，阱区域PW可以被形成为延伸到元件形成区域的一部分之上。如果能够充分保证外围区域的击穿电压，则可以省略阱区域PW的形成，并且可以代替阱区域PW而形成体区域PB。
从漂移区域ND的表面到内部形成多个沟槽TR。沟槽TR的深度比体区域PB和阱区域PW中每一个的深度更深，例如2μm至5μm。在沟槽TR内经由栅极绝缘膜GF嵌入栅极电极G1。如BB横截面所示，沟槽TR的一部分是沟槽连接部分TRa，用于连接沿Y方向延伸的多个沟槽TR。
与栅极电极G1集成的沟槽引出部分G1a经由栅极绝缘膜GF掩埋在沟槽连接部分TRa中。此外，栅极绝缘膜GF例如是氧化硅膜，栅极电极G1和栅极引出部分G1a例如是被引入了n型杂质的多晶硅膜。
如AA横截面中所示，在体区域PB的表面侧形成作为n型杂质区域的源极区域NS。源极区域NS的杂质浓度高于漂移区域ND的杂质浓度。在源极区域NS、体区域PB和栅极电极G1的表面上形成由例如氧化硅膜制成的层间绝缘膜IL。在层间绝缘膜IL中形成接触孔CHs和接触孔CHg。
接触孔CHs穿过层间绝缘膜IL和源极区域NS，并且到达体区域PB的内部。在接触孔CHs中嵌入具有阻挡金属膜和导电膜的插塞PGs。所述阻挡金属膜例如是钛膜和氮化钛膜的层叠膜，并且所述导电膜例如是钨膜。
在接触孔CHs底部的体区域PB中，形成杂质浓度高于体区域PB的p型接触区域(杂质区域)PR。接触区域PR被设置为体区域PB的一部分，并且被设置用于降低插塞PGs与体区域PB之间的接触电阻并防止锁存。因此，根据产品规范，接触区域PR不是必需的，并且体区域PB可以不被设置有接触区域PR。例如，在层间绝缘膜IL上形成例如由铝膜形成的源极电极SE以连接到插塞PGs。因此，源极区域NS、接触区域PR和体区域PB经由插塞PGs电连接到源极电极SE。
如BB横截面中所示，接触孔CHg穿过层间绝缘膜IL并到达栅极引线部分G1a。具有与插塞PGs相同结构的插塞PGg嵌入接触孔CHg中。例如，由铝膜制成的栅极布线GE形成在层间绝缘膜IL上，以便连接到插塞PGg。因此，栅极电极G1通过插塞PGg电连接到栅极布线GE。
在漂移区域ND内，形成作为p型杂质区域的多个柱区域PC(PC1到PC4)。多个柱区域PC不形成在沟槽TR的正下方以便位于沟槽TR之间。换句话说，多个柱区域PC在平面图中形成在不与沟槽TR重叠的位置处。此外，柱区域PC的底部形成在比槽TR、体区域PB和阱区域PW中的每一个的底部更深的位置处，并且被形成为与体区域PB和阱区域PW接触。因此，元件形成区域的柱区域PC经由体区域PB电连接到源极电极SE。因此，当源极电位从源极电极SE施加到体区域PB时，源极电位也被施加到柱区域PC。
<比较示例>
在下文中，将参照图来描述比较的半导体器件。由于比较示例的半导体器件具有与本实施例的半导体器件几乎相同的结构，因此这里省略对重复结构的描述，并且仅描述与本实施例的半导体器件的区别。
如图4所示，在比较示例中，如本实施例中那样，距离L1与距离L3相等，但与本实施例不同，距离L2短于距离L1和距离L3。也就是说，角度θ1小于60度，并且这里大约是40度。值得注意的是，比较示例中的角度θ2和角度θ3分别约为70度。
因此，在比较示例中，在柱区域PC1和柱区域PC2之间或者柱区域PC1和柱区域PC3之间存在耗尽不充分的问题。这是因为即使柱区域PC2和柱区域PC3之间的耗尽充分，距离L1和距离L3也比距离L2长。为了解决这个问题，可以设想将每个柱区域PC1到PC3的大小都增加。但是，如果这样做，柱区域PC的占用增加很多，因此导通电阻增加。
此外，在比较示例中，如专利文献3所述，为了减小芯片的大小和降低制造成本，直接在嵌入沟槽连接部分TRa中的栅极引线部分G1a上形成接触孔CHg。因此，同样在比较示例中，如本实施例中那样考虑到接触孔CHg的不对准，优选将沟槽连接部分TRa的宽度W2设置为大于沟槽TR的宽度W1。
然而，由于比较示例的距离L2短于本实施例的距离L2，当沟槽连接部分TRa的宽度W2宽时，沟槽连接部分TRa和柱区域PC会相互干扰。也就是说，柱区域PC被形成为使得与沟槽连接部分TRa的底部接触，从而导致功率MOSFET的击穿电压恶化的问题。此外，如果沟槽连接部分TRa的宽度W2变窄，则在形成接触孔CHg时无法保证裕度。
如上所述，在比较示例的半导体器件中，难以优化沟槽连接部分TRa的宽度W2。
此外，半导体元件的小型化和击穿电压劣化的抑制都是很难实现的。
(本实施例的半导体器件的主要特征)
以下，将描述本实施例的半导体器件的主要特征。
如上所述，在本实施例中，距离L1到L3是相同的，当在X方向上连接两个栅极电极G1的中心的距离(多个栅极电极G1之间的间距)是距离LA时，距离L1到L3的值是(2/√3)×LA。角度θ1到θ3分别为60度，并且由连接柱区域PC1到PC3的中心的线形成等边三角形。
因此，从每个柱区域PC1到PC3延伸的耗尽层容易制得均匀，并且在柱区域PC1到PC3之间容易发生耗尽。因此，可以抑制诸如增加柱区域PC的占用和增加导通电阻等问题，例如增大柱区域PC1到PC3中的每一个的大小。
图5是示出本申请的发明人进行的实验的结果的图。在图5中，垂直轴代表标准化的导通电阻率，水平轴代表耐压值。
黑色圆圈表示本实施例的半导体器件的数据，黑色正方形表示比较示例的半导体器件的数据。在图5的实验中，示出了柱区域PC的大小(厚度)以三种方式改变的测量结果。
从图5的测量结果可以看出，如果柱区域PC的大小相同，则本实施例的半导体器件可以降低导通电阻，同时确保与比较示例的半导体器件基本相同的击穿电压。因此，根据本实施例，可以提高半导体器件的性能。
此外，本实施例的柱区域PC1的中心和柱区域PC4的中心之间的距离L2大于比较示例的距离L2。因此，可以在柱区域PC1和柱区域PC4之间提供宽沟槽连接部分TRa，使得沟槽连接部分TRa和柱区域PC不干扰并且功率MOSFET的击穿电压不恶化。由于沟槽连接部分TRa的宽度W2可以设置为较宽，因此可以增加在栅极引线部分G1a上方设置的接触孔CHg的形成位置的裕度。即，在本实施例的半导体器件中，与比较示例的半导体器件相比，容易实现半导体元件的小型化和击穿电压恶化的抑制这两者。
<改型的半导体器件>
图6示出了第一实施例的改型示例的半导体器件的主要部分平面图。
如图6所示，在改型中，在Y方向上彼此相邻的柱区域PC2和柱区域PC3之间的距离L2比在第一实施例中长。因此，距离L1和距离L3相同，但比距离L2短。结果，由连接柱区域PC1到PC3的中心的线形成具有大于60度的角度θ1的等腰三角形。
在改型中，存在柱区域PC2和柱区域PC3之间耗尽不足的问题。原因是，即使柱区域PC1和柱区域PC2之间或柱区域PC1和柱区域PC3之间的耗尽足够，距离L2也大于距离L1和距离L3。为了解决这个问题，可以设想将柱区域PC1到PC3中每个的大小增加。然而，在这种情况下，在改型示例中，与第一实施例相比，增加了柱区域PC的占用率，并且容易增加导通电阻。在这方面，第一实施例的半导体器件优于所述改型的半导体器件。
然而，在改型中，由于柱区域PC1的中心与柱区域PC4的中心之间的距离L2较长，因此可以在柱区域PC1与柱区域PC4之间提供比第一实施例中大的宽沟槽连接部分TRa。备选地，即使当进行半导体元件的小型化时，也可以保持沟槽连接部分TRa的宽度W2的值。
例如，在实施例1中，距离LA约为1.2μm，宽度W1约为0.5μm，宽度W2约为0.65μm。然而，在改型中，宽度W2的值可以设置为大于0.65μm。备选地，即使由于半导体元件的小型化而减小了距离LA和宽度W1的值，也可以保持宽度W2的值。
因此，在改型中，可以控制沟槽连接部分TRa和柱区域PC的干扰，且功率MOSFET的验证压力恶化，并且可以增加在栅极引线部分G1a上方设置的接触孔CHg的形成位置的裕度。也就是说，与第一实施例的半导体器件相比，改型的半导体器件具有易于进一步促进半导体元件小型化的效果和易于进一步抑制击穿电压劣化的效果。
如上所述，如果角度θ1大且距离L2太长，则即使柱区域PC的大小增大，也很难充分耗尽柱区域PC2和柱区域PC3之间的区域。
在下文中，将描述根据改型的半导体器件中的主要组件的适当数值。
在改型中，角度θ1大于60度且小于或等于90度，并且角度θ2和θ3分别大于或等于45度且小于60度。当多个栅极电极G1之间的间距为距离LA时，距离L1等于距离L3，并且大于(2/√3)×LA且小于或等于√2×LA，而距离L2分别不同于距离L1和距离L3，并且大于(2/√3)×LA且小于或等于2×LA。
也就是说，当总结第一实施例和改型时，可以通过在以下范围内设置主要组件的数值来适当地使用本申请的半导体器件。
角度θ1不小于60度且不大于90度。角度θ2和角度θ3分别大于或等于45度并且小于或等于60度。角度θ1到θ3的总值是180度。距离L1和距离L3分别大于或等于(2/√3)×LA且小于或等于√2×LA。距离L2为大于或等于(2/√√3)×LA且小于或等于2×LA。
<制造半导体器件的方法>
下面将参考图7到图15来描述第一实施例的半导体器件的制造方法。
图7到图15是图3所示的A-A横截面和B-B横截面的制造工艺。
由于除了多个柱区域PC的平面布局之外，上述改型的结构与第一实施例的制造方法基本相同，因此下面将描述第一实施例的制造方法作为代表性示例。
图7示出了形成漂移区域ND和阱区域PW的步骤。
首先，制备由半导体(例如硅)制成的n型半导体衬底SUB。接着，通过外延生长，在半导体衬底SUB上形成硅层(半导体层)，同时引入例如磷(P)。由此，在半导体衬底SUB上形成杂质浓度低于半导体衬底SUB的n型漂移区域ND。接着，利用光刻技术和离子注入方法，在外围区域中的漂移区域ND的表面上形成阱区域PW。此后，可进行热处理以用于各杂质的激活和扩散。
图8示出了形成沟槽TR、沟槽连接部分TRa、栅极电介质膜GF和栅极电极G1的步骤。
首先，通过光刻技术和干法刻蚀工艺刻蚀漂移区域ND，将沟槽TR和沟槽连接部分TRa形成在漂移区域ND的表面和内部，使得比阱区域PW的深度更深。这里，如图2所示，沟槽TR被形成为在平面图中沿Y方向延伸，并且沟槽连接部分TRa将多个沟槽TR彼此连接并且被形成为在X方向延伸。
接着，通过热氧化，在沟槽TR的内壁、沟槽连接部TA的内壁和漂移区域Nd上形成由例如氧化硅膜制成的栅极绝缘膜GF。该热氧化处理例如在800℃至950℃和1分钟至3分钟的条件下进行。
接着，通过例如CVD(化学气相沉积)方法在栅极绝缘膜GF上形成导电膜，以填充沟槽TR的内部和沟槽连接部分TRa的内部。例如，导电膜是被引入了n型杂质的多晶硅膜。
接下来，使用在漂移区域ND之上形成的栅极绝缘膜GF作为刻蚀停止部，通过执行干法刻蚀来对导电膜进行刻蚀和图案化。结果，选择性地去除在沟槽TR外部和沟槽连接部分TRa外部形成的导电膜，并且经由栅极绝缘膜GF在沟槽TR内部形成栅极电极G1，经由栅极绝缘膜GF在沟槽连接部分TRa内部形成栅极引出部分G1a。此后，在漂移区域ND之上形成的栅极绝缘膜GF可以被保留，但这里，通过湿法刻蚀等去除在漂移区域ND之上的栅极绝缘膜GF。
图9示出了形成体区域PB和源极区域NS的步骤。
首先，通过光刻和使用硼(B)的离子注入，在元件形成区域中的漂移区域ND的表面上形成p型体区域PB。体区域PB是杂质浓度高于阱区域PW的杂质浓度的杂质区域，并且形成于比阱区域PW浅的位置处。
其次，利用光刻技术和使用砷(As)的离子注入，在体区域PB的表面上形成n型源极区域NS。源极区域NS是杂质浓度高于漂移区域ND的杂质浓度的杂质区域。
图10示出了形成柱区域PC1至PC4的步骤。
首先，通过例如CVD方法，在包括源极区域NS、体区域PB和阱区域PW的漂移区域ND的表面上形成诸如氧化硅膜或氮化硅膜的绝缘膜。接下来，通过光刻技术和干法刻蚀工艺对绝缘膜进行图案化，从而在漂移区域ND的表面上形成多个掩膜层MK。
接下来，通过使用硼(B)的离子注入并使用多个掩膜层MK作为掩膜，在漂移区域ND中形成多个p型柱区域PC。此外，多个柱区域PC在平面图中不与沟槽TR和沟槽连接部分TR a重叠，并且形成在与体区域PB或阱区域PW接触的位置处。此外，柱区域PC的杂质浓度与体区域Pb的杂质浓度大致相同。此外，这种离子注入工艺可以通过改变能量和剂量分多个步骤进行。
在这样的离子注入工艺之后，通过湿法刻蚀等去除掩膜层MK。此后，进行热处理以激活包含在体区域PB、源极区域NS和柱区域PC中的杂质。例如，在950℃至1050℃和约0.1秒的条件下，使用氮气等在惰性气体气氛中进行用于激活的该热处理。
当形成阱区域PW等时，也可以执行用于形成柱区域PC的离子注入工艺。然而，在此之后，通过涉及在高温下长时间热处理的工艺，例如用于形成栅极绝缘膜GF的工艺，柱区域PC可能被扩散超过设计值并且变得太厚。因此，如图10所示，柱区域PC形成步骤优选在栅极绝缘膜GF形成步骤之后执行。
图11示出了形成层间绝缘膜IL的步骤。
在包括源极区域NS、体区域Pb和阱区域PW的漂移区域ND的表面上，例如，通过CVD方法形成由例如氧化硅膜制成的层间绝缘膜IL。
图12示出了形成接触孔CHs和接触区域PR的步骤。
首先，通过光刻技术和干法刻蚀工艺形成接触孔CHs，该接触孔CHs穿过元件形成区域中的层间绝缘膜IL和源极区域NS并到达体区域PB。接下来，在接触孔CHs的底部进行使用硼(B)的离子注入，从而形成杂质浓度高于体区域PB的杂质浓度的接触区域PR。
图13示出了形成接触孔CHg的工艺。
通过光刻和干法刻蚀形成接触孔CHg，接触孔CHg穿过外围区域中的层间绝缘膜IL并到达栅极引线部分G1a。
接触孔CHs形成步骤和接触孔CHg形成步骤可以同时进行。在这种情况下，由于可以减少形成接触孔CHg的步骤中使用的掩膜，因此可以简化制造工艺。
然而，由于p型接触区域PR的离子注入工艺是在形成接触孔CHs的工艺之后进行的，因此p型杂质被引入到接触孔CHg底部处的栅极引出部分G1a中。因此，当同时形成接触孔CHs和接触孔CHg时，优选的是栅极引出部分G1a中包含的n型杂质浓度足够高。
图14示出了形成插塞PGs和PGg的步骤。
首先，为了嵌入接触孔CHs的内部和接触孔CHg的内部，通过例如CVD方法或溅射方法在层间绝缘膜IL上形成由钛膜和氮化钛膜的层叠膜制成的阻挡金属膜。接着，通过例如CVD方法在阻挡金属膜上形成由钨膜制成的导电膜。接着，通过CMP去除层间绝缘膜IL上的导电膜和阻挡金属膜，使阻挡金属膜和导电膜分别形成在接触孔CHs和接触孔CHg中，从而形成由阻挡金属膜和导电膜制成的插塞PGs和插塞PGg。
图15示出了形成源极电极SE和栅极布线GE的步骤。
首先，例如，通过溅射方法在层间绝缘膜IL上形成铝膜。接下来，使用光刻和干法刻蚀对铝膜进行图案化，由此，在层间绝缘膜IL上形成经由插塞PGs电连接到源极区域NS和体区域PB的源极电极SE，并且形成经由插塞PGg电连接到栅极引出部分G1a的栅极布线GE。
在图15的工艺之后，如有必要，可对半导体衬底SUB的背表面进行抛光以减小半导体衬底SUB的厚度。接着，例如通过溅射在半导体衬底SUB的背表面上形成由例如包含钛、镍和银的金属膜制成的漏极电极DE。
如上所述，制造图3所示的本实施例的半导体器件。
如上所述，虽然基于实施例具体地描述了本发明人作出的发明，但是本发明不限于实施例，在不偏离发明构思的范围内可以进行各种变化。
例如，在上述实施例中，描述了将本发明应用于n型功率MOSFET的示例。然而，每个组件的导电性可以反转，并且本发明可以应用于p型功率MOSFET。此外，下面将描述上述实施例中描述的内容的一部分。
一种半导体器件，包括：
在半导体衬底上形成的第一导电类型的第一杂质区域；
从第一杂质区域的表面到内部形成并在平面图中在第一方向延伸的第一沟槽；
在第一沟槽中经由栅极绝缘膜形成的栅极电极；以及
第一柱区域、第二柱区域和第三柱区域，每个柱区域都形成于第一杂质区域内，并且每个柱区域的底部深度都深于第一沟槽的底部深度，第一柱区域至第三柱区域具有与第一导电类型相反的第二导电类型；
其中，第一柱区域形成在第一沟槽的第一侧表面上，第二柱区域和第三柱区域形成在与第一侧表面相对的第一沟槽的第二侧表面上并且在第一方向上彼此相邻，
其中，第一柱区域的中心在第一方向上位于第二柱区域的中心和第三柱区域的中心之间，以及
其中，由连接第一柱区域的中心和第二柱区域的中心的线与连接第一柱区域的中心和第三柱区域的中心的线形成的角度θ1大于或等于60度且小于90度。
在半导体器件中，通过连接第一柱区域的中心、第二柱区域的中心和第三柱区域的中心的线形成等边三角形。
在半导体器件中，通过连接第一柱区域的中心、第二柱区域的中心和第三柱区域的中心的线形成等腰三角形。

Claims (9)

1.一种半导体器件，包括：
半导体衬底；
第一导电类型的第一杂质区域，形成在所述半导体衬底上；
多个沟槽，形成在所述第一杂质区域的表面上并且在平面图中在第一方向上延伸；
栅极电极，经由栅极绝缘膜形成在所述多个沟槽中的每一个沟槽中；以及
多个柱区域，形成在所述多个沟槽之间的所述第一杂质区域中，所述多个柱区域各自具有比所述多个沟槽的底部深度更深的底部深度，并且具有与所述第一导电类型相反的第二导电类型，
其中，所述多个沟槽包括第一沟槽和第二沟槽以及第三沟槽，所述第二沟槽和所述第三沟槽与所述第一沟槽相邻使得在与所述第一方向正交的第二方向上夹住所述第一沟槽，
其中，所述多个柱区域包括形成在所述第一沟槽和所述第二沟槽之间的第一柱区域以及形成在所述第一沟槽和所述第三沟槽之间的第二柱区域和第三柱区域，
其中，所述第二柱区域和所述第三柱区域被设置成在所述第一方向上彼此相邻，
其中，从在所述第一沟槽和所述第二沟槽之间形成的所述多个柱区域中选择的一个第一柱区域被设置为最接近所述第二柱区域和所述第三柱区域，以及
其中，由连接所述第一柱区域的中心和所述第二柱区域的中心的线与连接所述第一柱区域的中心和所述第三柱区域的中心的线定义的角度θ1大于或等于60度且小于90度。
2.根据权利要求1所述的半导体器件，其中，所述角度θ1是60度。
3.根据权利要求2所述的半导体器件，其中，在所述第二方向上，形成在所述第一沟槽内的所述栅极电极的中心与形成在所述第二沟槽内或所述第三沟槽内的所述栅极电极的中心之间的距离为LA，从所述第一柱区域的中心到所述第二柱区域的中心的距离、从所述第二柱区域的中心到所述第三柱区域的中心的距离以及从所述第一柱区域的中心到所述第三柱区域的中心的距离分别为
Figure FDA0002380216910000021
4.根据权利要求1所述的半导体器件，其中，所述角度θ1大于60度且小于或等于90度，
其中，由连接所述第一柱区域的中心和所述第二柱区域的中心的线与连接所述第二柱区域的中心和所述第三柱区域的中心的线形成的角度θ2大于或等于45度且小于60度，以及
其中，由连接所述第一柱区域的中心和所述第三柱区域的中心的线与连接所述第二柱区域的中心和所述第三柱区域的中心的线形成的角度θ3大于或等于45度且小于60度。
5.根据权利要求4所述的半导体器件，其中，在所述第二方向上，形成在所述第一沟槽内的所述栅极电极的中心与形成在所述第二沟槽内或所述第三沟槽内的所述栅极电极的中心之间的距离为LA，从所述第一柱区域的中心到所述第二柱区域的中心的距离以及从所述第一柱区域的中心到所述第三柱区域的中心的距离大于
Figure FDA0002380216910000022
Figure FDA0002380216910000023
且小于或等于
Figure FDA0002380216910000024
以及
其中，从所述第二柱区域的中心到所述第三柱区域的中心的距离大于
Figure FDA0002380216910000025
且小于或等于2×LA。
6.根据权利要求1所述的半导体器件，其中，所述多个沟槽还包括沟槽连接部分，所述沟槽连接部分在所述第二方向上延伸并且连接所述第一沟槽和所述第二沟槽，
其中，与所述栅极电极集成的栅极引出部分经由所述栅极绝缘膜形成在所述沟槽连接部分中，
其中，所述沟槽连接部分在所述第一方向上的宽度大于所述第一沟槽在所述第二方向上的宽度，以及
其中，用于连接到栅极布线的第一插塞形成在所述栅极引出部分上。
7.根据权利要求6所述的半导体器件，其中，所述多个柱区域还包括第四柱区域，所述第四柱区域与所述第一柱区域相邻使得在所述第一方向上夹住所述栅极引出部分，以及
其中，在平面图中所述第一柱区域和所述第四柱区域形成在不与所述沟槽连接部分重叠的位置处。
8.根据权利要求1所述的半导体器件，还包括：
所述第二导电类型的第二杂质区域，形成在所述第一杂质区域内，并且具有比所述多个沟槽的底部深度更浅的底部深度；
所述第一导电类型的第三杂质区域，形成在所述第二杂质区域中；
接触孔，穿透所述第三杂质区域并且到达所述第二杂质区域；
第二插塞，形成在所述接触孔内并且电连接到所述第二杂质区域和所述第三杂质区域；以及
源极电极，电连接到所述第二插塞，
其中，所述多个柱区域与所述第二杂质区域接触。
9.一种制造半导体器件的方法，包括以下步骤：
(a)制备半导体衬底；
(b)通过外延生长方法，在所述半导体衬底上形成第一导电类型的第一杂质区域；
(c)在所述第一杂质区域的表面上形成多个沟槽，使得在平面图中在第一方向上延伸；
(d)在所述多个沟槽中的每一个沟槽的内壁上形成栅极绝缘膜；
(e)经由所述栅极绝缘膜在所述多个沟槽中的每一个沟槽内形成栅极电极；
(f)在步骤(e)之后，通过离子注入，在所述多个沟槽中的每一个沟槽之间的所述第一杂质区域中形成多个柱区域，使得具有比所述多个沟槽的底部深度更深的底部，
其中，所述多个沟槽包括第一沟槽和第二沟槽以及第三沟槽，所述第二沟槽和所述第三沟槽与所述第一沟槽相邻使得在与所述第一方向正交的第二方向上夹住所述第一沟槽，
其中，所述多个柱区域包括形成在所述第一沟槽和所述第二沟槽之间的第一柱区域以及形成在所述第一沟槽和所述第三沟槽之间的第二柱区域和第三柱区域，
其中，所述第二柱区域和所述第三柱区域被设置成在所述第一方向上彼此相邻，
其中，从在所述第一沟槽和所述第二沟槽之间形成的所述多个柱区域中选择的一个第一柱区域被设置为最接近所述第二柱区域和所述第三柱区域，以及
其中，由连接所述第一柱区域的中心和所述第二柱区域的中心的线与连接所述第一柱区域的中心和所述第三柱区域的中心的线定义的角度θ1大于或等于60度且小于90度。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11362209B2 (en) * 2019-04-16 2022-06-14 Semiconductor Components Industries, Llc Gate polysilicon feed structures for trench devices

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080001217A1 (en) * 2006-07-03 2008-01-03 Nec Electronics Corporation Semiconductor device having superjunction structure and method for manufacturing the same
US7919374B2 (en) * 2004-12-10 2011-04-05 Renesas Electronics Corporation Method for manufacturing a semiconductor device
US20110241111A1 (en) * 2010-03-31 2011-10-06 Renesas Electronics Corporation Semiconductor device
WO2012105613A1 (ja) * 2011-02-02 2012-08-09 ローム株式会社 半導体装置およびその製造方法
US20150372131A1 (en) * 2014-06-24 2015-12-24 François Hébert Charged balanced devices with shielded gate trench
US20170062556A1 (en) * 2015-08-28 2017-03-02 Renesas Electronics Corporation Semiconductor device and manufacturing method thereof
CN107195679A (zh) * 2016-03-14 2017-09-22 瑞萨电子株式会社 半导体器件及其制造方法
WO2017212773A1 (ja) * 2016-06-10 2017-12-14 三菱電機株式会社 半導体装置および半導体装置の製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006093430A (ja) * 2004-09-24 2006-04-06 Nec Electronics Corp 半導体装置
JP4860929B2 (ja) * 2005-01-11 2012-01-25 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP4955958B2 (ja) * 2005-08-04 2012-06-20 ルネサスエレクトロニクス株式会社 半導体装置
JP5297706B2 (ja) * 2008-07-07 2013-09-25 ルネサスエレクトロニクス株式会社 半導体装置
JP2010056510A (ja) * 2008-07-31 2010-03-11 Nec Electronics Corp 半導体装置
JP5718627B2 (ja) * 2010-03-15 2015-05-13 ルネサスエレクトロニクス株式会社 半導体装置

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7919374B2 (en) * 2004-12-10 2011-04-05 Renesas Electronics Corporation Method for manufacturing a semiconductor device
US20080001217A1 (en) * 2006-07-03 2008-01-03 Nec Electronics Corporation Semiconductor device having superjunction structure and method for manufacturing the same
US20110241111A1 (en) * 2010-03-31 2011-10-06 Renesas Electronics Corporation Semiconductor device
WO2012105613A1 (ja) * 2011-02-02 2012-08-09 ローム株式会社 半導体装置およびその製造方法
US20150372131A1 (en) * 2014-06-24 2015-12-24 François Hébert Charged balanced devices with shielded gate trench
US20170062556A1 (en) * 2015-08-28 2017-03-02 Renesas Electronics Corporation Semiconductor device and manufacturing method thereof
CN107195679A (zh) * 2016-03-14 2017-09-22 瑞萨电子株式会社 半导体器件及其制造方法
WO2017212773A1 (ja) * 2016-06-10 2017-12-14 三菱電機株式会社 半導体装置および半導体装置の製造方法

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