KR20180026037A - 반도체 장치 - Google Patents

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Abstract

본 발명은 반도체 장치의 게이트 전극과 에피텍셜층 사이의 오버랩을 감소시켜, 소자 특성을 개선하기 위한 것이다. 상기 반도체 장치는, 제1 방향으로 연장되고, 서로 마주보는 제1 및 제2 측벽을 포함하는 핀형 패턴, 상기 제1 방향과 다른 제2 방향으로 연장되고, 서로 이격되는 제1 게이트 전극 및 제2 게이트 전극, 상기 제1 게이트 전극의 측벽 상에 형성된 제1 게이트 스페이서, 상기 제2 게이트 전극의 측벽 상에 형성된 제2 게이트 스페이서, 상기 제1 게이트 전극과 상기 제2 게이트 전극 사이에서, 상기 핀형 패턴 내에 제1 너비로 형성되는 제1 트렌치, 및 상기 제1 트렌치 하부에서, 상기 핀형 패턴 내에 상기 제1 너비보다 작은 제2 너비로 형성되는 제2 트렌치를 포함하되, 상기 핀형 패턴은, 상기 제1 측벽에 형성된 제1 변곡점과, 상기 제2 측벽에 형성된 제2 변곡점을 포함하고, 상기 제2 트렌치의 하면은 상기 제1 및 제2 변곡점보다 낮게 형성된다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것으로, 좀 더 구체적으로, 핀형 패턴을 포함하는 반도체 장치에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 형상의 실리콘 바디(body)를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티-게이트(multi-gate) 트랜지스터가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 게이트 전극과 에피텍셜층 사이의 오버랩(overlap)을 감소시키기 위해, 2차 리세스 프로파일을 갖는 에피텍셜 트렌치 구조를 형성하여, 소자 특성을 개선할 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은, 제1 방향으로 연장되고, 서로 마주보는 제1 및 제2 측벽을 포함하는 핀형 패턴, 상기 제1 방향과 다른 제2 방향으로 연장되고, 서로 이격되는 제1 게이트 전극 및 제2 게이트 전극, 상기 제1 게이트 전극의 측벽 상에 형성된 제1 게이트 스페이서, 상기 제2 게이트 전극의 측벽 상에 형성된 제2 게이트 스페이서, 상기 제1 게이트 전극과 상기 제2 게이트 전극 사이에서, 상기 핀형 패턴 내에 제1 너비로 형성되는 제1 트렌치, 및 상기 제1 트렌치 하부에서, 상기 핀형 패턴 내에 상기 제1 너비보다 작은 제2 너비로 형성되는 제2 트렌치를 포함하되, 상기 핀형 패턴은, 상기 제1 측벽에 형성된 제1 변곡점과, 상기 제2 측벽에 형성된 제2 변곡점을 포함하고, 상기 제2 트렌치의 하면은 상기 제1 및 제2 변곡점보다 낮게 형성된다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은, 제1 방향으로 연장되고, 서로 마주보는 제1 및 제2 측벽을 포함하는 핀형 패턴, 상기 제1 방향과 다른 제2 방향으로 연장되고, 서로 이격되는 제1 게이트 전극 및 제2 게이트 전극, 상기 제1 게이트 전극의 측벽 상에 형성되고, 상기 핀형 패턴의 상기 제1 측벽 상에 형성된 제1 서브 게이트 스페이서 및 상기 핀형 패턴의 상기 제2 측벽 상에 형성된 제2 서브 게이트 스페이서를 포함하는 제1 게이트 스페이서, 상기 제1 게이트 전극과 상기 제2 게이트 전극 사이에서, 상기 핀형 패턴 내에 제1 너비로 형성되는 제1 트렌치, 및 상기 제1 트렌치 하부에서, 상기 핀형 패턴 내에 상기 제1 너비보다 작은 제2 너비로 형성되는 제2 트렌치를 포함하되, 상기 제2 방향으로 측정한 상기 제1 서브 게이트 스페이서 및 상기 제2 서브 게이트 스페이서 사이의 제1 간격은, 동일 평면 내에서 상기 제2 방향으로 측정한 상기 핀형 패턴의 상기 제1 측벽 및 상기 제2 측벽 사이의 제2 간격보다 크게 형성된다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 2는 도 1의 A - A 및 B - B를 따라서 절단한 단면도이다.
도 3은 도 2의 S 영역을 확대하여 도시한 도면이다.
도 4는 도 1의 C - C를 따라서 절단한 단면도이다.
도 5는 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 6은 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 7은 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 8은 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 9 및 도 10은 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 11은 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 12는 본 발명의 제8 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 13은 본 발명의 제9 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 14는 본 발명의 제10 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
이하에서, 도 1 내지 도 14를 이용하여, 본 발명의 몇몇 실시예에 따른 반도체 장치에 대해 설명한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 2는 도 1의 A - A 및 B - B를 따라서 절단한 단면도이다. 도 3은 도 2의 S 영역을 확대하여 도시한 도면이다. 도 4는 도 1의 C - C를 따라서 절단한 단면도이다.
도 1 내지 도 4를 참조하면, 본 발명의 제1 실시예에 따른 반도체 장치는 핀형 패턴(F1), 필드 절연막(110), 제1 게이트 전극(210), 제2 게이트 전극(220), 제1 게이트 스페이서(215), 제2 게이트 스페이서(225), 제1 트렌치(T1), 제2 트렌치(T2) 등을 포함할 수 있다.
기판(100)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
핀형 패턴(F1)은 기판(100)으로부터 돌출되어 있을 수 있다. 필드 절연막(110)은 핀형 패턴(F1)의 측면 일부를 덮고 있기 때문에, 핀형 패턴(F1)의 적어도 일부는 필드 절연막(110)보다 위로 돌출되어 있다. 즉, 제1 핀형 액티브 패턴의 상면(110a) 중 일부는 필드 절연막(110)의 상면보다 위로 돌출되어 있다.
핀형 패턴(F1)은 필드 절연막(110)에 의해 정의된다. 핀형 패턴(F1)은 제1 방향(X)을 따라서 길게 연장될 수 있다. 필드 절연막(110)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합 중 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
핀형 패턴(F1)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 핀형 패턴(F1)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 핀형 패턴(F1)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
구체적으로, IV-IV족 화합물 반도체를 예로 들면, 핀형 패턴(F1)은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체를 예로 들면, 핀형 패턴(F1)은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
본 발명의 실시예들에 따른 반도체 장치에서, 핀형 패턴(F1)은 실리콘을 포함하는 실리콘 핀형 액티브 패턴인 것으로 설명한다.
제1 게이트 전극(210)은 제2 방향(Y)으로 연장되어, 핀형 패턴(F1)과 교차하도록 형성될 수 있다. 제1 게이트 전극(210)은 핀형 패턴(F1) 및 필드 절연막(110) 상에 형성될 수 있다.
제2 게이트 전극(220)은 제2 방향(Y)으로 연장되어, 핀형 패턴(F1)과 교차하도록 형성될 수 있다. 제2 게이트 전극(220)은 제1 게이트 전극(210)과 나란하게 형성될 수 있다. 제2 게이트 전극(220)은 핀형 패턴(F1) 및 필드 절연막(110) 상에 형성될 수 있다.
제1 게이트 전극(210)과 제2 게이트 전극(220)은 제1 방향(X)으로 배열되어 있을 수 있다.
제1 게이트 전극(210)은 금속층(MG1, MG2)을 포함할 수 있다. 제1 게이트 전극(210)은 도시된 것과 같이, 2층 이상의 금속층(MG1, MG2)이 적층될 수 있다. 제1 금속층(MG1)은 일함수 조절을 하고, 제2 금속층(MG2)은 제1 금속층(MG1)에 의해 형성된 공간을 채우는 역할을 한다. 예를 들어, 제1 금속층(MG1)은 TiN, TaN, TiC, 및 TaC 중 적어도 하나를 포함할 수 있다. 또한, 제2 금속층(MG2)은 W 또는 Al을 포함할 수 있다. 또는, 제1 게이트 전극(210)은 금속이 아닌, Si, SiGe 등으로 이루어질 수도 있다. 이러한 제1 게이트 전극(210)은 예를 들어, 리플레이스먼트(replacement) 공정을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
제2 게이트 전극(220)도 제1 게이트 전극(210)과 같이 제1 금속층(MG1)와 제2 금속층(MG2)을 포함할 수 있다. 제2 게이트 전극(220)에 대한 설명은 제1 게이트 전극(210)에 관한 설명과 실질적으로 동일할 수 있다.
이러한 제1 게이트 전극(210) 및 제2 게이트 전극(220)은 예를 들어, 리플레이스먼트 공정(replacement process)(또는 게이트 라스트 공정(gate last process))을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
본 상세한 설명에서 비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
게이트 절연막(211, 212)은 핀형 패턴(F1)과 제1 게이트 전극(210) 사이에 형성될 수 있다. 게이트 절연막(211, 212)은 계면막(211)과 고유전율 절연막(212)을 포함할 수 있다.
계면막(211)은 핀형 패턴(F1)의 일부를 산화시켜 형성될 수 있다. 계면막(211)은 필드 절연막(110)의 상면보다 위로 돌출된 핀형 패턴(F1)의 프로파일을 따라서 형성될 수 있다. 핀형 패턴(F1)이 실리콘을 포함하는 실리콘 핀형 패턴이 경우, 계면막(211)은 실리콘 산화막을 포함할 수 있다.
도 4에서, 계면막(211)은 필드 절연막(110)의 상면을 따라서 형성되지 않는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 계면막(211)의 형성 방법에 따라서, 계면막(211)은 필드 절연막(110)의 상면을 따라서 형성될 수도 있다.
또는, 필드 절연막(110)이 실리콘 산화물을 포함하는 경우여도, 필드 절연막(110)에 포함된 실리콘 산화물의 물성과 계면막(211)에 포함된 실리콘 산화막의 물성이 다를 경우, 계면막(211)은 필드 절연막(110)의 상면을 따라서 형성될 수도 있다.
고유전율 절연막(212)은 계면막(211)과 제1 게이트 전극(210) 사이에 형성될 수 있다. 필드 절연막(110)의 상면보다 위로 돌출된 핀형 패턴(F1)의 프로파일을 따라서 형성될 수 있다. 또한, 고유전율 절연막(212)은 제1 게이트 전극(210)과 필드 절연막(110) 사이에 형성될 수 있다.
고유전율 절연막(212)은 예를 들어, 실리콘 산질화물, 실리콘 질화물, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제2 게이트 전극(220)도 게이트 절연막(221, 222)을 포함할 수 있다. 제2 게이트 전극(220)와 게이트 절연막(221, 222)에 대한 설명은 제1 게이트 전극(210)의 게이트 절연막(211, 212)에 관한 설명과 실질적으로 동일할 수 있다.
제1 게이트 스페이서(215)는 제2 방향(Y)으로 연장된 제1 게이트 전극(210)의 측벽 상에 형성될 수 있다. 제2 게이트 스페이서(225)는 제2 방향(Y)으로 연장된 제2 게이트 전극(220)의 측벽 상에 형성될 수 있다.
제1 게이트 스페이서(215) 및 제2 게이트 스페이서(225)는 각각 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 제1 게이트 스페이서(215) 및 제2 게이트 스페이서(225)는 각각 단일막으로 도시되었지만, 이에 제한되는 것은 아니며, 다중막의 구조를 가질 수 있음은 물론이다.
여기에서, 소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
제1 트렌치(T1)는 제1 게이트 전극(210)과 제2 게이트 전극(220) 사이에 형성될 수 있다. 좀 더 구체적으로, 제1 트렌치(T1)는 서로 마주보는 제1 게이트 스페이서(215) 및 제2 게이트 스페이서(225) 사이에 형성될 수 있다.
제1 트렌치(T1)는 제1 너비(도 3의 W11)로 형성될 수 있다. 구체적으로, 제1 트렌치(T1)의 제1 너비(W11)는 서로 마주보는 제1 게이트 전극(210)의 측벽 및 제2 게이트 전극(220)의 측벽 사이의 너비(도 3의 W14)보다 작고, 서로 마주보는 제1 게이트 스페이서(215)의 외벽 및 제2 게이트 스페이서(225)의 외벽 사이의 너비(W13)보다 크게 형성될 수 있다.
제1 트렌치(T1)는 제1 게이트 전극(210) 또는 제2 게이트 전극(220)과 오버랩되지 않을 수 있다. 또한, 제1 트렌치(T1)의 일 측벽은 제1 게이트 스페이서(215) 또는 제2 게이트 스페이서(225)과 오버랩되도록 제1 게이트 스페이서(215) 또는 제2 게이트 스페이서(225)의 하부에 형성될 수 있다. 이때, 제1 트렌치(T1)의 일측벽(T1_L) 및 제1 게이트 스페이서(215)의 측벽과, 제1 트렌치(T1)의 타측벽(T1_R) 및 제2 게이트 스페이서(225)의 측벽은 일렬로 정렬되어 있지 않을 수 있다.
제1 트렌치(T1)의 서로 마주보는 양 측벽의 너비는, 핀형 패턴(F1)의 상부에서 하부까지, 제1 너비(W11)로 일정하게 형성될 수 있다. 즉, 제1 트렌치(T1)의 일측벽은 핀형 패턴(F1)의 상부에서 하부 방향으로 수직으로 연장되도록 형성될 수 있다. 예를 들어, 제1 트렌치(T1)의 일 측벽은 기판(100)의 상면에 수직일 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니고, 이후 자세히 설명하겠으나, 제1 트렌치(T1)는 모서리가 라운드(round)진 U-형태(U-shape)의 프로파일(profile)을 갖거나, 모서리가 사선인 프로파일을 가질 수 있다. 이때, 제1 트렌치(T1)의 서로 마주보는 양 측벽의 너비는 최하면으로 갈수록 감소할 수 있다.
제2 트렌치(T2)는 제1 게이트 전극(210)과 제2 게이트 전극(220) 사이에 형성될 수 있다. 좀 더 구체적으로, 제2 트렌치(T2)는 제1 트렌치(T1)의 하부에 형성될 수 있다. 제2 트렌치(T2)도 핀형 패턴(F1) 내에 형성된다. 이때, 제2 트렌치(T2)는 제1 트렌치(T1)보다 깊게 형성되며, 제1 트렌치(T1)와 제2 트렌치(T2)는 계단 모양의 프로파일(profile)을 형성할 수 있다.
제2 트렌치(T2)는 제1 트렌치(T1)의 제1 너비(W11)보다 작은 제2 너비(도 3의 W12)로 형성될 수 있다. 구체적으로, 제2 트렌치(T2)의 제2 너비(W12)는 서로 마주보는 제1 게이트 스페이서(215)의 외벽 및 제2 게이트 스페이서(225)의 외벽 사이의 너비(W13)보다 작게 형성될 수 있다.
또한, 제2 트렌치(T2)는 제1 트렌치(T1)보다 깊게 형성될 수 있다. 예를 들어, 핀형 패턴(F1)의 상면으로부터 측정한 제2 트렌치(T2)의 깊이(D11+D12)는 제1 트렌치(T1)의 하면의 깊이(D11)보다 클 수 있다.
제2 트렌치(T2)는 제1 게이트 전극(210) 또는 제2 게이트 전극(220)과 오버랩되지 않을 수 있다. 또한, 제2 트렌치(T2)는 제1 게이트 스페이서(215) 또는 제2 게이트 스페이서(225)와도 오버랩되지 않을 수 있다.
제2 트렌치(T2)의 서로 마주보는 양 측벽의 너비는, 핀형 패턴(F1)의 상부에서 하부까지, 제2 너비(W12)로 일정하게 형성될 수 있다. 즉, 제2 트렌치(T2)의 일측벽은 핀형 패턴(F1)의 상부에서 하부 방향으로 수직으로 연장되도록 형성될 수 있다. 예를 들어, 제2 트렌치(T2)의 일 측벽은 기판(100)의 상면에 수직일 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니고, 이후 자세히 설명하겠으나, 제2 트렌치(T2)는 모서리가 라운드(round)진 U-형태(U-shape)의 프로파일(profile)을 갖거나, 모서리가 사선인 프로파일을 가질 수 있다. 이때, 제2 트렌치(T2)의 서로 마주보는 양 측벽의 너비는 최하면으로 갈수록 감소할 수 있다.
이를 통해, 제1 트렌치(T1)와 제2 트렌치(T2)는 핀형 패턴(F1) 내에서, 2차 리세스 구조를 형성할 수 있다. 본 발명의 2차 리세스 구조의 프로파일은 게이트 전극과 에피텍셜층 사이의 오버랩을 최소화할 수 있고, 이를 통해, 트랜지스터의 채널과 충분한 거리를 확보할 수 있어, 반도체 소자 특성을 개선시킬 수 있다.
기판(100)의 상면으로부터 제1 트렌치(T1)의 하면까지의 높이(h11)는, 필드 절연막(110)의 상면까지의 높이(h21)보다 클 수 있다. 즉, 제1 트렌치(T1)는 필드 절연막(110)보다 위에 형성될 수 있다.
기판(100)의 상면으로부터 제2 트렌치(T2)의 하면까지의 높이(h12)는, 필드 절연막(110)의 상면까지의 높이(h21)보다 작을 수 있다. 즉, 제2 트렌치(T2)는 제1 트렌치(T1)의 내에서, 필드 절연막(110)의 상면보다 깊게 형성될 수 있다. 다만, 후술하겠으나, 본 발명이 이에 한정되는 것은 아니다.
에피텍셜층(130)은 제1 게이트 전극(210) 및 제2 게이트 전극(220) 사이에, 핀형 패턴(F1) 상에 형성된다. 이때, 에피텍셜층(130)은 일체로 제1 트렌치(T1) 및 제2 트렌치(T2)의 프로파일을 따라 형성될 수 있다. 본 발명의 실시예들에 따른 반도체 장치에서, 에피텍셜층(130)은 채널 영역 상에 각각 형성된 제1 게이트 전극(210) 및 제2 게이트 전극(220)에 공통되는 공유 소오스/드레인일 수 있다.
에피텍셜층(130)의 외주면은 다양한 형상일 수 있다. 예를 들어, 에피텍셜층(130)의 외주면은 다이아몬드 형상, 원 형상 및 직사각형 형상 중 적어도 하나일 수 있다. 도 4에서는 예시적으로 다이아몬드 형상을 도시하였다.
에피텍셜층(130)은 제1 트렌치(T1) 및 제2 트렌치(T2)를 채울 수 있다. 에피텍셜층(130)은 제1 게이트 스페이서(215)의 바닥면의 적어도 일부 및 제2 게이트 스페이서(225)의 바닥면의 적어도 일부와 접할 수 있다.
본 발명의 실시예에 따른 반도체 장치가 PMOS 트랜지스터인 경우, 에피텍셜층(130)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 예를 들어, 압축 스트레스 물질은 핀형 패턴(F1)에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
이와는 달리, 본 발명의 실시예에 따른 반도체 장치가 NMOS 트랜지스터인 경우, 에피텍셜층(130)은 인장 스트레스 물질을 포함할 수 있다. 예를 들어, 핀형 패턴(F1)이 실리콘일 때, 에피텍셜층(130)은 실리콘보다 격자 상수가 작은 물질(예를 들어, SiC)일 수 있다. 예를 들어, 인장 스트레스 물질은 핀형 패턴(F1)에 인장 스트레스를 가하여 채널 영역의 캐리어의 이동도를 향상시킬 수 있다.
층간 절연막(190)은 핀형 패턴(F1)과 에피텍셜층(130) 등을 덮을 수 있다. 도면에 명확히 도시되지는 않았으나, 층간 절연막(190)은 제1 게이트 전극(210), 제2 게이트 전극(220), 제1 게이트 스페이서(215), 및 제2 게이트 스페이서(225)를 덮을 수 있다. 층간 절연막(190)은 필드 절연막(110) 상에 형성될 수 있다.
층간 절연막(190)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 낮은 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Torene SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
한편, 도 2의 B - B를 절단한 단면을 참고하면, 핀형 패턴(F1)은 서로 마주보는 제1 측벽(F1a)과 제2 측벽(F1b)을 포함한다. 제1 측벽(F1a)은 제1 변곡점(P1)을 포함하고, 제2 측벽(F1b)은 제2 변곡점(P2)을 포함한다. 제1 변곡점(P1) 및 제2 변곡점(P2)은 동일 평면상에 형성될 수 있다. 핀형 패턴(F1)에서, 제1 변곡점(P1) 및 제2 변곡점(P2)보다 높은 부분은 핀 하이트(Fin Height)로 정의될 수 있다. 본 발명에서 핀형 패턴(F1)의 핀 하이트(D21)는 핀형 패턴(F1)의 상면에서 제1 트렌치(T1)의 하면까지의 깊이(D11)와 동일할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
제1 변곡점(P1) 및 제2 변곡점(P2)보다 낮은 부분의 핀형 패턴(F1)은 필드 절연막(110)과 접하고, 제1 변곡점(P1) 및 제2 변곡점(P2)보다 높은 부분의 제1 핀형 패턴(110)은 계면막(211)과 접할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
필드 절연막(110)은 핀형 패턴(F1)의 일부와 접촉할 수 있다. 핀형 패턴(F1)의 제1 측벽(F1a)의 일부와, 핀형 패턴(F1)의 제2 측벽(F1b)의 일부는 필드 절연막(110)과 접할 수 있다.
기판(100)의 상면에서 제1 변곡점(P1) 또는 제2 변곡점(P2)까지의 높이(h21)는 기판(100)의 상면에서 제1 트렌치(T1)의 하면까지의 높이(h11)와 동일할 수 있다. 즉, 제1 변곡점(P1) 또는 제2 변곡점(P2)과 제1 트렌치(T1)의 하면은 동일평면 상에 배치될 수 있다. 이 경우, 제2 트렌치(T2)는 제1 변곡점(P1) 또는 제2 변곡점(P2)보다 아래에 위치할 수 있다. 즉, 기판(100)의 상면에서 제1 변곡점(P1) 또는 제2 변곡점(P2)까지의 높이(h21)는 기판(100)의 상면에서 제2 트렌치(T2)의 하면까지의 높이(h12)보다 클 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
또한, 기판(100)의 상면에서 제1 변곡점(P1) 또는 제2 변곡점(P2)까지의 높이(h21)는, 기판(100)의 상면에서 필드 절연막(110)의 상면까지의 높이(h22)보다 클 수 있다. 이 경우, 기판(100)의 상면에서 필드 절연막(110)의 상면까지의 높이(h21)는, 제1 트렌치(T1)의 하면까지의 높이(h11)보다는 작고, 제2 트렌치(T2)의 하면까지의 높이(h12)보다는 클 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 제1 변곡점(P1) 또는 제2 변곡점(P2)과 필드 절연막(110)의 상면은 동일 평면 상에 배치되거나, 필드 절연막(110)의 상면이 제1 변곡점(P1) 또는 제2 변곡점(P2)보다 더 위에 배치될 수 있다.
도 4를 참고하면, 본 발명의 제1 실시예에 따른 반도체 장치의 에피텍셜층(130)의 외주면은 다이아몬드 형상을 포함한다. 에피텍셜층(130)은 핀형 패턴(F1)의 상면에서 제2 트렌치(T2)의 하면까지의 깊이(D11+D12)와 동일한 높이로 형성될 수 있다.
이때, 기판(100)을 기준으로, 에피텍셜층(130)의 하면까지의 높이(h12)는 필드 절연막(110)의 상면까지의 높이(h22)보다 낮을 수 있다. 또한, 필드 절연막(110)의 상면은 필드 절연막(110)의 상면과 핀형 패턴(F1)이 접하는 지점보다 높을 수 있다. 즉, 필드 절연막(110)의 상면은 핀형 패턴(F1)에 가까워 짐에 따라, 기판(100)의 상면에 가까워질 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
한편, 핀형 패턴(F1)은 제1 깊이(h22-h23)의 얕은 트렌치(shallow trench)(ST)에 의해 정의되고, 액티브 영역은 얕은 트렌치(ST) 보다 깊은 제2 깊이(h22)의 깊은 트렌치(deep trench)(DT)에 의해 정의될 수 있다.
본 발명의 일 실시예에 따른 반도체 장치에서, 얕은 트렌치(ST) 및 깊은 트렌치(DT)는 핀형 패턴(F1)의 양측에 배치될 수 있다.
얕은 트렌치(ST)와 깊은 트렌치(DT)는 바로 인접하여 배치될 수 있다. 여기서, 바로 인접한다는 의미는, 깊은 트렌치(DT)와 얕은 트렌치(ST) 사이에, 다른 얕은 트렌치가 배치되지 않는다는 의미이다.
필드 절연막(110)은 얕은 트렌치(ST)의 일부 및 깊은 트렌치(DT)의 일부를 채우도록 형성될 수 있다.
도 2에서 도시된 것과 같이, 액티브 영역에 형성된 핀형 패턴의 수가 1개인 경우, 핀형 패턴(F1)의 제1 측벽(F1a) 및 핀형 패턴(F1)의 제2 측벽(F1b)은 각각 얕은 트렌치(ST)의 바닥을 통해 깊은 트렌치(DT)와 연결될 수 있다.
도면에 명확히 도시하지는 않았으나, 본 발명의 반도체 장치는 얕은 트렌치(ST)의 바닥에서 돌출되어 형성되는 돌출 구조를 포함할 수 있다. 돌출 구조는 제1 얕은 트렌치(ST1)과 깊은 트렌치(DT)의 경계에 위치할 수 있다.
도 5는 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 이하에서는, 설명의 편의상, 도 1 내지 도 4를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 5를 참조하면, 본 발명의 제2 실시예에 따른 반도체 장치의 에피텍셜층(130)의 외주면은 육각 형상을 포함한다. 이때, 에피텍셜층(130)의 상면의 길이(W21)는 에피텍셜층(130)의 하면의 길이(W22)보다 작을 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 에피텍셜층(130)은 에피텍셜층(130)의 이러한 형상은 이론적인 형상을 도식화 한 것으로, 실제 제품의 경우, 각 모서리 부분이 라운드지도록 형성될 수 있다.
도 6은 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 이하에서는, 설명의 편의상, 도 1 내지 도 4를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 6을 참조하면, 본 발명의 제3 실시예에 따른 반도체 장치의 에피텍셜층(130)은 제1 에피층(132), 제2 에피층(134) 및 제3 에피층(136)을 포함할 수 있다.
제1 에피층(132)은 핀형 패턴(F1)의 상면에 형성되고, 외주면이 둥근 반원 형태로 형성될 수 있다. 제1 에피층(132)은 에피텍셜층(130)을 성장시키는 중간 단계에서 형성될 수 있다.
제2 에피층(134)은 제1 에피층(132)의 상면을 덮도록 형성되며, 제2 에피층(134)의 외주면은 다이아몬드 형상, 원 형상 및 직사각형 형상 중 적어도 하나일 수 있다. 도 6에서는 예시적으로 다이아몬드 형상을 도시하였으나, 본 발명이 이에 한정되는 것은 아니다.
제3 에피층(136)은 제2 에피층(134)의 상면을 덮도록 형성되며, 일정한 두께로 컨포멀하게 제2 에피층(134)의 외주면 상에 형성될 수 있다.
제1 내지 제3 에피층(132, 134, 136)은 서로 다른 공정 내에서 형성될 수 있다. 핀형 패턴(F1) 상에 에피텍셜층(130)을 성장시키는 방법으로는, 고상 에피택시 기술(solid phase epitaxy, SPE), 액상 에피택시 기술(liquid phase epitaxy, LPE) 및 기상 에피택시 기술(vapor phase epitaxy, VPE) 중 어느 하나가 사용될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
도 7은 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 이하에서는, 설명의 편의상, 도 1 내지 도 4를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 7을 참조하면, 본 발명의 제4 실시예에 따른 반도체 장치는, 앞서 도 1 내지 도 4를 참조하여 설명한 본 발명의 제1 실시예에 따른 반도체 장치와 실질적으로 동일하다. 다만, 제1 트렌치(T1)는 핀형 패턴(F1)의 최상면으로 갈수록 너비가 감소하는 형상을 가질 수 있다. 이때, 제1 트렌치(T1)의 각 모서리 부분은 라운드 형상, 사선 형상 또는 턱진 구조 형상를 가질 수 있다.
마찬가지로, 제2 트렌치(T2)의 각 모서리는 라운드 형상 또는 사선 형상을 가질 수 있다.
이때, 에피텍셜층(130)는 제1 게이트 스페이서(215) 또는 제2 게이트 스페이서(225)의 하면과 접하지 않을 수 있다.
이와 같은 제1 트렌치(T1) 및 제2 트렌치(T2)의 프로파일은, 본 발명의 반도체 장치에서, 게이트 전극과 에피텍셜층 사이의 오버랩을 최소화할 수 있고, 트랜지스터의 채널과의 일정 거리를 확보하여 게이트 전극과 에피텍셜층 사이의 숏 채널 마진(short channel margin)을 추가로 감소시킬 수 있으며, 이를 통해, 반도체 소자 특성을 개선시킬 수 있다.
도 8은 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 이하에서는, 설명의 편의상, 도 1 내지 도 4를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 8을 참조하면, 본 발명의 제5 실시예에 따른 반도체 장치에서, 에피텍셜층(130)은 상승된 소오스/드레인일 수 있다. 즉, 에피텍셜층(130)의 최상면은 핀형 패턴(F1)의 상면보다 위로 돌출되어 있을 수 있다. 또한, 에피텍셜층(130)의 최상면은 제1 게이트 전극(210) 및 제2 게이트 전극(220)의 하면보다 위에 형성될 수 있다. 에피텍셜층(130)은 제1 게이트 스페이서(215) 또는 제2 게이트 스페이서(225)의 측벽의 하부에 접할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
도 9 및 도 10은 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 이하에서는, 설명의 편의상, 도 1 내지 도 4를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 9를 참조하면, 본 발명의 제6 실시예에 따른 반도체 장치의 필드 절연막(110)은 핀형 패턴(F1)의 일부와 접촉할 수 있다. 핀형 패턴(F1)의 제1 측벽(F1a)의 일부와, 핀형 패턴(F1)의 제2 측벽(F1b)의 일부는 필드 절연막(110)과 접할 수 있다.
이때, 기판(100)의 상면에서 필드 절연막(110)의 상면까지의 높이(h3)는, 기판(100)의 상면에서 제2 트렌치(T2)의 하면까지의 높이(h12)보다 작을 수 있다. 즉, 필드 절연막(110)의 상면은 제2 트렌치(T2)의 하면보다 아래에 위치할 수 있다.
이에 따라, 기판(100)의 상면에서 제1 트렌치(T1)의 상면까지의 높이(h11)는, 기판(100)의 상면에서 필드 절연막(110)의 상면까지의 높이(h3)보다 크다. 이 경우에도, 제1 변곡점(P1) 또는 제2 변곡점(P2)과 필드 절연막(110)의 상면은 동일 평면 상에 배치될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
도 10을 참조하면, 본 발명의 제6 실시예에 따른 반도체 장치의 에피텍셜층(130)의 외주면은 다이아몬드 형상을 포함하고, 에피텍셜층(130)은 핀형 패턴(F1)의 상면에서 제2 트렌치(T2)의 하면까지의 깊이(D11+D12)와 동일한 높이로 형성될 수 있다.
이때, 기판(100)을 기준으로, 에피텍셜층(130)의 하면까지의 높이(h12)는 필드 절연막(110)의 상면까지의 높이(h3)보다 클 수 있다. 즉, 필드 절연막(110)의 상면은 필드 절연막(110)의 상면과 핀형 패턴(F1)이 접하는 지점보다 낮을 수 있다. 이때, 필드 절연막(110)의 상면은 핀형 패턴(F1)에 가까워 짐에 따라, 기판(100)의 상면으로부터 멀어질 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
도 11은 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 이하에서는, 설명의 편의상, 도 9 및 도 10을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 11을 참조하면, 본 발명의 제7 실시예에 따른 반도체 장치의 에피텍셜층(130)은 핀형 패턴(F1)의 측면이 일부를 덮을 수 있다. 구체적으로, 에피텍셜층(130)은 핀형 패턴(F1)의 측면 상부, 및 핀형 패턴(F1)의 상면으로부터 에피텍셜 성장 공정을 통하여 형성될 수 있다. 따라서, 에피텍셜층(130)은 핀형 패턴(F1)의 측면 상부, 및 핀형 패턴(F1)의 상면에 접할 수 있다. 이를 통해, 본 발명의 반도체 장치는 넓은 면적의 소오스/드레인 영역을 확보할 수 있으며, 반도체 소자의 동작 특성도 개선시킬 수 있다.
에피텍셜층(130)의 외주면은 다이아몬드 형상을 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 다각형, 타원형 등의 형상을 포함할 수 있다. 제3 방향(Z축)으로 측정한 에피텍셜층(130)의 높이는, 핀형 패턴(F1)의 상면에서 제2 트렌치(T2)의 하면까지의 깊이(도 9의 D11+D12)보다 크게 형성될 수 있다.
기판(100)을 기준으로, 에피텍셜층(130)의 하면까지의 높이(h12)는 필드 절연막(110)의 상면까지의 높이(h3)보다 클 수 있다. 즉, 필드 절연막(110)의 상면은 필드 절연막(110)의 상면과 핀형 패턴(F1)이 접하는 지점보다 낮을 수 있다. 이때, 필드 절연막(110)의 상면은 핀형 패턴(F1)에 가까워 짐에 따라, 기판(100)의 상면으로부터 가까워지도록 형성될 수 있다. 이때, 에피텍셜층(130)의 일부는 필드 절연막(110)의 상면보다 아래에 위치할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
도 12는 본 발명의 제8 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 이하에서는, 설명의 편의상, 도 1 내지 도 4를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 12는 핀형 패턴(F1), 제1 게이트 스페이서(215) 및 제2 게이트 스페이서(225)의 단면을 설명하기 위해 X-Y 평면을 도시한 도면이다.
도 12를 참조하면, 본 발명의 제7 실시예에 따른 반도체 장치의 제1 게이트 스페이서(215)는 제1 서브 게이트 스페이서(215_1)와, 제2 서브 게이트 스페이서(215_2)를 포함한다.
제1 서브 게이트 스페이서(215_1)는 제1 게이트 전극(210)의 측벽 상에 형성되고, 핀형 패턴(F1)의 제1 측벽(F1a) 상에 형성되어, 제1 측벽(F1a)의 일부와 접할 수 있다. 제2 서브 게이트 스페이서(215_2)는 제1 게이트 전극(210)의 측벽 상에 형성되고, 핀형 패턴(F1)의 제2 측벽(F1b) 상에 형성되어, 제2 측벽(F1b)의 일부와 접할 수 있다.
마찬가지로, 제2 게이트 스페이서(225)는 제3 서브 게이트 스페이서(225_1)와, 제4 서브 게이트 스페이서(225_2)를 포함한다. 제3 서브 게이트 스페이서(225_1)는 제2 게이트 전극(220)의 측벽 상에 형성되고, 핀형 패턴(F1)의 제1 측벽(F1a) 상에 형성되어, 제1 측벽(F1a)의 일부와 접할 수 있다. 제2 서브 게이트 스페이서(225_2)는 제2 게이트 전극(220)의 측벽 상에 형성되고, 핀형 패턴(F1)의 제2 측벽(F1b) 상에 형성되어, 제2 측벽(F1b)의 일부와 접할 수 있다.
제1 트렌치(T1)는 제1 서브 게이트 스페이서(215_1)와 제2 서브 게이트 스페이서(215_2) 사이, 그리고 제3 서브 게이트 스페이서(225_1)와 제4 서브 게이트 스페이서(225_2) 사이에 형성될 수 있다.
제1 트렌치(T1)를 생성하는 공정에서, 핀형 패턴(F1)와 접하는 제1 게이트 스페이서(215)의 일부와 제2 게이트 스페이서(225)의 일부는 핀형 패턴(F1)과 함께 식각될 수 있다. 그 결과, 제1 트렌치(T1)와 제1 게이트 스페이서(215) 및 제2 게이트 스페이서(225)이 오버랩되는 영역에서, 제1 트렌치(T1)의 간격은 확장될 수 있다.
예를 들어, 제2 방향(Y)으로 측정한 제1 서브 게이트 스페이서(215_1)와 제2 서브 게이트 스페이서(215_2) 사이의 제1 간격(D31)은, 동일 평면 내에서 상기 제2 방향(Y)으로 측정한 핀형 패턴(F1)의 제1 측벽(F1a)과 제2 측벽(F1b) 사이의 제2 간격(D32)보다 크게 형성될 수 있다. 따라서, 제2 방향(Y)으로 측정한 에피텍셜층(130)의 두께는, 상기 제2 방향(Y)으로 측정한 핀형 패턴(F1)의 두께보다 크게 형성될 수 있다.
이때, 제1 서브 게이트 스페이서(215_1)와 제2 서브 게이트 스페이서(215_2)의 단면은 계단 모양의 프로파일을 가질 수 있다.
제1 트렌치(T1)는 제1 게이트 전극(210)과 제2 게이트 전극(220) 사이에 형성될 수 있다. 좀 더 구체적으로, 제1 트렌치(T1)는 서로 마주보는 제1 게이트 스페이서(215) 및 제2 게이트 스페이서(225) 사이에 형성될 수 있다.
제1 트렌치(T1)는 제1 너비(W11)로 형성될 수 있다. 이때, 제1 트렌치(T1)의 제1 너비(W11)는 서로 마주보는 제1 게이트 전극(210)의 측벽 및 제2 게이트 전극(220)의 측벽 사이의 너비(W14)보다 작고, 서로 마주보는 제1 게이트 스페이서(215)의 외벽 및 제2 게이트 스페이서(225)의 외벽 사이의 너비(W13)보다 크게 형성될 수 있다.
제2 트렌치(T2)는 제1 트렌치(T1)의 중앙에 형성될 수 있다. 제2 트렌치(T2)는 핀형 패턴(F1) 내에 형성된다. 이때, 제2 트렌치(T2)는 제1 트렌치(T1)보다 깊게 형성되며, 제1 트렌치(T1)와 제2 트렌치(T2)는 계단 모양의 프로파일을 형성할 수 있다.
제2 트렌치(T2)는 제1 트렌치(T1)의 제1 너비(W11)보다 작은 제2 너비(W12)로 형성될 수 있다. 구체적으로, 제2 트렌치(T2)의 제2 너비(W12)는 서로 마주보는 제1 게이트 스페이서(215)의 외벽 및 제2 게이트 스페이서(225)의 외벽 사이의 너비(W13)보다 작게 형성될 수 있다.
제2 방향(Y)으로 측정한 제2 트렌치(T2)의 폭(D33)은, 동일 평면 내에서 상기 제2 방향(Y)으로 측정한 핀형 패턴(F1)의 제1 측벽(F1a)과 제2 측벽(F1b) 사이의 제2 간격(D32)과 같거나 크게 형성될 수 있다. 또한, 제2 방향(Y)으로 측정한 제2 트렌치(T2)의 폭(D33)은, 동일 평면 내에서 상기 제2 방향(Y)으로 측정한 제1 트렌치(T1)의 제1 간격(D31)보다 작을 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
에피텍셜층(130)은 제1 게이트 전극(210) 및 제2 게이트 전극(220) 사이에, 핀형 패턴(F1) 상에 형성된다. 이때, 에피텍셜층(130)은 일체로 제1 트렌치(T1) 및 제2 트렌치(T2)의 프로파일을 따라 형성될 수 있다.
제2 방향(Y)으로 측정한 에피텍셜층(130)의 단면은, 핀형 패턴(F1)의 단면보다 크게 형성될 수 있다. 에피텍셜층(130)의 일부는 핀형 패턴(F1)과 접할 수 있으며, 핀형 패턴(F1)과 접하는 에피텍셜층(130)의 단면은 핀형 패턴(F1)의 단면보다 크게 형성될 수 있다. 에피텍셜층(130)는 제1 게이트 스페이서(215) 및 제2 게이트 스페이서(225) 사이에 형성되며, 제1 게이트 스페이서(215) 및 제2 게이트 스페이서(225)의 외면에 접할 수 있다.
이를 통해, 본 발명의 반도체 장치의 제1 트렌치(T1) 및 제2 트렌치(T2)의 2차 리세스 구조의 프로파일은 게이트 전극과 에피텍셜층 사이의 오버랩을 최소화할 수 있고, 트랜지스터의 채널과의 충분한 거리를 확보할 수 있어, 소자 특성을 개선시킬 수 있다.
도 13은 본 발명의 제9 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 이하에서는, 설명의 편의상, 도 1 내지 도 12를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 13을 참조하면, 제1 서브 게이트 스페이서(215_1) 또는 제2 서브 게이트 스페이서(215_2)의 단면은 제1 게이트 전극(210)의 측벽은 예각을 이룰 수 있다. 예를 들어, 제1 서브 게이트 스페이서(215_1)의 단면(215_1S)와 제1 게이트 전극(210)의 측벽은 제1 각도(θ1)를 갖는다. 제1 각도(θ1)는 직각보다 작을 수 있다.
제2 서브 게이트 스페이서(215_2)는 핀형 패턴(F1)을 기준으로 대칭이 되도록 배치될 수 있다.
이에 따라, 에피텍셜층(130)의 제2 방향(Y)으로 측정한 두께는 핀형 패턴(F1)에 가까워 질수록 작아질 수 있다. 마찬가지로, 제1 서브 게이트 스페이서(215_1)와 제2 서브 게이트 스페이서(215_2) 사이의 거리는 핀형 패턴(F1)에 가까워 질수록 작아질 수 있다.
도면에 명확하게 도시하지는 않았으나, 제1 서브 게이트 스페이서(215_1)와 제2 서브 게이트 스페이서(215_2) 사이의 최단 간격은, 동일 평면에서 제2 방향(Y)으로 측정한 핀형 패턴(F1)의 제1 측벽(F1a) 및 제2 측벽(F1b) 사이의 제2 간격보다 클 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
도 14는 본 발명의 제10 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 이하에서는, 설명의 편의상, 도 1 내지 도 13을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 14를 참조하면, 제1 게이트 스페이서(215)의 외면 및 제2 게이트 스페이서(225)의 외면은 곡면 프로파일을 가질 수 있다. 이에 따라, 제1 트렌치(T1)와 제2 트렌치(T2)는 볼록한 곡면의 프로파일을 가질 수 있고, 핀형 패턴(F1)의 단면의 일부도 오목한 곡면의 프로파일을 가질 수 있다.
이때, 제2 트렌치(T2)는 제1 트렌치(T1) 중앙에 형성되며, 원형 또는 타원형의 단면을 가질 수 있다.
제1 게이트 스페이서(215)의 제1 서브 게이트 스페이서(215_1)의 일부는 핀형 패턴(F1)에 가까워질수록 두께가 얇아질 수 있다. 제1 서브 게이트 스페이서(215_1)와 제2 서브 게이트 스페이서(215_2)는 핀형 패턴(F1)을 기준으로 대칭이 되도록 형성될 수 있다. 또한, 제1 게이트 스페이서(215)와 제2 게이트 스페이서(225)는 제2 트렌치(T2)를 기준으로 대칭으로 형성될 수 있다.
따라서, 제1 게이트 스페이서(215)와 제2 게이트 스페이서(225) 사이의 거리는 핀형 패턴(F1)에 가까워질수록 작아진다. 예를 들어, 제1 게이트 스페이서(215)와 제2 게이트 스페이서(225) 사이의 제2 거리(W32)는, 핀형 패턴(F1)에서 더 먼 위치에서 측정한 제1 게이트 스페이서(215)와 제2 게이트 스페이서(225) 사이의 제1 거리(W31)보다 클 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110: 필드 절연막
210: 제1 게이트 전극 220: 제2 게이트 전극
215: 제1 게이트 스페이서 225: 제2 게이트 스페이서
T1: 제1 트렌치 T2: 제2 트렌치

Claims (10)

  1. 제1 방향으로 연장되고, 서로 마주보는 제1 및 제2 측벽(F1b)을 포함하는 핀형 패턴;
    상기 제1 방향과 다른 제2 방향으로 연장되고, 서로 이격되는 제1 게이트 전극 및 제2 게이트 전극;
    상기 제1 게이트 전극의 측벽 상에 형성된 제1 게이트 스페이서;
    상기 제2 게이트 전극의 측벽 상에 형성된 제2 게이트 스페이서;
    상기 제1 게이트 전극과 상기 제2 게이트 전극 사이에서, 상기 핀형 패턴 내에 제1 너비로 형성되는 제1 트렌치; 및
    상기 제1 트렌치 하부에서, 상기 핀형 패턴 내에 상기 제1 너비보다 작은 제2 너비로 형성되는 제2 트렌치를 포함하되,
    상기 핀형 패턴은, 상기 제1 측벽에 형성된 제1 변곡점과, 상기 제2 측벽에 형성된 제2 변곡점을 포함하고,
    상기 제2 트렌치의 하면은 상기 제1 및 제2 변곡점보다 낮게 형성되는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제2 트렌치의 상기 제2 너비는, 서로 마주보는 상기 제1 게이트 스페이서의 외벽과 상기 제2 게이트 스페이서의 외벽 사이의 너비보다 작게 형성되는 반도체 장치.
  3. 제1 항에 있어서,
    상기 제1 트렌치의 상기 제1 너비는,
    서로 마주보는 상기 제1 게이트 전극의 측벽 및 상기 제2 게이트 전극의 측벽 사이의 너비보다 작고,
    서로 마주보는 상기 제1 게이트 스페이서의 외벽 및 상기 제2 게이트 스페이서의 외벽 사이의 너비보다 크게 형성되는 반도체 장치.
  4. 제3 항에 있어서,
    상기 제1 트렌치의 상기 제1 너비는, 상기 제1 트렌치의 최상면의 너비보다 크게 형성되는 반도체 장치.
  5. 제1 항에 있어서,
    상기 제1 및 제2 변곡점은, 상기 제1 트렌치의 하면과 동일 평면 상에 위치하는 반도체 장치.
  6. 제1 항에 있어서,
    상기 핀형 패턴의 측면을 덮는 필드 절연막을 더 포함하고,
    상기 필드 절연막의 상면은 상기 제2 트렌치의 상면보다 높게 형성되는 반도체 장치.
  7. 제1 항에 있어서,
    상기 핀형 패턴의 측면을 덮는 필드 절연막을 더 포함하고,
    상기 필드 절연막의 상면은 상기 제2 트렌치의 상면보다 낮게 형성되는 반도체 장치.
  8. 제1 방향으로 연장되고, 서로 마주보는 제1 및 제2 측벽을 포함하는 핀형 패턴;
    상기 제1 방향과 다른 제2 방향으로 연장되고, 서로 이격되는 제1 게이트 전극 및 제2 게이트 전극;
    상기 제1 게이트 전극의 측벽 상에 형성되고, 상기 핀형 패턴의 상기 제1 측벽 상에 형성된 제1 서브 게이트 스페이서 및 상기 핀형 패턴의 상기 제2 측벽 상에 형성된 제2 서브 게이트 스페이서를 포함하는 제1 게이트 스페이서;
    상기 제1 게이트 전극과 상기 제2 게이트 전극 사이에서, 상기 핀형 패턴 내에 제1 너비로 형성되는 제1 트렌치; 및
    상기 제1 트렌치 하부에서, 상기 핀형 패턴 내에 상기 제1 너비보다 작은 제2 너비로 형성되는 제2 트렌치를 포함하되,
    상기 제2 방향으로 측정한 상기 제1 서브 게이트 스페이서 및 상기 제2 서브 게이트 스페이서 사이의 제1 간격은, 동일 평면 내에서 상기 제2 방향으로 측정한 상기 핀형 패턴의 상기 제1 측벽 및 상기 제2 측벽 사이의 제2 간격보다 크게 형성되는 반도체 장치.
  9. 제8 항에 있어서,
    상기 제1 간격은, 동일 평면 내에서 상기 제2 방향으로 측정한 상기 제2 트렌치의 폭보다 크게 형성되는 반도체 장치.
  10. 제8 항에 있어서,
    상기 제1 서브 게이트 스페이서의 단면은, 상기 제1 게이트 전극의 측벽과 예각을 이루는 반도체 장치.
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