KR101095040B1 - 반도체 소자 및 그의 형성 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 42
- 239000004065 semiconductor Substances 0.000 title claims abstract description 33
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 239000010410 layer Substances 0.000 claims description 47
- 239000011229 interlayer Substances 0.000 claims description 30
- 239000007772 electrode material Substances 0.000 claims description 17
- 238000005530 etching Methods 0.000 claims description 15
- 229920002120 photoresistant polymer Polymers 0.000 claims description 15
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 6
- 150000004767 nitrides Chemical class 0.000 claims description 6
- 238000002161 passivation Methods 0.000 claims description 5
- 239000011810 insulating material Substances 0.000 claims description 2
- 239000012774 insulation material Substances 0.000 claims 1
- 230000007547 defect Effects 0.000 abstract description 18
- 239000000126 substance Substances 0.000 abstract description 13
- 239000010408 film Substances 0.000 description 56
- 239000003990 capacitor Substances 0.000 description 7
- 239000004020 conductor Substances 0.000 description 4
- 230000035515 penetration Effects 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000008595 infiltration Effects 0.000 description 1
- 238000001764 infiltration Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000000155 melt Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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Abstract
본 발명의 반도체 소자는 반도체 기판 상에 구비되는 제 1 저장전극, 상기 제 1 저장전극 보다 작은 폭을 갖으며 상기 제 1 저장전극 상부에 구비되는 절연막, 및 상기 절연막의 측벽에 구비되며 상기 제 1 저장전극과 접속되는 저장전극을 구비하고 있어, 저장전극 형성을 위한 딥 아웃 공정시 사용되는 화학 용액이 저장전극 하부로 침투되어 유발되는 벙커 디펙트와 같은 불량을 방지할 수 있다.
저장전극, 벙커 디펙트
Description
본 발명은 반도체 소자 및 그의 형성 방법에 관한 것으로, 보다 자세하게는 벙커 디펙트를 방지하기 위한 반도체 소자 및 그의 형성 방법에 관한 것이다.
반도체 장치가 고집적화됨에 따라 디자인 룰이 감소되면서 실린더형 하부전극을 가지는 캐패시터로도 제한된 면적에서 원하는 캐패시턴스를 가지기 힘들게 되었다. 이를 해결하기 위해 유전체 박막을 고유전율을 가지는 유전체 물질을 사용하게 되었다. 또한, 고유전율을 가지는 유전체 물질의 특성을 최대한 얻기 위해 상부, 하부저장전극막을 금속막으로 형성하고 있다.
한편, 금속막을 실린더형 저장전극으로 사용하다 보니, 캐패시터 형성용 희생 절연막을 제거하는 습식 식각 공정에서 사용되는 화학용액이 금속의 고유 특성상 박막의 내부에 생성되는 결정립계로 침투하여 하부 구조에 손상을 가하는 문제점이 생기고 있다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 제조 방법을 나타낸 단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(10) 상부에 층간 절연막(12)을 형성한 후, 마스크(미도시)를 이용하여 선택적으로 제거하여 층간 절연막(12) 내부에 반도체 기판(10)의 표면 일부를 노출시키는 콘택홀(미도시)을 형성한다. 그 다음, 콘택홀(미도시)을 도전성 물질로 매립하여 콘택 플러그(14)를 형성한다.
이어서, 전체 상부에 식각정지막(16)을 형성하고, 그 상부에 캐패시터 형성을 위한 희생 절연막(18)을 형성한다. 그 다음 후속 공정에서 형성될 저장전극(22)의 리닝을 방지하기 위하여 NFC(Nitride Floating Capacitor,24) 및 버퍼 산화막(26)을 형성한다. 이어서, 마스크(미도시)를 이용하여 버퍼 산화막(26), NFC(24), 희생절연막(18) 및 식각정지막(16)을 선택적으로 제거하여 콘택 플러그(14)를 노출시키는 저장전극 홀(20)을 형성한다.
도 1b에 도시된 바와 같이, 콘택홀(20) 하부의 콘택 플러그(14)를 포함하는 전체 구조 상에 저장전극(22)을 증착한 후, 저장전극(22)에 콘택홀(20)이 완전히 매립하도록 포토레지스트 등을 이용한 보호막(미도시)을 도포하고 희생 절연막(18)이 노출되는 타겟으로 에치백 또는 화학적기계적연마(CMP;Chemical Mechanical Polishing) 공정을 실시한다. 그 다음, 저장전극(22)의 리닝을 방지하기 위하여 저장전극(22)의 사이에 NFC(24) 및 버퍼 산화막(26)을 패터닝한다.
도 1c에 도시된 바와 같이, 풀 딥-아웃(Full Dip-Out) 공정으로 희생 절연막(18) 및 NFC(24), 버퍼산화막(26)의 일부를 제거하여 캐패시터용 저장전극(22)의 외벽을 노출시킨다. 이로써 실린더 구조의 저장전극(22)이 형성된다. 그 다음, 저장전극(22)을 포함하는 전체 상부에 유전체막(28) 및 상부 전극(30)을 형성한다.
상기와 같은 종래 기술에 따른 반도체 소자의 실린더형 캐패시터 제조 방법은 하부전극 형성을 위한 풀 딥-아웃 공정을 실시하게 되는데, 이때의 습식 식각 공정에서 사용되는 화학용액이 'A'와 같이 하부전극의 취약한 부분을 통해 침투하여 층간 절연막(12)과 같은 하부 구조를 식각하게 되어 심각한 손상(Defect)을 유발시키는 문제점이 있다.
특히, 화학용액이 하부전극을 투과하여 침투되는 경우 하부전극으로 사용되는 TiN막이 갖는 다공성(porous) 성질에 의해 하부 구조에 침투되는 것을 막을 수 없어 층간 절연막(12)이 녹아 없어지는 벙커디펙트(Bunker Defect)가 발생하는 문제점이 있다.
본 발명은 하부전극을 형성하기 위해 딥 아웃을 수행하는 경우 딥 아웃시 사용되는 화학용액에 의해 층간절연막이 손실되어 벙커 디펙트를 유발하는 문제를 해결하고자 한다.
본 발명의 반도체 소자는 반도체 기판 상에 구비되는 제 1 저장전극, 상기 제 1 저장전극 보다 작은 폭을 갖으며 상기 제 1 저장전극 사이에 구비되는 절연막, 및 상기 절연막의 측벽에 구비되며 상기 제 1 저장전극과 접속되는 제 2 저장전극을 포함하는 것을 특징으로 한다.
이때, 상기 제 2 저장전극의 폭(w)은 상기 제 1 저장전극의 폭(w1) 보다 작은 것을 특징으로 한다.
그리고, 상기 제 2 저장전극의 폭(w)은 상기 절연막의 폭(w2) 보다 큰 것을 특징으로 한다.
또한, 상기 제 1 저장전극 및 제 2 저장전극은 Ti, TiN 및 이들의 조합 중 어느하나인 것을 특징으로 한다.
그리고, 상기 절연막은 질화막인 것을 특징으로 한다.
그리고, 상기 제 1 저장전극의 하부에 접속되는 저장전극 콘택을 더 포함하는 것을 특징으로 한다.
이때, 상기 제 1 저장전극의 폭(w1)은 상기 저장전극 콘택(w0) 보다 큰 폭을 갖는 것을 특징으로 한다.
그리고, 상기 제 2 저장전극의 표면에 형성된 유전체 및 상부전극을 더 포함하는 것을 특징으로 한다.
그리고, 상기 제 2 저장전극 사이에 구비된 NFC 및 버퍼산화막의 적층구조를 더 포함하는 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 형성 방법은 반도체 기판 상에 구비된 저장전극 콘택을 형성하는 단계와 상기 저장전극 콘택과 접속되는 제 1 저장전극을 형성하는 단계와 상기 제 1 저장전극 상에 절연막을 패터닝하는 단계 및 상기 절연막의 측벽에 상기 제 1 저장전극과 접속되는 제 2 저장전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
이때, 상기 제 1 저장전극을 형성하는 단계는 상기 저장전극 콘택을 포함하는 전체 상부에 제 1 저장전극 물질을 형성하는 단계와 상기 제 1 저장전극 물질 상부에 감광막 패턴을 형성하는 단계 및 상기 감광막 패턴을 식각마스크로 상기 제 1 저장전극 물질을 식각하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 절연막을 패터닝하는 단계는 상기 제 1 저장전극을 포함하는 전체 상부에 절연막 물질을 형성하는 단계와 상기 절연막 물질 상에 감광막 패턴을 형성하는 단계 및 상기 감광막 패턴을 식각마스크로 상기 절연막 물질을 식각하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 제 2 저장전극을 형성하는 단계는 상기 절연막을 포함하는 전체 상부에 층간절연막을 형성하는 단계와 상기 층간절연막 상부에 NFC 및 버퍼산화 막을 형성하는 단계와 상기 제 1 저장전극 및 상기 절연막이 노출되도록 상기 버퍼산화막, 상기 NFC 및 상기 층간절연막을 식각하여 저장전극 홀을 형성하는 단계와 상기 저장전극 홀의 표면에 저장전극 물질을 형성하는 단계와 상기 저장전극 물질을 포함하는 전체 상부에 상기 저장전극 홀이 매립되도록 보호막을 매립하는 단계와 상기 버퍼 산화막이 노출되도록 상기 저장전극 물질에 평탄화 식각 공정을 수행하는 단계 및 상기 보호막 및 상기 층간절연막을 제거하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 제 2 저장전극을 형성하는 단계 이후 상기 제 2 저장전극 상부에 유전체를 형성하는 단계 및 상기 유전체 상부에 상부전극을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명은 하부전극 형성 공정에 있어서, 딥 아웃 공정에서 사용되는 식각 용액에 하부전극의 하부구조물로 침투되어 유발되는 벙커 디펙트와 같은 불량을 방지하여 반도체 소자의 신뢰성을 향상시키는 효과를 제공한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2는 본 발명의 반도체 소자의 단면도이고, 도 3a 내지 도 3e는 본 발명의 반도체 소자의 형성 방법을 나타낸 단면도이다.
도 2에 도시된 본 발명에 따른 반도체 소자는 반도체 기판(100) 상에 구비된 제 1 저장전극(108)과, 제 1 저장전극(108) 상에 형성된 절연막(110) 및 제 2 저장전극(120)과, 제 2 저장전극(120)과 이웃하는 저장전극(120) 사이에 구비된 NFC(114) 및 버퍼산화막(116)을 포함한다. 여기서, 제 1 저장전극(108)과 제 2 저장전극(120)은 하부전극을 이루는 것이 바람직하다. 또한, 제 2 저장전극(120) 상부에 형성된 유전체(122) 및 상부전극(124)을 더 포함한다. 그리고, 제 1 저장전극(108)은 저장전극 콘택(104)과 접속된다. 이때, 저장전극 콘택(104)은 제 1 저장전극(108)의 폭(w1) 보다 작은 폭(w0)을 갖는 것이 바람직하고, 제 1 저장전극(108)은 제 2 저장전극(120)의 폭(w) 보다 큰 폭(w1)을 갖는 것이 바람직하고, 절연막(110)은 제 2 저장전극(120)의 폭(w) 보다 작은 폭(w2)을 갖는 것이 바람직하다.
여기서, 제 2 저장전극(120)을 정의하는 과정에서 사용되는 화학용액은 제 1 저장전극(108) 상에 형성된 절연막(110)에 의해 제 1 저정전극(108)으로 침투되지 않는다. 그리고, 제 2 저장전극(120)의 폭 보다 작은 폭을 갖도록 하여 제 1 저장전극(108)과의 접속을 용이하게 한다. 또한, 제 1 저장전극(108)을 제 2 저장전극(120)보다 큰 폭으로 형성하여 제 2 저장전극(120)을 정의하는 과정에서 사용되는 화학용액이 저장전극 콘택(104)의 측벽에 형성된 층간절연막(102) 및 저장전극 콘택(104)을 식각시키기 않도록 하여 벙커 디펙트의 유발을 방지한다.
이로써, 절연막(110) 및 제 1 저장전극(108)은 제 2 저장전극(120)을 정의하는 과정에서 사용되는 화학용액이 하부 구조물을 식각하여 벙커 디펙트를 유발하는 것을 근본적으로 방지한다. 여기서, 제 1 저장전극(108) 및 제 2 저장전극(120)은 Ti, TiN 및 이들의 조합 중 어느하나로 이루어진 적층구조인 것이 바람직하고, 절연막(110)은 질화막인 것이 바람직하다.
상술한 바와 같이, 본 발명에 따른 반도체 소자는 저장전극 보다 큰 폭으로 형성된 제 1 저장전극(108) 및 그 상부에 구비된 절연막(110)에 의해 제 2 저장전극(120)을 정의하기 위한 과정에서 사용되는 화학용액이 제 2 저장전극(120)의 측벽하부 및 제 1 저장전극(108)으로 침투되는 것을 방지하고, 절연막(110) 하부에 구비되는 하부구조물 즉, 저장전극 콘택(104)이나 저장전극 콘택(104)의 측벽에 형성된 층간절연막(102)으로 침투되어 유발되는 벙커 디펙트와 같은 불량을 근본적으로 해결할 수 있다.
도 3a에 도시된 바와 같이, 반도체 기판(100) 상에 층간절연막(102)을 형성한 후, 반도체 기판(100)이 노출되도록 층간절연막(102)을 식각하여 저장전극 콘택홀(미도시)을 정의한다. 이어서, 저장전극 콘택홀(미도시)을 포함하는 전체 상부에 도전물질을 형성하고, 층간절연막(102)이 노출되도록 도전물질에 평탄화 식각 공정을 수행하여 저장전극 콘택(104)을 형성한다. 그 다음, 층간절연막(106)을 형성하고, 층간절연막(106) 상에 감광막 패턴(미도시)을 형성한 후, 감광막 패턴을 식각마스크로 하여 저장전극 콘택(104)을 노출시키며 저장전극 콘택(104) 보다 큰 폭을 갖도록 층간절연막(106)을 식각한다. 이어서, 전체 상부에 도전물질을 형성한 후, 에치백이나 평탄화 식각 공정을 수행하여 제 1 저장전극(108)을 형성한다. 이때, 제 1 저장전극(108)은 Ti, TiN 및 이들의 조합 중 어느하나로 이루어진 적층구조인 것이 바람직하다. 여기서, 제 1 저장전극(108)은 후속 공정에 형성되는 저장전극 콘택의 폭(w0) 보다 큰 폭(w1)을 갖는 것이 바람직하다. 이와 같이 제 1 저장전극(108)을 저장전극 콘택의 폭(w0) 보다 큰 폭(w1)으로 형성하는 것은 저장전극을 지지하는 층간절연막을 제거하는 과정에서 사용되는 화학 용액이 저장전극의 하부로 접속되는 저장전극 콘택(104)이나 그 측벽에 형성된 층간절연막(106)에 직접 침투되는 것을 방지하여 벙커 디펙트를 유발하는 것을 방지하기 위함이다.
도 3b에 도시된 바와 같이, 전체 상부에 절연막(110)을 형성한 후, 절연막(110) 상에 감광막 패턴(미도시)을 형성하고, 이를 식각마스크로 제 1 저장전극(108)의 폭보다 작은 폭의 절연막(110)이 남겨지도록 패터닝한다. 이때, 절연막(110)은 질화막인 것이 바람직하다. 여기서, 절연막(110)은 후속 공정의 저장전극을 지지하는 층간절연막을 제거하는 과정에서 사용되는 화학 용액이 제 1 저장전극(108)으로 직접 침투하여 벙커 디펙트와 같은 불량이 근본적으로 방지되도록 한다. 그리고, 후속 공정에서 형성될 제 2 저장전극(미도시)보다 작은 폭으로 형성되도록 하여 제 2 저장전극과 제 1 저장전극(108)이 용이하게 접속될 수 있도록 하는 것이 바람직하다.
도 3c에 도시된 바와 같이, 전체 상부에 층간절연막(112)을 형성하고, 그 상부에 NFC(Nitride Floating Capacitor, 114) 및 버퍼 산화막(116)을 형성한다. 이어서, 버퍼 산화막(116) 상에 저장전극이 형성될 영역을 정의하는 감광막 패턴(미도시)을 형성한 후, 감광막 패턴(미도시)을 식각마스크로 제 1 저장전극(108) 및 절연막(110)이 노출되도록 버퍼 산화막(116), NFC(114) 및 층간절연막(112)을 식각하여 저장전극용 홀(118)을 형성한다.
도 3d에 도시된 바와 같이, 전체 상부에 저장전극 물질을 형성한다. 여기서 저장전극 물질은 Ti, TiN 및 이들의 조합 중 어느하나로 이루어진 적층구조인 것이 바람직하다. 이어서, 저장전극 물질의 사이가 완전히 매립되도록 포토레지스트 등을 이용한 보호막(미도시)을 도포하고, 버퍼 산화막(116)이 노출되도록 저장전극 물질에 평탄화 식각공정을 수행하여 제 2 저장전극(120)을 형성한다. 이때, 제 2 저장전극(120)의 폭(w)은 제 1 저장전극(108)의 폭(w1)보다 작고, 절연막(110)의 폭(w2) 보다 큰 것이 바람직하다. 이후, 제 2 저장전극(120) 내부에 남아있는 보호막 및 저장전극 외벽에 남아있는 버퍼산화막(114), NFC(112) 및 층간절연막(112)을 제거하여 실린더 형상의 제 2 저장전극(120)을 완성한다. 이때, 버퍼산화막(114), NFC(112) 및 층간절연막(112)을 제거하는 과정은 풀 딥 아웃으로 수행되는 것이 바람직하다. 그 다음, 전체 상부에 유전막(122) 및 상부전극(124)을 형성한다.
여기서, 풀 딥 아웃 과정에서 절연막(110) 상의 제 2 저장전극(120)이 제거되는 경우는 도 3e에 도시된 바와 같다.
도 3e에 도시된 바와 같이, 절연막(110) 상에 형성되는 제 2 저장전극(120)이 제거되더라도, 절연막(110)이 남아있기 때문에 'B'와 같이 절연막(110) 이하로 침투되지 않아 디펙트를 유발하지 않는다.
상술한 바와 같이, 본 발명에 따른 반도체 소자의 형성 방법은 저장전극을 정의하기 위하여 저장전극 측벽에 구비되는 층간절연막을 제거하는 딥 아웃 공정시 사용되는 화학 용액이 절연막에 의해 제 1 저장전극으로 침투되지 않도록 하고, 제 2 저장전극의 폭보다 크게 형성되는 제 1 저장전극에 의해 저장전극 콘택 및 저장 전극 콘택의 측벽에 형성되는 층간절연막으로 침투되지 않도록 하여 벙커 디펙트를 유발하지 않아 반도체 소자의 신뢰성을 향상시킬 수 있다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 제조 방법을 나타낸 단면도.
도 2는 본 발명의 반도체 소자의 단면도.
도 3a 내지 도 3e는 본 발명의 반도체 소자의 형성 방법을 나타낸 단면도.
Claims (14)
- 반도체 기판 상에 구비되는 제 1 저장전극;상기 제 1 저장전극보다 작은 폭을 갖으며 상기 제 1 저장전극 상부에 구비되는 절연막; 및상기 절연막의 측벽에 구비되며, 상기 제 1 저장전극과 접속되는 제 2 저장전극을 포함하되,상기 제 2 저장전극의 폭(w)은 상기 제 1 저장전극의 폭(w1)보다 작고, 상기 절연막의 폭(w2)보다 큰 것을 특징으로 하는 반도체 소자.
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- 청구항 4은(는) 설정등록료 납부시 포기되었습니다.청구항 1에 있어서,상기 제 1 저장전극 및 제 2 저장전극은Ti, TiN 및 이들의 조합 중 어느하나인 것을 특징으로 하는 반도체 소자.
- 청구항 5은(는) 설정등록료 납부시 포기되었습니다.상기 절연막은질화막인 것을 특징으로 하는 반도체 소자.
- 청구항 6은(는) 설정등록료 납부시 포기되었습니다.청구항 1에 있어서,상기 제 1 저장전극의 하부에 접속되는 저장전극 콘택을 더 포함하는 것을 특징으로 하는 반도체 소자.
- 청구항 7은(는) 설정등록료 납부시 포기되었습니다.청구항 6에 있어서,상기 제 1 저장전극의 폭(w1)은 상기 저장전극 콘택(w0) 보다 큰 폭을 갖는 것을 특징으로 하는 반도체 소자.
- 청구항 8은(는) 설정등록료 납부시 포기되었습니다.청구항 1에 있어서,상기 제 2 저장전극의 표면에 형성된유전체 및 상부전극을 더 포함하는 것을 특징으로 하는 반도체 소자.
- 청구항 9은(는) 설정등록료 납부시 포기되었습니다.청구항 1에 있어서,상기 제 2 저장전극 사이에 구비된 NFC 및 버퍼산화막의 적층구조를 더 포함하는 것을 특징으로 하는 반도체 소자.
- 반도체 기판 상에 저장전극 콘택을 형성하는 단계;상기 저장전극 콘택과 접속되는 제 1 저장전극을 형성하는 단계;상기 제 1 저장전극 상부에 상기 제 1 저장전극보다 작은 폭을 갖는 절연막을 형성하는 단계; 및상기 절연막의 측벽에 상기 제 1 저장전극과 접속되는 제 2 저장전극을 형성하는 단계를 포함하되,상기 제 2 저장전극의 폭(w)은 상기 제 1 저장전극의 폭(w1)보다 작고, 상기 절연막의 폭(w2)보다 큰 것을 특징으로 하는 반도체 소자의 형성 방법.
- 청구항 11은(는) 설정등록료 납부시 포기되었습니다.청구항 10에 있어서,상기 제 1 저장전극을 형성하는 단계는상기 저장전극 콘택을 포함하는 전체 상부에 저장전극 물질을 형성하는 단계;상기 저장전극 물질 상부에 감광막 패턴을 형성하는 단계; 및상기 감광막 패턴을 식각마스크로 상기 저장전극 물질을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 청구항 12은(는) 설정등록료 납부시 포기되었습니다.청구항 10에 있어서,상기 절연막을 형성하는 단계와 상기 제 2 저장전극을 형성하는 단계 사이에,상기 제 1 저장전극을 포함하는 전체 상부에 절연막 물질을 형성하는 단계;상기 절연막 물질 상에 감광막 패턴을 형성하는 단계; 및상기 감광막 패턴을 식각마스크로 상기 절연막 물질을 식각하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 청구항 13은(는) 설정등록료 납부시 포기되었습니다.청구항 10에 있어서,상기 제 2 저장전극을 형성하는 단계는상기 절연막을 포함하는 전체 상부에 층간절연막을 형성하는 단계;상기 층간절연막 상부에 NFC 및 버퍼산화막을 형성하는 단계;상기 제 1 저장전극 및 상기 절연막이 노출되도록 상기 버퍼산화막, 상기 NFC 및 상기 층간절연막을 식각하여 저장전극 홀을 형성하는 단계;상기 저장전극 홀의 표면에 저장전극 물질을 형성하는 단계;상기 저장전극 물질을 포함하는 전체 상부에 상기 저장전극 홀이 매립되도록 보호막을 매립하는 단계;상기 버퍼 산화막이 노출되도록 상기 저장전극 물질에 평탄화 식각 공정을 수행하는 단계; 및상기 보호막 및 상기 층간절연막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 청구항 14은(는) 설정등록료 납부시 포기되었습니다.청구항 13에 있어서,상기 제 2 저장전극을 형성하는 단계 이후상기 제 2 저장전극 상부에 유전체를 형성하는 단계; 및상기 유전체 상부에 상부전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090081564A KR101095040B1 (ko) | 2009-08-31 | 2009-08-31 | 반도체 소자 및 그의 형성 방법 |
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Publications (2)
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|---|---|
| KR20110023591A KR20110023591A (ko) | 2011-03-08 |
| KR101095040B1 true KR101095040B1 (ko) | 2011-12-20 |
Family
ID=43931686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1020090081564A KR101095040B1 (ko) | 2009-08-31 | 2009-08-31 | 반도체 소자 및 그의 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101095040B1 (ko) |
-
2009
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|---|---|
| KR20110023591A (ko) | 2011-03-08 |
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