KR100763097B1 - 플래시 메모리 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 제조 공정에 관한 것으로, 60nm 이하 낸드 플래시 메모리 소자 제조 공정시 소자분리막을 적절한 두께로 식각하고 상부에 질화막을 두껍게 형성함으로써 식각 공정의 한계로 인해 미스어라인이 발생하는 경우에도 소자분리막의 손상을 억제하여 인접한 액티브에서의 쇼트를 방지하게 되어 소자의 신뢰도와 속도를 향상시킨다.
플래시 메모리, Drain Contact, 자기 정렬, 쇼트
Description
도 1 내지 도 4는 본 발명의 일 실시 예에 따른 플래시 메모리 소자의 제조 방법을 순서적으로 도시한 단면도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
11 : 반도체 기판 12 : 소자 분리막
13 : 드레인 14 : 버퍼산화막
15 : 질화막 16 : 층간 절연막
17 : 드레인 컨택 18 : 습식 베리어 질화막
19 : 플러그
본 발명은 낸드 플래시 메모리 소자의 제조 방법에 관한 것으로, 특히 선폭이 좁아짐에 따라 빈번하게 발생하는 쇼트(short)를 방지하기 위한 드레인 컨택 (Drain Contact)의 형성 방법에 관한 것이다.
종래의 90 내지 70nm급의 낸드 플래시 소자 제조 공정 중 드레인 컨택 형성 공정은 일반적으로 마스크를 사용하여 식각이 용이하게 된다. 하지만, 선폭이 60nm 이하로 좁아짐에 따라 액티브(active) 영역 상부에 정확히 드레인 컨택을 형성하기가 어렵게 되었고, 이로 인해 미스어라인(misalign)이 빈번하게 발생하여 액티브 간 쇼트를 발생시키게 된다. 이는 소자분리막의 높이가 액티브와 평형을 이루거나 조금 높게 형성되어 드레인 컨택 형성시 소자분리막이 손상을 입어 인접한 액티브에 영향을 주기 때문으로, 소자의 신뢰도를 현저히 떨어뜨리는 문제를 발생시키는 원인이 된다.
본 발명의 목적은, 60nm 이하의 플래시 메모리 소자의 드레인 컨택 형성시 경사를 이루는 식각을 통해서 컨택 및 액티브간 오버레이 마진(Overlay Margin)을 확보하고 소자분리막을 식각하여 질화막을 매립함으로써 미스어라인이 발생하였을 경우에 소자분리막 상부에 두껍게 형성된 질화막이 소자분리막의 손실을 억제함으로써 인접한 액티브 간의 쇼트를 개선하는 데 있다.
본 발명의 실시 예에 따른 플래시 메모리 소자의 제조 방법은, 반도체 기판 의 소정 영역에 소자분리막을 형성한 후 상기 소자 분리막을 소정 깊이로 식각하는 단계, 상기 반도체 기판상의 소정 영역에 접합 영역을 형성하는 단계, 상기 결과물 전면에 버퍼 산화막, 질화막 및 층간 절연막을 형성하는 단계, 상기 층간 절연막, 질화막 및 버퍼 산화막의 소정영역을 식각하여 상기 접합 영역을 노출시키는 컨택을 형성하는 단계, 상기 컨택 측벽에 습식 베리어 질화막을 형성하는 단계, 상기 컨택 내부에 플러그를 형성하는 단계를 포함한다.
상기 소자 분리막은 500 내지 1000Å의 깊이로 식각하는 플래시 메모리 소자의 제조 방법을 포함한다.
상기 버퍼 산화막은 50 내지 100Å의 두께로 형성하는 플래시 메모리 소자의 제조 방법을 포함한다.
상기 질화막은 LP-CVD 방법으로 300 내지 500Å의 두께로 형성하는 플래시 메모리 소자의 제조 방법을 포함한다.
상기 소자 분리막 상부에 형성된 질화막이 컨택시에 소자분리막의 손상을 억제하는 플래시 메모리 소자의 제조 방법을 포함한다.
상기 컨택 형성에서 컨택 식각 공정 중 질화막 식각 시 경사를 이루어 컨택 및 액티브간 오버레이 마진을 확보하는 플래시 메모리 소자의 제조 방법을 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 일 실시 예를 상세히 설명하기로 한다.
도 1 내지 도 4는 본 발명의 일 실시 예에 따른 플래시 메모리 소자의 제조 방법을 순서적으로 설명하기 위한 소자의 단면도로써, 드레인 컨택 형성 방법을 설명하기 위한 도이다.
도 1을 참조하면, 반도체 기판(11) 상의 소정 영역에 소자 분리막(12)을 형성하여 액티브 영역과 필드 영역을 확정한다. 그리고, 소자 분리막(12)을 소정깊이, 바람직하게는 500 내지 1000Å의 깊이로 식각한다. 그리고, 셀 영역, 선택 트랜지스터 영역 및 주변 영역에 소정의 공정을 통해 게이트를 형성한 후 이온주입 공정에 의해 반도체 기판(11)의 소정영역에 드레인(13)을 포함한 접합영역이 형성된다.
도 2를 참조하면, 전체구조 상부에 버퍼 산화막(14)을 소자분리막(12)의 프로파일에 따라 형성하고, 소자분리막(12) 사이를 질화막(15)으로 완전히 갭필(gap fill)하여 전면을 매립한 후, 층간 절연막(16)을 형성한다. 이때, 버퍼 산화막(14)은 50 내지 100Å의 두께로 형성하고, 질화막(15)은 증착 커버리지(coverage)가 좋은 LP-CVD(Low Pressure Chemical Vapor Deposition) 방식으로 300 내지 500Å의 두께가 되도록 형성하여 소자 분리막(12) 상부를 완전히 매립하도록 한다.
도 3을 참조하면, 층간 절연막(16), 질화막(15) 및 버퍼 산화막(14)의 소정 영역을 식각하여 드레인(13)을 노출 시키는 드레인 콘택(17)을 형성한다. 이때, 층간 절연막(16)을 식각한 후 질화막(15)을 경사를 이루도록 식각하면 소자분리막(12) 상부에 두껍게 형성된 질화막(15)으로 인해 드레인 컨택(17) 및 액티브 간 오버레이 마진(Overlay Margin)을 확보할 수 있다. 이러한 질화막(15)은 후속 클리닝 공정시에 버퍼산화막(14) 및 소자분리막(12)의 손상을 억제하여 준다. 드레인 컨택(17)이 형성된 후 측면의 손상을 방지하기 위해 습식 베리어 질화막(18)을 형성한 후, 건식 식각 공정으로 드레인 컨택(17) 바닥부의 습식 베리어 질화막(18)을 제거하고 측벽의 습식 베리어 질화막(18)은 남아있게 된다.
도 4를 참조하면, 드레인 컨택(17) 형성시 잔류하는 불순물을 제거하기 위한 클리닝 공정을 실시한다. 이때, 드레인 컨택(17) 상부는 측벽의 습식 베리어 질화막(18)이 손상을 방지하고 하부는 소자분리막(12) 상부에 갭필된 질화막(15)이 소자분리막(12) 및 버퍼산화막(14)의 손상을 억제하여 인접한 액티브와의 쇼트를 방지하게 된다. 다음으로, 상기와 같이 형성된 드레인 컨택(17) 내부에 플러그(19)를 형성한다.
상술한 바와 같이 본 발명에 의하면, 60nm 이하 낸드 플래시 메모리 소자 제조 공정시 소자분리막을 적절한 두께로 식각하고 상부에 질화막을 두껍게 형성함으로써 식각 공정의 한계로 인해 미스어라인이 발생하는 경우에도 소자분리막의 손상을 억제하여 인접한 액티브에서의 쇼트를 방지하게 되어 소자의 신뢰도와 속도를 향상시킨다.
Claims (6)
- 반도체 기판의 소정 영역에 소자분리막을 형성한 후 상기 소자 분리막을 소정 깊이로 식각하는 단계;상기 반도체 기판상의 소정 영역에 접합 영역을 형성하는 단계;상기 결과물 전면에 버퍼 산화막, 질화막 및 층간 절연막을 형성하는 단계;상기 층간 절연막, 질화막 및 버퍼 산화막의 소정영역을 식각하여 상기 접합 영역을 노출시키는 컨택을 형성하는 단계;상기 컨택 측벽에 습식 베리어 질화막을 형성하는 단계; 및상기 컨택 내부에 플러그를 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 소자 분리막은 500 내지 1000Å의 깊이로 식각하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 버퍼 산화막은 50 내지 100Å의 두께로 형성하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 질화막은 LP-CVD 방법으로 300 내지 500Å의 두께로 형성하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 소자 분리막 상부에 형성된 질화막이 컨택시에 소자분리막의 손상을 억제하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 컨택 형성에서 컨택 식각 공정 중 질화막 식각 시 경사를 이루어 컨택 및 액티브간 오버레이 마진을 확보하는 플래시 메모리 소자의 제조 방법.
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