KR20070066796A - 반도체 소자의 스토리지 노드 콘택 형성 방법 - Google Patents

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Abstract

반도체 소자의 스토리지 노드 콘택 형성 방법을 제시한다. 본 발명에 따르면, 반도체 소자가 형성된 기판 상의 가장자리 제1영역에의 비트 라인 스택의 연장이 배제되게 웨이퍼 가장자리 노광 및 제거(EBR/WEE) 제1과정을 이용하여 비트 라인 스택들을 형성한다. 비트 라인 스택들 상에 절연층을 형성하고, 콘택홀 형성을 위한 라인 형태의 식각 마스크를 형성하되, 제1영역에 비해 대등하거나 안쪽에까지 확장된 웨이퍼의 가장자리 제2영역에의 식각 마스크의 연장이 배제되게 웨이퍼 가장자리 노광 및 제거(EBR/WEE) 제2과정을 이용하여 식각 마스크를 형성한다. 식각 마스크를 이용하여 콘택홀을 형성하고, 스토리지 노드 콘택을 형성한다.
스토리지 노드 콘택, 들뜸, 습식 식각, 산화물 소실, SAC

Description

반도체 소자의 스토리지 노드 콘택 형성 방법{Method for fabricating storage node contact in semiconductor device}
도 1 및 도 2는 전형적인 스토리지 노드 콘택 형성 방법에서 유발될 수 있는 식각 마스크 들뜸(lifting) 현상을 설명하기 위해서 개략적으로 도시한 단면도 및 평면도이다.
도 3 내지 도 12는 본 발명의 실시예에 따른 반도체 소자의 스토리지 노드 콘택 형성 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 13은 본 발명의 실시예에 따른 반도체 소자의 스토리지 노드 콘택 형성 방법에서의 웨이퍼 가장 자리 노광 및 제거(EBR/WEE) 범위를 설명하기 위해서 개략적으로 도시한 평면도이다.
본 발명은 반도체 소자에 관한 것으로, 특히, 식각 마스크(mask)의 들뜸(lifting)을 개선한 라인 형태(line type)의 스토리지 노드 콘택(storage node contact) 형성 방법에 관한 것이다.
반도체 소자의 디자인 룰(design rule)이 100㎚ 이하로 미세화됨에 따라, 미 세한 선폭의 콘택, 예컨대, 커패시터(capacitor)의 스토리지 노드에 전기적으로 연결되는 콘택을 형성하기 위한 사진 공정(photo process)에, ArF 광원을 이용한 노광 과정이 요구되고 있다. 그럼에도 불구하고, 현재 ArF 광원이 아닌 KrF 광원을 이용하면서도 요구되는 미세 선폭 수준으로 스토리지 노드 콘택을 형성하는 방법의 개발이 시도되고 있다.
특히, 라인 형태의 자기 정렬 콘택(SAC: Self Aligned Contact) 방법을 적용하여, KrF 노광 과정으로도 요구되는 미세 선폭의 스토리지 노드 콘택을 형성하는 방법이 제시되고 있다.
도 1은 라인 형태 스토리지 노드 콘택 형성 방법에서 유발될 수 있는 식각 마스크 들뜸 현상을 설명하기 위해서 개략적으로 도시한 단면도이다. 도 2는 라인 형태 스토리지 노드 콘택 형성 방법에서 유발될 수 있는 식각 마스크 들뜸 현상의 원인을 설명하기 위해서 개략적으로 도시한 평면도이다. 도 1에서 X-X'은 워드 라인(word line)이 연장되는 방향, 즉, 비트 라인(bit line)에 교차하는 절단선을 의미하며, Y-Y'는 비트 라인(bit line) 사이를 지나는 절단선을 의미한다.
도 1을 참조하면, 반도체 기판 또는 웨이퍼(10) 상에 워드 라인으로서의 게이트 스택(20)이, 게이트 유전층(도시되지 않음), 게이트(21), 캡층(capping layer: 23) 및 게이트 스페이서(25) 등을 포함하여 형성된다. 게이트 스택(20)들 사이를 메우는 제1절연층(31)이 형성되고, 제1절연층(31)을 관통하는 콘택 패드(contact pad: 40)가 형성될 수 있다.
콘택 패드(40)를 덮는 제2절연층(33)이 제1층간 절연층으로 형성되고, 제2절 연층(33) 상에 비트 라인 스택(50)이, 비트 라인(51), 비트 라인 캡층(53), 비트 라인 스페이서(55) 등을 포함하여 형성될 수 있다. 비트 라인 스택(50)들 사이를 메우는 제2층간 절연층으로서의 제3절연층(35)이 형성되고, 평탄화되어 비트 라인 캡층(53)의 표면을 노출하도록 한다.
라인 형태 콘택을 형성하기 위한 식각 마스크(60)는 폴리 실리콘층을 포함하여 하드 마스크(hard mask)로 형성될 수 있다. 이때, 식각 마스크(60)는 비트 라인(51)과 교차하여 연장되는 라인 형태의 패턴으로 형성될 수 있다. 이러한 식각 마스크(60)에 의해 노출된 제3 및 제2절연층(35, 33)을 순차적으로 SAC 식각하여 하부의 콘택 패드(40)를 노출하는 콘택홀(70)을 형성한다.
이때, 스토리지 노드 콘택이 스토리지 노드(도시되지 않음)와 중접되는 영역을 보다 더 확보하기 위해서, 콘택홀(70)은 비트 라인(51)이 연장되는 방향으로 보다 더 확장되도록 유도하는 폭 확장 과정을 고려할 수 있다.
예들 들어, 콘택홀(70)을 부분 식각한 후, 이러한 콘택홀(70)을 등방성 식각하여 그 폭이 식각 마스크(60)에 비해 게이트(21) 연장 방향으로 확장되도록 유도하는 경우를 고려할 수 있다. 이러한 등방성 식각은 주로 제3절연층(25)을 바람직하게 이루고 있는 실리콘 산화물에 대한 식각액, 예컨대, 불산액이나 BOE 등을 이용하는 습식 식각으로 수행될 수 있다.
그런데, 이러한 습식 식각 중에 식각 마스크(60)가 들뜨는 원하지 않는 현상이 발생될 수 있다. 이러한 들뜸 현상은 주로 웨이퍼(10)의 가장 자리 부분에서 발생되는 것으로 확인되고 있다. 이는 웨이퍼(10)의 가장 자리 부분에서 식각 마스크 (60)의 하부에는 비트 라인 스택(50)이 존재하지 않고 단지 제3절연층(35)만이 위치하고 있는 데 기인하는 것으로 예측된다.
도 2를 도 1과 함께 참조하면, 비트 라인 스택(50)을 형성하는 선택적 식각 과정을 위한 비트 라인 식각 마스크, 예컨대, 비트 라인 캡층(53)을 패터닝하기 위한 제1포토레지스트(57)는 웨이퍼(10) 상에 도포된 후, 그 가장 자리 부분을 일부 제거하는 웨이퍼 가장자리 노광 및 제거(EBR/WEE) 과정을 수행받게 된다. 이에 따라, 웨이퍼(10) 가장 자리로부터 일부 영역에서의 이러한 제1포토레지스트는 선택적으로 제거되게 된다. 이는, 비트 라인(21)과 같은 금속층을 패터닝할 때, 비트 라인(21)에의 오염 등을 미연에 방지하기 위해서이다.
그런데, 라인 형태의 콘택을 위한 식각 마스크(60)를 패터닝하기 위한 제2포토레지스트(67)는 웨이퍼(10) 상에 도포된 후 실질적으로 EBR/WEE 과정을 수행받지 않고 있다. 이는 스토리지 노드 콘택홀(70) 형성 과정은 실질적으로 포토레지스트에 의한 재오염 문제 등에 심각하게 영향을 받지 않는 것으로 인식되고 있어, 넷 다이(net die)의 증가를 위해서 EBR/WEE 과정을 수행하고 있지 않다.
그런데, 앞서 고려한 바와 같이 콘택홀(70)을 확장하는 과정을 수행할 경우, 바람직하게 콘택홀(70)을 부분 식각 후 중간 단계로 습식 과정이 도입되게 된다. 이러한 습식 과정에서, 웨이퍼(10) 가장 자리 영역에서는 식각 마스크(60)와 제3절연층(35)이 맞닿아 있는 상태에서 습식에 의해서 식각 마스크(60) 하부의 제3절연층(35) 부분이 제거된다. 따라서, 이러한 웨이퍼(10) 가장 자리 영역에서는 비트 라인 스택(50)이 존재하지 않으므로, 식각 마스크(60)가 비트 라인 스택(50)에 의 해 지지되지 못하고, 공간 중에 들뜬 상태가 되며 이에 따라 들뜸(lift off) 현상이 유발되게 되는 것으로 이해된다.
이러한 식각 마스크(60)의 리프트 오프 방생은, 수율 저하를 가져올 뿐만 아니라, 습식 과정에 사용되는 습식 욕조(wet bath) 장비의 오염 등을 야기할 수 있어, 이를 개선하는 방법의 개발이 요구되고 있다.
본 발명이 이루고자 하는 기술적 과제는, 스토리지 노드 콘택을 위한 콘택홀의 확장을 위해 습식 식각 과정을 도입할 때, 습식 식각 과정 중에 식각 마스크가 들뜨는 것을 방지할 수 있는 라인 형태 스토리지 노드 콘택 형성 방법을 제시하는 데 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 관점은, 기판 상의 가장자리 제1영역에 연장이 배제되게 비트 라인 스택들을 형성하는 단계, 상기 비트 라인 스택들 상에 절연층을 형성하는 단계, 상기 제1영역에 비해 대등하거나 안쪽에까지 확장된 가장자리 제2영역에 연장이 배제되게 상기 절연층 상에 식각 마스크를 형성하는 단계, 및 상기 식각 마스크에 의해 노출된 상기 절연층 부분을 식각하여 콘택홀을 형성하는 단계를 포함하는 반도체 소자의 스토리지 노드 콘택 형성 방법을 제시한다.
상기 반도체 기판 상에 상기 비트라인 스택 하부에 제2의 절연층을 형성하는 단계를 더 포함하고, 상기 콘택홀을 형성하는 단계는 상기 식각마스크를 이용하여 상기 절연층을 부분 식각하여 부분 콘택홀을 형성하는 단계, 상기 부분 콘택홀의 측벽을 식각하여 폭을 확장시키는 단계, 및 상기 부분 콘택홀 바닥에 노출된 상기 제2의 절연층 부분을 선택적으로 식각하여 상기 콘택홀을 형성하는 단계를 포함할 수 있다.
상기 부분 콘택홀들의 폭을 확장하는 단계는 상기 부분 콘택홀의 측벽 및 바닥을 이루는 상기 제2절연층 부분을 습식 식각하는 단계를 포함할 수 있다.
상기 부분 콘택홀들의 폭을 확장하는 단계 이후에, 상기 부분 콘택홀의 측벽을 보호하는 보호층을 실리콘 질화물을 포함하여 형성하는 단계를 더 포함할 수 있다.
상기 스토리지 노드 콘택들을 형성하는 단계는 상기 콘택홀들을 채우는 상기 도전층을 도전성 폴리 실리콘을 포함하여 형성하는 단계, 및 상기 도전층을 상기 비트 라인 스택의 캡층의 표면이 노출되도록 평탄화하여 노드 분리하는 단계를 포함할 수 있다.
상기 비트라인 스택의 상기 제1영역에의 연장 배제는 상기 제1영역의 노광 및 제거 과정에 의해 수행될 수 있다.
상기 제1영역 노광 및 제거 과정은, 제1포토레지스트층을 도포하는 단계, 및 상기 제1포토레지스트층의 상기 제1영역에 위치하는 일부를 제거하는 단계를 포함할 수 있다.
상기 식각 마스크의 상기 제2영역에의 연장 배제는, 상기 제2영역의 노광 및 제거 과정에 의해 수행될 수 있다.
상기 제2영역의 노광 및 제거 과정은, 제2포토레지스트층을 도포하는 단계, 및 상기 제2포토레지스트층의 제2영역에 위치하는 일부를 제거하는 단계를 포함할 수 있다.
상기 콘택홀 형성을 위한 상기 식각 마스크를 라인 형태의 식각 마스크를 사용할 수 있다.
본 발명에 따르면, 스토리지 노드 콘택을 위한 콘택홀의 확장을 위해 습식 식각 과정을 도입할 때, 습식 식각 과정 중에 식각 마스크가 들뜨는 것을 방지하여, 스토리지 노드 콘택을 비트 라인이 연장되는 방향으로 확장할 수 있는 라인 형태 스토리지 노드 콘택 형성 방법을 제시할 수 있다.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 범위가 아래에서 상술하는 실시예로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다.
본 발명의 실시예에서는, 라인 형태 스토리지 노드 콘택을 형성할 때, 콘택을 위한 콘택홀을 부분 식각한 후, 비트 라인 방향으로의 선폭 확장을 위해서 등방성 식각을 도입하고, 이때, 등방성 식각에 의해 콘택홀 형성 시 사용되는 식각 마스크가 들뜨는 불량을 방지하기 위해서, 웨이퍼의 가장 자리 부분에 비트 라인 스택이 식각 마스크 아래에 위치하도록 유도하는 과정을 수행한다.
이를 위해서, 비트 라인 스택을 패터닝하는 과정에서의 제1웨이퍼 가장자리 노광 및 제거(EBR/WEE) 과정 보다, 스토리지 노드 콘택홀을 형성하기 위해 도입되는 식각 과정을 위해 도입되는 제2제1웨이퍼 가장자리 노광 및 제거(EBR/WEE) 과정의 제거 범위가 상대적으로 더 넓도록 설정할 수 있다.
즉, 비트 라인 패터닝을 위한 제1포토레지스트의 범위 내에 스토리지 노드 콘택홀을 위한 제2포토레지스트의 범위가 설정되도록, 비트 라인 EBR/WEE 범위 보다 SNC EBR/WEE 범위가 대등하거나 작도록 설정할 수 있다. 달리 표현하면, 비트 라인 EBR/WEE에서 제거되는 가장 자리 부분의 폭이 SNC EBR/WEE에서 제거되는 가장 자리 부분의 폭보다 대등하거나 크게 설정할 수 있다.
도 3 내지 도 12는 본 발명의 실시예에 따른 라인 형태 스토리지 노드 콘택 형성 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다. 도 3 내지 도 12에서 X-X'은 워드 라인(word line)이 연장되는 방향, 즉, 비트 라인(bit line)에 교차하는 절단선을 의미하며, Y-Y'는 비트 라인(bit line) 사이를 지나는 절단선을 의미한다. 도 13은 본 발명의 실시예에 따른 라인 형태 스토리지 노드 콘택 형성 방법에서의 웨이퍼 가장 자리 노광 및 제거 범위를 설명하기 위해서 개략적으로 도시한 평면도이다.
도 3을 참조하면, 본 발명의 실시예에 따른 콘택 형성 방법은 라인 형태의 식각 마스크를 이용하는 자기 정렬 콘택(SAC) 형성 과정으로 수행될 수 있다. 구체적으로, 반도체 기판 또는 웨이퍼(100) 상에 워드 라인으로서의 게이트 스택(200)이 형성된다. 예컨대, 게이트 유전층(도시되지 않음), 게이트(210), 게이트 캡층(230) 및 게이트 스페이서(250) 등을 바람직하게 포함하여 워드 라인 방향으로 연 장되게 형성된다. 게이트 스택(200)들 사이, 즉, 갭(gap)을 메우는 제1절연층(310)이 실리콘 산화물과 같은 절연 물질을 포함하여 형성되고, 제1절연층(310)을 관통하는 연결 콘택으로서의 콘택 패드(400)가 도전성 폴리 실리콘층 등을 포함하여 형성된다.
콘택 패드(400)를 덮는 제2절연층(330)이 제1층간 절연층(ILD1)으로 형성되고, 제2절연층(330) 상에 비트 라인을 위한 제1도전층(510)이 형성된다. 이러한 제1도전층(510)은 텅스텐(W)과 같은 금속층을 포함하여 형성될 수 있으며, 하부에 장벽 금속층 또는 접착층으로서의 티타늄 질화물층(TiN layer: 도시되지 않음)을 수반할 수 있다.
제1도전층(510) 상에 제1도전층(510)을 패터닝하는 하드 마스크 또는 식각 마스크로 이용될 수 있는 비트 라인 캡층(530)을 바람직하게 실리콘 질화물과 같은 제2절연층(330) 등과 식각 선택비를 가지는 절연 물질을 포함하여 형성한다. 이후에, 제1도전층(510)을 비트 라인으로 패터닝하기 위한 사진 및 식각 과정을 수행한다.
먼저, 비트 라인 캡층(530) 상에 제1포토레지스트층(610)을 도포한 후 제1웨이퍼 가장자리 노광 및 제거(EBR/WEE) 과정을 수행한다. 이러한 제1웨이퍼 가장자리 노광 및 제거(EBR/WEE) 과정은 웨이퍼(100)의 오염 또는/ 및 이에 따른 비트 라인에의 오염 등을 방지하기 위해서 바람직하게 도입된다.
이때, 도 13에 제시된 바와 같이 제1포토레지스트층(610)은 제1범위(611)에만 잔존하도록 가장자리 제1영역(도 3의 613)에 위치하는 부분을 제거한다. 제1웨 이퍼 가장자리 노광 및 제거(EBR/WEE) 과정에 의해 제1포토레지스트층(610) 부분이 제거되는 가장자리 제1영역(613)은 대략 2.3㎜의 폭으로 설정될 수 있다. 이와 같이 제1포토레지스트층(610)의 웨이퍼(100) 가장자리 제1영역(613)에 위치하는 일부는 제거되게 되므로, 가장자리 제1영역(613) 상에는 비트 라인 스택이 존재하지 않게 된다.
도 4를 참조하면, 제1포토레지스트층(도 3의 610)에 사진 공정, 즉, 노광 및 현상 과정을 수행하여 제1포토레지스트 패턴(615)을 형성한다. 이후에, 제1포토레지스트 패턴(615)을 식각 마스크로 이용하여 하부의 비트 라인 캡층(도 3의 530)을 선택적으로 식각 패터닝하여 하드 마스크 또는 식각 마스크로서의 캡층(531)의 패턴을 형성한다.
이후에, 제1포토레지스트 패턴(615)을 바람직하게 제거하고, 캡층(531)을 식각 마스크로 하부의 제1도전층(도 3의 510)을 선택적으로 식각 패터닝하여 비트 라인(511)의 패턴을 형성한다. 이에 따라, 비트 라인(511) 및 캡층(531)을 포함하는 비트 라인 스택(500)들이 형성된다. 이때, 가장자리 제1영역(613) 상에는 제1포토레지스트층(610)이 존재하지 않으므로, 이에 따라, 비트 라인 스택(500) 또한 형성되지 않게 된다.
도 5를 참조하면, 비트 라인(511) 및 캡층(531)의 측벽에 비트 라인 스페이서(550)를 바람직하게 실리콘 질화물을 포함하여 형성하여 비트 라인 스택(500)을 완성하고, 비트 라인 스택(500)들 사이를 채우는 제3절연층(350)을 제2층간 절연층(ILD2)으로 형성한다.
이때, 제3절연층(350)은 실리콘 산화물의 증착을 이용하여 형성될 수 있는 데, 증착 후 표면을 화학기계적연마(CMP) 등으로 평탄화하여 비트 라인 캡층(531)의 상측 표면이 노출되도록 하는 것이 바람직하다. 이는 후속 스토리지 노드 콘택을 형성하는 과정에서 라인 형태의 식각 마스크를 도입하여 SAC 과정으로 개별 콘택홀을 형성하기 위해서이다.
제3절연층(350)은 HDP, BPSG, TEOS 등을 대략 4500 내지 6000Å 정도 증착한 후, 비트 라인 캡층(531)에서 연마 종료되게 수행되는 CMP에 의해서 평탄화될 수 있다.
도 6을 참조하면, 스토리지 노드 콘택을 위한 콘택홀 형성 과정에서 사용될 식각 마스크를 위한 층(630)을 형성한다. 이러한 식각 마스크를 위한 층(630)은 하드 마스크로 형성될 수 있으며, 실리콘 산화물 또는/ 및 실리콘 질화물과 식각 선택비를 가질 수 있는 폴리 실리콘층을 포함하여 형성될 수 있다. 이때, 폴리 실리콘층은 대략 500 내지 2000Å 정도 두께로 증착될 수 있다.
식각 마스크층(630) 상에 식각 마스크층(630)을 식각 마스크로 패터닝하기 위한 제2포토레지스트층(650)을 형성한다. 이때, 제2포토레지스트층(650)을 도포한 후 제2웨이퍼 가장자리 노광 및 제거(EBR/WEE) 과정을 수행한다. 이러한 제2웨이퍼 가장자리 노광 및 제거(EBR/WEE) 과정은 제1웨이퍼 가장자리 노광 및 제거(EBR/WEE) 과정에 비해 처리 범위가 안쪽에 위치하도록 설정되는 것이 바람직하다.
즉, 도 13에 제시된 바와 같이 제2포토레지스트층(650)은 제1범위(도 13의 651)에만 잔존하도록 가장자리 제2영역(도 6의 653)에 위치하는 부분을 제거한다. 제2웨이퍼 가장자리 노광 및 제거(EBR/WEE) 과정에 의해 제2포토레지스트층(650) 부분이 제거되는 가장자리 제2영역(653)은 제1영역(613)에 비해 대등하거나 더 넓게 설정될 수 있다. 예컨대, 제2영역(653)은 제1영역(613)에 비해 0 내지 50% 정도 더 넓게 설정될 수 있다. 비트 라인을 위한 제1웨이퍼 가장자리 노광 및 제거(EBR/WEE) 과정에서의 가장자리 제1영역(613)이 대략 2.3㎜의 폭으로 설정된 경우, 제2영역(653)은 대략 3.5㎜로 설정될 수 있다.
이와 같이 제2포토레지스트층(650)의 웨이퍼(100) 가장자리 제2영역(653)에 위치하는 일부는 제거되게 되므로, 가장자리 제2영역(653) 상에는 결국 콘택홀을 형성하기 위한 식각 마스크가 존재하지 않게 된다.
도 7을 참조하면, 제2포토레지스트층(도 6의 650)에 사진 공정, 즉, 노광 및 현상 과정을 수행하여 제2포토레지스트 패턴(도시되지 않음)을 형성하고, 제2포토레지스트 패턴을 식각 마스크로 하부의 식각 마스크를 위한 층(630)을 선택적으로 식각하여 식각 마스크(635)로 패터닝한다. 이후에, 제2포토레지스트 패턴을 바람직하게 제거한다.
이때, 식각 마스크(635)는 다수 개의 비트 라인 스택(500)들을 교차하여 워드 라인이 연장되는 방향으로 길게 연장되는 라인 형태를 가지게 패터닝된다. 따라서, 식각 마스크(635)들이 노출된 영역에는 다수 개의 스토리지 노드 콘택홀들이 비트 라인 스택(500)에 자기 정렬되게 형성되게 된다.
이때, 식각 마스크(635)의 하부에는 제3절연층(350)이 접촉하고 있을 뿐만 아니라, 비트 라인 스택(500)의 캡층(531)이 접촉하고 있게 된다. 이는 제2웨이퍼 가장자리 노광 및 제거(EBR/WEE) 과정의 처리 범위가 제1웨이퍼 가장자리 노광 및 제거(EBR/WEE) 과정에 비해 대등하거나 안쪽으로 설정되었기 때문이다. 이와 같이 식각 마스크(635)가 비트 라인 캡층(531)과 접촉하고 있으므로, 후속 과정에서 하부의 제3절연층(350)이 제거되더라도, 식각 마스크(635)는 비트 라인 스택(500)에 의해 지지될 수 있다. 따라서, 식각 마스크(635)가 들뜨는 현상을 바람직하게 방지할 수 있다.
도 8을 참조하면, 식각 마스크(635)에 노출된 제3절연층(350) 부분을 선택적으로 식각하여 부분 콘택홀(351)을 형성한다. 이때, 식각 과정은 제3절연층(350)을 완전히 관통하지 않게 조절되는 부분 식각으로 수행되며, 이방성 건식 식각으로 수행될 수 있다. 이때, 식각 과정은 비트 라인 캡층(531) 또는/ 및 비트 라인 스페이서(550)에 의해 식각 저지되며 SAC 과정으로 수행된다.
도 9를 참조하면, 부분 콘택홀(351)의 폭을 확장시키는 과정을 수행한다. 예컨대, 부분 콘택홀(351)의 바닥 및 측벽의 제3절연층(350) 부분을 등방성 식각, 예컨대, HF 또는 BOE와 같은 산화물에 대한 식각액을 이용하는 습식 식각으로 식각하여 부분 콘택홀(351)의 폭을 확장시킨다. 이때, 비트 라인 스택(500)에 의해 워드 라인이 연장되는 방향으로의 확장은 제한되며, 비트 라인 스택(500)이 연장되는 비트 라인 방향으로 식각에 의해 비트 라인 방향으로의 폭의 확장이 이루어진다.
이와 같이 폭이 확장된 콘택홀(352)을 형성할 때, 종래의 경우 도 1에 제시된 바와 같이 식각 마스크(60)가 웨이퍼(10) 가장자리에까지 연장되어 있고, 하부에 비트 라인 스택(50)이 존재하지 않으므로, 식각 마스크(60)의 끝단 부분이 제3 절연층(35)의 소실에 의해 지지되지 못하게 될 수 있다. 이에 따라, 식각 마스크(60)의 리프트 오프 현상이 발생될 수 있다.
이에 비해, 도 9에 제시된 바와 같이 본 발명의 실시예의 경우, 식각 마스크(635)가 비트 라인 스택(500)에 의해서 지지되게 되므로, 식각 마스크(635)의 리프트 오프 현상은 방지되게 된다.
도 10을 참조하면, 폭이 확장된 콘택홀(352)의 측벽 및 바닥을 덮게 연장되는 보호층(670)을 형성한다. 이러한 보호층(670)은 후속되는 콘택홀(352)의 관통을 위한 식각 과정에서 콘택홀(352)의 측벽 등을 보호하는 역할을 하도록 도입된다. 따라서, 이러한 보호층(670)은 제3절연층(350)과 식각 선택비를 구현할 수 있는 실리콘 질화물의 층을 포함하여 형성될 수 있다.
도 11을 참조하면, 식각 마스크(635)에 의해 노출되는 폭이 확장된 콘택홀(352)의 바닥을 식각하고, 계속하여 하부의 제2절연층(630)을 식각하여, 하부의 콘택 패드(400)에 연결되게 제3 및 제2절연층(650, 630)을 관통하는 콘택홀(353)을 형성한다. 이때, 이러한 식각 과정은 이방성 건식 식각을 포함하여 수행될 수 있다. 이때, 폭이 확장된 콘택홀(352)의 바닥 부위의 보호층(670) 일부는 식각 마스크(635)에 의해 선택적으로 노출되어 식각에 의해 제거될 수 있다.
도 12를 참조하면, 콘택홀(353)들을 채우는 제2도전층을 형성한 후, 에치 백(etch back) 또는/ 및 CMP를 수행하여 비트 라인 캡층(531)이 노출되게 노드 분리하여, 콘택홀(353) 별로 스토리지 노드 콘택(700)을 형성한다. 이때, 제2도전층은 도전성 폴리 실리콘층을 포함하여 형성될 수 있다.
이후에, 도시되지는 않았으나, 콘택(700) 상에 커패시터 형성을 위한 버퍼층(buffer layer)을 산화물을 대략 300 내지 700Å 정도 증착하고, 식각 저지층으로서의 실리콘 질화물층을 대략 500 내지 1500Å 정도 증착하고, 그 상에 스토리지 노드에 3차원적 형상, 예컨대, 실린더(cylinder) 형상을 부여하기 위한 형틀층을 형성한다. 이러한 형틀층에 의해 3차원 형상이 부여된 스토리지 노드를 콘택(700)에 정렬되게 형성하고, 스토리지 노드 상에 유전층 및 플레이트 노드를 형성하여 커패시터를 완성한다.
이때, 스토리지 노드 콘택(700)은 상측 부분이 확장된 폭을 가지게 구현되므로 스토리지 노드와 중첩 마진을 보다 더 크게 확보할 수 있다.
상술한 본 발명에 따르면, 스토리지 노드 콘택을 위한 콘택홀을, 라인 형태의 식각 마스크 및 비트 라인 스택의 식각 저지를 이용한 자기 정렬 콘택(SAC) 과정을 이용하여 형성할 때, 라인 형태 식각 마스크의 들뜸을 효과적으로 배제하며 콘택홀의 상측부의 폭 확장을 유도하는 습식 식각을 수행할 수 있다. 이에 따라, 콘택홀의 상측 부분의 선폭이 비트 라인이 연장되는 방향으로 보다 더 확보될 수 있어, 스토리지 노드와 콘택 간의 중첩 마진을 보다 더 확보할 수 있다.
라인 형태 식각 마스크를 위한 사진 공정에서의 제2포토레지스트층의 제2웨이퍼 가장자리 노광 및 제거 영역이, 비트 라인 패터닝을 위한 사진 공정에서의 제1포토레지스트층의 제1웨이퍼 가장자리 노광 및 제거 영역 보다, 웨이퍼 중심 쪽으로, 즉, 안쪽으로 들어오게 설정함으로써, 식각 마스크 아래에 비트 라인 스택이 항상 존재하도록 유도할 수 있다.
이에 따라, 콘택홀 확장을 위한 습식 식각에서 식각 마스크 아래의 절연층이 소실되더라도, 식각 마스크는 비트 라인 스택에 의해지지 접촉되고 있어, 식각 마스크가 들뜨는 것이 효과적으로 방지되게 될 수 있다.
이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.

Claims (10)

  1. 기판 상의 가장자리 제1영역에 연장이 배제되게 비트 라인 스택들을 형성하는 단계;
    상기 비트 라인 스택들 상에 절연층을 형성하는 단계;
    상기 제1영역에 비해 대등하거나 안쪽에까지 확장된 가장자리 제2영역에 연장이 배제되게 상기 절연층 상에 식각 마스크를 형성하는 단계; 및
    상기 식각 마스크에 의해 노출된 상기 절연층 부분을 식각하여 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 스토리지 노드 콘택 형성 방법.
  2. 제1항에 있어서,
    상기 반도체 기판 상에 상기 비트라인 스택 하부에 제2의 절연층을 형성하는 단계를 더 포함하고,
    상기 콘택홀을 형성하는 단계는
    상기 식각마스크를 이용하여 상기 절연층을 부분 식각하여 부분 콘택홀을 형성하는 단계;
    상기 부분 콘택홀의 측벽을 식각하여 폭을 확장시키는 단계; 및
    상기 부분 콘택홀 바닥에 노출된 상기 제2의 절연층 부분을 선택적으로 식각하여 상기 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 스토리지 노드 콘택 형성 방법.
  3. 제2항에 있어서,
    상기 부분 콘택홀들의 폭을 확장하는 단계는
    상기 부분 콘택홀의 측벽 및 바닥을 이루는 상기 제2절연층 부분을 습식 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 스토리지 노드 콘택 형성 방법.
  4. 제2항에 있어서,
    상기 부분 콘택홀들의 폭을 확장하는 단계 이후에
    상기 부분 콘택홀의 측벽을 보호하는 보호층을 실리콘 질화물을 포함하여 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 스토리지 노드 콘택 형성 방법.
  5. 제1항에 있어서,
    상기 스토리지 노드 콘택들을 형성하는 단계는
    상기 콘택홀들을 채우는 상기 도전층을 도전성 폴리 실리콘을 포함하여 형성하는 단계; 및
    상기 도전층을 상기 비트 라인 스택의 캡층의 표면이 노출되도록 평탄화하여 노드 분리하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 스토리지 노드 콘택 형성 방법.
  6. 제1항에 있어서,
    상기 비트라인 스택의 상기 제1영역에의 연장 배제는 상기 제1영역의 노광 및 제거 과정에 의해 수행되는 것을 특징으로 하는 반도체 소자의 스토리지 노드 콘택 형성 방법.
  7. 제6항에 있어서,
    상기 제1영역 노광 및 제거 과정은
    제1포토레지스트층을 도포하는 단계; 및
    상기 제1포토레지스트층의 상기 제1영역에 위치하는 일부를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 스토리지 노드 콘택 형성 방법.
  8. 제1항에 있어서
    상기 식각 마스크의 상기 제2영역에의 연장 배제는
    상기 제2영역의 노광 및 제거 과정에 의해 수행되는 것을 특징으로 하는 반도체 소자의 스토리지 노드 콘택 형성 방법.
  9. 제8항에 있어서,
    상기 제2영역의 노광 및 제거 과정은
    제2포토레지스트층을 도포하는 단계; 및
    상기 제2포토레지스트층의 제2영역에 위치하는 일부를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 스토리지 노드 콘택 형성 방법.
  10. 제1항에 있어서,
    상기 콘택홀 형성을 위한 상기 식각 마스크를 라인 형태의 식각 마스크를 사용하는 것을 특징으로 하는 반도체 소자의 스토리지 노드 콘택 형성 방법.
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