KR100280802B1 - 반도체 소자의 전하저장전극 형성 방법 - Google Patents

반도체 소자의 전하저장전극 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 전하저장전극 형성 방법에 관한 것으로, 전하저장전극 형성 공정중 캐패시터 콘택 마스크 패턴임을 인식하기 위해 글자키 패턴 지역에 형성되는 음각의 글자키 패턴중 특정 패턴의 리프팅(lifting) 현상을 방지하기 위해, 리프팅 현상이 발생 가능한 부분에 양각의 보조 패턴을 삽입하여 연결시켜주거나, 음각의 글자키 패턴을 양각의 글자키 패턴으로 형성시키는 반도체 소자의 전하저장전극 형성 방법에 관하여 기술된다.

Description

반도체 소자의 전하저장전극 형성 방법
본 발명은 반도체 소자의 전하저장전극 형성 방법에 관한 것으로, 특히 전하저장전극 형성 공정중 캐패시터 콘택 마스크 패턴임을 인식하기 위해 글자키 패턴 지역에 형성되는 글자키 패턴중 특정 패턴의 리프팅(lifting) 현상을 방지할 수 있는 반도체 소자의 전하저장전극 형성 방법에 관한 것이다.
일반적으로, 반도체 소자를 제조함에 있어 캐패시터의 전하저장전극 형성 공정중 캐패시터 콘택 마스크 패턴임을 인식하기 위해 글자키 패턴 지역에 음각의 글자키 패턴을 형성한다. 반도체 소자가 고집적화 되어 감에 따라 글자키 패턴 지역이 차지하는 면적이 줄어들어 글자키 패턴의 크기가 감소하게 되며, 이로 인하여 글자키 패턴중 고립되어 형성되는 특정 부분의 패턴에서 리프팅(lifting) 현상이 발생하게 된다.
도 1a 내지 도 1e는 일반적인 반도체 소자의 전하저장전극 형성 방법을 설명하기 위한 소자의 단면도이고, 도 2a 내지 도 2e는 글자키 패턴 지역에 음각의 글자키 패턴이 그려진 평면 및 단면을 도시한 도면이다.
도 1a를 참조하면, 반도체 기판(11)에 트랜지스터(도시 안됨)를 형성한 후, 셀 지역(A) 및 글자키 패턴 지역(B) 상에 층간 절연막(12)을 형성한다. 셀 지역(A)의 층간 절연막(12) 일부분을 식각하여 비트 라인용 콘택 플러그(도시 안됨) 및 캐패시터용 콘택 플러그(13)를 형성한다. 비트 라인용 콘택 플러그와 연결되는 비트 라인(14)을 셀 지역(A)의 층간 절연막(12) 상에 형성한 후, 비트 라인(14)을 포함한 셀 지역(A) 및 글자키 패턴 지역(B)의 층간 절연막(12) 상에 장벽 질화막(15)을 형성한다. 장벽 질화막(15) 상에 캡 산화막(16)을 두껍게 형성한다.
상기에서, 장벽 질화막(15)은 후에 형성될 캐패시터 콘택 마스크 패턴 형성시에 비트 라인(14)이 식각 손상(etch attack) 되는 것을 방지하는 역할을 한다.
도 1b를 참조하면, 캐패시터용 콘택 플러그(13) 윗부분이 개방되고, 글자키 패턴 지역(B)에 글자키 패턴 부분이 개방된(open) 감광막 패턴(17)을 캡 산화막(16) 상에 형성한 후, 캐패시터 콘택 마스크 패턴인 감광막 패턴(17)을 식각 마스크로 한 식각 공정으로 캡 산화막(16) 및 장벽 질화막(15)을 식각하고, 이로 인하여 셀 지역(A)에는 캐패시터용 콘택 플러그(13)가 노출되는 캐패시터용 콘택홀(18)이 형성되고, 글자키 패턴 지역(B)에는 장벽 질화막(15)에 의해 정의되며, 캐패시터 콘택 마스크 패턴임을 인식하기 위한 음각의 글자키 패턴(19)이 그려진다. 음각 글자키 패턴(19)은 예를 들어, "330A"이란 글자를 임의로 만들어 사용할 수 있다.
도 1c를 참조하면, 감광막 패턴(17)을 제거한 후, 캐패시터의 전하저장전극으로 사용될 폴리실리콘층(20)을 전체 구조상에 증착한다.
도 1d를 참조하면, 화학기계적 연마(CMP) 공정으로 캡 산화막(16) 상단의 폴리실리콘층(20)을 연마하여 캐패시터용 콘택홀(18) 내에만 폴리실리콘층(20)이 남아 있도록 하고, 이때 글자키 패턴 지역(B)의 음각 글자키 패턴(19) 내부에도 폴리실리콘층(20)이 남아 있게된다. 별도의 마스크를 사용하여 음각 글자키 패턴(19) 내부의 폴리실리콘층(20)을 모두 제거한다.
글자키 패턴 지역(B)에 음각 글자키 패턴(19)인 "330A"가 그려진 평면이 도 2a에 도시되며, 도 2a의 X-X선을 따라 절단한 음각 글자키 패턴(19) "A"자의 단면이 도 2b에 도시된다.
도 1e를 참조하면, 보조 형틀로 사용된 캡 산화막(16)을 HF나 BOE 등과 같은 습식 식각제를 이용하여 제거하고, 이로 인하여 캐패시터용 콘택 플러그(13) 부분의 폴리실리콘층(20)으로 된 전하저장전극(200)이 형성된다. 그런데, 캡 산화막(16)을 완전히 제거하기 위하여 충분한 과도 식각을 하게 되는데, 셀 지역(A)에서는 장벽 질화막(15)에 의해 하지층이 완전히 보호되지만, 글자키 패턴 지역(B)에서는 음각 글자키 패턴(19) 주변의 층간 절연막(12)이 노출되어 음각 글자키 패턴(19)을 정의하는 장벽 질화막(15) 밑의 층간 절연막(12)이 식각되므로, 결국 장벽 질화막(15)에 리프팅(lifting) 현상이 발생하게 된다. 리프팅 현상이 발생되는 장벽 질화막(15)은 도 2e에 도시된 양각의 고립 패턴(19A) 부분이 된다. 리프팅된 장벽 질화막(15)은 HF나 BOE 등과 같은 습식 용액에 잘 식각되지 않기 때문에 웨이퍼 내의 이미 패턴이 형성된 지역에 떨어져 패턴을 망가뜨리거나 파티클(particle)로 작용하거나 또는 식각 용기를 오염시키는 원인으로 작용하게 된다.
도 2c는 도 2b의 상태에서 캡 산화막(16)이 부분 식각되어 도 2b의 'Y'부분 장벽 질화막(15)이 리프팅 되기 직전의 상태를 평면으로 도시한 도면이며, 도 2d는 캡 산화막(16)을 완전히 식각한 후 장벽 질화막(15)이 리프팅된 상태를 평면으로 도시한 도면이다. 즉, 도 2e의 도면에 그려진 음각 글자키 패턴(19)인 "330A"에서 리프팅 가능한 패턴은 "0"자와 "A"자 내부에 존재하는 양각의 고립 패턴(19A) 부분이다.
따라서, 본 발명은 전하저장전극 형성 공정중 캐패시터 콘택 마스크 패턴임을 인식하기 위해 글자키 패턴 지역에 형성되는 글자키 패턴중 특정 패턴의 리프팅(lifting) 현상을 방지할 수 있는 반도체 소자의 전하저장전극 형성 방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 반도체 소자의 전하저장전극 형성 방법은 층간 절연막에 비트 라인용 콘택 플러그 및 캐패시터용 콘택 플러그가 형성되고, 상기 층간 절연막 상에 비트 라인이 형성된 반도체 기판이 제공되는 단계; 상기 비트 라인을 포함한 셀 지역 및 글자키 패턴 지역의 층간 절연막 상에 장벽 질화막 및 캡 산화막을 형성하는 단계; 상기 캡 산화막 및 장벽 질화막의 일부분을 순차적으로 식각하여, 셀 지역에 캐패시터용 콘택홀을, 글자키 패턴 지역에 음각 글자키 패턴을 동시에 형성하되, 상기 음각 글자키 패턴 내부의 양각 고립 패턴 부분을 양각 보조 패턴에 의해 바깥 부분과 연결되게 하는 단계; 및 상기 캐패시터용 콘택홀 내측벽에 폴리실리콘층을 형성한 후, 상기 셀 지역 및 글자키 패턴 지역의 캡 산화막을 제거하고, 이로 인하여 전하저장전극 및 음각 글자키 패턴을 완성하는 단계로 이루어지는 것을 특징으로 한다.
또한, 본 발명의 목적을 달성하기 위한 전하저장전극 형성 방법은 층간 절연막에 비트 라인용 콘택 플러그 및 캐패시터용 콘택 플러그가 형성되고, 상기 층간 절연막 상에 비트 라인이 형성된 반도체 기판이 제공되는 단계; 상기 비트 라인을 포함한 셀 지역 및 글자키 패턴 지역의 층간 절연막 상에 장벽 질화막 및 캡 산화막을 형성하는 단계; 상기 캡 산화막 및 장벽 질화막의 일부분을 순차적으로 식각하여, 셀 지역에 캐패시터용 콘택홀을, 글자키 패턴 지역에 양각 글자키 패턴을 동시에 형성하는 단계; 및 상기 캐패시터용 콘택홀 내측벽에 폴리실리콘층을 형성한 후, 상기 셀 지역 및 글자키 패턴 지역의 캡 산화막을 제거하고, 이로 인하여 전하저장전극 및 양각 글자키 패턴을 완성하는 단계로 이루어지는 것을 특징으로 한다.
도 1a 내지 도 1e는 종래 반도체 소자의 전하저장전극 형성 방법을 설명하기 위한 소자의 단면도.
도 2a는 도 1d에서 음각 글자키 패턴인 "330A"가 그려진 글자키 패턴 지역의 평면을 도시한 도면.
도 2b는 도 2a의 X-X선을 따라 절단한 음각 글자키 패턴 "A"자의 단면을 도시한 도면.
도 2c는 도 2b의 상태에서 캡 산화막이 부분 식각 되어 도 2b의 'Y'부분 장벽 질화막이 리프팅 되기 직전의 상태를 평면으로 도시한 도면.
도 2d는 캡 산화막을 완전히 식각한 후 장벽 질화막이 리프팅 된 상태를 평면으로 도시한 도면.
도 2e는 종래 방법으로 형성된 음각 글자키 패턴인 "330A"에서 리프팅 가능한 패턴을 설명하기 위한 글자키 패턴 지역의 평면도.
도 3a 내지 도 3e는 본 발명에 따른 반도체 소자의 전하저장전극 형성 방법을 설명하기 위한 소자의 단면도.
도 4a는 본 발명의 제 1 실시예에 따라 음각 글자키 패턴인 "330A"이 형성된 글자키 패턴 지역의 평면도.
도 4b는 본 발명의 제 2 실시예에 따라 양각 글자키 패턴인 "330A"이 형성된 글자키 패턴 지역의 평면도.
도 4c는 본 발명의 제 3 실시예에 따라 음각 또는 양각 글자키 패턴인 "330A"이 형성된 글자키 패턴 지역의 평면도.
<도면의 주요 부분에 대한 부호의 설명>
11: 반도체 기판 12: 층간 절연막
13: 캐패시터용 콘택 플러그 14: 비트 라인
15: 장벽 질화막 16: 캡 산화막
17, 170: 감광막 패턴 18: 캐패시터용 콘택홀
19, 190: 음각 글자키 패턴 19A: 양각 고립 패턴
190A: 양각 보조 패턴 20: 폴리실리콘층
200: 전하저장전극 290: 양각 글자키 패턴
390: 음각 또는 양각 글자키 패턴
A: 셀 지역 B: 글자키 패턴 지역
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 3a 내지 도 3e는 일반적인 반도체 소자의 전하저장전극 형성 방법을 설명하기 위한 소자의 단면도이고, 도 4a는 본 발명의 제 1 실시예에 따라 음각 글자키 패턴인 "330A"이 형성된 글자키 패턴 지역의 평면도이며, 도 4b는 본 발명의 제 2 실시예에 따라 양각 글자키 패턴인 "330A"이 형성된 글자키 패턴 지역의 평면도이다.
도 3a 내지 도 3e와 함께 도 4a를 참조하여 글자키 패턴 지역에서 발생되는 글자키 패턴의 리프팅 현상을 방지할 수 있는 본 발명의 제 1 실시예에 따른 반도체 소자의 전하저장전극 형성 방법을 설명하면 다음과 같다.
도 3a를 참조하면, 반도체 기판(11)에 트랜지스터(도시 안됨)를 형성한 후, 셀 지역(A) 및 글자키 패턴 지역(B) 상에 층간 절연막(12)을 형성한다. 셀 지역(A)의 층간 절연막(12) 일부분을 식각하여 비트 라인용 콘택 플러그(도시 안됨) 및 캐패시터용 콘택 플러그(13)를 형성한다. 비트 라인용 콘택 플러그와 연결되는 비트 라인(14)을 셀 지역(A)의 층간 절연막(12) 상에 형성한 후, 비트 라인(14)을 포함한 셀 지역(A) 및 글자키 패턴 지역(B)의 층간 절연막(12) 상에 장벽 질화막(15)을 형성한다. 장벽 질화막(15) 상에 캡 산화막(16)을 두껍게 형성한다.
상기에서, 장벽 질화막(15)은 후에 형성될 캐패시터 콘택 마스크 패턴 형성시에 비트 라인(14)이 식각 손상(etch attack) 되는 것을 방지하는 역할을 한다. 캡 산화막(16)은 PSG, USG, BPSG, SOG, O3-TEOS, HDP 산화막 등으로 형성된다.
도 3b를 참조하면, 캐패시터용 콘택 플러그(13) 윗부분이 개방되고, 글자키 패턴 지역(B)에 글자키 패턴 부분이 개방된(open) 감광막 패턴(170)을 캡 산화막(16) 상에 형성한 후, 캐패시터 콘택 마스크 패턴인 감광막 패턴(170)을 식각 마스크로 한 식각 공정으로 캡 산화막(16) 및 장벽 질화막(15)을 순차적으로 식각하고, 이로 인하여 셀 지역(A)에는 캐패시터용 콘택 플러그(13)가 노출되는 캐패시터용 콘택홀(18)이 형성되고, 글자키 패턴 지역(B)에는 장벽 질화막(15)에 의해 정의되며, 캐패시터 콘택 마스크 패턴임을 인식하기 위한 음각의 글자키 패턴(190)이 그려진다. 음각 글자키 패턴(190)은 예를 들어, "330A"이란 글자를 임의로 만들어 사용할 수 있다.
상기에서, 캐패시터용 콘택홀(18)을 형성하기 위한 캡 산화막(16) 식각은 장벽 질화막(15)의 식각 손실을 최소화하도록 CF4, C2F6, C3F8, C4F8, CH2F2, CO 등과 같은 가스를 사용하여 건식 식각하고, 이어서 진행되는 장벽 질화막(15) 식각은 CF4, CHF3, C2F6, C3F8, C4F8등의 프레온 가스를 사용하여 건식 식각한다.
한편, 본 발명의 음각 글자키 패턴(190)은 종래 방법으로 형성된 음각 글자키 패턴(19) "330A"에서 리프팅 가능한 패턴인 "0"자와 "A"자 내부에 존재하는 양각 고립 패턴(19A) 부분을, 도 4a에 도시된 바와 같이, 양각 보조 패턴(190A)에 의해 바깥 부분과 연결되도록 한다. 즉, 양각 고립 패턴(19A) 위의 장벽 질화막(15)과 바깥 부분의 장벽 질화막(15)을 양각 보조 패턴(190A) 위의 장벽 질화막(15)으로 연결시켜준다.
도 3c를 참조하면, 감광막 패턴(170)을 제거한 후, 캐패시터의 전하저장전극으로 사용될 폴리실리콘층(20)을 전체 구조상에 증착한다.
도 3d를 참조하면, 화학기계적 연마(CMP) 공정으로 캡 산화막(16) 상단의 폴리실리콘층(20)을 연마하여 캐패시터용 콘택홀(18) 내에만 폴리실리콘층(20)이 남아 있도록 하고, 이때 글자키 패턴 지역(B)의 음각 글자키 패턴(190) 내부에도 폴리실리콘층(20)이 남아 있게된다. 별도의 마스크를 사용하여 음각 글자키 패턴(190) 내부의 폴리실리콘층(20)을 모두 제거한다.
도 3e를 참조하면, 보조 형틀로 사용된 캡 산화막(16)을 HF나 BOE 등과 같은 습식 식각제를 이용하여 제거하고, 이로 인하여 캐패시터용 콘택 플러그(13) 부분의 폴리실리콘층(20)으로 된 전하저장전극(200)이 형성된다. 캡 산화막(16)을 완전히 제거하기 위하여 충분한 과도 식각을 하게 되는데, 셀 지역(A)에서는 장벽 질화막(15)에 의해 하지층이 완전히 보호되고, 글자키 패턴 지역(B)에서는 음각 글자키 패턴(190) 주변의 층간 절연막(12)이 노출되어 음각 글자키 패턴(190)을 정의하는 장벽 질화막(15) 밑의 층간 절연막(12)이 식각되어진다. 그러나, 본 발명의 음각 글자키 패턴(190)은 리프팅 가능한 양각 고립 패턴(19A)을 양각 보조 패턴(190A)으로 잡아주기 때문에 리프팅 되는 것을 방지할 수 있다.
상기한 본 발명의 제 1 실시예에서는, 음각 글자키 패턴(190) "330A"에서 리프팅 가능한 패턴인 "0"자와 "A"자 내부에 존재하는 양각 고립 패턴(19A) 부분을 양각 보조 패턴(190A)에 의해 바깥 부분과 연결되도록 하므로써, 양각 고립 패턴(19A) 위의 장벽 질화막(15)이 리프팅 되는 것을 방지하는 기술이다.
상기한 본 발명의 제 1 실시예와는 달리 본 발명의 제 2 실시예는 제 1 실시예와 공정 단계는 같으나, 전술한 도 3b의 공정 과정에서 사용된 캐패시터 콘택 마스크 패턴인 감광막 패턴(170)을 캐패시터용 콘택 플러그(13) 윗부분이 개방(open)되고, 글자키 패턴 지역(B)에 글자키 패턴 부분이 덮이는(close) 새로운 감광막 패턴(도시 안음)을 형성하고, 새로운 감광막 패턴 식각 마스크로 한 식각 공정으로 캡 산화막(16) 및 장벽 질화막(15)을 순차적으로 식각하므로써, 도 4b에 도시된 바와 같이, 글자키 패턴 지역(B)에 양각 글자키 패턴(290)인 "330A"이 형성된다. 즉, 제 2 실시예에 의한 양각 글자키 패턴(290) "330A"는 글자 각각의 자체에 장벽 질화막(15)이 연결되어 있어 장벽 질화막(15)의 리프팅이 일어나지 않는다.
또한, 글자키 패턴 지역(B)에서 발생되는 리프팅 현상은 장벽 질화막(15)에 의해 유발되는데, 이러한 장벽 질화막(15)의 리프팅 현상을 근본적으로 해결하기 위하여, 도 4c에 도시된 바와 같이, 본 발명의 제 3 실시예로 비트 라인(14)을 포함한 층간 절연막(12) 상에 장벽 질화막(15)을 형성한 후, 글자키 패턴 지역(B)의 글자키 패턴이 형성될 부분만 개방되는 감광막 패턴을 사용하여 장벽 질화막(15)을 CF4, CHF3, C2F6, C3F8, C4F8등의 프레온 가스로 제거하고, 이후 전술한 일반적인 공정 단계를 진행하여 층간 절연막(12) 표면에 음각 또는 양각의 글자키 패턴(390)을 형성할 수 있다.
상술한 바와 같이, 본 발명은 전하저장전극 형성 공정중 캐패시터 콘택 마스크 패턴임을 인식하기 위해 글자키 패턴 지역에 형성되는 글자키 패턴중 특정 패턴의 리프팅 현상을 방지하여, 리프팅된 패턴으로 인한 웨이퍼 오염 및 패턴 불량을 방지할 수 있고, 습식 식각 용액 자체의 오염을 줄일 수 있어, 소자의 동작 불량을 줄일 수 있을 뿐만 아니라, 소자의 수율 및 신뢰성을 향상시킬 수 있다.

Claims (9)

  1. 층간 절연막에 비트 라인용 콘택 플러그 및 캐패시터용 콘택 플러그가 형성되고, 상기 층간 절연막 상에 비트 라인이 형성된 반도체 기판이 제공되는 단계;
    상기 비트 라인을 포함한 셀 지역 및 글자키 패턴 지역의 층간 절연막 상에 장벽 질화막 및 캡 산화막을 형성하는 단계;
    상기 캡 산화막 및 장벽 질화막의 일부분을 순차적으로 식각하여, 셀 지역에 캐패시터용 콘택홀을, 글자키 패턴 지역에 음각 글자키 패턴을 동시에 형성하되, 상기 음각 글자키 패턴 내부의 양각 고립 패턴 부분을 양각 보조 패턴에 의해 바깥 부분과 연결되게 하는 단계; 및
    상기 캐패시터용 콘택홀 내측벽에 폴리실리콘층을 형성한 후, 상기 셀 지역 및 글자키 패턴 지역의 캡 산화막을 제거하고, 이로 인하여 전하저장전극 및 음각 글자키 패턴을 완성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 전하저장전극 형성 방법.
  2. 제 1 항에 있어서,
    상기 캐패시터용 콘택홀을 형성하기 위한 캡 산화막 식각은 CF4, C2F6, C3F8, C4F8, CH2F2, CO 와 같은 가스를 사용하여 건식 식각하고, 상기 장벽 질화막 식각은 CF4, CHF3, C2F6, C3F8, C4F8와 같은 프레온 가스를 사용하여 건식 식각하는 것을 특징으로 하는 반도체 소자의 전하저장전극 형성 방법.
  3. 제 1 항에 있어서,
    상기 전하저장전극을 완성하기 위한 캡 산화막 식각은 HF나 BOE 와 같은 습식 식각제를 이용하여 제거하는 것을 특징으로 하는 반도체 소자의 전하저장전극 형성 방법.
  4. 층간 절연막에 비트 라인용 콘택 플러그 및 캐패시터용 콘택 플러그가 형성되고, 상기 층간 절연막 상에 비트 라인이 형성된 반도체 기판이 제공되는 단계;
    상기 비트 라인을 포함한 셀 지역 및 글자키 패턴 지역의 층간 절연막 상에 장벽 질화막 및 캡 산화막을 형성하는 단계;
    상기 캡 산화막 및 장벽 질화막의 일부분을 순차적으로 식각하여, 셀 지역에 캐패시터용 콘택홀을, 글자키 패턴 지역에 양각 글자키 패턴을 동시에 형성하는 단계; 및
    상기 캐패시터용 콘택홀 내측벽에 폴리실리콘층을 형성한 후, 상기 셀 지역 및 글자키 패턴 지역의 캡 산화막을 제거하고, 이로 인하여 전하저장전극 및 양각 글자키 패턴을 완성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 전하저장전극 형성 방법.
  5. 제 4 항에 있어서,
    상기 캐패시터용 콘택홀을 형성하기 위한 캡 산화막 식각은 CF4, C2F6, C3F8, C4F8, CH2F2, CO 와 같은 가스를 사용하여 건식 식각하고, 상기 장벽 질화막 식각은 CF4, CHF3, C2F6, C3F8, C4F8와 같은 프레온 가스를 사용하여 건식 식각하는 것을 특징으로 하는 반도체 소자의 전하저장전극 형성 방법.
  6. 제 4 항에 있어서,
    상기 전하저장전극을 완성하기 위한 캡 산화막 식각은 HF나 BOE 와 같은 습식 식각제를 이용하여 제거하는 것을 특징으로 하는 반도체 소자의 전하저장전극 형성 방법.
  7. 층간 절연막에 비트 라인용 콘택 플러그 및 캐패시터용 콘택 플러그가 형성되고, 상기 층간 절연막 상에 비트 라인이 형성된 반도체 기판이 제공되는 단계;
    상기 비트 라인을 포함한 셀 지역 및 글자키 패턴 지역의 층간 절연막 상에 장벽 질화막을 형성하고, 글자키 패턴 지역의 글자키 패턴이 형성될 부분의 장벽 질화막을 제거한 후, 캡 산화막을 형성하는 단계;
    상기 캡 산화막 및 장벽 질화막의 일부분을 순차적으로 식각하여, 셀 지역에 캐패시터용 콘택홀을, 글자키 패턴 지역에 음각 글자키 패턴을 동시에 형성하는 단계;
    상기 캐패시터용 콘택홀 내측벽에 폴리실리콘층을 형성한 후, 상기 셀 지역 및 글자키 패턴 지역의 캡 산화막을 제거하고, 이로 인하여 전하저장전극 및 음각 글자키 패턴을 완성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 전하저장전극 형성 방법.
  8. 제 7 항에 있어서,
    상기 장벽 질화막 식각은 CF4, CHF3, C2F6, C3F8, C4F8와 같은 프레온 가스를 사용하여 건식 식각하는 것을 특징으로 하는 반도체 소자의 전하저장전극 형성 방법.
  9. 제 7 항에 있어서,
    상기 전하저장전극을 완성하기 위한 캡 산화막 식각은 HF나 BOE 와 같은 습식 식각제를 이용하여 제거하는 것을 특징으로 하는 반도체 소자의 전하저장전극 형성 방법.
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