KR20100077723A - 캐패시터의 하부전극 분리 방법 - Google Patents

캐패시터의 하부전극 분리 방법 Download PDF

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Abstract

본 발명은 하부전극 분리 공정시 첨점이 형성되는 것을 방지할 수 있는 캐패시터의 하부전극 분리 방법을 제공하기 위한 것으로, 본 발명의 캐패시터의 하부전극 분리 방법은 반도체 기판 상부에 캐패시터의 하부전극 정의를 위한 복수의 오픈부를 갖는 절연막을 형성하는 단계; 상기 오픈부의 형상을 따라 상기 절연막 상에 도전막을 형성하는 단계; 상기 도전막 상에 상기 오픈부를 갭필하는 비정질실리콘막을 형성하는 단계; 상기 비정질실리콘막과 도전막을 에치백하여 하부전극의 분리를 수행하는 단계; 상기 비정질실리콘막을 제거하는 단계; 및 상기 절연막을 제거하는 단계를 포함하고, 상술한 본 발명은 첨점 없이 하부 전극을 분리 할 수 있어 브릿지에 의한 페일을 줄일 수 있으며, 또한 측벽 및 바닥의 손상에 의한 하부전극의 부러짐이나 벙커페일을 방지할 수 있는 효과가 있다.
캐패시터, 하부전극, 하부전극분리, 습식딥아웃, 비정질실리콘막

Description

캐패시터의 하부전극 분리 방법{METHOD FOR STORAGE NODE ISOLATION IN CAPACITOR}
본 발명은 반도체장치 제조 방법에 관한 것으로서, 특히 캐패시터의 하부전극 분리 방법에 관한 것이다.
반도체 메모리장치가 고집적화 되면서 메모리 셀(Memory Cell) 면적은 빠른 속도로 감소하고 있다. 이에, 신뢰성 있는 소자 동작을 위해서 메모리 셀당 요구되는 정전용량(Capacitance)은 맞추기 위해 하부전극의 구조를 실린더형(Cylinder Type) 구조로 사용하고 있다.
실린더형 하부전극을 형성하기 위해 하부전극분리 공정을 이용하고 있다.
도 1a 내지 도 1c는 종래 기술에 따른 캐패시터의 하부전극 분리 방법을 설명하기 위한 공정 단면도이다.
도 1a에 도시된 바와 같이, 소정공정이 완료된 반도체 기판(11) 상부에 층간절연막(12)을 형성하고, 층간절연막(12)을 관통하는 스토리지노드콘택플러그(13)를 형성한다.
이어서, 스토리지노드콘택플러그(13)를 포함하는 전면에 하부전극분리막(14)을 형성하고, 하부전극분리막(14)을 하부전극이 형성될 홀 패턴인 오픈영역(도면부호 생략)을 형성한다.
이어서, 오픈영역의 형상을 따라 하부전극분리막(14) 상에 도전막(15)을 형성한다.
도 1c에 도시된 바와 같이, 오픈부 외측의 하부전극분리막(14)의 표면이 드러날 때까지 도전막(15)을 에치백하므로써 오픈부 내부에만 존재하는 실린더형태의 하부전극(15A)을 형성한다. 이러한 공정을 통상적으로 하부전극 분리 공정이라 한다.
도 1c에 도시된 바와 같이, 습식딥아웃 공정을 통해 하부전극분리막(14)을 제거한다.
위와 같이, 종래 기술은 오픈부에 도전막(15)을 형성한 후 에치백을 실시하여 실린더형태의 하부전극(15A)을 형성한다. 이후, 캐패시터의 정전용량을 확보하기 위해 하부전극분리막(14)을 습식딥아웃으로 제거한다.
그러나, 종래 기술은 하부전극(15A)을 형성하기 위해 실시하는 에치백은 비등방성 식각의 특성이 강하기 때문에 오픈부의 상부 측벽에 인접하는 부분에서는 완전히 식각되지 않고 측벽형태로 잔류하여 첨점(100)이 형성되는 문제점이 있다. 첨점(100)은 하부전극분리막(14)을 제거하기 위한 습식딥아웃 공정시에 부러져서 하부전극간 브릿지를 발생시키는 문제를 초래한다.
또한, 도전막의 에치백 공정시에 하부전극의 측벽(도면부호 A 참조) 및 바닥(도면부호 B 참조)이 손상됨에 따라 습식딥아웃 공정시 두께가 얇은 부분이 부러지거나 습식케미컬이 바닥을 관통하여(도면부호 C 참조) 하부구조물(예, 층간절연막)을 손상시켜 벙커(Bunker)가 발생하는 문제가 있다.
본 발명은 상기한 종래기술에 따른 문제점을 해결하기 위해 제안된 것으로서, 하부전극 분리 공정시 첨점이 형성되는 것을 방지할 수 있는 캐패시터의 하부전극 분리 방법을 제공하는데 그 목적이 있다.
또한, 본 발명의 다른 목적은 하부전극 분리 공정시 측벽 및 바닥의 하부전극이 손상됨에 따른 후속 습식딥아웃 공정시의 벙커결함을 방지할 수 있는 캐패시터의 하부전극 분리 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 캐패시터의 하부전극 분리 방법은 반도체 기판 상부에 캐패시터의 하부전극 정의를 위한 복수의 오픈부를 갖는 절연막을 형성하는 단계; 상기 오픈부의 형상을 따라 상기 절연막 상에 도전막을 형성하는 단계; 상기 도전막 상에 상기 오픈부를 갭필하는 비정질실리콘막을 형성하는 단계; 상기 비정질실리콘막과 도전막을 에치백하여 하부전극의 분리를 수행하는 단계; 상기 비정질실리콘막을 제거하는 단계; 및 상기 절연막을 제거하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 캐패시터의 하부전극 분리 방법은 복수의 오픈부를 갖는 절연막을 형성하는 단계; 상기 오픈부의 형상을 따라 절연막 상에 티타늄질화막을 형성하는 단계; 상기 티타늄질화막 상에 상기 오픈부 내부를 갭필하는 비정질실리콘 막을 형성하는 단계; 상기 비정질실리콘막 표면의 자연산화막을 제거하는 단계; 상기 비정질실리콘막과 티타늄질화막을 에치백하여 하부전극의 분리를 수행하는 단계; 상기 에치백후 노출된 절연막을 리세스시키는 단계; 상기 비정질실리콘막을 제거하는 단계; 및 상기 절연막을 제거하는 단계를 포함하는 것을 특징으로 한다.
상술한 본 발명은 첨점 없이 하부 전극을 분리 할 수 있어 브릿지에 의한 페일을 줄일 수 있으며, 또한 측벽 및 바닥의 손상에 의한 하부전극의 부러짐이나 벙커페일을 방지할 수 있는 효과가 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2e는 본 발명의 제1실시예에 따른 캐패시터의 하부전극 분리 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(21) 상부에 층간절연막(22)을 형성한 후, 층간절연막(22)을 관통하는 스토리지노드콘택홀을 형성하고, 이 스토리지노드콘택홀에 매립되는 스토리지노드콘택플러그(23)를 형성한다. 여기서, 도시되지 않았지만, 층간절연막(22) 형성전에는 통상적으로 워드라인을 포함하는 트랜지스 터, 비트라인 공정이 진행되어 있으므로, 층간절연막(22)은 다층 구조이다.
그리고, 스토리지노드콘택플러그(23)는 스토리지노드콘택홀을 채울때까지 전면에 폴리실리콘막을 증착한 후 에치백 또는 CMP(Chemical Mechanical Polishing) 공정을 진행하여 형성한다.
다음으로, 스토리지노드콘택플러그(23)가 매립된 층간절연막(22) 상에 하부전극분리막(101)을 형성한다. 하부전극분리막(101)은 제1질화막(24), 제1산화막(25), 제2질화막(26) 및 제2산화막(27)의 순서로 적층된 구조일 수 있다. 제1질화막(24)은 제1산화막(25) 식각시 식각정지막(Etch stop) 역할을 하고, 제2질화막(26)은 NFC(Nitride Floating Capacitor)에 적용하기 위한 물질로서 후속 습식딥아웃 공정시 하부전극이 쓰러지는 것을 방지하는 지지대(Supporter) 역할을 한다. 제1산화막과 제2산화막은 후속 습식딥아웃 공정에 의해 제거될 수 있다. 제1 및 제2산화막(25, 27)은 BPSG, USG, TEOS 또는 HDP 산화막으로 형성한다.
이어서, 하부전극마스크(SN mask, 도시 생략)를 이용하여 하부전극분리막(101)을 식각하여 오픈영역(28)을 형성한다. 부연하면, 제2산화막(27), 제2질화막(26), 제1산화막(25) 및 제1질화막(24)을 순차적으로 식각하여 스토리지노드콘택플러그(23) 상부를 개방시키는 오픈영역(28)을 형성한다. 제1질화막(24)은 제1산화막(25) 식각시 식각정지막 역할을 한다. 오픈영역(28)은 하부전극이 형성될 3차원 구조의 홀패턴일 수 있다.
도 2b에 도시된 바와 같이, 오픈영역(28)의 형상을 따라 하부전극분리막(101) 상에 하부전극으로 사용될 도전막(29)을 형성한다. 도전막(29)은 TiN을 포 함하며, TiN은 CVD, PVD 또는 ALD 방법을 이용하여 증착한다.
이어서, 도전막(29) 상에 오픈영역(28)의 내부를 갭필하는 비정질실리콘막(30)을 형성한다. 비정질실리콘막(30)은 300℃ 이하의 온도에서 형성하며, 이에 따라 하부 구조물에 대한 열화를 방지할 수 있다.
비정질실리콘막(30)은 후속 하부전극분리공정시 하부전극의 바닥 및 측벽이 손상되는 것을 방지하는 보호막 역할을 하며, 아울러 하부전극을 첨점없이 분리시키는 역할도 수행한다. 보호막은 에치백공정시 하부전극으로 사용된 도전막과 선택비를 가지면서도 습식식각을 통해 주변물질을 어택하지 않고 쉽게 제거되는 물질을 적용할 수 있다.
도 2c에 도시된 바와 같이, 하부전극분리 공정을 진행한다. 하부전극 분리 공정은 하부전극분리막(101) 상에 형성된 도전막(29)을 식각하므로써 오픈영역 내부에만 도전막을 잔류시켜 이웃한 하부전극끼리 서로 분리되는 실린더형태의 하부전극(29A)을 형성하는 공정이다. 도전막(29) 식각시 비정질실리콘막(30)도 동시에 식각되어 오픈영역 내부에는 비정질실리콘막패턴(30A)이 잔류한다.
예를 들어, 하부전극 분리 공정은 도전막(29)이 티타늄질화막(TiN)인 경우, Cl2 플라즈마를 이용한 에치백 공정을 이용하여 티타늄질화막과 비정질실리콘막을 동시에 에치백한다.
상술한 바에 따르면, 오픈영역 내부에서 비정질실리콘막패턴(30A)이 하부전극(29A)을 보호하고 있기 때문에 하부전극분리 공정시 하부전극(29A)의 바닥 및 측 벽이 손상되지 않는다. 또한, 오픈영역의 상부측벽에서도 비정질실리콘막패턴(30A)에 의해 첨점이 발생하는 것을 방지할 수 있다. 결국, 하부전극(29A)의 바닥에서의 두께손실이 없으므로, 후속 습식딥아웃 공정시 하부구조물이 어택받지 않는다.
도 2d에 도시된 바와 같이, 비정질실리콘막패턴(30A)을 제거한다. 비정질실리콘막패턴(30A)은 습식식각을 통해 제거하므로써 하부전극(29A)의 손상을 방지한다. 예를 들어, 불산(HF)과 질산(HNO3)의 혼합용액을 이용하면, 하부전극(29A)의 손상없이 비정질실리콘막패턴(30A)만 선택적으로 제거할 수 있다. 한편, 비정질실리콘막패턴을 제거하기 위해 건식식각을 적용하게 되면 하부전극(29A)이 손상될 수 있으므로, 비정질실리콘막패턴은 습식식각으로 제거하는 것이 바람직하다.
도 2e에 도시된 바와 같이, 습식딥아웃 공정을 진행한다. 이때, 습식딥아웃 공정은 불산 용액을 이용하는데, 이에 따라 제1산화막(25)과 제2산화막(27)이 제거된다. 제1질화막(24)과 제2질화막(26)은 불산용액에 의해 제거되지 않고 잔류하며, 특히 제2질화막(26)은 습식딥아웃 공정시 하부전극(29A)이 쓰러지는 것을 방지한다. 아울러, 도 2d에서와 같이 하부전극(29A)의 바닥에서의 두께손실이 없으므로, 습식딥아웃 공정시 습식케미컬이 하부전극의 바닥을 관통하여 발생하는 벙커결함을 근본적으로 억제할 수 있다.
제1실시예와 같이 비정질실리콘막을 도입함에 따라 얻어지는 하부전극(29A)의 첨점방지효과 및 바닥과 측벽의 손상 방지 효과는 하부전극이 TiN으로 형성한 경우에 국한되지 않고, TiN을 제외한 Pt, Ru 등의 금속막을 하부전극으로 적용하는 실린더 구조의 MIM 캐패시터에서도 얻을 수 있다.
도 3a 내지 도 3g는 본 발명의 제2실시예에 따른 캐패시터의 하부전극 분리 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 반도체 기판(31) 상부에 층간절연막(32)을 형성한 후, 층간절연막(32)을 관통하는 스토리지노드콘택홀을 형성하고, 이 스토리지노드콘택홀에 매립되는 스토리지노드콘택플러그(33)를 형성한다. 여기서, 도시되지 않았지만, 층간절연막(32) 형성전에는 통상적으로 워드라인을 포함하는 트랜지스터, 비트라인 공정이 진행되어 있으므로, 층간절연막(32)은 다층 구조이다.
그리고, 스토리지노드콘택플러그(33)는 스토리지노드콘택홀을 채울때까지 전면에 폴리실리콘막을 증착한 후 에치백 또는 CMP(Chemical Mechanical Polishing) 공정을 진행하여 형성한다.
다음으로, 스토리지노드콘택플러그(33)가 매립된 층간절연막(32) 상에 하부전극분리막(201)을 형성한다. 하부전극분리막(201)은 제1질화막(34), 제1산화막(35), 제2질화막(36) 및 제2산화막(37)의 순서로 적층된 구조일 수 있다. 제1질화막(34)은 제1산화막(35) 식각시 식각정지막(Etch stop) 역할을 하고, 제2질화막(36)은 NFC(Nitride Floating Capacitor)에 적용하기 위한 물질로서 후속 습식딥아웃 공정시 하부전극이 쓰러지는 것을 방지하는 지지대(Supporter) 역할을 한다. 제1산화막과 제2산화막은 후속 습식딥아웃 공정에 의해 제거될 수 있다. 제1 및 제2산화막(35, 37)은 BPSG, USG, TEOS 또는 HDP 산화막으로 형성한다.
이어서, 하부전극마스크(SN mask, 도시 생략)를 이용하여 하부전극분리 막(201)을 식각하여 오픈영역(38)을 형성한다. 부연하면, 제2산화막(37), 제2질화막(36), 제1산화막(35) 및 제1질화막(34)을 순차적으로 식각하여 스토리지노드콘택플러그(33) 상부를 개방시키는 오픈영역(38)을 형성한다. 제1질화막(34)은 제1산화막(35) 식각시 식각정지막 역할을 한다. 오픈영역(38)은 하부전극이 형성될 3차원 구조의 홀패턴일 수 있다.
도 3b에 도시된 바와 같이, 오픈영역(38)의 형상을 따라 하부전극분리막(201) 상에 하부전극으로 사용될 도전막(39)을 형성한다. 도전막(39)은 TiN을 포함하며, TiN은 CVD, PVD 또는 ALD 방법을 이용하여 증착한다.
이어서, 도전막(39) 상에 오픈영역(38)의 내부를 갭필하는 비정질실리콘막(40)을 형성한다. 비정질실리콘막(40)은 300℃ 이하의 온도에서 형성하며, 이에 따라 하부 구조물에 대한 열화를 방지할 수 있다.
비정질실리콘막(40)은 후속 하부전극분리공정시 하부전극의 바닥 및 측벽이 손상되는 것을 방지하는 보호막 역할을 하며, 아울러 하부전극을 첨점없이 분리시키는 역할도 수행한다. 보호막은 에치백공정시 하부전극으로 사용된 도전막과 선택비를 가지면서도 습식식각을 통해 주변물질을 어택하지 않고 쉽게 제거되는 물질을 적용할 수 있다.
도 3c, 도 3d 및 도 3e에 도시된 바와 같이, 하부전극분리 공정을 진행한다. 하부전극 분리 공정은 하부전극분리막(201) 상에 형성된 도전막(39)을 식각하므로써 오픈영역 내부에만 도전막을 잔류시켜 이웃한 하부전극끼리 서로 분리되는 실린더형태의 하부전극(39A)을 형성하는 공정이다. 도전막(39) 식각시 비정질실리콘 막(40)도 동시에 식각되어 오픈영역 내부에는 비정질실리콘막패턴(40A)이 잔류한다.
예를 들어, 하부전극 분리 공정은 전처리, 에치백 및 후처리의 순서로 진행한다. 전처리는 비정질실리콘막 표면의 자연산화막을 제거하는 과정이고, 후처리는 에치백후 잔류하는 잔류물(Residue)을 제거하는 과정이다.
도전막(39)이 티타늄질화막(TiN)인 경우 다음과 같이 진행한다.
먼저, 도 3c에 도시된 것처럼, C2F6와 같은 불화탄소계열 가스를 이용하여 전처리(Pre treatment)한다. 여기서, 전처리를 통해 비정질실리콘막 표면의 자연산화막을 제거한다. 자연산화막을 제거하면 후속의 에치백 공정의 효율을 증대시킬 수 있다.
다음으로, 도 3d에 도시된 것처럼, Cl2 플라즈마를 이용한 에치백 공정을 이용하여 티타늄질화막과 비정질실리콘막을 동시에 에치백한다.
마지막으로, 도 3e에 도시된 것처럼, C2F6와 같은 불화탄소 계열 가스를 이용하여 후처리(Post treatment)한다. 후처리를 통해 에치백후 드러난 제2산화막을 얇게 리세스시킨다. 이와 같이 제2산화막을 얇게 리세스시키는 이유는 에치백공정후에 제2산화막 상부에 잔류하는 비정질실리콘 및 티타늄질화막의 잔류물(Residue)을 제거하기 위함이다.
상기 전처리 및 후처리시에 사용되는 불화탄소계열 가스는 C2F6 가스를 포함할 수 있다.
상술한 바에 따르면, 오픈영역 내부에서 비정질실리콘막패턴(40A)이 하부전극(29A)을 보호하고 있기 때문에 하부전극분리 공정시 하부전극(39A)의 바닥 및 측벽이 손상되지 않는다. 또한, 오픈영역의 상부측벽에서도 비정질실리콘막패턴(40A)에 의해 첨점이 발생하는 것을 방지할 수 있다. 결국, 하부전극(39A)의 바닥에서의 두께손실이 없으므로, 후속 습식딥아웃 공정시 하부구조물이 어택받지 않는다.
도 3f에 도시된 바와 같이, 비정질실리콘막패턴(40A)을 제거한다. 비정질실리콘막패턴(40A)은 습식식각을 통해 제거하므로써 하부전극(39A)의 손상을 방지한다. 예를 들어, 불산(HF)과 질산(HNO3)의 혼합용액을 이용하면, 하부전극(39A)의 손상없이 비정질실리콘막패턴(40A)만 선택적으로 제거할 수 있다. 한편, 비정질실리콘막패턴을 제거하기 위해 건식식각을 적용하게 되면 하부전극(39A)이 손상될 수 있으므로, 비정질실리콘막패턴은 습식식각으로 제거하는 것이 바람직하다.
도 3g에 도시된 바와 같이, 습식딥아웃 공정을 진행한다. 이때, 습식딥아웃 공정은 불산 용액을 이용하는데, 이에 따라 제1산화막(35)과 제2산화막(37)이 제거된다. 제1질화막(34)과 제2질화막(36)은 불산용액에 의해 제거되지 않고 잔류하며, 특히 제2질화막(36)은 습식딥아웃 공정시 하부전극(39A)이 쓰러지는 것을 방지한다. 아울러, 도 3d에서와 같이 하부전극(39A)의 바닥에서의 두께손실이 없으므로, 습식딥아웃 공정시 습식케미컬이 하부전극의 바닥을 관통하여 발생하는 벙커결함을 근본적으로 억제할 수 있다.
제2실시예와 같이, 비정질실리콘막을 도입함에 따라 얻어지는 하부전극(39A) 의 첨점방지효과 및 바닥과 측벽의 손상 방지 효과는 하부전극이 TiN으로 형성한 경우에 국한되지 않고, TiN을 제외한 Pt, Ru 등의 금속막을 하부전극으로 적용하는 실린더 구조의 MIM 캐패시터에서도 얻을 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1c는 종래기술에 따른 캐패시터의 하부전극 분리 방법을 도시한 공정 단면도.
도 2a 내지 도 2f는 본 발명의 제1실시예에 따른 캐패시터의 하부전극 분리 방법을 도시한 공정 단면도.
도 3a 내지 도 3g는 본 발명의 제2실시예에 따른 캐패시터의 하부전극 분리 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체기판 22 : 층간절연막
23 : 스토리지노드콘택플러그 24 : 제1질화막
25 : 제1산화막 26 : 제2질화막
27 : 제2산화막 28 : 오픈영역
29A : 하부전극 30 : 비정질실리콘막

Claims (17)

  1. 반도체 기판 상부에 캐패시터의 하부전극이 형성될 복수의 오픈영역을 갖는 하부전극분리막을 형성하는 단계;
    상기 오픈영역의 형상을 따라 상기 하부전극분리막 상에 도전막을 형성하는 단계;
    상기 도전막 상에 상기 오픈영역을 갭필하는 보호막을 형성하는 단계;
    상기 보호막과 도전막을 동시에 에치백하여 하부전극의 분리를 수행하는 단계
    상기 보호막을 제거하는 단계; 및
    상기 하부전극분리막을 제거하는 단계
    를 포함하는 캐패시터의 하부전극 분리 방법.
  2. 제1항에 있어서,
    상기 보호막은, 비정질실리콘막을 포함하는 캐패시터의 하부전극 분리 방법.
  3. 제2항에 있어서,
    상기 비정질실리콘막은, 50℃∼300℃의 온도 범위에서 형성하는 캐피시터의 하부전극 분리 방법.
  4. 제2항에 있어서,
    상기 보호막을 제거하는 단계는,
    습식식각으로 진행하는 캐패시터의 하부전극 분리 방법.
  5. 제4항에 있어서,
    상기 습식식각은 불산(HF)과 질산(HNO3)의 혼합용액을 이용하는 캐패시터의 하부전극 분리 방법.
  6. 제1항에 있어서,
    상기 하부전극분리막은 제1질화막, 제1산화막, 제2질화막 및 제2산화막의 순서로 적층되고,
    상기 하부전극분리막을 제거하는 단계에서 습식딥아웃을 통해 상기 제1산화막과 제2산화막을 선택적으로 제거하는 캐패시터의 하부전극 분리 방법.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 도전막은 티타늄질화막(TiN)을 포함하는 캐패시터의 하부전극 분리 방법.
  8. 제7항에 있어서,
    상기 도전막과 보호막의 에치백은 Cl2 플라즈마를 이용하여 진행하는 캐패시터의 하부전극 분리 방법.
  9. 반도체 기판 상부에 캐패시터의 하부전극이 형성될 복수의 오픈영역을 갖는 하부전극분리막을 형성하는 단계;
    상기 오픈영역의 형상을 따라 상기 하부전극분리막 상에 도전막을 형성하는 단계;
    상기 도전막 상에 상기 오픈영역을 갭필하는 비정질실리콘막을 형성하는 단계;
    상기 비정질실리콘막 표면을 전처리하는 단계;
    상기 도전막과 비정질실리콘막을 동시에 에치백하여 하부전극의 분리를 수행 하는 단계;
    상기 하부전극의 분리가 수행된 전체 표면에 대해 후처리를 진행하는 단계
    상기 보호막을 제거하는 단계; 및
    상기 하부전극분리막을 제거하는 단계
    를 포함하는 캐패시터의 하부전극 분리 방법.
  10. 제9항에 있어서,
    상기 전처리와 후처리는 불화탄소계열 가스를 이용하여 진행하는 캐패시터의 하부전극 분리 방법.
  11. 제10항에 있어서,
    상기 불화탄소계열 가스는 C2F6 가스를 포함하는 캐패시터의 하부전극 분리 방법.
  12. 제9항에 있어서,
    상기 비정질실리콘막은, 50℃∼300℃의 온도 범위에서 형성하는 캐피시터의 하부전극 분리 방법.
  13. 제9항에 있어서,
    상기 비정질실리콘막을 제거하는 단계는,
    습식식각으로 진행하는 캐패시터의 하부전극 분리 방법.
  14. 제13항에 있어서,
    상기 습식식각은 불산(HF)과 질산(HNO3)의 혼합용액을 이용하는 캐패시터의 하부전극 분리 방법.
  15. 제9항에 있어서,
    상기 하부전극분리막은 제1질화막, 제1산화막, 제2질화막 및 제2산화막의 순서로 적층되고,
    상기 하부전극분리막을 제거하는 단계에서 습식딥아웃을 통해 상기 제1산화막과 제2산화막을 선택적으로 제거하는 캐패시터의 하부전극 분리 방법.
  16. 제9항 내지 제15항 중 어느 한 항에 있어서,
    상기 도전막은 티타늄질화막(TiN)을 포함하는 캐패시터의 하부전극 분리 방법.
  17. 제16항에 있어서,
    상기 도전막과 비정질실리콘막의 에치백은 Cl2 플라즈마를 이용하여 진행하는 캐패시터의 하부전극 분리 방법.
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