CN107123443B - 一次可编程存储器及其数据写入方法 - Google Patents

Abstract

一种一次可编程存储器及其数据写入方法。所述一次可编程(OTP)存储器包括：OTP单元阵列，包括设置在多条字线和多条位线彼此交叉的位置处的多个OTP单元；写入电路，被配置为通过一次选择所述多条位线中的一条位线和对连接到选择的位线的选择的OTP单元进行编程来对所述多个OTP单元进行编程，其中，写入电路还被配置为检测选择的位线的电压电平，并当检测的电压电平指示选择的OTP单元处于已编程状态时选择另一位线。

Description

一次可编程存储器及其数据写入方法

本申请要求于2016年2月24日提交到韩国知识产权局的第10-2016-0022037号韩国专利申请的优先权，所述韩国专利申请的公开通过引用完整地包含于此。

技术领域

本发明构思涉及一种一次可编程(OTP)存储器和OTP存储器的数据写入方法。

背景技术

一次可编程(OTP)存储器可将数据存储在均具有未编程状态或已编程状态的多个OTP单元中。当断电时，OTP单元可保持数据；然而，编程的OTP单元不能被再次编程。例如，OTP单元可包括熔丝或反熔丝，一旦熔丝或反熔丝被编程，它们中的数据是永久的。由于这个特性，OTP存储器被用于各种应用中以存储数据。

发明内容

根据本发明构思的示例性实施例，提供一种一次可编程(OTP)存储器，包括：OTP单元阵列，包括设置在多条字线和多条位线彼此交叉的位置的多个OTP单元；写入电路，被配置为通过一次选择所述多条位线中的一条位线并对连接到所选择的位线的被选择的OTP单元进行编程来对所述多个OTP单元进行顺序地编程，其中，写入电路还被配置为检测选择的位线的电压电平，并当检测的电压电平指示选择的OTP单元处于已编程状态时选择另一位线。

根据本发明构思的示例性实施例，提供一种被配置为在多个OTP单元中写入多位输入数据的OTP存储器的数据写入方法，所述数据写入方法包括：接收多位输入数据和写入命令；选择连接到所述多个OTP单元的多条位线中的一条位线；在连接到选择的位线的选择的OTP单元中写入多位输入数据的数据值；检测选择的位线的电压电平，并当检测的电压电平指示选择的OTP单元处于与数据值对应的状态时，选择所述多条位线中的另一位线。

根据本发明构思的示例性实施例，提供一种OTP存储器，包括：OTP单元阵列，包括设置在多条字线和多条位线彼此交叉的位置的多个OTP单元；行解码器，被配置为响应于行地址而选择所述多条字线中的一条字线；列解码器，被配置为响应于列地址而选择所述多条位线之中的m条位线，其中，m为等于或大于1的自然数；写入电路，被配置为通过一次选择所述m条位线中的一条位线并对连接到选择的位线的选择的OTP单元进行编程来对连接到选择的字线和所述m条选择的位线的m个OTP单元进行顺序编程，其中，写入电路还被配置为：检测选择的位线的电压电平，并当检测的电压电平指示选择的OTP单元处于已编程状态时，选择另一位线。

根据本发明构思的示例性实施例，提供一种OTP存储器，包括：单元阵列，包括多个单元、多条字线和多条位线；写入电路，被配置为：对第一位线的第一单元进行编程；当写入电路的感测节点的电压电平指示第一单元具有逻辑高电平时产生第一编程完成信号，并响应于第一编程完成信号对第二位线的第二单元进行编程。

附图说明

通过参照附图对本发明构思的示例实施例进行详细描述，本发明构思的以上和其他特征将变得更加容易理解，其中：

图1是根据本发明构思的示例性实施例的一次可编程(OTP)存储器的框图；

图2A、图2B和图2C是根据本发明构思的示例性实施例的OTP单元的电路图；

图3是根据本发明构思的示例性实施例的用于描述OTP存储器的数据写入方法的电路图；

图4是根据本发明构思的示例性实施例的写入电路的电路图；

图5和图6是根据本发明构思的示例性实施例的写入电路的时序图；

图7A和图7B是示出根据本发明构思的示例性实施例的基于写入电路中的输入数据改变位线选择信号的示例的示图；

图8是根据本发明构思的示例性实施例的OTP存储器的数据写入方法的流程图；

图9是根据本发明构思的示例性实施例的OTP存储器的数据写入方法的流程图；

图10是根据本发明构思的示例性实施例的OTP存储器的框图；

图11是示出根据本发明构思的示例性实施例的图10的OTP存储器中的行解码器与位线开关电路之间的连接的电路图；

图12是根据本发明构思的示例性实施例的写入电路的电路图；

图13是根据本发明构思的示例性实施例的OTP存储器的框图；

图14A和图14B是根据本发明构思的示例性实施例的OTP单元的截面图和立体图；

图15是根据本发明构思的示例性实施例的包括OTP存储器的存储器装置的框图；

图16是根据本发明构思的示例性实施例的包括OTP存储器装置的片上系统(SoC)的框图；

图17是根据本发明构思的示例性实施例的多媒体系统的框图；

图18是根据本发明构思的示例性实施例的包括OTP存储器的终端装置的框图。

具体实施方式

图1是根据本发明构思的示例性实施例的一次可编程(OTP)存储器1000的框图。OTP存储器1000是独立的存储器装置，并可独自被实现或封装成单个芯片或者可与另一电路(例如，另一存储器和处理核等)一起被实现或封装成单个芯片(例如，片上系统(SoC))。

参照图1，OTP存储器1000可包括OTP单元阵列110和写入电路120。

OTP单元阵列110可包括以多个行和列布置的多个OTP单元OTPC。OTP单元OTPC可连接到多条字线WL1至字线WLn和多条位线BL1至位线BLm，并可被设置在字线WL1至字线WLn与位线BL1至位线BLm彼此交叉的位置处。根据本发明构思的示例性实施例，虽然字线WL1至字线WLn中的每一条字线在图1中被示出为单条线，但是字线WL1至字线WLn中的每一条字线可包括连接到相同的OTP单元OTPC的两条或更多条线。

每个OTP单元OTPC可具有如图2A、图2B和图2C中所示的各种单元结构。OTP单元OTPC可具有未编程状态或已编程状态，并存储与其状态对应的数据。此外，OTP单元OTPC可具有多个已编程状态，并因此存储与多个位对应的数据。在下面的描述中，假设OTP单元OTPC具有单个已编程状态。例如，未编程OTP单元存储数据值'0'，已编程OTP单元存储数据值'1'。然而，本发明构思不限于此。

响应于写入控制信号CON_W，写入电路120可在连接到在字线WL1至字线WLn之中选择的字线的多个OTP单元OTPC中写入m位输入数据DIN<m:1>。输入数据的最低有效位(LSB)可用DIN<1>表示，输入数据的最高有效位(MSB)(例如，第m位)可用DIN<m>表示。写入控制信号CON_W可包括写入命令。写入控制信号CON_W还可包括用于设置各种写入状态的控制信号。例如，写入控制信号CON_W可设置写入电路120的总写入时间(或总编程时间)、用于对一个OTP单元进行写入操作的单位写入时间(或单位编程时间)或对多个OTP单元的写入操作的总数量(或编程周期的总数量)，使得m位输入数据DIN<m:1>被写入OTP单元阵列110中。

写入电路120可通过对OTP单元OTPC顺序编程来将m位输入数据DIN<m:1>写入m个OTP单元OTPC中。例如，写入控制信号CON_W可包括写入命令。写入电路120逐一选择位线BL1至位线BLm，并对连接到选择的位线的选择的OTP单元OTPC编程。在下面的描述中，对选择的位线编程可意味着连接到选择的位线的选择的OTP单元被编程。

写入电路120可包括位线开关电路10和编程控制电路20。位线开关电路10可响应于位线选择信号BL_SEL<m:1>而逐一选择位线BL1至位线BLm，检测选择的位线的电压电平，并基于检测的电压电平产生编程完成信号PGM_DON。位线开关电路10可响应于从编程控制电路20提供的编程使能信号PGM_EN而对选择的位线的OTP单元OTPC编程，并响应于检测使能信号DTC_EN检测选择的位线的电压电平。

编程控制电路20可产生位线选择信号BL_SEL<m:1>，并响应于编程完成信号PGM_DON而改变位线选择信号BL_SEL<m:1>。在这种情况下，编程控制电路20可基于输入数据DIN<m:1>产生位线选择信号BL_SEL<m:1>。换言之，编程控制电路20响应于输入数据DIN<m:1>。此外，编程控制电路20可基于写入控制信号CON_W产生编程使能信号PGM_EN和检测使能信号DTC_EN。换言之，编程控制电路20响应于写入控制信号CON_W。下面将参照图4至图7给出对写入电路120的配置和操作的具体描述。

如上所述，响应于写入控制信号CON_W，根据本发明构思的示例性实施例的写入电路120可在OTP单元阵列110中写入多位输入数据DIN<m:1>。写入电路120可通过检测选择的位线的电压电平以及在基于检测的结果确定选择的OTP单元OTPC处于已编程状态时选择另一位线来对多个OTP单元OTPC编程。如此，用于对一个OTP单元OTPC编程的时间可以不是固定的，而是可基于OTC单元的特性(例如，OTC单元是快速可编程、正常可编程还是慢速可编程)改变。因此，可减少用于对多个OTP单元OTPC编程的总时间(例如，用于在OTP单元阵列110中写入输入数据DIN<m:1>的时间)。此外，可防止对OTP单元OTPC的过编程。

图2A、图2B和图2C是根据本发明构思的示例性实施例的OTP单元OTPCa、OTP单元OTPCb和OTP单元OTPCc的电路图。例如，图2A和图2B示出反熔丝型OTP单元，图2C示出熔丝型OTP单元。

参照图2A和图2B，OTP单元OTPCa和OTPCb中的每一个OTP单元可包括编程晶体管T0和读取晶体管T1。编程晶体管T0是反熔丝器件并具有能改变它的传导状态的结构。例如，响应于诸如编程电压或电流的电应力，这样的反熔丝器件可从非导电状态改变为导电状态以及从高电阻状态改变为低电阻状态。可以以几μs至几十μs的脉冲的形式施加编程电压。反熔丝器件可使用电容器结构或来实现，或可使用如在当前实施例中的晶体管结构来实现。

编程晶体管T0的栅极可连接到编程字线WLP。如在图2A中所示，编程晶体管T0的源极可连接到读取晶体管T1的漏极，编程晶体管T0的漏极可浮置。如在图2B中所示，编程晶体管T0的源极和漏极可彼此连接。

读取晶体管T1的栅极可连接到读取字线WLR。在图2A中，读取晶体管T1的漏极可连接到编程晶体管T0的源极，读取晶体管T1的源极可连接到位线BL。参照图2B，读取晶体管T1的漏极可连接到编程晶体管T0的源极和漏极，读取晶体管T1的源极可连接到位线BL。读取晶体管T1可执行切换功能。当工作电压通过读取字线WLR被施加到读取晶体管T1的栅极时，读取晶体管T1可被导通。

在编程电压被施加到编程晶体管T0的栅极之前，在编程晶体管T0的栅极和源极之间通过栅极氧化层保持高电阻状态。因此，当特定电压被施加到编程晶体管T0的栅极和位线BL而工作电压被施加到读取晶体管T1的栅极时，流过位线BL的电流的大小相对非常小。

当高电压(例如，编程电压)通过编程字线WLP被施加到编程晶体管T0的栅极时，栅极氧化层被破坏，并且在编程晶体管T0的栅极和源极之间形成电流路径。如此，栅极与源极之间的高电阻状态可被转换为低电阻状态。当编程晶体管T0处于如上所述的低电阻状态时，如果特定电压被施加到编程晶体管T0的栅极和位线BL而工作电压被施加到读取晶体管T1的栅极，则流过位线BL的电流的大小可相对较大。以这种方式，OTP单元OTPCa和OTP单元OTPCb可通过施加具有高电压的编程电压来存储数据。

参照图2C，OTP单元OTPCc可包括编程晶体管T0、读取晶体管T1和熔丝FS。熔丝FS是当高电压被施加到两端时能在其两端断开或能被改变为高电阻状态的器件。例如，当高电压被施加到熔丝FS的两端时，可发生电子迁移，因此，熔丝FS可具有高电阻值。

读取晶体管T1连接在位线BL与第一节点NA之间，读取字线WLR连接到读取晶体管T1的栅极。编程晶体管T0连接在第一节点NA与地之间，编程字线WLP连接到编程晶体管T0的栅极。熔丝FS连接在第一节点NA与控制电压VF之间。熔丝FS可以是电熔丝(例如，E-fuse)。

在编程操作中，电压可被施加到编程字线WLP，具有高电压的编程电压Vpgm可被施加到熔丝FS。如此，熔丝FS可由于流向地的电流而被切断(例如，断开)。当使用数据对熔丝FS编程时，熔丝FS可具有高电阻值。

在读取操作中，电压可被施加到读取字线WLR，地电压VSS可作为熔丝FS的控制电压VF而被施加。如此，流过位线BL、读取晶体管T1和熔丝FS的电流的路径可被形成。在这种情况下，可基于编程的熔丝FS是否被切断来输出位线BL的不同的电压电平，并因此可读取数据。

上面参照图2A至图2C已经给出了对OTP单元OTPCa、OTP单元OTPCb和OTP单元OTPCc的描述。然而，OTP单元OTPCa、OTP单元OTPCb和OTP单元OTPCc是示例，根据本发明构思的示例性实施例的OTP存储器可包括具有与图2A至图2C的OTP单元OTPCa、OTP单元OTPCb和OTP单元OTPCc的结构不同的结构的OTP单元。在下面的描述中，假设根据本发明构思的示例性实施例的OTP存储器包括图2A的反熔丝型OTP单元。

图3是根据本发明构思的示例性实施例的用于描述OTP存储器的数据写入方法的电路图。图3的数据写入方法可通过图1的OTP存储器1000来执行。

参照图3，多条位线BL1至位线BLm可分别连接到多个开关SW1至开关SWm。开关SW1至开关SWm可被包括在图1的写入电路120的位线开关电路10中。一条字线(例如，第二字线WL2)可被选择，图1的输入数据DIN<m:1>可被写入在连接到第二字线WL2的多个OTP单元OTPC中。开关SW1至开关SWm中的一个开关可被接通(例如，闭合)以选择一条位线，连接到该位线的OTP单元OTPC可被编程。如果OTP单元OTPC被完全地编程，则另一开关可被接通以选择另一位线。

例如，第一开关SW1可被最初接通以选择第一位线BL1。如果第一位线BL1被完全编程，则第一开关SW1可被断开，第二开关SW2可被接通以选择第二位线BL2并对第二位线BL2编程。以这种方式，第一位线BL1至第m位线BLm可被顺序地选择和编程。

在这种情况下，图1的位线开关电路10可通过确定每条位线是否被完全编程来产生编程完成信号PGM_DON，并且响应于编程完成信号PGM_DON，编程控制电路20可产生用于控制开关SW1至开关SWm的位线选择信号BL_SEL<m:1>。

图4是根据本发明构思的示例性实施例的写入电路10的电路图。参照图4，写入电路10可包括开关电路11、电流源12、自电平检测器13和逻辑电路14。

开关电路11可包括分别连接到多条位线BL1至位线BLm的多个开关SW1至开关SWm。根据本发明构思的示例性实施例，开关SW1至开关SWm可以是金属氧化物半导体场效应晶体管(MOSFET)。开关SW1至开关SWm中的每个开关可响应于与其对应的位线选择信号BL_SEL<m:1>的位而被接通或断开。在这种情况下，开关SW1至开关SWm中的一个开关可被接通以选择一条位线。

电流源12可从选择的位线输出特定电流(例如，几十微安培(μA)至几百微安培)。如果编程使能信号PGM_EN被激活(例如，逻辑高状态)，则晶体管NT1可被接通以形成电流阱路径，特定电流可从选择的位线被输出。如此，电流可流过选择的OTP单元OTPC的编程晶体管，因此，选择的OTP单元OTPC可被编程。电流源12可以是限流器。

响应于编程使能反相信号PGM_ENB，自电平检测器13可检测选择的位线的电压电平。编程使能反相信号PGM_ENB可以是编程使能信号PGM_EN的反相版本。自电平检测器13可包括缓冲器BUF和晶体管NT2。晶体管NT2可响应于编程使能反相信号PGM_ENB而被接通，并可作为电阻元件操作。如果选择的OTP单元OTPC被完全编程，则具有相对较大的大小的电流可流过选择的位线。从选择的位线输出的电流可流过晶体管NT2，感测节点SN的电压电平可由于晶体管NT2的电阻分量而被增加。如果选择的OTP单元OTPC未被编程，则具有相对较小的大小的电流可流过选择的位线，因此，感测节点SN的电压电平可以是低的。

缓冲器BUF可检测和放大感测节点SN的电压电平，并输出放大的电压。例如，如果感测节点SN的电压电平高于特定电压电平，则缓冲器BUF可输出与逻辑高状态对应的高电压(例如，电源电压)。如果感测节点SN的电压电平低于特定电压电平，则缓冲器BUF可输出与逻辑低状态对应的低电压(例如，地电压)。

响应于检测使能信号DTC_EN，逻辑电路14可输出编程完成信号PGM_DON。逻辑电路14可接收选择的位线的电压电平(例如，缓冲器BUF的输出)作为输入信号，并且如果输入信号是处于逻辑高状态，则输出编程完成信号PGM_DON。

当数据值'0'被存储在选择的OTP单元OTPC中时，选择的OTP单元OTPC不需要被编程，选择的位线的电压电平可以是低电平。由于选择的OTP单元OTPC具有与存储的数据对应的正常状态，所以逻辑电路14可产生编程完成信号PGM_DON。根据本发明构思的示例性实施例，逻辑电路14可接收与选择的位线对应的位线选择信号BL_SEL<m:1>的位BL_SEL<k>，并且如果位BL_SEL<k>具有数据值'0'，则不考虑选择的位线的电压电平而输出编程完成信号PGM_DON。

根据本发明构思的示例性实施例，编程控制电路20可提供用于顺序选择连接到将被编程的OTP单元OTPC的位线BL1至位线BLm中的仅仅一些位线的位线选择信号BL_SEL<m:1>。如此，响应于位线选择信号BL_SEL<m:1>，只有连接到用于存储数据值'1'的OTP单元OTPC(例如，将被编程的OTP单元OTPC)的位线可被选择。

图5和图6是根据本发明构思的示例性实施例的写入电路的时序图。图5是一个编程周期PGM_cycle的时序图，图6是选择的位线在单位编程周期Tpgm期间未被完全编程的情况下的时序图。

参照图5，当输入数据DIN<m:1>和写入命令被施加到图1的编程控制电路20时，编程控制电路20可产生编程使能信号PGM_EN、检测使能信号DTC_EN和位线选择信号BL_SEL<m:1>。位线选择信号BL_SEL<m:1>可初始具有用于选择第一位线BL1的值。当编程使能信号PGM_EN被激活时，第一位线BL1的OTP单元OTPC可在单位编程周期Tpgm期间被编程。可基于OTP单元OTPC的特性来预设单位编程周期Tpgm。根据本发明构思的示例性实施例，可基于对正常单元进行正常编程(例如，完全编程)所需的时间来设置单位编程周期Tpgm。单位编程周期Tpgm可被设置为短于对慢速单元(也被称为慢速可编程单元)进行编程所需要的时间。

当编程使能信号PGM_EN被禁用时，感测节点SN的电压可被增加。在预定等待时间Twt之后，检测使能信号DTC_EN可被激活。如果感测节点SN的电压电平对应于检测周期Td中的逻辑高状态，则可将与逻辑高状态对应的编程完成信号PGM_DON从位线开关电路10输出到编程控制电路20。响应于编程完成信号PGM_DON，位线选择信号BL_SEL<m:1>可被增加到用于选择第二位线BL2的值。以这种方式，在一个编程周期PGM_cycle中，第一位线BL1至第m位线BLm可被顺序选择和编程。

参照图6，在第一位线BL1被选择和完全编程后，第二位线BL2可在第二单元编程周期Tpgm2被选择和编程。如果第二位线BL2未被正常编程(例如，未被完全编程)，则感测节点SN的电压电平可对应于第二检测周期Td2中的逻辑低状态。因此，未产生编程完成信号PGM_DON，位线选择信号BL_SEL<m:1>保持用于选择第二位线BL2的值。第二位线BL2可在第三单元编程周期Tpgm3继续被编程。如果第二位线BL2被完全编程并且感测节点SN的电压电平对应于逻辑高状态，则在第三检测周期Td3中产生编程完成信号PGM_DON。响应于编程完成信号PGM_DON，位线选择信号BL_SEL<m:1>可被改变为用于选择第三位线BL3的值。

在根据本发明构思的示例性实施例的写入电路(例如，图1的写入电路120)的上述操作中，位线可基于单位编程周期Tpgm被编程一次或多于一次，直到它被完全编程为止。如此，由于可基于每个OTP单元OTPC的特性应用不同的编程时间，所以可防止对单独的OTP单元OTPC的过编程，并且可减少连接到选择的字线的多个OTP单元OTPC的总编程时间。此外，由于写入电路120自主地检测位线的电压电平并改变位线选择信号BL_SEL<m:1>的值，所以与外部装置或OTP存储器的逻辑电路的接口可被简化。

图7A和图7B是示出根据本发明构思的示例性实施例的基于写入电路中的输入数据改变位线选择信号的值的示例的示图。在下面的描述中，假设输入数据是8位数据。

如在图7A和图7B中所示，响应于编程完成信号PGM_DON，图1的编程控制电路20可基于输入数据DIN<8:1>改变位线选择信号BL_SEL<8:1>的值。参照图7A，编程控制电路20可响应于编程完成信号PGM_DON而逐一选择位线选择信号BL_SEL<8:1>的位，并将选择的位设置为与其对应的输入数据DIN<8:1>的位的数据值。在这种情况下，位线选择信号BL_SEL<8:1>的其他位可被设置为数据值'0'。换言之，当位线选择信号BL_SEL<8:1>的八个位中的一个位被设置为对应于输入数据DIN<8:1>的位的数据值时，位线选择信号BL_SEL<8:1>的其他七个位可被设置为零。

例如，最初，位线选择信号BL_SEL<8:1>的第一位BL_SEL<1>可被设置为与其对应的输入数据DIN<8:1>的第一位DIN<1>的数据值'1'。位线选择信号BL_SEL<8:1>的其他位(例如，BL_SEL<8:2>)可被设置为数据值'0'。此后，响应于编程完成信号PGM_DON，位线选择信号BL_SEL<8:1>的第二位BL_SEL<2>可被设置为与其对应的输入数据DIN<8:1>的第二位DIN<2>的数据值'0'。

然后，如果产生编程完成信号PGM_DON，则位线选择信号BL_SEL<8:1>的第三位BL_SEL<3>可被设置为与其对应的输入数据DIN<8:1>的第三位DIN<3>的数据值'1'。如上所述，可以以这样的方式改变位线选择信号BL_SEL<8:1>：响应于编程完成信号PGM_DON，位线选择信号BL_SEL<8:1>的位被顺序设置为输入数据DIN<8:1>的位的数据值。

参照图7B，响应于编程完成信号PGM_DON，图1的编程控制电路20可产生用于顺序选择仅将被编程的位线的位线选择信号BL_SEL<8:1>。只有与具有数据值'1'的输入数据DIN<8:1>的位对应的第一位线BL1、第三位线BL3、第五位线BL5、第七位线BL7和第八位线BL8可被编程。响应于编程完成信号PGM_DON，编程控制电路20可产生用于选择第一位线BL1然后顺序选择第三位线BL3、第五位线BL5、第七位线BL7和第八位线BL8的位线选择信号BL_SEL<8:1>。

图8是根据本发明构思的示例性实施例的OTP存储器的数据写入方法的流程图。图8示出在一个写入周期对m条位线进行编程的方法。

参照图8，可从外部装置接收具有多个位的输入数据DIN<m:1>(S110)。在预设的单位编程周期期间，可对第k位线BLk(k是等于或小于m的自然数)编程(S120)。在这种情况下，单位编程周期可被设置为短于对OTP单元中的慢速单元正常编程所需的时间。例如，单位编程周期可被设置为对正常单元进行正常编程所需的时间。换言之，对慢速单元编程所需的时间长于对正常单元编程所需的时间。然而，单位编程周期不限于此，并可被设置为各种长度的时间。

在第k位线BLk在单位编程周期期间被编程之后，检测其电压电平(S130)。如果第k位线BLk被完全编程，则可产生编程完成信号PGM_DON。如果第k位线BLk未被完全编程，则不产生编程完成信号PGM_DON。因此，如果未产生编程完成信号PGM_DON，则第k位线BLk可继续被编程。

如果产生编程完成信号PGM_DON，则可确定第k位线BLk是否是要被编程的最后的位线(S150)。例如，当第一位线BL1至第m位线BLm被顺序编程时，可确定第k位线BLk是否是第m位线BLm。

如果第k位线BLk是最后的位线，则可终止编程。如此，可完成一个编程周期的编程操作。

如果第k位线BLk不是最后的位线，则可选择下一位线(S160)。换言之，可通过增加k的值来选择接下来将被编程的位线BLk+1。

此后，可重复操作S120至操作S150，直到所有的m条位线被完全编程为止。

图9是根据本发明构思的示例性实施例的OTP存储器的数据写入方法的流程图。图9示出对多个OTP单元进行多次编程的方法。OTP单元可在多个编程周期期间被编程以增加OTP单元的读取特性。换言之，OTP单元的编程操作可被执行多次。

参照图9，可从外部装置接收具有多个位的输入数据DIN<m:1>(S210)。可通过使用上面参照图8描述的数据写入方法来在第一编程周期PGM_cycle1中对多条位线(例如，m条位线)进行编程(S220)。

此后，位线可再次被编程。可基于预设时间Tdet在第二编程周期PGM_cycle2期间对m条位线进行顺序选择和编程(S230)。由于位线已经在第一编程周期PGM_cycle1被正常和完全地编程，所以位线可在第二编程周期PGM_cycle2期间被编程相对较短的时间。可在不检测每条位线的电压电平的情况下基于预设时间Tdet对位线进行顺序编程。在这种情况下，预设时间Tdet可短于对OTP单元之中的慢速单元进行编程所需的时间。根据本发明构思的示例性实施例，预设时间Tdet可短于对OTP单元之中的快速单元进行编程所需的时间。例如，对快速单元进行编程所需的时间可短于对正常单元进行编程所需的时间。

根据本发明构思的示例性实施例，操作S230可被执行多次。此外，根据本发明构思的示例性实施例，操作S230可在操作S220之前被执行。例如，在接收到输入数据DIN<m:1>之后，可在第一编程周期PGM_cycle1中基于预设时间Tdet顺序选择m条位线和对m条位线进行编程(S230)。然后，在第二编程周期PGM_cycle2期间，如上面参照图1至图8所述，根据本发明构思的示例性实施例的写入电路可检测每条位线的电压电平，并基于检测结果对m条位线进行顺序编程(S220)。

图10是根据本发明构思的示例性实施例的OTP存储器1000a的框图。

参照图10，OTP存储器1000a可包括OTP单元阵列110、写入电路120、感测电路130、行解码器140、列解码器150和控制逻辑160。

OTP单元阵列110可包括如参照图1所述地以多个行和列布置的多个OTP单元。

控制逻辑160可控制OTP存储器1000a的整体操作。控制逻辑160可通过控制行解码器140、列解码器150、写入电路120和感测电路130来控制OTP单元阵列110的写入操作和读取操作。控制逻辑160可基于从外部装置施加的地址信号将行地址RA提供到行解码器140和将列地址CA提供到列解码器150。此外，控制逻辑160可将写入控制信号CON_W发送到写入电路120和将读取命令CON_R发送到感测电路130。

根据本发明构思的示例性实施例，如果OTP存储器1000a被安装在另一装置(例如，静态随机存取存储器(SRAM)或片上系统(SoC))中，则控制逻辑160可以是包括OTP存储器1000a的装置的控制电路的一部分。

行解码器140可接收行地址RA并对行地址RA进行解码，以选择多条字线WL中的一条字线。列解码器150可基于列地址CA选择OTP单元阵列110的多条位线的一部分。选择的位线BL可连接到写入电路120或感测电路130。

感测电路130可通过检测位线BL的电压或电流来放大从OTP单元经由位线BL输出的信号。如此，感测电路130可输出存储在OTP单元中的数据。感测电路130可将读取输出数据DOUT<m:1>发送到OTP存储器1000a的外部或发送到控制逻辑160。

写入电路120可从OTP存储器1000a的外部或从控制逻辑160接收输入数据DIN<m:1>或写入控制信号CON_W。写入电路120可通过列解码器150连接到位线BL，并可在位线BL的OTP单元中写入输入数据DIN<m:1>。如上面参照图1至图8所述，写入电路120可对通过列解码器150连接到写入电路120的位线BL进行顺序地选择和编程。当每条位线BL被编程时，写入电路120可检测位线BL的电压电平以确定位线BL是否被完全编程。如果位线BL被完全编程，则写入电路120可选择接下来将被编程的另一位线BL。由于用于检测每条位线BL的电压电平的操作和用于顺序选择位线BL的操作是由写入电路120执行，所以控制逻辑160可不将用于顺序选择位线BL的控制信号提供到写入电路120。因此，控制逻辑160与写入电路120之间的接口可被简化。

图11是示出根据本发明构思的示例性实施例的图10的OTP存储器1000a中的行解码器140和写入电路120的位线开关电路(例如，图1的位线开关电路10)之间的连接的电路图。

参照图11，行解码器140可包括均连接到多条位线(例如，W条位线)的多个解码电路DC1至解码电路DCm。响应于列地址CA<w:1>，解码电路DC1至解码电路DCm中的每个解码电路可将多条位线中的一条位线连接到全局位线GBL。多条全局位线GBL1至全局位线GBLm分别连接到开关电路11的多个开关SW1至开关SWm。如此，由行解码器140选择的多条位线BL1_<w:1>、BL2_<w:1>…BLm_<w:1>中的一些位线可连接到开关电路11。例如，参照图11，w×m条位线BL1_<w:1>、BL2_<w:1>…BLm_<w:1>之中的m条位线可连接到开关电路11。

返回参照图10，当写入控制信号CON_W被提供到写入电路120时，控制逻辑160可将列地址CA<w:1>提供到列解码器150。写入电路120可执行用于在由列地址CA<w:1>选择的位线(例如，m条位线)中存储m位的输入数据DIN<m:1>的多位编程操作。如果输入数据DIN<m:1>被存储，则控制逻辑160可将用于选择其他m条位线的列地址CA<w:1>提供到行解码器140，并将写入控制信号CON_W提供到写入电路120。

图12是根据本发明构思的示例性实施例的写入电路10a的电路图。图12的写入电路10a适用于图10的OTP存储器1000a，并可如图10中所示通过行解码器140连接到OTP单元阵列110的位线。

参照图12，全局位线GBL1至全局位线GBLm分别连接到开关电路11的开关SW1至开关SWm的一端。开关SW1至开关SWm的其他端可分别连接到电流源12_1、电流源12_2、…电流源12_m和自电平检测器13_1、自电平检测器13_2…自电平检测器13_m。自电平检测器13_1、自电平检测器13_2…自电平检测器13_m的输出可被施加到逻辑电路14。

电流源12_1、电流源12_2…电流源12_m可通过从自身输出特定电流来对全局位线GBL1至全局位线GBLm进行编程，自电平检测器13_1、自电平检测器13_2、…自电平检测器13_m可检测全局位线GBL1至全局位线GBLm的电压电平并将检测的结果提供到逻辑电路14。然而，由于开关SW1至开关SWm中的一个开关基于位线选择信号BL_SEL<m:1>而被接通，所以提供到逻辑电路14的检测的结果可能实际上是检测全局位线GBL1至全局位线GBLm中的选择的一条全局位线的电压电平的结果。

图13是根据本发明构思的示例性实施例的OTP存储器1000b的框图。图13的OTP存储器1000b是从图10的OTP存储器1000a修改而来的。图13的OTP存储器1000b的配置和操作与图10的OTP存储器1000a的配置和操作类似。因此，这里不提供它们之间重复的描述。

参照图13，写入电路120b可将监控信号MS提供到控制逻辑160b。例如，监控信号MS可包括各种类型的信息(例如，在每个编程周期对每条位线进行完全编程所需的编程操作的数量)。控制逻辑160b可基于监控信号MS监控OTP单元阵列110的编程状态，并改变编程周期的数量、单位编程时间和总编程时间等。此外，控制逻辑160b可基于监控信号MS改变其他编程条件。

例如，根据编程周期的数量、单位编程时间和总编程时间等，写入电路120b可基于从控制逻辑160b提供的写入控制信号CON_W对OTP单元阵列110进行编程。控制逻辑160b可通过使用监控信号MS来监控编程状态，并以这样的方式改变编程周期的数量、单位编程时间和总编程时间等，所述方式使得OTP单元阵列110的编程状态被优化。

图14A和图14B是根据本发明构思的示例性实施例的OTP单元OTPC_a和OTP单元OTPC_b的横截面图和立体图。图14A示出具有刨床型MOSFET结构的OTP单元OTPC_a，图14B示出具有鳍式场效晶体管(FinFET)型MOSFET结构的OTP单元OTPC_b。

参照图14A，编程晶体管T0和读取晶体管T1可被设置在半导体基底101上，一对编程晶体管T0和读取晶体管T1可配置OTP单元OTPC_a。

半导体基底101可以是硅体晶片(silicon bulk wafer)或绝缘体上硅(silicon-on-insulator,SOI)晶片。然而，半导体基底101不限于此。有源区域ACT可包括源极/漏极区域103和设置在栅极结构102-T1下面的沟道区域105。如在图14中所示，源极/漏极区域103可包括重掺杂区域103h和轻掺杂区域103l。

如在图14A中所示，编程晶体管T0可包括栅极结构102-T0、间隔体(spacer)130和源极/漏极区域103。栅极结构102-T0可包括接触半导体基底101的栅极氧化层121/123和堆叠在栅极氧化层121/123上的至少一个金属层120m。栅极氧化层121/123可包括例如接口层121和高介电层123。

间隔体130可被设置在栅极结构102-T0的两侧，并可由绝缘材料(诸如，氧化物、氮化物或氮氧化物)形成。

源极/漏极区域103可用作编程晶体管T0中的电流路径，并可以不是通常的源极/漏极区域。然而，由于源极/漏极区域103也可由读取晶体管T1使用，所以源极/漏极区域103可对应于读取晶体管T1中的正常源极/漏极区域。此外，如在图14A中所示，在编程晶体管T0中，隔离层150可替代源极/漏极区域而被设置在栅极结构102-T0的一侧。通过如上所述地设置隔离层150，编程晶体管T0的一个端子被浮置(见图2A)。在一些情况下，编程晶体管T0可以是具有彼此连接的源极和漏极的耗尽型晶体管(见图2B)。

如在图14A中所示，读取晶体管T1可包括栅极结构102-T1、间隔体130、源极/漏极区域103和沟道区域105。读取晶体管T1也可被称为存取晶体管或传输晶体管。栅极结构102-T1和间隔体130可具有与编程晶体管T0的栅极结构102-T0和间隔体130的结构和材料相同的结构和材料。

源极/漏极区域103可被设置在在栅极结构120-T1的两侧的半导体基底101上，沟道区域105可被设置在栅极结构102-T1下面的源极和漏极之间的半导体基底101上。此外，如图所示，位线107可接触源极/漏极区域103(例如，漏极区域)。

参照图14B，OTP单元OTPC_b可包括具有FinFET(鳍式FET)结构的编程晶体管T0和读取晶体管T1。例如，编程晶体管T0包括三个有源鳍(active fin)F1、有源鳍F2和有源鳍F3以及栅极结构102-T0，读取晶体管T1可包括三个有源鳍F1、有源鳍F2和有源鳍F3以及栅极结构102-T1。

如在图14B中所示，有源鳍F1、有源鳍F2和有源鳍F3可从半导体基底向上突出，并沿一个方向延伸。有源鳍F1、有源鳍F2和有源鳍F3可对应于图14A的有源区域ACT。因此，有源鳍F1、有源鳍F2和有源鳍F3可包括源极/漏极区域和沟道区域。位线107可接触有源鳍F1、有源鳍F2和有源鳍F3。三个有源鳍F1、有源鳍F2和有源鳍F3可构造当前实施例的OTP单元OTPC_b中的一个单位单元，但用于构造单位单元的有源鳍的数量不限于三个。例如，一个或两个有源鳍可构造单位单元，或者四个或更多个有源鳍可构造单位单元。

栅极结构102-T0和栅极结构102-T1中的每个栅极结构可覆盖有源鳍F1、有源鳍F2和有源鳍F3的上表面和侧表面，并沿穿过有源鳍F1、有源鳍F2和有源鳍F3的一个方向延伸。栅极结构102-T0和栅极结构102-T1中的每个栅极结构可包括栅极氧化层和至少一个金属层。此外，编程晶体管T0的栅极结构102-T0和读取晶体管T1的栅极结构102-T1可具有相同的结构。

图15是根据本发明构思的示例性实施例的包括OTP存储器2400的存储器装置2000的框图。OTP存储器2400可被包括在存储器装置2000中，并可以以非易失性的方式存储关于存储器装置2000的有缺陷的存储器单元的信息。参照图15，存储器装置2000可包括正常单元阵列2100、冗余单元阵列2200、行解码器2300、OTP存储器2400和数据输入/输出(I/O)电路2500。

正常单元阵列2100和冗余单元阵列2200可包括多个存储器单元。例如，存储器装置2000可以是(但不限于)易失性存储器装置(诸如，动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、移动DRAM、双倍数据率同步动态随机存取存储器(DDR SDRAM)、低功率DDR(LPDDR)SDRAM、图形DDR(GDDR)SDRAM或Rambus动态随机存取存储器(RDRAM)，正常单元阵列2100和冗余单元阵列2200可包括多个易失性存储器单元。作为另一示例，存储器装置2000可以是(但不限于)非易失性存储器装置(诸如，电可擦除可编程只读存储器(EEPROM)、闪存、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、纳米浮栅存储器(NFGM)、聚合物随机存取存储器(PoRAM)、磁性随机存取存储器(MRAM)或铁电随机存取存储器(FRAM))，正常单元阵列2100和冗余单元阵列2200可包括多个非易失性存储器单元。

正常单元阵列2100可包括不能正常写入或读取数据的有缺陷的存储器单元。这可能是由于例如制造工艺而引起的。存储器装置2000可将关于有缺陷的存储器单元的信息存储在OTP存储器2400中，因此，有缺陷的存储器单元可被包括在冗余单元阵列2200中的存储器单元替代。如此，可防止由于有缺陷的存储器单元而导致存储器装置2000不被使用。

行解码器2300可从OTP存储器2400接收指示单元阵列2100中的有缺陷的存储器单元的位置的信号FA，基于从存储器装置2000的外部接收的地址信号和从OTP存储器2400输出的信号FA产生第一行信号(R1)或第二行信号(R2)，并将第一行信号或第二行信号发送到正常单元阵列2100或冗余单元阵列2200。例如，如果接收的地址信号与从OTP存储器2400输出的信号FA等同，则行解码器2300可产生第二行信号R2，并将第二行信号R2发送到冗余单元阵列2200，与存储在包括在冗余单元阵列2200中的存储器单元中的数据对应的信号可被发送到数据I/O电路2500。

数据I/O电路2500可检测通过位线从正常单元阵列2100和冗余单元阵列2200输出的信号，或将信号施加到位线以在包括在正常单元阵列2100和冗余单元阵列2200中的存储器单元中写入从外部装置接收的数据。

如上所述，响应于写入命令，OTP存储器2400可在多个OTP单元中写入多位输入数据DIN<m:1>。OTP存储器2400可选择一条位线以对选择的OTP单元进行编程，然后，如果选择的OTP单元被完全编程则选择另一位线，从而顺序地对多个OTP单元进行编程。如此，由于每个OTP单元的编程操作的数量(例如，编程时间)是可变地适用的，所以可减少数据写入时间，并且可防止对OTP单元的过编程。因此，可减少OTP存储器2400的写入时间，可增加其可靠性，并因此可增加包括OTP存储器2400的存储器装置2000的可靠性和操作特性。

图16是根据本发明构思的示例性实施例的包括OTP存储器装置的片上系统(SoC)3000的框图。

参照图16，SoC 3000可包括系统中央处理器(CPU)3100，系统存储器3200、接口3300、OTP存储器3400、功能块3500和用于对SoC 3000的元件进行互连的系统总线3600。系统CPU 3100控制SoC 3000的操作。系统CPU 3100可包括内核和2级(L2)高速缓冲存储器。例如，系统CPU 3100可包括多个内核。多个内核可具有相同或不同的性能等级。此外，可使用相同或不同的时序来激活多个内核。系统存储器3200可存储由功能块3500在系统CPU 3100的控制下所处理的数据。例如，存储在系统CPU 3100的L2高速缓冲存储器中的数据可被刷新，并因此被存储在系统存储器3200中。接口3300可与外部装置进行接口连接。例如，接口3300可与相机、液晶显示屏(LCD)和扬声器进行接口连接。

OTP存储器3400可存储SoC 3000的安装信息。OTP存储器3400可以是上面参照图1至图13描述的OTP存储器1000、OTP存储器1000a或OTP存储器1000b。例如，OTP存储器3400可包括根据本发明构思的示例性实施例的写入电路120或写入电路120b。因此，OTP存储器3400可增加SoC 3000的可靠性。功能块3500可执行SoC 3000所需要的各种功能。例如，功能块3500可对视频数据进行编码或解码或者处理三维(3D)图形数据。

图17是根据本发明构思的示例性实施例的多媒体系统4000的框图。如在图17中所示，诸如智能TV或机顶盒的多媒体系统4000可包括解密单元4100、视频/音频解码器4200和OTP存储器4300。

解密单元4100可对加密的信号ENC进行解密并输出解密的信号DEC。视频/音频解码器4200可对与压缩数据对应的解密的信号DEC进行解码，从而输出多媒体信号SIG。

根据本发明构思的示例性实施例，OTP存储器4300可存储和输出当解密单元4100对加密的信号ENC进行解密时所使用的解密密钥KEY。可在多媒体系统4000的制造过程中在OTP存储器4300中对解密密钥KEY进行编程，并可保护解密密钥KEY免受未经授权的外部访问。OTP存储器4300可以是上面参照图1至图13描述的OTP存储器1000、OTP存储器1000a或OTP存储器1000b。例如，OTP存储器3400可包括根据本发明构思的示例性实施例的写入电路120或写入电路120b。因此，可增加多媒体系统4000的可靠性。

图18是根据本发明构思的示例性实施例的包括OTP存储器5200的终端装置5000的框图。如在图18中所示，终端装置5000可包括控制器5100、OTP存储器5200和天线ANT。在控制器5100的控制下，天线ANT可产生或接收用于无线移动通信(诸如，长期演进(LTE))或短程无线通信(诸如，近场通信(NFC)或蓝牙)的信号。

根据本发明构思的示例性实施例，OTP存储器5200可存储终端装置5000的用户的私人信息INFO。例如，OTP存储器5200可存储用户的支付信息、银行账户信息、认证信息和医疗信息，控制器5100可以以安全的方式通过天线ANT将私人信息INFO发送到另一电子装置。当控制器5100和OTP存储器5200被实施为一个芯片(例如，嵌入式安全元件(eSE))时，可保护私人信息INFO免受未经授权的外部访问。

OTP存储器5200可以是上面参照图1至图13描述的OTP存储器1000、OTP存储器1000a或OTP存储器1000b。例如，OTP存储器5200可包括根据本发明构思的示例性实施例的写入电路120或写入电路120b。因此，可增加终端装置5000的可靠性。

虽然已经参照本发明构思的示例性实施例对本发明构思进行了具体地示出和描述，但是将理解，在不脱离由权利要求所限定的本发明构思的精神和范围的情况下，可对其做出各种形式和细节上的改变。

Claims (25)

1.一种一次可编程OTP存储器，包括：

OTP单元阵列，包括设置在多条字线和多条位线彼此交叉的位置的多个OTP单元；

写入电路，被配置为通过一次选择一条位线和对连接到所选择的位线的被选择的OTP单元进行编程来对所述多个OTP单元进行顺序地编程，

其中，写入电路还被配置为检测选择的位线的电压电平，并当检测的电压电平指示选择的OTP单元处于已编程状态时选择另一位线。

2.如权利要求1所述的OTP存储器，其中，写入电路被配置为：当检测的电压电平指示所选择的OTP单元不处于已编程状态时，继续对选择的OTP单元进行编程。

3.如权利要求2所述的OTP存储器，其中，写入电路被配置为在预设的单位编程时间期间对选择的OTP单元进行编程。

4.如权利要求1所述的OTP存储器，其中，写入电路包括：

位线开关电路，被配置为响应于位线选择信号而一次选择一条位线，并响应于检测的选择的位线的电压电平来产生编程完成信号；

编程控制电路，被配置为响应于编程完成信号来产生位线选择信号。

5.如权利要求4所述的OTP存储器，其中，位线开关电路包括：

多个开关，单独连接到所述多条位线，并被配置为响应于与所述多个开关对应的位线选择信号的多个位来操作；

电平检测器，被配置为检测选择的位线的电压电平并输出检测的结果。

6.如权利要求4所述的OTP存储器，其中，编程控制电路被配置为响应于接收的输入数据来产生位线选择信号。

7.如权利要求4所述的OTP存储器，其中，编程控制电路被配置为响应于编程完成信号来增加位线选择信号的值。

8.如权利要求4所述的OTP存储器，其中，编程控制电路被配置为：响应于写入命令，产生用于控制编程周期的编程使能信号和指示用于检测选择的位线的电压电平的周期的检测使能信号。

9.如权利要求8所述的OTP存储器，其中，在从编程使能信号失活的时间开始的预定等待时间之后，检测使能信号被激活。

10.如权利要求8所述的OTP存储器，其中，编程控制电路被配置为：响应于写入命令，产生用于控制位线开关电路的编程使能信号以对所述多个OTP单元进行多次编程。

11.如权利要求1所述的OTP存储器，其中，写入电路被配置为：响应于从外部装置接收的写入命令，对所述多个OTP单元进行多次编程。

12.如权利要求1所述的OTP存储器，还包括：控制逻辑电路，被配置为将写入命令提供到写入电路。

13.如权利要求12所述的OTP存储器，其中，写入电路被配置为将指示所述多个OTP单元的已编程状态的监控信号提供到控制逻辑电路。

14.如权利要求13所述的OTP存储器，其中，控制逻辑电路被配置为：响应于监控信号，改变编程周期的数量、单位编程时间或总编程时间。

15.一种被配置为在多个一次可编程OTP单元中写入多位输入数据的OTP存储器的数据写入方法，所述数据写入方法包括：

接收多位输入数据和写入命令；

选择连接到所述多个OTP单元的多条位线中的一条位线，并在连接到所选择的位线的被选择的OTP单元中写入多位输入数据的数据值；

检测所选择的位线的电压电平；

当检测的电压电平指示选择的OTP单元处于与所述数据值对应的状态时，选择所述多条位线中的另一位线。

16.如权利要求15所述的数据写入方法，还包括：

当检测的电压电平指示选择的OTP单元不处于与所述数据值对应的状态时，继续将数据值写入选择的OTP单元中。

17.如权利要求15所述的数据写入方法，还包括：如果选择的位线的电压电平处于逻辑高状态，则产生编程完成信号。

18.如权利要求17所述的数据写入方法，其中，响应于编程完成信号来选择所述另一位线。

19.如权利要求15所述的数据写入方法，其中，在预设的单位写入时间期间执行所述数据值的写入。

20.如权利要求15所述的数据写入方法，还包括在连接到所述多条位线的所述多个OTP单元中顺序写入多位输入数据的数据值。

21.一种一次可编程OTP存储器，包括：

OTP单元阵列，包括设置在多条字线和多条位线彼此交叉的位置的多个OTP单元；

行解码器，被配置为响应于行地址来选择所述多条字线中的一条字线；

列解码器，被配置为响应于列地址来选择所述多条位线中的m条位线，其中，m为等于或大于1的自然数；

写入电路，被配置为通过一次选择所述m条位线中的一条位线并对连接到所选择的位线的被选择的OTP单元进行编程来对连接到选择的字线和所述m条选择的位线的m个OTP单元进行顺序编程，

其中，写入电路还被配置为：检测选择的位线的电压电平，并当检测的电压电平指示选择的OTP单元处于已编程状态时，选择另一位线。

22.如权利要求21所述的OTP存储器，还包括：逻辑电路，被配置为将列地址提供到列解码器和将写入命令提供到写入电路。

23.如权利要求22所述的OTP存储器，其中，写入电路被配置为：响应于写入命令，在所述m个OTP单元中写入数据。

24.如权利要求22所述的OTP存储器，其中，写入电路被配置为：当检测的电压电平指示选择的OTP单元不处于已编程状态时，再次选择选择的位线。

25.如权利要求22所述的OTP存储器，其中，写入电路包括：电平检测器，被配置为检测选择的位线的电压电平并输出检测的结果。

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