CN116343854A - 存储器阵列及其操作方法 - Google Patents

Abstract

本发明提供一种存储器阵列，包括：多组字线；多条位线；以及多个存储单元，各所述多个存储单元分别设置在所述多组字线与所述多条位线彼此的交叉处。每一个存储单元包括第一与第二导电阻丝构件以及开关电路，所述第一与所述第二导电阻丝构件的一端耦接至所述多条位线中的相应位线，一端耦接至所述开关电路。在差动式模式下操作时，依据所述第一与所述第二导电阻丝构件的读取电流来进行读取。在单端式模式下操作时，依据所述第一与所述第二导电阻丝构件中成形出导电阻丝者的读取电流以及参考电流来进行读取。

Description

存储器阵列及其操作方法

技术领域

本发明涉及一种存储器阵列及其操作方法。

背景技术

物理不可复制功能(physical unclonable functions，PUF)存储器，目前广泛用于数字身分证等的应用。既有技术有利用工艺的组件不匹配的行为，使用SRAM或环形振荡器来作为PUF存储器，SRAM利用存储器的位线对(BL、/BL)的电压差来识别出0或1，环形振荡器可利用两条路径去比较何者较快，以产生0或1。

为了避免组件不匹配行为，很多新型的PUF存储器便被提出来。在设计PUF存储器时，要能产生50％的概率，以产生0或1。

基于上述理由，本发明提出一种存储器阵列，可作为PUF存储器之用。存储器阵列更可以提供差动式或单端式的操作模式，可以提供约50％的成功概率并具有良好的PUF应用特性。

发明内容

根据本发明一实施例，提供一种存储器阵列，包括：多组字线，其中所述多组字线的每一组包括第一字线、第二字线与第三字线；多条位线与多组源极线；以及多个存储单元，各所述多个存储单元分别设置在所述多组字线与所述多条位线彼此的交叉处。其中每一个存储单元包括第一与第二导电阻丝构件以及开关电路，所述第一与所述第二导电阻丝构件的一端耦接至所述多条位线中的相应位线，一端耦接至所述开关电路。在各所述多个存储单元经阻丝成形后，所述第一与所述第二导电阻丝构件的其中一者成形出导电阻丝，另一者成高电阻状态。所述存储器阵列在差动式模式下操作时，依据所述第一与所述第二导电阻丝构件的读取电流来进行读取。所述存储器阵列在单端式模式下操作时，依据所述第一与所述第二导电阻丝构件中成形出导电阻丝者的读取电流以及参考电流来进行读取。

根据本发明另一实施例，提出一种存储器阵列的操作方法，其中所述存储器阵列包括：多组字线，其中所述多组字线的每一组包括第一字线、第二字线与第三字线；多条位线与多组源极线；以及多个存储单元，各所述多个存储单元分别设置在所述多组字线与所述多条位线彼此的交叉处，其中每一个存储单元包括第一与第二导电阻丝构件以及开关电路，所述第一与所述第二导电阻丝构件的一端耦接至所述多条位线中的相应位线，一端耦接至所述开关电路。所述操作方法包括：对各所述多个存储单元进行阻丝成形，经所述阻丝成形后，所述第一与所述第二导电阻丝构件的其中一者成形出导电阻丝，另一者成高电阻状态；以及将存储器阵列操作在差动式模式或单端式模式，以读取各所述多个存储单元。所述存储器阵列在所述差动式模式下操作时，依据所述第一读取电流与所述第二导电阻丝构件的第二读取电流来进行读取。所述存储器阵列在所述单端式模式下操作时，依据所述第一与所述第二导电阻丝构件中成形出导电阻丝者的读取电流以及参考电流来进行读取。

综上所述，根据本发明实施例，可以提供一个存储器阵列架构，其适于PUF存储器的操作。本发明的存储器阵列可以提供差动式与单端式两种读取的模式，提供更灵活的运作。此外，本发明的存储器阵列可以提供更好的鉴别率，两个导电阻丝构件中的每一个被成形成功的概率可以有50％，适合作为PUF存储器的应用。

附图说明

图1显示根据本发明实施例的存储器阵列的架构示意图；

图2显示根据本发明实施例的存储器阵列全体进行成形操作的示意图；

图3A至图3C显示根据本发明实施例的存储单元成形的过程的示意图；

图4显示根据本发明实施例的存储器阵列在差动式模式下的读取方式的偏压施加方式示意图；

图5A至图5D分别显示选择的/未选择字线以及选择的/未选择位线的组合的各种存储单元的读取操作状态；

图6显示根据本发明实施例的存储器阵列在单端式模式下的读取方式的偏压施加方式示意图；

图7A至图7D分别显示选择的/未选择字线以及选择的/未选择位线的组合的各种存储单元的读取操作状态；

图8A显示利用本发明实施例的存储器阵列的读取方法的流程示意图；

图8B显示利用本发明实施例的存储器阵列的读取方法的流程示意图；

图8C显示图8A或图8B的出厂后的存储器阵列的读取流程示意图。

附图标记说明

100:存储器阵列

TL、TC、TR：晶体管

WL0～WL3、WL0L～WL3L、WL0R～WL3R：字线

BL0～BL3：位线

SL0(L)、SL0(R)～SL3(L)、SL3(R)：源极线

C：存储单元

R1、R2：导电阻丝构件

I_forming：成形电流

IL、IR：读取电流

Iref：参考电流

SA：感测放大器

S100～S104、S200～S206、S208A、S208B、S300～S304：步骤

具体实施方式

如图1所示，存储器阵列100包括多组字线WL0/WL0R/WL0L～WL3/WL3R/WL3L、多条位线BL0～BL3、多组源极线SL0(L)/SL0(R)～SL3(L)/SL3(R)以及多个存储单元C。多组字线WL0/WL0R/WL0L～WL3/WL3R/WL3L在第一方向延伸(例如列方向)，多条位线BL0～BL3在第二方向延伸(例如行方向)。多组字线WL0/WL0R/WL0L～WL3/WL3R/WL3L与多条位线BL0～BL3彼此的交叉处则配置多个存储单元C的每一个。在此实施例中，存储器阵列100以4X 4(4组字线与4条位线)的阵列作为说明例，但非用以限制本发明的实施方式。

如图1所示，存储单元C可以是电阻性存储单元，每一个存储单元C包括一对导电阻丝(conductive filament)构件(第一与第二导电阻丝构件)R1、R2以及由晶体管TC、TL、TR构成的开关电路。各导电阻丝构件R1、R2的一端与相应的位线耦接，各导电阻丝构件R1、R2的另一端与开关电路耦接。开关电路则又耦接到相应的一组源极线。具体来说，开关电路是由三个串连的晶体管TC、TL、TR构成。以存储器阵列100中的左上角的存储单元C为例，晶体管TC为第一与第二导电阻丝构件R1、R2的共享晶体管，其栅极耦接到一组字线中的字线WL0。晶体管TL的一源/漏端耦接到相应的源极线SL0(L)，另一源极/漏极端耦接到共享晶体管TC的一源极/漏极端，栅极耦接到同一组字线中的字线WL0L。晶体管TR的一源极/漏端耦接到相应的源极线SL0(R)，另一源极/漏极端耦接到共享晶体管TC的另一源极/漏极端，栅极耦接到同一组字线中的字线WL0R。所述一组字线由三条字线WL0、WL0L、WL0R构成，分别用以驱动晶体管TC、TL、TR。

还有，每一个存储单元C的第一导电阻丝构件R1的第一端耦接至相应的位线BL0，第二端则耦接到晶体管TC的一源极/漏极端以及晶体管TL的另一源极/漏极端。每一个存储单元C的第二导电阻丝构件R2的第一端耦接至相应的位线BL0，第二端则耦接到晶体管TC的另一源/漏端以及晶体管TR的一源极/漏极端。

根据本发明实施例，在对各存储单元进行成形时，开关电路的晶体管TL、TC、TR是同时导通。还有，在对存储器阵列100进行读取操作时，共同晶体管TC会被关闭，仅有晶体管TL、TR导通。在进行成形操作时，第一导电阻丝构件R1和第二导电阻丝构件R2中只有一个会成形出导电阻丝F(作为电阻组件)，另一个则不会被成形(作为电容组件)。因此，每一个存储单元中(R1、R2)的组态可以是(电阻R、电容C)或(电容C、电阻R)。

还有，每一个导电阻丝的成形(电阻)的成形成功概率约为50％，这对于物理不可复制功能的应用是足够的。在此，存储单元C的导电阻丝构件例如可以使用过渡金属氧化物(Transition Metal Oxide，TMO)材料，但是非用以限制本发明的实施，只要可以成形出导电阻丝的材料即可。

还有，本实施例的存储器阵列是包含两种结构，一为差动式结构(differentialstructure)，另一种则为单端式结构(single-ended structure)。在差动式结构下操作时，每一个存储单元是由3个晶体管(TL、TC、TR)2个电阻(R1、R2)的3T2R架构来进行读取操作，即以3T2R存储单元结构来作为逻辑1位。在单端结构下操作时，每一个存储单元是由1.5个晶体管(TL或TR与0.5TC)2个电阻(R1、R2)的1.5T1R架构来进行读取操作，即以1.5T1R存储单元结构来作为逻辑1位。具体的读取操作，以下会进一步详细说明。

为了方便以下的说明，存储单元的位置会以(X，Y)坐标来表示。如图1所示的4X4的存储器阵列中，在差动式结构的场合，会以X＝0～3(4位)来表示，而在单端式结构的场合，会以X＝0～7(8位)来表示。

参照图2，在操作存储器阵列(如读取)，首先需要对存储器阵的所有存储单元进行整体成形的操作。图2的存储器阵列100是以4X4矩阵(4条字线与4条位线)为例，但非用以限制本发明的实施方式。存储器阵列的大小可以依据实际需要来加以调整。

如图2所示，对所有的位线BL0～BL3施加位线成形电压，例如4V，并且对所有的源极线SL0(R)～SL3(R)、SL0(L)～SL3(L)施加源极线成形电压，例如0V。此外，对选择的字线施加字线成形电压，例如对字线WL0、WL0R、WL0L施加2V的电压，由此以对导电阻丝构件R1或导电阻丝构件R2进行阻丝成形。在此过程中，每一个存储单元C中，导电阻丝构件R1与导电阻丝构件R2中只有一个会被成形出导电阻丝F，而另一个就不会成形。在对所有字符在线的存储单元进行成形后，便完成存储器阵列所有存储单元的成形操作。

此外，作为PUF存储器用的存储器阵列不会太大，故在进行存储器阵列成形操作时，可将所有的字线与位线均施加电压，藉此对存储器阵列全部的存储单元进行成形操作。此外，若作为PUF存储器用的存储器阵列的大小无法承受对所有的存储单元进行成形，也可将存储器阵列切割成数个较小的子阵列，然后对每个子阵列的所有存储单元进行成形。

以下将参考图3A至图3C来说明每一个存储单元的成形操作。如图3A所示，对图2所示的任一个存储单元进行成形，以字线WL0L、WL0、WL0R和位线BL0交叉的存储单元为例。进行成形操作时，字线WL0L、WL0、WL0R施加约2V的电压，与两个导电阻丝构件R1、R2耦接的位线BL0施加约4V的电压，与晶体管TL的源极耦接的源极线SL0(L)及晶体管TR的源极耦接的源极线SL0(R)则施加0V。通过此偏压状态，可开始对导电阻丝构件R1、R2进行阻丝成形。此时，虽然施加了偏压，但是两个导电阻丝构件R1、R2都尚未被成形，其各自被成形出导电阻丝F的概率是各自约为50％。图中标示仅代表导电阻丝构件R1、R2的其中之一会被成形出导电阻丝F。

如图3B所示，在成形状态下，如果左侧的导电阻丝构件R1先被突破能障，使其阻丝成形较快而先导通，则右侧的导电阻丝构件R2便不会成形导通，此时，右侧导电阻丝构件R2会保持在极高电阻的状态(例如，类似一个电容器)。图3C显示成形后的状态的等效电路图，且以左侧导电阻丝构件R的成形出导电阻丝F为例。

如图3C所示，在成形竞赛中由左侧导电阻丝构件R1先成形出导电阻丝F，最后等效于电阻R，而右侧导电阻丝构件R2未成形，则可等效于电容C。根据本发明实施例，在一开始操作存储器阵列时，便依据上述方法将所有的存储单元进行成形。

因为设置了晶体管TC，而具有共同栅极(common gate)，这使得往接地路径可以缩短。因为在此架构下，电流路径会因为工艺布局有可能不等长，通过共同栅极的设置，可以使左右两侧的未成形的导电阻丝构件R1、R2到接地端的路径较为一致。此外，因为在成形过程中电子会走较短路径，故一旦其中一侧的导电阻丝构件(如R1)被成形，另一侧的导电阻丝构件(如R2)就不会被导通而成为高电阻状态。在其他实施例中，也可以不具有晶体管TC。

接着说明本发明实施例的存储器阵列的读取方法。如前所述，存储器阵列100可以提供两种不同的读取方式，一种是以差动式(即3T2R架构)来操作，另一种则是以单端式(即1.5T1R架构)。

图4显示存储器阵列在差动式模式下的读取方式的偏压施加方式示意图。如图4、图5A所示，假设要读取位于(X，Y)＝(0，0)的存储单元，亦即选择位于字线WL0、WL0L、WL0R与位线BL0交叉的存储单元进行读取，其他的存储单元则为非选择状态。因此，在存储器阵列100中，只有位线BL0施加位线读取电压，约为0.4V，其他未选择的位线BL1～BL3则施加0V的电压。源极线SL0(L)～SL3(L)与SL0(R)～SL3(R)则均施加0V的电压(接地)。此外，选择的字线则施加3V的字线读取电压至字线WL0R与字线WL0L，WL0施加0V的电压，以关闭共同晶体管TC。源极线SL0(L)和SL0(R)则连接到感测放大器SA的两个输入端。

因为导电阻丝构件R1、R2只有一个会成形出导电阻丝，因此在晶体管TL、TR被导通后，与导电阻丝构件R1、R2相应的读取电流IL、IR就会分别由源极线SL0(L)、SL0(R)流入感测放大器SA的两个输入端，藉此比较两读取电流IL、IR的差值，以判读出所述存储单元所储存的位是1或0。如前所述，因为没有成形出导电阻丝的导电阻丝构件会类似高电阻的电容器，因此对应所述导电阻丝构件的读取电流便会很小。因此，读取电流IL、IR的数量级(IL:IR)比就约为(μA:n～pA)或(n～pA:μA)。

图5B显示图4的选择的字线和未选择的其他位线(BL1～BL3)交叉的存储单元的读取状态，例如图4的存储单元(X，Y)＝(0，2)。此时，存储单元(0，2)与存储单元(0，0)是在同一列，所以同样地字线WL0L、WL0R施加3V的字线读取电压，共同晶体管TC关闭，未选择的位线BL2则施加0V。源极线SL0(L)和SL0(R)则连接到感测放大器SA的两个输入端。因为位线BL2和源极线SL0(L)、SL0(R)都为0V，故即使晶体管TL、TR的栅极都施加3V的电压，晶体管TL、TR为导通，但导电阻丝构件R1、R2经晶体管TL、TR至源极线SL0(L)、SL0(R)的电流路径上不会产生读取电流IL、IR，亦即IL＝IR＝0。

图5C显示图4的未选择的字线(WLnL、WLn、WLnR，n≠0)和未选择的位线(BL1～BL3)交叉的存储单元的读取状态，例如图4的存储单元(X，Y)＝(2，2)。此时，未选择的位线BL2施加0V，未选择字线WL2L、WL2R施加0V的电压，共同晶体管TC关闭。源极线SL0(L)和SL0(R)则连接到感测放大器SA的两个输入端。因为存储单元(2，2)的晶体管TL、TR为关闭，故导电阻丝构件R1、R2经晶体管TL、TR至源极线SL0(L)、SL0(R)的电流路径上不会产生读取电流IL、IR，亦即IL＝IR＝0。

如图5D显示图4的未选择的字线(WLnL、WLn、WLnR，n≠0)和选择的位线(BL0)交叉的存储单元，例如图4的存储单元(X，Y)＝(2，0)。此时，存储单元(2，0)与存储单元(0，0)是在同一行，所以同样地选择的位线BL0则施加0.4V，字线WL2L、WL2R施加0V的电压，共同晶体管TC关闭。源极线SL0(L)和SL0(R)则连接到感测放大器SA的两个输入端。因为存储单元(2，0)的晶体管TL、TR为关闭，故导电阻丝构件R1、R2经晶体管TL、TR至源极线SL0(L)、SL0(R)的电流路径上不会产生读取电流IL、IR，亦即IL＝IR＝0。

图6显示存储器阵列在单端式模式下的读取方式的偏压施加方式示意图。假设要读取位于(X，Y)＝(5，3)的存储单元，亦即选择位于字线WL2、WL2L、WL2R与位线BL3交叉的右侧存储单元进行读取(亦即假设在成形过程中，是右侧导电阻丝构件R2被成形出导电阻丝)，其他的存储单元则为非选择状态。因此，在存储器阵列100中，只有位线BL3施加位线读取电压，约为0.4V，其他未选择的位线BL0～BL2则施加0V。源极线SL0(L)～SL3(L)与SL0(R)～SL3(R)则均施加0V的电压(接地)。还有，选择的字线则加3V的字线读取电压至字线WL2R，同时字线WL2L、WL2施加0V的电压，以关闭晶体管TL和共同晶体管TC。

如图7A所示，在单端式模式下的读取时，只有对应被成形的导电阻丝构件R2的源极线SL2(R)连接到感测放大器SA的一输入端，源极线SL2(L)则不连接到感测放大器SA。此外，感测放大器SA的另一输入端则耦接到参考电流Iref。导电阻丝构件R2被成形出导电阻丝，在读取时只会导通晶体管TR，与导电阻丝构件R2相应的读取电流I5就会由源极线SL2(R)流入感测放大器SA的一输入端，藉此比较读取电流I5和参考电流Iref的差值，以判读出该存储单元所储存的位是1或0。

图7B显示图6的选择的字线和未选择的其他位线(BL0～BL2)交叉的存储单元的读取状态，例如图6的存储单元(X，Y)＝(5，0)。此时，存储单元(5，0)与存储单元(5，3)是在同一列，字线WL2L、WL2施加0V的电压，以关闭晶体管TL和共同晶体管TC，未选择的位线BL0则施加0V。同样地，只有源极线SL2(R)连接到感测放大器SA的一输入端，源极线SL2(L)则不连接到感测放大器SA。此外，感测放大器SA的另一输入端则耦接到参考电流Iref。因为位线BL0和源极线SL2(R)都为0V，故即使晶体管TR的栅极施加3V的电压而导通，但导电阻丝构件R2经晶体管TR至源极线SL2(R)的电流路径上不会产生读取电流I5，亦即I5＝0。

图7C显示图6的未选择的字线(WLnL、WLn、WLnR，n≠0)和未选择的位线(BL1～BL3)交叉的存储单元的读取状态，例如图6的存储单元(X，Y)＝(1，0)。此时，例如未选择的位线BL0施加0V，未选择字线WL0L、WL0R施加0V的电压，共同晶体管TC关闭。源极线SL0(R)则连接到感测放大器SA的一输入端，源极线SL2(L)则不连接到感测放大器SA。此外，感测放大器SA的另一输入端则耦接到参考电流Iref。因为存储单元(1，0)的晶体管TL、TC、TR为关闭，故导电阻丝构件R2经晶体管TR至源极线SL0(R)的电流路径上不会产生读取电流IR，亦即IR＝0。

如图7D显示图6的未选择的字线(WLnL、WLn、WLnR，n≠0)和选择的位线(BL3)交叉的存储单元，例如图6的存储单元(X，Y)＝(1，3)。此时，存储单元(1，3)与存储单元(5，3)是在同一行，所以同样地选择的位线BL3则施加0.4V，字线WL0L、WL0R施加0V的电压，共同晶体管TC关闭。源极线SL0(R)则连接到感测放大器SA的一输入端，源极线SL0(L)则不连接到感测放大器SA。此外，感测放大器SA的另一输入端则耦接到参考电流Iref。因为存储单元(1，3)的晶体管TL、TR为关闭，故导电阻丝构件R2经晶体管TR至源极线SL0(R)的电流路径上不会产生读取电流IR，亦即IR＝0。

在操作存储器阵列100时，存储器阵列100的控制器可以送出读取型态的命令，以决定存储器阵列100的列译码方式。例如，在图1所示的存储器阵列100例子中，如果读取型态的命令是设定为差动式操作模式，存储器阵列100会视为4X4的矩阵(存储单元为3T2R。如果读取型态的命令是设定为单端式操作模式，存储器阵列100会视为8X4的矩阵(存储单元为1.5T1R)。

此外，在单端式操作模式下，可以利用一开关来切换存储器阵列100每一列的感测放大器SA的输入端的输入源。亦即，在差动式操作模式下，感测放大器SA的两个输入端是分别耦接到SLn(L)、SLn(R)，以分别接收来自导电阻丝构件R1、R2的读取电流。但是，在单端式操作模式下，感测放大器SA的一输入端是耦接到SLn(L)、SLn(R)之一，另一输入端则可以通过上述的开关将感测放大器SA的另一输入端切到到参考电流Iref。

图8A显示的流程是出厂前的存储器单元成形与读取流程。如图8A与图3A至图3C所示，在步骤S100，对存储器阵列100所有存储单元进行成形。在成形的过程中，每个存储单元中的两个导电阻丝构件R1、R2会以竞赛的方式，进行成形。

在步骤S102，成形结束后，两个导电阻丝构件R1、R2只会有其中一个会成形成功而产生导电阻丝，因而该导电阻丝构件(例如R1)的阻值可以降低，而另一个导电阻丝构件R2则没有成形成功，并且形成高阻值状态，类似等效一电容器。成形后，成形成功者是随机的。

在步骤S104，进行存储单元的读取。此时，可采取如图4的差动式操作模式的读取或图6的单端式操作模式的读取。具体的读取方式可参考图5A～图5D或者图7A～图7D的说明。在此步骤，可设定出厂后只提供差动式或单端式的操作给使用者，也可差动式与单端式两种模式都提供给用户。之后，结束此操作流程。

图8B显示利用本发明另一实施例的存储器阵列的读取方法的流程示意图。如图8B所示，步骤S200至步骤S204基本上与图8A的步骤S100至S104的操作方式相同。此外，在步骤S204，读取存储单元时并锁存读取值。在此实施方式，会增加一个锁存器，锁存住成形后的状态。一般来说，成形后两个导电阻丝构件R1、R2的状态就已固定，即一个会有大电流流过(成形成功)，另外一个是小电流流过(成形失败)。锁存器会锁存住成形结束的瞬间的状态。

在步骤S206，判断与导电阻丝构件R1、R2相应的读取电流的大小。例如，当左侧的导电阻丝构件R1可产生电流Icell(L)是32μA且右侧的导电阻丝构件R2可产生电流Icell(R)是18pA，此时Icell(L)>Icell(R)，则可以输出“1”。此情况表示成形成功的是左侧的导电阻丝构件R1。又例如，当右侧的导电阻丝构件R2可产生电流Icell(L)是15pA且右侧的导电阻丝构件R2可产生电流Icell(R)是30μA，此时Icell(L)<Icell(R)，则可以输出“0”。此情况表示成形成功的是右侧的导电阻丝构件R2。当然，判断的方式也可与上面的条件相反，在此主要是要判断导电阻丝构件R1、R2中的哪一个是成形成功。

因此，可对成形成功的导电阻丝构件再次进一步进行成形。例如，在步骤S206，输出比较结果为“1”时，表示导电阻丝构件R1成形成功，故进一步执行步骤S208A，对导电阻丝构件R1进行重成形。反之，在步骤S206，输出比较结果为“0”时，表示导电阻丝构件R2成形成功，故进一步执行步骤S208B，对导电阻丝构件R2进行重成形(heavy forming)。透过此方式，可将导电阻丝构件R1、R2的读取电流增加鉴别度。此处，重成形可以是以接近崩溃电压的方式来对导电阻丝构R1进行成形。以此处的例子为例，即对应的导电阻丝构R1的晶体管TL的栅极施加5V的电压，相应的位线BL施加4V，相应的源极线SL施加0V。

图8C显示经过图8A或图8B的厂内设定后的存储器，用户端的操作流程。如步骤S300，用户可启动存储器的电源，以启动如图1所示的PUF存储器阵列100。之后，在步骤S302，存储器阵列可接收读取命令，以对PUF存储器阵列100进行读取。此读取可以是差动式或单端式。最后，在步骤S304，用户可关闭存储器阵列100的电源，结束对存储器列的操作。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (13)

1.一种存储器阵列，包括：

多组字线，其中所述多组字线的每一组包括第一字线、第二字线与第三字线；

多条位线与多组源极线；以及

多个存储单元，各所述多个存储单元分别设置在所述多组字线与所述多条位线彼此的交叉处，

其中每一个存储单元包括第一与第二导电阻丝构件以及开关电路，所述第一与所述第二导电阻丝构件的一端耦接至所述多条位线中的相应位线，另一端耦接至所述开关电路，

在各所述多个存储单元经阻丝成形后，所述第一与所述第二导电阻丝构件的其中一者成形出导电阻丝，另一者成高电阻状态，

所述存储器阵列在差动式模式下操作时，依据所述第一与所述第二导电阻丝构件的读取电流来进行读取，

所述存储器阵列在单端式模式下操作时，依据所述第一与所述第二导电阻丝构件中成形出导电阻丝者的读取电流以及参考电流来进行读取。

2.根据权利要求1所述的存储器阵列，其中所述开关电路由第一、第二与第三晶体管串接而构成，

所述第一导电阻丝构件的一端与所述相应位线耦接，且另一端耦接至所述第一与所述第二晶体管的耦接处，所述第二导电阻丝构件的一端与所述相应位线耦接，且另一端耦接至所述第二与所述第三晶体管的耦接处。

3.根据权利要求2所述的存储器阵列，其中耦接于所述多组字线的同一组字线中的所述多个存储单元的每一者中，所述第一晶体管的栅极耦接所述第一字线、所述第二晶体管的栅极耦接至所述第二字线，所述第三晶体管的栅极耦接至所述第三字线，

所述第一晶体管的第一源极/漏极端耦接至所述多组源极线中相应一组源极线的第一源极线，所述第一晶体管的第二源极/漏极端耦接耦接至所述第二晶体管的第一源极/漏极端以及所述第一导电阻丝构件的所述另一端，

所述第二晶体管的第二源极/漏极端耦接至所述第三晶体管的第一源极/漏极端以及所述第二导电阻丝构件的所述另一端，及

所述第三晶体管的第二源极/漏极端耦接至所述多组源极线中所述相应一组源极线的第二源极线。

4.根据权利要求3所述的存储器阵列，还包括感测放大器，具有第一输入端、第二输入端与输出端，其中所述感测放大器的所述第一输入端与所述第二输入端分别耦接至所述相应一组源极线的所述第一源极线与所述第二源极线，以接收流过所述第一导电性阻丝构件的第一读取电流与流过所述第二导电性阻丝构件的第二读取电流，

所述输出端输出读取结果。

5.根据权利要求3所述的存储器阵列，还包括感测放大器，具有第一输入端、第二输入端与输出端，其中所述感测放大器的所述第一输入端与所述第二输入端中的其中一者耦接至所述相应一组源极线的所述第一或所述第二源极线的其中一者，以接收所述第一导电性阻丝构件或所述第二导电性阻丝构件中成形成功者的读取电流，

所述感测放大器的所述第一输入端与所述第二输入端中的另一者耦接参考电流，

所述输出端输出读取结果。

6.根据权利要求1所述的存储器阵列，其中所述多个存储单元为电阻性存储单元，所述第一与所述第二导电性阻丝构件由过渡金属氧化物材料构成。

7.根据权利要求1所述的存储器阵列，其中所述存储器阵列作为物理不可复制功能存储器之用。

8.一种存储器阵列的操作方法，其中所述存储器阵列包括：多组字线，其中所述多组字线的每一组包括第一字线、第二字线与第三字线；多条位线与多组源极线；以及多个存储单元，各所述多个存储单元分别设置在所述多组字线与所述多条位线彼此的交叉处，其中每一个存储单元包括第一与第二导电阻丝构件以及开关电路，所述第一与所述第二导电阻丝构件的一端耦接至所述多条位线中的相应位线，一端耦接至所述开关电路，所述操作方法包括：

对各所述多个存储单元进行阻丝成形，经所述阻丝成形后，所述第一与所述第二导电阻丝构件的其中一者成形出导电阻丝，另一者成高电阻状态；以及

将存储器阵列操作在差动式模式或单端式模式，以读取各所述多个存储单元，

其中所述存储器阵在所述差动式模式下操作时，依据所述第一导电阻丝构件的第一读取电流与所述第二导电阻丝构件的第二读取电流来进行读取，

所述存储器阵列在所述单端式模式下操作时，依据所述第一与所述第二导电阻丝构件中成形出导电阻丝者的读取电流以及参考电流来进行读取。

9.根据权利要求8所述的存储器阵列的操作方法，还包括

在各所述多个存储单元进行所述阻丝成形后，读取并锁存住所述第一导电阻丝构件的所述第一读取电流以及所述第二导电阻丝构件的所述第二读取电流；

比较所述第一读取电流与所述第二读取电流；

基于所述第一读取电流与所述第二读取电流的比较结果，判断所述第一导电阻丝构件与所述第二导电阻丝构件中哪一个为成形成功；以及

对所述第一导电阻丝构件与所述第二导电阻丝构件中的成形成功者进一步执行重成形。

10.根据权利要求9所述的存储器阵列的操作方法，其中在所述差动式模式下操作时，在对所述多个存储单元中被选取存储单元进行读取时，对所述第二字线施加电压；以及

所述第一与所述第三字线施加读取电压，使被选取存储单元的所述第一导电性阻丝构件产生第一读取电流与所述第二导电性阻丝构件产生第二读取电流分别流至所述相应一组源极线的第一与第二源极线，并且依据所述第一读取电流与所述第二读取电流来读取所述被选取存储单元。

11.根据权利要求10所述的存储器阵列的操作方法，还包括：

经由感测放大器，接收所述第一读取电流与所述第二读取电流；以及

基于所述第一读取电流与所述第二读取电流，使所述感测放大器的输出端输出读取结果，

其中所述感测放大器具有第一输入端与第二输入端，其中所述感测放大器的所述第一输入端与所述第二输入端分别耦接至所述相应一组源极线的所述第一源极线与所述第二源极线，以接收所述第一读取电流与所述第二读取电流。

12.根据权利要求9所述的操作方法，其中在所述单端式模式下操作时，在对所述多个存储单元中被选取存储单元进行读取时，对所述第二字线施加电压；以及

对所述第一与所述第三字线之一施加读取电压，使被选取存储单元的所述第一导电性阻丝构件或所述第二导电性阻丝构件产生读取电流流至所述相应一组源极线的第一源极线或第二源极线，并且依据所述读取电流与参考电流来读取所述被选取存储单元，

其中所述第一与所述第三字线之一施加所述读取电压者对应到所述第一导电性阻丝构件与所述第二导电性阻丝构件中产生电性阻丝构件者。

13.根据权利要求12所述的存储器阵列的操作方法，还包括：经由感测放大器，接收所述所述第一导电性阻丝构件与所述第二导电性阻丝构件中成形成功者的读取电流；

基于所述读取电流与所述参考电流，使所述感测放大器的输出端输出读取结果，

其中所述感测放大器具有第一输入端与第二输入端，其中所述感测放大器的所述第一输入端与所述第二输入端中的其中一者耦接至所述相应一组源极线的所述第一或所述第二源极线的其中一者，以接收所述所述第一导电性阻丝构件或所述第二导电性阻丝构件的读取电流，及

所述感测放大器的所述第一输入端与所述第二输入端中的另一者耦接参考电流。

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