KR20090115288A - 비휘발성 메모리 소자 및 그 제조 방법 - Google Patents

비휘발성 메모리 소자 및 그 제조 방법 Download PDF

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김석필
김원주
이승훈
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삼성전자주식회사
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Abstract

적층 구조로 확장되어 고집적화가 용이한 비휘발성 메모리 소자 및 그 경제적인 제조 방법이 제공된다. 비휘발성 메모리 소자는 제 1 측벽 및 제 2 측벽을 갖는 적어도 하나의 제 1 수평 전극을 포함한다. 적어도 하나의 제 2 수평 전극은 제 3 측벽 및 제 4 측벽을 갖고, 상기 제 3 측벽이 상기 적어도 하나의 제 1 수평 전극의 제 1 측벽과 대면되도록 배치된다. 적어도 하나의 수직 전극은 상기 적어도 하나의 제 1 수평 전극의 제 1 측벽 및 상기 적어도 하나의 제 2 수평 전극의 제 3 측벽 사이에 상기 적어도 하나의 제 1 및 제 2 수평 전극들과 교차 배열된다. 적어도 하나의 데이터 저장층은 상기 적어도 하나의 제 1 수평 전극 및 상기 적어도 하나의 수직 전극의 교차 부분 및 상기 적어도 하나의 제 2 수평 전극 및 상기 적어도 하나의 수직 전극의 교차 부분에 개재되고, 국부적으로 저항 변화를 저장할 수 있다.

Description

비휘발성 메모리 소자 및 그 제조 방법{Non-volatile memory device and method of fabricating the same}
본 발명은 반도체 소자에 관한 것으로서, 특히 저항 변화를 저장할 수 있는 데이터 저장층을 이용하는 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
반도체 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 반도체 제품에 사용되는 비휘발성 메모리 소자의 동작 속도를 높이고 집적도를 높일 필요가 있다. 이러한 점에서, 종래의 단층 구조 대신에 다층 구조의 비휘발성 메모리 소자는 고집적화에 유리하다.
다층 구조를 이용하면, 단층 구조와 동일한 영역 상에 메모리셀들을 수직으로 적층할 수 있다. 하지만, 다층 구조의 비휘발성 메모리소자에서 각층의 메모리셀들을 연결하고 각층의 메모리셀들을 선택하는 방법이 쉽지 않다. 또한, 다층 구조의 비휘발성 메모리 소자는 그 적층 수가 증가함에 따라서 제조 공정이 증가하여 비용이 증대하는 문제가 있다.
이에 따라, 본 발명이 이루고자 하는 기술적 과제는 적층 구조로 확장되어 고집적화가 용이한 비휘발성 메모리 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 비휘발성 메모리 소자의 경제적인 제조 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 비휘발성 메모리 소자가 제공된다. 제 1 측벽 및 제 2 측벽을 갖는 적어도 하나의 제 1 수평 전극이 제공된다. 적어도 하나의 제 2 수평 전극은 제 3 측벽 및 제 4 측벽을 갖고, 상기 제 3 측벽이 상기 적어도 하나의 제 1 수평 전극의 제 1 측벽과 대면되도록 배치된다. 적어도 하나의 수직 전극은 상기 적어도 하나의 제 1 수평 전극의 제 1 측벽 및 상기 적어도 하나의 제 2 수평 전극의 제 3 측벽 사이에 상기 적어도 하나의 제 1 및 제 2 수평 전극들과 교차 배열된다. 적어도 하나의 데이터 저장층은 상기 적어도 하나의 제 1 수평 전극 및 상기 적어도 하나의 수직 전극의 교차 부분 및 상기 적어도 하나의 제 2 수평 전극 및 상기 적어도 하나의 수직 전극의 교차 부분에 개재되고, 국부적으로 저항 변화를 저장할 수 있다.
상기 본 발명에 따른 비휘발성 메모리 소자의 일 예에 있어서, 상기 적어도 하나의 수직 전극은 일렬로 이격 배치된 복수의 수직 전극들을 포함하고, 나아가 상기 적어도 하나의 데이터 저장층은 상기 복수의 수직 전극들의 외곽을 둘러싸도 록 배치될 수 있다.
상기 본 발명에 따른 비휘발성 메모리 소자의 다른 예에 있어서, 상기 적어도 하나의 제 1 및 제 2 수평 전극들은 제 1 도전형의 반도체를 포함하고, 상기 적어도 하나의 수직 전극은 상기 제 1 도전형과 반대인 제 2 도전형의 반도체를 포함할 수 있다.
상기 본 발명에 따른 비휘발성 메모리 소자의 또 다른 예에 있어서, 상기 적어도 하나의 제 1 수평 전극은 복수의 제 1 수평 전극들을 포함하고, 상기 적어도 하나의 제 2 수평 전극은 상기 복수의 제 1 수평전극들과 교대로 배치된 복수의 제 2 수평 전극들을 포함하고, 상기 적어도 하나의 수직 전극은 상기 복수의 제 1 수평 전극들의 제 1 측벽들 및 상기 복수의 제 2 수평 전극들의 제 3 측벽들 사이에 복수의 열로 배치된 복수의 수직 전극들을 포함할 수 있다.
상기 본 발명에 따른 비휘발성 메모리 소자의 다른 예에 있어서, 상기 복수의 제 1 수평 전극들에 전기적으로 연결된 제 1 워드 라인; 및 상기 복수의 제 2 수평 전극들에 전기적으로 연결된 제 2 워드 라인이 더 제공될 수 있다. 상기 제 1 워드 라인은 상기 복수의 제 1 수평 전극들의 단부에 연결되고, 상기 제 2 워드 라인은 상기 제 1 워드 라인의 반대쪽에 배치된 상기 복수의 제 2 수평 전극들의 단부에 연결될 수 있다.
상기 본 발명에 따른 비휘발성 메모리 소자의 다른 예에 있어서, 상기 적어도 하나의 제 1 수평 전극은 복수의 층으로 적층된 복수의 제 1 수평 전극들을 포함하고, 상기 적어도 하나의 제 2 수평 전극은 상기 복수의 제 1 수평 전극들에 대 향되게 복수의 층으로 적층된 복수의 제 2 수평 전극들을 포함할 수 있다. 나아가, 상기 적어도 하나의 수직 전극 및/또는 상기 적어도 하나의 데이터 저장층은 상기 복수의 제 1 및 제 2 수평 전극들을 가로질러 수직으로 신장될 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 비휘발성 메모리 소자의 제조 방법이 제공된다. 제 1 측벽 및 제 2 측벽을 갖는 적어도 하나의 제 1 수평 전극을 형성한다. 제 3 측벽 및 제 4 측벽을 갖고, 상기 제 3 측벽이 상기 적어도 하나의 제 1 수평 전극의 제 1 측벽과 대면 배치된 적어도 하나의 제 2 수평 전극을 형성한다. 상기 적어도 하나의 제 1 수평 전극의 제 1 측벽 및 상기 적어도 하나의 제 2 수평 전극의 제 3 측벽 상에 국부적으로 저항 변화를 저장할 수 있는 적어도 하나의 데이터 저장층을 형성한다. 상기 데이터 저장층 상에 상기 적어도 하나의 제 1 및 제 2 수평 전극들과 교차 배열된 적어도 하나의 수직 전극을 형성한다.
상기 본 발명에 따른 비휘발성 메모리 소자의 제조 방법의 일 예에 있어서, 상기 적어도 하나의 데이터 저장층을 형성하는 단계 전에, 적어도 하나의 제 1 전극층 및 적어도 하나의 절연층을 교대로 적층하고, 상기 적어도 하나의 제 1 전극층 내에 복수의 트렌치들을 형성할 수 있다. 이 경우, 상기 적어도 하나의 제 1 수평 전극 및 상기 적어도 하나의 제 2 수평 전극은 상기 복수의 트렌치들에 의해서 한정된 상기 적어도 하나의 제 1 전극층의 일부분들을 포함할 수 있다.
상기 본 발명에 따른 비휘발성 메모리 소자의 제조 방법의 다른 예에 있어서, 상기 복수의 트렌치들의 양쪽 단부들에 위치한 상기 적어도 하나의 제 1 전극 층의 일부분들로 제 1 워드 라인 및 제 2 워드 라인을 한정하고, 상기 복수의 제 2 수평 전극들과 상기 제 1 워드 라인을 분리하고 상기 복수의 제 1 수평 전극들과 상기 제 2 워드 라인을 분리할 수 있다.
본 발명에 따른 비휘발성 메모리 소자는 적층 구조로 용이하게 확장될 수 있다. 따라서, 비휘발성 메모리 소자는 메모리셀들의 적층 수, 즉 수평 전극들의 적층 수를 늘림으로써 고용량화되고 고집적화될 수 있다. 따라서, 비휘발성 메모리 소자는 고용량화 및 고집적화 제품에 적합할 수 있다.
또한, 본 발명에 따른 비휘발성 메모리 소자의 제조 방법에 따르면, 적층 구조의 메모리셀들이 동시에 제조될 수 있다. 따라서, 적층 구조의 비휘발성 메모리 소자의 제조 단계가 단순화되고, 제조 비용이 절감될 수 있다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장될 수 있다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 보여주는 사시도이다.
도 1을 참조하면, 적어도 하나의 제 1 수평 전극 및 적어도 하나의 제 2 수평 전극이 제공될 수 있다. 예를 들어, 복수의 제 1 수평 전극들(115a) 및 복수의 제 2 수평 전극들(115b)이 서로 대향되게 배치될 수 있다. 제 1 수평 전극들(115a) 및 제 2 수평 전극들(115b)의 수는 예시적으로 도시되었고, 비휘발성 메모리 소자의 용량에 따라서 적절하게 선택될 수 있다.
제 1 수평 전극들(115a) 및 제 2 수평 전극들(115b)은 교대로 배치될 수 있고, 서로 평행하게 신장될 수 있다. 하지만, 이러한 배치는 예시적으로 제시되었고 본 발명의 범위가 이에 제한되지는 않는다. 예를 들어, 제 1 수평 전극들(115a) 및 제 2 수평 전극들(115b)은 서로 평행하지 않지만, 서로 만나지 않게 적절하게 배치될 수도 있다.
제 1 수평 전극들(115a) 각각은 서로 반대의 제 1 측벽(112a) 및 제 2 측벽(113a)을 포함하고, 제 2 수평 전극들(115b) 각각은 서로 반대의 제 3 측벽(112b) 및 제 4 측벽(113b)을 포함할 수 있다. 예를 들어, 제 1 수평 전극들(115a) 및 제 2 수평 전극들(115b)은 제 1 측벽(112a) 및 제 3 측벽(112b)이 서로 대면되고, 제 2 측벽(113a) 및 제 4 측벽(113b)이 서로 대면되도록 배치될 수 있다.
적어도 하나의 수직 전극은 제 1 수평 전극들(115a) 및 제 2 수평 전극(115b)들의 사이에 이들과 교차되도록 개재될 수 있다. 예를 들어, 복수의 수직 전극들(140a)은 제 1 수평 전극들(115a) 및 제 2 수평 전극들(115b)의 사이에 적어도 하나의 열로 이격 배치될 수 있다. 바람직하게는, 수직 전극들(140a)은 제 1 측 벽들(112a) 및 제 3 측벽들(112b) 사이에 복수의 열로 배치되고 제 1 및 제 2 수평 전극들(115a, 115b)에 수직으로 배치될 수 있다. 이 경우, 수직 전극들(140a)은 제 2 측벽들(113a) 및 제 4 측벽들(113b) 사이에는 개재되지 않을 수 있다. 따라서, 수직 전극들(140a)은 제 1 수평 전극들(115a) 및 제 2 수평 전극들(115b)의 교차 배열 속에서 한 줄 건너서 한 줄씩 배치될 수 있다.
수직 전극들(140a)의 수는 비휘발성 메모리 소자의 용량에 따라서 선택될 수 있고, 나아가 제 1 및 제 2 수평 전극들(115a, 115b)의 수 및 길이에 따라서 적절하게 선택될 수 있다. 따라서, 수직 전극들(140a)의 수는 도 1에 예시적으로 도시되었고, 본 발명의 범위를 제한하지 않는다.
수직 전극들(140a)은 사각 기둥 형태로 도시되었지만, 이 실시예에 따른 본 발명의 범위는 이러한 형태에 제한되지 않는다. 예를 들어, 수직 전극들(140a)은 다양한 다각 기둥 형태를 가질 수 있고, 나아가 도 4에 도시된 바와 같이 원 기둥 형태를 가질 수도 있다.
적어도 하나의 데이터 저장층, 예를 들어 복수의 데이터 저장층들(130)은 제 1 수평 전극들(115a)과 수직 전극들(140a)의 교차 부분, 및 제 2 수평 전극들(115b)과 수직 전극들(140a)의 교차 부분에 개재될 수 있다. 예를 들어, 데이터 저장층들(130)은 제 1 측벽들(112a) 및/또는 제 3 측벽들(112b)을 따라서 신장되도록 배치될 수 있다. 데이터 저장층들(130)의 모양은 예시적으로 도시되었고, 다양하게 변형될 수 있다. 예를 들어, 데이터 저장층들(130)은 교차 부분에만 한정되도록 패턴 형상을 가질 수도 있다.
데이터 저장층들(130)은 제 1 및 제 2 수평 전극들(115a, 115b) 및 수직 전극들(140a) 사이에서 전류의 흐름을 제어할 수 있다. 데이터 저장층들(130)은 저항 변화를 국부적으로 저장할 수 있다. 예를 들어, 데이터 저장층들(130)은 인가된 전압에 따라서 고저항, 저저항 또는 절연체의 특성을 가질 수 있다. 이러한 데이터 저장층들(130)의 가변적인 저항 특성이 비휘발성 메모리 소자의 데이터 저장에 이용될 수 있다.
예를 들어, 데이터 저장층들(130)은 상전이 저항체 또는 가변 저항체와 같은 안티-퓨즈(anti-fuse)를 포함할 수 있다. 이 경우 비휘발성 메모리 소자는 PRAM(phase-change random access memory) 또는 RRAM(resistance random access memory)으로 동작할 수 있다. 예를 들어, 상전이 저항체는 칼코게나이드 화합물, 예컨대 GST(GeSbxTey)를 포함할 수 있다. 상전이 저항체는 그 결정 상태에 따라서 고저항 상태와 저저항 상태를 가질 수 있다. 가변 저항체는 그 물질 상태 변화 없이 그 저항 값이 변화될 수 있다는 점에서 상전이 저항체와 구분될 수 있다. 하지만, 가변 저항체가 상전이 저항체를 포함하는 넓은 개념으로 사용될 수도 있다. 예를 들어, 가변 저항체는 NiO, Nb2O5 또는 ZnO를 포함할 수 있다.
다른 예로, 데이터 저장층들(130)은 절연 파괴 물질과 같은 퓨즈(fuse)를 포함할 수 있다. 예컨대, 데이터 저장층들(130)은 인가된 전압에 따라서 절연 파괴가 가능한 절연물, 예컨대 산화물을 포함할 수 있다. 이러한 절연 파괴 물질은 다시 절연 특성을 회복할 수 없기 때문에, 이러한 비휘발성 메모리 소자는 일회성 프로 그램(one-time program; OTP) 메모리로 이용될 수 있다. 이러한 OTP 메모리는 그 단점에도 불구하고 매우 높은 메모리 용량을 요구하는 제품에서 이용될 수 있다.
한편, 데이터 저장층들(130)이 도전성을 갖는 경우, 제 1 및 제 2 수평 전극들(115a, 115b) 및 수직 전극들(140a)은 그들 사이에 정류 특성을 갖도록 다이오드 결합을 형성할 수 있다. 예를 들어, 제 1 및 제 2 수평 전극들(115a, 115b)은 제 1 도전형의 반도체를 포함하고, 수직 전극들(140a)은 제 1 도전형의 반대인 제 2 도전형의 반도체를 포함할 수 있다. 예를 들어, 제 1 도전형 및 제 2 도전형은 n형 및 p형에서 각각 선택될 수 있다.
제 1 워드 라인(117a)은 제 1 수평 전극들(115a)을 전기적으로 연결하고, 제 2 워드 라인(117b)은 제 2 수평 전극들(115b)을 전기적으로 연결하도록 배치될 수 있다. 제 1 워드 라인(117a) 및 제 2 워드 라인(117b)은 제 1 및 제 2 수평 전극들(115a, 115b)을 사이에 두고 서로 반대쪽에 배치될 수 있다. 예를 들어, 제 1 워드 라인(117a)은 제 1 수평 전극들(115a)의 일단에 연결되고, 제 2 워드 라인(117b)은 제 2 수평 전극들(115b)의 타단에 연결될 수 있다.
이 실시예의 비휘발성 메모리 소자에서, 제 1 및 제 2 수평 전극들(115a, 115b)의 하나, 수직 전극들(140a)의 하나 및 그들 사이의 데이터 저장층(130)이 하나의 메모리셀을 형성할 수 있다. 제 1 및 제 2 수평 전극들(115a, 115b)에 대한 접근은 제 1 워드 라인(117a) 또는 제 2 워드 라인(117b)을 통해서 수행할 수 있다. 따라서, 제 1 및 제 2 워드 라인들(117a, 117b) 가운데 하나를 선택하고, 수직 전극들(140a) 가운데 하나를 선택함으로써 하나의 메모리셀에 접근할 수 있다.
메모리셀의 프로그램은 제 1 및 제 2 워드 라인들(117a, 117b)의 하나 및 수직 전극들(140a) 가운데 하나 사이에 프로그램 전압을 인가하여 수행할 수 있다. 이 경우, 선택된 수직 전극(140a)과 선택된 제 1 또는 제 2 수평 전극(115a, 115b) 사이의 최단 거리 부근의 데이터 저장층(130)에서 전류 집중에 의해서 국부적으로 저항 변화가 일어날 수 있다. 따라서, 데이터 저장층들(130)에서, 프로그램은 국부적으로 수행될 수 있다.
메모리셀의 판독(reading)은 제 1 및 제 2 워드 라인들(117a, 117b) 하나 및 수직 전극들(140a) 가운데 하나 사이에 읽기 전압을 인가하여 수행할 수 있다. 이 경우, 데이터 저장층들(130)의 국부적인 저항 변화를 전류의 양으로 측정할 수 있다.
이 실시예의 비휘발성 메모리 소자에 따르면, 제 1 및 제 2 수평 전극들(115a, 115b) 각각의 한쪽 측벽에만 수직 전극들(140a)이 결합된다. 이 경우, 제 1 및 제 2 수평 전극들(115a, 115b) 각각의 양쪽 측벽들에 수직 전극들(140a)이 결합된 경우에 비해서, 메모리셀 내의 스트레스 축적을 줄일 수 있어서 비휘발성 메모리 소자의 신뢰성을 높일 수 있다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 보여주는 사시도이고, 도 3은 도 2의 비휘발성 메모리 소자의 III-III'선에서 절취한 단면도이다. 이 실시예에 따른 비휘발성 메모리 소자는 도 1의 비휘발성 메모리 소자를 이용할 수 있고, 따라서 중복된 설명은 생략된다.
도 2 및 도 3을 참조하면, 도 1의 비휘발성 메모리 소자가 복수의 층들로 적층될 수 있다. 예를 들어, 제 1 및 제 2 수평 전극들(115a, 115b)은 절연층들(120)을 개재하여 복수의 층들로 적층될 수 있다. 복수의 제 1 및 제 2 워드 라인들(117a, 117b)도 제 1 및 제 2 수평 전극들(115a, 115b)과 유사하게 절연층들(120)을 개재하여 복수의 층들로 적층될 수 있다. 이에 따라, 제 1 및 제 2 수평 전극들(115a, 115b)은 층별로 분리되고, 마찬가지로 제 1 및 제 2 워드 라인들(117a, 117b)은 층별로 분리될 수 있다.
수직 전극들(140a)은 제 1 및 제 2 수평 전극들(115a, 115b) 적층된 구조를 가로질러 수직으로 신장될 수 있다. 예를 들어, 수직 전극들(140a)은 적층된 제 1 측벽들(112a) 및 제 3 측벽들(112b) 사이에서 수직으로 배치될 수 있다. 따라서, 수직 전극들(140a)은 서로 다른 층에 배치된 제 1 및 제 2 수평 전극들(115a, 115b) 사이에서 공유될 수 있다.
데이터 저장층들(130)은 제 1 및 제 2 수평 전극들(115a, 115b)의 측벽을 따라서 수직으로 신장될 수 있다. 예를 들어, 데이터 저장층들(130)은 제 1 및 제 2 워드 라인들(117a, 117b)의 측벽 상으로 더 신장되어, 각 열에 배치된 수직 전극들(140a)의 외곽을 둘러싸는 통 형태를 가질 수 있다. 전술한 바와 같이, 데이터 저장층들(130)은 국부적으로 저항을 저장할 수 있기 때문에, 메모리셀들에서 여러 형태로 공유될 수 있다.
이 실시예에 따른 비휘발성 메모리 소자의 동작은 도 1의 비휘발성 메모리 소자의 동작을 참조할 수 있다. 비휘발성 메모리 소자는 메모리셀들의 수, 예컨대 제 1 및 제 2 수평 전극들(115a, 115b)의 수 또는 적층 수를 늘림으로써 용이하게 고용량화될 수 있다. 따라서, 비휘발성 메모리 소자는 동일 평면 상에서 매우 높은 집적도를 가질 수 있고, 고용량화 및 고집적화 제품에 적합할 수 있다.
도 4는 본 발명의 다른 실시예에 따른 적층 구조의 비휘발성 메모리 소자를 보여주는 사시도이다. 이 실시예에 따른 비휘발성 메모리 소자는 도 2의 비휘발성 메모리 소자의 변형된 예에 해당할 수 있고, 따라서 중복된 설명은 생략된다.
도 4를 참조하면, 수직 전극들(140b)은 원 기둥 형태를 가질 수 있고, 데이터 저장층들(130a)은 수직 전극들(140b)을 둘러싸도록 배치될 수 있다. 따라서, 데이터 저장층들(130a)은 제 1 및 제 2 수평 전극들(115a, 115b) 사이를 매립하는 형태를 갖고, 수직 전극들(140b)은 데이터 저장층(130a)들 내부로 리세스 된 형태를 가질 수 있다.
이 실시예의 비휘발성 메모리 소자에서 데이터 저장층들(130a)의 저항 변화는 제 1 및 제 2 수평 전극들(115a, 115b)과 수직 전극들(140b)의 최단 거리 부근에서 국부적으로 일어날 수 있다. 따라서, 이 실시예에 따른 비휘발성 메모리 소자의 동작은 도 2의 비휘발성 메모리 소자의 동작과 거의 같다.
도 5 내지 도 10은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 보여주는 사시도들이다.
도 5를 참조하면, 적어도 하나의 제 1 전극층 및 적어도 하나의 절연층을 적층할 수 있다. 예를 들어, 복수의 제 1 전극층들(110) 및 복수의 절연층들(120)을 교대로 적층할 수 있다. 제 1 전극층들(110)은 반도체층, 예컨대 에피택셜층 또는 폴리실리콘층으로 형성할 수 있다. 제 1 전극층들(110)은 제 1 도전형의 불순물로 도핑될 수 있다.
도 6을 참조하면, 제 1 전극층들(110) 및 절연층들(120) 내에 복수의 트렌치들(125)을 형성할 수 있다. 트렌치들(125)의 측벽을 따라서 복수의 열로 배치된 제 1 전극층들(110)의 일부분들은 이후 제 1 및 제 2 수평 전극들(도 10의 115a, 115b)로 한정될 수 있다. 나아가, 트렌치들(125)의 단부를 따라서 배치된 제 1 전극층들(110)의 일부분들은 이후 제 1 및 제 2 워드 라인들(도 10의 117a, 117b)로 한정될 수 있다. 따라서, 트렌치들(125)은 제 1 및 제 2 수평 전극들(115a, 115b)과, 제 1 및 제 2 워드 라인들(117a, 117b)의 폭 및 개수에 따라서 적절한 수 및 형상으로 형성될 수 있다.
도 7을 참조하면, 트렌치들(125) 내부에 데이터 저장층들(130)을 형성할 수 있다. 데이터 저장층들(130)은 제 1 전극층들(110)의 측벽을 가로질러 수직으로 신장되고, 트렌치들(125)을 채우지 않도록 소정 두께로 형성될 수 있다. 예를 들어, 데이터 저장층들(130)은 퓨즈 또는 안티-퓨즈를 형성하는 물질일 수 있다.
도 8을 참조하면, 트렌치들(125)을 매립하도록 데이터 저장층들(130) 상에 제 2 전극층(140)을 형성할 수 있다. 예를 들어, 제 2 전극층(140)은 화학기상증착법을 이용하여 제 2 도전형의 반도체층을 형성하고 이를 평탄화하여 하여 형성할 수 있다. 예를 들어, 제 2 전극층(140)은 에피택셜층 또는 폴리실리콘으로 형성하고, 제 2 도전형의 불순물로 도핑될 수 있다. 평탄화는 에치백(etch back) 또는 화 학적기계적평탄화(CMP)를 이용할 수 있다.
도 9를 참조하면, 제 2 전극층(140)을 패터닝하여 복수의 수직 전극들(140a)을 형성할 수 있다. 이러한 패터닝은 포토리소그래피 및 식각을 이용할 수 있다. 수직 전극들(140a)은 트렌치들(125) 가운데 홀수 번째 열들 또는 짝수 번째 열들 내부에 잔류될 수 있다. 이에 따라서, 도 10에 도시된 바와 같이, 수직 전극들(140a)은 제 1 측벽들(112a) 및 제 3 측벽들(112b) 사이에만 개재되고, 제 2 측벽들(113a) 및 제 4 측벽들(113b) 사이에는 개재되지 않을 수 있다.
도 10을 참조하면, 제 1 전극층들(115) 각각을 적절하게 분리하여, 제 1 및 제 2 수평 전극들(115a, 115b)과 제 1 및 제 2 워드 라인들(117a, 117b)을 한정할 수 있다. 제 1 워드 라인(117a)은 제 1 수평 전극들(115a)에 연결되고 제 2 수평 전극들(115b)과는 분리될 수 있다. 제 2 워드 라인(117b)은 제 2 수평 전극들(115b)에 연결되고, 제 1 수평 전극들(115a)과는 분리될 수 있다.
예를 들어, 도 9의 구조물에서, 제 1 수평 전극들(115a)과 제 2 워드 라인(117b) 사이를 절단하고, 제 2 수평 전극들(115b)과 제 1 워드 라인(117a) 사이를 절단함으로써, 도 10의 구조가 형성될 수 있다. 이러한 절단 단계는 포토리소그래피 및 식각 기술을 이용하여 수행될 수 있다.
이 실시예에 따른 제조 방법에 따르면, 적층 구조의 메모리셀들이 동시에 형성될 수 있다. 따라서, 전술한 제조 방법은 공정 단계를 단순화하여 제조 비용을 감소시킬 수 있다.
도 11 내지 도 13은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 보여주는 사시도들이다. 이 실시예에 따른 제조 방법은 도 5 내지 도 10의 제조 방법에서 일부 공정을 변형한 것에 해당할 수 있고, 따라서 중복된 설명은 생략된다. 예를 들어, 도 11의 제조 단계는 도 5 및 도 6의 제조 단계에 이어서 수행될 수 있다.
도 11을 참조하면, 트렌치들(125)을 매립하도록 데이터 저장층들(130a)을 형성할 수 있다. 데이터 저장층들(130a)은 화학기상증착법을 이용하여 퓨즈 또는 안티-퓨즈를 구성하는 물질을 형성하고 이를 평탄화하여 형성할 수 있다. 예를 들어, 평탄화는 에치백(etch back) 또는 화학적기계적평탄화(CMP)를 이용할 수 있다.
도 12를 참조하면, 데이터 저장층들(130a) 내에 복수의 홀들(135)을 형성할 수 있다. 홀들(135)은 데이터 저장층들(130a) 가운데 홀수 번째 열들 또는 짝수 번째 열들에만 형성될 수 있다. 예를 들어, 홀들(135)은 포토리소그래피 및 식각 기술을 이용하여 형성할 수 있다.
도 13을 참조하면, 홀들(135) 내에 수직 전극들(140b)을 매립할 수 있다. 수직 전극들(140b)은 화학기상증착법을 이용하여 제 2 전극층을 형성하고, 이를 평탄화하여 형성할 수 있다. 예를 들어, 수직 전극들(140b)은 제 2 도전형의 반도체로 형성할 수 있다.
이어서, 제 1 전극층들(115) 각각을 적절하게 분리하여, 제 1 및 제 2 수평 전극들(115a, 115b)과 제 1 및 제 2 워드 라인들(117a, 117b)을 한정할 수 있다. 제 1 워드 라인(117a)은 제 1 수평 전극들(115a)에 연결되고 제 2 수평 전극들(115b)과는 분리될 수 있다. 제 2 워드 라인(117b)은 제 2 수평 전극들(115b)에 연결되고, 제 1 수평 전극들(115a)과는 분리될 수 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 따라서, 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 보여주는 사시도이고;
도 2는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자를 보여주는 사시도이고;
도 3은 도 2의 비휘발성 메모리 소자의 III-III'선에서 절취한 단면도이고;
도 4는 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 소자를 보여주는 사시도이고;
도 5 내지 도 10은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 보여주는 사시도들이고; 그리고
도 11 및 도 12는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 보여주는 사시도들이다.

Claims (20)

  1. 제 1 측벽 및 제 2 측벽을 갖는 적어도 하나의 제 1 수평 전극;
    제 3 측벽 및 제 4 측벽을 갖고, 상기 제 3 측벽이 상기 적어도 하나의 제 1 수평 전극의 제 1 측벽과 대면되도록 배치된 적어도 하나의 제 2 수평 전극;
    상기 적어도 하나의 제 1 수평 전극의 제 1 측벽 및 상기 적어도 하나의 제 2 수평 전극의 제 3 측벽 사이에 상기 적어도 하나의 제 1 및 제 2 수평 전극들과 교차 배열된 적어도 하나의 수직 전극;
    상기 적어도 하나의 제 1 수평 전극 및 상기 적어도 하나의 수직 전극의 교차 부분 및 상기 적어도 하나의 제 2 수평 전극 및 상기 적어도 하나의 수직 전극의 교차 부분에 개재되고, 국부적으로 저항 변화를 저장할 수 있는 적어도 하나의 데이터 저장층을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  2. 제 1 항에 있어서, 상기 적어도 하나의 수직 전극은 일렬로 이격 배치된 복수의 수직 전극들을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  3. 제 2 항에 있어서, 상기 적어도 하나의 데이터 저장층은 상기 복수의 수직 전극들의 외곽을 둘러싸도록 배치된 것을 특징으로 하는 비휘발성 메모리 소자.
  4. 제 1 항에 있어서, 상기 적어도 하나의 제 1 수평 전극 및 상기 적어도 하나 의 제 2 수평 전극은 서로 평행하고, 상기 적어도 하나의 수직 전극은 상기 적어도 하나의 제 1 및 제 2 수평 전극들과 직각을 이루도로 교차 배치된 것을 특징으로 하는 비휘발성 메모리 소자.
  5. 제 1 항에 있어서, 상기 적어도 하나의 수직 전극은 원기둥 또는 다각 기둥 형태를 갖는 것을 특징으로 하는 비휘발성 메모리 소자.
  6. 제 1 항에 있어서, 상기 데이터 저장층은 퓨즈 또는 안티-퓨즈를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  7. 제 1 항에 있어서, 상기 적어도 하나의 제 1 및 제 2 수평 전극들은 제 1 도전형의 반도체를 포함하고, 상기 적어도 하나의 수직 전극은 상기 제 1 도전형과 반대인 제 2 도전형의 반도체를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  8. 제 1 항에 있어서, 상기 적어도 하나의 제 1 수평 전극은 복수의 제 1 수평 전극들을 포함하고, 상기 적어도 하나의 제 2 수평 전극은 상기 복수의 제 1 수평전극들과 교대로 배치된 복수의 제 2 수평 전극들을 포함하고,
    상기 적어도 하나의 수직 전극은 상기 복수의 제 1 수평 전극들의 제 1 측벽들 및 상기 복수의 제 2 수평 전극들의 제 3 측벽들 사이에 복수의 열로 배치된 복 수의 수직 전극들을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  9. 제 8 항에 있어서, 상기 복수의 수직 전극들은 상기 복수의 제 1 수평 전극들의 제 2 측벽들 및 상기 복수의 제 2 수평 전극들의 제 4 측벽들 사이에는 개재되지 않은 것을 특징으로 하는 비휘발성 메모리 소자.
  10. 제 8 항에 있어서, 상기 복수의 제 1 수평 전극들에 전기적으로 연결된 제 1 워드 라인; 및
    상기 복수의 제 2 수평 전극들에 전기적으로 연결된 제 2 워드 라인을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  11. 제 10 항에 있어서, 상기 제 1 워드 라인은 상기 복수의 제 1 수평 전극들의 단부에 연결되고, 상기 제 2 워드 라인은 상기 제 1 워드 라인의 반대쪽에 배치된 상기 복수의 제 2 수평 전극들의 단부에 연결된 것을 특징으로 하는 비휘발성 메모리 소자.
  12. 제 1 항에 있어서, 상기 적어도 하나의 제 1 수평 전극은 복수의 층으로 적층된 복수의 제 1 수평 전극들을 포함하고,
    상기 적어도 하나의 제 2 수평 전극은 상기 복수의 제 1 수평 전극들에 대향되게 복수의 층으로 적층된 복수의 제 2 수평 전극들을 포함하는 것을 특징으로 하 는 비휘발성 메모리 소자.
  13. 제 12 항에 있어서, 상기 적어도 하나의 수직 전극은 상기 복수의 제 1 및 제 2 수평 전극들을 가로질러 수직으로 신장된 것을 특징으로 하는 비휘발성 메모리 소자.
  14. 제 12 항에 있어서, 상기 적어도 하나의 데이터 저장층은 상기 복수의 제 1 및 제 2 수평 전극들을 가로질러 수직으로 신장된 것을 특징으로 하는 비휘발성 메모리 소자.
  15. 제 1 측벽 및 제 2 측벽을 갖는 적어도 하나의 제 1 수평 전극을 형성하는 단계;
    제 3 측벽 및 제 4 측벽을 갖고, 상기 제 3 측벽이 상기 적어도 하나의 제 1 수평 전극의 제 1 측벽과 대면 배치된 적어도 하나의 제 2 수평 전극을 형성하는 단계;
    상기 적어도 하나의 제 1 수평 전극의 제 1 측벽 및 상기 적어도 하나의 제 2 수평 전극의 제 3 측벽 상에 국부적으로 저항 변화를 저장할 수 있는 적어도 하나의 데이터 저장층을 형성하는 단계; 및
    상기 데이터 저장층 상에 상기 적어도 하나의 제 1 및 제 2 수평 전극들과 교차 배열된 적어도 하나의 수직 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  16. 제 15 항에 있어서, 상기 적어도 하나의 데이터 저장층을 형성하는 단계 전에,
    적어도 하나의 제 1 전극층 및 적어도 하나의 절연층을 교대로 적층하는 단계;
    상기 적어도 하나의 제 1 전극층 내에 복수의 트렌치들을 형성하는 단계를 더 포함하고,
    상기 적어도 하나의 제 1 수평 전극 및 상기 적어도 하나의 제 2 수평 전극은 상기 복수의 트렌치들에 의해서 한정된 상기 적어도 하나의 제 1 전극층의 일부분들을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  17. 제 16 항에 있어서, 상기 적어도 하나의 수직 전극을 형성하는 단계는,
    상기 복수의 트렌치들 내에 적어도 하나의 제 2 전극층을 채우는 단계; 및
    상기 적어도 하나의 제 2 전극층을 패터닝하여 복수의 수직 전극들을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  18. 제 16 항에 있어서, 상기 적어도 하나의 데이터 저장층은 상기 복수의 트렌치들 내부를 채우도록 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  19. 제 18 항에 있어서, 상기 적어도 하나의 수직 전극을 형성하는 단계는,
    상기 적어도 하나의 데이터 저장층 내에 복수의 홀들을 형성하는 단계; 및
    상기 복수의 홀들 내에 복수의 수직 전극들을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  20. 제 16 항에 있어서, 상기 복수의 트렌치들의 양쪽 단부들에 위치한 상기 적어도 하나의 제 1 전극층의 일부분들로 제 1 워드 라인 및 제 2 워드 라인을 한정하는 단계; 및
    상기 복수의 제 2 수평 전극들과 상기 제 1 워드 라인을 분리하고, 상기 복수의 제 1 수평 전극들과 상기 제 2 워드 라인을 분리하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
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