JP2022553949A - メモリセルにおける読み出しディスターブの低減のための電圧プロファイル - Google Patents

メモリセルにおける読み出しディスターブの低減のための電圧プロファイル Download PDF

Info

Publication number
JP2022553949A
JP2022553949A JP2022523553A JP2022523553A JP2022553949A JP 2022553949 A JP2022553949 A JP 2022553949A JP 2022523553 A JP2022523553 A JP 2022523553A JP 2022523553 A JP2022523553 A JP 2022523553A JP 2022553949 A JP2022553949 A JP 2022553949A
Authority
JP
Japan
Prior art keywords
memory cell
memory
voltage
memory device
integrated circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
JP2022523553A
Other languages
English (en)
Inventor
ミンドン クイ
ホンメイ ワン
ミッシェル イブラヒム イシャック
Original Assignee
マイクロン テクノロジー，インク．
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by マイクロン テクノロジー，インク． filed Critical マイクロン テクノロジー，インク．
Publication of JP2022553949A publication Critical patent/JP2022553949A/ja
Ceased legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0028—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0033—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0038—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0061—Timing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0045—Read using current through the cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0047—Read destroying or disturbing the data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0052—Read process characterized by the shape, e.g. form, length, amplitude of the read pulse

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)

Abstract

集積回路メモリデバイスは、メモリセルと、メモリセルに接続された電流センサと、メモリセルに接続された電圧ドライバと、電圧ドライバに接続されたブリード回路と、を有する。メモリセルを読み出す動作の間、電圧ドライバは、メモリセル上で印加された電圧を駆動する。ブリード回路は、少なくとも予め定められた電流のレベルがメモリセル内に存在するか否かを判定するよう電流センサが動作する時間周期の間に電圧を低減させるように活性化される。

Description

関連出願
本出願は、本明細書において参照することによってその開示全体が以下に組み込まれる、２０１９年１０月２２日に出願され、「ＶＯＬＴＡＧＥ ＰＲＯＦＩＬＥ ＦＯＲ ＲＥＤＵＣＴＩＯＮ ＯＦ ＲＥＡＤ ＤＩＳＴＵＲＢ ＩＮ ＭＥＭＯＲＹ ＣＥＬＬＳ」と題する米国特許出願第１６／６６０，５９０号に対する優先権を主張する。
本明細書で開示される少なくともいくつかの実施形態は概して、メモリセルに電圧を印加する電圧ドライバに関し、より詳細に、それに限定されないが、読み出し動作の間のメモリセルにおける読み出しディスターブを低減させる電圧プロファイルに関する。
メモリ集積回路は、半導体材料の集積回路ダイ上で形成されたメモリセルの１つ以上のアレイを有することがある。メモリセルは、データを記憶するために個々に使用することができ、またはその上で動作することができるメモリの最小の単位である。概して、メモリセルは、データの１以上のビットを記憶することができる。
ランダムアクセスメモリ（ＲＡＭ）、リードオンリメモリ（ＲＯＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）、同期ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）、相変化メモリ（ＰＣＭ）、磁気ランダムアクセスメモリ（ＭＲＡＭ）、否定論理和（ＮＯＲ）フラッシュメモリ、電気的消去可能プログラマブルリードオンリメモリ（ＥＥＰＲＯＭ）、フラッシュメモリなど、メモリ集積回路に対して異なるタイプのメモリセルが開発されてきた。
一部の集積回路メモリセルは、揮発性であり、セルに記憶されたデータを維持するために電力を必要とする。揮発性メモリの例は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）及びスタティックランダムアクセスメモリ（ＳＲＡＭ）を含む。
一部の集積回路メモリセルは、不揮発性であり、電力供給されていないときでさえ、記憶されたデータを保持することができる。不揮発性メモリの例は、フラッシュメモリ、リードオンリメモリ（ＲＯＭ）、プログラマブルリードオンリメモリ（ＰＲＯＭ）、消去可能プログラマブルリードオンリメモリ（ＥＰＲＯＭ）、及び電子的に消去可能プログラマブルリードオンリメモリ（ＥＥＰＲＯＭ）などを含む。フラッシュメモリは、否定論理積（ＮＡＮＤ）タイプフラッシュメモリまたは否定論理和（ＮＯＲ）タイプフラッシュメモリを含む。ＮＡＮＤメモリセルは、ＮＡＮＤ論理ゲートに基づいており、ＮＯＲメモリセルは、ＮＯＲ論理ゲートに基づいている。
クロスポイントメモリ（例えば、３Ｄ ＸＰｏｉｎｔメモリ）は、不揮発性メモリセルのアレイを使用する。クロスポイントメモリ内のメモリセルは、トランジスタレスである。そのようなメモリセルの各々は、集積回路内で列として共に積層された相変化メモリデバイス及び選択デバイスを有することができる。そのような列のメモリセルは、相互に垂直である方向に広がるワイヤの２つの層を介して集積回路内で接続される。２つの層の１つは、メモリセルの上にあり、他の層は、メモリ素子列の下にある。よって、２つの層の各々の上の１つのワイヤのクロスポイントにおいて各々のメモリセルを個々に選択することができる。クロスポイントメモリデバイスは、高速且つ不揮発性であり、処理及び記憶のための統一されたメモリプールとして使用されることがある。
不揮発性集積回路メモリセルは、プログラム／書き込み動作の間に、メモリセルに１つの電圧または電圧のパターンを印加することによって、データを記憶するようプログラムされることがある。プログラム／書き込み動作は、メモリセルにプログラム／記憶されるデータに対応する状態にメモリセルを設定する。メモリセルに記憶されたデータは、メモリセルの状態を検査することによって、読み出し動作において取り出されることがある。読み出し動作は、電圧を印加することによってメモリセルの状態を判定し、予め定義された状態に対応する電圧においてメモリセルが導電性になるかどうかを判定する。
集積回路内のメモリセルを読み出すよう印加された電圧（複数可）は、集積回路内のメモリセル及び／または近くのメモリセルの状態をディスターブすることがある。読み出しディスターブ効果は、近くのメモリセルからデータを取り出す際に誤りを引き起こすことがある。
添付図面の図において例として且つ限定ではなく、実施形態が例示され、添付図面では、同様の参照符号は、類似の要素を示す。
いくつかの実施形態に従った、メモリセルを読み出す際に電圧ドライバによって駆動された電圧プロファイルを変化させるためのブリード回路の使用を示す。 １つの実施形態に従った、読み出しディスターブを低減させるためにブリード回路によって調節された電圧プロファイルを示す。 １つの実施形態に従った、低減した読み出しディスターブに対して電圧プロファイルを実装するようドライバにより構成されたメモリデバイスを示す。 １つの実施形態に従った、低減したディスターブに対して電圧プロファイルを実装するように構成されたビットラインドライバ及びワードラインドライバを有するメモリセルを示す。 １つの実施形態に従った、メモリセル上で読み出し電圧を印加する方法を示す。
本明細書で開示される少なくともいくつかの実施形態は、不揮発性集積回路メモリにおいて読み出しディスターブを低減させるためのシステム、方法、及び装置を提供する。
いくつかの実施態様では、クロスポイントメモリは、選択デバイスを有するが相変化メモリデバイスを有さないメモリセルを使用することができる。例えば、メモリセルは、可変閾値能力を有する合金の単一の部分であってもよい。そのようなセルの読み出し／書き込み動作は、選択デバイス、及び列として共に積層された相変化メモリデバイスを有するメモリセルに対する読み出し／書き込み動作と同様の方式において、セルを閾値処理すると共に、閾値下バイアスにおいて他のセルを禁止することに基づいていてもよい。
選択デバイスを有するが相変化メモリデバイスを有さないそのようなメモリセルは、閾値電圧ウインドウを有するよう、クロスポイントメモリにおいてプログラムされてもよい。閾値電圧ウインドウは、選択デバイスに反対極性を有するプログラミングパルスを印加することによって作成されてもよい。例えば、選択デバイスは、選択デバイスの２つの側の間の正電圧差を有し、代わりに、選択デバイスの同一の２つの側の間の負電圧差を有するようにバイアスされてもよい。正電圧差が正極性において考慮されるとき、負電圧差は、正極性とは反対である負極性において考慮される。所与の／固定された極性により読み出しが実行されてもよい。プログラムされるとき、メモリセルは、低閾値（例えば、リセットされたセルまたは高閾値を有するようにプログラムされたセルよりも低い）を有し、その結果、読み出し動作の間、読み出し電圧は、リセットセルが非導電性のままである間、プログラムされたセルを導電性にさせてもよい。
セルが導電性であるか否かを判定するよう時間周期内にリセットセル（例えば、高閾値を有するセル）上で印加された電圧ストレスは、リセットセルの電圧閾値を低減させることがある。複数回の読み出し動作の後に電圧閾値が十分に低減するとき、セルは、読み出し動作の間に導電性になることがあり、それは、セルの状態の不正確な読み出しにつながることがある。
以下で更に議論されるように、電圧ストレスによって引き起こされる読み出しディスターブを低減させるために、セルが導電性であるか否かの検知の間にリセットセル上で印加された電圧を低減させるために、読み出し動作のための電圧プロファイルを調節することができる（例えば、ブリード回路を介して）。
図１は、いくつかの実施形態に従った、メモリセル（１０１）を読み出す際に電圧ドライバ（１０３）によって駆動された電圧プロファイルを変化させるためのブリード回路（１０５）の使用を示す。
図１では、電圧ドライバ（１０３）は、読み出し動作の間にメモリセル（１０１）上で印加された電圧を駆動して上昇させるように構成される。メモリセル（１０１）上で印加された電圧がプログラムされたセルの閾値電圧を上回った後、電流センサ（１０７）は、メモリセル（１０１）を通過する電流に基づいて、メモリセル（１０１）が導電性であるか否かを判定するように構成される。電流センサ（１０７）がプログラムされたセルに対応する量の電流を検出する場合、メモリセル（１０１）は、高電圧閾値を有するリセットセルによって表されるデータとは異なるデータに対応する低電圧閾値を有するようにプログラムされたと判定される。電流センサ（１０７）がプログラムされたセルに対応する量の電流を検出しない場合、メモリセルは、高電圧閾値を有することによって表される予め定められたデータに対応するリセットセル（例えば、リセット動作もしくは消去動作の後にまだプログラムされていないセル、または高電圧閾値を有するようにプログラムされたセル）であると判定される。
読み出しディスターブを低減させるために、プログラムされたセルに対応する量の電流がメモリセル（１０１）内に存在するかどうかを検出するよう電流センサ（１０７）が動作する電流検知時間周期の間及び／または後に、ブリード回路（１０５）が活性化される。ブリード回路（１０５）は、電流検知周期の間にメモリセル（１０１）上で印加された電圧を低減させる。ブリード回路（１０５）によって引き起こされる電圧の低減は、電流センサ（１０７）によって検知されることになる電流と干渉することを回避するよう制限されることがある。
例えば、メモリセル（１０１）上で電圧ドライバ（１０３）によって印加された電圧の低減は、図２に例示されるプロファイルを有することがある。
図２は、１つの実施形態に従った、読み出しディスターブを低減させるためにブリード回路（１０５）によって調節された電圧プロファイル（１１７）を示す。
読み出し動作の間、電圧ドライバ（１０３）は、メモリセル（１０１）上で印加された電圧（１１１）を駆動して上昇させる。
メモリセル（１０１）がプログラムされ、ｖ１の閾値電圧（１１２）を有するとき、メモリセル（１０１）は、時間インスタンスＴ１の後に導電性になり、電圧ドライバ（１０３）によって印加された電圧は、電圧曲線（１１３）に従うように低減し、メモリセル（１０１）を通る電流は、一時的電流曲線（１２３）から安定電流曲線（１２１）へと従う。
同様に、メモリセル（１０１）がプログラムされ、ｖ２の閾値電圧（１１４）を有するとき、メモリセル（１０１）は、時間インスタンスＴ２の後に導電性になり、電圧ドライバ（１０３）によって印加された電圧は、電圧曲線（１１５）に従うように低減し、メモリセル（１０１）を通る電流は、一時的電流曲線（１２５）から安定電流曲線（１２１）へと従う。
しかしながら、メモリセル（１０１）がリセットされており、リセットの後にまだプログラムされていない場合（または、高閾値を有するようにプログラムされている）、電流のレベル（１２１）は、メモリセル（１０１）内に存在せず、電圧ドライバ（１０３）によって印加された電圧は、電圧曲線（１１８）に従って上昇し続ける。
ブリード回路（１０５）が存在しない場合、電圧ドライバ（１０３）は、リセットされた（または、高閾値を有するようにプログラムされた）メモリセル（１０１）上で印加された電圧（１１９）を更に駆動して上昇させてもよい。
ブリード回路（１０５）は、平面のセル電流（１２１）がメモリセル（１０１）内に存在するか否かを判定するように電流センサ（１０７）が構成される、少なくともＴｐ～Ｔｑの時間周期の間に任意選択で活性化されるように構成される。電流センサ（１０７）がＴｐにおいて活性化されると、電流センサ（１０７）を通る電流は、ブリード回路（１０５）が活性化される前にサンプリング及び保持される。ブリード回路（１０５）が活性化されるとき、電圧ドライバ（１０３）によって印加された電圧（１１７）は、電圧（１１９）から低減する。電圧ストレスの低減は、電圧曲線（１１９）と電圧曲線（１１７）との間の網掛け領域に対応する。電圧ストレス低減は、低減した電圧の持続時間及び電圧低減の規模の関数である。よって、ブリード回路（１０５）の動作は、プロファイル（１１９）からプロファイル（１１７）に電圧を調節／低下させることによって、メモリセル（１０１）（及び、近くのメモリセル）に対する読み出しディスターブを著しく低減させることができる。ブリード回路（１０５）の動作の少なくとも一部の態様は、マイクロコードを介して制御されてもよい。よって、ブリード回路（１０５）の使用及び／またはタイミングは、選択的に調節されてもよい。
ブリード回路（１０５）は、電流ミラーを介して、またはキャパシタ、及び活性化されるときに電圧ドライバ（１０３）によって駆動された電圧をキャパシタを介して漏れさせるスイッチ回路を介して実装されてもよい。スイッチ回路の活性化及び非活性化は、電流センサ（１０７）の動作の活性化／非活性化に対応するタイミング及び／または読み出し動作のタイミングに従って制御されてもよい。例えば、電流センサ（１０７）が非活性であるとき、スイッチ回路が非活性化され（例えば、ターンオフされる）、メモリセル（１０１）を通過する電流を検知する際に電流センサ（１０７）が活性であった後、電圧プロファイルを低減／低下させるように（例えば、１１９から１１７に）、スイッチ回路が活性化される（例えば、ターンオンされる）。
例えば、電流のレベル（１２１）がメモリセル（１０１）内に存在するか否かを判定するよう電流センサ（１０７）が始動するとき、時間Ｔｐの後の時間Ｔｂにおいてブリード回路（１０５）によって引き起こされる電圧ブリーディングを開始することができる。時間Ｔｐ及び時間Ｔｂは、プログラムされたセルが導電性になり、よって、低減した電圧（１１５）を有するときの時間Ｔ２に従うように構成されてもよい。
任意選択で、電流のレベル（１２１）がメモリセル（１０１）内に存在するかどうかを判定するその動作を電流センサ（１０７）が完了するとき、時間Ｔｑの後に、ブリード回路（１０５）によって引き起こされる電圧ブリーディングが継続することができる。例えば、ブリーディングは、読み出し動作の終了に対応する予め定められた平面（１２９）への電圧の低減を加速化する際に継続することができる。
概して、上記議論された技術は、電流検知の間に電圧を低減させ（例えば、ブリード回路を使用して）、電流検知の間に電圧が更に上昇することを防止することによって、読み出しディスターブを低減させる。クロスポイントメモリ内の相変化メモリデバイスを有さないメモリセルに対してだけでなく、クロスポイントメモリ内の相変化メモリデバイスを有するメモリセル、トランジスタ、フラッシュメモリセル（例えば、ＮＡＮＤメモリまたはＮＯＲメモリ）などを有するメモリセルなどの他のタイプの集積回路メモリセルに対しても、技術が使用されてもよい。
図３は、１つの実施形態に従った、低減した読み出しディスターブに対して電圧プロファイルを実装するようドライバにより構成されたメモリデバイスを示す。
図３では、メモリデバイスは、メモリセルのアレイ（１３３）を含む。例えば、図１に例示されたメモリセル（１０１）は、メモリセルアレイ（１３３）内で使用されてもよい。
図３のメモリデバイスは、アレイ（１３３）内の個々のメモリセル（例えば、１０１）にアクセスするよう、ビットラインドライバ（１３７）及びワードラインドライバ（１３５）を動作させるコントローラ（１３１）を含む。
ビットラインドライバ（１３７）及び／またはワードラインドライバ（１３５）は、電流センサ（１０７）の電流検知動作の間に電圧プロファイルを低減させるための、図１に例示されたブリード回路（１０５）を有する電圧ドライバ（１０３）を含んでもよい。
例えば、アレイ（１３３）内の各々のメモリセル（例えば、１０１）は、図４に例示されるように、ビットラインドライバ及びワードラインドライバのペアによって駆動された電圧を介してアクセスされてもよい。
図４は、１つの実施形態に従った、低減したディスターブに対して電圧プロファイルを実装するように構成されたビットラインドライバ（１４７）及びワードラインドライバ（１４５）を有するメモリセル（１０１）を示す。
例えば、ビットラインドライバ（１４７）は、アレイ（１３３）内のメモリセルの行に印加された第１の電圧を駆動し、ワードラインドライバ（１４５）は、アレイ（１３３）内のメモリセルの列に印加された第２の電圧を駆動する。メモリセルアレイ（１３３）の行及び列内のメモリセル（１０１）は、ビットラインドライバ（１４７）によって駆動された第１の電圧とワードラインドライバ（１４５）によって駆動された第２の電圧との間の電圧差の影響を受ける。第１の電圧が第２の電圧よりも高いとき、メモリセル（１０１）は、１つの電圧極性（例えば、正極性）の影響を受け、第１の電圧が第２の電圧よりも低いとき、メモリセル（１０１）は、反対の電圧極性（例えば、負極性）の影響を受ける。
ビットラインドライバ（１４７）及びワードラインドライバ（１４５）のうちの少なくとも１つは、電圧プロファイルを低減させて（例えば、１１９から１１７に）、読み出しディスターブを低減させるためのブリード回路（例えば、１０５）を含んでもよい。
例えば、メモリセル（１０１）が正電圧極性により読み出されるように構成されるとき、ビットラインドライバ（１４７）は、増大する規模を有する正電圧を駆動するように構成されてもよい。メモリセル（１０１）内の電流の検知の間、ビットラインドライバ（１４７）の電圧ドライバ（例えば、１０３）と関連付けられたブリード回路（例えば、１０５）は、リセットメモリセル（１０１）に対して図２に例示されたプロファイル（１１９）からプロファイル（１１７）に電圧を低下させるように活性化されてもよい。
例えば、メモリセル（１０１）が負電圧極性により読み出されるように構成されるとき、ワードラインドライバ（１４５）は、増大する規模を有する正電圧を駆動するように構成されてもよい。メモリセル（１０１）内の電流の検知の間、ワードラインドライバ（１４５）の電圧ドライバ（例えば、１０３）と関連付けられたブリード回路（例えば、１０５）は、メモリセル（１０１）がリセットされたが、低減した閾値電圧を有するようにまだプログラムされていない（または、高閾値電圧を有するようにプログラムされている）とき、図２に例示されたプロファイル（１１９）からプロファイル（１１７）に電圧を低下させるように活性化されてもよい。
任意選択で、読み出し動作の間、ビットラインドライバ（１４７）及びワードラインドライバ（１４５）の両方は、増大する規模の電圧を駆動してもよい。例えば、ビットラインドライバ（１４７）は、増大する規模を有する正電圧を駆動するように構成されてもよく、ワードラインドライバ（１４５）は、増大する規模を有する負電圧を駆動するように構成されてもよい。ビットラインドライバ（１４７）によって駆動された電圧とワードラインドライバ（１４５）によって駆動された電圧との間の差は、メモリセル（１０１）上で印加された電圧に対応する。メモリセル（１０１）内の電流の検知の間、ワードラインドライバ（１４５）及びビットラインドライバ（１４７）の電圧ドライバ（例えば、１０３）と関連付けられたブリード回路（例えば、１０５）は、ワードラインドライバ（１４５）及びビットラインドライバ（１４７）によって駆動された電圧の規模を低減させ、よって、図２に例示されたプロファイル（１１９）からプロファイル（１１７）に電圧を低下させるように活性化されてもよい。
例えば、１つの方向に配列され、クロスポイントメモリの１つの層内に配置された並列ワイヤ（例えば、１４１）を駆動するために、ビットラインドライバ（１３７）が使用されてもよく、別の方向に配列され、クロスポイントメモリの別の層内に配置された並列ワイヤ（例えば、１４３）を駆動するために、ワードラインドライバ（１３５）が使用されてもよい。ビットラインドライバ（例えば、１４７）に接続されたワイヤ（例えば、１４１）及びワードラインドライバ（例えば、１４５）に接続されたワイヤ（例えば、１４３）は、直交方向に２つの層内で広がる。メモリセルアレイ（１３３）は、ワイヤの２つの層の間で挟まれ、アレイ（１３３）内のメモリセル（例えば、１０１）は、クロスポイントメモリの集積回路ダイ内の２つのワイヤ（例えば、１４１及び１４３）のクロスポイントにおいて形成される。
図５は、１つの実施形態に従った、メモリセル上で読み出し電圧を印加する方法を示す。例えば、図５の方法は、図１のブリード回路（１０５）と共に電圧ドライバ（１０３）を使用して、図２に例示された電圧プロファイル（１１７）に対して図３のメモリデバイスにおいて実装されてもよい。
ブロック１６１において、電圧ドライバ（１０３）は、統合された回路メモリデバイス（１３３）内のメモリセル（１０１）に接続される。
例えば、統合された回路メモリデバイス（１３３）は、メモリセル（１０１）を包含したクロスポイントメモリを含んでもよい。例えば、メモリセル（１０１）は、選択デバイスを含んでもよいが、相変化メモリデバイスを含まず、メモリセル（１０１）は、反対極性を有するパルスを印加することを介してデータを記憶するようにプログラム可能である。メモリセルを読み出す動作の間、電圧ドライバ（１０３）は、予め定められた、固定された極性に従って電圧を駆動する。
ブロック１６３において、電圧ドライバ（１０３）は、メモリセルを読み出す動作の間、メモリセル（１０１）上で電圧を駆動する。例えば、電圧は、図２に例示されたプロファイルセグメント（１１１）からセグメント（１１８）へと従って上昇する。
ブロック１６５において、メモリセル（１０１）に接続された電流センサ（１０７）は、少なくとも予め定められた電流のレベル（１２１）がメモリセル（１０１）内に存在するか否かを判定する。
ブロック１６７において、電圧ドライバ（１０３）に接続されたブリード回路（１０５）は、少なくとも予め定められた電流のレベル（１２１）がメモリセル（１０１）内に存在するか否かを判定するよう電流センサ（１０７）が動作する少なくとも時間周期（例えば、図２におけるＴｐ～Ｔｑ）の間に活性化する。
例えば、ブリード回路（１０５）は、電流ミラー、もしくはキャパシタに接続されたスイッチ、またはいずれかのそれらの組み合わせを含んでもよい。ブリード回路（１０５）は、電流センサ（１０７）の動作タイミング（例えば、Ｔｐ）に従ってスイッチを動作させることを介して活性化されてもよい。
例えば、ブリード回路（１０５）は、少なくとも予め定められた電流のレベル（１２１）がメモリセル（１０１）内に存在するか否かを判定するように、図２における時間Ｔｐにおいて電流センサ（１０７）が活性化された後、図２に例示された時間Ｔｂにおいてスイッチを閉鎖することによって活性化されてもよい。
ブリード回路（１０５）が活性化された後、ブリード回路（１０５）は、図２における時間Ｔｑにおいて、及び／またはメモリセル（１０１）を読み出す動作の終了において電流センサ（１０７）が非活性化された後、スイッチを開放することによって非活性化されてもよい。
任意選択で、ブリード回路（１０５）は、少なくとも予め定められた電流のレベル（１２１）がメモリセル（１０１）内に存在するか否かを判定するように電流センサ（１０７）が活性化された後、予め定められた時間間隔（図２におけるＴｂ～Ｔｐ）において活性化されてもよい。
本開示は、上記説明された方法を実行するデータ処理システムを含む、それらの方法を実行する方法及び装置、並びにデータ処理システム上で実行されるとき、システムにそれらの方法を実行させる命令を包含したコンピュータ可読媒体を含む。
図３のメモリデバイスは、データ処理システムにおいて使用されてもよい。
典型的なデータ処理システムは、マイクロプロセッサ（複数可）及びメモリを相互接続するインターコネクト（例えば、バス及びシステムコアロジック）を含んでもよい。マイクロプロセッサは典型的には、キャッシュメモリに結合される。
インターコネクトは、マイクロプロセッサ（複数可）及びメモリを共に相互接続し、また、Ｉ／Ｏコントローラ（複数可）を介して入力／出力（Ｉ／Ｏ）デバイス（複数可）にそれらを相互接続する。Ｉ／Ｏデバイスは、ディスプレイデバイス、並びに／またはマウス、キーボード、モデム、ネットワークインタフェース、プリンタ、スキャナ、ビデオカメラ、及び本分野において既知の他のデバイスなどの周辺デバイスを含んでもよい。１つの実施形態では、データ処理システムがサーバシステムであるとき、プリンタ、スキャナ、マウス、及び／またはキーボードなどのＩ／Ｏデバイスの一部は任意選択である。
インターコネクトは、様々なブリッジ、コントローラ、及び／またはアダプタを通じて相互に接続された１つ以上のバスを含んでもよい。１つの実施形態では、Ｉ／Ｏコントローラは、ＵＳＢ（ユニバーサルシリアルバス）周辺機器を制御するためのＵＳＢアダプタ、及び／またはＩＥＥＥ－１３９４周辺機器を制御するためのＩＥＥＥ－１３９４バスアダプタを含む。
メモリは、ＲＯＭ（リードオンリメモリ）、揮発性ＲＡＭ（ランダムアクセスメモリ）、及びハードドライブ、フラッシュメモリなどの不揮発性メモリのうちの１つ以上を含んでもよい。
揮発性ＲＡＭは典型的には、メモリ内でデータをリフレッシュまたは維持するために持続的に電力を必要とする動的ＲＡＭ（ＤＲＡＭ）として実装される。不揮発性メモリは典型的には、磁気ハードドライブ、磁気光学ドライブ、光学ドライブ（例えば、ＤＶＤ ＲＡＭ）、または電力がシステムから取り除かれた後でさえデータを維持する他のタイプのメモリシステムである。不揮発性メモリは、ランダムアクセスメモリでもあってもよい。
不揮発性メモリは、データ処理システム内の構成要素の残りに直接結合されたローカルデバイスであってもよい。モデムなどのネットワークインタフェースまたはイーサネットインタフェースを通じてデータ処理システムに結合されたネットワーク記憶装置などのシステムからリモートである不揮発性メモリも使用されてもよい。
本開示では、一部の機能及び動作は、説明を単純化するために、ソフトウェアコードによって実行され、またはソフトウェアコードによって引き起こされるとして説明されてきた。しかしながら、マイクロプロセッサなどのプロセッサによるコード／命令の実行から機能が結果として生じることを指定するためにも、そのような表現が使用される。
代わりに、または組み合わせで、ここで説明されるような機能及び動作は、特定用途向け集積回路（ＡＳＩＣ）またはフィールドプログラマブルゲートアレイ（ＦＰＧＡ）などを使用して、ソフトウェア命令により、またはソフトウェア命令なしで、特殊目的回路を使用して実装されてもよい。ソフトウェア命令なしで、またはソフトウェア命令との組み合わせでハードワイヤード回路を使用して実施形態が実装されてもよい。よって、技術は、ハードウェア回路及びソフトウェアのいずれの特定の組み合わせにも限定されず、データ処理システムによって実行される命令についてのいずれの特定のソースにも限定されない。
１つの実施形態が完全に機能するコンピュータ及びコンピュータシステムにおいて実装されてもよいと共に、様々な実施形態は、様々な形式にあるコンピューティング製品として頒布されることが可能であり、頒布に実際に影響を与えるために使用される特定のタイプのマシンまたはコンピュータ可読媒体に関わらず適用されることが可能である。
開示される少なくとも一部の態様は、少なくとも部分的にソフトウェアにおいて具体化されてもよい。すなわち、技術は、ＲＯＭ、揮発性ＲＡＭ、不揮発性メモリ、キャッシュ、またはリモート記憶装置などのメモリに包含される命令の連続を実行する、マイクロプロセッサなどのそのプロセッサに応答して、コンピュータシステムまたは他のデータ処理システムにおいて実行されてもよい。
実施形態を実装するために実行されるルーチンは、オペレーティングシステムもしくは特定のアプリケーションの一部、コンポーネント、プログラム、オブジェクト、モジュール、または「コンピュータプログラム」と称される命令の連続として実装されてもよい。コンピュータプログラムは典型的には、コンピュータ内の様々なメモリ及び記憶装置における様々な時間での１つ以上の命令セットを含み、１つ以上の命令セットは、コンピュータ内の１つ以上のプロセッサによって読み出され、及び実行されるとき、コンピュータに、様々な態様を伴う要素を必然的に実行するように動作を実行させる。
データ処理システムによって実行されるとき、システムに様々な方法を実行させるソフトウェア及びデータを記憶するために機械可読媒体が使用されてもよい。実行可能ソフトウェア及びデータは、例えば、ＲＯＭ、揮発性ＲＡＭ、不揮発性メモリ、及び／またはキャッシュを含む、様々な場所に記憶されてもよい。このソフトウェア及び／またはデータの部分は、それらの記憶装置のいずれか１つに記憶されてもよい。更に、集中化サーバまたはピアツーピアネットワークからデータ及び命令を取得することができる。異なる通信セッションまたは同一の通信セッション内で異なる時間において異なる集中化サーバ及び／またはピアツーピアネットワークからデータ及び命令の異なる部分を取得することができる。アプリケーションの実行の前に全体的にデータ及び命令を取得することができる。代わりに、実行のために必要なときに、動的に、ジャストインタイムにデータ及び命令の部分を取得することができる。よって、データ及び命令が特定の時間のインスタンスにおいて全体的に機械可読媒体上にあることが必要とされない。
コンピュータ可読媒体の例は、それらに限定されないが、とりわけ、揮発性メモリデバイス及び不揮発性メモリデバイス、リードオンリメモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリデバイス、フロッピーディスク及び他の着脱可能ディスク、磁気ディスク記憶媒体、光学記憶媒体（例えば、コンパクトディスクリードオンリメモリ（ＣＤ ＲＯＭ）、デジタル多用途ディスク（ＤＶＤ）など）の非一時的、記録可能タイプの媒体及び非記録可能タイプの媒体を含む。コンピュータ可読媒体は、命令を記憶することができる。
命令は、電気信号、光信号、音響信号、または搬送波、赤外線信号、デジタル信号など、他の形式の伝播される信号に対するデジタル通信リンク及びアナログ通信リンクにおいても具体化されてもよい。しかしながら、搬送波、赤外線信号、デジタル信号などの伝播される信号は、有形機械可読媒体ではなく、命令を記憶するように構成されない。
概して、機械可読媒体は、マシン（例えば、コンピュータ、ネットワークデバイス、携帯情報端末、製造ツール、１つ以上のプロセッサのセットを有するいずれかのデバイスなど）によってアクセス可能な形式にある情報を提供する（すなわち、記憶及び／または伝送する）いずれかの機構を含む。
様々な実施形態では、技術を実装するためにソフトウェア命令との組み合わせでハードワイヤード回路が使用されてもよい。よって、技術は、ハードウェア回路及びソフトウェアのいずれの特定の組み合わせにも限定されず、データ処理システムによって実行される命令についてのいずれの特定のソースにも限定されない。
上記説明及び図面は例示的であり、限定として解釈されることにはならない。完全な理解をもたらすために、多数の特定の詳細が説明されている。しかしながら、特定の例では、説明を曖昧にすることを回避するために、公知の詳細または従来の詳細は説明されていない。本開示における１つの実施形態または実施形態への言及は、必ずしも同一の実施形態への言及ではなく、そのような言及は、少なくとも１つを意味する。
先述の明細書では、その特定の例示的な実施形態を参照して開示が説明されてきた。以下の特許請求の範囲に示されるようにより広義の精神及び範囲から逸脱することなく、様々な修正が行われてもよいことが明白である。したがって、明細書及び図面は、限定的な意味ではなく例示的な意味で解釈されることになる。

Claims (20)

  1. 集積回路メモリデバイスであって、
    メモリセルと、
    前記メモリセルに接続された電流センサと、
    前記メモリセルに接続された電圧ドライバと、
    前記電圧ドライバに接続されたブリード回路と、を備え、
    前記メモリセルを読み出す動作の間、前記電圧ドライバは、前記メモリセルに印加された電圧を駆動し、
    前記ブリード回路は、少なくとも予め定められた電流のレベルが前記メモリセル内に存在するか否かを判定するよう前記電流センサが動作する時間周期の間、前記電圧を低減させるように活性化される、
    前記集積回路メモリデバイス。
  2. 前記ブリード回路は、電流ミラー、もしくはキャパシタに接続されたスイッチ、またはそれらの任意の組み合わせを含む、請求項１に記載の集積回路メモリデバイス。
  3. 前記ブリード回路は、前記電流センサの動作タイミングに従って活性化される、請求項１に記載の集積回路メモリデバイス。
  4. 前記ブリード回路は、少なくとも前記予め定められた電流のレベルが前記メモリセル内に存在するか否かを判定するように前記電流センサが活性化された後に活性化される、請求項１に記載の集積回路メモリデバイス。
  5. 前記ブリード回路が活性化された後、前記ブリード回路は、前記メモリセルを読み出す前記動作の終了において非活性化される、請求項４に記載の集積回路メモリデバイス。
  6. 前記ブリード回路は、少なくとも前記予め定められた電流のレベルが前記メモリセル内に存在するか否かを判定するように前記電流センサが活性化された後、予め定められた時間間隔において活性化される、請求項４に記載の集積回路メモリデバイス。
  7. 前記メモリセルを包含するクロスポイントメモリを備えた、請求項６に記載の集積回路メモリデバイス。
  8. 前記メモリセルは、選択デバイスを含む、請求項７に記載の集積回路メモリデバイス。
  9. 前記メモリデバイスは、相変化メモリデバイスを有さない、請求項８に記載の集積回路メモリデバイス。
  10. 前記メモリデバイスは、反対極性を有するパルスを印加することによってデータを記憶するようにプログラム可能である、請求項９に記載の集積回路メモリデバイス。
  11. 前記メモリセルを読み出す前記動作の間、前記電圧ドライバは、予め定められた、固定された極性に従って前記電圧を駆動する、請求項１０に記載の集積回路メモリデバイス。
  12. 集積回路メモリデバイス内でメモリセルに電圧ドライバを接続することと、
    前記電圧ドライバによって、前記メモリセルを読み出す動作の間に前記メモリセルで電圧を駆動することと、
    前記メモリセルに接続された電流センサによって、少なくとも予め定められた電流のレベルが前記メモリセル内に存在するか否かを判定することと、
    少なくとも前記予め定められた電流のレベルが前記メモリセル内に存在するか否かを判定するよう前記電流センサが動作する時間周期の間、前記電圧ドライバに接続されたブリード回路を活性化することと、
    を備えた、方法。
  13. 前記ブリード回路を前記活性化することは、前記電流センサの動作タイミングに従っている、請求項１２に記載の方法。
  14. 前記ブリード回路を前記活性化することは、少なくとも前記予め定められた電流のレベルが前記メモリセル内に存在するか否かを判定するよう前記電流センサが始動した後である、請求項１２に記載の方法。
  15. 前記ブリード回路は、少なくとも前記予め定められた電流のレベルが前記メモリセル内に存在するか否かの判定を前記電流センサが完了するときに活性化されたままである、請求項１４に記載の方法。
  16. 前記ブリード回路を前記活性化することは、少なくとも前記予め定められた電流のレベルが前記メモリセル内に存在するか否かを判定するよう前記電流センサが始動した後、予め定められた時間間隔において開始する、請求項１４に記載の方法。
  17. コントローラと、
    集積回路ダイの第１の層内に配置された並列ワイヤの第１のセットと、
    前記集積回路ダイの第２の層内に配置された並列ワイヤの第２のセットと、
    前記並列ワイヤの前記第１のセットのそれぞれに接続された電圧ドライバの第１のセットと、
    前記並列ワイヤの前記第２のセットのそれぞれに接続された電圧ドライバの第２のセットと、
    前記第１の層と前記第２の層との間に形成されたメモリセルのアレイであって、それぞれのメモリセルの各々は、前記第１の層内のワイヤ及び前記第２の層内のワイヤのクロスポイントにある、前記メモリセルのアレイと、を備え、
    前記それぞれのメモリセルを読み出す動作の間、前記電圧ドライバの第１のセット及び前記電圧ドライバの第２のセット内の少なくとも１つの電圧ドライバは、前記それぞれのメモリセルが導電性になるか否かの判定の間に活性化されるブリード回路を有する、
    メモリデバイス。
  18. 前記それぞれのメモリセルを読み出す前記動作の間に、前記それぞれのメモリセルが導電性になるか否かを判定するように構成された電流センサを更に備えた、請求項１７に記載のメモリデバイス。
  19. 前記それぞれのメモリセルは、選択デバイスを有する、請求項１８に記載のメモリデバイス。
  20. 前記それぞれのメモリセルは、相変化メモリデバイスを有さない、請求項１８に記載のメモリデバイス。
JP2022523553A 2019-10-22 2020-10-14 メモリセルにおける読み出しディスターブの低減のための電圧プロファイル Ceased JP2022553949A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US16/660,590 US10930345B1 (en) 2019-10-22 2019-10-22 Voltage profile for reduction of read disturb in memory cells
US16/660,590 2019-10-22
PCT/US2020/055563 WO2021080829A1 (en) 2019-10-22 2020-10-14 Voltage profile for reduction of read disturb in memory cells

Publications (1)

Publication Number Publication Date
JP2022553949A true JP2022553949A (ja) 2022-12-27

Family

ID=74659426

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2022523553A Ceased JP2022553949A (ja) 2019-10-22 2020-10-14 メモリセルにおける読み出しディスターブの低減のための電圧プロファイル

Country Status (6)

Country Link
US (2) US10930345B1 (ja)
EP (1) EP4049276A1 (ja)
JP (1) JP2022553949A (ja)
KR (1) KR20220064404A (ja)
CN (1) CN114514579A (ja)
WO (1) WO2021080829A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10930345B1 (en) * 2019-10-22 2021-02-23 Micron Technology, Inc. Voltage profile for reduction of read disturb in memory cells

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1116384A (ja) * 1997-06-26 1999-01-22 Fujitsu Ltd 半導体集積回路
US5883827A (en) * 1996-08-26 1999-03-16 Micron Technology, Inc. Method and apparatus for reading/writing data in a memory system including programmable resistors
WO2008105155A1 (ja) * 2007-02-23 2008-09-04 Panasonic Corporation 不揮発性メモリ装置、および不揮発性メモリ装置におけるデータ書込方法
JP2010157568A (ja) * 2008-12-26 2010-07-15 Funai Electric Advanced Applied Technology Research Institute Inc メモリセルアレイ
JP2011054233A (ja) * 2009-09-01 2011-03-17 Toshiba Corp 半導体記憶装置
WO2012032775A1 (ja) * 2010-09-07 2012-03-15 パナソニック株式会社 抵抗変化型不揮発性記憶装置の検査方法および抵抗変化型不揮発性記憶装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1759450B (zh) * 2003-03-18 2012-02-29 株式会社东芝 可编程阻抗存储器器件
KR100674992B1 (ko) * 2005-09-08 2007-01-29 삼성전자주식회사 구동전압 레벨을 변경할 수 있는 상 변화 메모리 장치
US7426134B2 (en) * 2006-02-24 2008-09-16 Infineon Technologies North America Sense circuit for resistive memory
WO2009036278A1 (en) * 2007-09-14 2009-03-19 Marvell World Trade Ltd. Auto-zero current sensing amplifier
US8305814B2 (en) * 2008-11-17 2012-11-06 Texas Instruments Incorporated Sense amplifier with precharge delay circuit connected to output
US9666273B2 (en) * 2015-06-18 2017-05-30 International Business Machines Corporation Determining a cell state of a resistive memory cell
US9799408B2 (en) * 2016-02-23 2017-10-24 Texas Instruments Incorporated Memory circuit with leakage compensation
US10515684B2 (en) * 2017-11-27 2019-12-24 Arm Limited Read assist circuitry for memory applications
US10672459B2 (en) * 2018-02-07 2020-06-02 Arm Limited Transition coupling circuitry for memory applications
KR102550416B1 (ko) * 2018-09-17 2023-07-05 삼성전자주식회사 메모리 장치
US10726891B1 (en) * 2019-02-13 2020-07-28 Western Digital Technologies, Inc. Reducing post-read disturb in a nonvolatile memory device
US10930345B1 (en) * 2019-10-22 2021-02-23 Micron Technology, Inc. Voltage profile for reduction of read disturb in memory cells

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5883827A (en) * 1996-08-26 1999-03-16 Micron Technology, Inc. Method and apparatus for reading/writing data in a memory system including programmable resistors
JPH1116384A (ja) * 1997-06-26 1999-01-22 Fujitsu Ltd 半導体集積回路
WO2008105155A1 (ja) * 2007-02-23 2008-09-04 Panasonic Corporation 不揮発性メモリ装置、および不揮発性メモリ装置におけるデータ書込方法
JP2010157568A (ja) * 2008-12-26 2010-07-15 Funai Electric Advanced Applied Technology Research Institute Inc メモリセルアレイ
JP2011054233A (ja) * 2009-09-01 2011-03-17 Toshiba Corp 半導体記憶装置
WO2012032775A1 (ja) * 2010-09-07 2012-03-15 パナソニック株式会社 抵抗変化型不揮発性記憶装置の検査方法および抵抗変化型不揮発性記憶装置

Also Published As

Publication number Publication date
US20210151103A1 (en) 2021-05-20
KR20220064404A (ko) 2022-05-18
US10930345B1 (en) 2021-02-23
US11380394B2 (en) 2022-07-05
EP4049276A1 (en) 2022-08-31
CN114514579A (zh) 2022-05-17
WO2021080829A1 (en) 2021-04-29

Similar Documents

Publication Publication Date Title
EP3547318B1 (en) Tailoring current magnitude and duration during a programming pulse for a memory device
US11527286B2 (en) Voltage drivers with reduced power consumption during polarity transition
JP2023508514A (ja) メモリセルの三状態プログラミング
US11605425B2 (en) Mux decoder with polarity transition capability
TW201523614A (zh) 序列記憶體裝置通知外部主機內部自計時操作已完成
JP2022553949A (ja) メモリセルにおける読み出しディスターブの低減のための電圧プロファイル
US11587614B2 (en) Read spike mitigation in integrated circuit memory
US11133056B2 (en) Two-stage signaling for voltage driver coordination in integrated circuit memory devices
US11183237B2 (en) Timing control of voltage supply during polarity transition
US12002510B2 (en) Program current controller and sense circuit for cross-point memory devices
TW202341142A (zh) 記憶體裝置、其寫入電路及記憶體寫入方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220617

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230704

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20230704

A045 Written measure of dismissal of application [lapsed due to lack of payment]

Free format text: JAPANESE INTERMEDIATE CODE: A045

Effective date: 20231128