JP2013089681A - 半導体装置 - Google Patents

Abstract

【課題】直流電源配線に電流が流れたか否かを検出可能な回路を備えた半導体装置を提供する。
【解決手段】半導体装置において、駆動回路ＢＬＤＵ，ＢＬＤＤ，ＢＬＢＤＵ，ＢＬＢＤＤは、電流磁界またはスピン注入によってトンネル磁気抵抗素子ＴＭＲ，ＴＭＲＢを第１の磁化状態に初期設定するために、制御信号線ＢＬ，ＢＬＢに直流電流を流す。電源配線ＤＬは、トンネル磁気抵抗素子ＴＭＲ，ＴＭＲＢに近接して設けられる。ここで、トンネル磁気抵抗素子ＴＭＲ，ＴＭＲＢは、電源配線ＤＬに直流電流が流れるときに生じる電流磁界によって第２の磁化状態に変化する。センスアンプ１０は、トンネル磁気抵抗素子ＴＭＲ，ＴＭＲＢが第１の磁化状態から第２の磁化状態に変化したか否かを判定するために、制御信号線ＢＬ，ＢＬＢを介してトンネル磁気抵抗素子ＴＭＲ，ＴＭＲＢに流れる電流を検出する。
【選択図】図２

Description

この発明は、電源配線に電流が流れたか否かを検出する回路を備えた半導体装置に関する。

以下、この発明に関係するパワーゲーティングとＭＲＡＭ（Magnetic Random Access Memory）について説明する。

パワーゲーティングとは、半導体装置内部の論理回路をいくつかの論理回路ブロックに分割し、待機状態にある論理回路ブロックの電源を遮断する操作のことである。パワーゲーティングによって、リーク電流を減らし、低消費電力化を図ることができる（たとえば、特開２００３−２８９２４５号公報（特許文献１）参照）。

ＭＲＡＭは不揮発性半導体記憶装置の１つであり、磁気抵抗効果を利用してデータを記憶する点に特徴がある。ＭＲＡＭの１つに、トンネル磁気抵抗（ＴＭＲ：Tunneling Magneto-Resistive）素子を用いたものがある（たとえば、非特許文献１参照）。

ＴＭＲ素子は、強磁性体薄膜からなる固定磁化膜および自由磁化膜によって薄い絶縁層を挟んだトンネル接合構造を有する磁気抵抗素子である。ＴＭＲ素子は、２つの層の磁化方向が平行の場合に低抵抗状態になり反平行の場合に高抵抗状態になるので、自由磁化膜の磁化方向によって「１」「０」の情報を記憶することができる。自由磁化膜の磁化方向を変化させる方法として、電流磁界による方法（たとえば、非特許文献１参照）とスピン注入による方法（たとえば、非特許文献２参照）とが知られている。

特開２００３−２８９２４５号公報

T. Tsuji，他７名，"A 1.2V 1Mbit Embedded MRAM Core with Folded Bit-Line Array Architecture"，2004 Symposium on VLSI Circuits Digest of Technical Papers，IEEE，17-19 June 2004，p.450-453 M. Hosomi，他１１名，"A Novel Nonvolatile Memory with Spin Torque Transfer Magnetization Switching: Spin-RAM"，International Electron Devices Meeting Technical Digest，IEEE，5 December 2005，p.459-462

通常、パワーゲーティングは、使用頻度の低い論理回路ブロックに対して実行される。しかしながら、いつ、どの論理回路ブロックの使用頻度が低いのかを推測するのが難しい場合がある。このようなときに、使用頻度の推測が実際と異なり、使用頻度が高いブロックで電源遮断が頻繁に行われると電源遮断とその復帰のための時間が費やされＣＰＵの演算速度などの能力が低下するばかりか、かえって電力を消費してしまう。このため、論理回路ブロックの使用頻度を観測できるようにすることが望ましい。ここで、各論理回路ブロックの使用されたか否かは、各論理回路ブロックに電源電圧を供給する電源配線を流れる電流をモニタすることによって検出できる。

この発明は、上記の点を考慮してなされたものであって、その目的は、直流電源配線に電流が流れたか否かを検出可能な回路を備えた半導体装置を提供することである。

この発明の実施の一形態による半導体装置は、トンネル磁気抵抗素子と、信号線と、駆動回路と、電源配線と、センスアンプとを備える。トンネル磁気抵抗素子は、第１および第２の磁化状態を有する。信号線は、トンネル磁気抵抗素子の一端に接続されている。駆動回路は、電流磁界またはスピン注入によってトンネル磁気抵抗素子を第１の磁化状態に初期設定するために、信号線に直流電流を流す。電源配線は、トンネル磁気抵抗素子に近接して設けられる。ここで、トンネル磁気抵抗素子は、電源配線に直流電流が流れるときに生じる電流磁界によって第２の磁化状態に変化する。センスアンプは、トンネル磁気抵抗素子が第１の磁化状態から第２の磁化状態に変化したか否かを判定するために、信号線を介してトンネル磁気抵抗素子に流れる電流を検出する。

上記の実施の形態によれば、トンネル磁気抵抗素子の磁化状態の変化をモニタすることによって、電源配線に直流電流が流れたか否かを検出することができる。

なお、以下で具体的に説明するように、この発明は、メモリ装置としてＭＲＡＭを備えた半導体装置において、半導体装置に内蔵された論理回路ブロックに対してパワーゲーティング制御を行なうか否かを判定するために利用するのに適した構成となっているが、この発明が適用される分野は、このようなパワーゲーティング制御に限定されるものでない。電源配線に電流が流れたか否か、さらにはその発生頻度を検出するための手段として広く用いることができる。

この発明の実施の形態１による半導体装置１の構成を示すブロック図である。 図１の機能モジュール４の内部構成をより詳しく示した図である。 図２の論理回路ブロックＬＣＢ１とその周辺部を取り出して示した図である。 図３の電流検出部ＣＤ１の具体的構成を示す平面図である。 図４のＶ−Ｖ線に沿った断面図である。 電源配線ＤＬを流れる電流を検出する手順を示したフローチャートである。 図２の機能モジュール４の変形例として、機能モジュール４Ａの構成を示す図である。 図２の機能モジュール４の他の変形例として、機能モジュール４Ｂの構成を示す図である。 図８の電流検出部ＣＤ５，ＣＤＢ５とこれらの周辺部を取り出して示した図である。

以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。

＜実施の形態１＞
［半導体装置１の概略構成］
図１は、この発明の実施の形態１による半導体装置１の構成を示すブロック図である。図１には半導体装置１の一例として基板ＳＵＢ上に形成された１チップマイコンが示されている。半導体装置１は、中央処理装置（ＣＰＵ：Central Processing Unit）２と、ＭＲＡＭ装置３と、機能モジュール４と、電源回路５と、電源制御回路６と、バス８（コントロールバス、アドレスバス、およびデータバス）とを含む。ＣＰＵ２、ＭＲＡＭ装置３、機能モジュール４、および電源制御回路６は、バス８を介して相互に接続される。

ＣＰＵ２は、パワーゲーティングを含めた半導体装置１全体の制御を司る。ＭＲＡＭ装置３は、ＲＡＭ（Random Access Memory）およびＲＯＭ（Read Only Memory）として用いられる。電源回路５は、半導体装置１の各部分に供給する電源電圧ＶＤＤを生成する。なお、図１では、機能モジュール４へ電源電圧ＶＤＤを供給する電源配線７が代表的に示されている。

機能モジュール４は、たとえば、入出力インターフェース回路やタイマ回路などである。機能モジュール４は、複数の論理回路ブロックに分割され、各論理回路ブロックは、インバータ、ＮＡＮＤ、ＮＯＲ、およびラッチ回路などのスタンダードセルの組合せによって構成されている。

図１には、論理回路ブロックＬＣＢ１が代表として示されている。論理回路ブロックＬＣＢ１は、対応の電源配線ＤＬ１および接地ノードＧＮＤと接続され、電源配線ＤＬ１を介して電源電圧の供給を受ける。なお、図１では図解を容易にするために、論理回路ブロックＬＣＢ１は、電源配線ＤＬ１および接地ノードＧＮＤとそれぞれ１箇所で接続されているが、実際には多数の箇所で接続されている。

電源配線ＤＬ１の両端は、ＰＭＯＳ（Positive-channel Metal Oxide Semiconductor）トランジスタによって構成された電源スイッチＭＰ１，ＭＰＢ１を介在して、電源回路５から引き出された電源配線７に接続される。電源スイッチＭＰ１，ＭＰＢ１のオン・オフによって電源配線ＤＬ１に対するパワーゲーティングが実行される。

電源制御回路６は、ＣＰＵ２の指令に基づいて、電源スイッチＭＰ１，ＭＰＢ１のオン・オフを制御する制御信号ＰＣＮＴ１を出力する。さらに、電源制御回路６は、後述するように、論理回路ブロックの使用頻度を検出する機能を有する。

［機能モジュール４の構成］
図２は、図１の機能モジュール４の内部構成をより詳しく示した図である。

（１．論理回路ブロック、電源配線、制御信号線および電源スイッチ）
図２を参照して、機能モジュール４は、論理回路ブロックＬＣＢ１〜ＬＣＢ４と、電源配線ＤＬ１〜ＤＬ４と、制御信号線ＣＬ１〜ＣＬ４と、電源スイッチＭＰ１〜ＭＰ４，ＭＰＢ１〜ＭＰＢ４とを含む。以下、これらの要素について総称する場合または不特定のものを示す場合には、論理回路ブロックＬＣＢ、電源配線ＤＬ、制御信号線ＣＬ、電源スイッチＭＰ，ＭＰＢと記載する。

論理回路ブロックＬＣＢ１〜ＬＣＢ４は、図２の場合、２行２列に配設されている。各論理回路ブロックＬＣＢは、図１のＣＰＵ２からの指令に基づいて動作状態のときと、待機状態のときとを有する。論理回路ブロックＬＣＢの個数は４個には限られない。

電源配線ＤＬ１〜ＤＬ４は、論理回路ブロックＬＣＢ１〜ＬＣＢ４にそれぞれ対応して設けられ、図２のＸ方向に延在するように配置される。なお、電源配線ＤＬは、一般のＭＲＡＭ装置では、メモリセル行の方向に設けられるディジット線に対応する。

各論理回路ブロックＬＣＢは、対応の電源配線ＤＬと接続され、対応の電源配線ＤＬを介して電源電圧ＶＤＤの供給を受ける。各論理回路ブロックＬＣＢが動作状態のときには対応の電源配線ＤＬに電流が流れるが、各論理回路ブロックＬＣＢが待機状態のときには対応の電源配線ＤＬに電流はほとんど流れない。なお、図２では図解を容易にするために、各電源配線ＤＬは対応の論理回路ブロックＬＣＢと１箇所のみで接続されているが、実際には多数箇所で接続される。

各電源配線ＤＬに対応してＰＭＯＳトランジスタで構成された１対の電源スイッチＭＰ，ＭＰＢが設けられる。電源スイッチＭＰを構成するＰＭＯＳトランジスタのドレイン端子は対応の電源配線ＤＬの一端に接続され、ソース端子は電源電圧（ＶＤＤまたはＶＣＣ）の供給を受ける。同様に電源スイッチＭＰＢを構成するＰＭＯＳトランジスタのドレイン端子は対応の電源配線ＤＬの他端に接続され、ソース端子は電源電圧（ＶＤＤまたはＶＣＣ）の供給を受ける。ここで、電源配線ＤＬ１〜ＤＬ３の各々は、対応の電源スイッチＭＰ，ＭＰＢを介して図１の電源配線７に接続されることによって、電源電圧ＶＤＤの供給を受ける。電源配線ＤＬ４は、対応の電源スイッチＭＰ４，ＭＰＢ４を介して半導体装置１の外部から電源電圧ＶＣＣの供給を受ける。

制御信号線ＣＬ１〜ＣＬ４は、電源配線ＤＬ１〜ＤＬ４にそれぞれ対応して設けられる。各制御信号線ＣＬは、対応の電源配線ＤＬに沿って図２のＸ方向に延在するように配置される。各制御信号線ＣＬは、対応の電源配線ＤＬに接続された電源スイッチＭＰ，ＭＰＢとしてのＰＭＯＳトランジスタのゲートに接続される。制御信号線ＣＬ１〜ＣＬ４には、図１の電源制御回路６から制御信号ＰＣＮＴ１〜ＰＣＮＴ４（総称する場合または不特定のものを示す場合、制御信号ＰＣＮＴと記載する）がそれぞれ与えられる。制御信号ＰＣＮＴによって対応の電源スイッチＭＰ，ＭＰＢのオン・オフが制御される。

（２．電源配線ＤＬに流れる電流を検出するための構成）
図２の機能モジュール４は、さらに、トンネル磁気抵抗素子ＴＭＲ１〜ＴＭＲ４，ＴＭＲＢ１〜ＴＭＲＢ４と、アクセストランジスタＭＮ１〜ＭＮ４，ＭＮＢ１〜ＭＮＢ４と、制御信号線ＢＬ０，ＢＬＢ０，ＢＬ１，ＢＬＢ１と、制御信号線ＷＬ０，ＷＬ１と、駆動回路ＢＬＤＵ０，ＢＬＤＤ０、ＢＬＢＤＵ０，ＢＬＢＤＤ０，ＢＬＤＵ１，ＢＬＤＤ１、ＢＬＢＤＵ１，ＢＬＢＤＤ１と、駆動回路ＷＬＤ０，ＷＬＤ１とを含む。以下、これらの要素について総称する場合または不特定のものを示す場合には、トンネル磁気抵抗素子ＴＭＲ，ＴＭＲＢ、アクセストランジスタＭＮ，ＭＮＢ、制御信号線ＢＬ，ＢＬＢ、制御信号線ＷＬ、駆動回路ＢＬＤＵ，ＢＬＤＤ，ＢＬＢＤＵ，ＢＬＢＤＤ、駆動回路ＷＬＤと記載する。

各電源配線ＤＬに対応して一対のトンネル磁気抵抗素子ＢＬ，ＢＬＢが設けられる。トンネル磁気抵抗素子ＴＭＲ，ＴＭＲＢは、対応する電源配線ＤＬの両端寄りの位置で、対応の電源配線ＤＬに接続された電源スイッチＭＰ，ＭＰＢよりも内側に設けられる。具体的には、電源配線ＤＬ１の両端寄りにトンネル磁気抵抗素子ＴＭＲ１，ＴＭＲＢ１が設けられ、電源配線ＤＬ２の両端寄りにトンネル磁気抵抗素子ＴＭＲ２，ＴＭＲＢ２が設けられ、電源配線ＤＬ３の両端寄りにトンネル磁気抵抗素子ＴＭＲ３，ＴＭＲＢ３が設けられ、電源配線ＤＬ４の両端寄りにトンネル磁気抵抗素子ＴＭＲ４，ＴＭＲＢ４が設けられる。論理回路ブロックＬＣＢが動作状態のときには、対応の電源配線ＤＬを介して電流が流れることによって、対応のトンネル磁気抵抗素子ＴＭＲ、ＴＭＲＢの記憶データは、初期設定時の「１」，［０」から「０」，「１」にそれぞれ書き換えられる。

なお、トンネル磁気抵抗素子ＴＭＲ，ＴＭＲＢの記憶データを反転させるのに十分な駆動電流が対応の電源配線ＤＬに流れるように、論理回路ブロックＬＣＢの回路規模が決定される。

アクセストランジスタＭＮ１〜ＭＮ４，ＭＮＢ１〜ＭＮＢ４は、ＮＭＯＳ（Negative-channel Metal Oxide Semiconductor）トランジスタによって構成され、トンネル磁気抵抗素子ＴＭＲ１〜ＴＭＲ４，ＴＭＲＢ１〜ＴＭＲＢ４の一端にそれぞれ接続される。すなわち、アクセストランジスタＭＮ，ＭＮＢのドレインが、トンネル磁気抵抗素子ＴＭＲ，ＴＭＲＢの一端にそれぞれ接続され、ソースが接地ノードＧＮＤに接続される。

トンネル磁気抵抗素子ＴＭＲ１とアクセストランジスタＭＮ１とによって電流検出部ＣＤ１が構成され、トンネル磁気抵抗素子ＴＭＲＢ１とアクセストランジスタＭＮＢ１とによって、電流検出部ＣＤ１と対をなす電流検出部ＣＤＢ１が構成される。電流検出部ＣＤ１，ＣＤＢ１の各々は、一般のＭＲＡＭ装置ではメモリセルに相当する。他のトンネル磁気抵抗素子ＴＭＲ，ＴＭＲＢおよびアクセストランジスタＭＮ，ＭＮＢについても同様にメモリセルに相当する電流検出部が構成される。

制御信号線ＢＬ０，ＢＬＢ０，ＢＬ１，ＢＬＢ１の各々は、図２のＹ方向に概ね延在して設けられる（ただし、図３〜図５で後述するように、トンネル磁気抵抗素子ＴＭＲ，ＴＭＲＢの近傍ではＸ方向に沿うように屈曲する）。制御信号線ＢＬ（またはＴＭＲＢ）は、Ｙ方向に沿って配設されたトンネル磁気抵抗素子ＴＭＲ（またはＴＭＲＢ）の一端に接続される。具体的に、制御信号線ＢＬ０は、Ｙ方向に沿って配設されたトンネル磁気抵抗素子ＴＭＲ１，ＴＭＲ３の各一端（アクセストランジスタＭＮ１，ＭＮ３の反対側）に接続される。制御信号線ＢＬＢ０は、Ｙ方向に沿って配設されたトンネル磁気抵抗素子ＴＭＲＢ１，ＴＭＲＢ３の各一端（アクセストランジスタＭＮＢ１，ＭＮＢ３の反対側）に接続される。制御信号線ＢＬ１は、Ｙ方向に沿って配設されたトンネル磁気抵抗素子ＴＭＲ２，ＴＭＲ４の各一端（アクセストランジスタＭＮ２，ＭＮ４の反対側）に接続される。制御信号線ＢＬＢ１は、Ｙ方向に沿って配設されたトンネル磁気抵抗素子ＴＭＲＢ２，ＴＭＲＢ４の各一端（アクセストランジスタＭＮＢ２，ＭＮＢ４の反対側）に接続される。制御信号線ＢＬ，ＢＬＢは、一般のＭＲＡＭ装置ではビット線に対応するものである。後述するように、ビット線に相当する制御信号線ＢＬまたはＢＬＢに電流を流すことによって、近接して設けられたトンネル磁気抵抗素子ＴＭＲまたはＴＭＲＢの記憶データは、「１」および「０」にそれぞれ初期設定される。

制御信号線ＷＬ０，ＷＬ１は、図２のＸ方向に延在して設けられ、Ｘ方向に沿って配設されたアクセストランジスタのゲートに接続される。具体的には、制御信号線ＷＬ０は、Ｘ方向に沿って配設されたアクセストランジスタＭＮ１，ＭＮＢ１，ＭＮ２，ＭＮＢ２のゲートに接続される。制御信号線ＷＬ１は、Ｘ方向に沿って配設されたアクセストランジスタＭＮ３、ＭＮＢ３，ＭＮ４，ＭＮＢ４のゲートに接続される。制御信号線ＷＬ０，ＷＬ１は、一般のＭＲＡＭ装置ではワード線に対応するものである。

駆動回路ＢＬＤＵ，ＢＬＤＤは、図１の電源制御回路６からの指令に従って、一方が電流ソース（Current Source）として機能し、他方が電流シンク（Current Sink）として機能する。具体的に、駆動回路ＢＬＤＵ０，ＢＬＤＤ０は制御信号線ＢＬ０の両端近傍に接続され、一方が電流ソースとして用いられ、他方が電流シンクとして用いられる。同様に、駆動回路ＢＬＢＤＵ０，ＢＬＢＤＤ０は制御信号線ＢＬＢ０の両端近傍に接続され、一方が電流ソースとして用いられ、他方が電流シンクとして用いられる。駆動回路ＢＬＤＵ１，ＢＬＤＤ１は制御信号線ＢＬ１の両端近傍に接続され、一方が電流ソースとして用いられ、他方が電流シンクとして用いられる。駆動回路ＢＬＢＤＵ１，ＢＬＢＤＤ１は制御信号線ＢＬＢ１の両端近傍に接続され、一方が電流ソースとして用いられ、他方が電流シンクとして用いられる。以上の構成によって、制御信号線ＢＬ０，ＢＬＢ０，ＢＬ１，ＢＬＢ１の各々について、図１の電源制御回路６からの指令に従って、制御信号線の一方端から他方端に向かう電流を流すことができる。

駆動回路ＷＬＤ０，ＷＬＤ１は、制御信号線ＷＬ０，ＷＬ１にそれぞれ対応して設けられ、図１の電源制御回路６からの指令に従って、対応の制御信号線をＨレベルに活性化する。制御信号線ＷＬ０がＨレベルに活性化されることよって、制御信号線ＷＬ０に接続されたアクセストランジスタＭＮ１，ＭＮＢ１，ＭＮ２，ＭＮＢ２は導通状態になる。同様に、制御信号線ＷＬ１がＨレベルに活性化されることよって、制御信号線ＷＬ１に接続されたアクセストランジスタＭＮ３，ＭＮＢ３，ＭＮ４，ＭＮＢ４は導通状態になる。

（３．トンネル磁気抵抗素子のデータ読出のための構成）
図２の機能モジュール４は、さらに、読出データ線ＲＤ，ＲＤＢと、ＮＭＯＳトランジスタによって構成される選択トランジスタＴＳ０，ＴＳＢ０，ＴＳ１，ＴＳＢ１と、読出データ線ＲＤ，ＲＤＢと接続されたセンスアンプ（ＳＡ：Sense Amplifier）１０とを含む。

読出データ線ＲＤは、選択トランジスタＴＳ０を介して制御信号線ＢＬ０と接続され、選択トランジスタＴＳ１を介して制御信号線ＢＬ１と接続される。読出データ線ＲＤＢは、選択トランジスタＴＳＢ０を介して制御信号線ＢＬＢ０と接続され、選択トランジスタＴＳＢ１を介して制御信号線ＢＬＢ１と接続される。選択トランジスタＴＳ０，ＴＳＢ０のゲートには、図１の電源制御回路６から出力された列選択信号ＣＳＬ０が供給され、選択トランジスタＴＳ１，ＴＳＢ１のゲートには、電源制御回路６から出力された列選択信号ＣＳＬ１が供給される。

センスアンプ１０は、図１の電源制御回路６によって選択された一対のトンネル磁気抵抗素子ＴＭＲ，ＴＭＲＢに流れる電流の差を検知増幅する。たとえば、トンネル磁気抵抗素子ＴＭＲ１，ＴＭＲＢ１の書込データを検出する場合には、図１の電源制御回路６は、駆動回路ＷＬＤ０によって制御信号線ＷＬ０をＨレベル（活性状態）にするとともに、列選択信号ＣＳＬ０をＨレベル（活性状態）にすることによって選択トランジスタＴＳ０，ＴＳ１をオン状態にする。図１の電源制御回路６は、この状態でセンスアンプ１０を活性化する。これによって、センスアンプ１０は一対のトンネル磁気抵抗素子ＴＭＲ１，ＴＭＲＢ１に流れる電流の差を検出することができる。

［トンネル磁気抵抗素子の詳細な構成］
図３は、図２の論理回路ブロックＬＣＢ１とその周辺部を取り出して示した図である。なお、他の論理回路ブロックＬＣＢとその周辺部も図３と同様の構成を有しており、以下ではこれらの代表として論理回路ブロックＬＣＢ１の周辺部の構成について説明する。

図３を参照して、制御信号線ＢＬ０は対応するトンネル磁気抵抗素子ＴＭＲ１，ＴＭＲＢ１の各々の近傍では電源配線ＤＬ１と平行になるように屈曲して配設されている。このため、トンネル磁気抵抗素子ＴＭＲ１の近傍では、制御信号線ＢＬ０に流れる電流ＩＢＬ０の方向と、電源スイッチＭＰ１から電源配線ＤＬ１を通って論理回路ブロックＬＣＢ１に流れる電流ＩＤＬ１の方向とは同じである。同様に、トンネル磁気抵抗素子ＴＭＲＢ１の近傍では、制御信号線ＢＬＢ０に流れる電流ＩＢＬＢ０の方向と、電源スイッチＭＰＢ１から電源配線ＤＬ１を通って論理回路ブロックＬＣＢ１に流れる電流ＩＤＬＢ１の方向とは同じである。

図４は、図３の電流検出部ＣＤ１の具体的構成を示す平面図である。
図５は、図４のＶ−Ｖ線に沿った断面図である。電流検出部ＣＤＢ１の構成は電流検出部ＣＤ１の構成と同じであるので、以下では、電流検出部ＣＤ１を代表として説明する。

図４、図５を参照して、トンネル磁気抵抗素子ＴＭＲ１は、電極ＥＬと制御信号線ＢＬ０との間に積層された固定磁化膜ＦＬ、トンネル絶縁膜ＴＢおよび自由磁化膜ＶＬを含む。固定磁化膜ＦＬおよび自由磁化膜ＶＬの各々は、強磁性体膜で形成されている。固定磁化膜ＦＬの磁化方向は一方の方向（図５の場合、−Ｙ方向）に固定されている。自由磁化膜ＶＬの磁化方向は、固定磁化膜ＦＬの磁化方向と同一方向（−Ｙ方向）および逆方向（＋Ｙ方向）の２通りの方向をとり得る。±Ｙ方向を磁化容易方向と称する。固定磁化膜ＦＬおよび自由磁化膜ＶＬの磁化方向が逆の場合（第１の磁化状態とも称する）は、両者の磁化方向が同じである場合（第２の磁化状態とも称する）に比べて、トンネル磁気抵抗素子ＴＭＲの電気抵抗値が高い値になる。トンネル磁気抵抗素子ＴＭＲの２段階の抵抗値は、たとえばデータ「１」および「０」にそれぞれ対応付けられる。この明細書では、電気抵抗値が高い場合のデータを「１」と定義し、電気抵抗値が低い場合のデータを「０」と定義する（逆に定義してもよい）。

基板ＳＵＢ上には、アクセストランジスタＭＮ１を構成する不純物領域であるソース領域２２とドレイン領域２３とが形成される。ソース領域２２とドレイン領域２３との間のチャネル領域上にゲート酸化膜を介在してゲート電極２１が形成される。ドレイン領域２３は、コンタクトホールに形成された金属層２４（２４Ａ〜２４Ｄ）を介して電極ＥＬと接続される。

電源配線ＤＬ１は、トンネル磁気抵抗素子ＴＭＲ１の直下の位置で、電極ＥＬと間隔あけて配置される。＋Ｘ方向の電流（図３の電流ＩＤＬ１）が電源配線ＤＬ１に流れることによって、自由磁化膜ＶＬの磁化方向は−Ｙ方向（図４の磁化方向ＭＧ０）になる。この結果、トンネル磁気抵抗素子ＴＭＲ１の記憶データは「０」になる。一方、トンネル磁気抵抗素子ＴＭＲ１近傍の制御信号線ＢＬ０に＋Ｘ方向の電流（図３の電流ＩＢＬ０）が流れることによって、自由磁化膜ＶＬの磁化方向は＋Ｙ方向（図４の磁化方向ＭＧ１）になる。この結果、トンネル磁気抵抗素子ＴＭＲ１の記憶データは「１」になる。

［電流検出方法］
以下、上記で説明したトンネル磁気抵抗素子ＴＭＲ，ＴＭＲＢを用いて、電源配線ＤＬに電流が流れたか否かを検出する方法について説明する。

図６は、電源配線ＤＬを流れる電流を検出する手順を示したフローチャートである。図２、図３、図６を参照して、初期状態ではパワーゲーティングは実行されておらず、電源スイッチＭＰ，ＭＰＢはオン状態であるとする。

まず、ステップＳ１で、図１の電源制御回路６はトンネル磁気抵抗素子ＴＭＲ，ＴＭＲＢの記憶データを初期設定する。具体的には、制御信号線ＢＬ０に接続された駆動回路ＢＬＤＵ０から駆動回路ＢＬＤＤ０の方向（トンネル磁気抵抗素子ＴＭＲ１，ＴＭＲ３の近傍で＋Ｘ方向）に駆動電流を流し、制御信号線ＢＬＢ０に接続された駆動回路ＢＬＢＤＤ０から駆動回路ＢＬＢＤＵ０の方向（トンネル磁気抵抗素子ＴＭＲＢ１，ＴＭＲＢ３の近傍で−Ｘ方向）に駆動電流を流す。同様に、制御信号線ＢＬ１に接続された駆動回路ＢＬＤＵ１から駆動回路ＢＬＤＤ１の方向（トンネル磁気抵抗素子ＴＭＲ２，ＴＭＲ４の近傍で＋Ｘ方向）に駆動電流を流し、制御信号線ＢＬＢ１に接続された駆動回路ＢＬＢＤＤ１から駆動回路ＢＬＢＤＵ１の方向（トンネル磁気抵抗素子ＴＭＲＢ２，ＴＭＲＢ４の近傍で−Ｘ方向）に駆動電流を流す。この結果、駆動電流によって生じた電流磁界によって、各一対のトンネル磁気抵抗素子ＴＭＲ，ＴＭＲＢのうちトンネル磁気抵抗素子ＴＭＲがデータ「１」に設定され、トンネル磁気抵抗素子ＴＭＲＢがデータ「０」に設定される。

次のステップＳ２で、図１の電源制御回路６は、所定の判定時間が経過したか否かを判断する。所定の判定期間が経過するまでの間、各論理回路ブロックＬＣＢは、図１のＣＰＵ２の指令に従って動作中であるか、待機状態であるかのいずれかである。所定の判定時間が経過すると（ステップＳ２でＹＥＳ）、電源制御回路６は、センスアンプ１０によって各トンネル磁気抵抗素子対ＴＭＲ，ＴＭＲＢの記憶データを順次読み出す。このとき、所定の判定期間の間に各論理回路ブロックＬＣＢが１回でも動作状態になった場合には、対応するトンネル磁気抵抗素子ＴＭＲの近傍の電源配線ＤＬには＋Ｘ方向の電流が流れ、対応するトンネル磁気抵抗素子ＴＭＲＢの近傍の電源配線ＤＬＢには−Ｘ方向の電流が流れる。この結果、トンネル磁気抵抗素子ＴＭＲ，ＴＭＲＢのデータが初期状態の「１」，［０］から「０」，「１」に変化する。

次のステップＳ４で、図１の電源制御回路６は、上記のステップＳ１〜Ｓ３を所定回数繰返したか否かを判定する。所定回数に達するまでの間の上記のステップＳ１〜Ｓ３が繰返して実行される。所定回数に達した場合には、次のステップＳ５で、電源制御回路６は、所定回数の判定期間のうちで各トンネル磁気抵抗素子ＴＭＲ，ＴＭＲＢのデータが初期状態から変化した回数（すなわち、各論理回路ブロックの使用頻度）を計算する。

次のステップＳ６で、図１のＣＰＵ２は、各論理回路ブロックについて、ステップＳ５で計算した所定回数（すなわち論理回路ブロックの使用頻度）が基準値以下であるか否かを判定する。ＣＰＵ２６は、使用頻度が基準値以下となる論理回路ブロックがあった場合には、その回路ブロックＬＣＢに対してパワーゲーティングを実行するように、電源制御回路６に指令する。

［効果］
このように実施の形態１の半導体装置によれば、実際に各論理回路ブロックＬＣＢを動作させた状態で各論理回路ブロックＬＣＢの使用頻度に基づいてパワーゲーティングを行なうか否かを判定するために、論理回路ブロックの不要な電源遮断を減らし、効率的なパワーゲーティングを行なうことができる。

図２の論理回路ブロックの場合には、論理回路ブロックＬＣＢ１〜ＬＣＢ３は電源電圧ＶＤＤで動作するが、論理回路ブロックＬＣＢ４は電源電圧ＶＤＤと異なる電源電圧ＶＣＣで動作する。この場合、電源電圧ＶＣＣが供給される電源配線ＤＬ４は、トンネル磁気抵抗素子ＴＭＲ４，ＴＭＲＢ４とは電気的に分離されているので、トンネル磁気抵抗素子ＴＭＲ４，ＴＭＲＢ４に初期データを書込むための回路およびトンネル磁気抵抗素子ＴＭＲ４，ＴＭＲＢ４からデータを読み出すための回路は、他のトンネル磁気抵抗素子ＴＭＲ，ＴＭＲＢ用の回路と同じ回路を使うことができる。

＜実施の形態２＞
実施の形態１では、各トンネル磁気抵抗素子ＴＭＲ，ＴＭＲＢにデータを初期設定するとき、制御信号線ＢＬ，ＢＬＢに流れる電流によって生じる電流磁界を利用していた。実施の形態２の半導体装置では、電流磁界に代えて、スピン注入方式によって各トンネル磁気抵抗素子ＴＭＲ，ＴＭＲＢにデータを初期設定する。以下、図７を参照して説明する。

図７は、図２の機能モジュール４の変形例として、機能モジュール４Ａの構成を示す図である。図７の機能モジュール４Ａは、制御信号線ＢＬ０，ＢＬＢ０，ＢＬ１，ＢＬＢ１にそれぞれ沿って設けられたソース線ＳＬ０，ＳＬＢ０，ＳＬ１，ＳＬＢ１をさらに含む点で図２の機能モジュール４と異なる。ソース線ＳＬ０はアクセストランジスタＭＮ１，ＭＮ３の各ソースと接続され、ソース線ＳＬＢ０はアクセストランジスタＭＮＢ１，ＭＮＢ３の各ソースと接続される。同様にソース線ＳＬ１はアクセストランジスタＭＮ２，ＭＮ４の各ソースと接続され、ソース線ＳＬＢ１はアクセストランジスタＭＮＢ２，ＭＮＢ４の各ソースと接続される。

さらに、図７の機能モジュール４Ａは、駆動回路ＢＬＤＵ０，ＢＬＤＤ０、ＢＬＢＤＵ０，ＢＬＢＤＤ０，ＢＬＤＵ１，ＢＬＤＤ１、ＢＬＢＤＵ１，ＢＬＢＤＤ１に代えて、制御信号線ＢＬ０，ＢＬＢ０，ＢＬ１，ＢＬＢ１にそれぞれ接続された駆動回路ＢＬＤ０，ＢＬＢＤ０，ＢＬＤ１，ＢＬＢＤ１とソース線ＳＬ０，ＳＬＢ０，ＳＬ１，ＳＬＢ１にそれぞれ接続された駆動回路ＳＬＤ０，ＳＬＢＤ０，ＳＬＤ１，ＳＬＢＤ１を含む点で図２の機能モジュールと異なる。これらの駆動回路を総称する場合または不特定のものを示す場合、駆動回路ＢＬＤ，ＢＬＢＤ，ＳＬＤ，ＳＬＢＤと記載する。駆動回路ＢＬＤ，ＳＬＤは、一方が電流ソース（Current Source）として機能し、他方が電流シンク（Current Sink）として機能する。駆動回路ＢＬＢＤ，ＳＬＢＤは、一方が電流ソースとして機能し、他方が電流シンクとして機能する。

トンネル磁気抵抗素子ＴＭＲ，ＴＭＲＢのデータをそれぞれ「１」および「０」に初期設定する場合には、スピン注入方式によって行なう。すなわち、トンネル磁気抵抗素子ＴＭＲに初期データ「１」を書込む場合には、固定磁化膜ＦＬから自由磁化膜ＶＬの方向に電流を流す（電子は、自由磁化膜ＶＬから固定磁化膜ＦＬの方向に流れる）。トンネル磁気抵抗素子ＴＭＲの構成が図４、図５と同様であるとすると、この場合、駆動回路ＳＬＤを電流ソースとして動作させ、駆動回路ＢＬＤを電流シンクとして動作させることになる。

同様に、トンネル磁気抵抗素子ＴＭＲＢに初期データ「０」を書込む場合には、自由磁化膜ＶＬから固定磁化膜ＦＬの方向に電流を流す（電子は、固定磁化膜ＦＬから自由磁化膜ＶＬの方向に流れる）。この場合、駆動回路ＢＬＢＤを電流ソースとして動作させ、駆動回路ＳＬＢＤを電流シンクとして動作させることになる。

上記のように電流磁界ではなくスピン注入を用いてトンネル磁気抵抗素子ＴＭＲ，ＴＭＲＢの磁化方向を初期設定する場合には、図３、図４の場合とは異なり、制御信号線ＢＬ，ＢＬＢをトンネル磁気抵抗素子ＴＭＲ，ＴＭＲＢの近傍で屈曲させる必要はない。図７のその他の構成は実施の形態１（図２〜図６）で説明したとおりであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。

＜実施の形態３＞
図８は、図２の機能モジュール４の他の変形例として、機能モジュール４Ｂの構成を示す図である。

図９は、図８の電流検出部ＣＤ５，ＣＤＢ５とこれらの周辺部を取り出して示した図である。図８、図９を参照して、機能モジュール４Ｂは、電源配線ＤＬ５，ＤＬＢ５と、パッドＰＤ０，ＰＤ１と、トンネル磁気抵抗素子ＴＭＲ５，ＴＭＲ５Ｂと、ＮＭＯＳトランジスタで構成されるアクセストランジスタＭＮ５，ＭＮＢ５と、制御信号線ＷＬ２と、駆動回路ＷＬＤ２とをさらに含む点で、図２の機能モジュール４と異なる。

電源配線ＤＬ５，ＤＬＢ５の一端は互いに接続され、他端はパッドＰＤ０，ＰＤ１にそれぞれ接続される。すなわち、電源配線ＤＬ５，ＤＬＢ５を１本の電源配線と見れば、その両端にパッドＰＤ０，ＰＤ１が接続されていることになる。

パッドＰＤ０，ＰＤ１の間には、半導体装置１の外部に設けられたスイッチ４１、直流電源４２、および外部回路４３が直列に接続される。

トンネル磁気抵抗素子ＴＭＲ５，ＴＭＲ５Ｂは、電源配線ＤＬ５，ＤＬＢ５の近傍にそれぞれ設けられる。トンネル磁気抵抗素子ＴＭＲ５の一端は制御信号線ＢＬ０に接続され、他端はアクセストランジスタＭＮ５のドレインに接続される。アクセストランジスタＭＮ５のソースは接地ノードＧＮＤに接続される。トンネル磁気抵抗素子ＴＭＲＢ５の一端は制御信号線ＢＬＢ０に接続され、他端はアクセストランジスタＭＮＢ５のドレインに接続される。アクセストランジスタＭＮＢ５のソースは接地ノードＧＮＤに接続される。

制御信号線ＷＬ２は、アクセストランジスタＭＮ５，ＭＮＢ５のゲートに接続される。駆動回路ＷＬＤ２によって制御信号線ＷＬ２がＨレベルに活性化されると、アクセストランジスタＭＮ５，ＭＮＢ５はオン状態になる。

図８、図９のその他の点は実施の形態１の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。なお、図９に示すように、制御信号線ＢＬ０は、磁気抵抗素子ＴＭＲ５の近傍で電源配線ＤＬ５と同一方向になるように屈曲し、制御信号線ＢＬＢ０は、磁気抵抗素子ＴＭＲＢ５の近傍で電源配線ＤＬＢ５と同一方向になるように屈曲している。

以上の構成によれば、外部回路４３の使用頻度を検出することができる。具体的には次の手順による。

まず、複数の判定期間を設定し、各判定期間の最初に、図１の電源制御回路６は、駆動回路ＢＬＤＵ０を電流ソースとして駆動することによってトンネル磁気抵抗素子ＴＭＲ５にデータ「１」を初期設定するとともに、駆動回路ＢＬＢＤＤ０を電流ソースとして駆動することによってトンネル磁気抵抗素子ＴＭＲＢ５にデータ「０」を初期設定する。

次に、各判定期間の最後に、電源制御回路６は、センスアンプ１０によってトンネル磁気抵抗素子対のＴＭＲ５，ＴＭＲＢ５の記憶データを検出する。

複数の判定期間の全てにおいて上記の動作が実行された後、図１の電源制御回路６は、複数回の判定期間のうちで、トンネル磁気抵抗素子ＴＭＲ５，ＴＭＲＢ５のデータが「０」，「１」に変化した回数の比率（すなわち、外部回路４３の使用頻度）を算出する。

今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１ 半導体装置、３ ＭＲＡＭ装置、４，４Ａ，４Ｂ 機能モジュール、５ 電源回路、６ 電源制御回路、ＤＬ１〜ＤＬ５，ＤＬＢ５ 電源配線、８ バス、１０ センスアンプ、４２ 直流電源、４３ 外部回路、ＢＬ０，ＢＬＢ０，ＢＬ１，ＢＬＢ１ 制御信号線、ＣＬ１〜ＣＬ４ 制御信号線、ＷＬ０〜ＷＬ２ 制御信号線、ＢＬＤＵ，ＢＬＤＤ，ＢＬＢＤＵ，ＢＬＢＤＤ 駆動回路、ＢＬＤ，ＢＬＢＤ 駆動回路、ＳＬＤ，ＳＬＢＤ 駆動回路、ＷＬＤ０〜ＷＬＤ２ 駆動回路、ＣＤ１，ＣＤＢ１ 電流検出部、ＣＳＬ０，ＣＳＬ１ 列選択信号、ＦＬ 固定磁化膜、ＶＬ 自由磁化膜、ＬＣＢ 論理回路ブロック、ＭＮ，ＭＮＢ アクセストランジスタ、ＭＰ，ＭＰＢ 電源スイッチ、ＰＣＮＴ１〜ＰＣＮＴ４ 制御信号、ＰＤ０，ＰＤ１ パッド、ＳＬ，ＳＬＢ ソース線、ＳＵＢ 基板、ＴＭＲ，ＴＭＲＢ トンネル磁気抵抗素子。

Claims (5)

1. 第１および第２の磁化状態を有するトンネル磁気抵抗素子と、
   前記トンネル磁気抵抗素子の一端に接続された信号線と、
   電流磁界またはスピン注入によって前記トンネル磁気抵抗素子を前記第１の磁化状態に初期設定するために、前記信号線に直流電流を流す駆動回路と、
   前記トンネル磁気抵抗素子に近接して設けられた電源配線とを備え、
   前記トンネル磁気抵抗素子は、前記電源配線に直流電流が流れるときに生じる電流磁界によって第２の磁化状態に変化し、
   さらに、前記トンネル磁気抵抗素子が前記第１の磁化状態から前記第２の磁化状態に変化したか否かを判定するために、前記信号線を介して前記トンネル磁気抵抗素子に流れる電流を検出するセンスアンプとを備えた、半導体装置。
2. 前記トンネル磁気抵抗素子と前記電源配線とは非接続である、請求項１に記載の半導体装置。
3. 前記半導体装置は、さらに、
   前記電源配線を介して電源電圧の供給を受け、動作状態と待機状態とを有する論理回路ブロックと、
   前記電源配線へ電源電圧を供給するか否かを切替える電源スイッチとを備え、
   前記電源スイッチがオン状態となって前記電源配線を介して前記論理回路ブロックに電源電圧が供給されるとともに前記論理回路ブロックが動作状態のときに、前記トンネル磁気抵抗素子は、前記電源配線に流れる直流電流による電流磁界によって前記第２の磁化状態になる、請求項１または２に記載の半導体装置。
4. 前記論理回路ブロックが待機状態のときに前記電源スイッチをオフ状態にして前記電源配線への電源電圧の供給を停止するパワーゲーティングを行なう制御部をさらに備え、
   前記制御部は、前記電源配線に対してパワーゲーティングを行なっていない複数回の判定期間において、各前記判定期間の最初に前記駆動回路を駆動することによって前記トンネル磁気抵抗素子を前記第１の磁化状態に初期設定し、前記センスアンプによって各前記判定期間内に前記トンネル磁気抵抗素子が前記第２の磁化状態に変化したか否かを検出し、
   前記制御部は、複数回の前記判定期間のうちで前記トンネル磁気抵抗素子が前記第１の磁化状態から前記第２の磁化状態に変化した回数の割合が所定の基準値以下の場合に、前記電源配線に対してパワーゲーティングを行なう、請求項３に記載の半導体装置。
5. 前記半導体装置は、前記電源配線の両端にそれぞれ接続された第１および第２のパッドをさらに備え、
   前記第１および第２のパッド間には、前記半導体装置の外部に設けられた外部直流電源および外部回路が接続される、請求項１または２に記載の半導体装置。

Images