KR20130036771A - 제 1 자기 터널 접합 및 제 2 자기 터널 접합을 갖는 비트셀에서 비가역 상태의 발생 - Google Patents

제 1 자기 터널 접합 및 제 2 자기 터널 접합을 갖는 비트셀에서 비가역 상태의 발생 Download PDF

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Abstract

제 1 자기 터널 접합 (MTJ) 및 제 2 MTJ 를 갖는 비트셀에서 비가역 상태를 발생시키는 방법은 비트셀의 제 2 MTJ 에 프로그램 전압을 인가하지 않고 비트셀의 제 1 MTJ 에 프로그램 전압을 인가하는 단계를 포함한다. 메모리 디바이스 (102) 는 제 1 MTJ (106) 및 제 2 MTJ (108) 를 갖는 비트셀, 및 비트셀의 제 1 MTJ 및 제 2 MTJ 중 선택된 MTJ 에 프로그램 신호를 인가함으로써 비트셀에서 비가역 상태를 발생시키도록 구성된 프로그래밍 회로 (104) 를 포함한다.

Description

제 1 자기 터널 접합 및 제 2 자기 터널 접합을 갖는 비트셀에서 비가역 상태의 발생{GENERATING A NON-REVERSIBLE STATE AT A BITCELL HAVING A FIRST MAGNETIC TUNNEL JUNCTION AND A SECOND MAGNETIC TUNNEL JUNCTION}
본 개시는 일반적으로 자기 터널 접합 기반 원타임 프로그램가능 비트셀에 관한 것이다.
기술에서의 진보는 더 소형이고 더 강력한 컴퓨팅 디바이스들을 발생시켰다. 그러한 휴대용 컴퓨팅 디바이스들은, 원타임 프로그램가능 (OTP) 메모리 셀들을 갖는 비휘발성 메모리 디바이스와 같은 원타임 프로그램가능 엘리먼트들에 기초한 보안 아키텍처들을 포함할 수도 있다. OTP 메모리 셀은, 일단 셀이 프로그래밍되면 영구 상태를 유지한다. 예를 들어, 폴리실리콘 퓨즈들이 OTP 엘리먼트들로서 사용되었다. 폴리실리콘 퓨즈 메모리 셀은, 프로그래밍되는 동안 셀이 "블로우(blow)" 되도록 그 셀에 걸쳐 전압을 인가함으로써 프로그래밍될 수 있다. 예를 들어, 원타임 프로그래밍은 통상적으로, 비교적 장시간 (예를 들어, 마이크로 초) 동안 고 전류 (예를 들어, 대략 밀리암페어 정도) 를 사용하여 실리콘을 블로우함으로써 수행된다. 폴리실리콘 퓨즈들의 하나의 단점은 퓨즈를 블로우하기 전에 퓨즈의 무결성이 어렵다는 점이다. 폴리실리콘 퓨즈들의 다른 단점은 블로우된 상태가 가시적으로 검출가능하고 이는 보안성을 손상시킬 수도 있다는 점이다.
자기 터널 접합 (MTJ) 기술에 기초한 원타임 프로그램가능 엘리먼트가 설명된다. 원타임 프로그램가능 엘리먼트는 제 1 저항 메모리 엘리먼트 및 제 2 저항 메모리 엘리먼트를 갖는 비트셀로서 구성된다. 제 1 및 제 2 저항 메모리 엘리먼트들은 각각 MTJ들일 수도 있다. MTJ 의 고유의 미-블로우된 상태는 더 높은 저항을 갖고 MTJ 의 블로우된 상태는 더 낮은 저항을 갖는다. 비트셀에서 비가역 상태를 발생시키기 위해 제 1 MTJ 및 제 2 MTJ 중 다른 하나에 프로그램 신호를 인가하지 않고 제 1 MTJ 및 제 2 MTJ 중 하나에 프로그램 신호가 인가될 수 있다. 예를 들어, 비가역 상태는 MTJ들 중 하나의 터널 산화물을 브레이크다운시킴으로써 발생될 수도 있다. 터널 산화물이 브레이크다운될 경우, 영구적인 저 저항 상태가 생성된다.
특정 실시형태에 있어서, 제 1 자기 터널 접합 (MTJ) 및 제 2 MTJ 를 갖는 비트셀에서 비가역 상태를 발생시키는 방법은 비트셀의 제 2 MTJ 에 프로그램 전압을 인가하지 않고 비트셀의 제 1 MTJ 에 프로그램 전압을 인가하는 단계를 포함한다.
다른 특정 실시형태에 있어서, 메모리 디바이스는 자기 터널 접합 (MTJ) 비트셀을 포함한다. MTJ 비트셀은 제 1 MTJ, 제 2 MTJ, 및 비트셀의 제 1 MTJ 및 제 2 MTJ 중 선택된 MTJ 에 프로그램 신호를 인가함으로써 비트셀에서 비가역 상태를 발생시키도록 구성된 프로그래밍 회로를 포함한다.
개시된 실시형태들 중 적어도 하나에 의해 제공되는 하나의 특정한 이점은, 제 1 자기 터널 접합 (MTJ) 및 제 2 MTJ 를 갖는 비트셀에 프로그래밍되는 비가역 상태에 의해 고속 프로그래밍이 달성될 수도 있다는 점이다.
개시된 실시형태들 중 적어도 하나에 의해 제공된 다른 특정한 이점은 프로그래밍 전에 비트셀의 동작이 테스트될 수도 있다는 점이다.
개시된 실시형태들 중 적어도 하나에 의해 제공된 또다른 특정한 이점은 비트셀의 프로그래밍된 상태의 가시적인 검출이 폴리실리콘 퓨즈들보다 더 어렵다는 점에 있어서 보안성이 향상된다는 점이다.
본 개시의 다른 양태들, 이점들, 및 특징들은 다음의 섹션들: 즉, 도면의 간단한 설명, 상세한 설명, 및 청구항들을 포함하여 전체 출원의 검토 후에 명백하게 될 것이다.
도 1 은 제 1 저항 메모리 엘리먼트 및 제 2 저항 메모리 엘리먼트를 포함하는 메모리 셀 및 비가역 상태 프로그래밍 회로를 포함하는 메모리 디바이스의 특정한 예시적인 실시형태의 블록 다이어그램이다.
도 2 는 자기 터널 접합 (MTJ) 기반 원타임 프로그램가능 메모리 셀들을 갖는 메모리 어레이 및 비가역 상태 프로그래밍 회로를 포함하는 메모리 디바이스의 특정한 예시적인 실시형태의 다이어그램이다.
도 3 은 제 1 MTJ 및 제 2 MTJ 를 갖는 비트셀 및 그 비트셀에 프로그래밍 전압을 제공하도록 구성된 비가역 상태 프로그래밍 회로를 포함하는 시스템의 특정한 예시적인 실시형태의 다이어그램이다.
도 4 는 MTJ 형상들 및 각각의 MTJ 형상의 속성들의 특정한 예시적인 실시형태들의 도식적 표현이다.
도 5 는 제 1 MTJ 및 제 2 MTJ 를 갖는 비트셀에 비가역 상태를 프로그래밍하는 방법의 특정한 예시적인 실시형태의 플로우 다이어그램이다.
도 6 은 비트셀의 제 1 MTJ 및 제 2 MTJ 중 하나에 프로그래밍 전압을 제공하도록 구성된 비가역 상태 프로그래밍 회로를 포함한 디바이스의 특정한 예시적인 실시형태의 블록 다이어그램이다.
도 7 은 제 1 MTJ 및 제 2 MTJ 를 갖는 비트셀에 비가역 상태를 프로그래밍하도록 구성된 비가역 상태 프로그래밍 회로를 포함하는 무선 디바이스를 생성하는데 이용될 수도 있는 제조 프로세스의 특정한 예시적인 실시형태의 다이어그램이다.
도 1 을 참조하면, 듀얼-엘리먼트 셀들에 있어서 비가역 상태들로서 데이터를 저장하기 위해 비가역 상태 프로그래밍 회로 및 메모리 셀을 포함하는 메모리 디바이스의 특정한 예시적인 실시형태가 도시되고 일반적으로 100 으로 지정된다. 메모리 디바이스 (100) 는 대표적인 메모리 셀 (102) 및 비가역 상태 프로그래밍 회로 (104) 를 포함한다. 메모리 셀 (102) 은 제 1 저항 메모리 엘리먼트 (106) 및 제 2 저항 메모리 엘리먼트 (108) 를 포함한다. 특정 실시형태에 있어서, 제 1 저항 메모리 엘리먼트 (106) 는 제 1 자기 터널 접합 (MTJ) 엘리먼트이고, 제 2 저항 메모리 엘리먼트 (108) 는 제 2 MTJ 엘리먼트이다. 비가역 상태 프로그래밍 회로 (104) 는 메모리 셀 (102) 의 제 1 저항 메모리 엘리먼트 (106) 및 제 2 저항 메모리 엘리먼트 (108) 중 하나에 프로그램 신호를 인가하여 비가역 상태를 메모리 셀 (102) 에 프로그래밍하도록 구성된다.
특정 실시형태에 있어서, 원타임 프로그램가능성은 메모리 셀 (102) 에 있어서 2개의 저항 메모리 엘리먼트들 (106, 108) 중 하나를 비가역적으로 프로그래밍함으로써 달성된다. 예를 들어, 메모리 셀 (102) 에서 비가역 상태를 발생시키기 위해 메모리 셀 (102) 의 제 2 저항 메모리 엘리먼트 (108) 에 프로그램 전압을 인가하지 않고 비가역 상태 프로그래밍 회로 (104) 를 통해 메모리 셀 (102) 의 제 1 저항 메모리 엘리먼트 (106) 에 프로그램 전압이 인가될 수도 있다. 대안적으로, 메모리 셀 (102) 에서 비가역 상태를 발생시키기 위해 메모리 셀 (102) 의 제 1 저항 메모리 엘리먼트 (106) 에 프로그램 전압을 인가하지 않고 비가역 상태 프로그래밍 회로 (104) 를 통해 메모리 셀 (102) 의 제 2 저항 메모리 엘리먼트 (108) 에 프로그램 전압이 인가될 수도 있다. 예시를 위해, 제 1 저항 메모리 엘리먼트 (106) 가 MTJ 인 경우, 프로그램 전압은 제 1 저항 메모리 엘리먼트 (106) 의 터널 산화물이 브레이크다운되게 하여, 제 1 저항 메모리 엘리먼트 (106) 의 영구적인 저 저항 상태를 발생시킬 수도 있다. 유사하게, 제 2 저항 메모리 엘리먼트 (108) 가 MTJ 인 경우, 프로그램 전압은 제 2 저항 메모리 엘리먼트 (108) 의 터널 산화물이 브레이크다운되게 하여, 제 2 저항 메모리 엘리먼트 (108) 의 영구적인 저 저항 상태를 발생시킬 수도 있다. 특정 실시형태에 있어서, 터널 산화물은 MTJ 내에서 마그네슘 산화물 배리어층일 수도 있고, 프로그램 전압은 대략 1.3볼트보다 클 수도 있다.
저항 메모리 엘리먼트들 중 하나의 터널 산화물이 브레이크다운될 경우, 영구적인 저저항 상태가 생성된다. 예를 들어, 일단 블로우되면 (예를 들어, 일단 터널 산화물이 브레이크다운되면), 블로우된 저항 메모리 엘리먼트의 저항은 대략 250옴일 수도 있다. 저항 메모리 엘리먼트의 고유의 미-블로우된 상태는 더 높은 저항, 예를 들어, 2500옴일 수도 있다. 예를 들어, 테이블 (110) 에 도시된 바와 같이, 제 1 저항 메모리 엘리먼트 (106) 가 블로우되고 제 2 저항 메모리 엘리먼트 (108) 가 비-블로우되면, 메모리 셀 (102) 에 저장된 데이터는 로직 "1" 상태를 나타낼 수도 있다. 대안적으로, 제 1 저항 메모리 엘리먼트 (106) 가 비-블로우되고, 제 2 저항 메모리 엘리먼트 (108) 가 블로우되면, 메모리 셀 (102) 에 저장된 데이터는 로직 "0" 상태를 나타낼 수도 있다.
특정 실시형태에 있어서, 비가역 상태를 메모리 셀 (102) 에 프로그래밍하기 전, 메모리 셀 (102) 은 기입 전압 (프로그램 전압에 대향됨) 을 제 1 저항 메모리 엘리먼트 (106) 에 또는 제 2 저항 메모리 엘리먼트 (108) 에 인가하여 가역 값을 메모리 셀 (102) 에 저장함으로써 다수회 프로그램가능 (MTP) 셀로서 사용될 수도 있다. MTP 셀들의 예들은 도 4 에 관하여 더 설명된다. 메모리 셀 (102) 의 원타임 프로그램가능 (OTP) 셀 또는 MTP 셀로서의 사용은, 기입 전압을 제 1 저항 메모리 엘리먼트 (106) 에 또는 제 2 저항 메모리 엘리먼트 (108) 에 인가한 후, 제 1 저항 메모리 엘리먼트 (106) 및 제 2 저항 메모리 엘리먼트 (108) 의 각각의 메모리 엘리먼트를 판독함으로써 메모리 셀 (102) 의 동작의 테스팅을 가능케 한다.
특정 실시형태에 있어서, 메모리 셀 (102) 이 OTP 메모리 셀로서 구성될 경우, 별도의 레퍼런스 셀에 대한 필요성없이도 제 1 저항 메모리 엘리먼트 (106) 에서 판독된 값을 제 2 저항 메모리 엘리먼트 (108) 에서 판독된 값과 비교함으로써 비가역 상태가 감지될 수도 있다. 예를 들어, MTJ 의 가역 기입 상태를 감지하기 위해, 레퍼런스 전압이 인가될 수도 있다. 메모리 셀 (102) 이 OTP 메모리 셀로서 구성될 경우, 제 1 저항 메모리 엘리먼트 (106) 에서 판독된 값을 제 2 저항 메모리 엘리먼트 (108) 에서 판독된 값과 비교함으로써 비가역 상태가 감지될 수 있도록, 상보형 셀 값들이 제 1 및 제 2 저항 메모리 엘리먼트들 (106, 108) 에 유지된다는 점에 있어서 그 감지는 자체-레퍼런스된다.
메모리 셀 (102) 이 OTP 메모리 셀 또는 MTP 메모리 셀로서 구성될 수도 있기 때문에, 메모리 셀을 포함하는 전자 디바이스들의 보안성 아키텍처들이 강화될 수도 있다. 예를 들어, 조인트 테스트 액션 그룹 (JTAG) 과 같은 모바일 전자 디바이스의 하드웨어 피처들은 원타임 프로그램가능성을 이용한 최종 테스트 후에 디스에이블될 수도 있다. 부가적으로, 오리지널 장비 제조자 하드웨어 키들은 프로비저닝, 사용자 정보, 디지털 저작권 관리 등을 위한 원타임 프로그램가능성으로 활용될 수도 있다. 부가적으로, 메모리 셀 (102) 을 포함하는 전자 디바이스들은 폴리실리콘 기반 퓨즈 시스템보다 디프로세싱 (de-processing) 으로 인한 부당변경에 덜 민감하고 또한 데이터 조작에 덜 민감할 수도 있다.
도 2 를 참조하면, 자기 터널 접합 (MTJ) 기반 원타임 프로그램가능 메모리 셀들을 갖는 메모리 어레이 및 비가역 상태 프로그래밍 회로를 포함하는 메모리 디바이스의 특정한 예시적인 실시형태가 도시되고 일반적으로 200 으로 지정된다. 메모리 디바이스 (200) 는 비가역 상태 프로그래밍 회로 (202), 테스트 회로 (204), 및 원타임 프로그램가능 (OTP) 셀들을 갖는 메모리 어레이 (206) 를 포함한다. 메모리 어레이 (206) 는, 비-OTP 메모리 셀들인 다른 MTJ 메모리 셀들과 같은 다른 메모리 셀들을 포함할 수도 있다. OTP 메모리 셀들 및 다른 MTJ 메모리 셀들은 동일한 기술들을 이용하여 제조될 수도 있다. 메모리 어레이 (206) 는 대표적인 제 1 원타임 프로그램가능 셀 (208) 및 대표적인 제 2 원타임 프로그램가능 셀 (210) 을 포함한다. 특정 실시형태에 있어서, 제 1 원타임 프로그램가능 셀 (208) 은 제 1 듀얼-자기 터널 접합 (MTJ) 비트셀을 포함하고, 제 2 원타임 프로그램가능 셀 (210) 은 제 2 듀얼-MTJ 비트셀을 포함한다. 제 1 원타임 프로그램가능 셀 (208) 은 제 1 저항 메모리 엘리먼트 (212), 제 1 액세스 트랜지스터 (213), 제 2 저항 메모리 엘리먼트 (214), 및 제 2 액세스 트랜지스터 (215) 를 포함한다. 제 2 원타임 프로그램가능 셀 (210) 은 제 3 저항 메모리 엘리먼트 (216), 제 3 액세스 트랜지스터 (217), 제 4 저항 메모리 엘리먼트 (218), 및 제 4 액세스 트랜지스터 (219) 를 포함한다. 특정 실시형태에 있어서, 저항 메모리 엘리먼트들 (212-218) 각각은 자기 터널 접합 엘리먼트를 포함한다. 워드 라인 (220) 은 제 1 액세스 트랜지스터 (213) 에, 제 2 액세스 트랜지스터 (215) 에, 제 3 액세스 트랜지스터 (217) 에, 그리고, 제 4 액세스 트랜지스터 (219) 에 커플링된다.
비가역 상태 프로그래밍 회로 (202) 는 비트라인 (230) 및 비트 라인 (232) 을 통해 제 1 원타임 프로그램가능 셀 (208) 에, 그리고, 비트라인 (240) 및 비트 라인 (242) 을 통해 제 2 원타임 프로그램가능 셀 (210) 에 커플링된다. 비가역 상태 프로그래밍 회로 (202) 는, 제 1 원타임 프로그램가능 셀 (208) 에서 제 1 비가역 상태 (예를 들어, 로직 "0") 를 발생시키기 위해, 제 1 원타임 프로그램가능 셀 (208) 의 제 2 저항 메모리 엘리먼트 (214) 에 프로그램 전압을 인가하지 않고, 비트라인 (230) 을 통해 제 1 원타임 프로그램가능 셀 (208) 의 제 1 저항 메모리 엘리먼트 (212) 에 프로그램 전압을 인가하도록 구성된다. 대안적으로, 비가역 상태 프로그래밍 회로 (202) 는, 제 1 원타임 프로그램가능 셀 (208) 에서 제 2 비가역 상태 (예를 들어, 로직 "1") 를 발생시키기 위해, 제 1 원타임 프로그램가능 셀 (208) 의 제 1 저항 메모리 엘리먼트 (212) 에 프로그램 전압을 인가하지 않고, 비트라인 (232) 을 통해 제 1 원타임 프로그램가능 셀 (208) 의 제 2 저항 메모리 엘리먼트 (214) 에 프로그램 전압을 인가할 수도 있다.
유사하게, 비가역 상태 프로그래밍 회로 (202) 는, 제 2 원타임 프로그램가능 셀 (210) 에서 제 1 비가역 상태를 발생시키기 위해, 제 2 원타임 프로그램가능 셀 (210) 의 제 4 저항 메모리 엘리먼트 (218) 에 프로그램 전압을 인가하지 않고, 비트라인 (240) 을 통해 제 2 원타임 프로그램가능 셀 (210) 의 제 3 저항 메모리 엘리먼트 (216) 에 프로그램 전압을 인가하도록 구성된다. 대안적으로, 비가역 상태 프로그래밍 회로 (202) 는, 제 2 원타임 프로그램가능 셀 (210) 에서 제 2 비가역 상태를 발생시키기 위해, 제 2 원타임 프로그램가능 셀 (210) 의 제 3 저항 메모리 엘리먼트 (216) 에 프로그램 전압을 인가하지 않고, 비트라인 (242) 을 통해 제 2 원타임 프로그램가능 셀 (210) 의 제 4 저항 메모리 엘리먼트 (218) 에 프로그램 전압을 인가할 수도 있다.
특정 실시형태에 있어서, 비가역 상태는 제 1 저항 메모리 엘리먼트 (212) 에서 판독된 값을 제 2 저항 메모리 엘리먼트 (214) 에서 판독된 값과 비교함으로써 제 1 원타임 프로그램가능 셀 (208) 에서 감지될 수도 있다. 특정 실시형태에 있어서, 제 1 원타임 프로그램가능 셀의 비가역 상태는 별도의 레퍼런스 셀없이 감지될 수도 있다.
예를 들어, 제 1 원타임 프로그램가능 셀 (208) 의 감지는, 상보형 셀 값들이 제 1 및 제 2 저항 메모리 엘리먼트들 (212, 214) 에 유지된다는 점에 있어서 자체-레퍼런스된다 (예를 들어, 저항 메모리 엘리먼트들 (212, 214) 중 하나의 터널 산화물은 블로우되지만 저항 메모리 엘리먼트들 (212, 214) 중 다른 하나의 터널 산화물은 비-블로우됨). 비가역 상태는 제 1 저항 메모리 엘리먼트 (212) 에서 판독된 값을 제 2 저항 메모리 엘리먼트 (214) 에서 판독된 값과 비교함으로써 (예를 들어, 비트라인 (230) 에서의 신호를 비트라인 (232) 에서의 신호와 비교함으로써) 감지될 수 있다. 저항 메모리 엘리먼트들 (212, 214) 의 가역 상태들을 감지하기 위해 별도의 레퍼런스 전압이 존재할 필요는 없다.
테스트 회로 (204) 는 프로그래밍 전에 메모리 어레이 (206) 의 하나 이상의 셀들을 테스트하도록 구성될 수도 있다. 예를 들어, 프로그램 전압을 제 1 원타임 프로그램가능 셀 (208) 의 제 1 저항 메모리 엘리먼트 (212) 에 인가하기 전, 기입 전압이 제 1 저항 메모리 엘리먼트 (212) 에 인가되어 가역 값을 제 1 원타임 프로그램가능 셀 (208) 에 저장할 수도 있다. 기입 전압을 제 1 저항 메모리 엘리먼트 (212) 에 인가한 후, 제 1 저항 메모리 엘리먼트 (212) 가 판독되어, 제 1 원타임 프로그램가능 셀 (208) 의 동작을 테스트할 수도 있다. 대안적으로, 프로그램 전압을 제 1 원타임 프로그램가능 셀 (208) 의 제 2 저항 메모리 엘리먼트 (214) 에 인가하기 전, 기입 전압이 제 2 저항 메모리 엘리먼트 (214) 에 인가되어 가역 값을 제 1 원타임 프로그램가능 셀 (208) 에 저장할 수도 있다. 기입 전압을 제 2 저항 메모리 엘리먼트 (214) 에 인가한 후, 제 2 저항 메모리 엘리먼트 (214) 가 판독되어, 제 1 원타임 프로그램가능 셀 (208) 의 동작을 테스트할 수도 있다.
특정 실시형태에 있어서, 제 3 저항 메모리 엘리먼트 (216) 및 제 4 저항 메모리 엘리먼트 (218) 는 제 1 저항 메모리 엘리먼트 (212) 및 제 2 저항 메모리 엘리먼트 (214) 와 실질적으로 유사할 수도 있다. 특정 실시형태에 있어서, 저항 메모리 엘리먼트들 (216 및 218) 은 기입 전압을 제공함으로써 다수회 프로그램가능 메모리 엘리먼트들로서 이용될 수도 있으며, 여기서, 기입 전압은 프로그램 전압보다 낮아서 (예를 들어, 프로그램 전압보다 더 낮은 크기를 가짐), 저항 메모리 엘리먼트들 (216 또는 218) 이 가역 상태로 진입하게 한다.
원타임 프로그램가능성을 위해 메모리 어레이의 비트셀들에서 MTJ 엘리먼트들을 사용함으로써, 폴리실리콘 퓨즈 엘리먼트들을 프로그래밍하는데 필요한 더 큰 전류 및 더 긴 시간에 비해 MTJ 엘리먼트들을 프로그래밍하는데 필요한 더 적은 전류 및 더 짧은 시간으로 인해 고속 프로그래밍이 달성될 수도 있다.
도 3 을 참조하면, 시스템 (300) 의 특정한 예시적인 실시형태는 제 1 저항 메모리 엘리먼트 (310) 및 제 2 저항 메모리 엘리먼트 (314) 를 갖는 비트셀 (302) 을 포함하고 또한 비트셀 (302) 에 프로그래밍 전압을 제공하도록 구성된 비가역 상태 프로그래밍 회로 (304) 를 포함한다.
프로그래밍 회로 (304) 는 판독 컬럼 선택 회로 (320), 감지 증폭기 회로 (322), 워드 라인 발생 회로 (324), 기입 데이터 경로 회로 (326), 기입 데이터 회로 (328), 기입 컬럼 선택 회로 (330), 및 비트라인들의 쌍 (332) 을 포함한다. 판독 컬럼 선택 회로 (320) 는 어드레스 데이터 (340) 및 판독 데이터 (342) 를 수신하고, 감지 증폭기 회로 (322) 로의 입력을 제공하도록 구성된다. 감지 증폭기 회로 (322) 는 비트라인들의 쌍 (332) 에서의 차동 신호를 증폭하고 데이터 출력 신호 (Do) 를 발생시키도록 구성된다. 기입 데이터 회로 (328) 는 수신된 데이터 입력 (Di; 362) 및 기입 신호 (360) 를 래치하도록 구성된다. 기입 컬럼 선택 회로 (330) 는 수신된 어드레스 데이터 (340) 를 래치하도록 구성된다. 기입 데이터 경로 회로 (326) 는 기입 데이터 회로 (328) 및 기입 컬럼 선택 회로 (330) 에 응답하여, 비트라인들의 쌍 (332) 에 신호들을 인가한다. 워드 라인 발생 회로 (324) 는 어드레스 데이터 (340), 판독 신호 (350), 및 기입 신호 (360) 에 응답하여 워드 라인 (334) 를 선택적으로 바이어싱하도록 구성된다.
비트셀 (302) 은 제 1 저항 메모리 엘리먼트 (310) 및 제 2 저항 메모리 엘리먼트 (314) 를 포함한다. 특정 실시형태에 있어서, 제 1 저항 메모리 엘리먼트 (310) 는 제 1 자기 터널 접합 (MTJ) 을 포함하고, 제 2 저항 메모리 엘리먼트는 제 2 MTJ 를 포함한다. 비트셀 (302) 은 제 1 MTJ (310) 에 커플링된 제 1 액세스 트랜지스터 (312) 및 제 2 MTJ (314) 에 커플링된 제 2 액세스 트랜지스터 (316) 를 포함한다. 특정 실시형태에 있어서, 제 1 액세스 트랜지스터 (312) 는 산화물 두께 T1 (311) 의 터널 산화물을 가지며, 제 2 액세스 트랜지스터 (316) 는 산화물 두께 T2 (315) 의 터널 산화물을 가진다. 산화물 두께 T1 (311) 은 산화물 두께 T2 (315) 와 실질적으로 유사할 수도 있다. 제 1 액세스 트랜지스터 (312) 및 제 2 액세스 트랜지스터 (316) 는 워드 라인 (334) 에 응답한다.
동작 동안, 비가역 상태 프로그래밍 회로 (304) 는 비트셀 (302) 에서 비가역 상태를 발생시키기 위해, 비트셀 (302) 의 제 2 MTJ (314) 에 프로그램 전압을 인가하지 않고, 비트셀 (302) 의 제 1 MTJ (310) 에 프로그램 전압을 인가할 수 있다. 대안적으로, 비가역 상태 프로그래밍 회로 (304) 는 비트셀 (302) 에서 비가역 상태를 발생시키기 위해, 비트셀 (302) 의 제 1 MTJ (310) 에 프로그램 전압을 인가하지 않고, 비트셀 (302) 의 제 2 MTJ (314) 에 프로그램 전압을 인가할 수 있다.
예를 들어, 특정 실시형태에 있어서, 프로그램 전압은 제 1 MTJ (310) 의 터널 산화물이 브레이크다운되게 하여, 제 1 MTJ (310) 의 영구적인 저저항 상태를 발생시킬 수도 있다. 특정 실시형태에 있어서, 터널 산화물은 마그네슘 산화물 배리어층일 수도 있고, 프로그램 전압은 대략 1.3볼트보다 클 수도 있다. 제 1 MTJ (310) 의 터널 산화물이 브레이크다운된 후, 제 1 MTJ (310) 의 영구적인 단저항 또는 저저항 상태가 생성된다. 예를 들어, 일단 블로우되면, 블로우된 제 1 MTJ (310) 의 저항은 대략 250옴일 수도 있다. 제 2 MTJ (314) 의 고유의 미-블로우된 상태는 더 높은 저항, 예를 들어, 2500옴일 수도 있다. 특정 실시형태에 있어서, 제 1 MTJ (310; 예를 들어, 블로우됨) 의 상태는 제 2 MTJ (314; 예를 들어, 미-블로우됨) 의 상태에 상보적으로 유지될 수도 있다. 비트셀 (302) 의 감지는, 비가역 상태가 별도의 레퍼런스 전압없이 제 1 MTJ (310) 에서 판독된 값을 제 2 MTJ (314) 에서 판독된 값과 비교함으로써 (예를 들어, 비트라인들의 쌍 (332) 에서의 신호를 비교함으로써) 감지될 수 있다는 점에 있어서 자체-레퍼런스된다.
도 4 를 참조하면, 원타임 프로그램가능 자기 터널 접합 (MTJ) 비트셀을 위한 형상들의 특정한 예시적인 실시형태들이 도시되고, 일반적으로 400 으로 지정된다. 제 1 MTJ 는 실질적으로 타원형 형상을 갖고 (402), 제 2 MTJ 는 실질적으로 원형 형상을 갖고 (404), 제 3 MTJ 는 제 2 MTJ 보다 작은 실질적으로 원형 형상을 가진다 (406). 화살표들은 예시적인 비한정적 예들로서 MTJ들 (402-406) 각각의 자유층의 자기 모멘트들의 예들을 도시한 것이다.
타원형 형상을 갖는 MTJ (402) 는 MTJ (402) 가 비-블로우될 경우에 쌍안정 상태를 가진다. 쌍안정 상태에 있을 경우, MTJ (402) 는 저 저항 (R Low) (예를 들어, 대략 2500옴) 또는 고 저항 (R High) (예를 들어, 3000옴 초과) 을 가질 수도 있다. 블로우된 상태에 있어서, MTJ (402) 는 블로우된 저항 (R Blown) 에서의 저항 (예를 들어, 대략 250옴) 을 가질 수도 있다. 특정 실시형태에 있어서, 타원형 MTJ (402) 는 제 2 축 길이 (405) 보다 큰 제 1 축 길이 (403) 를 가져서, 제 1 가역 다수회 프로그램가능 (MTP) 상태 및 제 2 가역 MTP 상태에 대응하는 병렬 상태 및 역병렬 상태에서 MTJ (402) 내 자기 모멘트들의 정렬을 가능케 한다.
특정 실시형태에 있어서, 원형 형상을 갖는 제 2 MTJ (404) 는 제 2 MTJ (404) 가 비-블로우될 경우에 단안정 상태에 있다. 예를 들어, 비-블로우된 상태에 있어서, 제 2 MTJ (404) 는 제 2 MTJ (404) 의 고 저항 (R High) (예를 들어, 3000옴 초과) 와 제 2 MTJ (404) 의 저 저항 (R Low) (예를 들어, 2500옴) 간의 중간인 저항을 가질 수도 있다. 블로우된 상태에 있어서, 제 2 MTJ (404) 는 블로우된 저항 (R Blown) 에서의 저항 (예를 들어, 대략 250옴) 을 가질 수도 있다.
특정 실시형태에 있어서, 원형 형상을 갖는 제 3 MTJ (406) 는, 제 3 MTJ (406) 가 비-블로우될 경우에 제 3 MTJ (406) 가 준안정 상태에 있도록 원형 MTJ (404) 의 직경보다 더 작은 직경을 가진다. 예를 들어, 비-블로우된 상태에 있어서, 제 3 MTJ (406) 는 제 3 MTJ (406) 의 고 저항 (R High) (예를 들어, 3000옴 초과) 와 제 3 MTJ (406) 의 저 저항 (R Low) (예를 들어, 2500옴) 간의 일 포인트에서의 저항을 가질 수도 있다. 블로우된 상태에 있어서, 제 3 MTJ (406) 는 블로우된 저항 (R Blown) 에서의 저항 (예를 들어, 대략 250옴) 을 가질 수도 있다.
도 5 를 참조하면, 제 1 자기 터널 접합 (MTJ) 및 제 2 MTJ 를 갖는 비트셀에 비가역 상태를 프로그래밍하는 방법의 예시적인 실시형태의 플로우 다이어그램이 도시되고, 일반적으로 500 으로 지정된다. 예시적인 예로서, 방법 (500) 은 도 1 의 메모리 디바이스, 도 2 의 메모리 디바이스, 도 3 의 시스템, 또는 이들의 임의의 조합에 의해 수행될 수도 있다.
502 에서, 프로그램 전압을 비트셀에 인가하기 전, 기입 전압이 제 1 MTJ 에 인가되어, 가역 값을 비트셀에 저장할 수도 있으며, 504 에서, 기입 전압을 제 1 MTJ 에 인가한 후, 제 1 MTJ 가 판독되어 비트셀의 동작을 테스트할 수도 있다. 특정 실시형태에 있어서, 비트셀은 도 1 의 메모리 셀 (102), 도 2 의 제 1 원타임 프로그램가능 셀 (208), 또는 도 3 의 비트셀 (302) 일 수도 있다. 특정 실시형태에 있어서, 제 1 MTJ 는 도 1 의 제 1 저항 메모리 엘리먼트 (106), 도 2 의 제 1 저항 메모리 엘리먼트 (212), 또는 도 3 의 제 1 저항 메모리 엘리먼트 (310) 일 수도 있고, 제 2 MTJ 는 도 1 의 제 2 저항 메모리 엘리먼트 (108), 도 2 의 제 2 저항 메모리 엘리먼트 (214), 또는 도 3 의 제 2 저항 메모리 엘리먼트 (314) 일 수도 있다.
예를 들어, 테스트 회로 (204) 는 메모리 어레이 (206) 의 임의의 셀들을 프로그래밍하기 전에 메모리 어레이 (206) 의 하나 이상의 셀들을 테스트하도록 구성될 수도 있다. 예를 들어, 프로그램 전압을 인가하기 전, 기입 전압이 제 1 저항 메모리 엘리먼트 (212) 에 인가되어, 가역 값을 제 1 원타임 프로그램가능 셀 (208) 에 저장할 수도 있다. 기입 전압을 제 1 저항 메모리 엘리먼트 (212) 에 인가한 후, 제 1 저항 메모리 엘리먼트 (212) 가 판독되어 제 1 원타임 프로그램가능 셀 (208) 의 동작을 테스트할 수도 있다. 대안적으로, 기입 전압이 제 2 저항 메모리 엘리먼트 (214) 에 인가되어, 가역 값을 제 1 원타임 프로그램가능 셀 (208) 에 저장할 수도 있다. 기입 전압을 제 2 저항 메모리 엘리먼트 (214) 에 인가한 후, 제 2 저항 메모리 엘리먼트 (214) 가 판독되어 제 1 원타임 프로그램가능 셀 (208) 의 동작을 테스트할 수도 있다.
506 에서, 프로그램 전압을 비트셀의 제 2 MTJ 에 인가하지 않고 프로그램 전압을 비트셀의 제 1 MTJ 에 인가함으로써 비가역 상태가 비트셀에서 발생될 수도 있다. 특정 실시형태에 있어서, 프로그램 전압은 도 1 의 비가역 상태 프로그래밍 회로 (104), 도 2 의 비가역 상태 프로그래밍 회로 (202), 또는 도 3 의 비가역 상태 프로그래밍 회로 (304) 에 의해 발생될 수도 있다.
508 에서, 제 1 MTJ 및 제 2 MTJ 는 상보형 셀 값들로서 유지될 수도 있다. 예를 들어, 특정 실시형태에 있어서, 프로그램 전압은 제 1 MTJ (310) 의 두께 T1 (311) 을 갖는 터널 산화물과 같은 터널 산화물이 브레이크다운되게 하여, 제 1 MTJ (310) 의 영구적인 저저항 상태를 발생시킬 수도 있다. 제 1 MTJ (310) 의 터널 산화물이 브레이크다운된 후, 제 1 MTJ (310) 의 영구적인 단저항 또는 저저항 상태가 생성된다. 예를 들어, 일단 블로우되면, 블로우된 제 1 MTJ (310) 의 저항은 대략 250옴일 수도 있다. 제 2 MTJ (314) 의 고유의 미-블로우된 상태는 더 높은 저항, 예를 들어, 2500옴일 수도 있다. 그와 같이, 제 1 MTJ (310; 예를 들어, 블로우됨) 의 셀 값은 제 2 MTJ (314; 예를 들어, 미-블로우됨) 의 셀 값에 상보적으로 유지될 수도 있다.
510 에서, 비트셀의 제 1 MTJ 에서 판독된 값을 제 2 MTJ 에서 판독된 값과 비교함으로써 비가역 상태가 감지될 수도 있다. 예를 들어, 감지 증폭기 회로 (322) 는 제 1 MTJ (310) 에서 판독된 신호 (예를 들어, 전류 또는 전압) 와 제 2 MTJ (314) 에서 판독된 신호를 비교하는 것에 응답하여 출력 (Do) 을 발생시키도록 구성될 수도 있다.
도 6 은 제 1 자기 터널 접합 (MTJ) 및 제 2 MTJ 를 포함하는 비트셀 및 비가역 상태 프로그래밍 회로 (664) 를 갖는 무선 통신 디바이스 (600) 의 일 실시형태의 블록 다이어그램이다. 무선 통신 디바이스 (600) 는 메모리 (632) 에 커플링된 디지털 신호 프로세서 (DSP) 와 같은 프로세서 (610) 를 포함하는 휴대용 무선 전자 디바이스로서 구현될 수도 있다.
제 1 및 제 2 MTJ들을 포함하는 비트셀 및 비가역 상태 프로그래밍 회로 (664) 는 도 1 내지 도 4 의 컴포넌트들, 메모리들, 또는 회로들 중 하나 이상을 포함하고, 도 5 에 따라 동작하며, 또는 이들의 임의의 조합을 행할 수도 있다. 제 1 및 제 2 MTJ들을 포함하는 비트셀 및 비가역 상태 프로그래밍 회로 (664) 는 메모리 (632) 내에 존재할 수도 있거나 또는 별도의 디바이스일 수도 있다. 제 1 및 제 2 MTJ들을 포함하는 비트셀 및 비가역 상태 프로그래밍 회로 (664) 가 메모리 (632) 와 통합되게 도시되어 있지만, 다른 실시형태들에 있어서, 제 1 및 제 2 MTJ들을 포함하는 비트셀 및 비가역 상태 프로그래밍 회로 (664) 는 프로세서 (610) 에 내장된 바와 같이 메모리 (632) 외부에 있을 수도 있다.
특정 실시형태에 있어서, 디스플레이 제어기 (626) 는 프로세서 (610) 에 및 디스플레이 디바이스 (628) 에 커플링된다. 코더/디코더 (코덱; 634) 가 또한 프로세서 (610) 에 커플링될 수 있다. 스피커 (636) 및 마이크로폰 (638) 은 코덱 (634) 에 커플링될 수 있다. 무선 제어기 (640) 는 프로세서 (610) 에 및 무선 안테나 (642) 에 커플링될 수 있다.
메모리 (632) 는 프로세서 (610) 와 같은 프로세서에 의해 실행가능한 명령들 (예를 들어, 소프트웨어 (635)) 을 저장하는 컴퓨터 판독가능 매체를 포함할 수도 있다. 예를 들어, 소프트웨어 (635) 는 비트셀에서 비가역 상태를 발생시키기 위해, 프로그램 전압을 비트셀의 제 2 MTJ (예를 들어, 도 1 의 제 2 저항 메모리 엘리먼트 (108)) 에 인가하지 않고, 프로그램 전압을 비트셀 (예를 들어, 도 1 의 메모리 셀 (102)) 의 제 1 MTJ (예를 들어, 도 1 의 제 1 저항 메모리 엘리먼트 (106)) 에 인가하도록 컴퓨터에 의해 실행가능한 명령들을 포함할 수도 있다.
특정 실시형태에 있어서, 신호 프로세서 (610), 디스플레이 제어기 (626), 메모리 (632), 코덱 (634), 및 무선 제어기 (640) 는 시스템-인-패키지 또는 시스템-온-칩 디바이스 (622) 에 포함된다. 특정 실시형태에 있어서, 입력 디바이스 (630) 및 전원 (644) 이 시스템-온-칩 디바이스 (622) 에 커플링된다. 더욱이, 특정 실시형태에 있어서, 도 6 에 도시된 바와 같이, 디스플레이 디바이스 (628), 입력 디바이스 (630), 스피커 (636), 마이크로폰 (638), 무선 안테나 (642), 및 전원 (644) 은 시스템-온-칩 디바이스 (622) 외부에 있다. 하지만, 디스플레이 디바이스 (628), 입력 디바이스 (630), 스피커 (636), 마이크로폰 (638), 무선 안테나 (642), 및 전원 (644) 각각은 인터페이스 또는 제어기와 같이 시스템-온-칩 디바이스 (622) 의 컴포넌트에 커플링될 수 있다.
상기 개시된 디바이스들 및 기능들은 컴퓨터 판독가능 매체 상에 저장된 컴퓨터 파일들 (예를 들어, RTL, GDSII, GERBER 등) 로 디자인되고 구성될 수도 있다. 그러한 파일들 중 일부 또는 그 모두는, 그러한 파일들에 기초하여 디바이스들을 제조하는 제조 취급자들에게 제공될 수도 있다. 결과적인 제품들은 반도체 웨이퍼들을 포함하고, 그 후, 이 반도체 웨이퍼들은 반도체 다이로 절단되고 반도체 칩으로 패키징된다. 그 후, 그 칩들은 상기 설명된 디바이스들에서 채용된다.
도 7 은 전자 디바이스 제조 프로세스 (700) 의 특정한 예시적인 실시형태를 도시한 것이다. 물리 디바이스 정보 (702) 가 리서치 컴퓨터 (706) 에서와 같이 제조 프로세스 (700) 에서 수신된다. 물리 디바이스 정보 (702) 는 도 1 의 메모리 디바이스 (100), 도 2 의 메모리 디바이스 (200), 도 3 의 시스템 (300), 또는 이들의 임의의 조합과 같은 반도체 디바이스의 적어도 하나의 물리 특성을 나타내는 디자인 정보를 포함할 수도 있다. 예를 들어, 물리 디바이스 정보 (702) 는, 리서치 컴퓨터 (706) 에 커플링된 사용자 인터페이스 (704) 를 통해 입력되는 물리 파라미터들, 재료 특성들, 및 구조 정보를 포함할 수도 있다. 리서치 컴퓨터 (706) 는 메모리 (710) 와 같은 컴퓨터 판독가능 매체에 커플링된 하나 이상의 프로세싱 코어들과 같은 프로세서 (708) 를 포함한다. 메모리 (710) 는, 프로세서 (708) 로 하여금 파일 포맷에 부합하고 라이브러리 파일 (712) 을 발생시키도록 물리 디바이스 정보 (702) 를 변환하게 하도록 실행가능한 컴퓨터 판독가능 명령들을 저장할 수도 있다.
특정 실시형태에 있어서, 라이브러리 파일 (712) 은 변환된 디자인 정보를 포함한 적어도 하나의 데이터 파일을 포함한다. 예를 들어, 라이브러리 파일 (712) 은, 전자 디자인 자동화 (EDA) 툴 (720) 과 함께 사용하도록 제공되는 도 1 의 메모리 디바이스 (100) 를 포함하는 디바이스, 도 2 의 메모리 디바이스 (200) 를 포함하는 디바이스, 도 3 의 시스템 (300) 을 포함하는 디바이스, 또는 이들의 임의의 조합을 포함하는 반도체 디바이스들의 라이브러리를 포함할 수도 있다.
라이브러리 파일 (712) 은 메모리 (718) 에 커플링된 하나 이상의 프로세싱 코어들과 같은 프로세서 (716) 를 포함한 디자인 컴퓨터 (714) 에서 EDA 툴 (720) 과 함께 사용될 수도 있다. EDA 툴 (720) 은 디자인 컴퓨터 (714) 의 사용자로 하여금 라이브러리 파일 (712) 의, 도 1 의 메모리 디바이스 (100) 를 포함하는 디바이스, 도 2 의 메모리 디바이스 (200) 를 포함하는 디바이스, 도 3 의 시스템 (300) 을 포함하는 디바이스, 또는 이들의 임의의 조합을 포함하는 회로를 디자인할 수 있게 하도록 프로세서 실행가능 명령들로서 메모리 (718) 에 저장될 수도 있다. 예를 들어, 디자인 컴퓨터 (714) 의 사용자는 디자인 컴퓨터 (714) 에 커플링된 사용자 인터페이스 (724) 를 통해 회로 디자인 정보 (722) 를 입력할 수도 있다. 회로 디자인 정보 (722) 는 도 1 의 메모리 디바이스 (100) 를 포함하는 디바이스, 도 2 의 메모리 디바이스 (200) 를 포함하는 디바이스, 도 3 의 시스템 (300) 을 포함하는 디바이스, 또는 이들의 임의의 조합과 같은 반도체 디바이스의 적어도 하나의 물리 특성을 나타내는 디자인 정보를 포함할 수도 있다. 예시를 위해, 회로 디자인 특성은 회로 디자인에 있어서 특정 회로들의 식별과 다른 엘리먼트들과의 관계, 포지셔닝 정보, 피처 사이즈 정보, 상호접속 정보, 또는 반도체 디바이스의 물리 특성을 나타내는 다른 정보를 포함할 수도 있다.
디자인 컴퓨터 (714) 는 파일 포맷에 부합시키기 위해, 회로 디자인 정보 (722) 를 포함하는 디자인 정보를 변환하도록 구성될 수도 있다. 예시를 위해, 파일 형성은 그래픽 데이터 시스템 (GDSII) 파일 포맷과 같은 계위적 포맷에서 평면의 기하학적 형상들, 텍스트 라벨들, 및 회로 레이아웃에 관한 다른 정보를 나타내는 데이터베이스 바이너리 파일 포맷을 포함할 수도 있다. 디자인 컴퓨터 (714) 는, 다른 회로들 또는 정보에 부가하여, 도 1 의 메모리 디바이스 (100), 도 2 의 메모리 디바이스 (200), 도 3 의 시스템 (300), 또는 이들의 임의의 조합을 기술하는 정보를 포함하는 GDSII 파일 (726) 과 같은 변환된 디자인 정보를 포함하는 데이터 파일을 발생하도록 구성될 수도 있다. 예시를 위해, 데이터 파일은, 도 1 의 메모리 디바이스 (100) 를 포함하고 시스템-온-칩 (SOC) 내의 부가적인 전자 회로들 및 컴포넌트들을 또한 포함하는 시스템-온-칩 (SOC) 에 대응하는 정보를 포함할 수도 있다.
GDSII 파일 (726) 은 GDSII 파일 (726) 에서의 변환된 정보에 따라, 도 1 의 메모리 디바이스 (100), 도 2 의 메모리 디바이스 (200), 도 3 의 시스템 (300), 또는 이들의 임의의 조합을 제조하기 위해 제조 프로세스 (728) 에서 수신될 수도 있다. 예를 들어, 디바이스 제조 프로세스는 GDSII 파일 (726) 을 마스크 제조자 (730) 에 제공하여, 대표적인 마스크 (732) 로서 도시된, 포토리소그래피 프로세싱과 함께 사용될 마스크들과 같은 하나 이상의 마스크들을 생성하는 것을 포함할 수도 있다. 마스크 (732) 는, 테스트될 수도 있고 또한 대표적인 다이 (736) 와 같은 다이들로 분리될 수도 있는 하나 이상의 웨이퍼들 (734) 을 생성하기 위해 제조 프로세스 동안 사용될 수도 있다. 다이 (736) 는, 도 1 의 메모리 디바이스 (100) 를 포함하는 디바이스, 도 2 의 메모리 디바이스 (200) 를 포함하는 디바이스, 도 3 의 시스템 (300) 을 포함하는 디바이스, 또는 이들의 임의의 조합을 포함하는 회로를 포함한다.
다이 (736) 는 패키징 프로세스 (738) 에 제공될 수도 있으며, 여기서, 다이 (736) 는 대표적인 패키지 (740) 에 포함된다. 예를 들어, 패키지 (740) 는 단일 다이 (736), 또는 시스템-인-패키지 (SiP) 배열과 같은 다중의 다이들을 포함할 수도 있다. 패키지 (740) 는 조인트 전자 디바이스 엔지니어링 협의회 (JEDEC) 표준들과 같은 하나 이상의 표준들 또는 규격들에 부합하도록 구성될 수도 있다.
패키지 (740) 에 관한 정보는 컴퓨터 (746) 에 저장된 컴포넌트 라이브러리를 통한 것과 같이 다양한 제품 디자이너들에 분배될 수도 있다. 컴퓨터 (746) 는 메모리 (750) 에 커플링된 하나 이상의 프로세싱 코어들과 같은 프로세서 (748) 를 포함할 수도 있다. 인쇄 회로 보드 (PCB) 툴이 프로세서 실행가능 명령들로서 메모리 (750) 에 저장되어 컴퓨터 (746) 의 사용자로부터 사용자 인터페이스 (744) 를 통해 수신된 PCB 디자인 정보 (742) 를 프로세싱할 수도 있다. PCB 디자인 정보 (742) 는 회로 보드 상의 패키징된 반도체 디바이스, 즉, 도 1 의 메모리 디바이스 (100), 도 2 의 메모리 디바이스 (200), 도 3 의 시스템 (300), 또는 이들의 임의의 조합을 포함하는 패키지 (740) 에 대응하는 패키징된 반도체 디바이스의 물리 포지셔닝 정보를 포함할 수도 있다.
컴퓨터 (746) 는 PCB 디자인 정보 (742) 를 변환하여, 트레이스들 및 비아들과 같은 전기 접속부들의 레이아웃뿐 아니라 회로 보드 상의 패키징된 반도체 디바이스의 물리 포지셔닝 정보를 포함하는 데이터로 GERBER 파일 (752) 과 같은 데이터 파일을 발생시킬 수도 있으며, 여기서, 패키징된 반도체 디바이스는 도 1 의 메모리 디바이스 (100), 도 2 의 메모리 디바이스 (200), 도 3 의 시스템 (300), 또는 이들의 임의의 조합을 포함한 패키지 (740) 에 대응한다. 다른 실시형태들에 있어서, 변환된 PCB 디자인 정보에 의해 발생된 데이터 파일은 GERBER 포맷 이외의 포맷을 가질 수도 있다.
GERBER 파일 (752) 은 보드 어셈블리 프로세스 (754) 에서 수신되고, GERBER 파일 (752) 내에 저장된 디자인 정보에 따라 제조된 대표적인 PCB (756) 과 같은 PCB들을 생성하는데 이용될 수도 있다. 예를 들어, GERBER 파일 (752) 은 PCB 생산 프로세스의 다양한 단계들을 수행하기 위해 하나 이상의 머신들에게 업로드될 수도 있다. PCB (756) 는 패키지 (740) 를 포함한 전자 컴포넌트들로 팝퓰레이션되어 대표적인 인쇄 회로 어셈블리 (PCA; 758) 를 형성할 수도 있다.
PCA (758) 는 제품 제조 프로세스 (760) 에서 수신되고, 제 1 대표적 전자 디바이스 (762) 및 제 2 대표적 전자 디바이스 (764) 와 같은 하나 이상의 전자 디바이스들에 통합될 수도 있다. 예시적인 비한정적 예로서, 제 1 대표적 전자 디바이스 (762), 제 2 대표적 전자 디바이스 (764), 또는 이들 양자는 셋탑 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 네비게이션 디바이스, 통신 디바이스, 개인용 디지털 보조기 (PDA), 고정식 위치 데이터 유닛, 및 컴퓨터의 그룹으로부터 선택될 수도 있으며, 여기에, 도 6 의 제 1 및 제 2 MTJ들을 포함하는 비트셀 및 비가역 상태 프로그래밍 회로 (664) 가 통합된다. 다른 예시적인 비한정적 예로서, 전자 디바이스들 (762 및 764) 중 하나 이상은 모바일 전화들과 같은 원격 유닛들, 핸드-헬드 개인용 통신 시스템즈 (PCS) 유닛들, 개인용 데이터 보조기들과 같은 휴대용 데이터 유닛들, 글로벌 포지셔닝 시스템 (GPS) 인에이블드 디바이스들, 네비게이션 디바이스들, 미터 리딩 장비와 같은 고정식 위치 데이터 유닛들, 또는 데이터 또는 컴퓨터 명령들을 저장하거나 취출하는 임의의 다른 디바이스, 또는 이들의 임의의 조합일 수도 있다. 도 7 은 본 개시의 교시에 따라 원격 유닛들을 도시하지만, 본 개시는 이들 예시적으로 도시된 유닛들에 한정되지 않는다. 본 개시의 실시형태들은, 메모리 및 온-칩 회로를 포함한 액티브 집적회로를 포함하는 임의의 디바이스에서 적절히 채용될 수도 있다.
도 1 의 메모리 디바이스 (100) 를 포함하는 디바이스, 도 2 의 메모리 디바이스 (200) 를 포함하는 디바이스, 도 3 의 시스템 (300) 을 포함하는 디바이스, 또는 이들의 임의의 조합은 예시적인 프로세스 (700) 에서 설명된 바와 같은 전자 디바이스로 제조, 프로세싱, 및 포함될 수도 있다. 도 1 내지 도 4 에 대해 개시된 실시형태들 중 하나 이상의 양태들은 라이브러리 파일 (712), GDSII 파일 (726) 및 GERBER 파일 (752) 내와 같은 다양한 프로세싱 스테이지들에 포함될 뿐 아니라, 리서치 컴퓨터 (706) 의 메모리 (710), 디자인 컴퓨터 (714) 의 메모리 (718), 컴퓨터 (746) 의 메모리 (750), 및 보드 어셈블리 프로세스 (754) 에서와 같은 다양한 스테이지들에서 이용된 하나 이상의 다른 컴퓨터들 또는 프로세서들 (도시 안함) 의 메모리에 저장될 수도 있고, 또한, 마스크 (732), 다이 (736), 패키지 (740), PCA (758), 프로토타입 회로들 또는 디바이스들 (도시 안함) 과 같은 다른 제품들, 또는 이들의 임의의 조합과 같은 하나 이상의 다른 물리적 실시형태들에 포함될 수도 있다. 물리적 디바이스 디자인으로부터 최종 제품까지의 다양한 대표적인 생산 스테이지들이 도시되지만, 다른 실시형태들에 있어서, 더 적은 스테이지들이 사용될 수도 있거나 부가적인 스테이지들이 포함될 수도 있다. 유사하게, 프로세스 (700) 는 단일 엔터티에 의해, 또는 프로세스 (700) 의 다양한 스테이지들을 수행하는 하나 이상의 엔터티들에 의해 수행될 수도 있다.
당업자는 본 명세서에 개시된 실시형태들과 관련하여 설명된 다양한 예시적인 논리 블록들, 구성들, 모듈들, 회로들, 및 알고리즘 단계들이 전자 하드웨어, 프로세서에 의해 실행되는 컴퓨터 소프트웨어, 또는 이들 양자의 조합으로서 구현될 수도 있음을 또한 인식할 것이다. 다양한 예시적인 컴포넌트들, 블록들, 구성들, 모듈들, 회로들 및 단계들이 일반적으로 그들의 기능의 관점에서 상술되었다. 그러한 기능이 하드웨어로서 구현될지 또는 프로세서 실행가능 명령들로서 구현될지는 전체 시스템에 부과된 특정 어플리케이션 및 설계 제약에 의존한다. 당업자는 설명된 기능을 각각의 특정 어플리케이션에 대하여 다양한 방식으로 구현할 수도 있지만, 그러한 구현의 결정이 본 개시의 범위로부터의 일탈을 야기하는 것으로서 해석되지는 않아야 한다.
본 명세서에 개시된 실시형태들과 관련하여 설명된 방법 또는 알고리즘의 단계들은 하드웨어에서, 프로세서에 의해 실행되는 소프트웨어 모듈에서, 또는 이들 양자의 조합에서 직접 구현될 수도 있다. 소프트웨어 모듈은 랜덤 액세스 메모리 (RAM), 플래시 메모리, 판독 전용 메모리 (ROM), 프로그램가능 판독 전용 메모리 (PROM), 소거가능한 프로그램가능 판독 전용 메모리 (EPROM), 전기적으로 소거가능한 프로그램가능 판독 전용 메모리 (EEPROM), 레지스터들, 하드 디스크, 착탈가능 디스크, 컴팩트 디스크 판독 전용 메모리 (CD-ROM), 또는 당업계에 공지된 임의의 다른 형태의 비-일시적 저장 매체에 상주할 수도 있다. 예시적인 저장 매체는, 프로세서가 저장 매체로부터 정보를 판독할 수 있고 저장 매체에 정보를 기입할 수 있도록 프로세서에 커플링된다. 대안적으로, 저장 매체는 프로세서에 통합될 수도 있다. 프로세서 및 저장 매체는 주문형 집적회로 (ASIC) 에 상주할 수도 있다. ASIC 은 컴퓨팅 디바이스 또는 사용자 단말기에 상주할 수도 있다. 대안적으로, 프로세서 및 저장 매체는 컴퓨팅 디바이스 또는 사용자 단말기에 별개의 컴포넌트들로서 상주할 수도 있다.
개시된 실시형태들의 상기 설명은 당업자로 하여금 개시된 실시형태들을 제조 또는 이용할 수 있도록 제공된다. 이들 실시형태들에 대한 다양한 변형들은 당업자에게 용이하게 자명할 것이고, 본 명세서에서 정의된 원리들은 본 개시의 범위로부터 일탈함없이 다른 실시형태들에 적용될 수도 있다. 따라서, 본 개시는 본 명세서에서 나타낸 실시형태들에 한정되도록 의도되지 않지만, 다음의 청구항들에 의해 정의된 바와 같은 원리들 및 신규한 특징들과 부합된 가능한 최광의 범위가 부여되도록 의도된다.

Claims (34)

  1. 비트셀의 제 2 자기 터널 접합 (MTJ) 에 프로그램 전압을 인가하지 않고 상기 비트셀의 제 1 MTJ 에 상기 프로그램 전압을 인가하여, 상기 비트셀에서 비가역 상태를 발생시키는 단계를 포함하는, 방법
  2. 제 1 항에 있어서,
    상기 프로그램 전압은 상기 제 1 MTJ 의 터널 산화물이 브레이크다운되게 하여, 상기 제 1 MTJ 의 영구적인 저저항 상태를 발생시키는, 방법.
  3. 제 1 항에 있어서,
    상기 제 1 MTJ 및 상기 제 2 MTJ 를 상보형 셀 값들로서 유지하는 단계를 더 포함하는, 방법.
  4. 제 1 항에 있어서,
    상기 비트셀의 상기 제 1 MTJ 에서 판독된 값을 상기 제 2 MTJ 에서 판독된 값과 비교함으로써 상기 비가역 상태를 감지하는 단계를 더 포함하는, 방법.
  5. 제 1 항에 있어서,
    상기 비트셀의 비가역 상태를 감지하는 단계는 별도의 레퍼런스 셀없이 수행되는, 방법.
  6. 제 1 항에 있어서,
    상기 프로그램 전압을 인가하기 전, 기입 전압을 상기 제 1 MTJ 에 인가하여 상기 비트셀에 값을 저장하는 단계를 더 포함하는, 방법.
  7. 제 6 항에 있어서,
    상기 기입 전압을 상기 제 1 MTJ 에 인가한 후, 상기 제 1 MTJ 를 판독하여 상기 비트셀의 동작을 테스트하는 단계를 더 포함하는, 방법.
  8. 제 1 항에 있어서,
    상기 비트셀은 원타임 프로그램가능 능력을 갖는 메모리 내에 있고,
    상기 비트셀을 프로그래밍하기 전에 상기 메모리의 하나 이상의 셀들을 테스트하는 단계를 더 포함하는, 방법.
  9. 제 1 항에 있어서,
    상기 비트셀은 상기 제 1 MTJ 에 커플링된 제 1 액세스 트랜지스터 및 상기 제 2 MTJ 에 커플링된 제 2 액세스 트랜지스터를 포함하는, 방법.
  10. 제 9 항에 있어서,
    상기 제 1 액세스 트랜지스터는, 상기 제 2 액세스 트랜지스터의 산화물 두께와 실질적으로 유사한 산화물 두께를 갖는, 방법.
  11. 제 1 항에 있어서,
    상기 제 1 MTJ 는, 제 1 의 비-프로그래밍된 상태로부터 제 2 의 비-프로그래밍된 상태로 상기 제 1 MTJ 를 스위칭하는 것을 가능케 하기 위해 제 2 축 길이보다 큰 제 1 축 길이를 갖는, 방법.
  12. 제 11 항에 있어서,
    상기 제 1 MTJ 는 타원형인, 방법.
  13. 제 1 항에 있어서,
    상기 제 1 MTJ 는 실질적으로 원형이고,
    상기 비트셀을 외부 레퍼런스와 비교함으로써 상기 비트셀을 테스트하는 단계를 더 포함하는, 방법.
  14. 제 1 항에 있어서,
    상기 제 1 MTJ 및 상기 제 2 MTJ 는 MTJ들의 어레이 내에 있고,
    상기 MTJ들의 어레이는 상기 제 1 MTJ 및 상기 제 2 MTJ 와 실질적으로 유사한 제 3 MTJ 를 더 포함하고,
    기입 전압을 상기 제 3 MTJ 에 제공함으로써 상기 제 3 MTJ 를 다수회 프로그램가능 메모리 엘리먼트로서 사용하는 단계를 더 포함하고,
    상기 기입 전압은 상기 프로그램 전압보다 더 낮고 상기 제 3 MTJ 를 가역 상태로 진입하게 하는, 방법.
  15. 제 1 항에 있어서,
    상기 프로그램 전압을 인가하는 것은 전자 디바이스에 통합된 프로세서에 응답하는, 방법.
  16. 제 1 자기 터널 접합 (MTJ) 및 제 2 MTJ 를 포함하는 MTJ 비트셀; 및
    상기 제 1 MTJ 및 상기 제 2 MTJ 중 선택된 MTJ 에 프로그램 신호를 인가하여 상기 MTJ 비트셀에서 비가역 상태를 발생시키도록 구성된 프로그래밍 회로를 포함하는, 메모리 디바이스.
  17. 제 16 항에 있어서,
    상기 제 1 MTJ 에 커플링된 제 1 액세스 트랜지스터 및 상기 제 2 MTJ 에 커플링된 제 2 액세스 트랜지스터를 더 포함하는, 메모리 디바이스.
  18. 제 17 항에 있어서,
    상기 제 1 액세스 트랜지스터는, 상기 제 2 액세스 트랜지스터의 산화물 두께와 실질적으로 유사한 산화물 두께를 갖는, 메모리 디바이스.
  19. 제 16 항에 있어서,
    상기 제 1 MTJ 의 셀 값은 상기 제 2 MTJ 의 셀 값에 상보적인, 메모리 디바이스.
  20. 제 16 항에 있어서,
    적어도 하나의 반도체 다이에 통합되는, 메모리 디바이스.
  21. 제 16 항에 있어서,
    상기 메모리 디바이스가 통합되는 셋탑 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 네비게이션 디바이스, 통신 디바이스, 개인용 디지털 보조기 (PDA), 고정식 위치 데이터 유닛, 및 컴퓨터로 이루어진 그룹으로부터 선택된 디바이스를 더 포함하는, 메모리 디바이스.
  22. 데이터 값을 저장하는 수단으로서, 제 1 자기 터널 접합 (MTJ) 및 제 2 MTJ 를 포함하는, 상기 데이터 값을 저장하는 수단; 및
    상기 제 2 MTJ 에 프로그램 전압을 인가하지 않고 상기 제 1 MTJ 에 상기 프로그램 전압을 인가함으로써, 상기 저장하는 수단에서 비가역 상태를 발생시키는 수단을 포함하는, 장치.
  23. 제 22 항에 있어서,
    적어도 하나의 반도체 다이에 통합되는, 장치.
  24. 제 22 항에 있어서,
    상기 저장하는 수단이 통합되는 셋탑 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 네비게이션 디바이스, 통신 디바이스, 개인용 디지털 보조기 (PDA), 고정식 위치 데이터 유닛, 및 컴퓨터로 이루어진 그룹으로부터 선택된 디바이스를 더 포함하는, 장치.
  25. 비트셀의 제 2 자기 터널 접합 (MTJ) 에 프로그램 전압을 인가하지 않고 상기 비트셀의 제 1 MTJ 에 상기 프로그램 전압을 인가함으로써, 상기 비트셀에서 비가역 상태를 발생시키는 제 1 단계; 및
    상기 제 1 MTJ 및 상기 제 2 MTJ 를 상보형 셀 값들로서 유지하는 제 2 단계를 포함하는, 방법
  26. 제 25 항에 있어서,
    상기 제 1 단계 및 상기 제 2 단계는 전자 디바이스에 통합된 프로세서에 의해 수행되는, 방법.
  27. 프로세서에 의해 실행가능한 명령들을 저장하는 컴퓨터 판독가능한 유형의 매체로서,
    상기 명령들은,
    비트셀의 제 2 자기 터널 접합 (MTJ) 에 프로그램 전압을 인가하지 않고 상기 비트셀의 제 1 MTJ 에 상기 프로그램 전압을 인가함으로써, 상기 비트셀에서 비가역 상태를 발생시키도록
    상기 프로세서에 의해 실행가능한 명령들을 포함하는, 컴퓨터 판독가능한 유형의 매체.
  28. 제 27 항에 있어서,
    상기 프로세서는,
    셋탑 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 네비게이션 디바이스, 통신 디바이스, 개인용 디지털 보조기 (PDA), 고정식 위치 데이터 유닛, 및 컴퓨터로 이루어진 그룹으로부터 선택된 디바이스에 통합되는, 컴퓨터 판독가능한 유형의 매체.
  29. 반도체 디바이스의 적어도 하나의 물리 특성을 나타내는 디자인 정보를 수신하는 단계로서, 상기 반도체 디바이스는 제 1 자기 터널 접합 (MTJ) 과 제 2 MTJ 를 포함하는 MTJ 비트셀; 및 상기 비트셀의 상기 제 1 MTJ 및 상기 제 2 MTJ 중 선택된 MTJ 에 프로그램 신호를 인가함으로써 상기 비트셀에서 비가역 상태를 발생시키도록 구성된 프로그래밍 회로를 포함하는, 상기 디자인 정보를 수신하는 단계;
    상기 디자인 정보를 변환하여 파일 포맷과 부합시키는 단계; 및
    상기 변환된 디자인 정보를 포함하는 데이터 파일을 발생시키는 단계를 포함하는, 방법.
  30. 제 29 항에 있어서,
    상기 데이터 파일은 GDSII 포맷을 포함하는, 방법.
  31. 제 29 항에 있어서,
    상기 데이터 파일은 GERBER 포맷을 포함하는, 방법.
  32. 반도체 디바이스에 대응하는 디자인 정보를 포함하는 데이터 파일을 수신하는 단계; 및
    상기 디자인 정보에 따라 상기 반도체 디바이스를 제조하는 단계를 포함하고,
    상기 반도체 디바이스는,
    제 1 자기 터널 접합 (MTJ) 과 제 2 MTJ 를 포함하는 MTJ 비트셀; 및
    상기 비트셀의 상기 제 1 MTJ 및 상기 제 2 MTJ 중 선택된 MTJ 에 프로그램 신호를 인가함으로써 상기 비트셀에서 비가역 상태를 발생시키도록 구성된 프로그래밍 회로를 포함하는, 방법.
  33. 제 32 항에 있어서,
    상기 데이터 파일은 GDSII 포맷을 갖는, 방법.
  34. 제 32 항에 있어서,
    상기 데이터 파일은 GERBER 포맷을 갖는, 방법.
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