JP2016167329A - 不揮発性半導体メモリ - Google Patents
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Abstract
【解決手段】実施形態に係わる不揮発性半導体メモリは、基板領域Sub(m-1)と、メモリセルMC、及び、制御端子がワード線WL(i-1)に接続され、基板領域Sub(m-1)をチャネルとし、メモリセルMCに読み出し電流又は書き込み電流を供給するアクセストランジスタAT、を含む、基板領域Sub(m-1)内のセルユニットCU-Lと、読み出し電流がメモリセルMCに供給されるとき、基板領域Sub(m-1)を第1の基板電位に設定し、書き込み電流がメモリセルMCに供給されるとき、基板領域Sub(m-1)を第1の基板電位とは異なる第2の基板電位に設定する基板電位生成回路と、を備える。
【選択図】図2
Description
図1は、不揮発性半導体メモリの主要部を示している。
図2は、メモリセルアレイのレイアウトの第1の実施例を示している。
第2の実施例は、第1の実施例の変形例である。このため、第2の実施例において、第1の実施例と同じ要素には同じ符号を付すことにより、その詳細な説明を省略する。
第3の実施例は、第1の実施例の変形例である。このため、第3の実施例において、第1の実施例と同じ要素には同じ符号を付すことにより、その詳細な説明を省略する。
第4の実施例は、第1乃至第3の実施例の応用例である。このため、第4の実施例において、第1乃至第3の実施例と同じ要素には同じ符号を付すことにより、その詳細な説明を省略する。また、以下では、本例を第1の実施例に応用した場合を説明する。
上述の第1乃至第4の実施例に係わる不揮発性半導体メモリの動作例を説明する。
図8は、読み出し時の動作波形の第1の例を示している。
この動作波形は、図3A及び図3Bの不揮発性半導体メモリに基づく。
第2の例は、第1の例の変形例である。ここでは、第1の例と異なる部分を説明し、第1の例と同じ部分については、その説明を省略する。
図10は、書き込み時の動作波形の例を示している。
この動作波形は、図3A及び図3Bの不揮発性半導体メモリに基づく。
デバイス構造の例を説明する。
上述の各実施例は、階層ビット線構造の不揮発性半導体メモリに適用可能である。
k個のサブアレイ(ブロック)MAT0, MAT1, …MAT(k-1)は、例えば、第2の方向に並んで配置される。但し、kは、2以上の自然数である。
周辺回路16a,16bは、サブアレイMAT(k-1)の第2の方向の両端にそれぞれ配置される。即ち、サブアレイMAT(k-1)は、周辺回路16a,16bの間に配置される。
携帯情報端末に用いられるプロセッサは、低消費電力であることが求められる。プロセッサの低消費電力化の方法の1つとして、待機電力の大きいSRAM(Static Random Access Memory)ベースのキャッシュメモリを、不揮発性素子を用いた不揮発性半導体メモリで置き換える方法がある。
以上、実施例によれば、書き込みエラーと読み出し時の誤書き込みを防止できる。
Claims (13)
- 半導体基板と、
前記半導体基板内の第1の基板領域と、
第1のメモリセル、及び、制御端子が第1のワード線に接続され、前記第1の基板領域をチャネルとし、前記第1のメモリセルに読み出し電流又は書き込み電流を供給する第1のトランジスタ、を含む、前記第1の基板領域内の第1のセルユニットと、
前記読み出し電流が前記第1のメモリセルに供給されるとき、前記第1の基板領域を第1の基板電位に設定し、前記書き込み電流が前記第1のメモリセルに供給されるとき、前記第1の基板領域を前記第1の基板電位とは異なる第2の基板電位に設定する基板電位生成回路と、
を具備する不揮発性半導体メモリ。 - 前記第1の基板領域は、P型であり、前記第1のトランジスタは、Nチャネル型FETであり、前記第1及び第2の基板電位は、プラス電位であり、前記第2の基板電位の絶対値は、前記第1の基板電位の絶対値よりも大きい、請求項1に記載の不揮発性半導体メモリ。
- 前記読み出し電流又は前記書き込み電流により前記第1のメモリセルの読み出し又は書き込みが完了した後、前記基板電位生成回路は、前記第1の基板領域をマイナス電位に設定する、請求項2に記載の不揮発性半導体メモリ。
- 前記第1の基板領域は、N型であり、前記第1のトランジスタは、Pチャネル型FETであり、前記第1及び第2の基板電位は、マイナス電位であり、前記第2の基板電位の絶対値は、前記第1の基板電位の絶対値よりも大きい、請求項1に記載の不揮発性半導体メモリ。
- 前記読み出し電流又は前記書き込み電流により前記第1のメモリセルの読み出し又は書き込みが完了した後、前記基板電位生成回路は、前記第1の基板領域をプラス電位に設定する、請求項4に記載の不揮発性半導体メモリ。
- 前記基板電位生成回路は、前記第1の基板領域を前記第1又は第2の基板電位に設定した後、前記第1の基板領域を前記第1及び第2の基板電位とは異なる第3の基板電位に設定する、請求項1乃至5のいずれか1項に記載の不揮発性半導体メモリ。
- 前記半導体基板内の、前記第1の基板領域と電気的に分離された第2の基板領域と、
第2のメモリセル、及び、制御端子が第2のワード線に接続され、前記第2の基板領域をチャネルとし、前記第2のメモリセルに前記読み出し電流又は前記書き込み電流を供給する第2のトランジスタ、を含む、前記第2の基板領域内の第2のセルユニットと、
をさらに具備し、
前記読み出し電流又は前記書き込み電流が前記第1のメモリセルに供給されるとき、前記第2の基板領域は、前記第3の基板電位に設定される、
請求項6に記載の不揮発性半導体メモリ。 - 制御端子が前記第1のワード線に接続され、前記第1又は第2の基板電位を前記第1の基板領域へ転送するスイッチ素子をさらに具備する、請求項1乃至7のいずれか1項に記載の不揮発性半導体メモリ。
- 前記第1及び第2のメモリセルの各々は、不変の磁化を持つ第1の磁性層と、可変の磁化を持つ第2の磁性層と、前記第1及び第2の磁性層間の非磁性層と、を備える、請求項1乃至8のいずれか1項に記載の不揮発性半導体メモリ。
- 半導体基板と、
前記半導体基板内の第1の基板領域と、
第1のメモリセル、及び、制御端子が第1のワード線に接続され、前記第1の基板領域をチャネルとし、前記第1のメモリセルに読み出し電流又は書き込み電流を供給する第1のトランジスタ、を含む、前記第1の基板領域内の第1のセルユニットと、
制御端子が前記第1のワード線に接続され、前記読み出し電流又は前記書き込み電流が前記第1のメモリセルに供給されるとき、前記第1のワード線の電位を前記第1の基板領域へ転送するスイッチ素子と、
を具備する不揮発性半導体メモリ。 - 前記第1の基板領域は、P型であり、前記第1のトランジスタは、Nチャネル型FETであり、前記第1のワード線の電位は、プラス電位である、請求項10に記載の不揮発性半導体メモリ。
- 前記第1の基板領域は、N型であり、前記第1のトランジスタは、Pチャネル型FETであり、前記第1のワード線の電位は、マイナス電位である、請求項10に記載の不揮発性半導体メモリ。
- 前記半導体基板内の、前記第1の基板領域と電気的に分離された第2の基板領域と、
第2のメモリセル、及び、制御端子が第2のワード線に接続され、前記第2の基板領域をチャネルとし、前記第2のメモリセルに前記読み出し電流又は前記書き込み電流を供給する第2のトランジスタ、を含む、前記第2の基板領域内の第2のセルユニットと、
をさらに具備し、
前記読み出し電流又は前記書き込み電流が前記第1のメモリセルに供給されるとき、前記第2の基板領域は、前記第1のワード線の電位とは異なる電位に設定される、
請求項10に記載の不揮発性半導体メモリ。
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