JP2700573B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2700573B2 JP2700573B2 JP1058453A JP5845389A JP2700573B2 JP 2700573 B2 JP2700573 B2 JP 2700573B2 JP 1058453 A JP1058453 A JP 1058453A JP 5845389 A JP5845389 A JP 5845389A JP 2700573 B2 JP2700573 B2 JP 2700573B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路、特に一つの入力信号に対し
て互いに相補関係にある二つの出力信号を発生し、TTL
レベルの信号振幅をMOS回路の信号振幅に変換する入力
バッファ回路を有する半導体集積回路に関する。
て互いに相補関係にある二つの出力信号を発生し、TTL
レベルの信号振幅をMOS回路の信号振幅に変換する入力
バッファ回路を有する半導体集積回路に関する。
一般に、一つの入力信号に対して互いに相補関係にあ
る二つの出力信号を発生する入力バッファ回路は、入力
レベル変換回路部とこの入力レベル変換回路部の出力に
応動するドライバ回路部から構成される。さらに、前記
ドライバ回路部は、入力レベル変換回路部の出力信号に
対して非反転の信号を出力する非反転バッファ回路と、
これに並設し反転の信号を出力する反転バッファ回路か
ら構成されている。
る二つの出力信号を発生する入力バッファ回路は、入力
レベル変換回路部とこの入力レベル変換回路部の出力に
応動するドライバ回路部から構成される。さらに、前記
ドライバ回路部は、入力レベル変換回路部の出力信号に
対して非反転の信号を出力する非反転バッファ回路と、
これに並設し反転の信号を出力する反転バッファ回路か
ら構成されている。
第２図はこのような入力バッファ回路を示すものであ
り、入力信号Aiが入力されるインバータ201の出力がさ
らにインバータ202、203を介して出力信号ｉが、前記
インバータ201の出力がインバータ204を介して出力信号
aiが出力されるようになっている。
り、入力信号Aiが入力されるインバータ201の出力がさ
らにインバータ202、203を介して出力信号ｉが、前記
インバータ201の出力がインバータ204を介して出力信号
aiが出力されるようになっている。
そしてこのような入力バッファ回路において、入力信
号AiがLowレベルの場合、出力信号aiは、‘Low'レベ
ル、出力信号ｉは‘High'レベルとなる。なお、第２
図に示すインバータ201、202、203は１個のPMOSトラン
ジスタと１個のNMOSトランジスタとが相補接続されて構
成されている。
号AiがLowレベルの場合、出力信号aiは、‘Low'レベ
ル、出力信号ｉは‘High'レベルとなる。なお、第２
図に示すインバータ201、202、203は１個のPMOSトラン
ジスタと１個のNMOSトランジスタとが相補接続されて構
成されている。
しかしながら、同図に示すことから明らかなように、
出力信号ｉを出力するドライバ回路は、２つのインバ
ータ202、203を接続した構成となり、出力信号aiを出力
するドライバ回路より一段インバータが多い構成とな
る。
出力信号ｉを出力するドライバ回路は、２つのインバ
ータ202、203を接続した構成となり、出力信号aiを出力
するドライバ回路より一段インバータが多い構成とな
る。
このため、入力信号に対する出力信号の遅延時間tpd
は出力信号ai側より出力信号ｉ側の方がインバータ１
段分大きくなる。したがって、メモリシステムに内蔵さ
れたバッファ回路として考えた場合、反転信号と非反転
信号との両者の間に遅延時間の差があると入力バッファ
回路の後段に接続されるデコーダ回路は遅い方の信号で
動作することになり、入力バッファ回路の高速化に対し
て大きな障害となっている。また、両者の遅延時間の差
は、デコーダ回路でハザードを発生させ回路動作に悪影
響を及ぼすおそれがある。
は出力信号ai側より出力信号ｉ側の方がインバータ１
段分大きくなる。したがって、メモリシステムに内蔵さ
れたバッファ回路として考えた場合、反転信号と非反転
信号との両者の間に遅延時間の差があると入力バッファ
回路の後段に接続されるデコーダ回路は遅い方の信号で
動作することになり、入力バッファ回路の高速化に対し
て大きな障害となっている。また、両者の遅延時間の差
は、デコーダ回路でハザードを発生させ回路動作に悪影
響を及ぼすおそれがある。
そこで、特開昭60−142618号公報に記載されているよ
うに、入力レベル変換部を第２図に示すものよりも１段
多い２段構成（CMOSインバータ２段）にしたものが提案
されている。これは、前記レベル変換部における１段目
のCMOSインバータ回路の論理閾値電圧VLTHは、入力信号
（通常動作では、‘Low':0〔Ｖ〕，‘High':3〔Ｖ〕）
の振幅の中間値に設定しなければならないことにある。
ここで、CMOSインバータの論理閾値V1thは、例えば、柳
井、永田共著「集積回路工学（２）」（コロナ社 昭和
54年６月20日発行）第94頁〜第125頁に記載されている
ように、（１）式で表される。
うに、入力レベル変換部を第２図に示すものよりも１段
多い２段構成（CMOSインバータ２段）にしたものが提案
されている。これは、前記レベル変換部における１段目
のCMOSインバータ回路の論理閾値電圧VLTHは、入力信号
（通常動作では、‘Low':0〔Ｖ〕，‘High':3〔Ｖ〕）
の振幅の中間値に設定しなければならないことにある。
ここで、CMOSインバータの論理閾値V1thは、例えば、柳
井、永田共著「集積回路工学（２）」（コロナ社 昭和
54年６月20日発行）第94頁〜第125頁に記載されている
ように、（１）式で表される。
Vlth＝（Vcc＋Vtp＋Vtnβｒ0.5）／（１＋βｒ0.5 ……（１） Vcc:電源電圧 Vtp:PMOSの閾値電圧 Vtn:NMOSの閾値電圧 βｒ＝βn/βｐ βｎ＝Kn（Wn/Ln）:NMOSのチャンネルコンダクタンス βｐ＝Kp（Wp/Lp）:PMOSのチャンネルコンダクタンス Kn,Kp:NMOS,PMOSの素子定数 Wn,Wp:NMOS,PMOSのチャンネル幅 Ln,Lp:NMOS,PMOSのチャンネル長 （１）式より、上記のような閾値Vlthとなるように、
CMOSインバータのPMOSおよびNMOSトランジスタのゲート
幅またはゲート長さを調節してβｒを大きな値に設定す
る必要がある。ちなみに、Vlth＝1.5Vにするには、PMOS
の駆動電流に対してNMOSの駆動電流を数倍程度大きな値
にしなければならない。
CMOSインバータのPMOSおよびNMOSトランジスタのゲート
幅またはゲート長さを調節してβｒを大きな値に設定す
る必要がある。ちなみに、Vlth＝1.5Vにするには、PMOS
の駆動電流に対してNMOSの駆動電流を数倍程度大きな値
にしなければならない。
PMOSの駆動電流に対してNMOSの駆動電流を数倍程度大
きくすると、PMOSがオンとなってインバータの出力信号
が“High"になりときよりも、NMOSがオンとなってイン
バータの出力信号が“Low"になるときの方が駆動電流が
多く流れる。このため、CMOSインバータ回路の出力信号
は、“High"から“Low"に変化する場合よりも、“Low"
から“High"に変化する場合の方が極端に遅くなる。こ
の速度の違いは高速化の障害になるばかりでなく、上述
のデコーダ回路でのハザードの原因にもなる。そのた
め、通常、レベル変換回路は、１段目のインバータ回路
での‘Low'から‘High'へ変化する時間と‘High'から
‘Low'へ変化する時間の違いを無くすため、さらに１段
のインバータ回路を設け、計２段の構成としている。
きくすると、PMOSがオンとなってインバータの出力信号
が“High"になりときよりも、NMOSがオンとなってイン
バータの出力信号が“Low"になるときの方が駆動電流が
多く流れる。このため、CMOSインバータ回路の出力信号
は、“High"から“Low"に変化する場合よりも、“Low"
から“High"に変化する場合の方が極端に遅くなる。こ
の速度の違いは高速化の障害になるばかりでなく、上述
のデコーダ回路でのハザードの原因にもなる。そのた
め、通常、レベル変換回路は、１段目のインバータ回路
での‘Low'から‘High'へ変化する時間と‘High'から
‘Low'へ変化する時間の違いを無くすため、さらに１段
のインバータ回路を設け、計２段の構成としている。
しかし、レベル変換回路を２段のインバータ回路で構
成したのでは、１段のものよりも信号の伝送に時間を要
し、高速化を図ることができなくなる。なお、特開昭62
−122322号公報に記載されているように、レベル変換回
路をBiCMO回路で構成することも考えられるが、レベル
変換回路の入力側をバイポーラトランジスタで構成した
のでは、入力側のバイポーラトランジスタを駆動するた
めに電流を流さなければならず、消費電力が増加するこ
とになる。
成したのでは、１段のものよりも信号の伝送に時間を要
し、高速化を図ることができなくなる。なお、特開昭62
−122322号公報に記載されているように、レベル変換回
路をBiCMO回路で構成することも考えられるが、レベル
変換回路の入力側をバイポーラトランジスタで構成した
のでは、入力側のバイポーラトランジスタを駆動するた
めに電流を流さなければならず、消費電力が増加するこ
とになる。
本発明の目的は、入力信号のレベルを変換する回路を
１段で構成しても、消費電力が増加することなく、入力
信号のレベル変換に伴って生成される反転信号と非反転
信号との間に生じる遅延時間の差を零に抑制することが
できる半導体集積回路を提供することにある。
１段で構成しても、消費電力が増加することなく、入力
信号のレベル変換に伴って生成される反転信号と非反転
信号との間に生じる遅延時間の差を零に抑制することが
できる半導体集積回路を提供することにある。
このような目的を達成するために、本発明は、入力信
号に応答して入力信号のレベルを変換する入力レベル変
換回路（101）と、この入力レベル変換回路（101）の出
力信号に応答してその反転信号を反転出力端子から出力
する非反転バッファ回路（102）と、この非反転バッフ
ァ回路（102）に併設されて前記入力レベル変換回路（1
01）の出力信号に応答してその反転信号を非反転出力端
子から出力する反転バッファ回路（103）とから構成さ
れる入力バッファ回路を備えた半導体集積回路におい
て、前記入力レベル変換回路（101）は、１段のBiCMOS
回路で構成され、前記BiCOS回路の入力部は、一対のゲ
ートが互いに接続されて該ゲートに入力された入力信号
のレベルにより相補駆動して前記入力信号の極性を反転
した反転信号を出力する第１のCMOSトランジスタ（M2、
M3）を備えて構成され、前記BiCMOS回路の出力部は、前
記入力部の一方のMOSトランジスタの導通による反転信
号をベースで受けてその反転信号をそのまま増幅してエ
ミッタから出力する第１のバイポーラトランジスタ（Q
1）と、前記第１のバイポーラトランジスタ（Q1）のエ
ミッタにドレインが接続されかつ前記第１のCMOSトラン
ジスタ（M2、M3）の一対のゲートにゲートが接続され該
ゲートに入力された前記入力信号のレベルにより前記第
１のバイポーラトランジスタ（Q1）と相補駆動して前記
第１のバイポーラトランジスタ（Q1）の出力信号と同じ
極性の信号を前記ドレインから出力する第１のMOSトラ
ンジスタ（M4）とを備えて構成されてなり、 前記非反転バッファ回路（102）は、前記第１のバイ
ポーラトランジスタ（Q1）のエミッタにベースが接続さ
れて該ベースへの入力信号をそのまま増幅してエミッタ
から前記反転出力端子に出力する第２のバイポーラトラ
ンジスタ（Q2）と、前記第１のバイポーラトランジスタ
（Q1）のエミッタに一対のゲートが接続されて該ゲート
に入力された入力信号のレベルにより相補駆動して前記
第１のバイポーラトランジスタ（Q1）の出力信号とは異
なる極性の信号を出力する第２のCMOSトランジスタ（M
6、M7）と、該第２のCMOSトランジスタ（M6、M7）の出
力信号をベースで受けてその信号を反転増幅してコレク
タから出力する第３のバイポーラトランジスタ（Q3）
と、前記第２のバイポーラトランジスタ（Q2）のコレク
タにドレインが接続されベースにソースが接続された第
２のMOSトランジスタ（M5）と、前記第３のバイポーラ
トランジスタ（Q3）のコレクタにドレインが接続され前
記第３のバイポーラトランジスタ（Q3）のベースにソー
スが接続された第３のMOSトランジスタ（M8）とを備
え、前記第２のCMOSトランジスタ（M6、M7）の一方のソ
ースが前記第３のバイポーラトランジスタ（Q3）のコレ
クタとともに前記反転出力端子に接続され、前記第２の
CMOSトランジスタ（M6、M7）のドレインが互いに接続さ
れ、前記第２のCMOSトランジスタ（M6、M7）の他方のソ
ースが接地されてなり、 前記反転バッファ回路（103）は、前記第１のバイポ
ーラトランジスタ（Q1）のエミッタに一対のゲートが接
続されて該ゲートへの入力信号のレベルにより相補駆動
して前記第１のバイポーラトランジスタ（Q1）の出力信
号とは異なる極性の信号を出力する第３のCMOSトランジ
スタ（M9、M10）と、該第３のCMOSトランジスタ（M9、M
10）の出力信号をベースで受けてその信号をそのまま増
幅してエミッタから出力する第４のバイポーラトランジ
スタ（Q4）と、前記第１のバイポーラトランジスタ（Q
1）のベースにゲートが接続された第３のMOSトランジス
タ（M11）と、該第３のMOSトランジスタ（M11）と相補
駆動するトランジスタとして前記第３のMOSトランジス
タ（M11）に直列接続された第４のMOSトランジスタ（M1
2）と、前記第３のMOSトランジスタ（M11）と前記第４
のMOSトランジスタ（M12）のドレインの接続点にベース
が接続されて該ベースに入力された信号を反転増幅して
コレクタから前記非反転出力端子に出力する第５のバイ
ポーラトランジスタ（Q5）とを備え、前記第３のCMOSト
ランジスタ（M9、M10）の一方のソースが前記第４のバ
イポーラトランジスタ（Q4）のコレクタとともに電源端
子に接続され、前記第３のCMOSトランジスタ（M9、M1
0）のドレインが互いに接続され、前記第３のCMOSトラ
ンジスタ（M9、M10）の他方のソースが接地され、前記
第３のMOSトランジスタ（M11）のソースが前記第５のバ
イポーラトランジスタ（Q5）のコレクタとともに前記非
反転出力端子に接続され、前記第４のMOSトランジスタ
（M12）のソースが前記第５のバイポーラトランジスタ
（Q5）のエミッタとともに接地され、前記第４のMOSト
ランジスタ（M12）のゲートが前記第４のバイポーラト
ランジスタ（Q4）のベースに接続された前記第１のMOS
トランジスタ（M5）のゲートおよび前記第２のMOSトラ
ンジスタ（M8）のゲートに接続されてなることを特徴と
する半導体集積回路を構成したものである。
号に応答して入力信号のレベルを変換する入力レベル変
換回路（101）と、この入力レベル変換回路（101）の出
力信号に応答してその反転信号を反転出力端子から出力
する非反転バッファ回路（102）と、この非反転バッフ
ァ回路（102）に併設されて前記入力レベル変換回路（1
01）の出力信号に応答してその反転信号を非反転出力端
子から出力する反転バッファ回路（103）とから構成さ
れる入力バッファ回路を備えた半導体集積回路におい
て、前記入力レベル変換回路（101）は、１段のBiCMOS
回路で構成され、前記BiCOS回路の入力部は、一対のゲ
ートが互いに接続されて該ゲートに入力された入力信号
のレベルにより相補駆動して前記入力信号の極性を反転
した反転信号を出力する第１のCMOSトランジスタ（M2、
M3）を備えて構成され、前記BiCMOS回路の出力部は、前
記入力部の一方のMOSトランジスタの導通による反転信
号をベースで受けてその反転信号をそのまま増幅してエ
ミッタから出力する第１のバイポーラトランジスタ（Q
1）と、前記第１のバイポーラトランジスタ（Q1）のエ
ミッタにドレインが接続されかつ前記第１のCMOSトラン
ジスタ（M2、M3）の一対のゲートにゲートが接続され該
ゲートに入力された前記入力信号のレベルにより前記第
１のバイポーラトランジスタ（Q1）と相補駆動して前記
第１のバイポーラトランジスタ（Q1）の出力信号と同じ
極性の信号を前記ドレインから出力する第１のMOSトラ
ンジスタ（M4）とを備えて構成されてなり、 前記非反転バッファ回路（102）は、前記第１のバイ
ポーラトランジスタ（Q1）のエミッタにベースが接続さ
れて該ベースへの入力信号をそのまま増幅してエミッタ
から前記反転出力端子に出力する第２のバイポーラトラ
ンジスタ（Q2）と、前記第１のバイポーラトランジスタ
（Q1）のエミッタに一対のゲートが接続されて該ゲート
に入力された入力信号のレベルにより相補駆動して前記
第１のバイポーラトランジスタ（Q1）の出力信号とは異
なる極性の信号を出力する第２のCMOSトランジスタ（M
6、M7）と、該第２のCMOSトランジスタ（M6、M7）の出
力信号をベースで受けてその信号を反転増幅してコレク
タから出力する第３のバイポーラトランジスタ（Q3）
と、前記第２のバイポーラトランジスタ（Q2）のコレク
タにドレインが接続されベースにソースが接続された第
２のMOSトランジスタ（M5）と、前記第３のバイポーラ
トランジスタ（Q3）のコレクタにドレインが接続され前
記第３のバイポーラトランジスタ（Q3）のベースにソー
スが接続された第３のMOSトランジスタ（M8）とを備
え、前記第２のCMOSトランジスタ（M6、M7）の一方のソ
ースが前記第３のバイポーラトランジスタ（Q3）のコレ
クタとともに前記反転出力端子に接続され、前記第２の
CMOSトランジスタ（M6、M7）のドレインが互いに接続さ
れ、前記第２のCMOSトランジスタ（M6、M7）の他方のソ
ースが接地されてなり、 前記反転バッファ回路（103）は、前記第１のバイポ
ーラトランジスタ（Q1）のエミッタに一対のゲートが接
続されて該ゲートへの入力信号のレベルにより相補駆動
して前記第１のバイポーラトランジスタ（Q1）の出力信
号とは異なる極性の信号を出力する第３のCMOSトランジ
スタ（M9、M10）と、該第３のCMOSトランジスタ（M9、M
10）の出力信号をベースで受けてその信号をそのまま増
幅してエミッタから出力する第４のバイポーラトランジ
スタ（Q4）と、前記第１のバイポーラトランジスタ（Q
1）のベースにゲートが接続された第３のMOSトランジス
タ（M11）と、該第３のMOSトランジスタ（M11）と相補
駆動するトランジスタとして前記第３のMOSトランジス
タ（M11）に直列接続された第４のMOSトランジスタ（M1
2）と、前記第３のMOSトランジスタ（M11）と前記第４
のMOSトランジスタ（M12）のドレインの接続点にベース
が接続されて該ベースに入力された信号を反転増幅して
コレクタから前記非反転出力端子に出力する第５のバイ
ポーラトランジスタ（Q5）とを備え、前記第３のCMOSト
ランジスタ（M9、M10）の一方のソースが前記第４のバ
イポーラトランジスタ（Q4）のコレクタとともに電源端
子に接続され、前記第３のCMOSトランジスタ（M9、M1
0）のドレインが互いに接続され、前記第３のCMOSトラ
ンジスタ（M9、M10）の他方のソースが接地され、前記
第３のMOSトランジスタ（M11）のソースが前記第５のバ
イポーラトランジスタ（Q5）のコレクタとともに前記非
反転出力端子に接続され、前記第４のMOSトランジスタ
（M12）のソースが前記第５のバイポーラトランジスタ
（Q5）のエミッタとともに接地され、前記第４のMOSト
ランジスタ（M12）のゲートが前記第４のバイポーラト
ランジスタ（Q4）のベースに接続された前記第１のMOS
トランジスタ（M5）のゲートおよび前記第２のMOSトラ
ンジスタ（M8）のゲートに接続されてなることを特徴と
する半導体集積回路を構成したものである。
また、本発明は、複数のメモリセルが配列されたメモ
リセルアレイと、メモリセルアレイの中の指定のメモリ
セルを選択するための入力信号に応答して反転信号と非
反転信号を出力する複数の入力バッファ回路と、各入力
バッファ回路からの反転信号と非反転信号により指定の
メモリセルを駆動するためのアドレス信号を生成するア
ドレス信号生成回路とを備えた半導体集積回路におい
て、前記各入力バッファ回路を、前記半導体集積回路の
入力バッファ回路で構成したことを特徴としたものであ
る。
リセルアレイと、メモリセルアレイの中の指定のメモリ
セルを選択するための入力信号に応答して反転信号と非
反転信号を出力する複数の入力バッファ回路と、各入力
バッファ回路からの反転信号と非反転信号により指定の
メモリセルを駆動するためのアドレス信号を生成するア
ドレス信号生成回路とを備えた半導体集積回路におい
て、前記各入力バッファ回路を、前記半導体集積回路の
入力バッファ回路で構成したことを特徴としたものであ
る。
このように構成した半導体集積回路は、入力レベル変
換回路からの出力は、ともに１段構成からなる非反転バ
ッファ回路、反転バッファ回路に入力されるようになっ
ていることから、各バッファからの出力に段数の違いに
よる時間遅れの差が生じなくなる。
換回路からの出力は、ともに１段構成からなる非反転バ
ッファ回路、反転バッファ回路に入力されるようになっ
ていることから、各バッファからの出力に段数の違いに
よる時間遅れの差が生じなくなる。
また、レベル変換回路にMOSトランジスタとバイポー
ラトランジスタの複合回路を用いると、CMOSトランジス
タの駆動電流の差をバイポーラトランジスタによって補
償することができるため、１段のCMOSインバータ回路で
生じる出力電位が‘Low'から‘High'へ変化する時間と
‘High'から‘Low'へ変化する時間の違いを無くすこと
ができる。このため、CMOSインバータ回路だけではレベ
ル変換回路が２段構成なのに対して、MOSトランジスタ
とバイポーラトランジスタの複合回路を用いると１段で
構成することができ、入力バッファ回路の遅延時間を小
さくすることができる。さらに、入力レベル変換回路の
入力部は、複数のMOSトランジスタを含む回路から構成
され、出力部を構成するトランジスタのうちMOSトラン
ジスタのゲートが入力部の入力側に接続され、バイポー
ラトランジスタのベースが出力部の出力（MOSトランジ
スタの出力）側に接続されているので、入力部のMOSト
ランジスタや出力部のバイポーラトランジスタに駆動用
の電流を流す必要がなく、消費電力が増大するのを抑制
することができる。
ラトランジスタの複合回路を用いると、CMOSトランジス
タの駆動電流の差をバイポーラトランジスタによって補
償することができるため、１段のCMOSインバータ回路で
生じる出力電位が‘Low'から‘High'へ変化する時間と
‘High'から‘Low'へ変化する時間の違いを無くすこと
ができる。このため、CMOSインバータ回路だけではレベ
ル変換回路が２段構成なのに対して、MOSトランジスタ
とバイポーラトランジスタの複合回路を用いると１段で
構成することができ、入力バッファ回路の遅延時間を小
さくすることができる。さらに、入力レベル変換回路の
入力部は、複数のMOSトランジスタを含む回路から構成
され、出力部を構成するトランジスタのうちMOSトラン
ジスタのゲートが入力部の入力側に接続され、バイポー
ラトランジスタのベースが出力部の出力（MOSトランジ
スタの出力）側に接続されているので、入力部のMOSト
ランジスタや出力部のバイポーラトランジスタに駆動用
の電流を流す必要がなく、消費電力が増大するのを抑制
することができる。
また、CMOSインバータ回路に比べ、MOSトランジスタ
とバイポーラトランジスタの複合回路は負荷容量の増加
に対する遅延時間の増加が小さいため、レベル変換回路
にMOSトランジスタとバイポーラトランジスタの複合回
路を用いると、レベル変換回路の出力に応動するドライ
バ回路にゲート容量の大きいMOSトランジスタを使用す
ることができ、これにより、ドライバ回路の高速化を図
ることができる。
とバイポーラトランジスタの複合回路は負荷容量の増加
に対する遅延時間の増加が小さいため、レベル変換回路
にMOSトランジスタとバイポーラトランジスタの複合回
路を用いると、レベル変換回路の出力に応動するドライ
バ回路にゲート容量の大きいMOSトランジスタを使用す
ることができ、これにより、ドライバ回路の高速化を図
ることができる。
以下、本発明に係る半導体集積回路の実施例を図面を
用いて説明する。
用いて説明する。
まず、第３図は半導体メモリのブロック構成図を示
す。図において、10−1,10−2,10−M,10−Ｍ＋1,10−Ｍ
＋2,10−Ｍ＋Ｎは夫々入力バッファ回路であり、夫々の
入力に対して非反転出力と反転出力を有する。11は行デ
コーダ回路、12は行ドライバ回路であり、メモリセルア
レイ15に行アドレスを与える。13は列デコーダ回路、14
は列ドライバ回路であり、メモリセルアレイ15に列アド
レスを与える。メモリセルアレイ15は2M行×2N列のメモ
リセルがマトリクス状に配列される。なお、行デコーダ
回路11、行ドライバ回路12、列デコーダ回路13、列ドラ
イバ回路14は、各入力バッファ回路からの反転信号と非
反転信号により指定のメモリセルを駆動するためのアド
レス信号を生成するアドレス信号生成回路を構成するよ
うになっている。
す。図において、10−1,10−2,10−M,10−Ｍ＋1,10−Ｍ
＋2,10−Ｍ＋Ｎは夫々入力バッファ回路であり、夫々の
入力に対して非反転出力と反転出力を有する。11は行デ
コーダ回路、12は行ドライバ回路であり、メモリセルア
レイ15に行アドレスを与える。13は列デコーダ回路、14
は列ドライバ回路であり、メモリセルアレイ15に列アド
レスを与える。メモリセルアレイ15は2M行×2N列のメモ
リセルがマトリクス状に配列される。なお、行デコーダ
回路11、行ドライバ回路12、列デコーダ回路13、列ドラ
イバ回路14は、各入力バッファ回路からの反転信号と非
反転信号により指定のメモリセルを駆動するためのアド
レス信号を生成するアドレス信号生成回路を構成するよ
うになっている。
上述した入力バッファ回路10−1,10−2,10−M,10−Ｍ
＋1,10−Ｍ＋2,10−Ｍ＋Ｎは、そのいずれにあっても第
１図に示す回路から構成されている。同図は入力信号Ai
が入力される反転論理回路101と、この反転論理回路101
の出力が入力される非反転論理回路102と、前記反転論
理回路101の出力が入力される反転論理回路103とから構
成されている。前記反転論理回路101,103および非反転
論理回路102はいずれも、バイポーラトランジスタとMOS
トランジスタとから構成される、いわゆるBi−CMOSトラ
ンジスタからなっている。このうち、前記反転論理回路
101はレベル変換回路を構成し、前記非反転論理回路102
および反転論理回路103はドライバ回路を構成するもの
である。
＋1,10−Ｍ＋2,10−Ｍ＋Ｎは、そのいずれにあっても第
１図に示す回路から構成されている。同図は入力信号Ai
が入力される反転論理回路101と、この反転論理回路101
の出力が入力される非反転論理回路102と、前記反転論
理回路101の出力が入力される反転論理回路103とから構
成されている。前記反転論理回路101,103および非反転
論理回路102はいずれも、バイポーラトランジスタとMOS
トランジスタとから構成される、いわゆるBi−CMOSトラ
ンジスタからなっている。このうち、前記反転論理回路
101はレベル変換回路を構成し、前記非反転論理回路102
および反転論理回路103はドライバ回路を構成するもの
である。
そして、このような構成において、前記ドライバ回路
における非反転論理回路102からは出力信号ｉが、ま
た反転論理回路103からは出力信号aiが出力されるよう
になっている。
における非反転論理回路102からは出力信号ｉが、ま
た反転論理回路103からは出力信号aiが出力されるよう
になっている。
このような構成からなる入力バッファ回路における具
体的な回路は第４図に示すように構成されている。同図
において、入力信号AiはＮチャンネルMOSトランジスタM
1と抵抗体R1から構成される入力保護回路に入力される
ようになっている。この入力保護回路の出力はＰチャン
ネルMOSトランジスタM2およびＮチャンネルMOSトランジ
スタM3からなる相補型MOSトランジスタの各ゲートに入
力されるようになっている。この相補型MOSトランジス
タの接続点からの出力はバイポーラトランジスタQ1のベ
ースに入力され、前記バイポーラトランジスタQ1と直列
に接続されたＮチャンネルMOSトランジスタM4のゲート
には前記相補型MOSトランジスタのゲートへの入力と同
じ入力が入力されるようになっている。
体的な回路は第４図に示すように構成されている。同図
において、入力信号AiはＮチャンネルMOSトランジスタM
1と抵抗体R1から構成される入力保護回路に入力される
ようになっている。この入力保護回路の出力はＰチャン
ネルMOSトランジスタM2およびＮチャンネルMOSトランジ
スタM3からなる相補型MOSトランジスタの各ゲートに入
力されるようになっている。この相補型MOSトランジス
タの接続点からの出力はバイポーラトランジスタQ1のベ
ースに入力され、前記バイポーラトランジスタQ1と直列
に接続されたＮチャンネルMOSトランジスタM4のゲート
には前記相補型MOSトランジスタのゲートへの入力と同
じ入力が入力されるようになっている。
なお、前記ＰチャンネルMOSトランジスタのドレイ
ン、バイポーラトランジスタQ1のコレクタにはVcc電源
が接続され、また、前記ＮチャンネルMOSトランジスタM
1のソースおよびゲート、ＮチャンネルMOSトランジスタ
M3のソース、ＮチャンネルMOSトランジスタM4のソース
は接地されている。
ン、バイポーラトランジスタQ1のコレクタにはVcc電源
が接続され、また、前記ＮチャンネルMOSトランジスタM
1のソースおよびゲート、ＮチャンネルMOSトランジスタ
M3のソース、ＮチャンネルMOSトランジスタM4のソース
は接地されている。
以上の構成は第１図における反転論理回路101、すな
わちレベル変換回路を構成しているものである。
わちレベル変換回路を構成しているものである。
次に、前記バイポーラトランジスタQ1とＮチャンネル
MOSトランジスタM4との接続点における入力はバイポー
ラトランジスタQ2のベースに入力されるようになってい
る。さらに前記入力はＰチャンネルMOSトランジスタM6
とＮチャンネルMOSトランジスタM7からなる相補型MOSト
ランジスタの各ゲートに共通に入力されるようになって
いる。前記相補型NOSトランジスタの共通接続点におけ
る出力はバイポーラトランジスタQ3のベースに入力され
るようになっており、このバイポーラトランジスタQ3は
前記バイポーラトランジスタQ2と直列に接続されてい
る。前記バイポーラトランジスタQ2、Q3の共通接続点は
前記ＰチャンネルMOSトランジスタM6のドレインに接続
されているとともに出力端子ｉを構成している。
MOSトランジスタM4との接続点における入力はバイポー
ラトランジスタQ2のベースに入力されるようになってい
る。さらに前記入力はＰチャンネルMOSトランジスタM6
とＮチャンネルMOSトランジスタM7からなる相補型MOSト
ランジスタの各ゲートに共通に入力されるようになって
いる。前記相補型NOSトランジスタの共通接続点におけ
る出力はバイポーラトランジスタQ3のベースに入力され
るようになっており、このバイポーラトランジスタQ3は
前記バイポーラトランジスタQ2と直列に接続されてい
る。前記バイポーラトランジスタQ2、Q3の共通接続点は
前記ＰチャンネルMOSトランジスタM6のドレインに接続
されているとともに出力端子ｉを構成している。
なお、前記バイポーラトランジスタQ2のコレクタには
前記Vcc電源が接続され、また、前記ＮチャンネルMOSト
ランジスタM7のソース、バイポーラトランジスタQ3のエ
ミッタは接地されている。そして、前記Vcc電源とバイ
ポーラトランジスタQ2のベースとの間にはＰチャンネル
MOSトランジスタM5、前記出力端子ｉとバイポーラト
ランジスタQ3のベースとの間にはＮチャンネルMOSトラ
ンジスタM8、が介在され、それらのゲートには、後述す
る回路から入力が供給されるようになっている。
前記Vcc電源が接続され、また、前記ＮチャンネルMOSト
ランジスタM7のソース、バイポーラトランジスタQ3のエ
ミッタは接地されている。そして、前記Vcc電源とバイ
ポーラトランジスタQ2のベースとの間にはＰチャンネル
MOSトランジスタM5、前記出力端子ｉとバイポーラト
ランジスタQ3のベースとの間にはＮチャンネルMOSトラ
ンジスタM8、が介在され、それらのゲートには、後述す
る回路から入力が供給されるようになっている。
以上の構成は第１図における非反転論理回路102を構
成しているものである。
成しているものである。
次に、前記バイポーラトランジスタQ1とＮチャンネル
MOSトランジスタM4の接続点における出力は、Ｐチャン
ネルMOSトランジスタM9NチャンネルMOSトランジスタM10
からなる相補型MOSトランジスタの各ゲートに共通に入
力されるようになっている。この相補型MOSトランジス
タの共通接続点における出力はバイポーラトランジスタ
Q4のベースに入力されるようになっている。一方、バイ
ポーラトランジスタQ1のベースからはＮチャンネルMOS
トランジスタM11のゲートに入力がなされるようになっ
ている。このＮチャンネルMOSトランジスタM11にはＮチ
ャンネルMOSトランジスタM12が直列に接続され、そのゲ
ートには前記バイポーラトランジスタQ4のベースから入
力がなされるようになっている。また、前記Ｐチャンネ
ルMOSトランジスタM5、ＮチャンネルMOSトランジスタM8
の各ゲートには前記バイポーラトランジスタQ4のベース
から入力がなされるようになっている。前記Ｎチャンネ
ルMOSトランジスタM11、ＮチャンネルMOSトランジスタM
12の共通接続点における出力はバイポーラトランジスタ
Q5のベースに入力されるようになっており、このバイポ
ーラトランジスタQ5は前記バイポーラトランジスタQ4と
直列に接続されるようになっている。前記バイポーラト
ランジスタQ4とバイポーラトランジスタQ5との共通接続
点は前記ＮチャンネルMOSトランジスタM11のドレインに
接続されて出力端子aiを構成している。
MOSトランジスタM4の接続点における出力は、Ｐチャン
ネルMOSトランジスタM9NチャンネルMOSトランジスタM10
からなる相補型MOSトランジスタの各ゲートに共通に入
力されるようになっている。この相補型MOSトランジス
タの共通接続点における出力はバイポーラトランジスタ
Q4のベースに入力されるようになっている。一方、バイ
ポーラトランジスタQ1のベースからはＮチャンネルMOS
トランジスタM11のゲートに入力がなされるようになっ
ている。このＮチャンネルMOSトランジスタM11にはＮチ
ャンネルMOSトランジスタM12が直列に接続され、そのゲ
ートには前記バイポーラトランジスタQ4のベースから入
力がなされるようになっている。また、前記Ｐチャンネ
ルMOSトランジスタM5、ＮチャンネルMOSトランジスタM8
の各ゲートには前記バイポーラトランジスタQ4のベース
から入力がなされるようになっている。前記Ｎチャンネ
ルMOSトランジスタM11、ＮチャンネルMOSトランジスタM
12の共通接続点における出力はバイポーラトランジスタ
Q5のベースに入力されるようになっており、このバイポ
ーラトランジスタQ5は前記バイポーラトランジスタQ4と
直列に接続されるようになっている。前記バイポーラト
ランジスタQ4とバイポーラトランジスタQ5との共通接続
点は前記ＮチャンネルMOSトランジスタM11のドレインに
接続されて出力端子aiを構成している。
なお、ＰチャンネルMOSトランジスタM9のドレイン、
バイポーラトランジスタQ4のコレクタはVcc電源に接続
され、またＮチャンネルMOSトランジスタM10のソース、
ＮチャンネルMOSトランジスタM12のソース、バイポーラ
トランジスタQ5のエミッタは接地されている。
バイポーラトランジスタQ4のコレクタはVcc電源に接続
され、またＮチャンネルMOSトランジスタM10のソース、
ＮチャンネルMOSトランジスタM12のソース、バイポーラ
トランジスタQ5のエミッタは接地されている。
以上の構成は第１図における反転論理回路103を構成
しているものである。
しているものである。
以下、このように構成した入力バッファ回路の動作を
以下説明する。
以下説明する。
入力信号が‘High'レベルの場合、ＰチャンネルMOSト
ランジスタM2はOFF、ＮチャンネルMOSトランジスタM3は
ONとなり、バイポーラトランジスタQ1がOFF、Ｎチャン
ネルMOSトランジスタM4がONとなることによってレベル
変換回路の出力 は‘Low'レベルとなる。これより、ＰチャンネルMOSト
ランジスタM6:ON、ＮチャンネルMOSトランジスタM7:OFF
となり、また、ＰチャンネルMOSトランジスタM9、Ｎチ
ャンネルMOSトランジスタM10は相補型MOSインバータと
なっていることからノードは‘High'レベルとなり、
ノードからゲート信号を受けているＰチャンネルMOS
トランジスタM5はOFF、ＮチャンネルMOSトランジスタ
M8:ONとなり、バイポーラトランジスタQ2:OFF、バイポ
ーラトランジスタQ3:ONとなることから出力端子ｉか
らの出力信号ｉは‘Low'レベルとなる。出力信号aiに
関しても同様な考えから、ＰチャンネルMOSトランジス
タM3:ON、ＮチャンネルMOSトランジスタM10:OFF、Ｎチ
ャンネルMOSトランジスタM11:OFF、ＮチャンネルMOSト
ランジスタM12:ONとなり、バイポーラトランジスタQ4:O
N、バイポーラトランジスタQ5:OFFとなることから出力
端子aiからの出力信号aiは‘High'レベルとなる。さら
に、入力信号が‘Low'レベルの場合は、MOSトランジス
タおよびバイポーラトランジスタは上記と逆の動作とな
り、出力信号ｉは‘High'、aiは、‘Low'レベルとな
る。
ランジスタM2はOFF、ＮチャンネルMOSトランジスタM3は
ONとなり、バイポーラトランジスタQ1がOFF、Ｎチャン
ネルMOSトランジスタM4がONとなることによってレベル
変換回路の出力 は‘Low'レベルとなる。これより、ＰチャンネルMOSト
ランジスタM6:ON、ＮチャンネルMOSトランジスタM7:OFF
となり、また、ＰチャンネルMOSトランジスタM9、Ｎチ
ャンネルMOSトランジスタM10は相補型MOSインバータと
なっていることからノードは‘High'レベルとなり、
ノードからゲート信号を受けているＰチャンネルMOS
トランジスタM5はOFF、ＮチャンネルMOSトランジスタ
M8:ONとなり、バイポーラトランジスタQ2:OFF、バイポ
ーラトランジスタQ3:ONとなることから出力端子ｉか
らの出力信号ｉは‘Low'レベルとなる。出力信号aiに
関しても同様な考えから、ＰチャンネルMOSトランジス
タM3:ON、ＮチャンネルMOSトランジスタM10:OFF、Ｎチ
ャンネルMOSトランジスタM11:OFF、ＮチャンネルMOSト
ランジスタM12:ONとなり、バイポーラトランジスタQ4:O
N、バイポーラトランジスタQ5:OFFとなることから出力
端子aiからの出力信号aiは‘High'レベルとなる。さら
に、入力信号が‘Low'レベルの場合は、MOSトランジス
タおよびバイポーラトランジスタは上記と逆の動作とな
り、出力信号ｉは‘High'、aiは、‘Low'レベルとな
る。
このように構成した入力バッファ回路は、第１図の反
転論理回路101に相当する入力レベル変換回路からの出
力は、それぞれ構成が極めて近似する非反転論理回路10
2、反転論理回路103を経て出力されることから、出力信
号ｉ、aiをほぼ同時刻に得られるようになり、従来の
ように遅れた信号を基準とすることがなく、したがっ
て、高速化を図ることができる。
転論理回路101に相当する入力レベル変換回路からの出
力は、それぞれ構成が極めて近似する非反転論理回路10
2、反転論理回路103を経て出力されることから、出力信
号ｉ、aiをほぼ同時刻に得られるようになり、従来の
ように遅れた信号を基準とすることがなく、したがっ
て、高速化を図ることができる。
また、上述した回路は高速化のためにレベル変換回路
とドライバ回路の間、２つのドライバ回路の間の結線の
仕方に工夫が施されている。すなわち、非反転信号aiを
出力するドライバ回路内のＮチャンネルMOSトランジス
タM11のゲートは、レベル変換回路内のノードにつな
がっている。これは、レベル変換回路内の出力 より遅延時間が小さいからゲート信号を取ることによ
って、非反転信号aiの電位が‘High'から‘Low'へ変化
するのに要する時間を小さくすることができる。さら
に、反転信号ｉを出力するドライバ回路内のＰチャン
ネルMOSトランジスタM5のゲートは、非反転信号aiを出
力するドライバ回路内のノードから信号を取り、Ｐチ
ャンネルMOSトランジスタM5は、ノード の電位が‘Low'から‘High'へ変化する補助的な働きを
している。このＰチャンネルMOSトランジスタM5の働き
により、 の電位が‘Low'から‘High'へ変化するのに要する時間
は小さくなり、このことは の信号を受けているインバータ（M9、M10）の出力の
電位が‘High'から‘Low'へ変化する時間も小さくす
る。このように、ＰチャンネルMOSトランジスタM5はド
ライバ回路内でフィードバックの作用を行ない、ドライ
バ回路の高速化に寄与している。
とドライバ回路の間、２つのドライバ回路の間の結線の
仕方に工夫が施されている。すなわち、非反転信号aiを
出力するドライバ回路内のＮチャンネルMOSトランジス
タM11のゲートは、レベル変換回路内のノードにつな
がっている。これは、レベル変換回路内の出力 より遅延時間が小さいからゲート信号を取ることによ
って、非反転信号aiの電位が‘High'から‘Low'へ変化
するのに要する時間を小さくすることができる。さら
に、反転信号ｉを出力するドライバ回路内のＰチャン
ネルMOSトランジスタM5のゲートは、非反転信号aiを出
力するドライバ回路内のノードから信号を取り、Ｐチ
ャンネルMOSトランジスタM5は、ノード の電位が‘Low'から‘High'へ変化する補助的な働きを
している。このＰチャンネルMOSトランジスタM5の働き
により、 の電位が‘Low'から‘High'へ変化するのに要する時間
は小さくなり、このことは の信号を受けているインバータ（M9、M10）の出力の
電位が‘High'から‘Low'へ変化する時間も小さくす
る。このように、ＰチャンネルMOSトランジスタM5はド
ライバ回路内でフィードバックの作用を行ない、ドライ
バ回路の高速化に寄与している。
以上で述べた高速化のための工夫は、レベル変換回
路、ドライバ回路にMOSトランジスタとバイポーラトラ
ンジスタの複合回路を用いてはじめて可能となるもので
ある。
路、ドライバ回路にMOSトランジスタとバイポーラトラ
ンジスタの複合回路を用いてはじめて可能となるもので
ある。
以上説明したことから明らかなように、本発明によれ
ば、入力レベル変換回路を１段のBiCMOS回路で構成する
と共に、この回路に属するCMOSトランジスタの駆動電流
の差をバイポーラトランジスタによって補償して入力レ
ベル変換回路を伝送する信号の伝送速度を速くし、さら
に、非反転バッファ回路と反転バッファ回路をそれぞれ
１段のBiCMOS回路で構成し、非反転バッファ回路に属す
る第２のバイポーラトランジスタ（Q2）がオフからオン
に、反転バッファ回路に属する第４のバイポーラトラン
ジシスタ（Q4）がオンからオフになるときに（第１のバ
イポーラトランジスタQ1の出力が“L"から“H"に立ち上
がるとき）、第１のMOSトランジスタ（M5）をオンさせ
て第２のバイポーラトランジスタ（Q2）のベース電流を
増加させるとともに、非反転バッファ回路に属する第３
のバイポーラトランジスタ（Q3）がオフからオンに、反
転バッファ回路に属する第４のバイポーラトランジスタ
（Q4）がオフからオンになるときに（第１のバイポーラ
トランジスタQ1の出力が“H"から“L"に立ち下がると
き）、第２のMOSトランジスタ（M8）をオンさせて第３
のバイポーラトランジスタ（Q3）のベース電流を増加さ
せ、非反転バッファ回路を伝送する信号の立上り時間と
立ち下がり時間を速くし、反転バッファ回路を伝送する
信号の伝送時間との差を零に抑制するようにしたので、
入力信号のレベル変換に伴って生成される反転信号と非
反転信号との間に生じる遅延時間の差を零に抑制するこ
とができるともに、入力バッファ回路を伝送する信号の
高速化に寄与することができる。
ば、入力レベル変換回路を１段のBiCMOS回路で構成する
と共に、この回路に属するCMOSトランジスタの駆動電流
の差をバイポーラトランジスタによって補償して入力レ
ベル変換回路を伝送する信号の伝送速度を速くし、さら
に、非反転バッファ回路と反転バッファ回路をそれぞれ
１段のBiCMOS回路で構成し、非反転バッファ回路に属す
る第２のバイポーラトランジスタ（Q2）がオフからオン
に、反転バッファ回路に属する第４のバイポーラトラン
ジシスタ（Q4）がオンからオフになるときに（第１のバ
イポーラトランジスタQ1の出力が“L"から“H"に立ち上
がるとき）、第１のMOSトランジスタ（M5）をオンさせ
て第２のバイポーラトランジスタ（Q2）のベース電流を
増加させるとともに、非反転バッファ回路に属する第３
のバイポーラトランジスタ（Q3）がオフからオンに、反
転バッファ回路に属する第４のバイポーラトランジスタ
（Q4）がオフからオンになるときに（第１のバイポーラ
トランジスタQ1の出力が“H"から“L"に立ち下がると
き）、第２のMOSトランジスタ（M8）をオンさせて第３
のバイポーラトランジスタ（Q3）のベース電流を増加さ
せ、非反転バッファ回路を伝送する信号の立上り時間と
立ち下がり時間を速くし、反転バッファ回路を伝送する
信号の伝送時間との差を零に抑制するようにしたので、
入力信号のレベル変換に伴って生成される反転信号と非
反転信号との間に生じる遅延時間の差を零に抑制するこ
とができるともに、入力バッファ回路を伝送する信号の
高速化に寄与することができる。
第１図は本発明による半導体集積回路に組込まれる入力
バッファ回路の一実施例を示す回路図、第２図は従来の
入力バッファ回路の一例を示す回路図、第３図は本発明
が適用されたメモリ装置の概略図、第４図は第１図に示
す回路の一実施例を示した詳細回路図、である。 Ｒ……抵抗体、Ｍ……MOSトランジスタ、 Ｑ……バイポーラトランジスタ。
バッファ回路の一実施例を示す回路図、第２図は従来の
入力バッファ回路の一例を示す回路図、第３図は本発明
が適用されたメモリ装置の概略図、第４図は第１図に示
す回路の一実施例を示した詳細回路図、である。 Ｒ……抵抗体、Ｍ……MOSトランジスタ、 Ｑ……バイポーラトランジスタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 秋岡 隆志 茨城県日立市久慈町4026番地 株式会社 日立製作所日立研究所内 (72)発明者 平石 厚 茨城県日立市久慈町4026番地 株式会社 日立製作所日立研究所内 (72)発明者 松崎 望 茨城県日立市久慈町4026番地 株式会社 日立製作所日立研究所内 (72)発明者 山内 辰美 茨城県日立市久慈町4026番地 株式会社 日立製作所日立研究所内 (72)発明者 小林 裕 茨城県日立市久慈町4026番地 株式会社 日立製作所日立研究所内 (72)発明者 山村 雅宏 群馬県高崎市西横手町111番地 株式会 社日立製作所高崎工場内 (56)参考文献 特開 昭60−142618（ＪＰ，Ａ) 特開 昭62−122322（ＪＰ，Ａ)
Claims (2)
- 【請求項１】入力信号に応答して入力信号のレベルを変
換する入力レベル変換回路（101）と、この入力レベル
変換回路（101）の出力信号に応答してその反転信号を
反転出力端子から出力する非反転バッファ回路（102）
と、この非反転バッファ回路（102）に併設されて前記
入力レベル変換回路（101）の出力信号に応答してその
反転信号を非反転出力端子から出力する反転バッファ回
路（103）とから構成される入力バッファ回路を備えた
半導体集積回路において、 前記入力レベル変換回路（101）は、１段のBiCMOS回路
で構成され、前記BiCMOS回路の入力部は、一対のゲート
が互いに接続されて該ゲートに入力された入力信号のレ
ベルにより相補駆動して前記入力信号の極性を反転した
反転信号を出力する第１のCMOSトランジスタ（M2、M3）
を備えて構成され、前記BiCMOS回路の出力部は、前記入
力部の一方のMOSトランジスタの導通による反転信号を
ベースで受けてその反転信号をそのまま増幅してエミッ
タから出力する第１のバイポーラトランジスタ（Q1）
と、前記第１のバイポーラトランジスタ（Q1）のエミッ
タにドレインが接続されかつ前記第１のCMOSトランジス
タ（M2、M3）の一対のゲートにゲートが接続され該ゲー
トに入力された前記入力信号のレベルにより前記第１の
バイポーラトランジスタ（Q1）と相補駆動して前記第１
のバイポーラトランジスタ（Q1）の出力信号と同じ極性
の信号を前記ドレインから出力する第１のMOSトランジ
スタ（M4）とを備えて構成されてなり、 前記非反転バッファ回路（102）は、前記第１のバイポ
ーラトランジスタ（Q1）のエミッタにベースが接続され
て該ベースへの入力信号をそのまま増幅してエミッタか
ら前記反転出力端子に出力する第２のバイポーラトラン
ジスタ（Q2）と、前記第１のバイポーラトランジスタ
（Q1）のエミッタに一対のゲートが接続されて該ゲート
に入力された入力信号のレベルにより相補駆動して前記
第１のバイポーラトランジスタ（Q1）の出力信号とは異
なる極性の信号を出力する第２のCMOSトランジスタ（M
6、M7）と、該第２のCMOSトランジスタ（M6、M7）の出
力信号をベースで受けてその信号を反転増幅してコレク
タから出力する第３のバイポーラトランジスタ（Q3）
と、前記第２のバイポーラトランジスタ（Q2）のコレク
タにドレインが接続されベースにソースが接続された第
２のMOSトランジスタ（M5）と、前記第３のバイポーラ
トランジスタ（Q3）のコレクタにドレインが接続され前
記第３のバイポーラトランジスタ（Q3）のベースにソー
スが接続された第３のMOSトランジスタ（M8）とを備
え、前記第２のCMOSトランジスタ（M6、M7）の一方のソ
ースが前記第３のバイポーラトランジスタ（Q3）のコレ
クタとともに前記反転出力端子に接続され、前記第２の
CMOSトランジスタ（M6、M7）のドレインが互いに接続さ
れ、前記第２のCMOSトランジスタ（M6、M7）の他方のソ
ースが接地されてなり、 前記反転バッファ回路（103）は、前記第１のバイポー
ラトランジスタ（Q1）のエミッタに一対のゲートが接続
されて該ゲートへの入力信号のレベルにより相補駆動し
て前記第１のバイポーラトランジスタ（Q1）の出力信号
とは異なる極性の信号を出力する第３のCMOSトランジス
タ（M9、M10）と、該第３のCMOSトランジスタ（M9、M1
0）の出力信号をベースで受けてその信号をそのまま増
幅してエミッタから出力する第４のバイポーラトランジ
スタ（Q4）と、前記第１のバイポーラトランジスタ（Q
1）のベースにゲートが接続された第３のMOSトランジス
タ（M11）と、該第３のMOSトランジスタ（M11）と相補
駆動するトランジスタとして前記第３のMOSトランジス
タ（M11）に直列接続された第４のMOSトランジスタ（M1
2）と、前記第３のMOSトランジスタ（M11）と前記第４
のMOSトランジスタ（M12）のドレインの接続点にベース
が接続されて該ベースに入力された信号を反転増幅して
コレクタから前記非反転出力端子に出力する第５のバイ
ポーラトランジスタ（Q5）とを備え、前記第３のCMOSト
ランジスタ（M9、M10）の一方のソースが前記第４のバ
イポーラトランジスタ（Q4）のコレクタとともに電源端
子に接続され、前記第３のCMOSトランジスタ（M9、M1
0）のドレインが互いに接続され、前記第３のCMOSトラ
ンジスタ（M9、M10）の他方のソースが接地され、前記
第３のMOSトランジスタ（M11）のソースが前記第５のバ
イポーラトランジス（Q5）のコレクタとともに前記非反
転出力端子に接続され、前記第４のMOSトランジスタ（M
12）のソースが前記第５のバイポーラトランジスタ（Q
5）のエミッタとともに接地され、前記第４のMOSトラン
ジスタ（M12）のゲートが前記第４のバイポーラトラン
ジスタ（Q4）のベースに接続された前記第１のMOSトラ
ンジスタ（M5）のゲートおよび前記第２のMOSトランジ
スタ（M8）のゲートに接続されてなることを特徴とする
半導体集積回路。 - 【請求項２】複数のメモリセルが配列されたメモリセル
アレイと、メモリセルアレイの中の指定のメモリセルを
選択するための入力信号に応答して反転信号と非反転信
号を出力する複数の入力バッファ回路と、各入力バッフ
ァ回路からの反転信号と非反転信号により指定のメモリ
セルを駆動するためのアドレス信号を生成するアドレス
信号生成回路とを備えた半導体集積回路において、前記
各入力バッファ回路は、請求項１記載の入力バッファ回
路から構成されていることを特徴とする半導体集積回
路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1058453A JP2700573B2 (ja) | 1989-03-10 | 1989-03-10 | 半導体集積回路 |
| KR1019900002638A KR900015148A (ko) | 1989-03-09 | 1990-02-28 | 반도체장치 |
| US08/182,699 US5680066A (en) | 1989-03-09 | 1994-01-13 | Signal transition detector circuit |
| US08/473,742 US5619151A (en) | 1989-03-09 | 1995-06-07 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1058453A JP2700573B2 (ja) | 1989-03-10 | 1989-03-10 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02237313A JPH02237313A (ja) | 1990-09-19 |
| JP2700573B2 true JP2700573B2 (ja) | 1998-01-21 |
Family
ID=13084845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1058453A Expired - Fee Related JP2700573B2 (ja) | 1989-03-09 | 1989-03-10 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2700573B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2717740B2 (ja) * | 1991-08-30 | 1998-02-25 | 三菱電機株式会社 | 半導体集積回路装置 |
| JP5547544B2 (ja) * | 2010-04-30 | 2014-07-16 | 株式会社東海理化電機製作所 | スイッチ装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60142618A (ja) * | 1983-12-28 | 1985-07-27 | Hitachi Ltd | 入力バツフア回路 |
| JPS62122322A (ja) * | 1985-11-22 | 1987-06-03 | Hitachi Ltd | 半導体集積回路装置 |
-
1989
- 1989-03-10 JP JP1058453A patent/JP2700573B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02237313A (ja) | 1990-09-19 |
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