JPH0767075B2 - レベル変換回路 - Google Patents
レベル変換回路Info
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- JPH0767075B2 JPH0767075B2 JP58243804A JP24380483A JPH0767075B2 JP H0767075 B2 JPH0767075 B2 JP H0767075B2 JP 58243804 A JP58243804 A JP 58243804A JP 24380483 A JP24380483 A JP 24380483A JP H0767075 B2 JPH0767075 B2 JP H0767075B2
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- cmos
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
Description
【発明の詳細な説明】 〔技術分野〕 本発明は、バイポーラトランジスタとMOSFET（絶縁ゲー
ト型電界効果トランジスタ）で構成された半導体集積回
路に適用して特に有効な技術に関するもので、たとえ
ば、半導体集積回路においてECL（Ｅmitter Ｃoupled
Ｌogic）信号レベルをMOS信号レベルに変換するレベル
変換回路に利用して有効な技術に関するものである。
ト型電界効果トランジスタ）で構成された半導体集積回
路に適用して特に有効な技術に関するもので、たとえ
ば、半導体集積回路においてECL（Ｅmitter Ｃoupled
Ｌogic）信号レベルをMOS信号レベルに変換するレベル
変換回路に利用して有効な技術に関するものである。
ECL回路は、バイポーラトランジスタを非飽和領域で動
作させる構成であるので高速動作特性を示す。しかしな
がらECL回路は電力消費量が大きい。これに対してCMOS
回路は、ECL回路に比べ高集積化が可能であり、比較的
低消費電力で動作する。
作させる構成であるので高速動作特性を示す。しかしな
がらECL回路は電力消費量が大きい。これに対してCMOS
回路は、ECL回路に比べ高集積化が可能であり、比較的
低消費電力で動作する。
そこで本発明者は、高集積化，低消費電力化が可能なCM
OS回路と高速動作化が可能なECL回路を併用することを
検討し、更にECL回路の出力を直接CMOS回路で受けるこ
とができるようにすることを検討した。
OS回路と高速動作化が可能なECL回路を併用することを
検討し、更にECL回路の出力を直接CMOS回路で受けるこ
とができるようにすることを検討した。
ECL回路とCMOS回路との併用においてはECL回路の出力レ
ベルとMOS回路によって必要とされる信号レベルとが一
致しないことから適当なレベル変換回路が必要になって
くる。すなわちECL回路の出力レベル範囲は例えば−0.9
ボルトのようなハイレベルト−1.7ボルトのようなロー
レベルとの比較的せまい範囲にある。これに対してCMOS
回路は、それを構成するＰチャンネルMOSFETとＮチャン
ネルMOSFETとを相補的に良好にスイッチ動作させるため
に比較的大きい振幅の信号を必要とする。
ベルとMOS回路によって必要とされる信号レベルとが一
致しないことから適当なレベル変換回路が必要になって
くる。すなわちECL回路の出力レベル範囲は例えば−0.9
ボルトのようなハイレベルト−1.7ボルトのようなロー
レベルとの比較的せまい範囲にある。これに対してCMOS
回路は、それを構成するＰチャンネルMOSFETとＮチャン
ネルMOSFETとを相補的に良好にスイッチ動作させるため
に比較的大きい振幅の信号を必要とする。
例えば、ECL信号レベルをMOS信号レベルに変換する方法
として、ECL信号レベルの信号をバイポーラ差動増幅回
路で受け、その出力段にCMSOインバータを用い構成する
方法が考えられる。この場合、ECL信号レベルの信号を
バイポーラ差動増幅回路で差動増幅を行ない出力振幅を
大きくしているが、次段のCMOSインバータでの貫通電流
を減らして、低消費電力化を図るためには、それを構成
するＰチャンネルMOSFET及びＮチャンネルMOSFETとを相
補的に良好にスイッチ動作させるように、上記CMOSイン
バータに供給される信号の振幅をさらに大きくする必要
があるということが本発明者によって明らかとされた。
として、ECL信号レベルの信号をバイポーラ差動増幅回
路で受け、その出力段にCMSOインバータを用い構成する
方法が考えられる。この場合、ECL信号レベルの信号を
バイポーラ差動増幅回路で差動増幅を行ない出力振幅を
大きくしているが、次段のCMOSインバータでの貫通電流
を減らして、低消費電力化を図るためには、それを構成
するＰチャンネルMOSFET及びＮチャンネルMOSFETとを相
補的に良好にスイッチ動作させるように、上記CMOSイン
バータに供給される信号の振幅をさらに大きくする必要
があるということが本発明者によって明らかとされた。
本発明の目的は、高速かつ低消費電力で動作し、駆動力
の大きいレベル変換回路を提供するものである。
の大きいレベル変換回路を提供するものである。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろ
う。
明細書の記述および添付図面から明らかになるであろ
う。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記のとおりである。
を簡単に説明すれば下記のとおりである。
すなわち、ECLレベルの信号（ハイレベル−0.9ボルト，
ローレベル−1.7ボルト）をエミッタフォロワ回路によ
りレベルシフトを行ないバイポーラトランジスタで構成
された差動増幅回路に供給して、出力振幅を大きくし、
さらに次段のCMOSで構成された差動増幅回路に供給して
出力を電源電圧レベルVCC〜VEEに増幅させる。この増幅
された信号が次段のCMOSとバイポーラトランジスタで構
成されたバッファ回路に供給されこのバッファ回路を介
した信号は次段のデコーダ回路に供給される。これによ
り上記目的を達成するものである。
ローレベル−1.7ボルト）をエミッタフォロワ回路によ
りレベルシフトを行ないバイポーラトランジスタで構成
された差動増幅回路に供給して、出力振幅を大きくし、
さらに次段のCMOSで構成された差動増幅回路に供給して
出力を電源電圧レベルVCC〜VEEに増幅させる。この増幅
された信号が次段のCMOSとバイポーラトランジスタで構
成されたバッファ回路に供給されこのバッファ回路を介
した信号は次段のデコーダ回路に供給される。これによ
り上記目的を達成するものである。
以下図面を参照して本発明の実施例を説明する。
第１図は、本発明の一実施例を示す回路図である。本実
施例回路はECL回路１からのECLレベルの信号が供給され
るエミッタフォロワ回路とこのエミッタフォロワ回路の
出力が供給されるバイポーラ差動トランジスタとによる
バイポーラ差動増幅回路３と、上記バイポーラ差動増幅
回路３の出力が供給されるCMOS差動増幅回路４と、上記
CMOS差動増幅回路４の出力が供給されるバッファ回路５
とから構成される。この実施例回路は正の電源電圧VCC
（接地電位）と負の電源電圧VEE（−5.2V）で動作す
る。
施例回路はECL回路１からのECLレベルの信号が供給され
るエミッタフォロワ回路とこのエミッタフォロワ回路の
出力が供給されるバイポーラ差動トランジスタとによる
バイポーラ差動増幅回路３と、上記バイポーラ差動増幅
回路３の出力が供給されるCMOS差動増幅回路４と、上記
CMOS差動増幅回路４の出力が供給されるバッファ回路５
とから構成される。この実施例回路は正の電源電圧VCC
（接地電位）と負の電源電圧VEE（−5.2V）で動作す
る。
上記ECL回路１からのECLレベルの信号が供給されるバイ
ポーラ差動増幅回路３は、バイポーラトランジスタQ1,
ダイオードD1及び定電流MOSFETM1とによるエミッタフォ
ロワ回路と、このエミッタフォロワ回路からの出力を入
力とするバイポーラトランジスタQ2及び基準電圧VBBが
供給されるバイポーラトランジスタQ3からなる差動トラ
ンジスタと、この差動トランジスタのコレクタ負荷抵抗
R1,R2及びダイオードD2と、上記差動トランジスタQ2,Q3
の共通エミッタに接続された定電流MOSFETM2とから構成
される。上記定電流MOSFETM1及びM2のゲートには基準電
圧VBB′が供給される。次段のCMOS差動増幅回路４は、
上記バイポーラ差動増幅回路３からの出力が供給される
差動MOSFETM5,M6と、この差動MOSFETM5,M6のドレインに
カレントミラー回路を構成するMOSFETM3,M4及び定電流M
OSFETM7とから構成される。この定電流MOSFETM7のゲー
トにも基準電圧VBB′が供給され、その基準電圧に従っ
てMOSFETをオンさせ一定電流を流すものである。
ポーラ差動増幅回路３は、バイポーラトランジスタQ1,
ダイオードD1及び定電流MOSFETM1とによるエミッタフォ
ロワ回路と、このエミッタフォロワ回路からの出力を入
力とするバイポーラトランジスタQ2及び基準電圧VBBが
供給されるバイポーラトランジスタQ3からなる差動トラ
ンジスタと、この差動トランジスタのコレクタ負荷抵抗
R1,R2及びダイオードD2と、上記差動トランジスタQ2,Q3
の共通エミッタに接続された定電流MOSFETM2とから構成
される。上記定電流MOSFETM1及びM2のゲートには基準電
圧VBB′が供給される。次段のCMOS差動増幅回路４は、
上記バイポーラ差動増幅回路３からの出力が供給される
差動MOSFETM5,M6と、この差動MOSFETM5,M6のドレインに
カレントミラー回路を構成するMOSFETM3,M4及び定電流M
OSFETM7とから構成される。この定電流MOSFETM7のゲー
トにも基準電圧VBB′が供給され、その基準電圧に従っ
てMOSFETをオンさせ一定電流を流すものである。
ECL回路１からECL信号レベルの信号が出力され、バイポ
ーラ差動増幅回路３のエミッタフォロワ回路を構成する
バイポーラトランジスタQ1のベースに供給される。上記
エミッタフォロワ回路を構成するバイポーラトランジス
タQ1及びダイオードD1のレベルシフト量をそれぞれ約0.
8ボルトとすると、約1.6ボルト程度レベルシフトされ
る。これにより差動トランジスタQ2のベースに供給され
る電圧レベルはハイレベルが約−2.5ボルト，ローレベ
ルが約−3.3ボルトになる。したがって差動トランジス
タQ3のベースに供給される基準電圧VBBは、上記差動ト
ランジスタQ2に供給される電圧の中点レベル、すなわち
ECL回路における基準電圧−1.3ボルトよりも上記レベル
量だけシフトした電圧約−2.9ボルトに設定される。こ
れにより出力振幅を大きくすることができる。ダイオー
ドD2を付加したのは、VCC〜VCC−VBEまでのレベルは次
段のCMOS差動増幅回路４の動作に全く影響せず振幅をあ
まり大きくとりすぎるとかえって動作速度が遅くなって
しまうためである。ちなみに、この実施例において、最
適な振幅は２ボルト程度であり、これよりも振幅が小さ
いと次段のCMOS差動増幅回路の定常電流が大きくかつ振
幅も小さくなってしまう。逆に振幅が大きすぎると動作
速度が遅くなってしまう。バイポーラ差動増幅回路３の
出力は、CMOS差動増幅回路４を構成する差動MOSFETM5,M
6のゲートに供給される。前段のバイポーラ差動増幅回
路３によりMOS駆動レベルまで増幅された信号は、このC
MOS差動増幅回路４でVCC（接地電位）からVEE（−5.2
V）までの信号レベルを出力させる。この段階でVCC（接
地電位）−VEE（−5.2ボルト）までの出力レベル、すな
わちフルスケールに振れていないと、次段のバッファ回
路５のCMOSインバータを構成するＰチャンネルMOSFET及
びＮチャンネルMOSFETが完全にオフしきらず第２図に示
すグラフのように、上記バッファ回路５内を流れる電流
ICCが多くなる。すなわち定常電流が多く流れてしまい
消費電力が大きくなってしまう。
ーラ差動増幅回路３のエミッタフォロワ回路を構成する
バイポーラトランジスタQ1のベースに供給される。上記
エミッタフォロワ回路を構成するバイポーラトランジス
タQ1及びダイオードD1のレベルシフト量をそれぞれ約0.
8ボルトとすると、約1.6ボルト程度レベルシフトされ
る。これにより差動トランジスタQ2のベースに供給され
る電圧レベルはハイレベルが約−2.5ボルト，ローレベ
ルが約−3.3ボルトになる。したがって差動トランジス
タQ3のベースに供給される基準電圧VBBは、上記差動ト
ランジスタQ2に供給される電圧の中点レベル、すなわち
ECL回路における基準電圧−1.3ボルトよりも上記レベル
量だけシフトした電圧約−2.9ボルトに設定される。こ
れにより出力振幅を大きくすることができる。ダイオー
ドD2を付加したのは、VCC〜VCC−VBEまでのレベルは次
段のCMOS差動増幅回路４の動作に全く影響せず振幅をあ
まり大きくとりすぎるとかえって動作速度が遅くなって
しまうためである。ちなみに、この実施例において、最
適な振幅は２ボルト程度であり、これよりも振幅が小さ
いと次段のCMOS差動増幅回路の定常電流が大きくかつ振
幅も小さくなってしまう。逆に振幅が大きすぎると動作
速度が遅くなってしまう。バイポーラ差動増幅回路３の
出力は、CMOS差動増幅回路４を構成する差動MOSFETM5,M
6のゲートに供給される。前段のバイポーラ差動増幅回
路３によりMOS駆動レベルまで増幅された信号は、このC
MOS差動増幅回路４でVCC（接地電位）からVEE（−5.2
V）までの信号レベルを出力させる。この段階でVCC（接
地電位）−VEE（−5.2ボルト）までの出力レベル、すな
わちフルスケールに振れていないと、次段のバッファ回
路５のCMOSインバータを構成するＰチャンネルMOSFET及
びＮチャンネルMOSFETが完全にオフしきらず第２図に示
すグラフのように、上記バッファ回路５内を流れる電流
ICCが多くなる。すなわち定常電流が多く流れてしまい
消費電力が大きくなってしまう。
上記CMOS差動増幅回路４の出力が供給されるバッファ回
路５は、CMOSインバータを構成するＰチャンネルMOSFET
M8、ＮチャンネルMOSFETM9及びNPNバイポーラトランジ
スタQ4,Q5及びＮチャンネルMOSFETM10とからなるバッフ
ァ回路と、それと同じ構成のバッファ回路が２段接続さ
れ構成されている。上記CMOS差動増幅回路４の出力は、
上記CMOSインバータを構成するMOSFETM8,M9のゲート及
びＮチャンネルMOSFETM10のドレインに接続される。上
記CMOSインバータの出力は、バイポーラトランジスタQ4
のベースに接続される。ＮチャンネルMOSFETM10のソー
スはバイポーラトランジスタQ5のベースに接続され、そ
のゲートはコレクタに接続される。この一段目のバッフ
ァ回路の出力は、２段目のバッファ回路であるCMOSイン
バータを構成するMOSFETM11,M12のゲート及びＮチャン
ネルMOSFETM13のドレインに接続される。上記CMOSイン
バータの出力は、バイポーラトランジスタQ6のベースに
接続され、ＮチャンネルMOSFETM13のソースはバイポー
ラトランジスタQ7のベースに接続される。またＮチャン
ネルMOSFETM13のゲートはバイポーラトランジスタQ7の
コレクタに接続される。
路５は、CMOSインバータを構成するＰチャンネルMOSFET
M8、ＮチャンネルMOSFETM9及びNPNバイポーラトランジ
スタQ4,Q5及びＮチャンネルMOSFETM10とからなるバッフ
ァ回路と、それと同じ構成のバッファ回路が２段接続さ
れ構成されている。上記CMOS差動増幅回路４の出力は、
上記CMOSインバータを構成するMOSFETM8,M9のゲート及
びＮチャンネルMOSFETM10のドレインに接続される。上
記CMOSインバータの出力は、バイポーラトランジスタQ4
のベースに接続される。ＮチャンネルMOSFETM10のソー
スはバイポーラトランジスタQ5のベースに接続され、そ
のゲートはコレクタに接続される。この一段目のバッフ
ァ回路の出力は、２段目のバッファ回路であるCMOSイン
バータを構成するMOSFETM11,M12のゲート及びＮチャン
ネルMOSFETM13のドレインに接続される。上記CMOSイン
バータの出力は、バイポーラトランジスタQ6のベースに
接続され、ＮチャンネルMOSFETM13のソースはバイポー
ラトランジスタQ7のベースに接続される。またＮチャン
ネルMOSFETM13のゲートはバイポーラトランジスタQ7の
コレクタに接続される。
そして、一段目のバッファ回路からの出力信号▲▼
及び２段目のバッファ回路からの出力信号aiは次段のデ
コーダ回路６に供給される。
及び２段目のバッファ回路からの出力信号aiは次段のデ
コーダ回路６に供給される。
上記デコーダ回路６は、Ｘ系はCMOSからなるナンドゲー
トで構成され、Ｙ系は同じくCMOSからなるノアゲートで
構成され前段のバッファ回路５からの出力信号ai,▲
▼が供給される。
トで構成され、Ｙ系は同じくCMOSからなるノアゲートで
構成され前段のバッファ回路５からの出力信号ai,▲
▼が供給される。
なお、第１図に示されている回路は、本発明をスタティ
ック型RAMのアドレスバッファ回路に適用したときのア
ドレスバッファ回路である。従って、上記デコーダは、
アドレス信号Aiによって指示されたメモリセルを選択す
るためのアドレスデコーダである。
ック型RAMのアドレスバッファ回路に適用したときのア
ドレスバッファ回路である。従って、上記デコーダは、
アドレス信号Aiによって指示されたメモリセルを選択す
るためのアドレスデコーダである。
今、CMOS差動増幅回路４からローレベルの信号VEEが出
力されると、CMOSインバータを構成するＰチャンネルMO
SFETM8がオン状態になり上記CMOSインバータの出力信号
レベルはハイレベルVCCとなる。これによりバイポーラ
トランジスタQ4のベース電位はハイレベルとなるため、
このバイポーラトランジスタQ4はオン状態となりエミッ
タ電位はハイレベルとなる。これによりＮチャネルMOSF
ETM10のゲート電位はハイレベルとなり、このＮチャン
ネルMOSFETM10はオン状態にされ、バイポーラトランジ
スタQ5のベースにはローレベルが供給されるためバイポ
ーラトランジスタQ5はオフ状態となる。したがって１段
目のバッファ回路の出力はハイレベルになる。これによ
り２段目のバッファ回路にはハイレベルの信号が供給さ
れCMOSインバータを構成するＮチャンネルMOSFETM12が
オン状態になりCMOSインバータの出力はローレベルとな
る。このローレベルの信号はバイポーラトランジスタQ6
のベースに供給されるため、このトランジスタはオフ状
態となる。一方ＮチャンネルMOSFETM13のゲートには、
浮遊容量等に蓄積された電圧が供給されるためこのMOSF
ETはオン状態となる。このためバイポーラトランジスタ
Q7のベースにはハイレベルの信号が供給されこのトラン
ジスタはオン状態となる。したがって浮遊容量等に蓄積
された電荷は、上記バイポーラトランジスタQ7を介して
放電されるため２段目のバッファ回路の出力はローレベ
ルとなる。
力されると、CMOSインバータを構成するＰチャンネルMO
SFETM8がオン状態になり上記CMOSインバータの出力信号
レベルはハイレベルVCCとなる。これによりバイポーラ
トランジスタQ4のベース電位はハイレベルとなるため、
このバイポーラトランジスタQ4はオン状態となりエミッ
タ電位はハイレベルとなる。これによりＮチャネルMOSF
ETM10のゲート電位はハイレベルとなり、このＮチャン
ネルMOSFETM10はオン状態にされ、バイポーラトランジ
スタQ5のベースにはローレベルが供給されるためバイポ
ーラトランジスタQ5はオフ状態となる。したがって１段
目のバッファ回路の出力はハイレベルになる。これによ
り２段目のバッファ回路にはハイレベルの信号が供給さ
れCMOSインバータを構成するＮチャンネルMOSFETM12が
オン状態になりCMOSインバータの出力はローレベルとな
る。このローレベルの信号はバイポーラトランジスタQ6
のベースに供給されるため、このトランジスタはオフ状
態となる。一方ＮチャンネルMOSFETM13のゲートには、
浮遊容量等に蓄積された電圧が供給されるためこのMOSF
ETはオン状態となる。このためバイポーラトランジスタ
Q7のベースにはハイレベルの信号が供給されこのトラン
ジスタはオン状態となる。したがって浮遊容量等に蓄積
された電荷は、上記バイポーラトランジスタQ7を介して
放電されるため２段目のバッファ回路の出力はローレベ
ルとなる。
逆にCMOS差動増幅回路からハイレベルの信号VCCが出力
されると、CMOSインバータを構成するＮチャンネルMOSF
ETがオン状態となり上記CMOSの出力信号レベルはローレ
ベルとなる。これによりバイポーラトランジスタQ4のベ
ース電位はローレベルとなるためバイポーラトランジス
タQ4はオフ状態にされる。一方ＮチャンネルMOSFETM10
のゲートには、浮遊容量に蓄積された電圧が供給される
ためＮチャンネルMOSFETM10はオン状態にされる。した
がってバイポーラトランジスタQ5のベースに供給される
電圧はハイレベルとなってバイポーラトランジスタQ5は
オン状態となる。これにより浮遊容量に蓄積された電荷
は上記バイポーラトランジスタQ5を介して放電されるた
め１段目のバッファ回路の出力はローレベルとなり、２
段目のバッファ回路にはローレベルの信号が供給され
る。このためCMOSインバータを構成するＰチャンネルMO
SFETM11がオン状態になりこのCMOSインバータの出力電
圧はハイレベルとなる。したがってバイポーラトランジ
スタQ6のベース電位はハイレベルであるためこのトラン
ジスタはオン状態にされ、バイポーラトランジスタQ7の
コレクタ電位はハイレベルとなる。ＮチャンネルMOSFET
M13のゲートにはこのハイレベルの電位が供給されるた
め上記MOSFETM13はオン状態となり、バイポーラトラン
ジスタQ7のベースにはローレベルの電位が供給される。
したがってバイポーラトランジスタQ7はオフ状態とな
る。このため２段目のバッファ回路の出力電圧はハイレ
ベルとなる。これにより１段目のバッファ回路の出力
と、２段目のバッファ回路の出力は、それぞれ相補的に
次段のデコーダ回路６を構成するナンドゲートまたは、
ノアゲートに供給される。
されると、CMOSインバータを構成するＮチャンネルMOSF
ETがオン状態となり上記CMOSの出力信号レベルはローレ
ベルとなる。これによりバイポーラトランジスタQ4のベ
ース電位はローレベルとなるためバイポーラトランジス
タQ4はオフ状態にされる。一方ＮチャンネルMOSFETM10
のゲートには、浮遊容量に蓄積された電圧が供給される
ためＮチャンネルMOSFETM10はオン状態にされる。した
がってバイポーラトランジスタQ5のベースに供給される
電圧はハイレベルとなってバイポーラトランジスタQ5は
オン状態となる。これにより浮遊容量に蓄積された電荷
は上記バイポーラトランジスタQ5を介して放電されるた
め１段目のバッファ回路の出力はローレベルとなり、２
段目のバッファ回路にはローレベルの信号が供給され
る。このためCMOSインバータを構成するＰチャンネルMO
SFETM11がオン状態になりこのCMOSインバータの出力電
圧はハイレベルとなる。したがってバイポーラトランジ
スタQ6のベース電位はハイレベルであるためこのトラン
ジスタはオン状態にされ、バイポーラトランジスタQ7の
コレクタ電位はハイレベルとなる。ＮチャンネルMOSFET
M13のゲートにはこのハイレベルの電位が供給されるた
め上記MOSFETM13はオン状態となり、バイポーラトラン
ジスタQ7のベースにはローレベルの電位が供給される。
したがってバイポーラトランジスタQ7はオフ状態とな
る。このため２段目のバッファ回路の出力電圧はハイレ
ベルとなる。これにより１段目のバッファ回路の出力
と、２段目のバッファ回路の出力は、それぞれ相補的に
次段のデコーダ回路６を構成するナンドゲートまたは、
ノアゲートに供給される。
以上のように、MOSFETとバイポーラトランジスタを組み
合せることによりCMOSインバータを構成するＰチャンネ
ルMOSFET及びＮチャンネルMOSFETの駆動力が小さくて
も、バイポーラトランジスタの駆動力が大きいため、次
段のデコーダ回路を構成するMOSFETを高速に駆動するこ
とができる。また上記CMOSインバータを構成するMOSFET
幅を小さくできるため、高集積化が図れる。
合せることによりCMOSインバータを構成するＰチャンネ
ルMOSFET及びＮチャンネルMOSFETの駆動力が小さくて
も、バイポーラトランジスタの駆動力が大きいため、次
段のデコーダ回路を構成するMOSFETを高速に駆動するこ
とができる。また上記CMOSインバータを構成するMOSFET
幅を小さくできるため、高集積化が図れる。
（１） ECL回路１からのECL信号レベルの信号をエミッ
タフォロワ回路によりレベルシフトさせこのレベルシフ
トした信号をバイポーラトランジスタで構成された差動
増幅回路に供給して出力振幅を大きくして、次段のCMOS
差動増幅回路に供給する差動入力信号の差を１〜1.5Vぐ
らい（差動MOSFETがともにオン状態とならないような電
位）に設定し、次段のCMOS差動増幅回路４で動作マージ
ンを確保して、次段のCMOS回路（バッファ回路）での消
費電力を減らすことができるという効果が得られる。ま
た、バッファ回路がCMOSと駆動力のあるバイポーラトラ
ンジスタで構成されるため、負荷を高速に駆動すること
が可能になるという効果が得られる。
タフォロワ回路によりレベルシフトさせこのレベルシフ
トした信号をバイポーラトランジスタで構成された差動
増幅回路に供給して出力振幅を大きくして、次段のCMOS
差動増幅回路に供給する差動入力信号の差を１〜1.5Vぐ
らい（差動MOSFETがともにオン状態とならないような電
位）に設定し、次段のCMOS差動増幅回路４で動作マージ
ンを確保して、次段のCMOS回路（バッファ回路）での消
費電力を減らすことができるという効果が得られる。ま
た、バッファ回路がCMOSと駆動力のあるバイポーラトラ
ンジスタで構成されるため、負荷を高速に駆動すること
が可能になるという効果が得られる。
（２） 上記CMOS差動増幅回路４の出力を受けるバッフ
ァ回路５をMOSFETとバイポーラトランジスタで構成する
ことにより、バイポーラトランジスタに駆動力があるた
めCMOSインバータを構成するMOSFETのサイズを小さくす
ることができる。これにより低消費電力化と高集積化が
図れるという効果が得られる。
ァ回路５をMOSFETとバイポーラトランジスタで構成する
ことにより、バイポーラトランジスタに駆動力があるた
めCMOSインバータを構成するMOSFETのサイズを小さくす
ることができる。これにより低消費電力化と高集積化が
図れるという効果が得られる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえばバッファ回路
５は、第３図に示すようにTTL（Transistor Transistor
Logic）インターフェースの入力バッファ回路にも適用
できる。この場合、図に示すようにCMOSインバータを２
段接続させ、その一方の出力を上記実施例で説明したMO
SFETとバイポーラトランジスタで構成されたバッファ回
路に供給し、その入力信号に応じた反転信号▲▼を
形成する。また他方の出力を、ＰチャンネルMOSFETM28
とＮチャンネルMOSFETM29とからなるCMOSインバータ
と、バイポーラトランジスタQ12,Q13とによって構成さ
れるバッファ回路に供給することにより、入力信号に応
じた出力信号aiを形成するものである。また上記CMOSイ
ンバータの出力段に上記実施例で説明したようにバッフ
ァ回路を２段接続させ、出力信号ai及び▲▼を形成
する構成でもよい。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえばバッファ回路
５は、第３図に示すようにTTL（Transistor Transistor
Logic）インターフェースの入力バッファ回路にも適用
できる。この場合、図に示すようにCMOSインバータを２
段接続させ、その一方の出力を上記実施例で説明したMO
SFETとバイポーラトランジスタで構成されたバッファ回
路に供給し、その入力信号に応じた反転信号▲▼を
形成する。また他方の出力を、ＰチャンネルMOSFETM28
とＮチャンネルMOSFETM29とからなるCMOSインバータ
と、バイポーラトランジスタQ12,Q13とによって構成さ
れるバッファ回路に供給することにより、入力信号に応
じた出力信号aiを形成するものである。また上記CMOSイ
ンバータの出力段に上記実施例で説明したようにバッフ
ァ回路を２段接続させ、出力信号ai及び▲▼を形成
する構成でもよい。
本発明は、たとえばバイポーラトランジスタとMOSFETに
よって構成された入出力バッファ回路等に適用して有効
に利用できるものである。
よって構成された入出力バッファ回路等に適用して有効
に利用できるものである。
第１図は本発明の一実施例を示す回路図、 第２図は、バッファ回路５のDC特性を示したグラフ、 第３図は、TTLインターフェースの入力バッファ回路の
回路図である。 １……ECL回路、３……バイポーラ差動増幅回路、４…
…CMOS差動増幅回路、５……バッファ回路、６……デコ
ーダ回路、Q1〜Q7,Q10〜Q13……バイポーラトランジス
タ、M1,M2,M5〜M7,M9,M10,M12,M13,M21,M23,M25,M26,M
29……ＮチャンネルMOSFET、M3,M4,M8,M11,M20,M22,
M24,M28……ＰチャンネルMOSFET、D1,D2……ダイオー
ド、R1,R2……抵抗。
回路図である。 １……ECL回路、３……バイポーラ差動増幅回路、４…
…CMOS差動増幅回路、５……バッファ回路、６……デコ
ーダ回路、Q1〜Q7,Q10〜Q13……バイポーラトランジス
タ、M1,M2,M5〜M7,M9,M10,M12,M13,M21,M23,M25,M26,M
29……ＮチャンネルMOSFET、M3,M4,M8,M11,M20,M22,
M24,M28……ＰチャンネルMOSFET、D1,D2……ダイオー
ド、R1,R2……抵抗。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 丹場 展雄 東京都小平市上水本町1450番地 株式会社 日立製作所デバス開発センタ内 (72)発明者 荻上 勝己 東京都小平市上水本町1450番地 株式会社 日立製作所デバス開発センタ内 (56)参考文献 特開 昭53−123636（ＪＰ，Ａ) 特開 昭54−69935（ＪＰ，Ａ)
Claims (1)
- 【請求項１】ECLレベルの信号をMOSレベルの信号に変換
するレベル変換回路であって、 ECLレベルの信号を受けてレベルシフトされた信号を出
力するエミッタフォロワ回路と、 互いにエミッタ共通接続された一対の差動トランジスタ
と、該差動トランジスタの共通エミッタに接続された定
電流源と、上記各差動トランジスタのコレクタにそれぞ
れ接続された負荷素子と、これらの負荷素子と電源電圧
端子との間に接続された出力振幅を抑えるように設けら
れたダイオードとからなり、上記差動トランジスタの一
方のベース端子に上記エミッタフォロワ回路の出力を受
け、他方のベース端子に該エミッタフォロワ出力の中間
レベルの電圧が基準電圧として印加されてなるバイポー
ラ差動増幅回路と、 互いにソース共通接続され上記バイポーラ差動増幅回路
の差動出力をそのゲートに受ける一対の第１導電型の差
動MOSFETと、その共通ソースに接続された定電流源と、
上記差動MOSFETのドレインに接続された第２導電型のMO
SFETからなるカレントミラー回路とを含むCMOS差動増幅
回路と、 上記CMOS差動増幅回路の出力を受けるCMOSインバータ
と、該CMOSインバータの出力をベースに受けて駆動され
るバイポーラトランジスタと、電源電圧端子間に該バイ
ポーラトランジスタと直列に接続されかつこのトランジ
スタと相補的にオン、オフ駆動されるようにされたバイ
ポーラトランジスタとを含むバッファ回路と、 により構成されてなることを特徴とするレベル変換回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58243804A JPH0767075B2 (ja) | 1983-12-26 | 1983-12-26 | レベル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58243804A JPH0767075B2 (ja) | 1983-12-26 | 1983-12-26 | レベル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60136417A JPS60136417A (ja) | 1985-07-19 |
| JPH0767075B2 true JPH0767075B2 (ja) | 1995-07-19 |
Family
ID=17109186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58243804A Expired - Lifetime JPH0767075B2 (ja) | 1983-12-26 | 1983-12-26 | レベル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0767075B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6184112A (ja) * | 1984-10-02 | 1986-04-28 | Fujitsu Ltd | 論理ゲ−ト回路 |
| US4649294A (en) * | 1986-01-13 | 1987-03-10 | Motorola, Inc. | BIMOS logic gate |
| JP2551586B2 (ja) * | 1987-06-02 | 1996-11-06 | 株式会社日立製作所 | インタフエ−ス回路 |
| IT1236879B (it) * | 1989-11-22 | 1993-04-26 | Sgs Thomson Microelectronics | Circuito elettronico comparatore |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53123636A (en) * | 1977-04-05 | 1978-10-28 | Fujitsu Ltd | Level variable-type logical signal generator circuit |
| JPS5469935A (en) * | 1977-11-16 | 1979-06-05 | Hitachi Ltd | Level converter circuit |
-
1983
- 1983-12-26 JP JP58243804A patent/JPH0767075B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60136417A (ja) | 1985-07-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |