JP2912659B2 - 記憶装置 - Google Patents
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- G11C11/419—Read-write [R-W] circuits
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、集積回路に関するものであり、更に詳細に
は、記憶装置中に蓄えられたデータの状態を検出するた
めの回路に関するものである。
は、記憶装置中に蓄えられたデータの状態を検出するた
めの回路に関するものである。
［従来の技術］ 集積回路記憶装置は、しばしば記憶セルを行列に配し
た形に構成され、それらの行及び列は、行及び列の番地
を表わす記憶番地の一部分の値に基づいて、別々に選択
される。そのような装置において、「ワードライン」と
いう用語は一般に一組の導体を指し、それらのうち一本
が励起された場合記憶セルの番地指定された行を選びだ
すようになっている。また「ビットライン」という用語
は一般に一組の導体を指し、それらは番地指定された行
中の記憶セルと検知増幅器との間でデータのやりとりを
行う。この検知増幅器は、それにつながるビットライン
上のデータのデータ状態を検知する回路であって、一般
に検知されたデータ状態を増幅し、回路の出力段へ送信
できるようにする。
た形に構成され、それらの行及び列は、行及び列の番地
を表わす記憶番地の一部分の値に基づいて、別々に選択
される。そのような装置において、「ワードライン」と
いう用語は一般に一組の導体を指し、それらのうち一本
が励起された場合記憶セルの番地指定された行を選びだ
すようになっている。また「ビットライン」という用語
は一般に一組の導体を指し、それらは番地指定された行
中の記憶セルと検知増幅器との間でデータのやりとりを
行う。この検知増幅器は、それにつながるビットライン
上のデータのデータ状態を検知する回路であって、一般
に検知されたデータ状態を増幅し、回路の出力段へ送信
できるようにする。
近年、単一の集積回路中でバイポーラトランジスタと
MOSトランジスタの両方を利用するいわゆるBiCMOS技術
がスタティックランダムアクセスメモリ（SRAM）へ適用
されるようになってきた。そのようなSRAMは、いずれも
テキサスインスツルメンツ社へ譲渡された、1987年２月
24日付の米国特許出願第018,874号と1988年２月16日付
の米国特許出願第156,520号に述べられており、また198
8年のISSCC（国際固体回路会議）の論文ダイジェスト
（1988年IEEE）の第188−89頁と第364頁に掲載されたH.
V.Tran等による「An 8ns Battery Back−up Submicron
BiCMOS 256K ECL SRAM（電池バックアップの8nsサ
ブミクロンBiCMOSによる256K ECL SRAM）」中に述べ
られており、更に、IEEEのJ.Solid State Circuits誌の
第23巻（1988年10月、IEEE）の第1041−47頁に掲載され
たH.V.Tran等による「An 8ns Battery Back−up Submic
ron BiCMOS 256K ECL SRAM（電池バックアップの8ns
サブミクロンBiCMOSによる256K ECL SRAM）」に述べ
られている。これらはいずれもここに参考のために引用
する。前記米国特許出願第156,520号に述べられた記憶
装置は、記憶セル行列中の各列に対して１個の検知増幅
器を供給するものである。そのように１個の検知増幅器
を用いる方法は、１個の検知増幅器を記憶装置中の複数
個の列で共有する場合とくらべて、付随するビットライ
ン長が短かくなるため、検知分解能が改善される。
MOSトランジスタの両方を利用するいわゆるBiCMOS技術
がスタティックランダムアクセスメモリ（SRAM）へ適用
されるようになってきた。そのようなSRAMは、いずれも
テキサスインスツルメンツ社へ譲渡された、1987年２月
24日付の米国特許出願第018,874号と1988年２月16日付
の米国特許出願第156,520号に述べられており、また198
8年のISSCC（国際固体回路会議）の論文ダイジェスト
（1988年IEEE）の第188−89頁と第364頁に掲載されたH.
V.Tran等による「An 8ns Battery Back−up Submicron
BiCMOS 256K ECL SRAM（電池バックアップの8nsサ
ブミクロンBiCMOSによる256K ECL SRAM）」中に述べ
られており、更に、IEEEのJ.Solid State Circuits誌の
第23巻（1988年10月、IEEE）の第1041−47頁に掲載され
たH.V.Tran等による「An 8ns Battery Back−up Submic
ron BiCMOS 256K ECL SRAM（電池バックアップの8ns
サブミクロンBiCMOSによる256K ECL SRAM）」に述べ
られている。これらはいずれもここに参考のために引用
する。前記米国特許出願第156,520号に述べられた記憶
装置は、記憶セル行列中の各列に対して１個の検知増幅
器を供給するものである。そのように１個の検知増幅器
を用いる方法は、１個の検知増幅器を記憶装置中の複数
個の列で共有する場合とくらべて、付随するビットライ
ン長が短かくなるため、検知分解能が改善される。
前記出願第156,520号において、検知増幅器は一対の
エミッタ結合型のバイポーラトランジスタで構成され、
それらのベースは列の相補的ビットラインへつながれて
いる。MOSトランジスタ等の電流源がこの対のエミッタ
へつながれ、これらのトランジスタのベースに受けとら
れる電流の差分がこの対を通るコレクタ電流に差分を生
じ、それらのコレクタに電圧差が生じて、それが第２段
の検知増幅器へ伝えられる。選ばれた列中の各ビットラ
インは能動的にプルダウンされている。すなわち低電位
ビットラインは記憶セルを通してプルダウンされ、高電
位ビットラインは検知増幅器トランジスタのベースへ流
れ込む電流によってプルダウンされる。
エミッタ結合型のバイポーラトランジスタで構成され、
それらのベースは列の相補的ビットラインへつながれて
いる。MOSトランジスタ等の電流源がこの対のエミッタ
へつながれ、これらのトランジスタのベースに受けとら
れる電流の差分がこの対を通るコレクタ電流に差分を生
じ、それらのコレクタに電圧差が生じて、それが第２段
の検知増幅器へ伝えられる。選ばれた列中の各ビットラ
インは能動的にプルダウンされている。すなわち低電位
ビットラインは記憶セルを通してプルダウンされ、高電
位ビットラインは検知増幅器トランジスタのベースへ流
れ込む電流によってプルダウンされる。
このような検知増幅器を用いた記憶装置のサイズが大
きくなるにつれて、ビットラインの長さと寄生容量もま
た増大する。もしビットラインの容量が十分大きいと、
検知増幅器トランジスタのベースへ流れ込むプルダウン
電流は高電位にあるビットラインを完全にプルダウンす
るには不足するようになり、等価的にビットラインが浮
遊してしまう。もし高論理状態にあるビットラインが等
価的に浮遊してしまうと、ビットラインに混入する電源
雑音がビットラインの電位を高めて、差分電圧を大きく
し、もし次のサイクルで同じ列中のデータ状対が逆の別
の記憶セルを読出そうとするとき、応答が遅いものとな
ってしまう。
きくなるにつれて、ビットラインの長さと寄生容量もま
た増大する。もしビットラインの容量が十分大きいと、
検知増幅器トランジスタのベースへ流れ込むプルダウン
電流は高電位にあるビットラインを完全にプルダウンす
るには不足するようになり、等価的にビットラインが浮
遊してしまう。もし高論理状態にあるビットラインが等
価的に浮遊してしまうと、ビットラインに混入する電源
雑音がビットラインの電位を高めて、差分電圧を大きく
し、もし次のサイクルで同じ列中のデータ状対が逆の別
の記憶セルを読出そうとするとき、応答が遅いものとな
ってしまう。
［発明の目的］ 従って本発明の１つの目的は、ビットラインに対して
能動的なプルダウン装置を設けることによってすぐれた
検知増幅器を得ることである。
能動的なプルダウン装置を設けることによってすぐれた
検知増幅器を得ることである。
本発明の別の目的は、列の番地信号によって選択的に
励起されるようなプルダウン装置を得ることである。
励起されるようなプルダウン装置を得ることである。
そのような記憶装置において、ビットラインの差分電
圧に変動が生ずることもまた望ましくないことである。
そのような変動は、その装置の製造工程のばらつきから
生じることが考えられ、MOSトランジスタのしきい値電
圧、等価チャネル長、Ｋ′パラメータ等の電気的なパラ
メータのばらつきをもたらす。もしビットラインの差分
電圧がこれらのトランジスタパラメータに敏感なもので
あれば、この記憶装置の製造収率は、この装置が製造パ
ラメータの変化に対して敏感な特性をもつということの
ために、低下することになる。上に述べたビットライン
の差分電圧の変動はまた電源電圧や温度といった装置の
動作パラメータの変動によってもたらされる。もし特性
がこれらのパラメータの変動に敏感ならば、この装置の
動作条件の仕様範囲は限られたものとなる。
圧に変動が生ずることもまた望ましくないことである。
そのような変動は、その装置の製造工程のばらつきから
生じることが考えられ、MOSトランジスタのしきい値電
圧、等価チャネル長、Ｋ′パラメータ等の電気的なパラ
メータのばらつきをもたらす。もしビットラインの差分
電圧がこれらのトランジスタパラメータに敏感なもので
あれば、この記憶装置の製造収率は、この装置が製造パ
ラメータの変化に対して敏感な特性をもつということの
ために、低下することになる。上に述べたビットライン
の差分電圧の変動はまた電源電圧や温度といった装置の
動作パラメータの変動によってもたらされる。もし特性
がこれらのパラメータの変動に敏感ならば、この装置の
動作条件の仕様範囲は限られたものとなる。
従って、本発明の別の目的は、製造パラメータと動作
パラメータに対してより敏感でない特性を有する記憶装
置を得ることである。
パラメータに対してより敏感でない特性を有する記憶装
置を得ることである。
更に、長いビットラインを持つ構造については、プル
アップ抵抗体と、選ばれたセルとの間のビットラインの
抵抗がビットライン差分電圧に大きく影響することが考
えられる。このビットラインの直列抵抗を考慮に入れた
形でビットライン差分電圧を調節することが望ましく、
また列中の選ばれたセルの位置に拘らずビットライン差
分電圧を一定に保つことが望ましく、そうすれば番地に
依存した特定の変動はなくなる。
アップ抵抗体と、選ばれたセルとの間のビットラインの
抵抗がビットライン差分電圧に大きく影響することが考
えられる。このビットラインの直列抵抗を考慮に入れた
形でビットライン差分電圧を調節することが望ましく、
また列中の選ばれたセルの位置に拘らずビットライン差
分電圧を一定に保つことが望ましく、そうすれば番地に
依存した特定の変動はなくなる。
従って、本発明の別の目的は、利得制御回路によって
制御された直列電流源トランジスタを付加して含む検知
増幅器を得ることであり、それによって列中の選ばれた
セルの位置に拘らず比較的一定したビットライン差分電
圧が保持できる。
制御された直列電流源トランジスタを付加して含む検知
増幅器を得ることであり、それによって列中の選ばれた
セルの位置に拘らず比較的一定したビットライン差分電
圧が保持できる。
本発明のこれ以外の目的は、以下の図面を参照した実
施例の説明から当業者には明らかとなるであろう。
施例の説明から当業者には明らかとなるであろう。
［発明の要約］ 本発明は、記憶セルの各列に付随する一対の相補的ビ
ットラインと各列に付随する検知増幅器を有するBiCMOS
SRAM読み／書き記憶装置中へ適用することができる。
本検知増幅器はエミッタ結合のバイポーラトランジスタ
を含み、それらはベースを列のビットラインへつなが
れ、それらのエミッタを電流源へつながれている。列選
択信号によって制御されるプルダウン装置がビットライ
ンと基準電源との間につながれて、プルダウン電流が保
持され、ビットラインのいずれかが浮遊することを妨げ
て差分電圧を保持するようになっている。更に別の実施
例において、利得制御回路が設けられて、それがダミー
の列に対する差分電圧を測定し、プルダウン装置を流れ
る電流を調節して比較的一定な差分電圧を保持する。
ットラインと各列に付随する検知増幅器を有するBiCMOS
SRAM読み／書き記憶装置中へ適用することができる。
本検知増幅器はエミッタ結合のバイポーラトランジスタ
を含み、それらはベースを列のビットラインへつなが
れ、それらのエミッタを電流源へつながれている。列選
択信号によって制御されるプルダウン装置がビットライ
ンと基準電源との間につながれて、プルダウン電流が保
持され、ビットラインのいずれかが浮遊することを妨げ
て差分電圧を保持するようになっている。更に別の実施
例において、利得制御回路が設けられて、それがダミー
の列に対する差分電圧を測定し、プルダウン装置を流れ
る電流を調節して比較的一定な差分電圧を保持する。
［実施例］ 第１図を参照すると、スタティックランダムアクセス
メモリ（SRAM）１のブロック図が示されている。SRAM1
のこの実施例は1Mビットメモリであり、１個の入力／出
力I/Oを有している（すなわちSRAM1は1M×１ビットのメ
モリ構成となっている）。SRAM1の記憶要素は配列２中
に含まれており、それは本実施例では512行2048列に構
成されている。SRAM1は番地入力An上に番地情報を受取
る。1Mビットメモリ内の各ビットを個々に番地指定する
ために、番地入力Anは19本ある。もちろん、同時に１つ
のビット以上へアクセスする場合（例えば、８入力、８
出力を有する128K×８メモリのように構成された1Mビッ
トSRAM1であれば）、より少ない番地入力Anでよい。
メモリ（SRAM）１のブロック図が示されている。SRAM1
のこの実施例は1Mビットメモリであり、１個の入力／出
力I/Oを有している（すなわちSRAM1は1M×１ビットのメ
モリ構成となっている）。SRAM1の記憶要素は配列２中
に含まれており、それは本実施例では512行2048列に構
成されている。SRAM1は番地入力An上に番地情報を受取
る。1Mビットメモリ内の各ビットを個々に番地指定する
ために、番地入力Anは19本ある。もちろん、同時に１つ
のビット以上へアクセスする場合（例えば、８入力、８
出力を有する128K×８メモリのように構成された1Mビッ
トSRAM1であれば）、より少ない番地入力Anでよい。
番地入力Anは番地バッファ４へ受取られ、それは当業
者にはよく知られているように、番地入力Anへ外部から
与えられた番地の値を一時的に収納する。番地バッファ
４へ受取られる19個の番地ビットのうち９個は、行番地
に対応しているのであるが、配列２中の512個の行のう
ちから１個を選びだすためのＸ復合器６へ送られる。番
地バッファ４へ受取られる残りの10ビットは列番地に対
応しており、配列２中の2048列のうちから１個を選択す
るための第１段Ｙ復合器８へ送られ、2048個の第１段検
知増幅器10のうちの１個によって検知される。2048列の
各々、従って2048個の第１段検知増幅器の各々には、以
下に説明するように、相補的ビットライン対が付随して
おり、2048個の第１段検知増幅器のうちの選ばれた１個
がその相補的ビットラインの差分電圧を検知する。以下
に詳細に述べるように、SRAM1中にはビットラインプル
アップトランジスタ21のバンクが設けられている。
者にはよく知られているように、番地入力Anへ外部から
与えられた番地の値を一時的に収納する。番地バッファ
４へ受取られる19個の番地ビットのうち９個は、行番地
に対応しているのであるが、配列２中の512個の行のう
ちから１個を選びだすためのＸ復合器６へ送られる。番
地バッファ４へ受取られる残りの10ビットは列番地に対
応しており、配列２中の2048列のうちから１個を選択す
るための第１段Ｙ復合器８へ送られ、2048個の第１段検
知増幅器10のうちの１個によって検知される。2048列の
各々、従って2048個の第１段検知増幅器の各々には、以
下に説明するように、相補的ビットライン対が付随して
おり、2048個の第１段検知増幅器のうちの選ばれた１個
がその相補的ビットラインの差分電圧を検知する。以下
に詳細に述べるように、SRAM1中にはビットラインプル
アップトランジスタ21のバンクが設けられている。
10個の列番地ビットのうちの５個はまた、第２段検知
増幅器14のうちから１個を選ぶために、第２段Ｙ復合器
12へ送られる。第１図には２個の別々のＹ復号器８と12
を示してあるが、第２段Ｙ復号器12は第１段Ｙ復号器８
中へ組み込むようにしてもよいし、その逆でもよい。そ
のように組込む場合は、もし第１段Ｙ復号器８中に多重
復号段を設けることが望ましく、またもし復号段間の切
離しを、第２段検知増幅器14のうちの１個を選択するの
に必要な地点で行うならば、第２段検知増幅器14の出力
を、適当な第２段検知増幅器を選択するためのみなら
ず、第１段検知増幅器10のうちの１個を選ぶための列番
地信号の復号化においても利用することになる。2048個
の第１段検知増幅器10は32個単位の32群にグループ分け
されており、各群は出力として相補的ローカルデータラ
イン対16を有している。第２段検知増幅器14のうちの各
１個には、32個の第１段検知増幅器から成る各群が付随
しており、それの入力へ付随するローカルデータライン
対16を受取っている。相補的データ出力ライン対18は第
２段検知増幅器14によって駆動される。動作時には、列
番地に対応する第１段検知増幅器10は第１段Ｙ復号器８
からの信号によって励起され、他方Ｙ復号器８は第１段
検知増幅器10の他のものが、配列２からのそれに付随す
るビットライン対上のデータ状態を検知することを停止
させる。選ばれた列を有する第１段検知増幅器10の群に
対応した第２段検知増幅器14の１個も励起されて、第２
段検知増幅器14の他のものは停止させられる。第２段検
知増幅器14の選ばれた１個はデータ出力ライン18上へ、
それの入力におけるローカルデータライン16の差分電圧
を増幅したものである差分電圧を入力／出力回路20へ送
るために、出力する。入力／出力回路20はデータ出力ラ
イン18の状態を入力／出力端子I/Oへ送る。
増幅器14のうちから１個を選ぶために、第２段Ｙ復合器
12へ送られる。第１図には２個の別々のＹ復号器８と12
を示してあるが、第２段Ｙ復号器12は第１段Ｙ復号器８
中へ組み込むようにしてもよいし、その逆でもよい。そ
のように組込む場合は、もし第１段Ｙ復号器８中に多重
復号段を設けることが望ましく、またもし復号段間の切
離しを、第２段検知増幅器14のうちの１個を選択するの
に必要な地点で行うならば、第２段検知増幅器14の出力
を、適当な第２段検知増幅器を選択するためのみなら
ず、第１段検知増幅器10のうちの１個を選ぶための列番
地信号の復号化においても利用することになる。2048個
の第１段検知増幅器10は32個単位の32群にグループ分け
されており、各群は出力として相補的ローカルデータラ
イン対16を有している。第２段検知増幅器14のうちの各
１個には、32個の第１段検知増幅器から成る各群が付随
しており、それの入力へ付随するローカルデータライン
対16を受取っている。相補的データ出力ライン対18は第
２段検知増幅器14によって駆動される。動作時には、列
番地に対応する第１段検知増幅器10は第１段Ｙ復号器８
からの信号によって励起され、他方Ｙ復号器８は第１段
検知増幅器10の他のものが、配列２からのそれに付随す
るビットライン対上のデータ状態を検知することを停止
させる。選ばれた列を有する第１段検知増幅器10の群に
対応した第２段検知増幅器14の１個も励起されて、第２
段検知増幅器14の他のものは停止させられる。第２段検
知増幅器14の選ばれた１個はデータ出力ライン18上へ、
それの入力におけるローカルデータライン16の差分電圧
を増幅したものである差分電圧を入力／出力回路20へ送
るために、出力する。入力／出力回路20はデータ出力ラ
イン18の状態を入力／出力端子I/Oへ送る。
第１図のSRAM1の入力／出力回路20はまた入力／出力
端子I/Oから入力データを受取る。読み出しサイクルと
書込みサイクルのいずれが求められているかの決定は、
入力／出力回路20へつながれた端子R/W_の状態に依存し
て行われる。書込みサイクルの間は、入力／出力回路20
は入力／出力端子I/Oへ外部から与えられた論理状態を
データ入力バス22へ与え、それは入力データの真及び相
補的状態を、配列２中の選ばれた記憶セルへ送るため
に、第１段検知増幅器10へ伝える。データ入力バス22は
またプルアップ制御回路23へつながれて、以下により詳
細に述べるように、書込み回復動作を実行する。
端子I/Oから入力データを受取る。読み出しサイクルと
書込みサイクルのいずれが求められているかの決定は、
入力／出力回路20へつながれた端子R/W_の状態に依存し
て行われる。書込みサイクルの間は、入力／出力回路20
は入力／出力端子I/Oへ外部から与えられた論理状態を
データ入力バス22へ与え、それは入力データの真及び相
補的状態を、配列２中の選ばれた記憶セルへ送るため
に、第１段検知増幅器10へ伝える。データ入力バス22は
またプルアップ制御回路23へつながれて、以下により詳
細に述べるように、書込み回復動作を実行する。
SRAM1はまた基準電圧回路24を有している。これは電
源電圧VccとVee（アース電位）とを受取る。電源電圧V
ccとVeeは、バイアスのためにSRAM1内のトランジスタへ
供給されているが、第１図においてはわかりやすくする
ために示していない。ここに述べるSRMA1の特定の実施
例はｐ−チャネル及びｎ−チャネル MOSトランジスタ
と共にバイポーラトランジスタをも用いるBiCMOS SRAM
である。SRAM1の本実施例の或る回路はエミッタ結合論
理回路に実現される。エミッタ結合論理回路が用いられ
る場合は、基準電圧回路24はバンドギャップ（禁止帯
幅）基準電圧を供給する。
源電圧VccとVee（アース電位）とを受取る。電源電圧V
ccとVeeは、バイアスのためにSRAM1内のトランジスタへ
供給されているが、第１図においてはわかりやすくする
ために示していない。ここに述べるSRMA1の特定の実施
例はｐ−チャネル及びｎ−チャネル MOSトランジスタ
と共にバイポーラトランジスタをも用いるBiCMOS SRAM
である。SRAM1の本実施例の或る回路はエミッタ結合論
理回路に実現される。エミッタ結合論理回路が用いられ
る場合は、基準電圧回路24はバンドギャップ（禁止帯
幅）基準電圧を供給する。
次に第２図を参照すると、BiCMOS SRAM1に用いられ
た従来のCMOSスタティック記憶セル24が示されている。
記憶セル24はよく知られた交差接続されたインバータ形
式で構成されている。ｐ−チャネルトランジスタとｎ−
チャネルトランジスタの両方が使えるので、CMOSインバ
ータが記憶セル24に用いられる。記憶セル24中の第１の
CMOSインバータはｐ−チャネルトランジスタ26とｎ−チ
ャネルトランジスタ28から構成されており、それらのソ
ースからドレインへの経路はVccとアース電位の間へ直
列に接続され、それらのゲートは共通になっている。記
憶セル24中の第２のCMOSインバータも同様に構成され、
ｐ−チャネルトランジスタ30とｎ−チャネルトランジス
タ32がそれらのソースからドレインの経路をVccとアー
ス電位との間へ直列につながれ、それらのゲートはまた
共通となっている。トランジスタ26と28のゲートをトラ
ンジスタ30と32のドレイン（第２図の節S1）へつなぎ、
トランジスタ30と32のゲートをトランジスタ26と28のド
レイン（第２図の節S2）へつなぐことによって交差接続
が行われる。ｎ−チャネル経路トランジスタ34はそれの
ソースからドレインへの経路を節S1と第１のビットライ
ンBLとの間へつながれ、それのゲートをワードラインWL
へつながれている。ｎ−チャネル経路トランジスタ36も
同様に、それのソースからドレインへの経路を節S2と第
２のビットラインBL_との間へつながれ、それのゲート
もまたワードラインWLへつながれている。
た従来のCMOSスタティック記憶セル24が示されている。
記憶セル24はよく知られた交差接続されたインバータ形
式で構成されている。ｐ−チャネルトランジスタとｎ−
チャネルトランジスタの両方が使えるので、CMOSインバ
ータが記憶セル24に用いられる。記憶セル24中の第１の
CMOSインバータはｐ−チャネルトランジスタ26とｎ−チ
ャネルトランジスタ28から構成されており、それらのソ
ースからドレインへの経路はVccとアース電位の間へ直
列に接続され、それらのゲートは共通になっている。記
憶セル24中の第２のCMOSインバータも同様に構成され、
ｐ−チャネルトランジスタ30とｎ−チャネルトランジス
タ32がそれらのソースからドレインの経路をVccとアー
ス電位との間へ直列につながれ、それらのゲートはまた
共通となっている。トランジスタ26と28のゲートをトラ
ンジスタ30と32のドレイン（第２図の節S1）へつなぎ、
トランジスタ30と32のゲートをトランジスタ26と28のド
レイン（第２図の節S2）へつなぐことによって交差接続
が行われる。ｎ−チャネル経路トランジスタ34はそれの
ソースからドレインへの経路を節S1と第１のビットライ
ンBLとの間へつながれ、それのゲートをワードラインWL
へつながれている。ｎ−チャネル経路トランジスタ36も
同様に、それのソースからドレインへの経路を節S2と第
２のビットラインBL_との間へつながれ、それのゲート
もまたワードラインWLへつながれている。
動作時には、記憶セル24内のCMOSインバータの交差接
続の性質から、節S1とS2の電圧は必ずしも互に論理的に
相補関係とはならない。２つの節S1とS2とうち高い方が
それに付随のｐ−チャネルトランジスタ26と30の１つに
よって高く引上げられ、２つの節S1とS2のうちの低い方
がそれに付随のｎ−チャネルトランジスタ28、32のうち
の１つによって低く引き下げられる。以下の説明では、
２つの節S1とS2の低い方をｎ−チャネルトランジスタ28
と32を通してプルダウンする電流をicellとしている。
ワードラインWLが、第１図に示されたＸ復号器６によっ
て、番地入力Anへ受取られる行番地に従って励起された
時には、経路トランジスタ34と36がターンオンし、節S1
とS2を各々ビットラインBLとBL_へ結合させる。従っ
て、ビットラインBLとBL_の状態は、記憶セル24がワー
ドラインWLの励起によってそれへつながれた場合には、
互に論理的に相補的なものとなる。
続の性質から、節S1とS2の電圧は必ずしも互に論理的に
相補関係とはならない。２つの節S1とS2とうち高い方が
それに付随のｐ−チャネルトランジスタ26と30の１つに
よって高く引上げられ、２つの節S1とS2のうちの低い方
がそれに付随のｎ−チャネルトランジスタ28、32のうち
の１つによって低く引き下げられる。以下の説明では、
２つの節S1とS2の低い方をｎ−チャネルトランジスタ28
と32を通してプルダウンする電流をicellとしている。
ワードラインWLが、第１図に示されたＸ復号器６によっ
て、番地入力Anへ受取られる行番地に従って励起された
時には、経路トランジスタ34と36がターンオンし、節S1
とS2を各々ビットラインBLとBL_へ結合させる。従っ
て、ビットラインBLとBL_の状態は、記憶セル24がワー
ドラインWLの励起によってそれへつながれた場合には、
互に論理的に相補的なものとなる。
本実施例に関して上に述べたように、第１図の配列２
中には512本のワードラインWLと2048個のビットラインB
L、BL_対がある。Ｘ復号器６によって復号化される行番
地の各々の値に対して、各１本のワードラインWLが励起
され、2048個の記憶セル24を2048対のビットラインBL、
BL_へ接続する。他の511本のワードラインWLは低論理レ
ベルにあるので、一時点では各列中で選ばれワードライ
ンWLに付随する１つの記憶セルのみがビットラインBL、
BL_対へつながれることになる。
中には512本のワードラインWLと2048個のビットラインB
L、BL_対がある。Ｘ復号器６によって復号化される行番
地の各々の値に対して、各１本のワードラインWLが励起
され、2048個の記憶セル24を2048対のビットラインBL、
BL_へ接続する。他の511本のワードラインWLは低論理レ
ベルにあるので、一時点では各列中で選ばれワードライ
ンWLに付随する１つの記憶セルのみがビットラインBL、
BL_対へつながれることになる。
第３図を参照すると、配列２の１つの列が示されてい
る。わかりやすいように、２本のワードラインWLnとWL
n+1のみと共に、２個の記憶セル24のみが示されてい
る。既に述べたように、各列には、独立したワードライ
ンWL512本と共に512個の記憶セル24が含まれている。第
３図に示された列では、セル24が相補的ビットラインBL
とBL_へとつながれたように示されている。ビットライ
ンBLとBL_は第１段検知増幅器10へつながれ、更にそれ
ぞれｎ−ｐ−ｎプルアップトランジスタ38aと38bを経て
Vccへつながれている。プルアップトランジスタ38は第
１図に示されたビットラインプルアップ21に対応する。
プルアップトランジスタ38aと38bはプルアップ制御回路
23によって駆動され、プルアップ制御回路23はデータ入
力バス22上の入力／出力回路20からクロック化入力デー
タを受取る。
る。わかりやすいように、２本のワードラインWLnとWL
n+1のみと共に、２個の記憶セル24のみが示されてい
る。既に述べたように、各列には、独立したワードライ
ンWL512本と共に512個の記憶セル24が含まれている。第
３図に示された列では、セル24が相補的ビットラインBL
とBL_へとつながれたように示されている。ビットライ
ンBLとBL_は第１段検知増幅器10へつながれ、更にそれ
ぞれｎ−ｐ−ｎプルアップトランジスタ38aと38bを経て
Vccへつながれている。プルアップトランジスタ38は第
１図に示されたビットラインプルアップ21に対応する。
プルアップトランジスタ38aと38bはプルアップ制御回路
23によって駆動され、プルアップ制御回路23はデータ入
力バス22上の入力／出力回路20からクロック化入力デー
タを受取る。
特定の列に対する書込み回路はｎ−チャネルトランジ
スタ48aと48bで構成され、それらはソースからドレイン
への経路をそれぞれビットラインBL、BL_とアースとの
間の経路へつながれている。ｎ−チャネルトランジスタ
48aと48bのゲートはそれぞれデータ入力ライン22_と22
によって制御され、それらラインの一方が一時点では高
論理レベルとなって書込み動作が発生する。データ入力
ライン22と22_との選択は入力／出力端子I/Oへ受信され
た入力データに依存する。読出しサイクルの間、両デー
タ入力ライン22と22_は低論理レベルに留まる。ｎ−チ
ャネルトランジスタ46aと46bは一方でトランジスタ48a
と48bと直列につながれており、他方ビットラインBLとB
L_との間につながれている。トランジスタ46aと46bの両
ゲートはラインYSELによって制御され、従ってデータ入
力ライン22と22_の状態は2048列のうちの選ばれた１列
にのみ作用し、他の列からは分離されている。
スタ48aと48bで構成され、それらはソースからドレイン
への経路をそれぞれビットラインBL、BL_とアースとの
間の経路へつながれている。ｎ−チャネルトランジスタ
48aと48bのゲートはそれぞれデータ入力ライン22_と22
によって制御され、それらラインの一方が一時点では高
論理レベルとなって書込み動作が発生する。データ入力
ライン22と22_との選択は入力／出力端子I/Oへ受信され
た入力データに依存する。読出しサイクルの間、両デー
タ入力ライン22と22_は低論理レベルに留まる。ｎ−チ
ャネルトランジスタ46aと46bは一方でトランジスタ48a
と48bと直列につながれており、他方ビットラインBLとB
L_との間につながれている。トランジスタ46aと46bの両
ゲートはラインYSELによって制御され、従ってデータ入
力ライン22と22_の状態は2048列のうちの選ばれた１列
にのみ作用し、他の列からは分離されている。
第１段検知増幅器10は２個のエミッタ結合ｎ−ｐ−ｎ
トランジスタ42aと42bで構成されており、それらのベー
スは各々ビットラインBLとBL_へつながれている。トラ
ンジスタ42aと42bのエミッタはｎチャネルトランジスタ
45のドレインへつながれている。このトランジスタ45は
ソースをアースへつながれ、ゲートをラインYSELへつな
がれている。その列が選択されない場合（すなわちYSEL
が低レベルの場合）、ターンオフし、その列が選択され
た場合（すなわちラインYSELが高レベルの場合）ターン
オンして電流源となる。ラインYSELはまたｐ−チャネル
トランジスタ47へつながれている。トランジスタ47はラ
インYSELが低レベルの場合ターンオンすることによって
ビットラインBLとBL_を等しくするように作用する。特
定の列に対するラインYSELはその列が選択されないサイ
クルの間低レベルにあって、ビットラインBLとBL_を等
化する。トランジスタ42aと42bのコレクタはそれぞれロ
ーカルデータライン16_と16へつながれている。本実施
例に関して既に述べたように、32個の第１段検知増幅器
10がローカルデータライン16と16_を共用している。ロ
ーカルデータライン16と16a_は抵抗44によってVccへプ
ルアップされ、それによって、２本のビットラインBLと
BL_のうちの高い方がそれのバイポーラトランジスタ42
へより大きいベース電流を供給するため、そこを流れる
コレクタ電流を増大させ、ローカルデータライン16_ま
たは16をプルダウンする。他のローカルデータラインは
プルアップ抵抗44のため高電位に留まっている。
トランジスタ42aと42bで構成されており、それらのベー
スは各々ビットラインBLとBL_へつながれている。トラ
ンジスタ42aと42bのエミッタはｎチャネルトランジスタ
45のドレインへつながれている。このトランジスタ45は
ソースをアースへつながれ、ゲートをラインYSELへつな
がれている。その列が選択されない場合（すなわちYSEL
が低レベルの場合）、ターンオフし、その列が選択され
た場合（すなわちラインYSELが高レベルの場合）ターン
オンして電流源となる。ラインYSELはまたｐ−チャネル
トランジスタ47へつながれている。トランジスタ47はラ
インYSELが低レベルの場合ターンオンすることによって
ビットラインBLとBL_を等しくするように作用する。特
定の列に対するラインYSELはその列が選択されないサイ
クルの間低レベルにあって、ビットラインBLとBL_を等
化する。トランジスタ42aと42bのコレクタはそれぞれロ
ーカルデータライン16_と16へつながれている。本実施
例に関して既に述べたように、32個の第１段検知増幅器
10がローカルデータライン16と16_を共用している。ロ
ーカルデータライン16と16a_は抵抗44によってVccへプ
ルアップされ、それによって、２本のビットラインBLと
BL_のうちの高い方がそれのバイポーラトランジスタ42
へより大きいベース電流を供給するため、そこを流れる
コレクタ電流を増大させ、ローカルデータライン16_ま
たは16をプルダウンする。他のローカルデータラインは
プルアップ抵抗44のため高電位に留まっている。
本実施例に従えば、第１段検知増幅器10は更にｎ−チ
ャネルMOSトランジスタ50aと50bを含んでいる。トラン
ジスタ50aと50bはそれらのドレインを各々ビットライン
BLとBL_へ、各々トランジスタ42aと42bのベースにおい
てつながれており、またそれらのソースをアースへつな
がれている。注目すべきことは、配置の観点から、トラ
ンジスタ50aと50bのソースはトランジスタ45と同じ基準
電位、この場合はアースVeeへつなぐのが望ましいとい
うことである。もちろん、トランジスタ50aと50bのソー
スは必要あればトランジスタ45のソースがつながれてい
るのとちがう基準電位へつないでもかまわない。トラン
ジスタ50aと50bのゲートは列選択ラインYSELの状態によ
って制御される。トランジスタ50aと50bは、以下に述べ
るように、電源雑音や他の雑音が混入してくることによ
って高電位側のビットラインが意図に反して高レベルに
浮遊することがないように、選ばれた列に対して付加的
なプルダウン電流を供給するためのものである。選択さ
れていない列に対しては、ラインYSELは低論理状態にあ
り、従ってトランジスタ50aと50bはオフで静的な電流を
引出さない。
ャネルMOSトランジスタ50aと50bを含んでいる。トラン
ジスタ50aと50bはそれらのドレインを各々ビットライン
BLとBL_へ、各々トランジスタ42aと42bのベースにおい
てつながれており、またそれらのソースをアースへつな
がれている。注目すべきことは、配置の観点から、トラ
ンジスタ50aと50bのソースはトランジスタ45と同じ基準
電位、この場合はアースVeeへつなぐのが望ましいとい
うことである。もちろん、トランジスタ50aと50bのソー
スは必要あればトランジスタ45のソースがつながれてい
るのとちがう基準電位へつないでもかまわない。トラン
ジスタ50aと50bのゲートは列選択ラインYSELの状態によ
って制御される。トランジスタ50aと50bは、以下に述べ
るように、電源雑音や他の雑音が混入してくることによ
って高電位側のビットラインが意図に反して高レベルに
浮遊することがないように、選ばれた列に対して付加的
なプルダウン電流を供給するためのものである。選択さ
れていない列に対しては、ラインYSELは低論理状態にあ
り、従ってトランジスタ50aと50bはオフで静的な電流を
引出さない。
次に第４図を参照すると、配列２中の選ばれた列に対
する等価回路が示されて、読出し動作間のトランジスタ
50aと50bの役目が示されている。既に引用した出願第15
6,520号中に述べたように、各々のプルアップトランジ
スタ38aと38bのベースは読出し動作時にはVccへバイア
スされている。従って、プルアップトランジスタ38aと3
8bのエミッタの電位はVcc−Vbeとなる。以下の説明の便
宜上、選ばれたセル24の状態を、高状態がビットライン
BL_へ、低状態がビットラインBLへ（すなわち零状態が
セル24に蓄えられる）送られると仮定する。もちろんこ
の回路は逆のデータ状態に対しても対称的に動作する。
また第２図をも参照すると、このデータ状態に対して、
ビットラインBLはｎ−チャネルトランジスタ28によって
低く引き下げられ、そのときの電流をここではicellと
定義することにする。また高い方のビットラインBL_は
検知増幅器10中のバイポーラトランジスタ42b中へ流れ
るベース電流によって引き下げられる。この電流をiBと
する。
する等価回路が示されて、読出し動作間のトランジスタ
50aと50bの役目が示されている。既に引用した出願第15
6,520号中に述べたように、各々のプルアップトランジ
スタ38aと38bのベースは読出し動作時にはVccへバイア
スされている。従って、プルアップトランジスタ38aと3
8bのエミッタの電位はVcc−Vbeとなる。以下の説明の便
宜上、選ばれたセル24の状態を、高状態がビットライン
BL_へ、低状態がビットラインBLへ（すなわち零状態が
セル24に蓄えられる）送られると仮定する。もちろんこ
の回路は逆のデータ状態に対しても対称的に動作する。
また第２図をも参照すると、このデータ状態に対して、
ビットラインBLはｎ−チャネルトランジスタ28によって
低く引き下げられ、そのときの電流をここではicellと
定義することにする。また高い方のビットラインBL_は
検知増幅器10中のバイポーラトランジスタ42b中へ流れ
るベース電流によって引き下げられる。この電流をiBと
する。
読出し動作中のビットラインBLとBL_間の差分電圧に
従って次の関係式で表わされることがわかる。
従って次の関係式で表わされることがわかる。
dVBL＝（icell−iB）R39＋Vthln［（icell＋iPD）／（iB＋iPD）］ （１） ここで、dVBLは差分ビットライン電圧であり、R39は
抵抗39aと39bの抵抗値であり、Vthは熱起電力KT/q（室
温ではおよそ25mV）であり、iPDはトランジスタ50aと50
bの各々を流れる電流である。
抵抗39aと39bの抵抗値であり、Vthは熱起電力KT/q（室
温ではおよそ25mV）であり、iPDはトランジスタ50aと50
bの各々を流れる電流である。
式（１）の第１項は抵抗39aと39bを流れる電流の差に
依って生ずるそれら抵抗での電圧降下の差分である。も
ちろん、iPDもまた抵抗39aと39bを流れるのであるが、
差分電流を計算する目的のためにはiPDによって生ずる
電圧降下は抵抗39aと39bとで同じである。式（１）の第
１項の値は従って、選ばれた記憶セル24中で導通してい
るｎ−チャネルトランジスタ28と32の一方の電流容量
（すなわちＫ′値）に依存することになる。
依って生ずるそれら抵抗での電圧降下の差分である。も
ちろん、iPDもまた抵抗39aと39bを流れるのであるが、
差分電流を計算する目的のためにはiPDによって生ずる
電圧降下は抵抗39aと39bとで同じである。式（１）の第
１項の値は従って、選ばれた記憶セル24中で導通してい
るｎ−チャネルトランジスタ28と32の一方の電流容量
（すなわちＫ′値）に依存することになる。
式（１）の第２項はプルアップトランジスタ38aと38b
のベースエミッタ電圧Vbeの差分であり、これはそれら
が供給する電流の差によって生ずる。前述の米国特許出
願第156,520号に述べられた構成においては、プルダウ
ントランジスタ50aと50bがないため、iPDは零であっ
た。そのような構成では、記憶セル24中のｎ−チャネル
トランジスタの電流容量とベース電流iBが差分Vbeを決
定する。
のベースエミッタ電圧Vbeの差分であり、これはそれら
が供給する電流の差によって生ずる。前述の米国特許出
願第156,520号に述べられた構成においては、プルダウ
ントランジスタ50aと50bがないため、iPDは零であっ
た。そのような構成では、記憶セル24中のｎ−チャネル
トランジスタの電流容量とベース電流iBが差分Vbeを決
定する。
バイポーラトランジスタ42が、高い方の電位のビット
ライン（この例ではビットラインBL_）が浮遊しないよ
うに保つために十分なベース電流を取出せる限りにおい
て、この構成で十分であった。しかし、記憶装置の大き
さが大きくなるにつれて、例えば各列に対して付随する
記憶セルの数が増大するにつれて、金属等のビットライ
ン導体に寄生する容量も増大する。増大した容量はバイ
ポーラトランジスタ42aと42bに対して増大した負荷を与
えることになる。そのような増大負荷によって、トラン
ジスタ42の高い電位のビットラインを低く保持する能力
を減殺し、そのビットラインが等価的に浮遊する可能性
が高くなってしまう。既に述べたように、もし高い電位
のビットラインBL_が等価的に浮遊すると、それに対し
て電源その他からの雑音が混入して、ビットラインの差
分電圧を増大させる。もし、次のひきつづくサイクルが
前のサイクルとは逆のデータ状態をとるとすると、その
記憶セルが再び正しい記憶状態の差分電流を確立する前
に、選ばれた列のビットライン中のすべての差分電圧を
放電してしまわなければならない。この記憶セル、及び
バイポーラトランジスタ42が前の差分電圧を放電するの
に必要な時間は、記憶装置のアクセス時間に係る因子と
なる。等化トランジスタ47がビットラインBLとBL_を等
しくするために設けられている場合は、このトランジス
タ47は列が選ばれていない状態の時のみターンオンす
る。高性能SRAMにおいては、ひきつづくサイクル中に同
じ列が選択された場合は、トランジスタ47は決してター
ンオンしないかまたは、大きいビットライン差分電圧に
対しては前のサイクルからの差分電圧を放電してしまう
には不十分な非常に短かい時間だけ、サイクル間でオン
状態をとるかのいずれかになっている。
ライン（この例ではビットラインBL_）が浮遊しないよ
うに保つために十分なベース電流を取出せる限りにおい
て、この構成で十分であった。しかし、記憶装置の大き
さが大きくなるにつれて、例えば各列に対して付随する
記憶セルの数が増大するにつれて、金属等のビットライ
ン導体に寄生する容量も増大する。増大した容量はバイ
ポーラトランジスタ42aと42bに対して増大した負荷を与
えることになる。そのような増大負荷によって、トラン
ジスタ42の高い電位のビットラインを低く保持する能力
を減殺し、そのビットラインが等価的に浮遊する可能性
が高くなってしまう。既に述べたように、もし高い電位
のビットラインBL_が等価的に浮遊すると、それに対し
て電源その他からの雑音が混入して、ビットラインの差
分電圧を増大させる。もし、次のひきつづくサイクルが
前のサイクルとは逆のデータ状態をとるとすると、その
記憶セルが再び正しい記憶状態の差分電流を確立する前
に、選ばれた列のビットライン中のすべての差分電圧を
放電してしまわなければならない。この記憶セル、及び
バイポーラトランジスタ42が前の差分電圧を放電するの
に必要な時間は、記憶装置のアクセス時間に係る因子と
なる。等化トランジスタ47がビットラインBLとBL_を等
しくするために設けられている場合は、このトランジス
タ47は列が選ばれていない状態の時のみターンオンす
る。高性能SRAMにおいては、ひきつづくサイクル中に同
じ列が選択された場合は、トランジスタ47は決してター
ンオンしないかまたは、大きいビットライン差分電圧に
対しては前のサイクルからの差分電圧を放電してしまう
には不十分な非常に短かい時間だけ、サイクル間でオン
状態をとるかのいずれかになっている。
しかし、第３図と第４図の実施例では、選ばれた列中
の高い電位側のビットラインに付随するバイポーラトラ
ンジスタ42（この場合42b）のプルダウン電流へ付加的
なプルダウン電流を供給するために、プルダウントラン
ジスタ50aと50bが設けられている。
の高い電位側のビットラインに付随するバイポーラトラ
ンジスタ42（この場合42b）のプルダウン電流へ付加的
なプルダウン電流を供給するために、プルダウントラン
ジスタ50aと50bが設けられている。
更に、式（１）の第２項に注目すると、iPDが増大す
ると、この第２項の値は減少し、dVBLの値の減少につな
がる。検知増幅器は差分電圧よりもむしろ電流を検知す
るものであるから、検出可能な電流差が残っている限
り、小さなビットライン差分電圧は望ましくないもので
はない。事実、小さいビットライン差分電圧は、連続的
な読出しサイクル（または書込み後の読出し）の場合を
考えると、選ばれた列のデータ状態がサイクルからサイ
クルへと変化するところでは、望ましいと言える。この
ようにプルダウントランジスタ50aと50bはビットライン
差分電圧を減少させるというメリットを有し、連続的な
読出しサイクルにおいて高速アクセスを許容する。
ると、この第２項の値は減少し、dVBLの値の減少につな
がる。検知増幅器は差分電圧よりもむしろ電流を検知す
るものであるから、検出可能な電流差が残っている限
り、小さなビットライン差分電圧は望ましくないもので
はない。事実、小さいビットライン差分電圧は、連続的
な読出しサイクル（または書込み後の読出し）の場合を
考えると、選ばれた列のデータ状態がサイクルからサイ
クルへと変化するところでは、望ましいと言える。この
ようにプルダウントランジスタ50aと50bはビットライン
差分電圧を減少させるというメリットを有し、連続的な
読出しサイクルにおいて高速アクセスを許容する。
第３図と第４図に関して上述した本発明の実施例は、
ビットライン差分電圧の減少によるすぐれた特性と共に
雑音混入の点に関してもすぐれたメリットを与えるもの
である。ここで第５図を参照すると、本発明の第２の好
適実施例が示されており、それは電流iPDを制御するこ
とによって記憶動作の安定度を増大させている。上に式
（１）に関して述べたように、記憶セル24中のｎ−チャ
ネルプルダウントランジスタ28と32の動作特性は、ビッ
トラインBLとBL_のうちの低い方の論理レベルを有する
ラインをプルダウンする電流icellを決定する。従っ
て、差分ビットライン電圧dVBLを定め、従ってdVBL自身
の値を定める式（１）の第１項は、ｎ−チャネルMOSト
ランジスタ28と32の動作特性に強く依存する。第５図の
実施例は、電流iPDの調節を行って、温度や電圧変化に
よる差分ビットライン電圧dVBLの変動、またしきい値電
圧、等価チャネル長、ｋ′等のMOSトランジスタパラメ
ータの変化による差分ビットライン電圧dVBLの変動を補
償することをねらったものである。
ビットライン差分電圧の減少によるすぐれた特性と共に
雑音混入の点に関してもすぐれたメリットを与えるもの
である。ここで第５図を参照すると、本発明の第２の好
適実施例が示されており、それは電流iPDを制御するこ
とによって記憶動作の安定度を増大させている。上に式
（１）に関して述べたように、記憶セル24中のｎ−チャ
ネルプルダウントランジスタ28と32の動作特性は、ビッ
トラインBLとBL_のうちの低い方の論理レベルを有する
ラインをプルダウンする電流icellを決定する。従っ
て、差分ビットライン電圧dVBLを定め、従ってdVBL自身
の値を定める式（１）の第１項は、ｎ−チャネルMOSト
ランジスタ28と32の動作特性に強く依存する。第５図の
実施例は、電流iPDの調節を行って、温度や電圧変化に
よる差分ビットライン電圧dVBLの変動、またしきい値電
圧、等価チャネル長、ｋ′等のMOSトランジスタパラメ
ータの変化による差分ビットライン電圧dVBLの変動を補
償することをねらったものである。
第５図の実施例における検知増幅器10′は、ビットラ
インBL、BL_とアースとの間にそれぞれつながれたトラ
ンジスタ50a,50bと直列につながれた付加的ｎ−チャネ
ルトランジスタ52a,52bを含んでいる。トランジスタ52a
と52bのゲートは、自動利得制御回路54によって制御さ
れる。トランジスタ52aと52bの役目は、そこを流れる電
圧iPDを制御することである。もしこれに従って、ビッ
トラインBLとBL_の電流比率に指数関数的に依存する第
２項が制御されるなら、抵抗RBLが増大しても、差分ビ
ットライン電圧dVBLは比較的一定に保たれることができ
る。自動利得制御回路54はこのことを、RBLの増大に応
答してトランジスタ52のゲート電圧を減少させ（従って
そこを流れるソース／ドレイン電流を減少させ）、また
RBLの減少に応答してトランジスタ52のゲート電圧を増
大させることによって、行おうとするものである。
インBL、BL_とアースとの間にそれぞれつながれたトラ
ンジスタ50a,50bと直列につながれた付加的ｎ−チャネ
ルトランジスタ52a,52bを含んでいる。トランジスタ52a
と52bのゲートは、自動利得制御回路54によって制御さ
れる。トランジスタ52aと52bの役目は、そこを流れる電
圧iPDを制御することである。もしこれに従って、ビッ
トラインBLとBL_の電流比率に指数関数的に依存する第
２項が制御されるなら、抵抗RBLが増大しても、差分ビ
ットライン電圧dVBLは比較的一定に保たれることができ
る。自動利得制御回路54はこのことを、RBLの増大に応
答してトランジスタ52のゲート電圧を減少させ（従って
そこを流れるソース／ドレイン電流を減少させ）、また
RBLの減少に応答してトランジスタ52のゲート電圧を増
大させることによって、行おうとするものである。
第６図を参照すると、自動利得制御回路54がそれの配
列２中の選ばれた列との相互関係と共に示されている。
自動利得制御回路54は、演算増幅器60への出力を有する
レベルシフタ58への出力を有するビットライン差分電圧
検出回路56を含んでいる。演算増幅器60の出力はトラン
ジスタ52aと52bのゲートへつながれ、またビットライン
差分電圧検出回路56へ帰還接続されている。
列２中の選ばれた列との相互関係と共に示されている。
自動利得制御回路54は、演算増幅器60への出力を有する
レベルシフタ58への出力を有するビットライン差分電圧
検出回路56を含んでいる。演算増幅器60の出力はトラン
ジスタ52aと52bのゲートへつながれ、またビットライン
差分電圧検出回路56へ帰還接続されている。
ビットライン差分電圧検出回路56は実際には、トラン
ジスタ52aと52bの適正な駆動を決定する目的のために、
配列２中の列の動作を模擬するダミーの列を含んでい
る。このダミー列はプルアップトランジスタ62aと62bを
含んでおり、各々それらのコレクタとベースをVccへつ
ながれ、配列２中のプルアップトランジスタ38aと38bに
対するのと同様にバイアスを供給している。トランジス
タ62aと62bのエミッタへ抵抗64aと64bがつながれてお
り、それらの抵抗値は配列２中の抵抗39aと39bの抵抗値
と似た値である。ビットラインDBLとアース間に直列に
接続され、ゲートをVccへつながれたｎ−チャネルMOSト
ランジスタ66は、選ばれた記憶セル24中のｎ−チャネル
MOSトランジスタによって引出されるicellに似せて設計
されている。ビットライン差分電圧検出回路56は更に検
知増幅器10′と同様の検知増幅器を含んでおり、そこに
は、エミッタ結合形式でつながれ、コレクタをVccへつ
ながれ、ベースを各々ダミービットラインDBLとDBL_へ
つながれ、エミッタを共通にｎ−チャネルMOSトランジ
スタ70へつながれたバイポーラトランジスタ68aと68bを
含んでいる。ｎ−チャネルトランジスタ70はそれのソー
スをアースへつながれ、エミッタ結合トランジスタ68へ
の電流源として働いている。トランジスタ70のゲートへ
はVccがバイアスされ、配列２中の選ばれた列を模擬し
ている。ダミーのビットラインDBLとDBL_におけるトラ
ンジスタ68aと68bのベースは各々配列２中と同様に、カ
スケードプルダウン電流源へつながれている。このカス
ケード電流源は、ダミービットラインDBLとアースとの
間に直列接続されたトランジスタ74a,76aと、ダミービ
ットラインDBL_とアースとの間に直列接続されたトラン
ジスタ74b,76bを含んでいる。トランジスタ76のゲート
へはVccがバイアスされ、配列２中の選ばれた列を模擬
している。トランジスタ74のゲートは、演算増幅器60か
らの自動利得制御回路54の出力によってバイアスされて
いる。このバイアスはまた配列２中のトランジスタ52a
と52bのゲートへも与えられている。
ジスタ52aと52bの適正な駆動を決定する目的のために、
配列２中の列の動作を模擬するダミーの列を含んでい
る。このダミー列はプルアップトランジスタ62aと62bを
含んでおり、各々それらのコレクタとベースをVccへつ
ながれ、配列２中のプルアップトランジスタ38aと38bに
対するのと同様にバイアスを供給している。トランジス
タ62aと62bのエミッタへ抵抗64aと64bがつながれてお
り、それらの抵抗値は配列２中の抵抗39aと39bの抵抗値
と似た値である。ビットラインDBLとアース間に直列に
接続され、ゲートをVccへつながれたｎ−チャネルMOSト
ランジスタ66は、選ばれた記憶セル24中のｎ−チャネル
MOSトランジスタによって引出されるicellに似せて設計
されている。ビットライン差分電圧検出回路56は更に検
知増幅器10′と同様の検知増幅器を含んでおり、そこに
は、エミッタ結合形式でつながれ、コレクタをVccへつ
ながれ、ベースを各々ダミービットラインDBLとDBL_へ
つながれ、エミッタを共通にｎ−チャネルMOSトランジ
スタ70へつながれたバイポーラトランジスタ68aと68bを
含んでいる。ｎ−チャネルトランジスタ70はそれのソー
スをアースへつながれ、エミッタ結合トランジスタ68へ
の電流源として働いている。トランジスタ70のゲートへ
はVccがバイアスされ、配列２中の選ばれた列を模擬し
ている。ダミーのビットラインDBLとDBL_におけるトラ
ンジスタ68aと68bのベースは各々配列２中と同様に、カ
スケードプルダウン電流源へつながれている。このカス
ケード電流源は、ダミービットラインDBLとアースとの
間に直列接続されたトランジスタ74a,76aと、ダミービ
ットラインDBL_とアースとの間に直列接続されたトラン
ジスタ74b,76bを含んでいる。トランジスタ76のゲート
へはVccがバイアスされ、配列２中の選ばれた列を模擬
している。トランジスタ74のゲートは、演算増幅器60か
らの自動利得制御回路54の出力によってバイアスされて
いる。このバイアスはまた配列２中のトランジスタ52a
と52bのゲートへも与えられている。
ダミービットラインDBLとDBL_はまたレベルシフタ回
路58へもつながれている。レベルシフタ回路58の役目
は、記憶装置の動作範囲にわたって演算増幅器60への入
力の安定化を図ることと共に、ダミービットラインDB
L、DBL_上の信号を演算増幅器60の最適入力動作レベル
シフトさせることである。レベルシフト58は、ベースを
各々ビットラインDBLとDBL_へつながれ、コレクタへVcc
をバイアスされたバイポーラトランジスタ76aと76bを含
んでいる。トランジスタ76aと76bのエミッタはそれぞれ
抵抗78aと78bを通して電流源80aと80bへつながれてい
る。抵抗78aと78bは同じ抵抗値R78のものが望ましく、
電流源80aと80bから供給される電流の差分とR78との積
に等しいオフセット電圧Vosを定義するために用いられ
る。このオフセット電圧は、ダミービットライン差分電
圧dVDBLに対して望ましい電圧に選ばれる。電流源80aと
80bはそれを通して安定な基準電流を供給し、Vosに対し
て温度および電圧安定性を得るため、バンドギャップ基
準回路から発生したものが望ましい。BiCMOSのバンドギ
ャップ基準回路の例はテキサスインスツルメンツ社へ譲
渡された、1988年２月16日付の米国特許出願第161,694
号に述べられている。
路58へもつながれている。レベルシフタ回路58の役目
は、記憶装置の動作範囲にわたって演算増幅器60への入
力の安定化を図ることと共に、ダミービットラインDB
L、DBL_上の信号を演算増幅器60の最適入力動作レベル
シフトさせることである。レベルシフト58は、ベースを
各々ビットラインDBLとDBL_へつながれ、コレクタへVcc
をバイアスされたバイポーラトランジスタ76aと76bを含
んでいる。トランジスタ76aと76bのエミッタはそれぞれ
抵抗78aと78bを通して電流源80aと80bへつながれてい
る。抵抗78aと78bは同じ抵抗値R78のものが望ましく、
電流源80aと80bから供給される電流の差分とR78との積
に等しいオフセット電圧Vosを定義するために用いられ
る。このオフセット電圧は、ダミービットライン差分電
圧dVDBLに対して望ましい電圧に選ばれる。電流源80aと
80bはそれを通して安定な基準電流を供給し、Vosに対し
て温度および電圧安定性を得るため、バンドギャップ基
準回路から発生したものが望ましい。BiCMOSのバンドギ
ャップ基準回路の例はテキサスインスツルメンツ社へ譲
渡された、1988年２月16日付の米国特許出願第161,694
号に述べられている。
演算増幅器60は、それの非反転入力において抵抗78b
と電流源80bとの間の節Ｎ＋の電圧を受信し、またそれ
の反転入力において、抵抗78aと電流源80aとの間の節Ｎ
−の電圧を受信する。電流源80aと80bとによって供給さ
れる一定の電流によって、トランジスタ76aと76bのベー
ス−エミッタ接合が順方向にバイアスされてトランジス
タ76がオンしている間は、抵抗78aと78bでの電圧降下は
比較的一定して保たれる。従って、節Ｎ＋における電圧
は本質的に（ダミービットラインDBL_上の）トランジス
タ76bのベースにおける電圧変化に追随し、また節Ｎ−
における電圧は（ダミービットラインDBL上の）トラン
ジスタ76aのベースにおける電圧変化に本質的に追随す
る。演算増幅器60は、記憶装置の集積回路に用いられる
演算増幅器であれば任意の型のものでよい。ここに述べ
るBiCMOS記憶装置ではバイポーラとMOSの両トランジス
タが用いられるので、もちろん演算増幅器も必要あれば
BiCMOS型のものでよい。演算増幅器60は、ビットライン
差分電圧回路56中のトランジスタ74のゲートへつながれ
ると共に、配列２中のトランジスタ52のゲートへつなが
れている。
と電流源80bとの間の節Ｎ＋の電圧を受信し、またそれ
の反転入力において、抵抗78aと電流源80aとの間の節Ｎ
−の電圧を受信する。電流源80aと80bとによって供給さ
れる一定の電流によって、トランジスタ76aと76bのベー
ス−エミッタ接合が順方向にバイアスされてトランジス
タ76がオンしている間は、抵抗78aと78bでの電圧降下は
比較的一定して保たれる。従って、節Ｎ＋における電圧
は本質的に（ダミービットラインDBL_上の）トランジス
タ76bのベースにおける電圧変化に追随し、また節Ｎ−
における電圧は（ダミービットラインDBL上の）トラン
ジスタ76aのベースにおける電圧変化に本質的に追随す
る。演算増幅器60は、記憶装置の集積回路に用いられる
演算増幅器であれば任意の型のものでよい。ここに述べ
るBiCMOS記憶装置ではバイポーラとMOSの両トランジス
タが用いられるので、もちろん演算増幅器も必要あれば
BiCMOS型のものでよい。演算増幅器60は、ビットライン
差分電圧回路56中のトランジスタ74のゲートへつながれ
ると共に、配列２中のトランジスタ52のゲートへつなが
れている。
動作時には、ビットライン差分電圧検出回路56は、ダ
ミービットラインDBLのみへつながれたトランジスタ66
が備えられているため、エミッタ結合バイポーラトラン
ジスタ68aと68bと電流源70の動作を介して、ダミーのビ
ットラインDBLとDBL_の間に差分電流を確立する。配列
２中の選ばれた列の場合のように、これは、上述の式
（１）に従って、ダミービットライン差分電圧dVDBLへ
変換される（ダミービットラインDBL_がダミービットラ
インDBLよりも高い状態にある）。このダミービットラ
イン差分電圧dVDBLはレベルシフタ回路58を経て演算増
幅器60の入力へ送られる。この電圧dVDBLがレベルシフ
タ回路58中で望ましいオフセット電圧Vosを越してしま
った場合には、節Ｎ＋は本質的にトランジスタ76bのベ
ース電圧の変化に追随するので、節Ｎ＋の電圧は節Ｎ−
の電圧よりも高くなるであろう。そのようなより高いダ
ミービットライン差分電圧は、トランジスタ66の動作特
性に変化をもたらす記憶装置の温度や電源Vccの値の変
化によってもたらされる。このような場合、演算増幅器
60はその出力電圧を増大させ、従って配列２中のトラン
ジスタ52のゲートの電圧を増大させ、また同時にビット
ライン差動電圧検出回路56中のトランジスタ72のゲート
における電圧をも増大させる。このことにより、ダミー
ビットラインDBLとDBL_のプルダウン電流ｉPD′は増加
し、また配列２中の選ばれた列中のビットラインBLとBL
_に対するプルダウン電流iPDも増大する。もちろん、配
列２中の選ばれていない列は、それらに付随するトラン
ジスタ50が付随のラインYSELの低レベル状態によってタ
ーンオフさせられており、プルダウン電流は全く流れな
い。式（１）に従って、増大したｉPD′によってダミー
ビットライン差分電圧dVDBLが減少し、それによって節
Ｎ−の電圧が上昇し、演算増幅器60の出力において調節
が更にすすむ。
ミービットラインDBLのみへつながれたトランジスタ66
が備えられているため、エミッタ結合バイポーラトラン
ジスタ68aと68bと電流源70の動作を介して、ダミーのビ
ットラインDBLとDBL_の間に差分電流を確立する。配列
２中の選ばれた列の場合のように、これは、上述の式
（１）に従って、ダミービットライン差分電圧dVDBLへ
変換される（ダミービットラインDBL_がダミービットラ
インDBLよりも高い状態にある）。このダミービットラ
イン差分電圧dVDBLはレベルシフタ回路58を経て演算増
幅器60の入力へ送られる。この電圧dVDBLがレベルシフ
タ回路58中で望ましいオフセット電圧Vosを越してしま
った場合には、節Ｎ＋は本質的にトランジスタ76bのベ
ース電圧の変化に追随するので、節Ｎ＋の電圧は節Ｎ−
の電圧よりも高くなるであろう。そのようなより高いダ
ミービットライン差分電圧は、トランジスタ66の動作特
性に変化をもたらす記憶装置の温度や電源Vccの値の変
化によってもたらされる。このような場合、演算増幅器
60はその出力電圧を増大させ、従って配列２中のトラン
ジスタ52のゲートの電圧を増大させ、また同時にビット
ライン差動電圧検出回路56中のトランジスタ72のゲート
における電圧をも増大させる。このことにより、ダミー
ビットラインDBLとDBL_のプルダウン電流ｉPD′は増加
し、また配列２中の選ばれた列中のビットラインBLとBL
_に対するプルダウン電流iPDも増大する。もちろん、配
列２中の選ばれていない列は、それらに付随するトラン
ジスタ50が付随のラインYSELの低レベル状態によってタ
ーンオフさせられており、プルダウン電流は全く流れな
い。式（１）に従って、増大したｉPD′によってダミー
ビットライン差分電圧dVDBLが減少し、それによって節
Ｎ−の電圧が上昇し、演算増幅器60の出力において調節
が更にすすむ。
同様に、ダミービットライン差分電圧dVDBLが（ダミ
ービットライン差分電圧が変化と逆の方向へ増大した場
合のように、動作パラメータの同様の変化によって）オ
フセット電圧VOSよりも低い場合には、節Ｎ＋は節Ｎ−
よりも低くなる。これによって演算増幅器60の出力電圧
の減少がもたらされ、それによってトランジスタ52と74
へのゲート駆動が減少し、更にそれによって電流iPDと
ｉPD′の減少が生ずる。電流iPDの減少はダミービット
ライン差分電圧の増大をもたらす。
ービットライン差分電圧が変化と逆の方向へ増大した場
合のように、動作パラメータの同様の変化によって）オ
フセット電圧VOSよりも低い場合には、節Ｎ＋は節Ｎ−
よりも低くなる。これによって演算増幅器60の出力電圧
の減少がもたらされ、それによってトランジスタ52と74
へのゲート駆動が減少し、更にそれによって電流iPDと
ｉPD′の減少が生ずる。電流iPDの減少はダミービット
ライン差分電圧の増大をもたらす。
この正帰還構成は結果的に、ダミービットライン差分
電圧dVDBLをレベルシフタ回路58のオフセットVOSに等し
くさせる。オフセット電圧VOSは、与えられた温度と電
圧範囲において比較的安定な電流源からの電流によって
定義されるので、オフセット電圧VOSも同様に安定で従
って差分ビットライン電圧dVBLもまたその電圧及び温度
範囲において比較的安定に調節される。更に、電流源80
aと80bがMOSトランジスタしきい値電圧、等価的チャネ
ル長、Ｋ′値の変化に対して安定に留まる限り、オフセ
ット電圧VOS従って差分ビットライン電圧dVBLは、本発
明に従って回路によって安定に保持される。
電圧dVDBLをレベルシフタ回路58のオフセットVOSに等し
くさせる。オフセット電圧VOSは、与えられた温度と電
圧範囲において比較的安定な電流源からの電流によって
定義されるので、オフセット電圧VOSも同様に安定で従
って差分ビットライン電圧dVBLもまたその電圧及び温度
範囲において比較的安定に調節される。更に、電流源80
aと80bがMOSトランジスタしきい値電圧、等価的チャネ
ル長、Ｋ′値の変化に対して安定に留まる限り、オフセ
ット電圧VOS従って差分ビットライン電圧dVBLは、本発
明に従って回路によって安定に保持される。
本発明の上述の実施例において、ビットラインBL、BL
_の直列抵抗は、差分ビットライン電圧dVBLを決定する
ための因子として考慮されなかった。しかし、ビットラ
インBLとBL_の長さが長くなると、特にビットラインBL
とBL_用の金属や他の導体の幅が小さくなった高密度記
憶装置の場合、ビットラインBLとBL_の直列抵抗は重大
になってくる。選ばれた記憶セル24が検知増幅器に比較
的近い場合には、第３図と第４図の抵抗39a,39bと直列
に入るビットライン抵抗は特に重要になる。プルアップ
トランジスタ38のために高いビットラインの電圧はVcc
−Vbeにあるので、記憶セル24中のｐ−チャネルトラン
ジスタ26と30は（データ状態に依存して）能動的にはビ
ットラインBLまたはBL_をプルアップしない。従って、
トランジスタ26と30の導通している側のトランジスタの
ソース−ドレイン電圧は、ｐ−チャネルトランジスタ26
または30がビットラインをプルアップするのを許容する
トランジスタのしきい値電圧よりも十分大きくない。従
って、式（１）の抵抗R39へ直列ビットラインの効果を
付加することによって次の式を得る。
_の直列抵抗は、差分ビットライン電圧dVBLを決定する
ための因子として考慮されなかった。しかし、ビットラ
インBLとBL_の長さが長くなると、特にビットラインBL
とBL_用の金属や他の導体の幅が小さくなった高密度記
憶装置の場合、ビットラインBLとBL_の直列抵抗は重大
になってくる。選ばれた記憶セル24が検知増幅器に比較
的近い場合には、第３図と第４図の抵抗39a,39bと直列
に入るビットライン抵抗は特に重要になる。プルアップ
トランジスタ38のために高いビットラインの電圧はVcc
−Vbeにあるので、記憶セル24中のｐ−チャネルトラン
ジスタ26と30は（データ状態に依存して）能動的にはビ
ットラインBLまたはBL_をプルアップしない。従って、
トランジスタ26と30の導通している側のトランジスタの
ソース−ドレイン電圧は、ｐ−チャネルトランジスタ26
または30がビットラインをプルアップするのを許容する
トランジスタのしきい値電圧よりも十分大きくない。従
って、式（１）の抵抗R39へ直列ビットラインの効果を
付加することによって次の式を得る。
dVBL＝［icell＊（R39＋RBL）−（iB＊（R39＋RBLtot）］＋ Vthln［（icell＋iPD）／（iB＋iPD）］ （２） ここでRBLは選ばれた記憶セル24と抵抗39の間のビッ
トラインの抵抗であり、RBLtotはビットライン全長の直
列抵抗である。ビットラインBLまたはBL_の選ばれた記
憶セル24と付随のトランジスタ42のベースとの間の部分
には非常にわずかの電流しか流れないので（従ってそこ
では電圧降下は非常に小さい）、RBLの値はビットライ
ンの選ばれた記憶セル24と抵抗39の間の部分の長さに限
られる。
トラインの抵抗であり、RBLtotはビットライン全長の直
列抵抗である。ビットラインBLまたはBL_の選ばれた記
憶セル24と付随のトランジスタ42のベースとの間の部分
には非常にわずかの電流しか流れないので（従ってそこ
では電圧降下は非常に小さい）、RBLの値はビットライ
ンの選ばれた記憶セル24と抵抗39の間の部分の長さに限
られる。
抵抗RBLとRBLtotの値が増大してゆくと、式（２）に
従って差分ビットライン電圧dVBLの値もまた増大する。
既に述べたように、前のサイクルの同じ列が選ばれて、
結果が逆のデータ状態の読出しサイクルが行われる場合
に、高い性能を得るためには、この差分ビットライン電
圧を最小化することが望ましいため、このdVBLを調節し
て増大した抵抗を補償することが望ましい。更に、RBL
の値は選ばれた記憶セル24の行番地と共に変化するの
で、番地に依存するビットライン差分電圧の変動を除去
するのが望ましい。
従って差分ビットライン電圧dVBLの値もまた増大する。
既に述べたように、前のサイクルの同じ列が選ばれて、
結果が逆のデータ状態の読出しサイクルが行われる場合
に、高い性能を得るためには、この差分ビットライン電
圧を最小化することが望ましいため、このdVBLを調節し
て増大した抵抗を補償することが望ましい。更に、RBL
の値は選ばれた記憶セル24の行番地と共に変化するの
で、番地に依存するビットライン差分電圧の変動を除去
するのが望ましい。
第７図を参照すると、本発明の別の実施例が示されて
いる。これは、選ばれた列中の検知増幅器10′近くの記
憶セル24の選択によって抵抗RBLが増大する場合に、比
較的一定な差分ビットライン電圧dVBLを保つ目的のもの
である。第７図の回路はこのことを、ビットライン抵抗
から生じた式（２）の第１項の増大を補償する程度ま
で、式（２）の第２項を調節することによって行ってい
る。このことは、高い側ではビットラインBL及びBL_の
直列ビットライン抵抗に対応し、低い側ではビットライ
ンBL及びBL_の選ばれた記憶セル24とプルダウン抵抗39
との間の直列ビットライン抵抗部分に対応するように、
ダミービットラインDBLとDBL_中へ直列抵抗を付加する
ことによって行われる。そのような直列抵抗を第７図の
差分ビットライン電圧検出回路56′中へ付加することに
よって、選ばれた行の番地に従ったプルダウン電流iPD
の調節と共に、直列ビットライン抵抗に従ったプルダウ
ン電流iPDの補償が可能となる。
いる。これは、選ばれた列中の検知増幅器10′近くの記
憶セル24の選択によって抵抗RBLが増大する場合に、比
較的一定な差分ビットライン電圧dVBLを保つ目的のもの
である。第７図の回路はこのことを、ビットライン抵抗
から生じた式（２）の第１項の増大を補償する程度ま
で、式（２）の第２項を調節することによって行ってい
る。このことは、高い側ではビットラインBL及びBL_の
直列ビットライン抵抗に対応し、低い側ではビットライ
ンBL及びBL_の選ばれた記憶セル24とプルダウン抵抗39
との間の直列ビットライン抵抗部分に対応するように、
ダミービットラインDBLとDBL_中へ直列抵抗を付加する
ことによって行われる。そのような直列抵抗を第７図の
差分ビットライン電圧検出回路56′中へ付加することに
よって、選ばれた行の番地に従ったプルダウン電流iPD
の調節と共に、直列ビットライン抵抗に従ったプルダウ
ン電流iPDの補償が可能となる。
第７図の実施例は、複数のダミー記憶セル82を含む差
分ビットライン電圧検出回路56′を示している。上述の
実施例のトランジスタ66と同様に、セル82は配列２中に
選ばれた記憶セル24から引出される電流icellを模擬す
るためのものである。ダミーの記憶セル82は各々ダミー
ビットラインDBLとｎ−チャネルトランジスタ84のドレ
インとの間につながれた転送ゲート86を含んでいる。ト
ランジスタ84はゲートへVccがバイアスされ、ソースは
アースへつながれている。転送ゲート86は、そのゲート
へ受取るダミーワードライン信号DWLに応答して、トラ
ンジスタ84がダミービットラインDBLへ接続する。上に
述べたように、記憶セル24中のｐ−チャネルトランジス
タ26と30は、プルアップトランジスタ38のために高い側
のビットラインの電圧がVcc−Vbeにあるので、（データ
状態に依存して）能動的にはビットラインBLまたはBL_
をプルアップしない。従って、トランジスタ26と30のう
ち導通している方のソース−ドレイン電圧は、ｐ−チャ
ネルトランジスタ26または30がビットラインをプルアッ
プするのを許容するためのトランジスタのしきい値電圧
よりも十分大きくない。これも既に述べたが、ダミービ
ットラインDBLの選ばれたダミーセル82とバイポーラト
ランジスタ68aとの間の部分は、そこを流れる電流が非
常に少ないので、ダミービットラインDBLの等価的直列
抵抗へ付加する必要はない。従って、直列ビットライン
抵抗の模擬は、ダミービットラインDBLとDBL_を、トラ
ンジスタ68のベースに近い点でレベルシフタ回路58へ接
続することによって完了する。このようにダミーセル82
は各々配列２中の選ばれた記憶セル24の特性を、それの
ビットラインBLとBL_への接続に関して、模擬する。
分ビットライン電圧検出回路56′を示している。上述の
実施例のトランジスタ66と同様に、セル82は配列２中に
選ばれた記憶セル24から引出される電流icellを模擬す
るためのものである。ダミーの記憶セル82は各々ダミー
ビットラインDBLとｎ−チャネルトランジスタ84のドレ
インとの間につながれた転送ゲート86を含んでいる。ト
ランジスタ84はゲートへVccがバイアスされ、ソースは
アースへつながれている。転送ゲート86は、そのゲート
へ受取るダミーワードライン信号DWLに応答して、トラ
ンジスタ84がダミービットラインDBLへ接続する。上に
述べたように、記憶セル24中のｐ−チャネルトランジス
タ26と30は、プルアップトランジスタ38のために高い側
のビットラインの電圧がVcc−Vbeにあるので、（データ
状態に依存して）能動的にはビットラインBLまたはBL_
をプルアップしない。従って、トランジスタ26と30のう
ち導通している方のソース−ドレイン電圧は、ｐ−チャ
ネルトランジスタ26または30がビットラインをプルアッ
プするのを許容するためのトランジスタのしきい値電圧
よりも十分大きくない。これも既に述べたが、ダミービ
ットラインDBLの選ばれたダミーセル82とバイポーラト
ランジスタ68aとの間の部分は、そこを流れる電流が非
常に少ないので、ダミービットラインDBLの等価的直列
抵抗へ付加する必要はない。従って、直列ビットライン
抵抗の模擬は、ダミービットラインDBLとDBL_を、トラ
ンジスタ68のベースに近い点でレベルシフタ回路58へ接
続することによって完了する。このようにダミーセル82
は各々配列２中の選ばれた記憶セル24の特性を、それの
ビットラインBLとBL_への接続に関して、模擬する。
ダミーセル82の複数個のものが、９個の上位番地入力
An上へ受取られる行番地に従って行復号器６（第１図参
照）より発生するダミーワードラインDWLによって選択
される。異なるダミーワードラインDWLに付随する複数
個のダミーセル82はこのように、配列２へ変動する直列
ビットライン抵抗が加えられるのと同じようにして、ダ
ミービットラインDBLへ変動する直列ビットライン抵抗
を加える。
An上へ受取られる行番地に従って行復号器６（第１図参
照）より発生するダミーワードラインDWLによって選択
される。異なるダミーワードラインDWLに付随する複数
個のダミーセル82はこのように、配列２へ変動する直列
ビットライン抵抗が加えられるのと同じようにして、ダ
ミービットラインDBLへ変動する直列ビットライン抵抗
を加える。
自動利得制御回路54の残りの部分は、既に述べたのと
同様に動作する。しかし、ダミービットラインDBLの直
列抵抗が変化する範囲までは、差分ダミービットライン
電圧dVDBLもまた式（２）に従って変化する。ダミービ
ットラインDBLの直列抵抗の増加はより大きい差分ダミ
ービットライン電圧を生じ、それは、上述のレベルシフ
タ回路58を経て演算増幅器60へ入力を与え、トランジス
タ72と75を流れる電流iPDを増大させ、配列２の選ばれ
た列中の差分ビットライン電圧dVBLを減少させると共
に、差分ダミービットライン電圧を降下させる。直列ダ
ミービットライン抵抗が配列２の選ばれた列中の直列ビ
ットライン抵抗とつり合っている限り、第７図の回路は
このようにして記憶装置中でプルダウン電流iPDの正確
な調節を行うことができ、従って行番地の範囲内で、差
分ビットライン電圧dVBLを安定化でき、また従って直列
ビットライン抵抗を安定化できる。
同様に動作する。しかし、ダミービットラインDBLの直
列抵抗が変化する範囲までは、差分ダミービットライン
電圧dVDBLもまた式（２）に従って変化する。ダミービ
ットラインDBLの直列抵抗の増加はより大きい差分ダミ
ービットライン電圧を生じ、それは、上述のレベルシフ
タ回路58を経て演算増幅器60へ入力を与え、トランジス
タ72と75を流れる電流iPDを増大させ、配列２の選ばれ
た列中の差分ビットライン電圧dVBLを減少させると共
に、差分ダミービットライン電圧を降下させる。直列ダ
ミービットライン抵抗が配列２の選ばれた列中の直列ビ
ットライン抵抗とつり合っている限り、第７図の回路は
このようにして記憶装置中でプルダウン電流iPDの正確
な調節を行うことができ、従って行番地の範囲内で、差
分ビットライン電圧dVBLを安定化でき、また従って直列
ビットライン抵抗を安定化できる。
記憶装置の配置の空間及び精度上の制約に依存して、
ダミーセル82を配置する各種の方法が利用できる。例え
ば、ビットライン差分電圧検出回路56′中の直列ビット
ライン抵抗の最も正確な模擬は、配列２中の各行に対し
てダミーセル82を用意することであろう。すなわち、51
2行を有する上述の1MビットSRAMでは、ビットライン差
分電圧検出回路56′中に512個のダミーセル82が用意さ
れることになり、配列２中の512本のワードラインに１
対１の対応で512本のダミーワードラインDWLが付随する
ことになる。より数少ないダミーセル82を用いて、より
空間を効率よく利用した方法を用いることも可能であろ
う。例えば、もしビットライン差分電圧検出回路56′中
に４個のダミーセル82を設けるとすればダミーワードラ
インDWLは４本だけでよいことになる。その場合、上位
２ビットの行番地ビットを復号化することによって、配
列２中で選ばれた行に対応して、行復号器６がこれら４
本のダミーワードラインDWLを駆動することになる。こ
のようなより少ないダミーセル82を用いた構成では、必
要最小限の回路面積を用いて、或る程度までの精度の改
善を得ることができる。もちろん、２から配列２中の実
際の行数までの範囲にある任意の数のダミーセル82を用
いることができる。もちろん、ダミーワードラインDWL
への行番地の復号化を比較的単純なものに保つために、
ダミーセル82の数は２のベキになっているのが望まし
い。
ダミーセル82を配置する各種の方法が利用できる。例え
ば、ビットライン差分電圧検出回路56′中の直列ビット
ライン抵抗の最も正確な模擬は、配列２中の各行に対し
てダミーセル82を用意することであろう。すなわち、51
2行を有する上述の1MビットSRAMでは、ビットライン差
分電圧検出回路56′中に512個のダミーセル82が用意さ
れることになり、配列２中の512本のワードラインに１
対１の対応で512本のダミーワードラインDWLが付随する
ことになる。より数少ないダミーセル82を用いて、より
空間を効率よく利用した方法を用いることも可能であろ
う。例えば、もしビットライン差分電圧検出回路56′中
に４個のダミーセル82を設けるとすればダミーワードラ
インDWLは４本だけでよいことになる。その場合、上位
２ビットの行番地ビットを復号化することによって、配
列２中で選ばれた行に対応して、行復号器６がこれら４
本のダミーワードラインDWLを駆動することになる。こ
のようなより少ないダミーセル82を用いた構成では、必
要最小限の回路面積を用いて、或る程度までの精度の改
善を得ることができる。もちろん、２から配列２中の実
際の行数までの範囲にある任意の数のダミーセル82を用
いることができる。もちろん、ダミーワードラインDWL
への行番地の復号化を比較的単純なものに保つために、
ダミーセル82の数は２のベキになっているのが望まし
い。
第８図は、配列２中検知増幅器10′近くの記憶セル24
を選択することによる直列ビットライン抵抗の増大効果
に対応するための本発明の別の実施例を示している。第
８図で、差分ビットライン電圧検出回路56″は複数個の
ダミー列を有しており、各列が、選ばれた記憶セル24の
電流icellを模擬するためのトランジスタ66を備えてい
る。しかし、この複数個のダミー列は各々、プルアップ
トランジスタ62aとダミービットラインDBLとの間に変化
するプルアップ抵抗を有している。精度を最も高めるた
めに、各ダミー列に対するダミービットラインDBLと直
列に入る可変抵抗は、プルアップ抵抗39の値に、そのダ
ミー列に対応する範囲内の行番地を有する記憶セルに対
する平均の直列ビットライン抵抗にほぼ等しい抵抗値を
加えたものとなるであろう。例えば、第８図の４個のダ
ミー列は、行番地で仕分けられる第１から第４までの、
配列２の４半分に対応する。従って、第８図に示された
４個のダミー列に対しては、抵抗64aと64bは、配列２中
の抵抗体39aとビットラインBLとBL_の一方の直列ビット
ライン抵抗の８分の１との合計に等しい抵抗値を持つこ
とになり、抵抗64a′と64b′は抵抗39aとビットラインB
LとBL_の一方の直列ビットライン抵抗の８分の３との合
計に等しい抵抗値を持ち、抵抗64a″と64b″は抵抗39a
とビットラインBLとBL_の一方の直列ビットライン抵抗
の８分の５との合計に等しい抵抗値を有することにな
り、抵抗64aと64bは抵抗39aとビットラインBLとBL_
の一方の直列ビットライン抵抗の８分の７との合計に等
しい抵抗値を有することになる。
を選択することによる直列ビットライン抵抗の増大効果
に対応するための本発明の別の実施例を示している。第
８図で、差分ビットライン電圧検出回路56″は複数個の
ダミー列を有しており、各列が、選ばれた記憶セル24の
電流icellを模擬するためのトランジスタ66を備えてい
る。しかし、この複数個のダミー列は各々、プルアップ
トランジスタ62aとダミービットラインDBLとの間に変化
するプルアップ抵抗を有している。精度を最も高めるた
めに、各ダミー列に対するダミービットラインDBLと直
列に入る可変抵抗は、プルアップ抵抗39の値に、そのダ
ミー列に対応する範囲内の行番地を有する記憶セルに対
する平均の直列ビットライン抵抗にほぼ等しい抵抗値を
加えたものとなるであろう。例えば、第８図の４個のダ
ミー列は、行番地で仕分けられる第１から第４までの、
配列２の４半分に対応する。従って、第８図に示された
４個のダミー列に対しては、抵抗64aと64bは、配列２中
の抵抗体39aとビットラインBLとBL_の一方の直列ビット
ライン抵抗の８分の１との合計に等しい抵抗値を持つこ
とになり、抵抗64a′と64b′は抵抗39aとビットラインB
LとBL_の一方の直列ビットライン抵抗の８分の３との合
計に等しい抵抗値を持ち、抵抗64a″と64b″は抵抗39a
とビットラインBLとBL_の一方の直列ビットライン抵抗
の８分の５との合計に等しい抵抗値を有することにな
り、抵抗64aと64bは抵抗39aとビットラインBLとBL_
の一方の直列ビットライン抵抗の８分の７との合計に等
しい抵抗値を有することになる。
ダミー列のうちの１個が、配列２中の選ばれた記憶セ
ル24の配列中での位置に対応して、行復号器16からの復
号化された行番地に従って選択される。このことは、４
ダミー列の場合には、行番地の最上位２ビットを復号化
し、DSEL0からDSEL3までの４本のダミー列選択ラインの
１本を駆動することによって行われる。これらのダミー
列選択ラインは次に、ダミービットライン対DBLとDBL_
の選ばれたものを、レベルシフタ回路58の入力へつな
ぐ。ダミー列の選ばれなかったものは演算増幅器60の出
力を受取る。しかし、もちろん、そのような列中のiPD
の変化はレベルシフタ回路58へ帰還されない。もし必要
あれば、このダミー列選択ラインはまたトランジスタ74
のゲートを制御するために用いられ、従って、ダミー列
のうちの選ばれなかったものは、選ばれない間、直流電
流を引き出さない。
ル24の配列中での位置に対応して、行復号器16からの復
号化された行番地に従って選択される。このことは、４
ダミー列の場合には、行番地の最上位２ビットを復号化
し、DSEL0からDSEL3までの４本のダミー列選択ラインの
１本を駆動することによって行われる。これらのダミー
列選択ラインは次に、ダミービットライン対DBLとDBL_
の選ばれたものを、レベルシフタ回路58の入力へつな
ぐ。ダミー列の選ばれなかったものは演算増幅器60の出
力を受取る。しかし、もちろん、そのような列中のiPD
の変化はレベルシフタ回路58へ帰還されない。もし必要
あれば、このダミー列選択ラインはまたトランジスタ74
のゲートを制御するために用いられ、従って、ダミー列
のうちの選ばれなかったものは、選ばれない間、直流電
流を引き出さない。
もちろん、第８図の実施例において、任意の数のダミ
ー列を用いることができる。もちろん復号の観点から
は、ダミー列の数としては２のベキが望ましい。
ー列を用いることができる。もちろん復号の観点から
は、ダミー列の数としては２のベキが望ましい。
次に第９図を参照すると、直列ビットライン抵抗に従
って電流iPDを調節するようになった、本発明の別の実
施例が示されている。この実施例において、第５図と第
６図に関して上述した自動利得制御回路54を第９図の実
施例と組合せて用いることができるのであるが、ここで
は自動利得制御回路54を列中に含むようには示されてい
ない。第９図は配列（２）中の１つの列を示してあり、
この列にはプルダウントランジスタ50aと50bとそれぞれ
直列につながれたｎ−チャネルトランジスタ92aと92bが
含まれている。トランジスタ92aと92bのゲートはデジタ
ル−アナログ変換器94によって駆動される。変換器94
は、望ましくは番地バッファ（図示されていない）を経
て、番地入力Anから行番地を受信し、受信された行番地
の値に対応して出力へ電圧を供給する。このように、ト
ランジスタ92aと92bのゲートは、選ばれた行が検知増幅
器10″の近くにある場合（すなわち直列ビットライン抵
抗の増大が式（２）に従ってビットライン差分電圧dVBL
を増大させる場合）には増大したiPDを供給し、また選
ばれた行が検知増幅器10″から離れている場合（直列ビ
ットライン抵抗の減少が式（２）に従ってビットライン
差分電圧の減少をもたらす場合）には、減少したiPDを
供給するように制御される。従って、プルダウン電流は
選ばれた行番地に直接基づいて調節することができる。
って電流iPDを調節するようになった、本発明の別の実
施例が示されている。この実施例において、第５図と第
６図に関して上述した自動利得制御回路54を第９図の実
施例と組合せて用いることができるのであるが、ここで
は自動利得制御回路54を列中に含むようには示されてい
ない。第９図は配列（２）中の１つの列を示してあり、
この列にはプルダウントランジスタ50aと50bとそれぞれ
直列につながれたｎ−チャネルトランジスタ92aと92bが
含まれている。トランジスタ92aと92bのゲートはデジタ
ル−アナログ変換器94によって駆動される。変換器94
は、望ましくは番地バッファ（図示されていない）を経
て、番地入力Anから行番地を受信し、受信された行番地
の値に対応して出力へ電圧を供給する。このように、ト
ランジスタ92aと92bのゲートは、選ばれた行が検知増幅
器10″の近くにある場合（すなわち直列ビットライン抵
抗の増大が式（２）に従ってビットライン差分電圧dVBL
を増大させる場合）には増大したiPDを供給し、また選
ばれた行が検知増幅器10″から離れている場合（直列ビ
ットライン抵抗の減少が式（２）に従ってビットライン
差分電圧の減少をもたらす場合）には、減少したiPDを
供給するように制御される。従って、プルダウン電流は
選ばれた行番地に直接基づいて調節することができる。
第９図は、記憶装置のビットライン構成の別の改善例
である。第９図の改善点は、配列２がブロックで構成さ
れて、（列番地によって）選択されたセルを含むブロッ
クに対してのみワードラインが選択され、他のブロック
中ではワードラインの選択が行われないようになってい
る場合に、特に有用である。そのようなブロック構成は
特に、電力消費を減らす目的に適している。512行の204
8列で構成された1MビットSRAMに対するそのようなブロ
ック構成の一例は、2048列を各々128列を含む16個のブ
ロックに分割するものである。動作時には、選ばれたワ
ードラインを有するブロック中の選ばれていない列の各
々はビットラインBLとBL_へつながれた記憶セル24を有
することになり、従って、ビットラインBLとBL_の一方
は選ばれた行中の記憶セル24中の対応するｎ−チャネル
トランジスタ28または32によって、Vcc−Vbe近くの電圧
へプルダウンされる。トランジスタ47によって与えられ
る、選ばれていない列中のビットラインBLとBL_間の等
化作用は、両ビットラインBLとBL_が望ましくない高電
圧へ浮遊することを防止する。
である。第９図の改善点は、配列２がブロックで構成さ
れて、（列番地によって）選択されたセルを含むブロッ
クに対してのみワードラインが選択され、他のブロック
中ではワードラインの選択が行われないようになってい
る場合に、特に有用である。そのようなブロック構成は
特に、電力消費を減らす目的に適している。512行の204
8列で構成された1MビットSRAMに対するそのようなブロ
ック構成の一例は、2048列を各々128列を含む16個のブ
ロックに分割するものである。動作時には、選ばれたワ
ードラインを有するブロック中の選ばれていない列の各
々はビットラインBLとBL_へつながれた記憶セル24を有
することになり、従って、ビットラインBLとBL_の一方
は選ばれた行中の記憶セル24中の対応するｎ−チャネル
トランジスタ28または32によって、Vcc−Vbe近くの電圧
へプルダウンされる。トランジスタ47によって与えられ
る、選ばれていない列中のビットラインBLとBL_間の等
化作用は、両ビットラインBLとBL_が望ましくない高電
圧へ浮遊することを防止する。
第３図に示された回路において、もし記憶装置がその
ようなブロック構成になっていれば、励起されたワード
ラインを有していないブロックに対しては、ビットライ
ンBLおよびBL_へ記憶セル24は接続されない。それらの
列においてはビットラインBLとBL_はプルダウンされな
いため、ビットラインBL及びBL_へ混入する雑音がそれ
の電位を望ましくない高電位へ持上げることがあり得、
その場合ビットラインBL、BL_は有効なデータが検出で
きる前にまず放電されなければならないので、前に選ば
れていないブロック中のセルを選択する場合、記憶セル
サイクルの動作を低速化してしまう。例えば連続した番
地を有する位置に記憶されているデータをくりかえして
アクセスする場合等には配列２の１つのブロック中で非
常に多数回のアクセスが実行され、配列２の１つのブロ
ックが選ばれずにいる時間は長くなる。
ようなブロック構成になっていれば、励起されたワード
ラインを有していないブロックに対しては、ビットライ
ンBLおよびBL_へ記憶セル24は接続されない。それらの
列においてはビットラインBLとBL_はプルダウンされな
いため、ビットラインBL及びBL_へ混入する雑音がそれ
の電位を望ましくない高電位へ持上げることがあり得、
その場合ビットラインBL、BL_は有効なデータが検出で
きる前にまず放電されなければならないので、前に選ば
れていないブロック中のセルを選択する場合、記憶セル
サイクルの動作を低速化してしまう。例えば連続した番
地を有する位置に記憶されているデータをくりかえして
アクセスする場合等には配列２の１つのブロック中で非
常に多数回のアクセスが実行され、配列２の１つのブロ
ックが選ばれずにいる時間は長くなる。
第９図に示された改善例では、ビットラインBL_と基
準電圧Vcc−Vbeとの間につながれたｐ−チャネルトラン
ジスタ96を用いている。電圧Vcc−Vbeは、それが選ばれ
た記憶セル24を含むブロック中の選ばれていないビット
ラインがバイアスされている電圧であることから、望ま
しい電圧である。トランジスタ96のゲートは列選択ライ
ンYSELによって制御される。その列が選択されていない
場合には、YSELは低レベルであって、それによってトラ
ンジスタ47がターンオンしてビットラインを等化し、ま
た本発明のこの実施例に従えば、トランジスタ96がター
ンオンし、電圧Vcc−Vbeをビットラインへつなぐ。従っ
て、トランジスタ96は非選択サイクル間ビットラインBL
とBL_が浮遊しないように保つという付加的利点を有
し、それによってひきつづくサイクル中にビットライン
BLとBL_がそこへ混入する雑音から回復するために要す
る時間を短縮する。
準電圧Vcc−Vbeとの間につながれたｐ−チャネルトラン
ジスタ96を用いている。電圧Vcc−Vbeは、それが選ばれ
た記憶セル24を含むブロック中の選ばれていないビット
ラインがバイアスされている電圧であることから、望ま
しい電圧である。トランジスタ96のゲートは列選択ライ
ンYSELによって制御される。その列が選択されていない
場合には、YSELは低レベルであって、それによってトラ
ンジスタ47がターンオンしてビットラインを等化し、ま
た本発明のこの実施例に従えば、トランジスタ96がター
ンオンし、電圧Vcc−Vbeをビットラインへつなぐ。従っ
て、トランジスタ96は非選択サイクル間ビットラインBL
とBL_が浮遊しないように保つという付加的利点を有
し、それによってひきつづくサイクル中にビットライン
BLとBL_がそこへ混入する雑音から回復するために要す
る時間を短縮する。
第９図に関して上に述べたように、付加的なトランジ
スタ96を配列２中のすべての列へ設けることは、配列２
のブロック構成に拘らずビットラインBLラインの電位を
望ましい電位に保つことを保証する。更に、Vcc−Vbeを
与えるラインは、（配列２に対して）外部からのそして
複雑な基準電位トラッキング回路を必要とせずに、選ば
れたブロック内のビットラインから得られる。結果のバ
イアスは、動作及びプロセスが変化しても、配列２にお
いて正しいものとなる。非選択ビットラインに対してV
cc−Vbe以外の電圧を用いることが望ましい場合は、そ
のような他の電圧は、上述のようにすべてのブロックの
間のビットラインへの接続によって、すべてのビットラ
インへ伝えてやらなければならない。
スタ96を配列２中のすべての列へ設けることは、配列２
のブロック構成に拘らずビットラインBLラインの電位を
望ましい電位に保つことを保証する。更に、Vcc−Vbeを
与えるラインは、（配列２に対して）外部からのそして
複雑な基準電位トラッキング回路を必要とせずに、選ば
れたブロック内のビットラインから得られる。結果のバ
イアスは、動作及びプロセスが変化しても、配列２にお
いて正しいものとなる。非選択ビットラインに対してV
cc−Vbe以外の電圧を用いることが望ましい場合は、そ
のような他の電圧は、上述のようにすべてのブロックの
間のビットラインへの接続によって、すべてのビットラ
インへ伝えてやらなければならない。
本発明は、それの好適実施例に関してここに詳細に説
明してきたが、この説明は単に一例であって、本発明を
それに限定するつもりのものではないことは理解される
であろう。更に、本発明の実施例の詳細についての数多
くの変更や、本発明の付加的な実施例が可能であること
は、本説明を参照すれば当業者には明らかであろう。そ
のような変更や付加的な実施例は、本発明の特許請求の
範囲に含まれると考えるべきである。
明してきたが、この説明は単に一例であって、本発明を
それに限定するつもりのものではないことは理解される
であろう。更に、本発明の実施例の詳細についての数多
くの変更や、本発明の付加的な実施例が可能であること
は、本説明を参照すれば当業者には明らかであろう。そ
のような変更や付加的な実施例は、本発明の特許請求の
範囲に含まれると考えるべきである。
以上の説明に関して更に以下の項を開示する。
（１） 記憶装置であって、 行および列の形に配置された複数個の記憶セル、 番地信号に応答して、行を選択する行復合器、 複数個のビットライン対であって、各対に、選ばれた
行中の前記列中の１個の記憶セルからの差分信号を伝搬
するための記憶セルの列が付随しているような複数個の
ビットライン対、 １組のビットライン対へつながれた検知増幅器であっ
て、 ベースを前記ビットライン対中の第１と第２のビット
ラインへつながれ、エミッタを共通につながれた、第１
と第２のバイポーラトランジスタ、 前記バイポーラトランジスタの前記エミッタと第１の
基準電圧との間につながれた検知電流源、 それぞれ前記第１と第２のバイポーラトランジスタの
ベースと第２の基準電圧との間につながれた第１と第２
のプルダウン電流源、 を含む、検知増幅器、 を含む、記憶装置。
行中の前記列中の１個の記憶セルからの差分信号を伝搬
するための記憶セルの列が付随しているような複数個の
ビットライン対、 １組のビットライン対へつながれた検知増幅器であっ
て、 ベースを前記ビットライン対中の第１と第２のビット
ラインへつながれ、エミッタを共通につながれた、第１
と第２のバイポーラトランジスタ、 前記バイポーラトランジスタの前記エミッタと第１の
基準電圧との間につながれた検知電流源、 それぞれ前記第１と第２のバイポーラトランジスタの
ベースと第２の基準電圧との間につながれた第１と第２
のプルダウン電流源、 を含む、検知増幅器、 を含む、記憶装置。
（２） 請求項（１）の記憶装置であって、前記第１と
第２のプルダウン電流源がそれぞれ第１と第２の電界効
果トランジスタを含んでいるような、記憶装置。
第２のプルダウン電流源がそれぞれ第１と第２の電界効
果トランジスタを含んでいるような、記憶装置。
（３） 請求項（２）の記憶装置であって、前記第１と
第２の電界効果トランジスタのソース−ドレイン経路
が、それぞれ前記第１と第２のバイポーラトランジスタ
の前記ベースと前記第２の基準電圧との間につながれて
おり、また前記第１と第２の電界効果トランジスタのゲ
ートが列選択信号によって制御されるようになった、記
憶装置。
第２の電界効果トランジスタのソース−ドレイン経路
が、それぞれ前記第１と第２のバイポーラトランジスタ
の前記ベースと前記第２の基準電圧との間につながれて
おり、また前記第１と第２の電界効果トランジスタのゲ
ートが列選択信号によって制御されるようになった、記
憶装置。
（４） 請求項（３）の記憶装置であって、前記検知電
流源が、ソース−ドレイン経路を前記第１と第２のバイ
ポーラトランジスタのエミッタと前記第１の基準電圧と
の間につながれ、ゲートを列選択信号で制御されるよう
になった電界効果トランジスタを含んでいるような、記
憶装置。
流源が、ソース−ドレイン経路を前記第１と第２のバイ
ポーラトランジスタのエミッタと前記第１の基準電圧と
の間につながれ、ゲートを列選択信号で制御されるよう
になった電界効果トランジスタを含んでいるような、記
憶装置。
（５） 請求項（１）の記憶装置であって、前記第１と
第２の基準電圧が同じ電圧であるような、記憶装置。
第２の基準電圧が同じ電圧であるような、記憶装置。
（６） 請求項（１）の記憶装置であって、前記検知増
幅器を複数個含んでいるような、記憶装置。
幅器を複数個含んでいるような、記憶装置。
（７） 請求項（６）の記憶装置であって、各々の検知
増幅器に記憶セルの１個の列が付随しているような、記
憶装置。
増幅器に記憶セルの１個の列が付随しているような、記
憶装置。
（８） 請求項（１）の記憶装置であって、更に、 各ビットライン対に付随する等化トランジスタであっ
て、そのソース−ドレイン経路を前記ビットライン対中
の前記ビットライン間につながれ、またそのゲートを列
選択信号によって制御され、それによって前記ビットラ
イン対中の前記ビットラインが、選ばれていない列に関
して、互に接続されるようになった、等化トランジス
タ、 を含む記憶装置。
て、そのソース−ドレイン経路を前記ビットライン対中
の前記ビットライン間につながれ、またそのゲートを列
選択信号によって制御され、それによって前記ビットラ
イン対中の前記ビットラインが、選ばれていない列に関
して、互に接続されるようになった、等化トランジス
タ、 を含む記憶装置。
（９） 請求項（８）の記憶装置であって、更に、 各ビットライン対に付随するバイアストランジスタで
あって、それのソース−ドレイン経路をそのビットライ
ン対中のビットラインと第３の基準電圧との間につなが
れ、それのゲートを前記列選択信号によって制御され、
それによって、前記ビットライン対が、それに付随する
選択されていない列に関して、前記第３の基準電圧へつ
ながれるようになった、バイアストランジスタ、 を含む記憶装置。
あって、それのソース−ドレイン経路をそのビットライ
ン対中のビットラインと第３の基準電圧との間につなが
れ、それのゲートを前記列選択信号によって制御され、
それによって、前記ビットライン対が、それに付随する
選択されていない列に関して、前記第３の基準電圧へつ
ながれるようになった、バイアストランジスタ、 を含む記憶装置。
（10） 記憶装置であって、 行及び列の形に配置された複数個の記憶セル、 番地信号に応答して行を選択するための行復号器、 複数個のビットライン対であって、各対に、選ばれた
行中の前記列中の記憶セルからの差分信号を伝搬するた
めの記憶セルの列が付随しているような、複数個のビッ
トライン対、 １組のビットライン対へつながれた検知増幅器であっ
て、 第１及び第２のバイポーラトランジスタであって、そ
れらのベースを前記ビットライン対中の第１と第２のビ
ットラインへつながれ、それらのエミッタを共通につな
がれた第１と第２のバイポーラトランジスタ、 前記バイポーラトランジスタの前記エミッタと第１の
基準電圧との間につながれた検知電流源、 各々前記第１と第２のバイポーラトランジスタのベー
スと第２の基準電圧との間につながれた第１と第２のプ
ルダウン電流源、 を含む検知増幅器、 前記第１と第２のプルダウン電流源から供給される電
流を制御するための手段、 を含む記憶装置。
行中の前記列中の記憶セルからの差分信号を伝搬するた
めの記憶セルの列が付随しているような、複数個のビッ
トライン対、 １組のビットライン対へつながれた検知増幅器であっ
て、 第１及び第２のバイポーラトランジスタであって、そ
れらのベースを前記ビットライン対中の第１と第２のビ
ットラインへつながれ、それらのエミッタを共通につな
がれた第１と第２のバイポーラトランジスタ、 前記バイポーラトランジスタの前記エミッタと第１の
基準電圧との間につながれた検知電流源、 各々前記第１と第２のバイポーラトランジスタのベー
スと第２の基準電圧との間につながれた第１と第２のプ
ルダウン電流源、 を含む検知増幅器、 前記第１と第２のプルダウン電流源から供給される電
流を制御するための手段、 を含む記憶装置。
（11） 請求項（10）の記憶装置であって、前記制御す
るための手段が、 選ばれた行の前記番地に対応して、前記第１と第２の
プルダウン電流源へ信号を供給するための手段、 を含むような、記憶装置。
るための手段が、 選ばれた行の前記番地に対応して、前記第１と第２の
プルダウン電流源へ信号を供給するための手段、 を含むような、記憶装置。
（12） 請求項（11）の記憶装置であって、前記第１と
第２のプルダウン電流源が第１と第２の電界効果トラン
ジスタを含み、それらトランジスタのソース−ドレイン
経路がそれぞれ前記第１と第２のバイポーラトランジス
タのベースと前記第２の基準電圧との間につながれてお
り、 また、前記信号供給手段が、出力を前記第１と第２と
電界効果トランジスタのゲートへつながれたデジタル−
アナログ変換器を含むような、 記憶装置。
第２のプルダウン電流源が第１と第２の電界効果トラン
ジスタを含み、それらトランジスタのソース−ドレイン
経路がそれぞれ前記第１と第２のバイポーラトランジス
タのベースと前記第２の基準電圧との間につながれてお
り、 また、前記信号供給手段が、出力を前記第１と第２と
電界効果トランジスタのゲートへつながれたデジタル−
アナログ変換器を含むような、 記憶装置。
（13） 請求項（10）の記憶装置であって、前記制御す
るための手段が、 出力を有するビットライン差分電圧検出回路、 前記ビットライン差分電圧検出回路の出力を受信し、
前記ビットライン差分電圧検出回路の出力に応答して前
記第１と第２のプルダウン電流源へ制御電圧を供給する
ための、増幅器、 を含む、記憶装置。
るための手段が、 出力を有するビットライン差分電圧検出回路、 前記ビットライン差分電圧検出回路の出力を受信し、
前記ビットライン差分電圧検出回路の出力に応答して前
記第１と第２のプルダウン電流源へ制御電圧を供給する
ための、増幅器、 を含む、記憶装置。
（14） 請求項（13）の記憶装置であって、前記ビット
ライン差分検出回路が、 ダミービットライン対、 前記ダミービットライン対上へ差分信号を確立するた
めの手段、 ダミー検知増幅器であって、 ベースを前記ダミービットライン対中の第１と第２の
ダミービットラインへつながれ、エミッタを共通にした
第１と第２のダミーバイポーラトランジスタ、 前記ダミーバイポーラトランジスタの前記エミッタと
前記第１の基準電圧との間につながれたダミー検知電流
源、 それぞれ前記第１と第２のダミーバイポーラトランジ
スタのベースと前記第２の基準電圧との間につながれた
第１と第２のダミープルダウン電流源であって、前記増
幅器によって制御されるようになった、第１と第２のダ
ミープルダウン電流源、 を含みダミー検出増幅器、 を含み、 前記ビットライン差分電圧検出回路の出力がダミービ
ットライン対を含むようになった、 記憶装置。
ライン差分検出回路が、 ダミービットライン対、 前記ダミービットライン対上へ差分信号を確立するた
めの手段、 ダミー検知増幅器であって、 ベースを前記ダミービットライン対中の第１と第２の
ダミービットラインへつながれ、エミッタを共通にした
第１と第２のダミーバイポーラトランジスタ、 前記ダミーバイポーラトランジスタの前記エミッタと
前記第１の基準電圧との間につながれたダミー検知電流
源、 それぞれ前記第１と第２のダミーバイポーラトランジ
スタのベースと前記第２の基準電圧との間につながれた
第１と第２のダミープルダウン電流源であって、前記増
幅器によって制御されるようになった、第１と第２のダ
ミープルダウン電流源、 を含みダミー検出増幅器、 を含み、 前記ビットライン差分電圧検出回路の出力がダミービ
ットライン対を含むようになった、 記憶装置。
（15） 請求項（14）の記憶装置であって、更に、 前記ダミービットライン対へつながれ、また前記増幅
器へつながれて、前記差分信号に対応して信号を供給す
るためのレベルシフタ回路、 を含む、記憶装置。
器へつながれて、前記差分信号に対応して信号を供給す
るためのレベルシフタ回路、 を含む、記憶装置。
（16） 請求項（15）の記憶装置であって、前記レベル
シフタ回路が、 それぞれ前記ダミービットライン対中の第１及び第２
のダミービットラインへつながれた、第１及び第２のト
ランジスタ、 それぞれ前記第１と第２のトランジスタへつながれた
第１と第２の抵抗、 それぞれ、前記第１と第２の抵抗と、基準電圧との間
につながれた、第１と第２のレベルシフタ電流源、 を含むような、記憶装置。
シフタ回路が、 それぞれ前記ダミービットライン対中の第１及び第２
のダミービットラインへつながれた、第１及び第２のト
ランジスタ、 それぞれ前記第１と第２のトランジスタへつながれた
第１と第２の抵抗、 それぞれ、前記第１と第２の抵抗と、基準電圧との間
につながれた、第１と第２のレベルシフタ電流源、 を含むような、記憶装置。
（17） 請求項（14）の記憶装置であって、差分信号を
確立するための前記手段が、 前記ダミービットラインの一本へつながれたプルダウ
ン手段、 を含むようになった、記憶装置。
確立するための前記手段が、 前記ダミービットラインの一本へつながれたプルダウ
ン手段、 を含むようになった、記憶装置。
（18） 請求項（14）の記憶装置であって、差分信号を
確立するための前記手段が、 複数個のプルダウン手段であって、各々選択ゲートに
よって前記ダミービットラインの一本へつながれてお
り、前記選択ゲートが前記選ばれた行の番地に対応した
信号によって制御されるようになった、複数個のプルダ
ウン手段、 を含むような、記憶装置。
確立するための前記手段が、 複数個のプルダウン手段であって、各々選択ゲートに
よって前記ダミービットラインの一本へつながれてお
り、前記選択ゲートが前記選ばれた行の番地に対応した
信号によって制御されるようになった、複数個のプルダ
ウン手段、 を含むような、記憶装置。
（19） 請求項（13）の記憶装置であって、前記ビット
ライン差分電圧検出回路が、 複数個のダミー列であって、各々、 ダーミービットライン対、 前記ダミービットライン対上へ差分信号を確立するた
めの手段、 ダミー検知増幅器であって、 第１と第２のダミーバイポーラトランジスタであっ
て、それらのベースを前記ダミービットライン対中の第
１と第２のダミービットラインへつながれ、またそれら
のエミッタを共通につながれた、第１と第２のダミーバ
イポーラトランジスタ、 前記ダミーバイポーラトランジスタの前記エミッタと
前記第１の基準電圧との間につながれたダミー検知電流
源、 それぞれ前記第１と第２のダミーバイポーラトランジ
スタのベースと前記第２の基準電圧との間につながれた
第１と第２のダミープルダウン電流源であって、前記増
幅器の出力によって制御されるようになった、第１と第
２のダミープルダウン電流源、 を含むダミー検知増幅器、 を含む複数個のダミー列、 前記ダミー列の１列のダミービットライン対を選ばれ
た行の番地に応答する前記増幅器へつなぐための選択回
路、 を含む記憶装置。
ライン差分電圧検出回路が、 複数個のダミー列であって、各々、 ダーミービットライン対、 前記ダミービットライン対上へ差分信号を確立するた
めの手段、 ダミー検知増幅器であって、 第１と第２のダミーバイポーラトランジスタであっ
て、それらのベースを前記ダミービットライン対中の第
１と第２のダミービットラインへつながれ、またそれら
のエミッタを共通につながれた、第１と第２のダミーバ
イポーラトランジスタ、 前記ダミーバイポーラトランジスタの前記エミッタと
前記第１の基準電圧との間につながれたダミー検知電流
源、 それぞれ前記第１と第２のダミーバイポーラトランジ
スタのベースと前記第２の基準電圧との間につながれた
第１と第２のダミープルダウン電流源であって、前記増
幅器の出力によって制御されるようになった、第１と第
２のダミープルダウン電流源、 を含むダミー検知増幅器、 を含む複数個のダミー列、 前記ダミー列の１列のダミービットライン対を選ばれ
た行の番地に応答する前記増幅器へつなぐための選択回
路、 を含む記憶装置。
（20） 請求項（10）の記憶装置であって、前記第１と
第２の基準電圧が同じ電圧であるような、記憶装置。
第２の基準電圧が同じ電圧であるような、記憶装置。
（21） 請求項（10）の記憶装置であって、更に、 第１と第２の選択トランジスタであって、それぞれ前
記第１と第２のプルダウン電流源と直列に、前記第１と
第２のバイポーラトランジスタの前記ベースと前記第２
の基準電圧との間に接続されており、前記第１と第２の
選択トランジスタは列選択信号によって制御されてお
り、それによって、前記第１と第２バイポーラトランジ
スタのベースが、選択されていない列に関して、前記第
２の基準電圧へ結合されないようにするための、 第１と第２の選択トランジスタ、 を含む記憶装置。
記第１と第２のプルダウン電流源と直列に、前記第１と
第２のバイポーラトランジスタの前記ベースと前記第２
の基準電圧との間に接続されており、前記第１と第２の
選択トランジスタは列選択信号によって制御されてお
り、それによって、前記第１と第２バイポーラトランジ
スタのベースが、選択されていない列に関して、前記第
２の基準電圧へ結合されないようにするための、 第１と第２の選択トランジスタ、 を含む記憶装置。
（22） BiCMOSスタティックランダムアクセスメモリに
ついて述べてある。ここにおいて、検知増幅器10は各々
エミッタ結合形式で接続された一対のバイポーラトラン
ジスタ42a,42bを含んでいる。MOSトランジスタ等の一対
の電流源50a,50bが前記バイポーラトランジスタ42a,42b
のベースとアースとの間につながれて、ビットライン
（BL、BL_）に対して付加的なプルダウン電流を供給し
ている。この付加的なプルダウン電流によって差分ビッ
トライン電圧が減じられ、ひきつづく読出し動作が実行
されるスピードが向上する。別の一つの実施例では検出
回路56としてダミー列を用いており、そのダミー列の出
力で演算増幅器60を制御し、それによって演算増幅器60
は電流源対50a,50bをバイアスしてプルダウン電流を制
御し、従って差分ビットライン電圧を制御できる。別の
一つの実施例では行番地に応じて電流源対50a,50bを制
御し、それによって、望みのプルダウン電流を確立する
場合に直列ビットライン抵抗の効果を考慮に入れるよう
にしている。
ついて述べてある。ここにおいて、検知増幅器10は各々
エミッタ結合形式で接続された一対のバイポーラトラン
ジスタ42a,42bを含んでいる。MOSトランジスタ等の一対
の電流源50a,50bが前記バイポーラトランジスタ42a,42b
のベースとアースとの間につながれて、ビットライン
（BL、BL_）に対して付加的なプルダウン電流を供給し
ている。この付加的なプルダウン電流によって差分ビッ
トライン電圧が減じられ、ひきつづく読出し動作が実行
されるスピードが向上する。別の一つの実施例では検出
回路56としてダミー列を用いており、そのダミー列の出
力で演算増幅器60を制御し、それによって演算増幅器60
は電流源対50a,50bをバイアスしてプルダウン電流を制
御し、従って差分ビットライン電圧を制御できる。別の
一つの実施例では行番地に応じて電流源対50a,50bを制
御し、それによって、望みのプルダウン電流を確立する
場合に直列ビットライン抵抗の効果を考慮に入れるよう
にしている。
第１図は、本発明を用いたスタティックランダムアクセ
スメモリ（SRAM）の電気回路をブロック図で示した図で
ある。 第２図は、第１図のSRAM中に用いることのできる従来の
CMOS記憶セルの模式的電気回路図である。 第３図は、ビットラインプルアップ回路及び第１段目の
検知増幅器と共に示した、ビットライン対の模式的電気
回路図である。 第４図は、本発明の検知増幅器の読出しサイクル中の動
作を示す、模式的電気回路図である。 第５図は、プルダウン電流用の利得制御回路を含む、本
発明の第２の実施例を示す、模式的電気回路図である。 第６図は、第５図の利得制御回路の模式的電気回路図で
ある。 第７図と第８図は、第６図の利得制御回路中のビットラ
イン差分電圧検出回路の付加的な実施例を示す、模式的
電気回路図である。 第９図は、第３図のビットライン対の別の実施例を示
す、模式的電気回路図である。 （参照番号） １……SRAM（スタティックランダムアクセスメモリ） ２……配列 ４……番地バッファ ６……Ｘ復号器 ８……Ｙ復号器 10……第１段検知増幅器 12……第２段Ｙ復号器 14……第２段検知増幅器 16……ローカルデータライン 18……データ出力ライン 20……入力／出力回路 21……ビットラインプルアップトランジスタ 22……データ入力バス 23……プルアップ制御回路 24……基準電圧回路 24……CMOSスタティック記憶セル 26……ｐ−チャネルトランジスタ 28……ｎ−チャネルトランジスタ 30……ｐ−チャネルトランジスタ 32……ｎ−チャネルトランジスタ 34……ｎ−チャネル経路トランジスタ 36……ｎ−チャネル経路トランジスタ 38……プルアップトランジスタ 39……抵抗 42……エミッタ結合バイポーラトランジスタ 44……プルアップ抵抗 45……ｎ−チャネルトランジスタ 46……ｎ−チャネルトランジスタ 47……ｐ−チャネルトランジスタ 48……ｎ−チャネルトランジスタ 50……ｎ−チャネルトランジスタ 52……ｎ−チャネルトランジスタ 54……自動利得制御回路 56……ビットライン差分電圧検出回路 58……レベルシフタ 60……演算増幅器 62……プルアップトランジスタ 64……抵抗 66……トランジスタ 68……バイポーラトランジスタ 70……ｎ−チャネルトランジスタ 72……トランジスタ 74……トランジスタ 76……バイポーラトランジスタ 78……抵抗 80……電流源 82……ダミー記憶セル 84……トランジスタ 86……転送ゲート 92……ｎ−チャネルトランジスタ 94……デジタル−アナログ変換器 96……ｐ−チャネルトランジスタ
スメモリ（SRAM）の電気回路をブロック図で示した図で
ある。 第２図は、第１図のSRAM中に用いることのできる従来の
CMOS記憶セルの模式的電気回路図である。 第３図は、ビットラインプルアップ回路及び第１段目の
検知増幅器と共に示した、ビットライン対の模式的電気
回路図である。 第４図は、本発明の検知増幅器の読出しサイクル中の動
作を示す、模式的電気回路図である。 第５図は、プルダウン電流用の利得制御回路を含む、本
発明の第２の実施例を示す、模式的電気回路図である。 第６図は、第５図の利得制御回路の模式的電気回路図で
ある。 第７図と第８図は、第６図の利得制御回路中のビットラ
イン差分電圧検出回路の付加的な実施例を示す、模式的
電気回路図である。 第９図は、第３図のビットライン対の別の実施例を示
す、模式的電気回路図である。 （参照番号） １……SRAM（スタティックランダムアクセスメモリ） ２……配列 ４……番地バッファ ６……Ｘ復号器 ８……Ｙ復号器 10……第１段検知増幅器 12……第２段Ｙ復号器 14……第２段検知増幅器 16……ローカルデータライン 18……データ出力ライン 20……入力／出力回路 21……ビットラインプルアップトランジスタ 22……データ入力バス 23……プルアップ制御回路 24……基準電圧回路 24……CMOSスタティック記憶セル 26……ｐ−チャネルトランジスタ 28……ｎ−チャネルトランジスタ 30……ｐ−チャネルトランジスタ 32……ｎ−チャネルトランジスタ 34……ｎ−チャネル経路トランジスタ 36……ｎ−チャネル経路トランジスタ 38……プルアップトランジスタ 39……抵抗 42……エミッタ結合バイポーラトランジスタ 44……プルアップ抵抗 45……ｎ−チャネルトランジスタ 46……ｎ−チャネルトランジスタ 47……ｐ−チャネルトランジスタ 48……ｎ−チャネルトランジスタ 50……ｎ−チャネルトランジスタ 52……ｎ−チャネルトランジスタ 54……自動利得制御回路 56……ビットライン差分電圧検出回路 58……レベルシフタ 60……演算増幅器 62……プルアップトランジスタ 64……抵抗 66……トランジスタ 68……バイポーラトランジスタ 70……ｎ−チャネルトランジスタ 72……トランジスタ 74……トランジスタ 76……バイポーラトランジスタ 78……抵抗 80……電流源 82……ダミー記憶セル 84……トランジスタ 86……転送ゲート 92……ｎ−チャネルトランジスタ 94……デジタル−アナログ変換器 96……ｐ−チャネルトランジスタ
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 11/416
Claims (1)
- 【請求項１】行および列に配置された複数の記憶セル
と、 選ばれた行の前記列の１個の記憶セルから差分信号を伝
搬するための記憶セルの列が各対に付随しているような
複数個のビットライン対と、 １組のビットライン対へつながれた検知増幅器と、を備
え 該検知増幅器は、ベースを前記ビットライン中の第１と
第２のビットラインへつながれ、エミッタを共通にし
た、第１と第２のバイポーラトランジスタと、 該第１と第２のバイポーラトランジスタのベースと接地
の間に接続された電界効果トランジスタの検知電流源
と、 該第１と第２のバイポーラトランジスタのそれぞれと接
地の間に接続された電界効果トランジスタの第１および
第２プルダウン電流源と、を有し、更に 該電界効果トランジスタの第１および第２プルダウン電
流源と直列に接続された付加電界トランジスタと、該付
加トランジスタの各ゲート電極に接続された自動利得制
御回路と、 を備えた記憶装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US310796 | 1989-02-14 | ||
| US07/310,796 US4939693A (en) | 1989-02-14 | 1989-02-14 | BiCMOS static memory with improved performance stability |
Publications (2)
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|---|---|
| JPH02297797A JPH02297797A (ja) | 1990-12-10 |
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ID=23204148
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2033617A Expired - Fee Related JP2912659B2 (ja) | 1989-02-14 | 1990-02-14 | 記憶装置 |
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| Country | Link |
|---|---|
| US (1) | US4939693A (ja) |
| EP (1) | EP0383078B1 (ja) |
| JP (1) | JP2912659B2 (ja) |
| KR (1) | KR900013521A (ja) |
| DE (1) | DE69023783T2 (ja) |
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| KR0138881B1 (ko) * | 1993-07-07 | 1998-06-01 | 세끼모또 다다히로 | 반도체 메모리 장치 |
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