JPH01264693A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH01264693A JPH01264693A JP63093836A JP9383688A JPH01264693A JP H01264693 A JPH01264693 A JP H01264693A JP 63093836 A JP63093836 A JP 63093836A JP 9383688 A JP9383688 A JP 9383688A JP H01264693 A JPH01264693 A JP H01264693A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 238000001514 detection method Methods 0.000 claims description 11
- 230000005540 biological transmission Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 15
- 230000004044 response Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔目 次〕
概要
産業上の利用分野
従来の技術 (第5図)発明が解決し
ようとする課題 (第6図)課題を解決するための手段 作用 実施例 本発明の一実施例 (第1〜4図)発明の効果 〔概 要〕 半導体記憶装置に関し、 FA ’)出し速度の高速化を図ることを目的とし、複
数のワード線と、ワードアドレス信号に基づいて該ワー
I′線の1つを選択するワードデコーダと、該ワード線
に接続された複数のメモリセルと、該メモリセルの各々
に接続されたビット線と、所定の動作開始信号が入力さ
れると、コラムアドレス信号に基づいてビット線を指定
する信号を出力する動作を開始するコラムデコーダと、
コラムデコーダからの信号に従って1つのピント線をデ
ータバスに接続する接続手段とを具備し、前記ワード線
の1つが選択されると、該1つのワード線に接続された
複数のメモリセルを活性化させ、各メモリセルの記憶情
報に応じた電位差を各々のビット線につける半導体記憶
装置において、前記ビット線に電位差がつけられたこと
を検出する検出手段と、該検出手段の検出結果に従って
、前記コラムデコーダの動作を開始させる動作開始信号
を出力する信号出力手段と、を備えて構成している。
ようとする課題 (第6図)課題を解決するための手段 作用 実施例 本発明の一実施例 (第1〜4図)発明の効果 〔概 要〕 半導体記憶装置に関し、 FA ’)出し速度の高速化を図ることを目的とし、複
数のワード線と、ワードアドレス信号に基づいて該ワー
I′線の1つを選択するワードデコーダと、該ワード線
に接続された複数のメモリセルと、該メモリセルの各々
に接続されたビット線と、所定の動作開始信号が入力さ
れると、コラムアドレス信号に基づいてビット線を指定
する信号を出力する動作を開始するコラムデコーダと、
コラムデコーダからの信号に従って1つのピント線をデ
ータバスに接続する接続手段とを具備し、前記ワード線
の1つが選択されると、該1つのワード線に接続された
複数のメモリセルを活性化させ、各メモリセルの記憶情
報に応じた電位差を各々のビット線につける半導体記憶
装置において、前記ビット線に電位差がつけられたこと
を検出する検出手段と、該検出手段の検出結果に従って
、前記コラムデコーダの動作を開始させる動作開始信号
を出力する信号出力手段と、を備えて構成している。
[産業上の利用分野]
本発明は、半導体装1.a、装置に関し、特に、読め出
し速度の高速化を意図した半導体記憶装置に関する。
し速度の高速化を意図した半導体記憶装置に関する。
近時、微細化技術の進展に伴って半導体装置は一段と高
集積化される傾向にあり、特にDRAM(dynami
c random access memory)等の
半導体記jI、l装置は、その記憶、容量を飛躍的に増
大させている。一方、半導体記憶装置には大容量化に伴
うヒントコストの低減のみならず、動作速度(例えば、
VC’)出し速度)に対しても、より高速化を達成する
ことが求められている。
集積化される傾向にあり、特にDRAM(dynami
c random access memory)等の
半導体記jI、l装置は、その記憶、容量を飛躍的に増
大させている。一方、半導体記憶装置には大容量化に伴
うヒントコストの低減のみならず、動作速度(例えば、
VC’)出し速度)に対しても、より高速化を達成する
ことが求められている。
一般に、DRAM等の半導体記憶装置における読め出し
動作は、最初に1つのワード線対を活性化させ、このワ
ード線対に接続された全てのメモリセル情報をビット線
対に取り出した後、1つのヒソI・線対を指定してこの
ビット線対および上述のワード線対の交点に接続された
1つのメモリセルの情報を読み出している。
動作は、最初に1つのワード線対を活性化させ、このワ
ード線対に接続された全てのメモリセル情報をビット線
対に取り出した後、1つのヒソI・線対を指定してこの
ビット線対および上述のワード線対の交点に接続された
1つのメモリセルの情報を読み出している。
第5図は読み出し時におけに各部波形のタイミングを示
す図である。第5図において、WDはワード選択信号、
S/Aはセンスアンプ駆動信号、CLはコラム選択信号
、BLおよびXBLはビット線対の各線の電位を表して
いる。
す図である。第5図において、WDはワード選択信号、
S/Aはセンスアンプ駆動信号、CLはコラム選択信号
、BLおよびXBLはビット線対の各線の電位を表して
いる。
今、ワードアドレス信号に基づいて1つのワード線対が
選択され活性化されると、これに伴ってWDが立上がる
。次いで、S/Aが立上がるとセンスアンプが動作を開
始し、BL、XBL間の電位差を増幅する。そして、S
/Aの立上がりから一定時間Tdを経過すると、CLが
立上がり、コラムアドレス信号で指定された1つのBL
、XBL間電位差を取り出し、メモリセル情報として出
力する。
選択され活性化されると、これに伴ってWDが立上がる
。次いで、S/Aが立上がるとセンスアンプが動作を開
始し、BL、XBL間の電位差を増幅する。そして、S
/Aの立上がりから一定時間Tdを経過すると、CLが
立上がり、コラムアドレス信号で指定された1つのBL
、XBL間電位差を取り出し、メモリセル情報として出
力する。
しかしながら、ごのような従来の半導体記憶装置にあっ
ては、CLの立上がり時間を、S/Aの立上がりから一
定の時間Td経過後とし、さらに、このTdの設定にあ
たっては、B L、XBLに充分な電位差がつけられる
予測時間Tdffのバラツキを考慮して、所定の余裕時
間子αを加えて(Td=Tdff+α)とする構成とな
っていたため、例えば、B L、XBLに充分な電位差
がつけられる実際の時間Tdff ’が上記Tdffよ
りも早い場合でも、CLの立上がりが上記(Tdff+
α)で一義的に決定されてしまうので、((Tdrr
+α)−Tdff ’ )だけ読み出し速度に遅延を生
じるといった問題点があった。
ては、CLの立上がり時間を、S/Aの立上がりから一
定の時間Td経過後とし、さらに、このTdの設定にあ
たっては、B L、XBLに充分な電位差がつけられる
予測時間Tdffのバラツキを考慮して、所定の余裕時
間子αを加えて(Td=Tdff+α)とする構成とな
っていたため、例えば、B L、XBLに充分な電位差
がつけられる実際の時間Tdff ’が上記Tdffよ
りも早い場合でも、CLの立上がりが上記(Tdff+
α)で一義的に決定されてしまうので、((Tdrr
+α)−Tdff ’ )だけ読み出し速度に遅延を生
じるといった問題点があった。
特に、拡散容量の低減化技術や1/2Vccビツト線プ
リセツトヂヤ一ジ方式などを駆使した高速読み出しメモ
リセルを用いた半導体記憶装置にあっては、上記Tdf
f ’が充分に高速に行われているにも拘らず、実際の
読み出し速度がTd (Td= Tdff+α)で規制
されてしまい、第6図に示すように無駄時間Tx (T
x =Td−Tdff ’ )が生じるので性能向上の
面で問題が大きい。
リセツトヂヤ一ジ方式などを駆使した高速読み出しメモ
リセルを用いた半導体記憶装置にあっては、上記Tdf
f ’が充分に高速に行われているにも拘らず、実際の
読み出し速度がTd (Td= Tdff+α)で規制
されてしまい、第6図に示すように無駄時間Tx (T
x =Td−Tdff ’ )が生じるので性能向上の
面で問題が大きい。
本発明は、このような問題点に鑑みてなされたもので、
ビット線対につけられる実際の電位差に基づいてCI、
の立上がりタイミングを決定することにより、読み出し
速度の高速化を図ることを目的としている。
ビット線対につけられる実際の電位差に基づいてCI、
の立上がりタイミングを決定することにより、読み出し
速度の高速化を図ることを目的としている。
〔課題を解決するための手段]
本発明では、上記目的を達成するために、複数のワード
線と、ワードアドレス信号に基づいて該ワード線の1つ
を選択するワードデコーダと、該ワード線に接続された
複数のメモリセルと、該メモリセルの各々に接続された
ビット線と、所定の動作開始信号が入力されると、コラ
ムアドレス信号に基づいてビット線を指定する信号を出
力する動作を開始するコラムデコーダと、コラムデコー
ダからの信号に従って1つのピント線をデータバスに接
続する接続手段とを具備し、前記ワード線の1つが選択
されると、該1つのワード線に接続された複数のメモリ
セルを活性化させ、各メモリセルの記1.a情報に応じ
た電位差を各りのビット線につける半導体記憶装置にお
いて、前記ビット線に電位差がつけられたことを検出す
る検出手段と、該検出手段の検出結果に従って、前記コ
ラムデコーダの動作を開始させる動作開始信号を出力す
る信号出力手段と、を侃えて構成している。
線と、ワードアドレス信号に基づいて該ワード線の1つ
を選択するワードデコーダと、該ワード線に接続された
複数のメモリセルと、該メモリセルの各々に接続された
ビット線と、所定の動作開始信号が入力されると、コラ
ムアドレス信号に基づいてビット線を指定する信号を出
力する動作を開始するコラムデコーダと、コラムデコー
ダからの信号に従って1つのピント線をデータバスに接
続する接続手段とを具備し、前記ワード線の1つが選択
されると、該1つのワード線に接続された複数のメモリ
セルを活性化させ、各メモリセルの記1.a情報に応じ
た電位差を各りのビット線につける半導体記憶装置にお
いて、前記ビット線に電位差がつけられたことを検出す
る検出手段と、該検出手段の検出結果に従って、前記コ
ラムデコーダの動作を開始させる動作開始信号を出力す
る信号出力手段と、を侃えて構成している。
〔作 用]
本発明では、ビット線に電位差がつけられると、この電
位差が検出手段で検出され、信号出力手段からコラムデ
コーダの動作を開始させる信号が出力される。
位差が検出手段で検出され、信号出力手段からコラムデ
コーダの動作を開始させる信号が出力される。
したがって、コラムデコーダは、実際のビット綿の電位
差(読み出しセル情報)に応答して動作を開始するので
、上述のTdがTd=TtHf’ となり、−1αを設
ける必要がない。また、高速メモリセルにあってはTχ
を生じないので、その性能を最大限に発揮することがで
きる。
差(読み出しセル情報)に応答して動作を開始するので
、上述のTdがTd=TtHf’ となり、−1αを設
ける必要がない。また、高速メモリセルにあってはTχ
を生じないので、その性能を最大限に発揮することがで
きる。
〔実施例]
以下、本発明を図面に基づいて説明する。
第1〜4図は本発明の一実施例を示す図である。
まず、構成を説明する。第1図において、1は半導体記
憶装置であり、半導体記憶装置1は、外部からのワード
アドレス信号WADに従って複数のワード線(図では一
対の線の一方を省略している) W L o ”−W
L nの1つを選択するとともに、この選択に際してワ
ード選択信号WDを出力するワードデコーダ2と、複数
のワード線および複数のビット線対(図では対の1゛つ
を示している)BL、XBLの各交差点にメモリセルM
(DMはダミーセル)が接続され、このメモリセルM
を7トリクス状に配列したメモリセルアレイ3と、ビッ
ト線対BL、XBLの各対毎に設けられ、センスアンプ
駆動信号S/Aに従って動作してBL、XBL間の電位
差を増幅するセンスアンプ4と、ピッ−・線対BL、X
BLの各対毎に設けられ、コラム選択信号CLに従って
1つのB L、X B Lをデータバス5に接続する接
続手段6と、所定の動作開始信号STが入力されると、
コラムアドレス信号CADに基づくコラム選択動作を開
始し、該当する接続手段6に対して」ラム選択信号CL
を出力するコラムデコーダ7と、ワードデコーダ2から
のWDが入力されている間、ビット線対BL、XBL間
の電位差をモニタし、この電位差が所定の大きさ(V
dff)になったとき、動作開始信号STを出力する信
号出力回路8と、を備えている。
憶装置であり、半導体記憶装置1は、外部からのワード
アドレス信号WADに従って複数のワード線(図では一
対の線の一方を省略している) W L o ”−W
L nの1つを選択するとともに、この選択に際してワ
ード選択信号WDを出力するワードデコーダ2と、複数
のワード線および複数のビット線対(図では対の1゛つ
を示している)BL、XBLの各交差点にメモリセルM
(DMはダミーセル)が接続され、このメモリセルM
を7トリクス状に配列したメモリセルアレイ3と、ビッ
ト線対BL、XBLの各対毎に設けられ、センスアンプ
駆動信号S/Aに従って動作してBL、XBL間の電位
差を増幅するセンスアンプ4と、ピッ−・線対BL、X
BLの各対毎に設けられ、コラム選択信号CLに従って
1つのB L、X B Lをデータバス5に接続する接
続手段6と、所定の動作開始信号STが入力されると、
コラムアドレス信号CADに基づくコラム選択動作を開
始し、該当する接続手段6に対して」ラム選択信号CL
を出力するコラムデコーダ7と、ワードデコーダ2から
のWDが入力されている間、ビット線対BL、XBL間
の電位差をモニタし、この電位差が所定の大きさ(V
dff)になったとき、動作開始信号STを出力する信
号出力回路8と、を備えている。
第2図は信号出力回路8の一例を示す回路図であり、E
・E構成の例を示す。第2図において、信号出力回路8
は、電源VccとVssの間に、以下の4つのNチャネ
ルMO3FET (T、〜T、)を1・−テムボール接
続して構成されている。すなわち、T、は負荷トランジ
スタ、T2はWDが” I(”に立上がると導通ずるト
ランジスタ、T3はBLが“トビに立上がると導通ずる
トランジスタ、T4はX B LがH“に立上がると導
通ずるトランジスタである。すなわち、信号出力回路8
は、B10、X B I−がVccにプリチャージされ
ている?、5′こめ出し前において、T、、T4が導通
しており、このとき、WDが“” H”に立上がってT
tが導通しても、T2とT1間のノード■は充電されず
にほぼOV(はぼVss)を維持している。そして、B
L、XBLに電位差がつきはしめてBL、X B Lの
一方がL゛に落ちはじめると、T3あるいはT4の一方
が非導通へと変化しはしめ、■の電位がVccに向げて
土塀する。1゛3あるいは]4の一方が完全に非導通に
なると、■の電位は■cc−Vthl(但し、V th
l: T +のスレッショルド電圧)になり、この■の
電圧は動作開始信号STとして出力される。このように
、信号出力回路8はBL、XBLにつげられた電位差を
検出し、この検出に応答して動作開始信号STを出力し
ている。したがって、信号出力回路8は検出手段および
信号出力手段としての機能を有している。
・E構成の例を示す。第2図において、信号出力回路8
は、電源VccとVssの間に、以下の4つのNチャネ
ルMO3FET (T、〜T、)を1・−テムボール接
続して構成されている。すなわち、T、は負荷トランジ
スタ、T2はWDが” I(”に立上がると導通ずるト
ランジスタ、T3はBLが“トビに立上がると導通ずる
トランジスタ、T4はX B LがH“に立上がると導
通ずるトランジスタである。すなわち、信号出力回路8
は、B10、X B I−がVccにプリチャージされ
ている?、5′こめ出し前において、T、、T4が導通
しており、このとき、WDが“” H”に立上がってT
tが導通しても、T2とT1間のノード■は充電されず
にほぼOV(はぼVss)を維持している。そして、B
L、XBLに電位差がつきはしめてBL、X B Lの
一方がL゛に落ちはじめると、T3あるいはT4の一方
が非導通へと変化しはしめ、■の電位がVccに向げて
土塀する。1゛3あるいは]4の一方が完全に非導通に
なると、■の電位は■cc−Vthl(但し、V th
l: T +のスレッショルド電圧)になり、この■の
電圧は動作開始信号STとして出力される。このように
、信号出力回路8はBL、XBLにつげられた電位差を
検出し、この検出に応答して動作開始信号STを出力し
ている。したがって、信号出力回路8は検出手段および
信号出力手段としての機能を有している。
第3図は信号出力回路8の他の例を示す回路図であり、
CMO3構成の例を示す。なお、図中○印のついたトラ
ンジスタはPチャネルMO3FETを表し、O印をつけ
ていないトランジスタはNチャネルMOS F ETを
表し′Cいる。
CMO3構成の例を示す。なお、図中○印のついたトラ
ンジスタはPチャネルMO3FETを表し、O印をつけ
ていないトランジスタはNチャネルMOS F ETを
表し′Cいる。
第3図において、信号出力回路8は、BLが“Loのと
き導通するトランジスタT5と、XBLが“L′″のと
き導通ずるトランジスタT5′と、WDが“”II’”
のとき導通ずるトランジスタ′F6お冊 よびTb’ と、BLが“H″゛のとき導通ずるトラン
ジスタT7と、XBLが“H”のとき導通するトランジ
スタT8と、を有し、Ts 、T6 、T7、T8をト
ーテムポール接続し、さらに、T5およびT6とTS’
およびT6’ とをノード■を共通にして並列に接続し
ている。このようにしても、BL、XBLがVccにプ
リチャージされている間、■はT7およびT8を介して
Vssに接続されほぼ■−Vssとなり、そして、BL
、XBLの一方が′“L”になると(すなわち、セル情
報が読み出されると)、T7、T8の一方が非導通に変
化するとともに、T5、T5′の一方が導通し、WD−
H”で導通に変化したTb 、T6 ’を介して■がV
ccに充電され、この■の電位が動作開始信号STとし
て出力される。
き導通するトランジスタT5と、XBLが“L′″のと
き導通ずるトランジスタT5′と、WDが“”II’”
のとき導通ずるトランジスタ′F6お冊 よびTb’ と、BLが“H″゛のとき導通ずるトラン
ジスタT7と、XBLが“H”のとき導通するトランジ
スタT8と、を有し、Ts 、T6 、T7、T8をト
ーテムポール接続し、さらに、T5およびT6とTS’
およびT6’ とをノード■を共通にして並列に接続し
ている。このようにしても、BL、XBLがVccにプ
リチャージされている間、■はT7およびT8を介して
Vssに接続されほぼ■−Vssとなり、そして、BL
、XBLの一方が′“L”になると(すなわち、セル情
報が読み出されると)、T7、T8の一方が非導通に変
化するとともに、T5、T5′の一方が導通し、WD−
H”で導通に変化したTb 、T6 ’を介して■がV
ccに充電され、この■の電位が動作開始信号STとし
て出力される。
次に、作用を説明する。
ワードアドレス信号WADが入力されると、ワードデコ
ーダ2はWADをデコードして1つのワード線対を選択
する(以下、選択されたワード線対を選択ワード線対と
いう)。選択ワード線対にはワード方向に複数のメモリ
セルが接続されており、また、各メモリセルにはそれぞ
れビット線対が接続されているので、ビット線対にはメ
モリセルの記憶情報(以下、セル情報という)に応じた
電位差(BL−“II”、XBL−“′L゛′あるいは
BL=“L”、XBL−“′H′”)がつけられる。
ーダ2はWADをデコードして1つのワード線対を選択
する(以下、選択されたワード線対を選択ワード線対と
いう)。選択ワード線対にはワード方向に複数のメモリ
セルが接続されており、また、各メモリセルにはそれぞ
れビット線対が接続されているので、ビット線対にはメ
モリセルの記憶情報(以下、セル情報という)に応じた
電位差(BL−“II”、XBL−“′L゛′あるいは
BL=“L”、XBL−“′H′”)がつけられる。
一方、ワードデコーダ2からは、WAI+のデコードに
伴ってワード選択信号WDが出力(WD=“’IP’)
されており、このWDおよび上述のビット線対の電位差
は、信号出力回路8に入力されている。
伴ってワード選択信号WDが出力(WD=“’IP’)
されており、このWDおよび上述のビット線対の電位差
は、信号出力回路8に入力されている。
第2図に示す信号出力回路8において、今、仮に、WD
−“’II’“、BL、XBL−“′H”とすると、T
1〜T4の全てが導通し、■はほぼVssに保たれてい
る。このとき、BL、XT3Lに電位差(例えば、XB
Lが“Lo“に変化)がつきはじめると、T4は非導通
側へと変化していく。そして、BL、XBL間の電位差
が比較的大きくなると(このときの電位差をV dff
とする)、T4は完全に非導通となり、■の電位はV
cc−Vtbl まで高められ、この高められた電位が
動作開始信号STとして出力される。すなわち、動作開
始信号ST(■)の電位は、B 1.、、XBLの電位
差に応答して上昇するので、例えば、ワード線対の活性
化から、B L、XBLの電位差がつりられるまでの時
間が比較的に早い高速読の出しメモリセルの場合では、
そのBL、XBLの早い変化に追随して高速に動作開始
信号STを出力することができる。
−“’II’“、BL、XBL−“′H”とすると、T
1〜T4の全てが導通し、■はほぼVssに保たれてい
る。このとき、BL、XT3Lに電位差(例えば、XB
Lが“Lo“に変化)がつきはじめると、T4は非導通
側へと変化していく。そして、BL、XBL間の電位差
が比較的大きくなると(このときの電位差をV dff
とする)、T4は完全に非導通となり、■の電位はV
cc−Vtbl まで高められ、この高められた電位が
動作開始信号STとして出力される。すなわち、動作開
始信号ST(■)の電位は、B 1.、、XBLの電位
差に応答して上昇するので、例えば、ワード線対の活性
化から、B L、XBLの電位差がつりられるまでの時
間が比較的に早い高速読の出しメモリセルの場合では、
そのBL、XBLの早い変化に追随して高速に動作開始
信号STを出力することができる。
再び第1図において、動作開始信号STはコラムデコー
ダ7に加えられ、コラムデコーダ7はこの動作開始信号
STの入力によってコラムアドレス信号C0に基づくコ
ラム選択信号CLの出力動作を開始する。これにより、
所定の接続手段6が指定されてその接続手段6に対応し
たビット線対BL、XBLとデータバス5との接続が行
われる。
ダ7に加えられ、コラムデコーダ7はこの動作開始信号
STの入力によってコラムアドレス信号C0に基づくコ
ラム選択信号CLの出力動作を開始する。これにより、
所定の接続手段6が指定されてその接続手段6に対応し
たビット線対BL、XBLとデータバス5との接続が行
われる。
その結果、データバス5上にワードアドレス信号W0お
よびコラムアドレス信号C,lDで選択された1つのメ
モリセルM内のセル情報が読み出される。
よびコラムアドレス信号C,lDで選択された1つのメ
モリセルM内のセル情報が読み出される。
このよりに本実施例では、BL、XBLの実際の電位差
に応答してコラムデコーダ7の動作を開始させる動作開
始信号STを出力している。
に応答してコラムデコーダ7の動作を開始させる動作開
始信号STを出力している。
したがって、本実施例の動作タイミングを第4図に示す
ように、信号出力回路8のノート■(ずなわら、ST)
の電位変化がB L、、XBLの電位差V dffに応
答したものとなり、例えばV dffが図示位置よりも
早目に現れた場合(図示位置よりも左側)では、STも
ごのV dffに追随して図中左側に移動する。その結
果、CLも同様に追随して移動し、VdfTに応答した
読め出し動作が行われ、例えば高速のメモリセルに対し
てもその高速性をいかんなく発揮して読の出し速度の高
速化を図ることができる。なお、第4図中のWD、S/
、へ、CLは、Vcc以上にブーストされるものを示し
ているが、ブーストされないものにも本発明は適用され
る。
ように、信号出力回路8のノート■(ずなわら、ST)
の電位変化がB L、、XBLの電位差V dffに応
答したものとなり、例えばV dffが図示位置よりも
早目に現れた場合(図示位置よりも左側)では、STも
ごのV dffに追随して図中左側に移動する。その結
果、CLも同様に追随して移動し、VdfTに応答した
読め出し動作が行われ、例えば高速のメモリセルに対し
てもその高速性をいかんなく発揮して読の出し速度の高
速化を図ることができる。なお、第4図中のWD、S/
、へ、CLは、Vcc以上にブーストされるものを示し
ているが、ブーストされないものにも本発明は適用され
る。
また、信号出力回路8に入力するBL、XBLに′つい
ては、特定のビン!・線列から取り出してもよいし、あ
るいはダミービット線対から取り出してもよいし、冗長
ビット線対を有しているものでは、この冗長ビット線対
を流用してもよい。ごのようにしても、信号出力回路8
に電位差が入力されるので、同様な作用効果が得られる
。
ては、特定のビン!・線列から取り出してもよいし、あ
るいはダミービット線対から取り出してもよいし、冗長
ビット線対を有しているものでは、この冗長ビット線対
を流用してもよい。ごのようにしても、信号出力回路8
に電位差が入力されるので、同様な作用効果が得られる
。
(発明の効果〕
本発明によれば、ビット線対の実際の電位差に基づいて
、コラム選択信号の立上がりタイミングを決定している
ので、3’A ’)出し速度の高速化を図ることができ
る。
、コラム選択信号の立上がりタイミングを決定している
ので、3’A ’)出し速度の高速化を図ることができ
る。
特に、高速のメモリセルの場合、ビット線対の早い電位
変化に追随して読み出しも高速に行われるので、メモリ
セルの性能をいかんなく発揮することができる。
変化に追随して読み出しも高速に行われるので、メモリ
セルの性能をいかんなく発揮することができる。
第1〜4図は本発明の一実施例を示す図であり、第1図
はその要部のブロック図、 第2図はその信号出力回路の一例を示す回路図、第3図
はその信号出力回路の他の例を示す回路図、 第4図はその作用を説明するための主要信号波形図、 第5図は従来の半導体記憶装置の主要信号波形図、 第6図は従来の高速化メモリセルを備えた半導体記憶装
置の主要信号波形図である。 2・・・・・・ワードデコーダ、 6・・・・・・接続手段、 7・・・・・・コラムデコーダ、 8・・・・・・信号出力回路(検出手段、信号出力手段
)、 WL0〜WLn・・・・・・ワード線、BL、XBL・
・・・・・ビット線対、M・・・・・・メモリセル。
はその要部のブロック図、 第2図はその信号出力回路の一例を示す回路図、第3図
はその信号出力回路の他の例を示す回路図、 第4図はその作用を説明するための主要信号波形図、 第5図は従来の半導体記憶装置の主要信号波形図、 第6図は従来の高速化メモリセルを備えた半導体記憶装
置の主要信号波形図である。 2・・・・・・ワードデコーダ、 6・・・・・・接続手段、 7・・・・・・コラムデコーダ、 8・・・・・・信号出力回路(検出手段、信号出力手段
)、 WL0〜WLn・・・・・・ワード線、BL、XBL・
・・・・・ビット線対、M・・・・・・メモリセル。
Claims (1)
- 【特許請求の範囲】 複数のワード線と、 ワードアドレス信号に基づいて該ワード線の1つを選択
するワードデコーダと、 該ワード線に接続された複数のメモリセルと、該メモリ
セルの各々に接続されたビット線と、所定の動作開始信
号が入力されると、コラムアドレス信号に基づいてビッ
ト線を指定する信号を出力する動作を開始するコラムデ
コーダと、コラムデコーダからの信号に従って1つのビ
ット線をデータバスに接続する接続手段とを具備し、前
記ワード線の1つが選択されると、該1つのワード線に
接続された複数のメモリセルを活性化させ、各メモリセ
ルの記憶情報に応じた電位差を各々のビット線につける
半導体記憶装置において、前記ビット線に電位差がつけ
られたことを検出する検出手段と、 該検出手段の検出結果に従って、前記コラムデコーダの
動作を開始させる動作開始信号を出力する信号出力手段
と、 を備えたことを特徴とする半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63093836A JP2996400B2 (ja) | 1988-04-15 | 1988-04-15 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63093836A JP2996400B2 (ja) | 1988-04-15 | 1988-04-15 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01264693A true JPH01264693A (ja) | 1989-10-20 |
JP2996400B2 JP2996400B2 (ja) | 1999-12-27 |
Family
ID=14093476
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63093836A Expired - Fee Related JP2996400B2 (ja) | 1988-04-15 | 1988-04-15 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2996400B2 (ja) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60247896A (ja) * | 1984-05-23 | 1985-12-07 | Hitachi Ltd | 半導体装置 |
JPS6122492A (ja) * | 1984-07-11 | 1986-01-31 | Hitachi Ltd | ダイナミツク型ram |
-
1988
- 1988-04-15 JP JP63093836A patent/JP2996400B2/ja not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60247896A (ja) * | 1984-05-23 | 1985-12-07 | Hitachi Ltd | 半導体装置 |
JPS6122492A (ja) * | 1984-07-11 | 1986-01-31 | Hitachi Ltd | ダイナミツク型ram |
Also Published As
Publication number | Publication date |
---|---|
JP2996400B2 (ja) | 1999-12-27 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |