JPH01264693A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目　次〕 概要 産業上の利用分野 従来の技術　　　　　　　　　（第５図）発明が解決し
ようとする課題　（第６図）課題を解決するための手段 作用 実施例 本発明の一実施例　　　　　（第１〜４図）発明の効果 〔概　要〕 半導体記憶装置に関し、 ＦＡ　’）出し速度の高速化を図ることを目的とし、複
数のワード線と、ワードアドレス信号に基づいて該ワー
Ｉ′線の１つを選択するワードデコーダと、該ワード線
に接続された複数のメモリセルと、該メモリセルの各々
に接続されたビット線と、所定の動作開始信号が入力さ
れると、コラムアドレス信号に基づいてビット線を指定
する信号を出力する動作を開始するコラムデコーダと、
コラムデコーダからの信号に従って１つのピント線をデ
ータバスに接続する接続手段とを具備し、前記ワード線
の１つが選択されると、該１つのワード線に接続された
複数のメモリセルを活性化させ、各メモリセルの記憶情
報に応じた電位差を各々のビット線につける半導体記憶
装置において、前記ビット線に電位差がつけられたこと
を検出する検出手段と、該検出手段の検出結果に従って
、前記コラムデコーダの動作を開始させる動作開始信号
を出力する信号出力手段と、を備えて構成している。

［産業上の利用分野］ 本発明は、半導体装１．ａ、装置に関し、特に、読め出
し速度の高速化を意図した半導体記憶装置に関する。

近時、微細化技術の進展に伴って半導体装置は一段と高
集積化される傾向にあり、特にＤＲＡＭ（ｄｙｎａｍｉ
ｃ　ｒａｎｄｏｍ　ａｃｃｅｓｓ　ｍｅｍｏｒｙ）等の
半導体記ｊＩ、ｌ装置は、その記憶、容量を飛躍的に増
大させている。一方、半導体記憶装置には大容量化に伴
うヒントコストの低減のみならず、動作速度（例えば、
ＶＣ’）出し速度）に対しても、より高速化を達成する
ことが求められている。

〔従来の技術〕

一般に、ＤＲＡＭ等の半導体記憶装置における読め出し
動作は、最初に１つのワード線対を活性化させ、このワ
ード線対に接続された全てのメモリセル情報をビット線
対に取り出した後、１つのヒソＩ・線対を指定してこの
ビット線対および上述のワード線対の交点に接続された
１つのメモリセルの情報を読み出している。

第５図は読み出し時におけに各部波形のタイミングを示
す図である。第５図において、ＷＤはワード選択信号、
Ｓ／Ａはセンスアンプ駆動信号、ＣＬはコラム選択信号
、ＢＬおよびＸＢＬはビット線対の各線の電位を表して
いる。

今、ワードアドレス信号に基づいて１つのワード線対が
選択され活性化されると、これに伴ってＷＤが立上がる
。次いで、Ｓ／Ａが立上がるとセンスアンプが動作を開
始し、ＢＬ、ＸＢＬ間の電位差を増幅する。そして、Ｓ
／Ａの立上がりから一定時間Ｔｄを経過すると、ＣＬが
立上がり、コラムアドレス信号で指定された１つのＢＬ
、ＸＢＬ間電位差を取り出し、メモリセル情報として出
力する。

〔発明が解決しようとする課題〕

しかしながら、ごのような従来の半導体記憶装置にあっ
ては、ＣＬの立上がり時間を、Ｓ／Ａの立上がりから一
定の時間Ｔｄ経過後とし、さらに、このＴｄの設定にあ
たっては、Ｂ　Ｌ、ＸＢＬに充分な電位差がつけられる
予測時間Ｔｄｆｆのバラツキを考慮して、所定の余裕時
間子αを加えて（Ｔｄ＝Ｔｄｆｆ＋α）とする構成とな
っていたため、例えば、Ｂ　Ｌ、ＸＢＬに充分な電位差
がつけられる実際の時間Ｔｄｆｆ　’が上記Ｔｄｆｆよ
りも早い場合でも、ＣＬの立上がりが上記（Ｔｄｆｆ＋
α）で一義的に決定されてしまうので、（（Ｔｄｒｒ　
＋α）−Ｔｄｆｆ　’　）だけ読み出し速度に遅延を生
じるといった問題点があった。

特に、拡散容量の低減化技術や１／２Ｖｃｃビツト線プ
リセツトヂヤ一ジ方式などを駆使した高速読み出しメモ
リセルを用いた半導体記憶装置にあっては、上記Ｔｄｆ
ｆ　’が充分に高速に行われているにも拘らず、実際の
読み出し速度がＴｄ　（Ｔｄ＝　Ｔｄｆｆ＋α）で規制
されてしまい、第６図に示すように無駄時間Ｔｘ　（Ｔ
ｘ　＝Ｔｄ−Ｔｄｆｆ　’　）が生じるので性能向上の
面で問題が大きい。

本発明は、このような問題点に鑑みてなされたもので、
ビット線対につけられる実際の電位差に基づいてＣＩ、
の立上がりタイミングを決定することにより、読み出し
速度の高速化を図ることを目的としている。

〔課題を解決するための手段］ 本発明では、上記目的を達成するために、複数のワード
線と、ワードアドレス信号に基づいて該ワード線の１つ
を選択するワードデコーダと、該ワード線に接続された
複数のメモリセルと、該メモリセルの各々に接続された
ビット線と、所定の動作開始信号が入力されると、コラ
ムアドレス信号に基づいてビット線を指定する信号を出
力する動作を開始するコラムデコーダと、コラムデコー
ダからの信号に従って１つのピント線をデータバスに接
続する接続手段とを具備し、前記ワード線の１つが選択
されると、該１つのワード線に接続された複数のメモリ
セルを活性化させ、各メモリセルの記１．ａ情報に応じ
た電位差を各りのビット線につける半導体記憶装置にお
いて、前記ビット線に電位差がつけられたことを検出す
る検出手段と、該検出手段の検出結果に従って、前記コ
ラムデコーダの動作を開始させる動作開始信号を出力す
る信号出力手段と、を侃えて構成している。

〔作　用］ 本発明では、ビット線に電位差がつけられると、この電
位差が検出手段で検出され、信号出力手段からコラムデ
コーダの動作を開始させる信号が出力される。

したがって、コラムデコーダは、実際のビット綿の電位
差（読み出しセル情報）に応答して動作を開始するので
、上述のＴｄがＴｄ＝ＴｔＨｆ’　となり、−１αを設
ける必要がない。また、高速メモリセルにあってはＴχ
を生じないので、その性能を最大限に発揮することがで
きる。

〔実施例］ 以下、本発明を図面に基づいて説明する。

第１〜４図は本発明の一実施例を示す図である。

まず、構成を説明する。第１図において、１は半導体記
憶装置であり、半導体記憶装置１は、外部からのワード
アドレス信号ＷＡＤに従って複数のワード線（図では一
対の線の一方を省略している）　Ｗ　Ｌ　ｏ　”−Ｗ　
Ｌ　ｎの１つを選択するとともに、この選択に際してワ
ード選択信号ＷＤを出力するワードデコーダ２と、複数
のワード線および複数のビット線対（図では対の１゛つ
を示している）ＢＬ、ＸＢＬの各交差点にメモリセルＭ
　（ＤＭはダミーセル）が接続され、このメモリセルＭ
を７トリクス状に配列したメモリセルアレイ３と、ビッ
ト線対ＢＬ、ＸＢＬの各対毎に設けられ、センスアンプ
駆動信号Ｓ／Ａに従って動作してＢＬ、ＸＢＬ間の電位
差を増幅するセンスアンプ４と、ピッ−・線対ＢＬ、Ｘ
ＢＬの各対毎に設けられ、コラム選択信号ＣＬに従って
１つのＢ　Ｌ、Ｘ　Ｂ　Ｌをデータバス５に接続する接
続手段６と、所定の動作開始信号ＳＴが入力されると、
コラムアドレス信号ＣＡＤに基づくコラム選択動作を開
始し、該当する接続手段６に対して」ラム選択信号ＣＬ
を出力するコラムデコーダ７と、ワードデコーダ２から
のＷＤが入力されている間、ビット線対ＢＬ、ＸＢＬ間
の電位差をモニタし、この電位差が所定の大きさ（Ｖ　
ｄｆｆ）になったとき、動作開始信号ＳＴを出力する信
号出力回路８と、を備えている。

第２図は信号出力回路８の一例を示す回路図であり、Ｅ
・Ｅ構成の例を示す。第２図において、信号出力回路８
は、電源ＶｃｃとＶｓｓの間に、以下の４つのＮチャネ
ルＭＯ３ＦＥＴ　（Ｔ、〜Ｔ、）を１・−テムボール接
続して構成されている。すなわち、Ｔ、は負荷トランジ
スタ、Ｔ２はＷＤが”　Ｉ（”に立上がると導通ずるト
ランジスタ、Ｔ３はＢＬが“トビに立上がると導通ずる
トランジスタ、Ｔ４はＸ　Ｂ　ＬがＨ“に立上がると導
通ずるトランジスタである。すなわち、信号出力回路８
は、Ｂ１０、Ｘ　Ｂ　Ｉ−がＶｃｃにプリチャージされ
ている？、５′こめ出し前において、Ｔ、、Ｔ４が導通
しており、このとき、ＷＤが“”　Ｈ”に立上がってＴ
ｔが導通しても、Ｔ２とＴ１間のノード■は充電されず
にほぼＯＶ（はぼＶｓｓ）を維持している。そして、Ｂ
Ｌ、ＸＢＬに電位差がつきはしめてＢＬ、Ｘ　Ｂ　Ｌの
一方がＬ゛に落ちはじめると、Ｔ３あるいはＴ４の一方
が非導通へと変化しはしめ、■の電位がＶｃｃに向げて
土塀する。１゛３あるいは］４の一方が完全に非導通に
なると、■の電位は■ｃｃ−Ｖｔｈｌ（但し、Ｖ　ｔｈ
ｌ：　Ｔ　＋のスレッショルド電圧）になり、この■の
電圧は動作開始信号ＳＴとして出力される。このように
、信号出力回路８はＢＬ、ＸＢＬにつげられた電位差を
検出し、この検出に応答して動作開始信号ＳＴを出力し
ている。したがって、信号出力回路８は検出手段および
信号出力手段としての機能を有している。

第３図は信号出力回路８の他の例を示す回路図であり、
ＣＭＯ３構成の例を示す。なお、図中○印のついたトラ
ンジスタはＰチャネルＭＯ３ＦＥＴを表し、Ｏ印をつけ
ていないトランジスタはＮチャネルＭＯＳ　Ｆ　ＥＴを
表し′Ｃいる。

第３図において、信号出力回路８は、ＢＬが“Ｌｏのと
き導通するトランジスタＴ５と、ＸＢＬが“Ｌ′″のと
き導通ずるトランジスタＴ５′と、ＷＤが“”ＩＩ’”
のとき導通ずるトランジスタ′Ｆ６お冊 よびＴｂ’　と、ＢＬが“Ｈ″゛のとき導通ずるトラン
ジスタＴ７と、ＸＢＬが“Ｈ”のとき導通するトランジ
スタＴ８と、を有し、Ｔｓ　、Ｔ６　、Ｔ７、Ｔ８をト
ーテムポール接続し、さらに、Ｔ５およびＴ６とＴＳ’
およびＴ６’　とをノード■を共通にして並列に接続し
ている。このようにしても、ＢＬ、ＸＢＬがＶｃｃにプ
リチャージされている間、■はＴ７およびＴ８を介して
Ｖｓｓに接続されほぼ■−Ｖｓｓとなり、そして、ＢＬ
、ＸＢＬの一方が′“Ｌ”になると（すなわち、セル情
報が読み出されると）、Ｔ７、Ｔ８の一方が非導通に変
化するとともに、Ｔ５、Ｔ５′の一方が導通し、ＷＤ−
Ｈ”で導通に変化したＴｂ　、Ｔ６　’を介して■がＶ
ｃｃに充電され、この■の電位が動作開始信号ＳＴとし
て出力される。

次に、作用を説明する。

ワードアドレス信号ＷＡＤが入力されると、ワードデコ
ーダ２はＷＡＤをデコードして１つのワード線対を選択
する（以下、選択されたワード線対を選択ワード線対と
いう）。選択ワード線対にはワード方向に複数のメモリ
セルが接続されており、また、各メモリセルにはそれぞ
れビット線対が接続されているので、ビット線対にはメ
モリセルの記憶情報（以下、セル情報という）に応じた
電位差（ＢＬ−“ＩＩ”、ＸＢＬ−“′Ｌ゛′あるいは
ＢＬ＝“Ｌ”、ＸＢＬ−“′Ｈ′”）がつけられる。

一方、ワードデコーダ２からは、ＷＡＩ＋のデコードに
伴ってワード選択信号ＷＤが出力（ＷＤ＝“’ＩＰ’）
されており、このＷＤおよび上述のビット線対の電位差
は、信号出力回路８に入力されている。

第２図に示す信号出力回路８において、今、仮に、ＷＤ
−“’ＩＩ’“、ＢＬ、ＸＢＬ−“′Ｈ”とすると、Ｔ
１〜Ｔ４の全てが導通し、■はほぼＶｓｓに保たれてい
る。このとき、ＢＬ、ＸＴ３Ｌに電位差（例えば、ＸＢ
Ｌが“Ｌｏ“に変化）がつきはじめると、Ｔ４は非導通
側へと変化していく。そして、ＢＬ、ＸＢＬ間の電位差
が比較的大きくなると（このときの電位差をＶ　ｄｆｆ
　とする）、Ｔ４は完全に非導通となり、■の電位はＶ
ｃｃ−Ｖｔｂｌ　まで高められ、この高められた電位が
動作開始信号ＳＴとして出力される。すなわち、動作開
始信号ＳＴ（■）の電位は、Ｂ　１．、、ＸＢＬの電位
差に応答して上昇するので、例えば、ワード線対の活性
化から、Ｂ　Ｌ、ＸＢＬの電位差がつりられるまでの時
間が比較的に早い高速読の出しメモリセルの場合では、
そのＢＬ、ＸＢＬの早い変化に追随して高速に動作開始
信号ＳＴを出力することができる。

再び第１図において、動作開始信号ＳＴはコラムデコー
ダ７に加えられ、コラムデコーダ７はこの動作開始信号
ＳＴの入力によってコラムアドレス信号Ｃ０に基づくコ
ラム選択信号ＣＬの出力動作を開始する。これにより、
所定の接続手段６が指定されてその接続手段６に対応し
たビット線対ＢＬ、ＸＢＬとデータバス５との接続が行
われる。

その結果、データバス５上にワードアドレス信号Ｗ０お
よびコラムアドレス信号Ｃ，ｌＤで選択された１つのメ
モリセルＭ内のセル情報が読み出される。

このよりに本実施例では、ＢＬ、ＸＢＬの実際の電位差
に応答してコラムデコーダ７の動作を開始させる動作開
始信号ＳＴを出力している。

したがって、本実施例の動作タイミングを第４図に示す
ように、信号出力回路８のノート■（ずなわら、ＳＴ）
の電位変化がＢ　Ｌ、、ＸＢＬの電位差Ｖ　ｄｆｆに応
答したものとなり、例えばＶ　ｄｆｆが図示位置よりも
早目に現れた場合（図示位置よりも左側）では、ＳＴも
ごのＶ　ｄｆｆに追随して図中左側に移動する。その結
果、ＣＬも同様に追随して移動し、ＶｄｆＴに応答した
読め出し動作が行われ、例えば高速のメモリセルに対し
てもその高速性をいかんなく発揮して読の出し速度の高
速化を図ることができる。なお、第４図中のＷＤ、Ｓ／
、へ、ＣＬは、Ｖｃｃ以上にブーストされるものを示し
ているが、ブーストされないものにも本発明は適用され
る。

また、信号出力回路８に入力するＢＬ、ＸＢＬに′つい
ては、特定のビン！・線列から取り出してもよいし、あ
るいはダミービット線対から取り出してもよいし、冗長
ビット線対を有しているものでは、この冗長ビット線対
を流用してもよい。ごのようにしても、信号出力回路８
に電位差が入力されるので、同様な作用効果が得られる
。

（発明の効果〕 本発明によれば、ビット線対の実際の電位差に基づいて
、コラム選択信号の立上がりタイミングを決定している
ので、３’Ａ　’）出し速度の高速化を図ることができ
る。

特に、高速のメモリセルの場合、ビット線対の早い電位
変化に追随して読み出しも高速に行われるので、メモリ
セルの性能をいかんなく発揮することができる。

【図面の簡単な説明】

第１〜４図は本発明の一実施例を示す図であり、第１図
はその要部のブロック図、 第２図はその信号出力回路の一例を示す回路図、第３図
はその信号出力回路の他の例を示す回路図、 第４図はその作用を説明するための主要信号波形図、 第５図は従来の半導体記憶装置の主要信号波形図、 第６図は従来の高速化メモリセルを備えた半導体記憶装
置の主要信号波形図である。 ２・・・・・・ワードデコーダ、 ６・・・・・・接続手段、 ７・・・・・・コラムデコーダ、 ８・・・・・・信号出力回路（検出手段、信号出力手段
）、 ＷＬ０〜ＷＬｎ・・・・・・ワード線、ＢＬ、ＸＢＬ・
・・・・・ビット線対、Ｍ・・・・・・メモリセル。

Claims (1)

1. 【特許請求の範囲】 複数のワード線と、 ワードアドレス信号に基づいて該ワード線の１つを選択
   するワードデコーダと、 該ワード線に接続された複数のメモリセルと、該メモリ
   セルの各々に接続されたビット線と、所定の動作開始信
   号が入力されると、コラムアドレス信号に基づいてビッ
   ト線を指定する信号を出力する動作を開始するコラムデ
   コーダと、コラムデコーダからの信号に従って１つのビ
   ット線をデータバスに接続する接続手段とを具備し、前
   記ワード線の１つが選択されると、該１つのワード線に
   接続された複数のメモリセルを活性化させ、各メモリセ
   ルの記憶情報に応じた電位差を各々のビット線につける
   半導体記憶装置において、前記ビット線に電位差がつけ
   られたことを検出する検出手段と、 該検出手段の検出結果に従って、前記コラムデコーダの
   動作を開始させる動作開始信号を出力する信号出力手段
   と、 を備えたことを特徴とする半導体記憶装置。