JPS6240695A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6240695A JPS6240695A JP60180785A JP18078585A JPS6240695A JP S6240695 A JPS6240695 A JP S6240695A JP 60180785 A JP60180785 A JP 60180785A JP 18078585 A JP18078585 A JP 18078585A JP S6240695 A JPS6240695 A JP S6240695A
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- Japan
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- sense amplifier
- bit line
- signal
- channel transistor
- fet
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ＭＯＳダイナミックＲＡ Ｍに用いられる
センスアンプ回路に関し、特に、ＣＭＯＳダイナミ’７
り型のセンスアンプ回路の改良に関するものである。
センスアンプ回路に関し、特に、ＣＭＯＳダイナミ’７
り型のセンスアンプ回路の改良に関するものである。
第３図は例えば１９８４年度の国際固体回路会議（ｌ
５ＳＣＣ８４）における講演番号１８．３に示された従
来のダイナミックＲＡ Ｍに用いられるＣ Ｍ ＯＳダ
イナミック型のセンスアンプ回路を示したものである。
５ＳＣＣ８４）における講演番号１８．３に示された従
来のダイナミックＲＡ Ｍに用いられるＣ Ｍ ＯＳダ
イナミック型のセンスアンプ回路を示したものである。
図において、第１．第２のＰチャンネルＦＥＴ（ＱＰＩ
）、 （ＱＰ２）、第１゜第２のＮチャンネルｌ；Ｅ
Ｔ（ＱＮＩ）、（ＱＮ２）はそれぞれクロスカップル構
成をとっている。またＦＥＴ （ＱＰ １）、ＦＥＴ
（ＱＮＩ）のドレインは第１のピント線（ＢＬ）に接続
され、ＦＥＴ（ＱＰ２＞、ＦＥＴ （ＱＮ２）のドレイ
ンは第２のビット線（ＢＬ）に接続され、ＦＥＴ （Ｑ
Ｐ １）。
）、 （ＱＰ２）、第１゜第２のＮチャンネルｌ；Ｅ
Ｔ（ＱＮＩ）、（ＱＮ２）はそれぞれクロスカップル構
成をとっている。またＦＥＴ （ＱＰ １）、ＦＥＴ
（ＱＮＩ）のドレインは第１のピント線（ＢＬ）に接続
され、ＦＥＴ（ＱＰ２＞、ＦＥＴ （ＱＮ２）のドレイ
ンは第２のビット線（ＢＬ）に接続され、ＦＥＴ （Ｑ
Ｐ １）。
ＦＥＴ （ＱＮＩ）のゲートはピッ１−線（ＢＬ）と同
一のノード（Ｎ２）に接続されＦＥＴ （ＱＰ２）。
一のノード（Ｎ２）に接続されＦＥＴ （ＱＰ２）。
ＦＥＴ （ＱＮ２）のゲートはビット線（ＢＬ）。
と同一のノード（Ｎ１）に接続されている。
ＦＥＴ （ＱＰ １）、ＦＥＴ （ＱＰ２）のソースは
共にセンスアンプ駆動信号入力端子（Ｓｌ）に接続され
、ＦＥＴ （ＱＮＩ）、ＦＥＴ （ＱＮ２）のソースは
共にセンスアンプ駆動信号入力端子（Ｓ２）に接続され
ている。なお、（ＷＬ）はワード線であり、ＦＥＴ （
ＱＣＩ）及びキャパシタ（ＣＩ）はメモリセルを構成す
るものである。
共にセンスアンプ駆動信号入力端子（Ｓｌ）に接続され
、ＦＥＴ （ＱＮＩ）、ＦＥＴ （ＱＮ２）のソースは
共にセンスアンプ駆動信号入力端子（Ｓ２）に接続され
ている。なお、（ＷＬ）はワード線であり、ＦＥＴ （
ＱＣＩ）及びキャパシタ（ＣＩ）はメモリセルを構成す
るものである。
またＦＥＴ （ＱＥ）はビット線（ＢＬ）、 （Ｂ■
、）間をイコライズするためのものであり、そのゲー１
−に印加されるプリチャージ信号（Φｐ）がハイになっ
た時にビット線（Ｂ１．、）、 ビット線（ＢＬ）が
プリチャージされる。
、）間をイコライズするためのものであり、そのゲー１
−に印加されるプリチャージ信号（Φｐ）がハイになっ
た時にビット線（Ｂ１．、）、 ビット線（ＢＬ）が
プリチャージされる。
次に上記ＣＭＯＳダイナミックセンスアンプ回路の動作
を第３図のメモリセルの情報を読み出す場合について、
第３図及びタイミングチャート図である第４図を参照し
ながら説明する。ここではメモリセルに蓄えられた情報
がハイの場合の読出しについて説明する。
を第３図のメモリセルの情報を読み出す場合について、
第３図及びタイミングチャート図である第４図を参照し
ながら説明する。ここではメモリセルに蓄えられた情報
がハイの場合の読出しについて説明する。
最初に、ビット線プリチャージ信号（Φｐ）がハイにな
り、ビット線（ＢＬ）及びビット線（ＢＬ）が電源電圧
の半分の電圧になるようにプリチャージされる。この際
ＦＥＴ （ＱＰＩ）、ＦＥＴ（ＱＰ２）を介してセンス
アンプ駆動信号入力端子（Ｓｌ）は電源電圧の半分より
もνＴＨＰだけ高い電圧にプリチャージされる事になる
。またＦＥＴ（ＱＮＩ）、ＦＥＴ （ＱＮ２）を介して
センスアンプ駆動信号入力端子（Ｓ２）は電源電圧の半
分よりもＶＴＨＮだけ低い電圧にプリチャージされる事
になる。次いでビット線のプリチャージ信号（Φｐ）が
ロウになった後、時刻ｔ１においてワード線（ＷＬ）が
ハイになるとメモリセルキャパシタ（Ｃ１）に蓄積され
たハイの記憶情報がメモリセルトランジスタ（ＱＣＩ）
を介してビット線（ＢＬ）に読み出される。この場合は
、ビット線（ＢＬ）の電位がビット線（Ｂ Ｌ）に比べ
て高くなり２つのビット線（ＢＬ）、 （ＢＬ）間に
は電位差が生じる。次いで時刻ｔ２でセンスアンプ駆動
信号入力端子（Ｓｌ）、 （Ｓ２）がそれぞれハイ。
り、ビット線（ＢＬ）及びビット線（ＢＬ）が電源電圧
の半分の電圧になるようにプリチャージされる。この際
ＦＥＴ （ＱＰＩ）、ＦＥＴ（ＱＰ２）を介してセンス
アンプ駆動信号入力端子（Ｓｌ）は電源電圧の半分より
もνＴＨＰだけ高い電圧にプリチャージされる事になる
。またＦＥＴ（ＱＮＩ）、ＦＥＴ （ＱＮ２）を介して
センスアンプ駆動信号入力端子（Ｓ２）は電源電圧の半
分よりもＶＴＨＮだけ低い電圧にプリチャージされる事
になる。次いでビット線のプリチャージ信号（Φｐ）が
ロウになった後、時刻ｔ１においてワード線（ＷＬ）が
ハイになるとメモリセルキャパシタ（Ｃ１）に蓄積され
たハイの記憶情報がメモリセルトランジスタ（ＱＣＩ）
を介してビット線（ＢＬ）に読み出される。この場合は
、ビット線（ＢＬ）の電位がビット線（Ｂ Ｌ）に比べ
て高くなり２つのビット線（ＢＬ）、 （ＢＬ）間に
は電位差が生じる。次いで時刻ｔ２でセンスアンプ駆動
信号入力端子（Ｓｌ）、 （Ｓ２）がそれぞれハイ。
ロウになりセンスアンプが活性化される。するとノード
（Ｎ１）がノード（Ｎ２）より電位が高いために、ＦＥ
Ｔ （ＱＰＩ）、ＦＥＴ （ＱＮ２）がオン、ＦＥＴ
（ＱＰ２）、ＦＥＴ （ＱＮＩ）がオフしてビット線（
ＢＬ）、ビット線（ＢＬ）の電位が第４図に示すされる
様にハイ及びロウレベルになるように増１１され、メモ
リセルのハイの情報がビット線（ＢＬ）上に読出される
事となる。
（Ｎ１）がノード（Ｎ２）より電位が高いために、ＦＥ
Ｔ （ＱＰＩ）、ＦＥＴ （ＱＮ２）がオン、ＦＥＴ
（ＱＰ２）、ＦＥＴ （ＱＮＩ）がオフしてビット線（
ＢＬ）、ビット線（ＢＬ）の電位が第４図に示すされる
様にハイ及びロウレベルになるように増１１され、メモ
リセルのハイの情報がビット線（ＢＬ）上に読出される
事となる。
またメモリセルの記憶情報がロウの場合は前述のハイ情
報の読出しと同様でビット線（ＢＬ）。
報の読出しと同様でビット線（ＢＬ）。
（ＢＬ）がブリリチャージされた後、ワード線（ＷＬ）
がハイになりビット線（Ｂ Ｌ）に情報が読出される。
がハイになりビット線（Ｂ Ｌ）に情報が読出される。
この場合は、ビット線（ＢＬ）の電位が下がり、ピント
線（ＢＬ）とビット線（ＢＬ）との間に電位差が生じる
。次いで前述の場合と同様に時刻ｔ２においてセンスア
ンプ駆動信号入力端子（ＳＬ）、 （Ｎ２）がそれぞ
れハイ、ロウになりセンスアンプが活性化されるが、今
回はノード（Ｎ１）がノード（Ｎ２）より電位が低いた
めに、ＦＥＴ （ＱＰ １）、ＦＥＴ （ＣＮ２）がオ
フ、ＦＥＴ （ＣＰ２）、ＦＥＴ （ＱＮＩ）がオンし
、前述の場合とは全く逆にビット線（ＢＬ）がＩロウ、
ビット線（ＢＬ）がハイになり、メモリセルのロウ情報
がビット線（ＢＩ、）上に読出される事となる。
線（ＢＬ）とビット線（ＢＬ）との間に電位差が生じる
。次いで前述の場合と同様に時刻ｔ２においてセンスア
ンプ駆動信号入力端子（ＳＬ）、 （Ｎ２）がそれぞ
れハイ、ロウになりセンスアンプが活性化されるが、今
回はノード（Ｎ１）がノード（Ｎ２）より電位が低いた
めに、ＦＥＴ （ＱＰ １）、ＦＥＴ （ＣＮ２）がオ
フ、ＦＥＴ （ＣＰ２）、ＦＥＴ （ＱＮＩ）がオンし
、前述の場合とは全く逆にビット線（ＢＬ）がＩロウ、
ビット線（ＢＬ）がハイになり、メモリセルのロウ情報
がビット線（ＢＩ、）上に読出される事となる。
従来のＣＭＯＳグイナミノクセンスアンプ回路は以上の
様に構成されているので、上記のセンスアンプ駆動信号
入力端子（Ｓｌ）のプリチャージ電位はビット線のプリ
チャージ電位よりＦＥＴ（ＱＰＩ’）及びＦＥＴ （Ｃ
Ｐ２）のしきい値分だけ高い電位となり、またセンスア
ンプ駆動信号入力端子（Ｎ２）のプリチャージ電位はビ
ット線のプリチャージ電位よりＦＥＴ （ＱＮＩ）及び
ＥＦＴ（ＣＮ２）のしきい値分だけ低い電位となる。こ
の様な場合センスアンプ駆！ｌＩ信号に雑音が乗る事に
より、例えばセンスアンプ駆動信号入力端子（Ｎ２）の
電位がＶＣＣ／ ２−ＶＴＩＩＮ （ＶＣＣ／ ２はビ
ット線プリチャージ電位、 ＶＴＩＩＮはＦＥＴ （Ｑ
ＮＩ）及びＦ ＥＴ （ＱＮ ２）のしきい値電圧を示
す）の状態から雑音によりＶＣＣ／２−シＴｌＮ−Δ■
に下がるとき、もしメモリセルがハイ続出し状態になっ
ていればビット線（ＢＬ）の電位はビット線（ＢＬ）の
電位より高（なっているのでＦＥＴ （ＣＮ２）がオン
して不必要なセンス動作を開始してしまう恐れがある。
様に構成されているので、上記のセンスアンプ駆動信号
入力端子（Ｓｌ）のプリチャージ電位はビット線のプリ
チャージ電位よりＦＥＴ（ＱＰＩ’）及びＦＥＴ （Ｃ
Ｐ２）のしきい値分だけ高い電位となり、またセンスア
ンプ駆動信号入力端子（Ｎ２）のプリチャージ電位はビ
ット線のプリチャージ電位よりＦＥＴ （ＱＮＩ）及び
ＥＦＴ（ＣＮ２）のしきい値分だけ低い電位となる。こ
の様な場合センスアンプ駆！ｌＩ信号に雑音が乗る事に
より、例えばセンスアンプ駆動信号入力端子（Ｎ２）の
電位がＶＣＣ／ ２−ＶＴＩＩＮ （ＶＣＣ／ ２はビ
ット線プリチャージ電位、 ＶＴＩＩＮはＦＥＴ （Ｑ
ＮＩ）及びＦ ＥＴ （ＱＮ ２）のしきい値電圧を示
す）の状態から雑音によりＶＣＣ／２−シＴｌＮ−Δ■
に下がるとき、もしメモリセルがハイ続出し状態になっ
ていればビット線（ＢＬ）の電位はビット線（ＢＬ）の
電位より高（なっているのでＦＥＴ （ＣＮ２）がオン
して不必要なセンス動作を開始してしまう恐れがある。
またセンスアンプを構成するトランジスタの特性のばら
つきに起因するセンスアンプの感度の劣化を起こし易い
と考えられる。
つきに起因するセンスアンプの感度の劣化を起こし易い
と考えられる。
本発明は、上記の様な問題点を解消するためになされた
もので、不必要なセンス動作を除去できるとともに感度
の劣化を除去してより高感度なものとすることのできる
センスアンプ回路を得ることを目的としている。
もので、不必要なセンス動作を除去できるとともに感度
の劣化を除去してより高感度なものとすることのできる
センスアンプ回路を得ることを目的としている。
この発明に係るセンスアンプ回路は、２つのセンスアン
プ駆動信号のそれぞれの入力端子の電位をイコライズす
るイコライズ手段を設けたものであり、該イコライズ手
段に印加される信号をコントロールする事で、ビット線
プリチャージ終了後から、センスアンプを活性化させる
までの間上記両駆動信号線をイコライズする様にしたも
のである。
プ駆動信号のそれぞれの入力端子の電位をイコライズす
るイコライズ手段を設けたものであり、該イコライズ手
段に印加される信号をコントロールする事で、ビット線
プリチャージ終了後から、センスアンプを活性化させる
までの間上記両駆動信号線をイコライズする様にしたも
のである。
この発明においては、イコライズ手段がピント線プリチ
ャージ終了後からセンスアンプを活性化させるまでの間
センスアンプ駆動信号線が接続されるノード（Ｎ３）、
（Ｎ４）をイコライズする事により、ノード（Ｎ３
）、 （Ｎ４）の電位はＶＥＱになる。この場合 （ＣＰ：ノード（Ｎ３）の容量 ＣＮ二ノード（Ｎ４）
の容量） この時ビット線イコライズ電位であるＶＣＣ／２ｊＶＥ
Ｑとの間の電位差はノード（Ｎ３）においては、ＶＣＣ
／２ ＋ ＩＶＨＰ ｌ ＞ＶＥＱ ＞νＣＣ／２な
る関係が成立し、ノード（Ｎ４）においては Ｖｃｃ ／ ２−ＶＴＨＮ ＜ＶＥＱ ＜νＣＣ／２
なる関係が成立する為に、ノード（Ｎ３）、 （Ｎ４
）におぼろ雑音に対する余裕度はそれぞれ以下の様にな
る。
ャージ終了後からセンスアンプを活性化させるまでの間
センスアンプ駆動信号線が接続されるノード（Ｎ３）、
（Ｎ４）をイコライズする事により、ノード（Ｎ３
）、 （Ｎ４）の電位はＶＥＱになる。この場合 （ＣＰ：ノード（Ｎ３）の容量 ＣＮ二ノード（Ｎ４）
の容量） この時ビット線イコライズ電位であるＶＣＣ／２ｊＶＥ
Ｑとの間の電位差はノード（Ｎ３）においては、ＶＣＣ
／２ ＋ ＩＶＨＰ ｌ ＞ＶＥＱ ＞νＣＣ／２な
る関係が成立し、ノード（Ｎ４）においては Ｖｃｃ ／ ２−ＶＴＨＮ ＜ＶＥＱ ＜νＣＣ／２
なる関係が成立する為に、ノード（Ｎ３）、 （Ｎ４
）におぼろ雑音に対する余裕度はそれぞれ以下の様にな
る。
即ち、ノード（Ｎ４）に注目した場合ではメモリセルが
ハイ読み出しになっているので雑音によりノード（Ｎ４
）（７）電位がＶＣＣ／ ２−ＶＴＨＮより下がった場
合ＦＦＴ （ＣＮ２）がオンしてセンスを開始してしま
うが、雑音の値がＶＥＱ −（ＶＣＣ／ ２−ＶＴＨＮ
）より小さい場合にはＦＦＴ （ＣＮ２）はオンしない
から、センスを開始する事はない。またノード（Ｎ３）
に注目した場合も同様に雑音の値がＶＣＣ／ ２ ＋
ｌ ＶＴＨＰ １−ＶＥＱより小さい場合には、ＦＦＴ
（ＱＰＩ）はオンしない。
ハイ読み出しになっているので雑音によりノード（Ｎ４
）（７）電位がＶＣＣ／ ２−ＶＴＨＮより下がった場
合ＦＦＴ （ＣＮ２）がオンしてセンスを開始してしま
うが、雑音の値がＶＥＱ −（ＶＣＣ／ ２−ＶＴＨＮ
）より小さい場合にはＦＦＴ （ＣＮ２）はオンしない
から、センスを開始する事はない。またノード（Ｎ３）
に注目した場合も同様に雑音の値がＶＣＣ／ ２ ＋
ｌ ＶＴＨＰ １−ＶＥＱより小さい場合には、ＦＦＴ
（ＱＰＩ）はオンしない。
またノード（Ｎ３）、 （Ｎ４）がイコライズされ、
トランジスタの特性に起因するしきい値ＶＴＨＰ。
トランジスタの特性に起因するしきい値ＶＴＨＰ。
ＶＴＨＮの差が吸収されるから、感度の劣化が除去され
る。
る。
以下、この発明の一実施例を図について説明する。第１
図は本発明の一実施例によるセンスアンプ回路を示した
ものである。図において、第１゜第２のＰチャンネルＦ
ＥＴ（ＱＰＩ）、（ＱＰ２）及び第１．第２のＮチャン
ネルＦＥＴ （ＱＮＩ）。
図は本発明の一実施例によるセンスアンプ回路を示した
ものである。図において、第１゜第２のＰチャンネルＦ
ＥＴ（ＱＰＩ）、（ＱＰ２）及び第１．第２のＮチャン
ネルＦＥＴ （ＱＮＩ）。
（ＱＮ２）はそれぞれクロスカップル構成をとっている
。このＦＥＴ （ＱＰ １）、ＦＥＴ （ＱＮＩ）のド
レインはビット線（ＢＬ）に接続され、ＦＥＴ （ＱＰ
２）、ＦＥＴ （ＱＮ２）のドレインはビット線（ＢＬ
）に接続され、ＦＥＴ （ＱＰＩ）。
。このＦＥＴ （ＱＰ １）、ＦＥＴ （ＱＮＩ）のド
レインはビット線（ＢＬ）に接続され、ＦＥＴ （ＱＰ
２）、ＦＥＴ （ＱＮ２）のドレインはビット線（ＢＬ
）に接続され、ＦＥＴ （ＱＰＩ）。
ＦＥＴ （ＱＮＩ）のゲートはピント線（Ｂ Ｌ）と同
一のノード（Ｎ２）に接続され、ＦＥＴ （ＱＰ２）、
ＦＥＴ （ＱＰ２）のゲートはピッ１−線（ＢＬ）と同
一のノード（Ｎ１）に接続されている。
一のノード（Ｎ２）に接続され、ＦＥＴ （ＱＰ２）、
ＦＥＴ （ＱＰ２）のゲートはピッ１−線（ＢＬ）と同
一のノード（Ｎ１）に接続されている。
ＦＥＴ （ＱＰｌ）、 ＦＥＴ （ＱＰ２）のソース
は共にセンスアンプ駆動信号の入力端子（Ｓｌ）に接続
され、ＦＥＴ （ＱＮＩ）、ＦＥＴ （ＱＮ２）のソー
スは共にセンスアンプ駆動信号の入力端子（Ｓ２）に接
続されている。
は共にセンスアンプ駆動信号の入力端子（Ｓｌ）に接続
され、ＦＥＴ （ＱＮＩ）、ＦＥＴ （ＱＮ２）のソー
スは共にセンスアンプ駆動信号の入力端子（Ｓ２）に接
続されている。
なお（ＷＬ）はワード線であり、ＦＥＴ （ＱＣｌ）及
びキャパシタ（Ｃ１）はメモリセルを構成するものであ
る。またＦＥＴ （ＱＥ）はビット線（ＢＬ）、 （
ＢＬ）間をイコライズするためのものであり、そのゲー
トに印加されるプリチャージ信号（φＰ）がハイになっ
た時ビット線（ＢＬ）。
びキャパシタ（Ｃ１）はメモリセルを構成するものであ
る。またＦＥＴ （ＱＥ）はビット線（ＢＬ）、 （
ＢＬ）間をイコライズするためのものであり、そのゲー
トに印加されるプリチャージ信号（φＰ）がハイになっ
た時ビット線（ＢＬ）。
ビット線（ＢＬ）がプリチャージされる。
ＦＥＴ （ＱＥ）はセンスアンプ駆動信号入力端子（Ｓ
ｌ）、 （Ｓ２）にそれぞれ対応するノード（Ｎ３）
、 （Ｎ４）をイコライズするイコライズ手段を構成
するもので、そのゲートにはイコライズ信号（φＷＱ）
が印加されていて、該イコライズ信号φＥＱのレベルが
ハイの時だけ、 ノード（Ｎ３）、 （Ｎ４）がイコ
ライズされる、このイコライズ信号（φＥＱ）はビット
線（ＢＬ）、 （ＢＬ）がプリチャージされた事を感
知してハイになる様に設定されている。
ｌ）、 （Ｓ２）にそれぞれ対応するノード（Ｎ３）
、 （Ｎ４）をイコライズするイコライズ手段を構成
するもので、そのゲートにはイコライズ信号（φＷＱ）
が印加されていて、該イコライズ信号φＥＱのレベルが
ハイの時だけ、 ノード（Ｎ３）、 （Ｎ４）がイコ
ライズされる、このイコライズ信号（φＥＱ）はビット
線（ＢＬ）、 （ＢＬ）がプリチャージされた事を感
知してハイになる様に設定されている。
次に上記の様に構成された本発明の一実施例によるセン
スアンプ回路の動作を、第１図のメモリセルの容ｆｉｔ
（ＣＩ＞の記憶情報を読み出す場合について、第１図及
びタイミングチャート図でｈる第２図を参照しながら説
明する。ここでは容量（Ｃ１）の記憶情報がハイの場合
について詳しく説明する。
スアンプ回路の動作を、第１図のメモリセルの容ｆｉｔ
（ＣＩ＞の記憶情報を読み出す場合について、第１図及
びタイミングチャート図でｈる第２図を参照しながら説
明する。ここでは容量（Ｃ１）の記憶情報がハイの場合
について詳しく説明する。
最゛初にビット線プリチャージ信号（φＰ）がハイにな
り、ビット線（ＢＬ）及びビット線（ＢＬ）が電源電圧
（ＶＣＣ）の半分の電圧にプリチャージされる。この際
従来例と同様にノード（Ｎ３）はνＣＣ／２ ＋ ＩＶ
ＴＩＩＰ ＋ 、 ／−ド（Ｎ４）はＶＣＣ／２− Ｖ
ＴＨＮにプリチャージされる。その後ビット線がイコラ
イズした事を感知して（詳細は後述する）イコライズ信
号（φＥＱ）をハイにしてノード（Ｎ３）、 （Ｎ４
）が共に電圧ｆｉｆｆＶＥＱになるようにイコライズさ
れる。
り、ビット線（ＢＬ）及びビット線（ＢＬ）が電源電圧
（ＶＣＣ）の半分の電圧にプリチャージされる。この際
従来例と同様にノード（Ｎ３）はνＣＣ／２ ＋ ＩＶ
ＴＩＩＰ ＋ 、 ／−ド（Ｎ４）はＶＣＣ／２− Ｖ
ＴＨＮにプリチャージされる。その後ビット線がイコラ
イズした事を感知して（詳細は後述する）イコライズ信
号（φＥＱ）をハイにしてノード（Ｎ３）、 （Ｎ４
）が共に電圧ｆｉｆｆＶＥＱになるようにイコライズさ
れる。
次にプリチャージ信号（φＰ）がロウになった後にワー
ド線（ＷＬ）が立ち上がり以後従来例と同様にメモリセ
ルの情報がビット線に読出されビット線（ＢＬ）、ビッ
ト線（ＢＬ）間に電位差が生じることとなる。その後イ
コライズ信号（φＥＱ）がロウになり、それを受けてセ
ンスアンプ駆動信号入力端子（Ｓｌ）をハイに（Ｓ２）
をロウにすると、従来例と同様の動作を行ない、ビット
線（Ｂ Ｌ）がハイにビット線（Ｂ Ｌ）がロウになる
ように増巾する。
ド線（ＷＬ）が立ち上がり以後従来例と同様にメモリセ
ルの情報がビット線に読出されビット線（ＢＬ）、ビッ
ト線（ＢＬ）間に電位差が生じることとなる。その後イ
コライズ信号（φＥＱ）がロウになり、それを受けてセ
ンスアンプ駆動信号入力端子（Ｓｌ）をハイに（Ｓ２）
をロウにすると、従来例と同様の動作を行ない、ビット
線（Ｂ Ｌ）がハイにビット線（Ｂ Ｌ）がロウになる
ように増巾する。
またロウの記憶データを読み出す場合にも前述のハイ読
み出しの場合とほぼ同一の動作を行なう。
み出しの場合とほぼ同一の動作を行なう。
但しこの場合にはビット線（ＢＬ）がワード線（ＷＬ）
が立ち上がった後ビット線（ＢＬ）より電位が下がり、
以後センスアンプ駆動信号入力端子（Ｓｌ）、 （Ｓ
２）を活性化する事により前述と同様な過程を経てビッ
ト線（Ｂ Ｌ）にロウ、ビット線（ＢＬ）にハイが読み
出される。
が立ち上がった後ビット線（ＢＬ）より電位が下がり、
以後センスアンプ駆動信号入力端子（Ｓｌ）、 （Ｓ
２）を活性化する事により前述と同様な過程を経てビッ
ト線（Ｂ Ｌ）にロウ、ビット線（ＢＬ）にハイが読み
出される。
ここで第５図にイコライズ信号（φＥＱ）の発生回路の
一例を示す。図において、（ＱＮＡ）。
一例を示す。図において、（ＱＮＡ）。
（ＱＮＢ）はＮチャネルＭＯ３ＦＥＴ、（ＱＰＡ）はＰ
チャネルＭＯ３ＦＥＴＳＤＢＬはダミービット線、１〜
３はＣＭＯＳインバータである。なお（φ０）はノード
（Ｎ５）のプリチャージ信号である。
チャネルＭＯ３ＦＥＴＳＤＢＬはダミービット線、１〜
３はＣＭＯＳインバータである。なお（φ０）はノード
（Ｎ５）のプリチャージ信号である。
まずプリチャージ信号（φ０）によりＦＥＴ（ＱＰＡ）
を通してノード（Ｎ５）をハイにする。
を通してノード（Ｎ５）をハイにする。
この時イコライズ信号（φＥＱ）はロウである。
次いでビット線プリチャージ信号（φＰ）がハイになる
と、ノード（Ｎ５）はロウになりダミービット線（ＤＢ
Ｌ）の時定数を経た後イコライズ信号（φＥＱ）のレベ
ルがハイになる。この際ダミービット線（ＤＢＬ）は実
際のビット線と全（同じ容量、抵抗をもつ様に設計して
いる。以上の様に構成する事でビア）線のプリチャージ
完了を感知するイコライズ信号φＥＱを発生できるもの
である。
と、ノード（Ｎ５）はロウになりダミービット線（ＤＢ
Ｌ）の時定数を経た後イコライズ信号（φＥＱ）のレベ
ルがハイになる。この際ダミービット線（ＤＢＬ）は実
際のビット線と全（同じ容量、抵抗をもつ様に設計して
いる。以上の様に構成する事でビア）線のプリチャージ
完了を感知するイコライズ信号φＥＱを発生できるもの
である。
このように、本実施例ではビット線プリチャージ終了後
からセンスアンプを活性化させるまでの間ノード（Ｎ３
）、 （Ｎ４）をイコライズするようにしたので、セ
ンスアンプ駆動信号に雑音が乗り、かつメモリセル続出
し時となった場合でもセンスアンプを構成するトランジ
スタがオンして不必要なセンス動作を開始することはな
く、またセンスアンプを構成するトランジスタ特性ばら
つきに起因するセンスアンプ感度の劣化も解消される。
からセンスアンプを活性化させるまでの間ノード（Ｎ３
）、 （Ｎ４）をイコライズするようにしたので、セ
ンスアンプ駆動信号に雑音が乗り、かつメモリセル続出
し時となった場合でもセンスアンプを構成するトランジ
スタがオンして不必要なセンス動作を開始することはな
く、またセンスアンプを構成するトランジスタ特性ばら
つきに起因するセンスアンプ感度の劣化も解消される。
なお上記実施例ではノード（Ｎ３）、 （Ｎ４）のイ
コライズ用トランジスタ（ＱＦ）はＮチャンネルトラン
ジスタで形成されているが、Ｐチャンネルトランジスタ
で形成してもよく、上記実施例と同様の効果を奏する。
コライズ用トランジスタ（ＱＦ）はＮチャンネルトラン
ジスタで形成されているが、Ｐチャンネルトランジスタ
で形成してもよく、上記実施例と同様の効果を奏する。
但しこの場合ＦＥＴ （ＱＦ）に印加するイコライズ信
号（φＥＱ）は上記実施例のものと逆相にしなければな
らない。
号（φＥＱ）は上記実施例のものと逆相にしなければな
らない。
以上の様に、この発明に係るセンスアンプ回路によれば
、２つのセンスアンプ駆動信号をイコライズするように
したので、不必要なセンス動作が除去され、しかもトラ
ンジスタ特性のばらつきに基づく感度の劣化が除去され
、非常に高感度なセンスアンプ回路が得られる効果があ
る。
、２つのセンスアンプ駆動信号をイコライズするように
したので、不必要なセンス動作が除去され、しかもトラ
ンジスタ特性のばらつきに基づく感度の劣化が除去され
、非常に高感度なセンスアンプ回路が得られる効果があ
る。
第１図はこの発明の一実施例によるセンスアンプ回路と
メモリセルとの接続を示す図、第２図は第１図に示した
回路の動作波形図、第３図は従来のＣＭＯＳダイナミッ
クセンスアンプとメモリセルとの接続を示す図、第４図
は第３図に示した回路の動作波形図、第５図はイコライ
ズ信号を発生する回路の一例を示す図である。 （ＱＰＩ）・・・第１のＰチャンネルトランジスタ、（
ＱＦ２）・・・第２のＰチャンネルトランジスタ、（Ｑ
ＮＩ）・・・第１のＮチャンネルトランジスタ、（ＱＮ
２）・・・第２のＮチャンネルトランジスタ、（ＢＬ）
・・・第１のビット線、 （ＢＬ）・・・第２のピッ１−線、 （Ｓｌ）・・・第１のセンスアンプ駆動信号入力端子、
（Ｓ２）・・・第２のセンスアンプ駆動信号入力端子、
（Φｐ）・・・ビット線プリチャージ信号、（ＱＦ）・
・・第３のトランジスタ、 （ΦＥＱ）・・・イコライズ信号、 （ＤＢＬ）・・・ダミービット線。
メモリセルとの接続を示す図、第２図は第１図に示した
回路の動作波形図、第３図は従来のＣＭＯＳダイナミッ
クセンスアンプとメモリセルとの接続を示す図、第４図
は第３図に示した回路の動作波形図、第５図はイコライ
ズ信号を発生する回路の一例を示す図である。 （ＱＰＩ）・・・第１のＰチャンネルトランジスタ、（
ＱＦ２）・・・第２のＰチャンネルトランジスタ、（Ｑ
ＮＩ）・・・第１のＮチャンネルトランジスタ、（ＱＮ
２）・・・第２のＮチャンネルトランジスタ、（ＢＬ）
・・・第１のビット線、 （ＢＬ）・・・第２のピッ１−線、 （Ｓｌ）・・・第１のセンスアンプ駆動信号入力端子、
（Ｓ２）・・・第２のセンスアンプ駆動信号入力端子、
（Φｐ）・・・ビット線プリチャージ信号、（ＱＦ）・
・・第３のトランジスタ、 （ΦＥＱ）・・・イコライズ信号、 （ＤＢＬ）・・・ダミービット線。
Claims (4)
- （１）第１のＰチャネルトランジスタのドレインと第２
のＰチャネルトランジスタのゲート、第１のＮチャネル
トランジスタのドレインと第２のＮチャネルトランジス
タのゲートを第１のビット線に接続し、 上記第１のＰチャネルトランジスタのゲートと上記第２
のＰチャネルトランジスタのドレイン、上記第１のＮチ
ャネルトランジスタのゲートと上記第２のＮチャンネル
トランジスタのドレインを上記第１のビット線と対をな
す第２のビット線に接続し、 上記第１及び第２のＰチャンネルトランジスタのソース
を第１のセンスアンプ駆動信号の入力端子に接続し、 上記第１及び第２のＮチャンネルトランジスタのソース
を第２のセンスアンプ駆動信号の入力端子に接続してな
り、上記第１及び第２のビット線は電源電圧の半分の電
圧にプリチャージされ、上記第１及び第２のセンスアン
プ駆動信号により活性化され駆動されるＣＭＯＳダイナ
ミック型のセンスアンプ回路において、 センスアンプを駆動する前に、上記第１及び第２のセン
スアンプ駆動信号の入力端子を同一電圧にするイコライ
ズ手段を備えたことを特徴とするセンスアンプ回路。 - （２）上記イコライズ手段は、ドレイン及びソースが上
記第１及び第２のセンスアンプ駆動信号の入力端子にそ
れぞれ接続され、ゲートにイコライズ信号が印加される
第３のトランジスタからなるものであることを特徴とす
る特許請求の範囲第１項記載のセンスアンプ回路。 - （３）上記イコライズ信号は、上記第１及び第２のビッ
ト線のプリチャージが完了した時に印加される事を特徴
とする特許請求の範囲第１項または第２項記載のセンス
アンプ回路。 - （４）上記第１、第２のビット線プリチャージの完了は
該第１、第２のビット線と同一容量、抵抗のダミービッ
ト線を設けプリチャージされた該ダミービット線を上記
プリチャージ信号を使用して放電しその出力レベルの変
化により検出する事を特徴とする特許請求の範囲第１項
ないし第３項のいずれかに記載のセンスアンプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60180785A JPS6240695A (ja) | 1985-08-16 | 1985-08-16 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60180785A JPS6240695A (ja) | 1985-08-16 | 1985-08-16 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6240695A true JPS6240695A (ja) | 1987-02-21 |
| JPH0519793B2 JPH0519793B2 (ja) | 1993-03-17 |
Family
ID=16089280
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60180785A Granted JPS6240695A (ja) | 1985-08-16 | 1985-08-16 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6240695A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63211191A (ja) * | 1987-02-26 | 1988-09-02 | Nec Corp | センスアンプ回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6013394A (ja) * | 1983-07-01 | 1985-01-23 | Hitachi Micro Comput Eng Ltd | Ｍｏｓ記憶装置 |
-
1985
- 1985-08-16 JP JP60180785A patent/JPS6240695A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6013394A (ja) * | 1983-07-01 | 1985-01-23 | Hitachi Micro Comput Eng Ltd | Ｍｏｓ記憶装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63211191A (ja) * | 1987-02-26 | 1988-09-02 | Nec Corp | センスアンプ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0519793B2 (ja) | 1993-03-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
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| R360 | Written notification for declining of transfer of rights |
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