JPS63211191A - センスアンプ回路 - Google Patents
センスアンプ回路Info
- Publication number
- JPS63211191A JPS63211191A JP62044298A JP4429887A JPS63211191A JP S63211191 A JPS63211191 A JP S63211191A JP 62044298 A JP62044298 A JP 62044298A JP 4429887 A JP4429887 A JP 4429887A JP S63211191 A JPS63211191 A JP S63211191A
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- Pending
Links
- 239000003990 capacitor Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＯＳメモリデバイスにおいてディジット線対
に生じた微小差電位の増幅を行なうセンスアンプ回路に
関する。
に生じた微小差電位の増幅を行なうセンスアンプ回路に
関する。
第３図は、この種のセンスアンプ回路の従来例の回路図
である。Ｎチャネル形トランジスタＱ１４゜Ｑ＋ｓ、Ｐ
チャネル形トランジスタＱ １２ 、 Ｑ ＋３はディ
ジット線り、、Ｄ、間に生じた微小電位差を増幅するフ
リップフロップ回路を構成している。
である。Ｎチャネル形トランジスタＱ１４゜Ｑ＋ｓ、Ｐ
チャネル形トランジスタＱ １２ 、 Ｑ ＋３はディ
ジット線り、、Ｄ、間に生じた微小電位差を増幅するフ
リップフロップ回路を構成している。
Ｎチャネル形トランジスタＱ＋６は電荷放電用であり、
Ｐチャネル形トランジスタＱ１゜はハイレベル側のディ
ジット線のみ電源レベルＶ。Ｃまで昇圧するために電圧
レベル供給を行なうものである。Ｎチャネル形トランジ
スタＱ１７はリセット信号φ２印加時に両ディジット線
り、、Ｄ、を短絡させて電源電圧ＶＣＣと接地電圧の中
間の電圧に設定するためのものである。Ｎチャネル形ト
ランジスタＱ１０はメモリセル容ｆｆ１ｃｌ＋に充電さ
れている情報電圧を読出し、ディジット線であるディジ
ット線り、に放電させるものである。
Ｐチャネル形トランジスタＱ１゜はハイレベル側のディ
ジット線のみ電源レベルＶ。Ｃまで昇圧するために電圧
レベル供給を行なうものである。Ｎチャネル形トランジ
スタＱ１７はリセット信号φ２印加時に両ディジット線
り、、Ｄ、を短絡させて電源電圧ＶＣＣと接地電圧の中
間の電圧に設定するためのものである。Ｎチャネル形ト
ランジスタＱ１０はメモリセル容ｆｆ１ｃｌ＋に充電さ
れている情報電圧を読出し、ディジット線であるディジ
ット線り、に放電させるものである。
第４図は本従来例め動作を示すタイムチャートである。
アクティブ動作に入り、リセット信号φ２がロウレベル
となり、ワード線ＷＬが電源電圧■ｃｃに立ち上がると
Ｎチャネル形トランジスタＱ＋Ｂがオンし、メモリセル
容量ｃｏのセル情報（ロウレベル）がディジット線Ｄ１
に伝わり、５ＡＶｃｃに保たれていたディジット線り、
、Ｄ、間に微小電位差が生じる。この場合はメモリセル
Ｃ１１にロウレベルが書込まれているため、ディジット
線り、の電位がＤｌよりも低くなる。続いてセンス動作
スタート信号φ１９．φ１２がそれぞれロウレベルおよ
びハイレベルとなると、フリップフロップ回路が活性化
され、ディジット線り、、Ｄ、間に生じた微小電位差が
増幅され、ハイレベル側ディジット線Ｄ１はＶｃｃレベ
ル、ロウレベル側ディジット線Ｄ１はグラウンドレベル
となる。次にリセット動作に入り、まず、ワード線ＷＬ
がグラウンドレベルに立下がり、Ｎチャネル形トランジ
スタＱＩＯがオフすることによりディジット線り、とメ
モリセルＣ１１とが切離される。その後、センス動作ス
タート信号φ１９．φ１２がそれぞれハイレベル、ロウ
レベルとなり、フリップフロップ回路が不活性化される
。続いて、リセット信号φ２がハイレベルとなり、Ｎチ
ャネル形トランジスタＱＩ７がオンすることによりディ
ジット線り、、Ｄ、は短絡され、共に％Ｖｃｃレベルの
スタンバイ状態となる。
となり、ワード線ＷＬが電源電圧■ｃｃに立ち上がると
Ｎチャネル形トランジスタＱ＋Ｂがオンし、メモリセル
容量ｃｏのセル情報（ロウレベル）がディジット線Ｄ１
に伝わり、５ＡＶｃｃに保たれていたディジット線り、
、Ｄ、間に微小電位差が生じる。この場合はメモリセル
Ｃ１１にロウレベルが書込まれているため、ディジット
線り、の電位がＤｌよりも低くなる。続いてセンス動作
スタート信号φ１９．φ１２がそれぞれロウレベルおよ
びハイレベルとなると、フリップフロップ回路が活性化
され、ディジット線り、、Ｄ、間に生じた微小電位差が
増幅され、ハイレベル側ディジット線Ｄ１はＶｃｃレベ
ル、ロウレベル側ディジット線Ｄ１はグラウンドレベル
となる。次にリセット動作に入り、まず、ワード線ＷＬ
がグラウンドレベルに立下がり、Ｎチャネル形トランジ
スタＱＩＯがオフすることによりディジット線り、とメ
モリセルＣ１１とが切離される。その後、センス動作ス
タート信号φ１９．φ１２がそれぞれハイレベル、ロウ
レベルとなり、フリップフロップ回路が不活性化される
。続いて、リセット信号φ２がハイレベルとなり、Ｎチ
ャネル形トランジスタＱＩ７がオンすることによりディ
ジット線り、、Ｄ、は短絡され、共に％Ｖｃｃレベルの
スタンバイ状態となる。
ところで、ＭＯＳメモリデバイスの高集積化はゲート長
の短縮化、酸化膜厚の薄化を伴うために素子の耐電圧劣
化が生じ、ワード線をＶＣＣレベル以上に昇圧する方式
は素子破壊の原因となる。そこで、ワード線をＶｃｃレ
ベルに昇圧する方式を採ると、今度はＶＣＣからメモリ
セルトランジスタのしきい電圧７１分低いレベル（■。
の短縮化、酸化膜厚の薄化を伴うために素子の耐電圧劣
化が生じ、ワード線をＶＣＣレベル以上に昇圧する方式
は素子破壊の原因となる。そこで、ワード線をＶｃｃレ
ベルに昇圧する方式を採ると、今度はＶＣＣからメモリ
セルトランジスタのしきい電圧７１分低いレベル（■。
。−Ｖ工）までしかメモリセルの電圧は上昇できないこ
とになる。したがって、ワード線をＶＣＣレベルまで昇
圧する方式を採用する限り、センス動作時にハイレベル
側ディジット線を■ｃｃレベルまで昇圧することは無意
味であり、消費電力の面でみると、むしろ損失になって
いる。さらにメモリセル容量ハイレベルが（Ｖｃｃ−Ｖ
ｙ ）であり、ロウレベルがグラウンドレベルであるこ
とを考慮するとセンス動作開始時のレファレンスレベル
、つまりディジット線のバランスレベルが％ＶＣＣであ
ることはセンスマージンがメモリセルにロウレベルが書
き込まれている場合に緩く、ハイレベルが書込まれてい
る場合に厳しいアンバランスなものとなることを意味す
る。
とになる。したがって、ワード線をＶＣＣレベルまで昇
圧する方式を採用する限り、センス動作時にハイレベル
側ディジット線を■ｃｃレベルまで昇圧することは無意
味であり、消費電力の面でみると、むしろ損失になって
いる。さらにメモリセル容量ハイレベルが（Ｖｃｃ−Ｖ
ｙ ）であり、ロウレベルがグラウンドレベルであるこ
とを考慮するとセンス動作開始時のレファレンスレベル
、つまりディジット線のバランスレベルが％ＶＣＣであ
ることはセンスマージンがメモリセルにロウレベルが書
き込まれている場合に緩く、ハイレベルが書込まれてい
る場合に厳しいアンバランスなものとなることを意味す
る。
上述した従来のセンスアンプ回路は、ハイレベル側のデ
ィジット線の昇圧回路にＰチャネル型トランジスタＱ
１９を使用しているため、ハイレベル側はＶｃｃレベル
まで昇圧されることになり、その結果、上述した消費電
力の増大、センスマージンのアンバランスという欠点が
ある。
ィジット線の昇圧回路にＰチャネル型トランジスタＱ
１９を使用しているため、ハイレベル側はＶｃｃレベル
まで昇圧されることになり、その結果、上述した消費電
力の増大、センスマージンのアンバランスという欠点が
ある。
本発明のセンスアンプ回路は、
ディジット線対間に微小電位差が生じた場合に高電圧側
のディジット線をフリップフロップ回路の動作電源電圧
まで昇圧し、低電圧側のディジット線をグラウンドレベ
ルにするフリップフロップ回路と、 リセット信号印加時に前記ディジット線対を短絡するト
ランジスタと、 ゲートにセンス動作スタート信号が印加されたときにフ
リップフロップ回路の一端を接地するトランジスタと、 ソースがフリップフロップ回路に接続され、ドレインが
電源電圧に接続されていて、ゲートにセンス動作スター
ト信号が印加されたときにフリップフロップ回路に動作
電源電圧を供給するＮチャネル形トランジスタとを有す
る。
のディジット線をフリップフロップ回路の動作電源電圧
まで昇圧し、低電圧側のディジット線をグラウンドレベ
ルにするフリップフロップ回路と、 リセット信号印加時に前記ディジット線対を短絡するト
ランジスタと、 ゲートにセンス動作スタート信号が印加されたときにフ
リップフロップ回路の一端を接地するトランジスタと、 ソースがフリップフロップ回路に接続され、ドレインが
電源電圧に接続されていて、ゲートにセンス動作スター
ト信号が印加されたときにフリップフロップ回路に動作
電源電圧を供給するＮチャネル形トランジスタとを有す
る。
Ｎチャネル形トランジスタではゲート・ソース間電圧降
下が生じるため、センス動作後の高電圧側のディジット
線はＶＣＣレベルよりトランジスタのしきい電圧骨低い
電圧まで昇圧されることになる。したがって、スタンバ
イ状態の各ディジット線の電圧はその半分となり、ディ
ジット線をＶＣＣレヘルまで昇圧する従来の方式に存在
した消費電力の増大、センスマージンのアンバランスを
同時に解決できる。
下が生じるため、センス動作後の高電圧側のディジット
線はＶＣＣレベルよりトランジスタのしきい電圧骨低い
電圧まで昇圧されることになる。したがって、スタンバ
イ状態の各ディジット線の電圧はその半分となり、ディ
ジット線をＶＣＣレヘルまで昇圧する従来の方式に存在
した消費電力の増大、センスマージンのアンバランスを
同時に解決できる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のセンスアンプ回路の一実施例の回路図
である。
である。
本実施例は第３図に示した従来例においてハイレベル側
ディジット線を昇圧するための電圧供給用トランジスタ
であるＰチャネル形トランジスタＱ＋９をＮチャネル形
トランジスタＱ ＋＋とじたものである。本実施例にお
いては、Ｎチャネル形トランジスタＱ＋＋４２メモリセ
ル容量ＣＩ＋に充電されている情報電圧をディジット線
り、に放電させるためのＮチャネル形トランジスタＱ＋
８と同一のしきい電圧ｖＴを有しているものとして説明
する。
ディジット線を昇圧するための電圧供給用トランジスタ
であるＰチャネル形トランジスタＱ＋９をＮチャネル形
トランジスタＱ ＋＋とじたものである。本実施例にお
いては、Ｎチャネル形トランジスタＱ＋＋４２メモリセ
ル容量ＣＩ＋に充電されている情報電圧をディジット線
り、に放電させるためのＮチャネル形トランジスタＱ＋
８と同一のしきい電圧ｖＴを有しているものとして説明
する。
第２図は本実施例の動作を示すタイムチャートである。
ここで、メモリセル容量ＣＩ□にロウレベルが、ｊＦ込
まれているとする。
まれているとする。
従来例と同様にリセット信号φ２がロウレベルとなり、
ワード線ＷＬかＶＣＣレベルに立ちにがると、ディジッ
ト線り、、Ｄ、間に微小電位差が生じる。この場合にも
メモリセル容量Ｃ目にはロウレベルか書込まれているの
で、ディジット線Ｄ１の電位がディジット線り、よりも
低くなり、この後センス動作スタート信号φ１１．φ１
２がハイレベルとなりフリップフロップ回路か活性化さ
れ、ディジット線り、、Ｄ、間に生じた微小電位差が増
幅される。このときフリップフロップ回路には（ＶＣＣ
ＶＴ）の電圧が供給されているので、ハイレベル側ディ
ジット線Ｄ１はＶＣＣＶＴの電圧まで昇圧され、ロウレ
ベル側ディジット線Ｄ１はグラウンドレベルとなる。次
にリセット動作に入るとワード線ＷＬがグラウンドレベ
ルに立下がり、信号φ目、φ１２がロウレベルとなった
後にリセット信号φ２がハイレベルとなり、ディジット
線対り、、Ｄ、が短絡され、ディジット線対Ｄ１゜Ｄ、
がバランスされ共に坏（ＶｃｃＶＴ）レベルとなる。
ワード線ＷＬかＶＣＣレベルに立ちにがると、ディジッ
ト線り、、Ｄ、間に微小電位差が生じる。この場合にも
メモリセル容量Ｃ目にはロウレベルか書込まれているの
で、ディジット線Ｄ１の電位がディジット線り、よりも
低くなり、この後センス動作スタート信号φ１１．φ１
２がハイレベルとなりフリップフロップ回路か活性化さ
れ、ディジット線り、、Ｄ、間に生じた微小電位差が増
幅される。このときフリップフロップ回路には（ＶＣＣ
ＶＴ）の電圧が供給されているので、ハイレベル側ディ
ジット線Ｄ１はＶＣＣＶＴの電圧まで昇圧され、ロウレ
ベル側ディジット線Ｄ１はグラウンドレベルとなる。次
にリセット動作に入るとワード線ＷＬがグラウンドレベ
ルに立下がり、信号φ目、φ１２がロウレベルとなった
後にリセット信号φ２がハイレベルとなり、ディジット
線対り、、Ｄ、が短絡され、ディジット線対Ｄ１゜Ｄ、
がバランスされ共に坏（ＶｃｃＶＴ）レベルとなる。
以上説明したように本発明は、センスアンプ回路内の電
圧供給用トランジスタをＰチャネル形からＮチャネル形
にすることにより、無駄な消費電力の損失をなくし、か
つ、センスマージンのアンバランスをなくすことができ
る効果がある。
圧供給用トランジスタをＰチャネル形からＮチャネル形
にすることにより、無駄な消費電力の損失をなくし、か
つ、センスマージンのアンバランスをなくすことができ
る効果がある。
第１図は本発明のセンスアンプ回路の一実施例の回路図
、第２図はその動作を示すタイムチャート、第３図は従
来例の回路図、第４図はその動作を示すタイムチャート
である。 Ｑ ＋＋ 、 Ｑ ＋４ 、 Ｑ
＋ｓ 、 Ｑ ＋ら 、 Ｑ１０．
Ｑ１０ ・・・ ・・・ ・・・Ｎチャネル形トラン
ジスタ、 Ｑ＋２１Ｑ＋３・・・・・・・・・Ｐチャネル形トラン
ジスタ、Ｃ１１・・・・・・・・・・・・・・・・・・
メモリセル８晴、ＷＬ・・・・・・・・・・・・・・・
・・・ワード線、Ｄ、、Ｄ、・・・・・・ディジット線
、φ、１．φ１２・・・・・・・・・センス動作スター
ト信号、φ２・・・・・・・・・・・・・・・・・・リ
セット信号。 特許出願人 ［］本電気株式会ン１ 代理人 弁理士内厚 ′１１−・−“１コ゛・“・７・
・・、−１ １、・、′
、第２図はその動作を示すタイムチャート、第３図は従
来例の回路図、第４図はその動作を示すタイムチャート
である。 Ｑ ＋＋ 、 Ｑ ＋４ 、 Ｑ
＋ｓ 、 Ｑ ＋ら 、 Ｑ１０．
Ｑ１０ ・・・ ・・・ ・・・Ｎチャネル形トラン
ジスタ、 Ｑ＋２１Ｑ＋３・・・・・・・・・Ｐチャネル形トラン
ジスタ、Ｃ１１・・・・・・・・・・・・・・・・・・
メモリセル８晴、ＷＬ・・・・・・・・・・・・・・・
・・・ワード線、Ｄ、、Ｄ、・・・・・・ディジット線
、φ、１．φ１２・・・・・・・・・センス動作スター
ト信号、φ２・・・・・・・・・・・・・・・・・・リ
セット信号。 特許出願人 ［］本電気株式会ン１ 代理人 弁理士内厚 ′１１−・−“１コ゛・“・７・
・・、−１ １、・、′
Claims (1)
- 【特許請求の範囲】 ＭＯＳメモリデバイスにおいて、 ディジット線対間に微小電位差が生じた場合に高電圧側
のディジット線をフリップフロップ回路の動作電源電圧
まで昇圧し、低電圧側のディジット線をグラウンドレベ
ルにするフリップフロップ回路と、 リセット信号印加時に前記ディジット線対を短絡するト
ランジスタと、 ゲートにセンス動作スタート信号が印加されたときにフ
リップフロップ回路の一端を接地するトランジスタと、 ソースがフリップフロップ回路に接続され、ドレインが
電源電圧に接続されていて、ゲートにセンス動作スター
ト信号が印加されたときにフリップフロップ回路に動作
電源電圧を供給するＮチャネル形トランジスタとを有す
るセンスアンプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62044298A JPS63211191A (ja) | 1987-02-26 | 1987-02-26 | センスアンプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62044298A JPS63211191A (ja) | 1987-02-26 | 1987-02-26 | センスアンプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63211191A true JPS63211191A (ja) | 1988-09-02 |
Family
ID=12687598
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62044298A Pending JPS63211191A (ja) | 1987-02-26 | 1987-02-26 | センスアンプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63211191A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6535415B2 (en) | 1999-02-22 | 2003-03-18 | Hitachi, Ltd. | Semiconductor device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54112131A (en) * | 1978-02-23 | 1979-09-01 | Nec Corp | Sense amplifier circuit of mos memory |
| JPS6240695A (ja) * | 1985-08-16 | 1987-02-21 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1987
- 1987-02-26 JP JP62044298A patent/JPS63211191A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54112131A (en) * | 1978-02-23 | 1979-09-01 | Nec Corp | Sense amplifier circuit of mos memory |
| JPS6240695A (ja) * | 1985-08-16 | 1987-02-21 | Mitsubishi Electric Corp | 半導体記憶装置 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6535415B2 (en) | 1999-02-22 | 2003-03-18 | Hitachi, Ltd. | Semiconductor device |
| US6717835B2 (en) | 1999-02-22 | 2004-04-06 | Hitachi, Ltd. | Semiconductor device |
| US6819613B2 (en) | 1999-02-22 | 2004-11-16 | Renesas Technology Corp. | Semiconductor device |
| US6944078B2 (en) | 1999-02-22 | 2005-09-13 | Renesas Technology Corp. | Semiconductor device |
| US7230867B2 (en) | 1999-02-22 | 2007-06-12 | Renesas Technology Corp. | Semiconductor device |
| US7345938B2 (en) | 1999-02-22 | 2008-03-18 | Renesas Technology Corp. | Semiconductor device |
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