KR20040034114A - 박막 트랜지스터 기판 - Google Patents

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Abstract

박막 트랜지스터 기판의 인버터 회로에서 CMOS TFT의 P 드레인부와 N 드레인부가 서로 접하고 있으며 그 경계가 구형파 모양을 이룬다. 이들 P 및 N 드레인부와 연결되는 공통 드레인 전극은 일렬로 배치되어 있는 접촉구를 통하여 P 및 N 드레인부와 연결된다. 이를 통하여 CMOS TFT가 차지하는 길이를 감소시킨다.

Description

박막 트랜지스터 기판{Thin film transistor array panel}
본 발명은 박막 트랜지스터 기판에 관한 것으로서, 특히 다결정 규소를 사용하는 박막 트랜지스터 기판에 관한 것이다.
박막 트랜지스터 기판은 액정 표시 장치나 유기 EL(electro luminescence) 표시 장치 등에서 각 화소를 독립적으로 구동하기 위한 회로 기판으로써 사용된다. 박막 트랜지스터 기판은 주사 신호를 전달하는 주사 신호 배선 또는 게이트 배선과 화상 신호를 전달하는 화상 신호선 또는 데이터 배선이 형성되어 있고, 게이트 배선 및 데이터 배선과 연결되어 있는 박막 트랜지스터, 박막 트랜지스터와 연결되어 있는 화소 전극, 게이트 배선을 덮어 절연하는 게이트 절연막 및 박막 트랜지스터와 데이터 배선을 덮어 절연하는 보호막 등으로 이루어져 있다. 박막 트랜지스터는 게이트 배선의 일부인 게이트 전극과 채널을 형성하는 반도체층, 데이터 배선의 일부인 소스 전극과 드레인 전극 및 게이트 절연막과 보호막 등으로 이루어진다. 박막 트랜지스터는 게이트 배선을 통하여 전달되는 주사 신호에 따라 데이터 배선을 통하여 전달되는 화상 신호를 화소 전극에 전달 또는 차단하는 스위칭 소자이다.
이러한 박막 트랜지스터 기판 중에서도 다결정 규소를 사용하는 박막 트랜지스터 기판은 그 자체에 게이트 및 데이터 구동 회로를 형성할 수 있어서 칩을 별도로 장착하는 불편과 비용을 절감할 수 있다. 이는
다결정 규소 박막 트랜지스터 기판에서 구동 회로를 이루는 기본 소자는 일반적으로 CMOS(complementary metal oxide silicon) 박막 트랜지스터(TFT)를 기반으로 하며, 그 중 하나로서 인버터 회로가 있다. 인버터 회로 설계시에는 N-TFT와 P-TFT를 전기적으로 확실히 구분하기 위하여 P형 다결정 규소 패턴과 N형 다결정 규소 패턴 사이에 소정의 거리를 둔다. 또, 접촉구가 다결정 규소 패턴 위에 놓일 수 있도록 하기 위하여 마진을 확보해 놓는다.
그런데 근래 들어 TFT의 특성이 향상되면서 구동 회로에 메모리 소자까지 집적하는 등 집적하는 회로 소자의 수가 점차 증가하고 있다. 이에 따라 박막 트랜지스터 기판의 한정된 영역 내에 필요한 모든 소자를 집적하기 위하여 각 소자가 차지하는 면적을 가능한 한 축소시킬 필요성이 증대되고 있다.
본 발명이 이루고자 하는 기술적 과제는 박막 트랜지스터 기판에서 인버터를 비롯한 각종 소자를 구성하는 CMOS TFT가 차지하는 면적을 최소화하는 것이다.
도 1은 본 발명의 실시예에 따른 박막 트랜지스터 기판의 개략적 배치도이고,
도 2는 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판에 형성되어 있는 인버터의 배치도이고,
도 3은 도 2의 III-III'선에 대한 단면도이고,
도 4a 내지 도 4d는 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판의 제조 공정을 순서대로 나타내는 배치도이고,
도 5a 내지 도 5e는 본 발명의 제3 실시예에 따른 박막 트랜지스터 기판의 제조 공정을 순서대로 나타내는 배치도이고,
도 6 내지 도 16은 각각 본 발명의 제4 내지 제14 실시예에 따른 박막 트랜지스터 기판의 배치도이다.
소스 전극 173a, 173b
드레인 전극 175
다결정 규소층 150a, 150b
게이트 전극 123a, 123b
P 드레인부 155a
N 드레인부 155b
P 소스부 153a
N 소스부 153b
이러한 과제를 해결하기 위하여 본 발명에서는 반도체층의 P형 영역과 N형 영역이 반도체 패턴의 소정 길이를 공유하도록 형성한다.
구체적으로는, 절연 기판, 상기 절연 기판 위에 형성되어 있으며, P 소스부,P 드레인부, 상기 P 소스부와 상기 P 드레인부 사이에 위치하는 P 채널부, N 소스부, N 드레인부, 상기 N 소스부와 상기 N 드레인부 사이에 위치하는 N 채널부를 포함하고, 상기 P 드레인부와 상기 N 드레인부는 서로 접해 있으며 그 경계가 구형파 모양을 이루거나 또는 상기 P 드레인부와 상기 N 드레인부가 소정 길이를 공유하는 반도체 패턴, 상기 반도체 패턴 위에 형성되어 있는 게이트 절연막, 상기 게이트 절연막 위에 형성되어 있는 N 게이트 전극 및 P 게이트 전극, 상기 N 및 P 게이트 전극 위에 형성되어 있는 층간 절연막, 상기 층간 절연막 위에 형성되어 있으며, 상기 층간 절연막과 상기 게이트 절연막에 형성되어 있는 제1 접촉구를 통하여 상기 P 소스부와 연결되어 있는 P 소스 전극, 상기 층간 절연막과 상기 게이트 절연막에 형성되어 있는 제2 접촉구를 통하여 상기 N 소스부와 연결되어 있는 N 소스 전극 및 상기 층간 절연막과 상기 게이트 절연막에 형성되어 있는 제3 및 제4 접촉구를 통하여 상기 P 드레인부 및 N 드레인부에 공통으로 연결되어 있는 공통 드레인 전극을 포함하는 박막 트랜지스터 기판을 마련한다.
이 때, 상기 절연 기판과 상기 반도체 패턴 사이에 형성되어 있는 차단층을 더 포함할 수 있고, 상기 반도체 패턴은 다결정 규소로 이루어질 수 있다. 또, 상기 제3 및 제4 접촉구는 일체로 형성될 수 있고, 상기 P 드레인부와 상기 N 드레인부의 그 경계는 1파장의 구형파 모양일 수 있고, 상기 제3 및 제4 접촉구는 상기 P 드레인부 및 상기 N 드레인부에 걸쳐 형성될 수 있다. 또, 상기 제3 및 제4 접촉구는 각각 복수 개일 수 있다.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다
도 1은 본 발명의 실시예에 따른 박막 트랜지스터 기판의 개략적 배치도이다.
이하의 실시예에서는 액정 표시 장치용 박막 트랜지스터 기판을 예로 들어 설명한다.
박막 트랜지스터 기판은 화상을 표시하는 표시 영역(D)과 그 주변 영역으로 구분할 수 있다. 표시 영역(D)에는 게이트선과 데이터선이 교차하여 화소 영역을 정의하고 있고, 각 화소 영역에는 박막 트랜지스터와 화소 전극이 형성되어 있다. 주변 영역에는 게이트선에 인가하는 주사 신호를 제어하는 게이트 구동부(400)와 데이터선에 인가하는 화상 신호를 제어하는 데이터 구동부(500)가 형성되어 있다. 게이트 구동부(400)와 데이터 구동부(500)에는 여러 단위 소자가 포함되어 있으며 그 중에는 CMOS TFT를 기반으로 하는 여러 회로가 포함되며 그 중 하나로서 인버터도 포함되어 있다. 이하에서는 인버터 회로를 예로 하여 본 발명의 실시예를 설명한다.
도 2는 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판에 형성되어 있는 인버터의 배치도이고, 도 3은 도 2의 III-III'선에 대한 단면도이다.
인버터 회로는 P형 TFT와 N형 TFT가 결합되어 있는 CMOS TFT로 구성되어 있다. P형 TFT의 소스 전극(173a)이 Vdd(on 전압)에 연결되어 있고, N형 TFT의 소스 전극(173b)은 Vss(off 전압)에 연결되어 있으며, P형 및 N형 TFT의 드레인 전극(175)은 신호 출력 단자에 연결되어 있다. P형 및 N형 TFT의 게이트 전극(123a, 123b)은 신호 입력 단자에 연결되어 있다. 이러한 구조의 인버터 회로는 입력 신호를 반전하여 출력한다.
인버터 회로의 구조를 좀 더 구체적으로 살펴본다.
절연 기판(110) 위에 불순물이 다결정 규소층(150a, 150b)에 침투하는 것을 방지하기 위한 차단층(111)이 형성되어 있다. 차단층(111)은 산화 규소 등의 안정한 절연 물질로 형성된다.
차단층(111) 위에는 다결정 규소층(150a, 150b)이 형성되어 있다. 다결정 규소층(150a, 150b)은 P형 TFT의 채널을 형성하는 P형 영역(150a)과 N형 TFT의 채널을 형성하는 N형 영역(150b)으로 구분된다. P형 영역(150a)에는 P 채널부(154a)와 P 소스부(153a) 및 P 드레인부(155a)가 포함되어 있고, 이중 P 소스부(153a)와 P 드레인부(155a)에는 P형 불순물이 도핑되어 있다. N형 영역(150b)에는 N 채널부(154b)와 N 소스부(153b) 및 N 드레인부(155b)가 포함되어 있고, 이중 N 소스부(153b)와 N 드레인부(155b)에는 N형 불순물이 도핑되어 있다. 이 때, P형 영역(150a)과 N형 영역(150b)의 경계선, 즉 P 드레인부(155a)와 N 드레인부(155b)의 경계선은 계단 모양[1파장의 구형파(사각파) 모양]으로 이루어져 있다. 이는 인버터의 전체 길이를 감소시키기 위한 것으로서 P 드레인부(155a)와 N 드레인부(155b)가 소정의 길이를 공유하도록 하여 CMOS TFT의 드레인부(155a, 155b) 길이를 최소화한 것이다.
다결정 규소층(150a, 150b)의 위에는 질화 규소 또는 산화 규소 등으로 이루어진 게이트 절연막(140)이 형성되어 있고, 게이트 절연막(140) 위에는 게이트 전극(123a, 123b)이 형성되어 있다. 게이트 전극(123a, 123b)은 알루미늄 등의 금속으로 형성되어 있다.
게이트 전극(123a, 123b) 위에는 층간 절연막(180)이 형성되어 있고, 층간 절연막(180)에는 P 소스부(153a), N 소스부(153b), P 드레인부(155a) 및 N 드레인 부(155b)를 노출하는 접촉구(181, 182, 183, 184)가 형성되어 있다.
층간 절연막(180) 위에는 Vdd에 연결되어 있는 P형 TFT의 소스 전극(173a), Vss에 연결되어 있는 N형 TFT의 소스 전극(173b) 및 출력 단자와 연결되어 있는 P형 및 N형 TFT의 공통 드레인 전극(175)이 형성되어 있다. P형 TFT의 소스 전극(173a)은 접촉구(181)를 통하여 P 소스부(153a)와 연결되어 있고, N형 TFT의 소스 전극(173b)은 접촉구(182)를 통하여 N 소스부(153b)와 연결되어 있으며, 공통 드레인 전극(175)은 접촉구(183, 184)를 통하여 P 드레인부(155a)와 N 드레인부 (155b)에 동시에 연결되어 있다. 이 때, P 드레인부(155a)와 N 드레인부(155b)가소정의 길이를 공유하고 있고, 그 소정의 길이 내에 접촉구(183, 184)가 일렬로 배치되어 있기 때문에 공통 드레인 전극(175)이 폭은 소스 전극(173a, 173b)과 거의 같은 폭으로 형성할 수 있다. 한편, C와 C'의 길이가 너무 짧으면 그 부분에서 전류의 체증이 발생하여 전류량이 예정된 값보다 적어질 수 있으므로 C와 C'의 길이는 소정 값(예를 들어 1㎛) 이상이 되어야 한다.
이상과 같이, P형 영역과 N형 영역의 경계를 계단형으로 형성하고, P 드레인부와 N 드레인부를 노출하는 접촉구를 동일한 선상에 배치함으로써 CMOS TFT가 차지하는 길이를 감소시킬 수 있다.
이러한 구조의 박막 트랜지스터 기판을 제조하는 두 가지 방법을 제2 및 제3 실시예로써 설명한다.
도 4a 내지 도 4d는 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판의 제조 공정을 순서대로 나타내는 배치도이다.
먼저, 절연 기판(110) 위에 질화 규소를 증착하여 차단층(111)을 형성하고, 차단층(111) 위에 비정질 규소층을 증착하여 형성한 후, 레이저 열처리 또는 노 열처리를 통하여 비정질 규소층을 다결정 규소층으로 변환한다.
다음, 도 4a에 나타낸 바와 같이, 다결정 규소층을 사진 식각하여 다결정 규소 패턴(150)을 형성한다.
다결정 규소 패턴(150) 위에 게이트 절연막을 형성하고, 게이트 절연막 위에 게이트 금속층을 증착한 후, 게이트 금속층 위에 감광막을 도포하고 노광 및 현상하여 게이트 P 감광막 패턴(PR1)을 형성한다.
다음, 도 4b에 나타낸 바와 같이, 게이트 P 감광막 패턴(PR1)을 식각 마스크로 하여 게이트 금속층을 식각하고, 노출되는 다결정 규소 패턴의 영역(150a)에 P형 불순물을 주입한다.
게이트 P 감광막 패턴(PR1)을 제거하고, 감광막을 다시 도포하고 노광 및 현상하여 게이트 N 감광막 패턴(PR2)을 형성한다.
다음, 도 4c에 나타낸 바와 같이, 게이트 N 감광막 패턴(PR2)을 식각 마스크로 하여 게이트 금속층을 식각하여 게이트 전극(123a, 123b)을 완성하고, 노출되는 다결정 규소 패턴의 영역(150b)에 N형 불순물을 주입한다.
다음, 도 5e에 나타낸 바와 같이, 게이트 N 감광막 패턴(PR2)을 제거하고, 게이트 전극(123a, 123b) 위에 층간 절연막을 형성하고, 층간 절연막을 사진 식각하여 접촉구(181, 182, 183, 184)를 형성한다.
다음, 층간 절연막 위에 데이터 금속을 증착하고 사진 식각하여, 도 2에 나타낸 바와 같이, 소스 전극(173a, 173b) 및 드레인 전극(175)을 형성한다.
도 5a 내지 도 5e는 본 발명의 제3 실시예에 따른 박막 트랜지스터 기판의 제조 공정을 순서대로 나타내는 배치도이다.
먼저, 절연 기판(110) 위에 질화 규소를 증착하여 차단층(111)을 형성하고, 차단층(111) 위에 비정질 규소층을 증착하여 형성한 후, 레이저 열처리 또는 노 열처리를 통하여 비정질 규소층을 다결정 규소층으로 변환한다.
다음, 도 5a에 나타낸 바와 같이, 다결정 규소층을 사진 식각하여 다결정 규소 패턴(150)을 형성한다.
이어서, 다결정 규소 패턴(150) 위에 게이트 절연막을 형성하고, 게이트 절연막 위에 게이트 금속층을 증착한 후, 게이트 금속층을 사진 식각하여, 도 5b에 나타낸 바와 같이, 게이트 전극(123a, 123b)을 형성한다.
다음, 도 5c에 나타낸 바와 같이, 게이트 전극(123a, 123b) 위에 감광막을 도포하고 노광 및 현상하여 P 감광막 패턴(PR1)을 형성하고, 노출되는 다결정 규소 패턴의 영역(150a)에 P형 불순물을 주입한다.
게이트 P 감광막 패턴(PR1)을 제거하고, 감광막을 다시 도포하고 노광 및 현상하여, 도 5d에 나타낸 바와 같이, N 감광막 패턴(PR2)을 형성하고, 노출되는 다결정 규소 패턴의 영역(150b)에 N형 불순물을 주입한다.
다음, 도 5e에 나타낸 바와 같이, N 감광막 패턴(PR2)을 제거하고, 게이트 전극(123a, 123b) 위에 층간 절연막을 형성하고, 층간 절연막을 사진 식각하여 접촉구(181, 182, 183, 184)를 형성한다.
다음, 층간 절연막 위에 데이터 금속을 증착하고 사진 식각하여, 도 2에 나타낸 바와 같이, 소스 전극(173a, 173b) 및 드레인 전극(175)을 형성한다.
도 6 내지 도 16은 각각 본 발명의 제4 내지 제14 실시예에 따른 박막 트랜지스터 기판의 배치도이다.
제4 내지 제14 실시예는 제1 실시예에서 설명한 본 발명의 기본 개념을 공유하는 다양한 변형 실시예들이다.
먼저, 제4 실시예는, 도 6에 나타낸 바와 같이, P 드레인부(155a)와 N 드레인부(155b)를 노출하는 접촉구(183, 184)를 일직선 위에 배치하지 않고 약간 어긋난 위치에 배치한 것이 제1 실시예와 다르다. 즉, P 드레인부(155a)를 노출하는 접촉구(183)는 P TFT의 게이트 전극(123a)에 가깝게 배치하고, N 드레인부(155b)를 노출하는 접촉구(184)는 N TFT의 게이트 전극(123b)에 가깝게 배치한다.
제5 실시예는, 도 7에 나타낸 바와 같이, 접촉구(183, 184)가 P 드레인부(155a)와 N 드레인부(155b)에 걸쳐 형성되어 있어서 이들 접촉구(183, 184) 각각이 드레인부(155a, 155b)를 모두 노출하고 있는 점이 제1 실시예와 다르다.
제6 실시예는, 도 8에 나타낸 바와 같이, P 드레인부(155a)와 N 드레인부(155b) 모두를 노출하는 접촉구(183)를 하나만 형성한다는 점이 제1 실시예와 다르다.
제7 실시예는, 도 9에 나타낸 바와 같이, 모든 접촉구(181, 182, 183, 184)를 복수 개 형성한다는 점이 제1 실시예와 다르다. 특히, P 드레인부(155a)와 N 드레인부(155b)를 노출하는 접촉구(183, 184)도 복수 개로 한다.
제8 실시예는, 도 10에 나타낸 바와 같이, 소스부(153a, 153b)를 노출하는 접촉구(181, 182)는 3개 이상의 복수 개로 형성하나, P 드레인부(155a)와 N 드레인부(155b)를 노출하는 접촉구(183)는 이들 두 드레인부(155a, 155b) 모두에 걸쳐있는 길쭉한 하나의 접촉구(183)만을 형성한다는 점을 제외하고는 제7 실시예와 동일하다.
제9 실시예는, 도 11에 나타낸 바와 같이, P 드레인부(155a)와 N 드레인부(155b)의 경계가 구형파(사각파) 모양으로 형성된다는 점을 제외하고는제7 실시예와 동일하다.
제10 실시예는, 도 12에 나타낸 바와 같이, 소스부(153a, 153b)를 노출하는 접촉구(181, 182)는 3개 이상의 복수 개로 형성하나, P 드레인부(155a)와 N 드레인부(155b)를 노출하는 접촉구(183)는 이들 두 드레인부(155a, 155b) 모두에 걸쳐있는 길쭉한 하나의 접촉구(183)만을 형성한다는 점이 제9 실시예와 다르다. 나머지 구성은 제9 실시예와 동일하다.
제11 실시예는, 도 13에 나타낸 바와 같이, P 드레인부(155a)와 N 드레인부 (155b)의 경계가 구형파 모양으로 형성되기는 하나, 골과 언덕의 수가 P 드레인부 (155a)와 N 드레인부(155b)에서 서로 다르다는 점이 제9 실시예와 구별되는 점이고 나머지 사항은 제9 실시예와 동일하다. 따라서, P 드레인부(155a)의 홈에 N 드레인부(155b)의 돌기가 채워져 있는 모양을 가진다.
제12 실시예는, 도 14에 나타낸 바와 같이, P 드레인부(155a)와 N 드레인부 (155b)를 노출하는 접촉구(183)로서 이들 두 드레인부(155a, 155b) 모두에 걸쳐있는 길쭉한 하나의 접촉구(183)만을 둔다는 점이 제11 실시예와 다르다. 나머지 구성은 제11 실시예와 동일하다.
제13 실시예는, 도 15에 나타낸 바와 같이, 제9 실시예에서 P 드레인부 (155a)와 N 드레인부(155b)의 경계선이 이루는 구형파의 파장을 짧게 하여 접촉구 (183, 184)가 구형파의 각 언덕마다 하나씩 배치될 수 있도록 한 것이다.
제14 실시예는, 도 16에 나타낸 바와 같이, P 드레인부(155a)와 N 드레인부(155b)를 노출하는 접촉구(183)로서 이들 두 드레인부(155a, 155b) 모두에걸쳐있는 길쭉한 하나의 접촉구(183)만을 둔다는 점이 제13 실시예와 다르다. 나머지 구성은 제13 실시예와 동일하다.
이상과 같이, 본 발명에서는 P형 영역과 N형 영역의 경계를 계단형 또는 구형파 모양으로 형성하고, P 드레인부와 N 드레인부를 노출하는 접촉구를 일렬 또는 직선에서 조금씩 벗어나는 지그재그로 배치하여 CMOS TFT가 차지하는 길이를 감소시킨다.

Claims (8)

  1. 절연 기판,
    상기 절연 기판 위에 형성되어 있으며, P 소스부, P 드레인부, 상기 P 소스부와 상기 P 드레인부 사이에 위치하는 P 채널부, N 소스부, N 드레인부, 상기 N 소스부와 상기 N 드레인부 사이에 위치하는 N 채널부를 포함하고, 상기 P 드레인부와 상기 N 드레인부는 서로 접해 있으며 그 경계는 구형파 모양인 반도체 패턴,
    상기 반도체 패턴 위에 형성되어 있는 게이트 절연막,
    상기 게이트 절연막 위에 형성되어 있는 N 게이트 전극 및 P 게이트 전극,
    상기 N 및 P 게이트 전극 위에 형성되어 있는 층간 절연막,
    상기 층간 절연막 위에 형성되어 있으며, 상기 층간 절연막과 상기 게이트 절연막에 형성되어 있는 제1 접촉구를 통하여 상기 P 소스부와 연결되어 있는 P 소스 전극, 상기 층간 절연막과 상기 게이트 절연막에 형성되어 있는 제2 접촉구를 통하여 상기 N 소스부와 연결되어 있는 N 소스 전극 및 상기 층간 절연막과 상기 게이트 절연막에 형성되어 있는 제3 및 제4 접촉구를 통하여 상기 P 드레인부 및 N 드레인부에 공통으로 연결되어 있는 공통 드레인 전극
    을 포함하는 박막 트랜지스터 기판.
  2. 절연 기판,
    상기 절연 기판 위에 형성되어 있으며, P 소스부, P 드레인부, 상기 P 소스부와 상기 P 드레인부 사이에 위치하는 P 채널부, N 소스부, N 드레인부, 상기 N 소스부와 상기 N 드레인부 사이에 위치하는 N 채널부를 포함하고, 상기 P 드레인부와 상기 N 드레인부는 소정 길이를 공유하고 있는 반도체 패턴,
    상기 반도체 패턴 위에 형성되어 있는 게이트 절연막,
    상기 게이트 절연막 위에 형성되어 있는 N 게이트 전극 및 P 게이트 전극,
    상기 N 및 P 게이트 전극 위에 형성되어 있는 층간 절연막,
    상기 층간 절연막 위에 형성되어 있으며, 상기 층간 절연막과 상기 게이트 절연막에 형성되어 있는 제1 접촉구를 통하여 상기 P 소스부와 연결되어 있는 P 소스 전극, 상기 층간 절연막과 상기 게이트 절연막에 형성되어 있는 제2 접촉구를 통하여 상기 N 소스부와 연결되어 있는 N 소스 전극 및 상기 층간 절연막과 상기 게이트 절연막에 형성되어 있는 제3 및 제4 접촉구를 통하여 상기 P 드레인부 및 N 드레인부에 공통으로 연결되어 있는 공통 드레인 전극
    을 포함하는 박막 트랜지스터 기판.
  3. 제1항 또는 제2항에서,
    상기 절연 기판과 상기 반도체 패턴 사이에 형성되어 있는 차단층을 더 포함하는 박막 트랜지스터 기판.
  4. 제1항 또는 제2항에서,
    상기 반도체 패턴은 다결정 규소로 이루어져 있는 박막 트랜지스터 기판.
  5. 제4항에서,
    상기 제3 및 제4 접촉구는 일체로 형성되어 있는 박막 트랜지스터 기판.
  6. 제4항에서,
    상기 P 드레인부와 상기 N 드레인부의 그 경계는 1파장의 구형파 모양을 이루는 박막 트랜지스터 기판.
  7. 제4항에서,
    상기 제3 및 제4 접촉구는 상기 P 드레인부 및 상기 N 드레인부에 걸쳐 형성되어 있는 박막 트랜지스터 기판.
  8. 제4항에서,
    상기 제3 및 제4 접촉구는 각각 복수 개인 박막 트랜지스터 기판.
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