JP2000311952A - Ｃｍｏｓインバータ及びそれを用いたスタンダードセル - Google Patents
Ｃｍｏｓインバータ及びそれを用いたスタンダードセルInfo
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Abstract
(57)【要約】
【課題】 ＣＭＯＳインバータにおいて、エレクトロマ
イグレーションに起因するボイドの発生を防止する。 【解決手段】 電源配線１１はｐチャネルＭＯＳトラン
ジスタＴｒ１のソースに第１のコンタクト１２を介して
接続され、接地配線１３はｎチャネルＭＯＳトランジス
タＴｒ２のソースに第２のコンタクト１４を介して接続
されている。第１の出力信号線１５の一端はｐチャネル
ＭＯＳトランジスタＴｒ１のドレインに第３のコンタク
ト１６を介して接続され、他端はｎチャネルＭＯＳトラ
ンジスタＴｒ２のドレインに第４のコンタクト１７を介
して接続されている。第２の出力信号線１８の一端は第
４のコンタクト１７に接続され、他端はインバータ出力
端に向かって延びている。入力信号線１９の第１の経路
はｐチャネルＭＯＳトランジスタＴｒ１のゲート電極２
０に第５のコンタクト２１を介して接続され、第２の経
路はｎチャネルＭＯＳトランジスタＴｒ２のゲート電極
２０に第６のコンタクト２２を介して接続されている。
イグレーションに起因するボイドの発生を防止する。 【解決手段】 電源配線１１はｐチャネルＭＯＳトラン
ジスタＴｒ１のソースに第１のコンタクト１２を介して
接続され、接地配線１３はｎチャネルＭＯＳトランジス
タＴｒ２のソースに第２のコンタクト１４を介して接続
されている。第１の出力信号線１５の一端はｐチャネル
ＭＯＳトランジスタＴｒ１のドレインに第３のコンタク
ト１６を介して接続され、他端はｎチャネルＭＯＳトラ
ンジスタＴｒ２のドレインに第４のコンタクト１７を介
して接続されている。第２の出力信号線１８の一端は第
４のコンタクト１７に接続され、他端はインバータ出力
端に向かって延びている。入力信号線１９の第１の経路
はｐチャネルＭＯＳトランジスタＴｒ１のゲート電極２
０に第５のコンタクト２１を介して接続され、第２の経
路はｎチャネルＭＯＳトランジスタＴｒ２のゲート電極
２０に第６のコンタクト２２を介して接続されている。
Description
【０００１】
【発明の属する技術分野】本発明は、ｐチャネルＭＯＳ
トランジスタ及びｎチャネルＭＯＳトランジスタからな
るＣＭＯＳインバータ及びそれを用いたスタンダードセ
ルに関する。
トランジスタ及びｎチャネルＭＯＳトランジスタからな
るＣＭＯＳインバータ及びそれを用いたスタンダードセ
ルに関する。
【０００２】
【従来の技術】近年の大規模半導体集積回路（ＬＳＩ）
は、その集積度が飛躍的に向上したため、ＬＳＩのレイ
アウト設計においては、よく使用する標準的な機能回路
ブロックをスタンダードセルとして登録しておき、登録
されたスタンダードセルを用いて複雑な論理回路を設計
することにより、ＬＳＩ全体のレイアウト設計を行なう
のが通常になってきた。スタンダードセルは、ＮＡＮＤ
回路又はＮＯＲ回路といった論理ゲートの組み合わせで
構成されるが、その論理ゲートの基本セルとなるのがイ
ンバータである。インバータの中でもＣＭＯＳインバー
タは消費電力が小さいという利点を有しているので、ス
タンダードセルにおいてはＣＭＯＳインバータが基本セ
ルとして広く用いられている。
は、その集積度が飛躍的に向上したため、ＬＳＩのレイ
アウト設計においては、よく使用する標準的な機能回路
ブロックをスタンダードセルとして登録しておき、登録
されたスタンダードセルを用いて複雑な論理回路を設計
することにより、ＬＳＩ全体のレイアウト設計を行なう
のが通常になってきた。スタンダードセルは、ＮＡＮＤ
回路又はＮＯＲ回路といった論理ゲートの組み合わせで
構成されるが、その論理ゲートの基本セルとなるのがイ
ンバータである。インバータの中でもＣＭＯＳインバー
タは消費電力が小さいという利点を有しているので、ス
タンダードセルにおいてはＣＭＯＳインバータが基本セ
ルとして広く用いられている。
【０００３】図５は、ｐチャネルＭＯＳトランジスタＴ
ｒ１とｎチャネルＭＯＳトランジスタＴｒ２とからなる
ＣＭＯＳインバータの回路図であって、ｐチャネルＭＯ
ＳトランジスタＴｒ１及びｎチャネルＭＯＳトランジス
タＴｒ２の各ゲートに入力信号を共通に入力して、共通
に接続されたｐチャネルＭＯＳトランジスタＴｒ１のド
レイン及びｎチャネルＭＯＳトランジスタＴｒ２のドレ
インから出力信号を取り出す。
ｒ１とｎチャネルＭＯＳトランジスタＴｒ２とからなる
ＣＭＯＳインバータの回路図であって、ｐチャネルＭＯ
ＳトランジスタＴｒ１及びｎチャネルＭＯＳトランジス
タＴｒ２の各ゲートに入力信号を共通に入力して、共通
に接続されたｐチャネルＭＯＳトランジスタＴｒ１のド
レイン及びｎチャネルＭＯＳトランジスタＴｒ２のドレ
インから出力信号を取り出す。
【０００４】図６は、従来のＣＭＯＳインバータの平面
構造を示しており、電源電圧ＶDDを供給する電源配線１
０１はｐチャネルＭＯＳトランジスタＴｒ１のソースに
第１のコンタクト１０２を介して接続されていると共
に、接地電圧ＶSSを供給する接地配線１０３はｎチャネ
ルＭＯＳトランジスタＴｒ２のソースに第２のコンタク
ト１０４を介して接続されている。ＣＭＯＳインバータ
から出力信号Ｖout を出力する出力信号線１０５は、ｐ
チャネルＭＯＳトランジスタＴｒ１のドレインに第３の
コンタクト１０６を介して接続されていると共にｎチャ
ネルＭＯＳトランジスタＴｒ２のドレインに第４のコン
タクト１０７を介して接続されている。ＣＭＯＳインバ
ータに入力信号Ｖinを入力する入力信号線１０８は、ｐ
チャネルＭＯＳトランジスタＴｒ１のゲート電極１０９
に第５のコンタクト１１０を介して接続されていると共
に、ｎチャネルＭＯＳトランジスタＴｒ２のゲート電極
１０９に第６のコンタクト１１２を介して接続されてい
る。
構造を示しており、電源電圧ＶDDを供給する電源配線１
０１はｐチャネルＭＯＳトランジスタＴｒ１のソースに
第１のコンタクト１０２を介して接続されていると共
に、接地電圧ＶSSを供給する接地配線１０３はｎチャネ
ルＭＯＳトランジスタＴｒ２のソースに第２のコンタク
ト１０４を介して接続されている。ＣＭＯＳインバータ
から出力信号Ｖout を出力する出力信号線１０５は、ｐ
チャネルＭＯＳトランジスタＴｒ１のドレインに第３の
コンタクト１０６を介して接続されていると共にｎチャ
ネルＭＯＳトランジスタＴｒ２のドレインに第４のコン
タクト１０７を介して接続されている。ＣＭＯＳインバ
ータに入力信号Ｖinを入力する入力信号線１０８は、ｐ
チャネルＭＯＳトランジスタＴｒ１のゲート電極１０９
に第５のコンタクト１１０を介して接続されていると共
に、ｎチャネルＭＯＳトランジスタＴｒ２のゲート電極
１０９に第６のコンタクト１１２を介して接続されてい
る。
【０００５】ここで、電源配線１０１、接地配線１０
３、出力信号線１０５及び入力信号線１０８はアルミニ
ウム又はアルミニウム合金からなる。電源配線１０１、
接地配線１０３及び出力信号線１０５は、第１、第２、
第３又は第４のコンタクト１０２、１０４、１０６、１
０７を構成するタングステン等の高融点金属を介して、
半導体基板表面に形成されたｐチャネルＭＯＳトランジ
スタＴｒ１又はｎチャネルＭＯＳトランジスタＴｒ２の
ソース又はドレインに接続されている。入力信号線１０
８は、第５又は第６のコンタクト１１０、１１２を構成
するタングステン等の高融点金属を介して、ポリシリコ
ンからなるゲート電極１０９に接続されている。
３、出力信号線１０５及び入力信号線１０８はアルミニ
ウム又はアルミニウム合金からなる。電源配線１０１、
接地配線１０３及び出力信号線１０５は、第１、第２、
第３又は第４のコンタクト１０２、１０４、１０６、１
０７を構成するタングステン等の高融点金属を介して、
半導体基板表面に形成されたｐチャネルＭＯＳトランジ
スタＴｒ１又はｎチャネルＭＯＳトランジスタＴｒ２の
ソース又はドレインに接続されている。入力信号線１０
８は、第５又は第６のコンタクト１１０、１１２を構成
するタングステン等の高融点金属を介して、ポリシリコ
ンからなるゲート電極１０９に接続されている。
【０００６】
【発明が解決しようとする課題】近年の高密度及び高集
積度が進んだＬＳＩにおいては、チップ面積の増大を抑
えるために、レイアウト設計において、機能素子及び配
線の微細化が図られてきた。また、高集積化に伴って、
配線による遅延時間の増加がＬＳＩの高速化の支障とな
る。
積度が進んだＬＳＩにおいては、チップ面積の増大を抑
えるために、レイアウト設計において、機能素子及び配
線の微細化が図られてきた。また、高集積化に伴って、
配線による遅延時間の増加がＬＳＩの高速化の支障とな
る。
【０００７】このため、配線材料としては、加工がしや
すく且つ安定性に優れているとの理由により用いられて
きたアルミニウムに代わって、より電気抵抗の小さい銅
（アルミニウムに比べて加工がしにくいという欠点はあ
る）を採用することが検討され始めている。
すく且つ安定性に優れているとの理由により用いられて
きたアルミニウムに代わって、より電気抵抗の小さい銅
（アルミニウムに比べて加工がしにくいという欠点はあ
る）を採用することが検討され始めている。
【０００８】図７は、前記の要請により設計されたＣＭ
ＯＳインバータの平面構造を示している。アライメント
精度の向上に伴って、金属配線におけるコンタクトと接
続する部位の配線幅をコンタクトの径とほぼ等しくして
ＣＭＯＳインバータの微細化を図っていると共に、金属
配線に銅又は銅合金を用いている。
ＯＳインバータの平面構造を示している。アライメント
精度の向上に伴って、金属配線におけるコンタクトと接
続する部位の配線幅をコンタクトの径とほぼ等しくして
ＣＭＯＳインバータの微細化を図っていると共に、金属
配線に銅又は銅合金を用いている。
【０００９】ところで、図７に示した構造のＣＭＯＳイ
ンバータを基本セルにして設計された高密度ＬＳＩを試
作し、信頼性のテストを行なってみたところ、従来、配
線構造においてみられたエレクトロマイグレーションに
よるボイドの発生と似ている配線不良が、ＣＭＯＳイン
バータの配線部分においても観察された。さらに、複数
のＣＭＯＳインバータで構成されるスタンダードセルに
おける最終段のＣＭＯＳインバータにおいて配線不良が
顕著であることが分かった。
ンバータを基本セルにして設計された高密度ＬＳＩを試
作し、信頼性のテストを行なってみたところ、従来、配
線構造においてみられたエレクトロマイグレーションに
よるボイドの発生と似ている配線不良が、ＣＭＯＳイン
バータの配線部分においても観察された。さらに、複数
のＣＭＯＳインバータで構成されるスタンダードセルに
おける最終段のＣＭＯＳインバータにおいて配線不良が
顕著であることが分かった。
【００１０】従来、エレクトロマイグレーションは、配
線長が長く且つ電流密度が大きい配線すなわち電源配線
などでよく起きることが知られていたが、配線長が短く
且つ電流密度も小さいＣＭＯＳインバータにおける配線
領域でエレクトロマイグレーションが起きるということ
は予想されていなかった。まして、銅配線は、アルミニ
ウム配線に比べてエレクトロマイグレーション耐性は大
きいということが一般に知られていたことから考えて
も、図７に示す構造のＣＭＯＳインバータで、エレクト
ロマイグレーションの問題が発生するとは予期せぬこと
であった。
線長が長く且つ電流密度が大きい配線すなわち電源配線
などでよく起きることが知られていたが、配線長が短く
且つ電流密度も小さいＣＭＯＳインバータにおける配線
領域でエレクトロマイグレーションが起きるということ
は予想されていなかった。まして、銅配線は、アルミニ
ウム配線に比べてエレクトロマイグレーション耐性は大
きいということが一般に知られていたことから考えて
も、図７に示す構造のＣＭＯＳインバータで、エレクト
ロマイグレーションの問題が発生するとは予期せぬこと
であった。
【００１１】スタンダードセルの最終段のＣＭＯＳイン
バータの不良配線部分を詳しく観察してみると、図８
（ａ）、（ｂ）に示すように、ｐチャネルＭＯＳトラン
ジスタＴｒ１及びｎチャネルＭＯＳトランジスタＴｒ２
のソース又はドレインのコンタクトの近傍の配線領域に
ボイドが発生していることが分かった。さらに、ボイド
は、電源配線１０１におけるｐチャネルＭＯＳトランジ
スタＴｒ１のソースと接続される第１のコンタクト１０
２の近傍、及び、出力信号線１０５におけるｎチャネル
ＭＯＳトランジスタＴｒ２のドレインと接続される第４
のコンタクト１０９の近傍に顕著に発生しているという
特徴があった。
バータの不良配線部分を詳しく観察してみると、図８
（ａ）、（ｂ）に示すように、ｐチャネルＭＯＳトラン
ジスタＴｒ１及びｎチャネルＭＯＳトランジスタＴｒ２
のソース又はドレインのコンタクトの近傍の配線領域に
ボイドが発生していることが分かった。さらに、ボイド
は、電源配線１０１におけるｐチャネルＭＯＳトランジ
スタＴｒ１のソースと接続される第１のコンタクト１０
２の近傍、及び、出力信号線１０５におけるｎチャネル
ＭＯＳトランジスタＴｒ２のドレインと接続される第４
のコンタクト１０９の近傍に顕著に発生しているという
特徴があった。
【００１２】発明者らは、金属配線における特定の部位
においてのみボイドが発生する理由について検討した結
果、以下のような知見を得た。
においてのみボイドが発生する理由について検討した結
果、以下のような知見を得た。
【００１３】まず、ＣＭＯＳインバータの動作原理につ
いて考察する。図５に示す回路図において、入力信号Ｖ
inがHighのときには、ｐチャネルＭＯＳトランジスタＴ
ｒ１はオフになる一方、ｎチャネルＭＯＳトランジスタ
Ｔｒ２はオンになるので、出力信号Ｖout はLow にな
る。これに対して、入力信号ＶinがLow のときには、ｐ
チャネルＭＯＳトランジスタＴｒ１はオンになる一方、
ｎチャネルＭＯＳトランジスタＴｒ２はオフになるの
で、出力信号Ｖout はHighになる。このように、入力信
号ＶinがHigh又はLow で安定しているときには、ｐチャ
ネルＭＯＳトランジスタＴｒ１又はｎチャネルＭＯＳト
ランジスタＴｒ２のいずれかがオフであるから、電源配
線１０１と接地配線１０３との間には電流は流れない。
いて考察する。図５に示す回路図において、入力信号Ｖ
inがHighのときには、ｐチャネルＭＯＳトランジスタＴ
ｒ１はオフになる一方、ｎチャネルＭＯＳトランジスタ
Ｔｒ２はオンになるので、出力信号Ｖout はLow にな
る。これに対して、入力信号ＶinがLow のときには、ｐ
チャネルＭＯＳトランジスタＴｒ１はオンになる一方、
ｎチャネルＭＯＳトランジスタＴｒ２はオフになるの
で、出力信号Ｖout はHighになる。このように、入力信
号ＶinがHigh又はLow で安定しているときには、ｐチャ
ネルＭＯＳトランジスタＴｒ１又はｎチャネルＭＯＳト
ランジスタＴｒ２のいずれかがオフであるから、電源配
線１０１と接地配線１０３との間には電流は流れない。
【００１４】ところが、出力信号Ｖout がLow からHigh
に変化する瞬間には、図７において矢印Ａで示すよう
に、電流は電源配線１０１からｐチャネルＭＯＳトラン
ジスタＴｒ１を経て出力信号線１０５の出力端１０５ａ
に流れると共に、出力信号Ｖou t がHighからLow に変化
する瞬間には、図７において矢印Ｂで示すように、電流
は出力信号線１０５の出力端１０５ａからｎチャネルＭ
ＯＳトランジスタＴｒ２を経て接地配線１０３に流れ
る。つまり、出力信号線１０５においては、分岐点１０
５ｂと出力端１０５ａとの間では電流は双方向に流れる
が、第３のコンタクト１０６と分岐点１０５ｂとの間及
び第４のコンタクト１０７と分岐点１０５ｂとの間では
電流は単方向にしか流れない。
に変化する瞬間には、図７において矢印Ａで示すよう
に、電流は電源配線１０１からｐチャネルＭＯＳトラン
ジスタＴｒ１を経て出力信号線１０５の出力端１０５ａ
に流れると共に、出力信号Ｖou t がHighからLow に変化
する瞬間には、図７において矢印Ｂで示すように、電流
は出力信号線１０５の出力端１０５ａからｎチャネルＭ
ＯＳトランジスタＴｒ２を経て接地配線１０３に流れ
る。つまり、出力信号線１０５においては、分岐点１０
５ｂと出力端１０５ａとの間では電流は双方向に流れる
が、第３のコンタクト１０６と分岐点１０５ｂとの間及
び第４のコンタクト１０７と分岐点１０５ｂとの間では
電流は単方向にしか流れない。
【００１５】一般に、金属配線に電流が流れると、金属
配線を構成する金属原子が電子の運動量を受けて移動
し、金属原子が移動した跡の空孔が成長することによっ
てボイドが形成されると知られている。従って、エレク
トロマイグレーションは、電流が単方向にしか流れない
配線領域において発生し、電流が双方向に流れる領域に
おいては殆ど発生しないということが知られている。
配線を構成する金属原子が電子の運動量を受けて移動
し、金属原子が移動した跡の空孔が成長することによっ
てボイドが形成されると知られている。従って、エレク
トロマイグレーションは、電流が単方向にしか流れない
配線領域において発生し、電流が双方向に流れる領域に
おいては殆ど発生しないということが知られている。
【００１６】前記のＣＭＯＳインバータの動作原理によ
ると、出力信号線１０５における、第３のコンタクト１
０６と分岐点１０５ｂとの間及び第４のコンタクト１０
４と分岐点１０５ｂとの間の領域においては、電流は単
方向にしか流れない。言い換えると、出力信号線１０５
における分岐点１０５ｂと電源配線１０１との間では、
破線の矢印に示すように、電子は分岐点１０５ｂから電
源配線１０１に向かう方向にしか移動しないと共に、出
力信号線１０５における分岐点１０５ｂと接地配線１０
３との間では、電子は接地配線１０３から分岐点１０５
ｂに向かう方向にしか移動しない。従って、出力信号線
１０５における前記の領域は、配線長がたとえ短くて
も、エレクトロマイグレーションが起こりうる領域とな
る。
ると、出力信号線１０５における、第３のコンタクト１
０６と分岐点１０５ｂとの間及び第４のコンタクト１０
４と分岐点１０５ｂとの間の領域においては、電流は単
方向にしか流れない。言い換えると、出力信号線１０５
における分岐点１０５ｂと電源配線１０１との間では、
破線の矢印に示すように、電子は分岐点１０５ｂから電
源配線１０１に向かう方向にしか移動しないと共に、出
力信号線１０５における分岐点１０５ｂと接地配線１０
３との間では、電子は接地配線１０３から分岐点１０５
ｂに向かう方向にしか移動しない。従って、出力信号線
１０５における前記の領域は、配線長がたとえ短くて
も、エレクトロマイグレーションが起こりうる領域とな
る。
【００１７】しかも、微細化されたＣＭＯＳインバータ
の配線構造は、図８（ｂ）の断面図に示すように、配線
幅がコンタクトの径とほぼ同じ大きさになっている。こ
のため、金属配線における電子がコンタクト端部から流
出する部分においては、図６に示す従来の配線構造によ
ると、金属原子が電子の運動量を受けて移動する際、金
属配線におけるコンタクトの周辺領域から金属原子が補
填されるため、ボイドの成長はなかったが、図７に示す
配線構造によると、金属原子が電子の運動量を受けて移
動する際、金属配線におけるコンタクトの周辺領域から
の金属原子の補填がないため、ボイドが成長しやすくな
っている。
の配線構造は、図８（ｂ）の断面図に示すように、配線
幅がコンタクトの径とほぼ同じ大きさになっている。こ
のため、金属配線における電子がコンタクト端部から流
出する部分においては、図６に示す従来の配線構造によ
ると、金属原子が電子の運動量を受けて移動する際、金
属配線におけるコンタクトの周辺領域から金属原子が補
填されるため、ボイドの成長はなかったが、図７に示す
配線構造によると、金属原子が電子の運動量を受けて移
動する際、金属配線におけるコンタクトの周辺領域から
の金属原子の補填がないため、ボイドが成長しやすくな
っている。
【００１８】尚、電流が単方向にしか流れない配線領域
であっても、金属配線における電子がコンタクト端部に
向かって移動する部分ではボイドが発生しないのは、金
属原子が流出していくところが無いためである。
であっても、金属配線における電子がコンタクト端部に
向かって移動する部分ではボイドが発生しないのは、金
属原子が流出していくところが無いためである。
【００１９】また、近年のＬＳＩにおいては、高密度化
の進展により、ＬＳＩの動作速度が速くなると共にＣＭ
ＯＳインバータの動作周波数が高くなってきており、こ
れに伴って、ＣＭＯＳインバータの単位時間当たりの電
流密度も高くなってきている。
の進展により、ＬＳＩの動作速度が速くなると共にＣＭ
ＯＳインバータの動作周波数が高くなってきており、こ
れに伴って、ＣＭＯＳインバータの単位時間当たりの電
流密度も高くなってきている。
【００２０】図９は、ＣＭＯＳインバータにおける動作
周波数と、電源配線及び出力信号線を流れる電流量（単
位面積当たりに流れる電流値）との関係を示している。
図９から分かるように、電源配線及び出力信号線の電流
量は動作周波数に比例して大きくなる。出力信号線の電
流量は電源配線の電流量に比べて小さいため、動作周波
数が低いときには出力信号線の電流量は許容電流値を超
えないが、今後、動作周波数が高くなっていくと、出力
信号線の電流量も許容電流値を超えてしまうので、出力
信号線におけるエレクトロマイグレーションが大きな問
題になると予想される。
周波数と、電源配線及び出力信号線を流れる電流量（単
位面積当たりに流れる電流値）との関係を示している。
図９から分かるように、電源配線及び出力信号線の電流
量は動作周波数に比例して大きくなる。出力信号線の電
流量は電源配線の電流量に比べて小さいため、動作周波
数が低いときには出力信号線の電流量は許容電流値を超
えないが、今後、動作周波数が高くなっていくと、出力
信号線の電流量も許容電流値を超えてしまうので、出力
信号線におけるエレクトロマイグレーションが大きな問
題になると予想される。
【００２１】特に、複数のＣＭＯＳインバータで構成さ
れるスタンダードセルにおいては、全体のレイアウトの
都合上、セル間の配線が長くなることがある。このよう
な場合には、負荷ゲート容量が大きくなるため、スタン
ダードセルの最終段のＣＭＯＳインバータの出力信号線
に流れる電流は、スタンダードセルにおける他のＣＭＯ
Ｓインバータの出力信号線に流れる電流よりも大きくな
る。従って、最終段のＣＭＯＳインバータにおいてはエ
レクトロマイグレーションが起こりやすい。
れるスタンダードセルにおいては、全体のレイアウトの
都合上、セル間の配線が長くなることがある。このよう
な場合には、負荷ゲート容量が大きくなるため、スタン
ダードセルの最終段のＣＭＯＳインバータの出力信号線
に流れる電流は、スタンダードセルにおける他のＣＭＯ
Ｓインバータの出力信号線に流れる電流よりも大きくな
る。従って、最終段のＣＭＯＳインバータにおいてはエ
レクトロマイグレーションが起こりやすい。
【００２２】尚、一般に、銅配線は、アルミニウム配線
に比べて、エレクトロマイグレーション耐性は高いとい
われている。ところが、銅配線とアルミニウム配線とで
はエレクトロマイグレーションが起こるメカニズムが異
なり、配線幅が小さくなると、銅配線の方がエレクトロ
マイグレーションが起こりやすくなるという報告もあ
る。従って、配線幅の小さい銅配線が用いられたＣＭＯ
Ｓインバータにおいても、エレクトロマイグレーション
が問題になることが予想される。
に比べて、エレクトロマイグレーション耐性は高いとい
われている。ところが、銅配線とアルミニウム配線とで
はエレクトロマイグレーションが起こるメカニズムが異
なり、配線幅が小さくなると、銅配線の方がエレクトロ
マイグレーションが起こりやすくなるという報告もあ
る。従って、配線幅の小さい銅配線が用いられたＣＭＯ
Ｓインバータにおいても、エレクトロマイグレーション
が問題になることが予想される。
【００２３】以上要するに、ＬＳＩの高密度化及び高速
化がますます進む中で、これからのＬＳＩの設計に使用
される微細化されたＣＭＯＳインバータにおいて、従来
では電源配線等で問題になっていたエレクトロマイグレ
ーションが重要な問題になることが予測される。
化がますます進む中で、これからのＬＳＩの設計に使用
される微細化されたＣＭＯＳインバータにおいて、従来
では電源配線等で問題になっていたエレクトロマイグレ
ーションが重要な問題になることが予測される。
【００２４】前記に鑑み、本発明は、微細化されたＣＭ
ＯＳインバータにおけるエレクトロマイグレーションに
起因するボイドの発生を防止して、信頼性の高いＣＭＯ
Ｓインバータを提供することを目的とする。
ＯＳインバータにおけるエレクトロマイグレーションに
起因するボイドの発生を防止して、信頼性の高いＣＭＯ
Ｓインバータを提供することを目的とする。
【００２５】
【課題を解決するための手段】本発明は、前記の知見に
基づきなされたものであって、その技術的思想は、ＣＭ
ＯＳインバータにおいて、電子がコンタクトから配線に
流出する箇所においては、電流が単方向に流れる領域を
設けないようにするものである。
基づきなされたものであって、その技術的思想は、ＣＭ
ＯＳインバータにおいて、電子がコンタクトから配線に
流出する箇所においては、電流が単方向に流れる領域を
設けないようにするものである。
【００２６】すなわち、ＣＭＯＳインバータの出力信号
線の分岐点をｎチャネルＭＯＳトランジスタのドレイン
コンタクト部位に持ってくることにより、電子がドレイ
ンコンタクトから出力信号線に流出する配線領域を実質
的になくしたものである。
線の分岐点をｎチャネルＭＯＳトランジスタのドレイン
コンタクト部位に持ってくることにより、電子がドレイ
ンコンタクトから出力信号線に流出する配線領域を実質
的になくしたものである。
【００２７】具体的には、本発明に係るＣＭＯＳインバ
ータは、ｐチャネルＭＯＳトランジスタ及びｎチャネル
ＭＯＳトランジスタからなり、ｐチャネルＭＯＳトラン
ジスタのソース領域と第１のコンタクトを介して接続さ
れている電源配線と、ｎチャネルＭＯＳトランジスタの
ソース領域と第２のコンタクトを介して接続されている
接地配線と、一端がｐチャネルＭＯＳトランジスタのド
レイン領域と第３のコンタクトを介して接続されている
と共に、他端がｎチャネルＭＯＳトランジスタのドレイ
ン領域と第４のコンタクトを介して接続されている第１
の出力信号線と、一端が第４のコンタクトに接続されて
いると共に他端がインバータ出力端に向かって延びる第
２の出力信号線とを備えている。
ータは、ｐチャネルＭＯＳトランジスタ及びｎチャネル
ＭＯＳトランジスタからなり、ｐチャネルＭＯＳトラン
ジスタのソース領域と第１のコンタクトを介して接続さ
れている電源配線と、ｎチャネルＭＯＳトランジスタの
ソース領域と第２のコンタクトを介して接続されている
接地配線と、一端がｐチャネルＭＯＳトランジスタのド
レイン領域と第３のコンタクトを介して接続されている
と共に、他端がｎチャネルＭＯＳトランジスタのドレイ
ン領域と第４のコンタクトを介して接続されている第１
の出力信号線と、一端が第４のコンタクトに接続されて
いると共に他端がインバータ出力端に向かって延びる第
２の出力信号線とを備えている。
【００２８】本発明に係るＣＭＯＳインバータによる
と、インバータ出力端から第２の出力信号線に流入して
くる電流は第４のコンタクトに直接に流れ込むため、第
１の出力信号線における第４のコンタクトの近傍に存在
する電子ひいては金属原子は第１の出力信号線の方には
移動しないので、第１の出力信号線における第４のコン
タクトの近傍においてエレクトロマイグレーションは発
生しない。この場合、第２の出力信号線における第４の
コンタクトの近傍に存在する金属原子はインバータ出力
端に向かって移動するが、第２の出力信号線における第
４のコンタクトの近傍においては、ｐチャネルＭＯＳト
ランジスタからインバータ出力端に向かって電流が流れ
る際に、インバータ出力端側から金属原子が移動してく
るので、エレクトロマイグレーションに起因するボイド
は発生しない。
と、インバータ出力端から第２の出力信号線に流入して
くる電流は第４のコンタクトに直接に流れ込むため、第
１の出力信号線における第４のコンタクトの近傍に存在
する電子ひいては金属原子は第１の出力信号線の方には
移動しないので、第１の出力信号線における第４のコン
タクトの近傍においてエレクトロマイグレーションは発
生しない。この場合、第２の出力信号線における第４の
コンタクトの近傍に存在する金属原子はインバータ出力
端に向かって移動するが、第２の出力信号線における第
４のコンタクトの近傍においては、ｐチャネルＭＯＳト
ランジスタからインバータ出力端に向かって電流が流れ
る際に、インバータ出力端側から金属原子が移動してく
るので、エレクトロマイグレーションに起因するボイド
は発生しない。
【００２９】尚、前記構成のＣＭＯＳインバータは、ス
タンダードセルを構成する互いに接続された複数のＣＭ
ＯＳインバータにおける、最終段のＣＭＯＳインバータ
又は、インバータ出力端に他の複数のＣＭＯＳインバー
タが並列に接続されるＣＭＯＳインバータに用いること
が好ましい。
タンダードセルを構成する互いに接続された複数のＣＭ
ＯＳインバータにおける、最終段のＣＭＯＳインバータ
又は、インバータ出力端に他の複数のＣＭＯＳインバー
タが並列に接続されるＣＭＯＳインバータに用いること
が好ましい。
【００３０】また、電源配線における第１のコンタクト
と接続される部位の配線幅は、第１のコンタクトの径よ
りも大きいことが好ましい。
と接続される部位の配線幅は、第１のコンタクトの径よ
りも大きいことが好ましい。
【００３１】
【発明の実施の形態】（第１の実施形態）以下、本発明
の第１の実施形態に係るＣＭＯＳインバータについて、
図１を参照しながら説明する。
の第１の実施形態に係るＣＭＯＳインバータについて、
図１を参照しながら説明する。
【００３２】図１に示すように、電源電圧ＶDDを供給す
る電源配線１１はｐチャネルＭＯＳトランジスタＴｒ１
のソースに第１のコンタクト１２を介して接続されてい
ると共に、接地電圧ＶSSを供給する接地配線１３はｎチ
ャネルＭＯＳトランジスタＴｒ２のソースに第２のコン
タクト１４を介して接続されている。
る電源配線１１はｐチャネルＭＯＳトランジスタＴｒ１
のソースに第１のコンタクト１２を介して接続されてい
ると共に、接地電圧ＶSSを供給する接地配線１３はｎチ
ャネルＭＯＳトランジスタＴｒ２のソースに第２のコン
タクト１４を介して接続されている。
【００３３】第１の出力信号線１５の一端はｐチャネル
ＭＯＳトランジスタＴｒ１のドレインに第３のコンタク
ト１６を介して接続されていると共に、第１の出力信号
線１５の他端はｎチャネルＭＯＳトランジスタＴｒ２の
ドレインに第４のコンタクト１７を介して接続されてい
る。
ＭＯＳトランジスタＴｒ１のドレインに第３のコンタク
ト１６を介して接続されていると共に、第１の出力信号
線１５の他端はｎチャネルＭＯＳトランジスタＴｒ２の
ドレインに第４のコンタクト１７を介して接続されてい
る。
【００３４】第２の出力信号線１８の一端は第４のコン
タクト１７に接続されていると共に、第２の出力信号線
１８の他端はインバータ出力端に向かって延びており、
該インバータ出力端から出力信号Ｖout が出力される。
タクト１７に接続されていると共に、第２の出力信号線
１８の他端はインバータ出力端に向かって延びており、
該インバータ出力端から出力信号Ｖout が出力される。
【００３５】入力信号Ｖinが入力されるインバータ入力
端から延びる入力信号線１９は、２経路に分岐した後、
第１の経路はｐチャネルＭＯＳトランジスタＴｒ１のゲ
ート電極２０に第５のコンタクト２１を介して接続され
ていると共に、第２の経路はｎチャネルＭＯＳトランジ
スタＴｒ２のゲート電極２０に第６のコンタクト２２を
介して接続されている。
端から延びる入力信号線１９は、２経路に分岐した後、
第１の経路はｐチャネルＭＯＳトランジスタＴｒ１のゲ
ート電極２０に第５のコンタクト２１を介して接続され
ていると共に、第２の経路はｎチャネルＭＯＳトランジ
スタＴｒ２のゲート電極２０に第６のコンタクト２２を
介して接続されている。
【００３６】電源配線１１、接地配線１３、第１の出力
信号線１５、第２の出力信号線１８及び入力信号線１９
は銅又は銅合金などの金属からなり、ゲート電極２０は
ポリシリコンからなり、第１、第２、第３、第４、第５
及び第６のコンタクト１２、１４、１６、１７、２１、
２２はタングステンからなる。電源配線１１における第
１のコンタクト１２の近傍部、接地配線１３における第
２のコンタクト１４の近傍部、第１の出力信号線１５及
び第２の出力信号線１８は、配線幅が４００ｎｍで配線
高さが５００ｎｍに形成されている。また、第１、第
２、第３及び第４のコンタクト１２，１４，１６，１７
は、コンタクト径が４００ｎｍでコンタクト高さが７０
０ｎｍに形成されている。尚、コンタクト径とは、設計
時においては正方形の一辺の長さをいうが、製作後にお
いては実質的に直径に相当する。
信号線１５、第２の出力信号線１８及び入力信号線１９
は銅又は銅合金などの金属からなり、ゲート電極２０は
ポリシリコンからなり、第１、第２、第３、第４、第５
及び第６のコンタクト１２、１４、１６、１７、２１、
２２はタングステンからなる。電源配線１１における第
１のコンタクト１２の近傍部、接地配線１３における第
２のコンタクト１４の近傍部、第１の出力信号線１５及
び第２の出力信号線１８は、配線幅が４００ｎｍで配線
高さが５００ｎｍに形成されている。また、第１、第
２、第３及び第４のコンタクト１２，１４，１６，１７
は、コンタクト径が４００ｎｍでコンタクト高さが７０
０ｎｍに形成されている。尚、コンタクト径とは、設計
時においては正方形の一辺の長さをいうが、製作後にお
いては実質的に直径に相当する。
【００３７】入力信号ＶinがHighのときには、ｐチャネ
ルＭＯＳトランジスタＴｒ１はオフになる一方、ｎチャ
ネルＭＯＳトランジスタＴｒ２はオンになるので、出力
信号Ｖout はLow になる。これに対して、入力信号Ｖin
がLow のときには、ｐチャネルＭＯＳトランジスタＴｒ
１はオンになる一方、ｎチャネルＭＯＳトランジスタＴ
ｒ２はオフになるので、出力信号Ｖout はHighになる。
ルＭＯＳトランジスタＴｒ１はオフになる一方、ｎチャ
ネルＭＯＳトランジスタＴｒ２はオンになるので、出力
信号Ｖout はLow になる。これに対して、入力信号Ｖin
がLow のときには、ｐチャネルＭＯＳトランジスタＴｒ
１はオンになる一方、ｎチャネルＭＯＳトランジスタＴ
ｒ２はオフになるので、出力信号Ｖout はHighになる。
【００３８】出力信号Ｖout がLow からHighに変化する
瞬間には、電流は、矢印Ｅで示すように第１の出力信号
線１５において第３のコンタクト１６から第４のコンタ
クト１７に向かって流れた後、第２の入力信号線１８に
おいて第４のコンタクト１７からインバータ出力端に向
かって流れる。また、出力信号Ｖout がHighからLowに
変化する瞬間には、電流は第２の出力信号線１８から第
１の出力信号線１５を経由することなく第４のコンタク
ト１７に流入する。
瞬間には、電流は、矢印Ｅで示すように第１の出力信号
線１５において第３のコンタクト１６から第４のコンタ
クト１７に向かって流れた後、第２の入力信号線１８に
おいて第４のコンタクト１７からインバータ出力端に向
かって流れる。また、出力信号Ｖout がHighからLowに
変化する瞬間には、電流は第２の出力信号線１８から第
１の出力信号線１５を経由することなく第４のコンタク
ト１７に流入する。
【００３９】図１において、破線で示す各矢印は電子の
移動方向を示している。
移動方向を示している。
【００４０】出力信号Ｖout がHighからLow に変化する
瞬間には、電子は第２の出力信号線１８において第４の
コンタクト１７からインバータ出力端側に向かって移動
するが、第２の出力信号線１８には双方向に電流が流れ
るので、第２の出力信号線１８における第４のコンタク
ト１７の近傍において、エレクトロマイグレーションに
起因するボイドは発生しない。
瞬間には、電子は第２の出力信号線１８において第４の
コンタクト１７からインバータ出力端側に向かって移動
するが、第２の出力信号線１８には双方向に電流が流れ
るので、第２の出力信号線１８における第４のコンタク
ト１７の近傍において、エレクトロマイグレーションに
起因するボイドは発生しない。
【００４１】出力信号Ｖout がLow からHighに変化する
瞬間には、電子は第１の出力信号線１５において第４の
コンタクト１７から第３のコンタクト１６に向かって移
動するが、電子の移動に伴って流動する金属原子は第３
のコンタクト１６により流動を阻止されると共に、第２
の出力信号線１８から金属原子が補填されるので、第１
の出力信号線１５における第４のコンタクト１７の近傍
においても、エレクトロマイグレーションに起因するボ
イドは発生しない。
瞬間には、電子は第１の出力信号線１５において第４の
コンタクト１７から第３のコンタクト１６に向かって移
動するが、電子の移動に伴って流動する金属原子は第３
のコンタクト１６により流動を阻止されると共に、第２
の出力信号線１８から金属原子が補填されるので、第１
の出力信号線１５における第４のコンタクト１７の近傍
においても、エレクトロマイグレーションに起因するボ
イドは発生しない。
【００４２】尚、電源配線１１における第１のコンタク
ト１２の近傍においては、従来と同様、エレクトロマイ
グレーションが起きるが、この場合には、電源配線１１
における第１のコンタクト１２の近傍部の配線幅を大き
くすることによりボイドの発生を防止することができ
る。電源配線１１における第１のコンタクト１２の近傍
部の配線幅を大きくしても、電源配線１１においては電
圧変動がないので、信号遅延の問題は発生しない。
ト１２の近傍においては、従来と同様、エレクトロマイ
グレーションが起きるが、この場合には、電源配線１１
における第１のコンタクト１２の近傍部の配線幅を大き
くすることによりボイドの発生を防止することができ
る。電源配線１１における第１のコンタクト１２の近傍
部の配線幅を大きくしても、電源配線１１においては電
圧変動がないので、信号遅延の問題は発生しない。
【００４３】尚、第１の実施形態においては、電源配線
１１、接地配線１３、第１の出力信号線１５、第２の出
力信号線１８及び入力信号線１９等の金属配線は銅又は
銅合金であったが、これに代えて、アルミニウム又はア
ルミニウム合金でもよい。また、金属配線の配線幅の微
細化又は信号の高周波数化によって平均電流密度の増加
が進むと、アルミニウム、アルミニウム合金、銅又は銅
合金以外の金属からなる金属配線においても、エレクト
ロマイグレーションが起きることが予想されるので、金
属配線を構成する金属の種類は限定されない。
１１、接地配線１３、第１の出力信号線１５、第２の出
力信号線１８及び入力信号線１９等の金属配線は銅又は
銅合金であったが、これに代えて、アルミニウム又はア
ルミニウム合金でもよい。また、金属配線の配線幅の微
細化又は信号の高周波数化によって平均電流密度の増加
が進むと、アルミニウム、アルミニウム合金、銅又は銅
合金以外の金属からなる金属配線においても、エレクト
ロマイグレーションが起きることが予想されるので、金
属配線を構成する金属の種類は限定されない。
【００４４】また、ＣＭＯＳインバータを基本セルとし
てスタンダードセルを設計する場合、ＣＭＯＳインバー
タの構成は、通常、図７に示したような構造になるが、
ＣＭＯＳインバータの配置場所によっては、ＣＭＯＳイ
ンバータの金属配線のレイアウトを変更することもあり
得る。すなわち、図７における出力信号線１０５の分岐
点１０５ｂが、図１のように、ｎチャネルＭＯＳトラン
ジスタＴｒ２のドレインコンタクト（第４のコンタクト
１０４）の近傍にレイアウトされる場合もあり得る。
てスタンダードセルを設計する場合、ＣＭＯＳインバー
タの構成は、通常、図７に示したような構造になるが、
ＣＭＯＳインバータの配置場所によっては、ＣＭＯＳイ
ンバータの金属配線のレイアウトを変更することもあり
得る。すなわち、図７における出力信号線１０５の分岐
点１０５ｂが、図１のように、ｎチャネルＭＯＳトラン
ジスタＴｒ２のドレインコンタクト（第４のコンタクト
１０４）の近傍にレイアウトされる場合もあり得る。
【００４５】しかしながら、このような金属配線のレイ
アウトの変更は、ＣＭＯＳインバータの配置状態によっ
て決まるものであって、エレクトロマイグレーションを
防止するために行なわれるものではない。ましてや、こ
のような金属配線のレイアウトの変更は、ＣＭＯＳイン
バータを基本セルとし且つＬＳＩの設計に用いられるス
タンダードセルにおける、最終段のＣＭＯＳインバータ
又はファンアウト数の多いＣＭＯＳインバータをその配
置場所と無関係に第１の実施形態のような構成にすると
いう技術的思想とは全く異なるものである。 （第２の実施形態）以下、本発明の第２の実施形態に係
るスタンダードセルについて、図２及び図３を参照しな
がら説明する。
アウトの変更は、ＣＭＯＳインバータの配置状態によっ
て決まるものであって、エレクトロマイグレーションを
防止するために行なわれるものではない。ましてや、こ
のような金属配線のレイアウトの変更は、ＣＭＯＳイン
バータを基本セルとし且つＬＳＩの設計に用いられるス
タンダードセルにおける、最終段のＣＭＯＳインバータ
又はファンアウト数の多いＣＭＯＳインバータをその配
置場所と無関係に第１の実施形態のような構成にすると
いう技術的思想とは全く異なるものである。 （第２の実施形態）以下、本発明の第２の実施形態に係
るスタンダードセルについて、図２及び図３を参照しな
がら説明する。
【００４６】第１の実施形態で説明したＣＭＯＳインバ
ータは、ＬＳＩの設計で使用されるすべてのＣＭＯＳイ
ンバータに適用することは必ずしも必要ではない。通
常、ＬＳＩのレイアウト設計は、標準的な機能回路ブロ
ックをスタンダードセルとして登録しておき、複数のス
タンダードセルの組み合わせにより行なわれるのが普通
である。そして、スタンダードセルを構成する基本セル
となるのがＣＭＯＳインバータである。
ータは、ＬＳＩの設計で使用されるすべてのＣＭＯＳイ
ンバータに適用することは必ずしも必要ではない。通
常、ＬＳＩのレイアウト設計は、標準的な機能回路ブロ
ックをスタンダードセルとして登録しておき、複数のス
タンダードセルの組み合わせにより行なわれるのが普通
である。そして、スタンダードセルを構成する基本セル
となるのがＣＭＯＳインバータである。
【００４７】ＣＭＯＳインバータがスタンダードセルの
どこに使われるかによって、ＣＭＯＳインバータに流れ
る電流密度が異なるので、本発明に係るＣＭＯＳインバ
ータをスタンダードセルのどの位置に使用するかは、本
発明の目的であるエレクトロマイグレーションの防止と
いう観点から重要である。
どこに使われるかによって、ＣＭＯＳインバータに流れ
る電流密度が異なるので、本発明に係るＣＭＯＳインバ
ータをスタンダードセルのどの位置に使用するかは、本
発明の目的であるエレクトロマイグレーションの防止と
いう観点から重要である。
【００４８】以下、スタンダードセル内に本発明のＣＭ
ＯＳインバータが配置された構成を第２の実施形態とし
て説明する。
ＯＳインバータが配置された構成を第２の実施形態とし
て説明する。
【００４９】図２は、第１のスタンダードセルとしての
ドライバ回路１の出力端と、第２のスタンダードセルと
してのレシーバ回路２の入力端とが接続された回路構成
を示している。
ドライバ回路１の出力端と、第２のスタンダードセルと
してのレシーバ回路２の入力端とが接続された回路構成
を示している。
【００５０】ドライバ回路１は、複数個例えば３個のＣ
ＭＯＳインバータが直列に接続されており、前段側のＣ
ＭＯＳインバータから後段側のＣＭＯＳインバータに向
かって順に大型化されている。このようにＣＭＯＳイン
バータを順に大型化することにより、最終段のＣＭＯＳ
インバータをレシーバ回路２を駆動できる程度に大型化
することができる。このため、最終段のＣＭＯＳインバ
ータのインバータ出力端から延びる金属配線は、ＣＭＯ
Ｓインバータ同士を接続する金属配線に比べて、配線長
が長いと共に配線幅が大きいので、最終段のＣＭＯＳイ
ンバータの出力信号がHighからLow に変化する瞬間に
は、出力信号線から最終段のＣＭＯＳインバータのｎチ
ャネルＭＯＳトランジスタに大電流が流れ込む。
ＭＯＳインバータが直列に接続されており、前段側のＣ
ＭＯＳインバータから後段側のＣＭＯＳインバータに向
かって順に大型化されている。このようにＣＭＯＳイン
バータを順に大型化することにより、最終段のＣＭＯＳ
インバータをレシーバ回路２を駆動できる程度に大型化
することができる。このため、最終段のＣＭＯＳインバ
ータのインバータ出力端から延びる金属配線は、ＣＭＯ
Ｓインバータ同士を接続する金属配線に比べて、配線長
が長いと共に配線幅が大きいので、最終段のＣＭＯＳイ
ンバータの出力信号がHighからLow に変化する瞬間に
は、出力信号線から最終段のＣＭＯＳインバータのｎチ
ャネルＭＯＳトランジスタに大電流が流れ込む。
【００５１】レシーバ回路２は、入力端に接続された第
１のＣＭＯＳインバータのインバータ出力端に多数の第
２のＣＭＯＳインバータが並列に接続されている。この
ように、第１のＣＭＯＳインバータのファンアウト数が
多い場合には、第１のＣＭＯＳインバータのインバータ
出力端から延びる金属配線においては、配線長が長いと
共に負荷ゲート容量が大きい。このため、第１のＣＭＯ
Ｓインバータの出力信号がHighからLow に変化する瞬間
には、第１のＣＭＯＳインバータのｎチャネルＭＯＳト
ランジスタに大電流が流れ込む。
１のＣＭＯＳインバータのインバータ出力端に多数の第
２のＣＭＯＳインバータが並列に接続されている。この
ように、第１のＣＭＯＳインバータのファンアウト数が
多い場合には、第１のＣＭＯＳインバータのインバータ
出力端から延びる金属配線においては、配線長が長いと
共に負荷ゲート容量が大きい。このため、第１のＣＭＯ
Ｓインバータの出力信号がHighからLow に変化する瞬間
には、第１のＣＭＯＳインバータのｎチャネルＭＯＳト
ランジスタに大電流が流れ込む。
【００５２】図３は、Ｈ状のクロックツリー構造を示し
ており、第３のスタンダードセル３としてのクロック信
号発生回路３から金属配線４がシンメトリックに延びて
おり、金属配線４の各出力端には機能ブロック５がそれ
ぞれ接続されている。金属配線４をシンメトリックに形
成すると、各機能ブロック５に到達するクロック信号の
遅延時間にばらつきがなくなるので、クロックスキュー
が低減する。このように、クロック信号発生回路３から
ツリー構造の金属配線４が延びる場合にも、クロック信
号発生回路３の最終段のＣＭＯＳインバータの出力信号
がHighからLowに変化する瞬間に、最終段のＣＭＯＳイ
ンバータのｎチャネルＭＯＳトランジスタに大電流が流
れ込む。
ており、第３のスタンダードセル３としてのクロック信
号発生回路３から金属配線４がシンメトリックに延びて
おり、金属配線４の各出力端には機能ブロック５がそれ
ぞれ接続されている。金属配線４をシンメトリックに形
成すると、各機能ブロック５に到達するクロック信号の
遅延時間にばらつきがなくなるので、クロックスキュー
が低減する。このように、クロック信号発生回路３から
ツリー構造の金属配線４が延びる場合にも、クロック信
号発生回路３の最終段のＣＭＯＳインバータの出力信号
がHighからLowに変化する瞬間に、最終段のＣＭＯＳイ
ンバータのｎチャネルＭＯＳトランジスタに大電流が流
れ込む。
【００５３】ところで、前述したように、複数個のＣＭ
ＯＳインバータが直列に接続されているスタンダードセ
ルにおける最終段のＣＭＯＳインバータの出力信号線、
又は、インバータ出力端に複数のＣＭＯＳインバータが
接続されファンアウト数が多いＣＭＯＳインバータの出
力信号線には大電流が流れるので、エレクトロマイグレ
ーションが発生しやすいが、本発明に係るＣＭＯＳイン
バータを採用すると、エレクトロマイグレーションに起
因するボイドの発生を防止することができる。 （第３の実施形態）以下、本発明の第３の実施形態に係
るＣＭＯＳインバータについて図４を参照しながら説明
する。
ＯＳインバータが直列に接続されているスタンダードセ
ルにおける最終段のＣＭＯＳインバータの出力信号線、
又は、インバータ出力端に複数のＣＭＯＳインバータが
接続されファンアウト数が多いＣＭＯＳインバータの出
力信号線には大電流が流れるので、エレクトロマイグレ
ーションが発生しやすいが、本発明に係るＣＭＯＳイン
バータを採用すると、エレクトロマイグレーションに起
因するボイドの発生を防止することができる。 （第３の実施形態）以下、本発明の第３の実施形態に係
るＣＭＯＳインバータについて図４を参照しながら説明
する。
【００５４】第３の実施形態は、第１の実施形態に対し
て、第１の出力信号線１５と第２の出力信号線１８との
接続関係が異なっているのみであって、他の構成は同様
であるから、同一の要素については、図１と同一の符号
を付すことにより説明を省略する。
て、第１の出力信号線１５と第２の出力信号線１８との
接続関係が異なっているのみであって、他の構成は同様
であるから、同一の要素については、図１と同一の符号
を付すことにより説明を省略する。
【００５５】第３の実施形態の特徴として、第２の出力
信号線１８の一端は、第１の出力信号線１５における第
４のコンタクト１７の近傍に接続されていると共に、第
２の出力信号線１８の他端はインバータ出力端に向かっ
て延びている。このため、インバータ出力端から流れて
くる電流は、第１の出力信号線１５を実質的に流れるこ
となく、第４のコンタクト１７に流入する。
信号線１８の一端は、第１の出力信号線１５における第
４のコンタクト１７の近傍に接続されていると共に、第
２の出力信号線１８の他端はインバータ出力端に向かっ
て延びている。このため、インバータ出力端から流れて
くる電流は、第１の出力信号線１５を実質的に流れるこ
となく、第４のコンタクト１７に流入する。
【００５６】出力信号Ｖout がLow からHighに変化する
瞬間には、矢印Ｆで示すように、電流は、第１の出力信
号線１５において第３のコンタクト１６から第４のコン
タクト１７に向かって流れた後、第１の出力信号線１５
における第４のコンタクト１７の近傍から第２の出力信
号線１８に流れる。また、出力信号Ｖout がHighからLo
w に変化する瞬間には、電流は第２の出力信号線１８か
ら第１の出力信号線１５を実質的に経由することなく第
４のコンタクト１７に流れる。
瞬間には、矢印Ｆで示すように、電流は、第１の出力信
号線１５において第３のコンタクト１６から第４のコン
タクト１７に向かって流れた後、第１の出力信号線１５
における第４のコンタクト１７の近傍から第２の出力信
号線１８に流れる。また、出力信号Ｖout がHighからLo
w に変化する瞬間には、電流は第２の出力信号線１８か
ら第１の出力信号線１５を実質的に経由することなく第
４のコンタクト１７に流れる。
【００５７】図４においても、破線で示す各矢印は電子
の移動方向を示している。
の移動方向を示している。
【００５８】出力信号Ｖout がHighからLow に変化する
瞬間には、電子は第２の出力信号線１８において第４の
コンタクト１７からインバータ出力端側に向かって移動
するが、第２の出力信号線１８には双方向に電流が流れ
るので、第２の出力信号線１８における第４のコンタク
ト１７の近傍においては、エレクトロマイグレーション
に起因するボイドは発生しない。
瞬間には、電子は第２の出力信号線１８において第４の
コンタクト１７からインバータ出力端側に向かって移動
するが、第２の出力信号線１８には双方向に電流が流れ
るので、第２の出力信号線１８における第４のコンタク
ト１７の近傍においては、エレクトロマイグレーション
に起因するボイドは発生しない。
【００５９】出力信号Ｖout がLow からHighに変化する
瞬間には、電子は第１の出力信号線１５において第４の
コンタクト１７の近傍から第３のコンタクト１６に向か
って移動するが、電子の移動に伴って流動する金属原子
は第３のコンタクト１６により流動を阻止されると共
に、第２の出力信号線１８から金属原子が補填されるの
で、第１の出力信号線１５における第４のコンタクト１
７の近傍においても、エレクトロマイグレーションに起
因するボイドは発生しない。
瞬間には、電子は第１の出力信号線１５において第４の
コンタクト１７の近傍から第３のコンタクト１６に向か
って移動するが、電子の移動に伴って流動する金属原子
は第３のコンタクト１６により流動を阻止されると共
に、第２の出力信号線１８から金属原子が補填されるの
で、第１の出力信号線１５における第４のコンタクト１
７の近傍においても、エレクトロマイグレーションに起
因するボイドは発生しない。
【００６０】
【発明の効果】本発明に係るＣＭＯＳインバータが高密
度化又は高速化されたＬＳＩに用いられる場合でも、Ｃ
ＭＯＳインバータの金属配線においてエレクトロマイグ
レーションの発生がないため、信頼性の高いＣＭＯＳイ
ンバータを実現でき、ひいては信頼性の高いＬＳＩを提
供することができる。
度化又は高速化されたＬＳＩに用いられる場合でも、Ｃ
ＭＯＳインバータの金属配線においてエレクトロマイグ
レーションの発生がないため、信頼性の高いＣＭＯＳイ
ンバータを実現でき、ひいては信頼性の高いＬＳＩを提
供することができる。
【００６１】また、本発明に係るＣＭＯＳインバータ
を、互いに接続された複数のＣＭＯＳインバータで構成
されるスタンダードセルにおける、最終段のＣＭＯＳイ
ンバータ又はインバータ出力端に他の複数のＣＭＯＳイ
ンバータが並列に接続されたＣＭＯＳインバータに用い
ることによって、エレクトロマイグレーションの発生が
なく信頼性の高いスタンダードセルを実現することがで
きる。
を、互いに接続された複数のＣＭＯＳインバータで構成
されるスタンダードセルにおける、最終段のＣＭＯＳイ
ンバータ又はインバータ出力端に他の複数のＣＭＯＳイ
ンバータが並列に接続されたＣＭＯＳインバータに用い
ることによって、エレクトロマイグレーションの発生が
なく信頼性の高いスタンダードセルを実現することがで
きる。
【図１】本発明の第１の実施形態に係るＣＭＯＳインバ
ータを示す平面図である。
ータを示す平面図である。
【図２】本発明の第２の実施形態に係る第１のスタンダ
ードセル及び第２のスタンダードセルの構成を示す回路
図である。
ードセル及び第２のスタンダードセルの構成を示す回路
図である。
【図３】本発明の第２の実施形態に係る第３のスタンダ
ードセルが適用されるクロックツリー構造を示す平面図
である。
ードセルが適用されるクロックツリー構造を示す平面図
である。
【図４】本発明の第３の実施形態に係るＣＭＯＳインバ
ータを示す平面図である。
ータを示す平面図である。
【図５】ＣＭＯＳインバータの回路図である。
【図６】第１の従来例に係るＣＭＯＳインバータの平面
図である。
図である。
【図７】第２の従来例に係るＣＭＯＳインバータの平面
図である。
図である。
【図８】（ａ）及び（ｂ）は第２の従来例に係るＣＭＯ
Ｓインバータにおけるボイドの発生部位を示し、（ａ）
は平面図であり、（ｂ）は（ａ）におけるＶIIIｂ−ＶI
IIｂ線の断面図である。
Ｓインバータにおけるボイドの発生部位を示し、（ａ）
は平面図であり、（ｂ）は（ａ）におけるＶIIIｂ−ＶI
IIｂ線の断面図である。
【図９】ＣＭＯＳインバータにおける動作周波数と、電
源配線及び出力信号線を流れる電流量との関係を示す図
である。
源配線及び出力信号線を流れる電流量との関係を示す図
である。
Ｔｒ１ ｐチャネルＭＯＳトランジスタ Ｔｒ２ ｎチャネルＭＯＳトランジスタ １ ドライバ回路 ２ レシーバ回路 ３ クロック発生回路 ４ 金属配線 ５ 機能ブロック １１ 電源配線 １２ 第１のコンタクト １３ 接地配線 １４ 第２のコンタクト １５ 第１の出力信号線 １６ 第３のコンタクト １７ 第４のコンタクト １８ 第２の出力信号線 １９ 入力信号線 ２０ ゲート電極 ２１ 第５のコンタクト ２２ 第６のコンタクト
フロントページの続き Ｆターム(参考） 5F033 HH11 HH12 JJ19 KK01 KK04 UU01 XX05 5F038 CA05 CD05 CD18 5F048 AA07 AB02 AC03 BB05 BF01 BF02 BF16
Claims (7)
- 【請求項１】 ｐチャネルＭＯＳトランジスタ及びｎチ
ャネルＭＯＳトランジスタからなるＣＭＯＳインバータ
であって、 前記ｐチャネルＭＯＳトランジスタのソース領域と第１
のコンタクトを介して接続されている電源配線と、 前記ｎチャネルＭＯＳトランジスタのソース領域と第２
のコンタクトを介して接続されている接地配線と、 一端が前記ｐチャネルＭＯＳトランジスタのドレイン領
域と第３のコンタクトを介して接続されていると共に、
他端が前記ｎチャネルＭＯＳトランジスタのドレイン領
域と第４のコンタクトを介して接続されている第１の出
力信号線と、 一端が前記第４のコンタクトに接続されていると共に他
端がインバータ出力端に向かって延びる第２の出力信号
線とを備えていることを特徴とするＣＭＯＳインバー
タ。 - 【請求項２】 互いに接続された複数のＣＭＯＳインバ
ータで構成されるスタンダードセルにおいて、前記複数
のＣＭＯＳインバータのうち最終段のＣＭＯＳインバー
タに請求項１記載のＣＭＯＳインバータが用いられてい
ることを特徴とするスタンダードセル。 - 【請求項３】 互いに接続された複数のＣＭＯＳインバ
ータで構成されるスタンダードセルにおいて、前記複数
のＣＭＯＳインバータのうち、インバータ出力端に他の
複数のＣＭＯＳインバータが並列に接続されるＣＭＯＳ
インバータに請求項１記載のＣＭＯＳインバータが用い
られていることを特徴とするスタンダードセル。 - 【請求項４】 前記電源配線における前記第１のコンタ
クトと接続される部位の配線幅は、前記第１のコンタク
トの径よりも大きいことを特徴とする請求項１記載のＣ
ＭＯＳインバータ。 - 【請求項５】 前記接地配線における前記第２のコンタ
クトと接続される部位の配線幅は、前記第２のコンタク
トの径とほぼ等しいことを特徴とする請求項１記載のＣ
ＭＯＳインバータ。 - 【請求項６】 前記第１の出力信号線及び第２の出力信
号線は、銅又は銅合金からなることを特徴とする請求項
１記載のＣＭＯＳインバータ。 - 【請求項７】 ｐチャネルＭＯＳトランジスタ及びｎチ
ャネルＭＯＳトランジスタからなるＣＭＯＳインバータ
であって、 前記ｐチャネルＭＯＳトランジスタのソース領域と第１
のコンタクトを介して接続されている電源配線と、 前記ｎチャネルＭＯＳトランジスタのソース領域と第２
のコンタクトを介して接続されている接地配線と、 一端が前記ｐチャネルＭＯＳトランジスタのドレイン領
域と第３のコンタクトを介して接続されていると共に、
他端が前記ｎチャネルＭＯＳトランジスタのドレイン領
域と第４のコンタクトを介して接続されて第１の出力信
号線と、 一端が前記第１の出力信号線における前記第４のコンタ
クトの近傍に接続されていると共に他端がインバータ出
力端に向かって延びる第２の出力信号線とを備え、 前記インバータ出力端から流れてくる電流は、前記第１
の出力信号線を実質的に流れることなく前記第４のコン
タクトに流入することを特徴とするＣＭＯＳインバー
タ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11929099A JP3160586B2 (ja) | 1999-04-27 | 1999-04-27 | Ｃｍｏｓインバータ及びそれを用いたスタンダードセル |
| KR1019990019142A KR100316426B1 (ko) | 1999-04-27 | 1999-05-27 | 시모스 인버터 및 그것을 이용한 표준 셀 |
| US09/333,048 US6252427B1 (en) | 1999-04-27 | 1999-06-15 | CMOS inverter and standard cell using the same |
| DE69941423T DE69941423D1 (de) | 1999-04-27 | 1999-07-02 | CMOS Inverter und diesen verwendende Standardzelle |
| EP99112822A EP1049166B1 (en) | 1999-04-27 | 1999-07-02 | CMOS inverter and standard cell using the same |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11929099A JP3160586B2 (ja) | 1999-04-27 | 1999-04-27 | Ｃｍｏｓインバータ及びそれを用いたスタンダードセル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000311952A true JP2000311952A (ja) | 2000-11-07 |
| JP3160586B2 JP3160586B2 (ja) | 2001-04-25 |
Family
ID=14757756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11929099A Expired - Lifetime JP3160586B2 (ja) | 1999-04-27 | 1999-04-27 | Ｃｍｏｓインバータ及びそれを用いたスタンダードセル |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6252427B1 (ja) |
| EP (1) | EP1049166B1 (ja) |
| JP (1) | JP3160586B2 (ja) |
| KR (1) | KR100316426B1 (ja) |
| DE (1) | DE69941423D1 (ja) |
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| CN100442525C (zh) * | 2004-12-20 | 2008-12-10 | 松下电器产业株式会社 | 单元、标准单元、使用标准单元的布局方法和半导体集成电路 |
| JP2007043049A (ja) * | 2004-12-20 | 2007-02-15 | Matsushita Electric Ind Co Ltd | セル、スタンダードセル、スタンダードセル配置方法、スタンダードセルライブラリ、ならびに半導体集積回路 |
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- 1999-07-02 EP EP99112822A patent/EP1049166B1/en not_active Expired - Lifetime
- 1999-07-02 DE DE69941423T patent/DE69941423D1/de not_active Expired - Lifetime
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