KR20000067736A - 시모스 인버터 및 그것을 이용한 표준 셀 - Google Patents
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- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 11
- 229910052802 copper Inorganic materials 0.000 claims description 11
- 239000010949 copper Substances 0.000 claims description 11
- 229910000881 Cu alloy Inorganic materials 0.000 claims description 5
- 238000000034 method Methods 0.000 claims description 4
- 229910052751 metal Inorganic materials 0.000 description 43
- 239000002184 metal Substances 0.000 description 43
- 238000013461 design Methods 0.000 description 9
- 229910052782 aluminium Inorganic materials 0.000 description 8
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 8
- 239000011800 void material Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 5
- 229910000838 Al alloy Inorganic materials 0.000 description 3
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000007792 addition Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000001962 electrophoresis Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Abstract
본 발명은 CMOS 인버터에 있어서, 일렉트로 마이그레이션에 기인하는 보이드의 발생을 방지하기 위한 것으로, 전원 배선(11)은 p채널 MOS 트랜지스터(TR1)의 소스에 제 1 콘택트(12)를 개재하여 접속되고, 접지 배선(13)은 n채널 MOS 트랜지스터(TR2)의 소스에 제 2 콘택트(14)를 개재하여 접속되어 있다. 제 1 출력 신호선 (15)의 일단은 p채널 MOS 트랜지스터(TR1)의 드레인에 제 3 콘택트(16)를 개재하여 접속되고, 타단은 n채널 MOS 트랜지스터(TR2)의 드레인에 제 4 콘택트(17)를 개재하여 접속되어 있다. 제 2 출력 신호선(18)의 일단은 제 4 콘택트(17)에 접속되고, 타단은 인버터 출력단으로 향하여 연장되어 있다. 입력 신호선(19)의 제 1 경로는 p채널 MOS 트랜지스터(TR1)의 게이트 전극(20)에 제 5 콘택트(21)를 개재하여 접속되고, 제 2 경로는 n채널 MOS 트랜지스터(TR2)의 게이트 전극(20)에 제 6 콘택트 (22)를 개재하여 접속되어 있다.
Description
본 발명은 p채널 MOS 트랜지스터 및 n채널 MOS 트랜지스터로 이루어지는 CMOS 인버터 및 그것을 이용한 표준 셀에 관한 것이다.
최근 대규모 반도체 집적회로(LSI)는 그 집적도가 비약적으로 향상되었기 때문에 LSI의 레이아웃 설계에 있어서는 자주 사용되는 표준적인 기능회로 블록을 표준 셀로서 등록해 두고, 등록된 표준 셀을 이용하여 복잡한 논리회로를 설계함으로써 LSI 전체의 레이아웃 설계를 실행하는 것이 통상적이었다. 표준 셀은 NAND 회로 또는 NOR 회로라는 논리 게이트의 조합으로 구성되지만, 그 논리 게이트의 기본 셀이 되는 것이 인버터이다. 인버터 중에서도 CMOS 인버터는 소비 전력이 작다는 이점을 갖고 있으므로 표준 셀에서는 CMOS 인버터가 기본 셀로서 널리 이용되고 있다 .
도 5는 p채널 MOS 트랜지스터(TR1)와 n채널 MOS 트랜지스터(TR2)로 이루어지는 CMOS 인버터의 회로도로서, p채널 MOS 트랜지스터(TR1) 및 n채널 MOS 트랜지스터(TR2)의 각 게이트에 입력 신호를 공통으로 입력하여, 공통으로 접속된 p채널 MOS 트랜지스터(TR1)의 드레인 및 n채널 MOS 트랜지스터(TR2)의 드레인으로부터 출력 신호를 인출한다.
도 6은 종래의 CMOS 인버터의 평면 구조를 도시하고 있고, 전원 전압 VDD를 공급하는 전원 배선(101)은 p채널 MOS 트랜지스터(TR1)의 소스에 제 1 콘택트(102)를 개재하여 접속되어 있는 것과 아울러, 접지 전압 VSS를 공급하는 접지 배선(103)은 n채널 MOS 트랜지스터(TR2)의 소스에 제 2 콘택트(104)를 개재하여 접속되어 있다. CMOS 인버터로부터 출력 신호 Vout을 출력하는 출력 신호선(105)은 p채널 MOS 트랜지스터(TR1)의 드레인에 제 3 콘택트(106)를 개재하여 접속되어 있는 것과 아울러, n채널 MOS 트랜지스터(TR2)의 드레인에 제 4 콘택트(107)를 개재하여 접속되어 있다. CMOS 인버터에 입력신호 Vin을 입력하는 입력 신호선(108)은 p채널 MOS 트랜지스터(TR1)의 게이트 전극(109)에 제 5 콘택트(110)를 개재하여 접속되어 있는 것과 아울러, n채널 MOS 트랜지스터(TR2)의 게이트 전극(109)에 제 6 콘택트(112)를 개재하여 접속되어 있다.
여기에서 전원 배선(101), 접지 배선(103), 출력 신호선(105) 및 입력 신호선(108)은 알루미늄 또는 알루미늄 합금으로 이루어진다. 전원 배선(101), 접지 배선(103) 및 출력 신호선(105)은 제 1, 제 2, 제 3 또는 제 4 콘택트(102, 104, 10 6, 107)를 구성하는 텅스텐 등의 고융점 금속을 개재하여 반도체 기판 표면에 형성된 p채널 MOS 트랜지스터(TR1) 또는 n채널 MOS 트랜지스터(TR2)의 소스 또는 드레인에 접속되어 있다. 입력 신호선(108)은 제 5 또는 제 6 콘택트(110, 112)를 구성하는 텅스텐 등의 고융점 금속을 개재하여 폴리실리콘으로 된 게이트 전극(109)에 접속되어 있다.
최근의 고밀도 및 고집적도가 진행된 LSI에서는 칩 면적의 증대를 억제하기 위해 레이아웃 설계에 있어서, 기능 소자 및 배선의 미세화가 도모되어 왔다. 또 고집적화에 수반하여, 배선에 의한 지연 시간의 증가는 LSI의 고속화에 지장을 초래하였다.
이런 이유로 배선 재료로서는 가공하기 쉽고 안정성이 우수하다는 이유로 이용되어 온 알루미늄 대신 보다 전기 저항이 작은 구리(알루미늄에 비해 가공하기 어렵다는 결점이 있음)를 채용하는 것이 검토되기 시작하고 있다.
도 7은 상기 요청에 의해 설계된 CMOS 인버터의 평면구조를 도시한다. 얼라인먼트 정밀도의 향상에 수반하여, 금속 배선에서의 콘택트와 접속하는 부위의 배선폭을 콘택트의 직경과 거의 같게 하여 CMOS 인버터의 미세화를 도모하고 있는 것과 아울러, 금속 배선에 구리 또는 구리합금을 이용하고 있다.
그런데 도 7에 도시한 구조의 CMOS 인버터를 기본 셀로 하여 설계된 고밀도 LSI를 시험 제작하여 신뢰성 테스트를 실행한 바, 종래 배선 구조에서 보여진 일렉트로 마이그레이션에 의한 보이드의 발생과 비슷한 배선 불량이 CMOS 인버터의 배선 부분에서도 관찰되었다. 또 복수의 CMOS 인버터로 구성되는 표준 셀에서의 최종단의 CMOS 인버터에 있어서, 배선 불량이 현저하다는 것을 알 수 있었다.
종래 일렉트로 마이그레이션은 배선 길이가 길고 전류 밀도가 큰 배선, 즉 전원 배선 등에서 자주 발생되는 것으로 알려져 있었으나, 배선 길이가 짧고 전류 밀도도 작은 CMOS 인버터의 배선 영역에서 일렉트로 마이그레이션이 발생된다는 것은 예상되지 않았다. 따라서 구리 배선은 알루미늄 배선에 비하여 일렉트로 마이그레이션 내성이 크다고 일반적으로 알려져 있던 것으로부터 생각해 보아도, 도 7에 도시된 구조의 CMOS 인버터에서 일렉트로 마이그레이션의 문제가 발생된다고는 예기치 못한 것이었다.
표준 셀의 최종단의 CMOS 인버터의 불량 배선 부분을 자세히 관찰해 보면 도 8의 (a), (b)에 도시된 바와 같이 p채널 MOS 트랜지스터(TR1) 및 n채널 MOS 트랜지스터(TR2)의 소스 또는 드레인의 콘택트 근방의 배선 영역에 보이드(void)가 발생되어 있는 것을 알 수 있었다. 또 보이드는 전원 배선(101)에서의 p채널 MOS 트랜지스터(TR1)의 소스와 접속되는 제 1 콘택트(102)의 근방 및 출력 신호선(105)에서의 n채널 MOS 트랜지스터(TR2)의 드레인과 접속되는 제 4 콘택트(109)의 근방에 현저하게 발생된다는 특징이 있었다.
발명자들은 금속 배선의 특정 부위에서만 보이드가 발생되는 이유에 대하여 검토한 결과, 다음과 같은 것을 알 수 있었다.
우선 CMOS 인버터의 동작 원리에 대하여 고찰하기로 한다. 도 5에 도시된 회로도에 있어서, 입력신호 Vin이 하이(High)일 때에는 p채널 MOS 트랜지스터(TR1)는 오프가 되는 한편, n채널 MOS 트랜지스터(TR2)는 온이 되므로 출력 신호 Vout은 로우(Low)가 된다. 이에 대하여 입력신호 Vin이 로우일 때에는 p채널 MOS 트랜지스터 (TR1)는 온이 되는 한편, n채널 MOS 트랜지스터(TR2)는 오프가 되므로 출력 신호 Vout은 하이가 된다. 이와 같이 입력신호 Vin이 하이 또는 로우로 안정되어 있을 때에는, p채널 MOS 트랜지스터(TR1) 또는 n채널 MOS 트랜지스터(TR2) 중 어느 하나가 오프이기 때문에 전원 배선(101)과 접지 배선(103) 사이에는 전류가 흐르지 않는다 .
그런데 출력 신호 Vout이 로우에서 하이로 변화하는 순간에는 도 7에서 화살표 A로 나타내는 바와 같이, 전류가 전원 배선(101)으로부터 p채널 MOS 트랜지스터 (TR1)를 거쳐 출력 신호선(105)의 출력단(105a)으로 흐르고, 출력 신호 Vout이 하이에서 로우로 변화하는 순간에는 도 7에서 화살표 B로 나타내는 바와 같이, 전류가 출력 신호선(105)의 출력단(105a)으로부터 n채널 MOS 트랜지스터(TR2)를 거쳐 접지 배선(103)으로 흐른다. 결국 출력 신호선(105)에서, 분기점(105b)과 출력단(105a) 사이에서는 전류가 양방향으로 흐르지만, 제 3 콘택트(106) 와 분기점(105b) 사이 및 제 4 콘택트(107)와 분기점(105b) 사이에서는 전류가 단방향으로만 흐른다 .
일반적으로 금속 배선에 전류가 흐르면 금속 배선을 구성하는 금속 원자가 전자의 운동량을 받아 이동하고, 금속 원자가 이동한 흔적의 홀(hole)이 성장하는 것에 의해 보이드가 형성되는 것으로 알려져 있다. 따라서 일렉트로 마이그레이션은 전류가 단방향으로만 흐르는 배선 영역에서 발생하고, 전류가 양방향으로 흐르는 영역에서는 거의 발생하지 않는 것으로 알려져 있다.
상기 CMOS 인버터의 동작 원리에 의하면 출력 신호선(105)의 제 3 콘택트 (106)와 분기점(105b) 사이 및 제 4 콘택트(104)와 분기점(105b) 사이의 영역에서는 전류가 단방향으로만 흐른다. 바꾸어 말하면 출력 신호선(105)의 분기점(105b)과 전원 배선(101) 사이에서는 점선의 화살표로 나타내는 바와 같이, 전자가 분기점 (105b)으로부터 전원 배선(101)을 향하는 방향으로만 이동하고, 출력 신호선(10 5)의 분기점(105b)과 접지 배선(103) 사이에서는 전자가 접지 배선(103)으로부터 분기점(105b)을 향하는 방향으로만 이동한다. 따라서 출력 신호선 (105)에서의 상기 영역은 배선 길이가 가령 짧아도 일렉트로 마이그레이션이 발생할 수 있는 영역이 된다.
더구나 미세화된 CMOS 인버터의 배선 구조는 도 8의 (b)의 단면도에 도시된 바와 같이, 배선폭이 콘택트의 직경과 거의 같은 크기로 되어 있다. 이런 이유로 금속 배선에서의 전자가 콘택트 단부로부터 유출되는 부분에서는, 도 6에 도시된 종래의 배선 구조에 의하면 금속 원자가 전자의 운동량을 받아 이동할 때 금속 배선에서의 콘택트의 주변 영역으로부터 금속 원자가 보충되기 때문에 보이드의 성장이 없었지만, 도 7에 도시된 배선 구조에 의하면 금속 원자가 전자의 운동량을 받아 이동할 때 금속 배선에서의 콘택트의 주변 영역으로부터의 금속 원자의 보충이 없기 때문에 보이드가 성장하기 쉽게 되어 있다.
또 전류가 단방향으로만 흐르는 배선 영역이라도 금속 배선에서의 전자가 콘택트 단부를 향하여 이동하는 부분에서 보이드가 발생하지 않는 이유는 금속 원자가 유출될 곳이 없기 때문이다.
또 최근의 LSI에서는 고밀도화의 진전에 따라 LSI의 동작 속도가 빨라지는 것과 아울러, CMOS 인버터의 동작 주파수가 높아지고 있고, 이에 따라 CMOS 인버터의 단위시간당 전류 밀도도 높아지고 있다.
도 9는 CMOS 인버터에서의 동작 주파수와 전원 배선 및 출력 신호선에 흐르는 전류량(단위면적당 흐르는 전류값)의 관계를 도시한다. 도 9에서 알 수 있는 바와 같이, 전원 배선 및 출력 신호선의 전류량은 동작 주파수에 비례하여 커진다. 출력 신호선의 전류량은 전원 배선의 전류량에 비하여 작기 때문에 동작 주파수가 낮을 때에는 출력 신호선의 전류량은 허용 전류값을 넘지 않지만, 앞으로 동작 주파수가 높아져가면 출력 신호선의 전류량도 허용 전류값을 넘게 될 것이므로 출력 신호선에서의 일렉트로 마이그레이션이 커다란 문제점이 되리라고 예상된다.
특히 복수의 CMOS 인버터로 구성되는 표준 셀에서는 전체 레이아웃의 형편상 셀간의 배선이 길어지는 일이 있다. 이와 같은 경우에는 부하 게이트 용량이 커지기 때문에 표준 셀의 최종단의 CMOS 인버터의 출력 신호선에 흐르는 전류는 표준 셀에서의 다른 CMOS 인버터의 출력 신호선에 흐르는 전류보다도 커진다. 따라서 최종단의 CMOS 인버터에서는 일렉트로 마이그레이션이 발생되기 쉽다.
또 일반적으로 구리배선은 알루미늄 배선에 비하여 일렉트로 마이그레이션 내성은 높다고 한다. 그런데 구리 배선과 알루미늄 배선에서는 일렉트로 마이그레이션이 발생되는 메커니즘이 달라 배선폭이 작아지면 구리 배선쪽이 일렉트로 마이그레이션이 발생되기 쉬워진다는 보고도 있다. 따라서 배선폭이 작은 구리 배선이 이용된 CMOS 인버터에 있어서도 일렉트로 마이그레이션이 문제가 될 것으로 예상된다.
이상 요컨대 LSI의 고밀도화 및 고속화가 점점 진행되는 중에, 앞으로의 LSI 설계에 사용되는 미세화된 CMOS 인버터에 있어서, 종래에는 전원 배선 등에서 문제가 되었던 일렉트로 마이그레이션이 중요한 문제가 될 것으로 예상된다.
상기 사항을 감안하여 본 발명은 미세화된 CMOS 인버터에서의 일렉트로 마이그레이션에 기인하는 보이드의 발생을 방지하여 신뢰성이 높은 CMOS 인버터를 제공하는 것을 목적으로 한다.
도 1은 본 발명의 제 1 실시예에 관한 CMOS 인버터를 도시한 평면도
도 2는 본 발명의 제 2 실시예에 관한 제 1 표준 셀 및 제 2 표준 셀의 구성을 도시한 회로도
도 3은 본 발명의 제 2 실시예에 관한 제 3 표준 셀이 적용되는 클록 트리구조를 도시한 평면도
도 4는 본 발명의 제 3 실시예에 관한 CMOS 인버터를 도시한 평면도
도 5는 CMOS 인버터의 회로도
도 6은 제 1 종래예에 관한 CMOS 인버터의 평면도
도 7은 제 2 종래예에 관한 CMOS 인버터의 평면도
도 8의 (a) 및 (b)는 제 2 종래예에 관한 CMOS 인버터에서의 보이드의 발생 부위를 나타내며, (a)는 평면도, (b)는 (a)에서의 Ⅷb-Ⅷb선의 단면도
도 9는 CMOS 인버터에서의 동작 주파수와 전원 배선 및 출력 신호선에 흐르는 전류량의 관계를 도시한 도면
* 도면의 주요 부분에 대한 부호의 설명 *
TR1 : p채널 MOS 트랜지스터 TR2 : n채널 MOS 트랜지스터
1 : 드라이버 회로 2 : 수신기회로
3 : 클록 발생회로 4 : 금속 배선
5 : 기능 블록 11 : 전원 배선
12 : 제 1 콘택트 13 : 접지 배선
14 : 제 2 콘택트 15 : 제 1 출력 신호선
16 : 제 3 콘택트 17 : 제 4 콘택트
18 : 제 2 출력 신호선 19 : 입력 신호선
20 : 게이트 전극 21 : 제 5 콘택트
22 : 제 6 콘택트
본 발명은 상기 사실에 기초하여 이루어진 것으로서 그 기술적 사상은 CMOS 인버터에 있어서 전자가 콘택트로부터 배선으로 유출되는 개소에는 전류가 단방향으로 흐르는 영역을 설치하지 않도록 하는 것이다.
즉 CMOS 인버터의 출력 신호선의 분기점을 n채널 MOS 트랜지스터의 드레인 콘택트 부위로 가져 옴으로써 전자가 드레인 콘택트로부터 출력 신호선으로 유출되는 배선 영역을 실질적으로 없앤 것이다.
구체적으로는 본 발명에 관한 CMOS 인버터는 p채널 MOS 트랜지스터 및 n채널 MOS 트랜지스터로 이루어지며, p채널 MOS 트랜지스터의 소스 영역과 제 1 콘택트를 개재하여 접속되어 있는 전원 배선과, n채널 MOS 트랜지스터의 소스 영역과 제 2 콘택트를 개재하여 접속되어 있는 접지 배선과, 일단이 상기 p채널 MOS 트랜지스터의 드레인 영역과 제 3 콘택트를 개재하여 접속되고, 타단이 상기 n채널 MOS 트랜지스터의 드레인 영역과 제 4 콘택트를 개재하여 접속되어 있는 제 1 출력 신호선과, 일단이 상기 제 4 콘택트에 접속되어 있고, 타단이 인버터 출력단을 향하여 연장되는 제 2 출력 신호선을 구비하고 있다.
본 발명에 관한 CMOS 인버터에 의하면 인버터 출력단으로부터 제 2 출력 신호선에 유입되는 전류는 제 4 콘택트에 직접 유입되기 때문에, 제 1 출력 신호선에서의 제 4 콘택트의 근방에 존재하는 전자, 나아가서는 금속 원자가 제 1 출력 신호선쪽으로는 이동하지 않으므로 제 1 출력 신호선에서의 제 4 콘택트 근방에서 일렉트로 마이그레이션이 발생되지 않는다. 이 경우, 제 2 출력 신호선에서의 제 4 콘택트 근방에 존재하는 금속 원자는 인버터 출력단을 향하여 이동하지만, 제 2 출력 신호선에서의 제 4 콘택트 근방에서는 p채널 MOS 트랜지스터로부터 인버터 출력단을 향하여 전류가 흐를 때에 인버터 출력단측으로부터 금속 원자가 이동해 오므로 일렉트로 마이그레이션에 기인하는 보이드는 발생하지 않는다.
또 상기 구성의 CMOS 인버터는 표준 셀을 구성하는 서로 접속된 복수의 CMOS 인버터에서의 최종단의 CMOS 인버터 또는 인버터 출력단에 다른 복수의 CMOS 인버터가 병렬로 접속되는 CMOS 인버터에 이용하는 것이 바람직하다.
또 전원 배선에서의 제 1 콘택트와 접속되는 부위의 배선폭은 제 1 콘택트의 직경보다도 큰 것이 바람직하다.
상술한 목적과 본 발명의 특징 및 이점은 첨부 도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
( 실시예 )
( 제 1 실시예 )
이하 본 발명의 제 1 실시예에 관한 CMOS 인버터에 대하여 도 1을 참조하여 설명하기로 한다.
도 1에 도시된 바와 같이, 전원 전압 VDD를 공급하는 전원 배선(11)은 p채널 MOS 트랜지스터(TR1)의 소스에 제 1 콘택트(12)를 개재하여 접속되는 것과 아울러, 접지 전압 VSS를 공급하는 접지 배선(13)은 n채널 MOS 트랜지스터(TR2)의 소스에 제 2 콘택트(14)를 개재하여 접속되어 있다.
제 1 출력 신호선(15)의 일단은 p채널 MOS 트랜지스터(TR1)의 드레인에 제 3 콘택트(16)를 개재하여 접속되어 있는 것과 아울러, 제 1 출력 신호선(15)의 타단은 n채널 MOS 트랜지스터(TR2)의 드레인에 제 4 콘택트(17)를 개재하여 접속되어 있다.
제 2 출력 신호선(18)의 일단은 제 4 콘택트(17)에 접속되어 있는 것과 아울러, 제 2 출력 신호선(18)의 타단은 인버터 출력단을 향하여 연장되어 있고, 상기 인버터 출력단으로부터 출력 신호 Vout이 출력된다.
입력신호 Vin이 입력되는 인버터 입력단으로부터 연장되는 입력 신호선(19)은 2경로로 분기된 후, 제 1 경로는 p채널 MOS 트랜지스터(TR1)의 게이트 전극(20)에 제 5 콘택트(21)를 개재하여 접속되어 있는 것과 아울러, 제 2 경로는 n채널 MOS 트랜지스터(TR2)의 게이트 전극(20)에 제 6 콘택트(22)를 개재하여 접속되어 있다.
전원 배선(11), 접지 배선(13), 제 1 출력 신호선(15), 제 2 출력 신호선 (18) 및 입력 신호선(19)은 구리 또는 구리합금 등의 금속으로 이루어지고, 게이트 전극(20)은 폴리실리콘으로 이루어지며, 제 1, 제 2, 제 3, 제 4, 제 5 및 제 6 콘택트(12, 14, 16, 17, 21, 22)는 텅스텐으로 이루어진다. 전원 배선(11)에서의 제 1 콘택트(12)의 근방부, 접지 배선(13)에서의 제 2 콘택트(14)의 근방부, 제 1 출력 신호선(15) 및 제 2 출력 신호선(18)은 배선폭이 400nm이며, 배선 높이가 500nm로 형성되어 있다. 또 제 1, 제 2, 제 3 및 제 4 콘택트(12, 14, 16, 17)는 콘택트 직경이 400nm이고 콘택트 높이가 700nm로 형성되어 있다. 또 콘택트 직경이란 설계시에 있어서는 정방형의 한변의 길이를 말하지만, 제작후에 있어서는 실질적으로 직경에 상당한다.
입력신호 Vin이 하이일 때에는 p채널 MOS 트랜지스터(TR1)는 오프가 되는 한편, n채널 MOS 트랜지스터(TR2)는 온이 되므로 출력 신호 Vout은 로우가 된다. 이에 대하여 입력신호 Vin이 로우일 때에는 p채널 MOS 트랜지스터(TR1)는 온이 되는 한편, n채널 MOS 트랜지스터(TR2)는 오프가 되므로 출력 신호 Vout은 하이가 된다.
출력 신호 Vout이 로우에서 하이로 변화하는 순간에는 전류가 화살표 E로 나타내는 바와 같이 제 1 출력 신호선(15)에서 제 3 콘택트(16)로부터 제 4 콘택트 (17)를 향하여 흐른 후, 제 2 출력 신호선(18)에서 제 4 콘택트(17)로부터 인버터 출력단을 향하여 흐른다. 또 출력 신호 Vout이 하이에서 로우로 변화하는 순간에는 전류가 제 2 출력 신호선(18)으로부터 제 1 출력 신호선(15)을 경유하지 않고 제 4 콘택트(17)로 유입된다.
도 1에서 점선으로 표시된 각 화살표는 전자의 이동 방향을 나타낸다.
출력 신호 Vout이 하이에서 로우로 변화하는 순간에는 전자가 제 2 출력 신호선(18)에서 제 4 콘택트(17)로부터 인버터 출력단측을 향하여 이동하지만, 제 2 출력 신호선(18)에는 양방향으로 전류가 흐르므로 제 2 출력 신호선(18)에서의 제 4 콘택트(17)의 근방에서 일렉트로 마이그레이션에 기인하는 보이드는 발생되지 않는다.
출력 신호 Vout이 로우에서 하이로 변화하는 순간에는 전자가 제 1 출력 신호선(15)에서 제 4 콘택트(17)로부터 제 3 콘택트(16)로 향하여 이동하지만, 전자의 이동에 수반하여 유동하는 금속 원자는 제 3 콘택트(16)에 의해 유동이 저지되는 것과 아울러, 제 2 출력 신호선(18)으로부터 금속 원자가 보충되므로 제 1 출력 신호선(15)에서의 제 4 콘택트(17) 근방에서도 일렉트로 마이그레이션에 기인하는 보이드는 발생되지 않는다.
또 전원 배선(11)에서의 제 1 콘택트(12)의 근방에서는 종래와 마찬가지로 일렉트로 마이그레이션이 발생되지만, 이 경우에는 전원 배선(11)에서의 제 1 콘택트(12) 근방부의 배선폭을 크게 함으로써 보이드의 발생을 방지할 수 있다. 전원 배선(11)에서의 제 1 콘택트(12)의 근방부의 배선폭을 크게 해도 전원 배선(11)에서는 전압 변동이 없으므로 신호 지연의 문제는 발생되지 않는다.
또 제 1 실시예에서는 전원 배선(11), 접지 배선(13), 제 1 출력 신호선 (15), 제 2 출력 신호선(18) 및 입력 신호선(19) 등의 금속 배선은 구리 또는 구리합금이었으나, 그 대신 알루미늄 또는 알루미늄 합금이어도 된다. 또 금속 배선의 배선폭의 미세화 또는 신호의 고주파수화에 따라 평균 전류밀도의 증가가 진행되면 알루미늄, 알루미늄 합금, 구리 또는 구리합금 이외의 금속으로 된 금속 배선에 있어서도 일렉트로 마이그레이션이 발생될 것으로 예상되므로 금속 배선을 구성하는 금속의 종류는 한정되지 않는다.
또 CMOS 인버터를 기본 셀로 하여 표준 셀을 설계하는 경우, CMOS 인버터의 구성은 통상 도 7에 도시된 바와 같은 구조가 되지만, CMOS 인버터의 배치 장소에 따라서는 CMOS 인버터의 금속 배선의 레이아웃을 변경하는 일도 있을 수 있다. 즉 도 7에서의 출력 신호선(105)의 분기점(105b)이 도 1과 같이 n채널 MOS 트랜지스터 (TR2)의 드레인 콘택트(제 4 콘택트(104))의 근방에 레이아웃되는 경우도 있을 수 있다.
그러나 이와 같은 금속 배선의 레이아웃의 변경은 CMOS 인버터의 배치상태에 따라 결정되는 것으로서, 일렉트로 마이그레이션을 방지하기 위해 실행되는 것은 아니다. 더구나 이와 같은 금속 배선의 레이아웃의 변경은 CMOS 인버터를 기본 셀로 하고, 또 LSI의 설계에 이용되는 표준 셀에서의 최종단의 CMOS 인버터 또는 팬 아웃수가 많은 CMOS 인버터를 그 배치 장소와 관계없이 제 1 실시예와 같은 구성으로 한다는 기술적 사상과는 전혀 다른 것이다.
( 제 2 실시예 )
이하 본 발명의 제 2 실시예에 관한 표준 셀에 대하여 도 2 및 도 3을 참조하여 설명하기로 한다.
제 1 실시예에서 설명한 CMOS 인버터는 LSI의 설계에서 사용되는 모든 CMOS 인버터에 반드시 적용할 필요는 없다. 통상 LSI의 레이아웃 설계는 표준적인 기능 회로블록을 표준 셀로서 등록해 두고, 복수의 표준 셀을 조합하여 행해지는 것이 보통이다. 그리고 표준 셀을 구성하는 기본 셀이 되는 것이 CMOS 인버터이다.
CMOS 인버터가 표준 셀의 어디에 사용되는가에 따라 CMOS 인버터에 흐르는 전류 밀도가 다르므로, 본 발명에 관한 CMOS 인버터를 표준 셀의 어느 위치에 사용할 것인지는 본 발명의 목적인 일렉트로 마이그레이션의 방지라는 관점에서 중요하다.
이하 표준 셀 내에 본 발명의 CMOS 인버터가 배치된 구성을 제 2 실시예로서 설명하기로 한다.
도 2는 제 1 표준 셀로서의 드라이버 회로(1)의 출력단과, 제 2 표준 셀로서의 수신기회로(2)의 입력단이 접속된 회로 구성을 도시한다.
드라이버 회로(1)는 복수개, 예를 들면 3개의 CMOS 인버터가 직렬로 접속되어 있고, 전단측의 CMOS 인버터로부터 후단측의 CMOS 인버터를 향하여 차례로 대형화되어 있다. 이와 같이 CMOS 인버터를 차례로 대형화함으로써 최종단의 CMOS 인버터를 수신기회로(2)를 구동할 수 있을 정도로 대형화할 수 있다. 이런 이유로 최종단의 CMOS 인버터의 인버터 출력단으로부터 연장되는 금속 배선은 CMOS 인버터끼리 접속하는 금속 배선에 비하여 배선 길이가 길고 배선폭이 크므로, 최종단의 CMOS 인버터의 출력 신호가 하이에서 로우로 변화하는 순간에는 출력 신호선으로부터 최종단의 CMOS 인버터의 n채널 MOS 트랜지스터로 대전류가 유입된다.
수신기회로(2)는 입력단에 접속된 제 1 CMOS 인버터의 인버터 출력단에 다수의 제 2 CMOS 인버터가 병렬로 접속되어 있다. 이와 같이 제 1 CMOS 인버터의 팬 아웃수가 많은 경우에는 제 1 CMOS 인버터의 인버터 출력단으로부터 연장되는 금속 배선에 있어서는 배선 길이가 길고, 부하 게이트 용량이 크다. 이런 이유로 제 1 CMOS 인버터의 출력 신호가 하이에서 로우로 변화하는 순간에는 제 1 CMOS 인버터의 n채널 MOS 트랜지스터에 대전류가 유입된다.
도 3은 H형상의 클록 트리 구조를 도시하며, 제 3의 표준 셀로서의 클록신호 발생회로(3)로부터 금속 배선(4)이 대칭으로 연장되어 있고, 금속 배선(4)의 각 출력단에는 기능 블록(5)이 각각 접속되어 있다. 금속 배선(4)을 대칭으로 형성하면 각 기능 블록(5)에 도달하는 클록신호의 지연시간에 편차가 없어지므로 클록 스큐가 저감된다. 이와 같이 클록신호 발생회로(3)로부터 트리구조의 금속 배선(4)이 연장되는 경우에도 클록신호 발생회로(3)의 최종단의 CMOS 인버터의 출력 신호가 하이에서 로우로 변화하는 순간에 최종단의 CMOS 인버터의 n채널 MOS 트랜지스터에 대전류가 유입된다.
그런데 상술한 바와 같이 복수개의 CMOS 인버터가 직렬로 접속되어 있는 표준 셀에서의 최종단의 CMOS 인버터의 출력 신호선 또는 인버터 출력단에 복수의 CMOS 인버터가 접속되어 팬 아웃수가 많은 CMOS 인버터의 출력 신호선에는 대전류가 흐르므로 일렉트로 마이그레이션이 발생되기 쉽지만, 본 발명에 관한 CMOS 인버터를 채용하면 일렉트로 마이그레이션에 기인하는 보이드의 발생을 방지할 수 있다.
( 제 3 실시예 )
이하 본 발명의 제 3 실시예에 관한 CMOS 인버터에 대하여 도 4를 참조하여 설명하기로 한다.
제 3 실시예는 제 1 실시예에 대하여 제 1 출력 신호선(15)과 제 2 출력 신호선(18)의 접속관계가 다를 뿐이며, 다른 구성은 같으므로 동일한 요소에 대해서는 도 1과 동일 부호를 붙임으로써 설명을 생략하기로 한다.
제 3 실시예의 특징으로서 제 2 출력 신호선(18)의 일단은 제 1 출력 신호선 (15)에서의 제 4 콘택트(17)의 근방에 접속되어 있고, 제 2 출력 신호선(18)의 타단은 인버터 출력단을 향하여 연장되어 있다. 이런 이유로 인버터 출력단으로부터 흘러 오는 전류가 제 1 출력 신호선(15)에 실질적으로 흐르는 일 없이 제 4 콘택트 (17)로 유입된다.
출력 신호 Vout이 로우에서 하이로 변화하는 순간에는 화살표 F로 표시된 바와 같이 전류가 제 1 출력 신호선(15)에서 제 3 콘택트(16)에서 제 4 콘택트(17)를 향하여 흐른 후, 제 1 출력 신호선(15)에서의 제 4 콘택트(17) 근방으로부터 제 2 출력 신호선(18)으로 흐른다. 또 출력 신호 Vout이 하이에서 로우로 변화하는 순간에는, 전류가 제 2 출력 신호선(18)으로부터 제 1 출력 신호선(15)을 실질적으로 경유하지 않고 제 4 콘택트(17)로 흐른다.
도 4에서도 점선으로 표시하는 각 화살표는 전자의 이동방향을 나타낸다.
출력 신호 Vout이 하이에서 로우로 변화하는 순간에는 전자가 제 2 출력 신호선(18)에서 제 4 콘택트(17)로부터 인버터 출력단측을 향하여 이동하지만, 제 2 출력 신호선(18)에는 양방향으로 전류가 흐르므로 제 2 출력 신호선(18)에서의 제 4 콘택트(17) 근방에서는 일렉트로 마이그레이션에 기인하는 보이드는 발생되지 않는다.
출력 신호 Vout이 로우에서 하이로 변화하는 순간에는 전자가 제 1 출력 신호선(15)에서 제 4 콘택트(17)의 근방으로부터 제 3 콘택트(16)를 향하여 이동하지만, 전자의 이동에 따라 유동하는 금속 원자는 제 3 콘택트(16)에 의해 유동이 저지되는 것과 아울러, 제 2 출력 신호선(18)으로부터 금속 원자가 보충되므로 제 1 출력 신호선(15)에서의 제 4 콘택트(17)의 근방에서도 일렉트로 마이그레이션에 기인하는 보이드는 발생되지 않는다.
본 발명에 관한 CMOS 인버터가 고밀도화 또는 고속화된 LSI에 이용되는 경우에도 CMOS 인버터의 금속 배선에서 일렉트로 마이그레이션의 발생이 없기 때문에 신뢰성이 높은 CMOS 인버터를 실현할 수 있고, 나아가서는 신뢰성이 높은 LSI를 제공할 수 있다.
또 본 발명에 관한 CMOS 인버터를, 서로 접속된 복수의 CMOS 인버터로 구성되는 표준 셀에서의 최종단의 CMOS 인버터 또는 인버터 출력단에 다른 복수의 CMOS 인버터가 병렬로 접속된 CMOS 인버터에 이용함으로써, 일렉트로 마이그레이션이 발생되지 않고 신뢰성이 높은 표준 셀을 실현할 수 있다.
상술한 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 첨부된 특허청구의 범위에 개시된 본 발명의 사상과 범위를 통해 각종 수정, 변경, 대체 및 부가가 가능할 것이다.
Claims (7)
- p채널 MOS 트랜지스터 및 n채널 MOS 트랜지스터로 이루어지는 CMOS 인버터에 있어서,상기 p채널 MOS 트랜지스터의 소스 영역과 제 1 콘택트를 개재하여 접속되어 있는 전원 배선과,상기 n채널 MOS 트랜지스터의 소스영역과 제 2 콘택트를 개재하여 접속되어 있는 접지 배선과,일단이 상기 p채널 MOS 트랜지스터의 드레인 영역과 제 3 콘택트를 개재하여 접속되어 있고, 타단이 상기 n채널 MOS 트랜지스터의 드레인 영역과 제 4 콘택트를 개재하여 접속되어 있는 제 1 출력 신호선과,일단이 상기 제 4 콘택트에 접속되어 있고, 타단이 인버터 출력단을 향하여 연장되는 제 2 출력 신호선을 구비하는 것을 특징으로 하는 CMOS 인버터.
- 서로 접속된 복수의 CMOS 인버터로 구성되는 표준 셀에 있어서,상기 복수의 CMOS 인버터 중 최종단의 CMOS 인버터에 제 1항 기재의 CMOS 인버터가 이용되는 것을 특징으로 하는 표준 셀.
- 서로 접속된 복수의 CMOS 인버터로 구성되는 표준 셀에 있어서,상기 복수의 CMOS 인버터 중 인버터 출력단에 다른 복수의 CMOS 인버터가 병렬로 접속되는 CMOS 인버터에 제 1항 기재의 CMOS 인버터가 이용되는 것을 특징으로 하는 표준 셀.
- 제 1항에 있어서,상기 전원 배선에서의 상기 제 1 콘택트와 접속되는 부위의 배선폭은 상기 제 1 콘택트의 직경보다도 큰 것을 특징으로 하는 CMOS 인버터.
- 제 1항에 있어서,상기 접지 배선에서의 상기 제 2 콘택트와 접속되는 부위의 배선폭은 상기 제 2 콘택트의 직경과 거의 같은 것을 특징으로 하는 CMOS 인버터.
- 제 1항에 있어서,상기 제 1 출력 신호선 및 제 2 출력 신호선은 구리 또는 구리합금으로 이루어지는 것을 특징으로 하는 CMOS 인버터.
- p채널 MOS 트랜지스터 및 n채널 MOS 트랜지스터로 이루어지는 CMOS 인버터에 있어서,상기 p채널 MOS 트랜지스터의 소스 영역과 제 1 콘택트를 개재하여 접속되는 전원 배선과,상기 n채널 MOS 트랜지스터의 소스 영역과 제 2 콘택트를 개재하여 접속되는 접지 배선과,일단이 상기 p채널 MOS 트랜지스터의 드레인 영역과 제 3 콘택트를 개재하여 접속되고, 타단이 상기 n채널 MOS 트랜지스터의 드레인 영역과 제 4 콘택트를 개재하여 접속되는 제 1 출력 신호선과,일단이 상기 제 1 출력 신호선에서의 상기 제 4 콘택트의 근방에 접속되고, 타단이 인버터 출력단을 향하여 연장되는 제 2 출력 신호선을 구비하며,상기 인버터 출력단으로부터 흘러 오는 전류는 상기 제 1 출력 신호선에 실질적으로 흐르지 않고 상기 제 4 콘택트로 유입되는 것을 특징으로 하는 CMOS 인버터.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP???11-119290 | 1999-04-27 | ||
| JP11929099A JP3160586B2 (ja) | 1999-04-27 | 1999-04-27 | Ｃｍｏｓインバータ及びそれを用いたスタンダードセル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000067736A true KR20000067736A (ko) | 2000-11-25 |
| KR100316426B1 KR100316426B1 (ko) | 2001-12-12 |
Family
ID=14757756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990019142A KR100316426B1 (ko) | 1999-04-27 | 1999-05-27 | 시모스 인버터 및 그것을 이용한 표준 셀 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6252427B1 (ko) |
| EP (1) | EP1049166B1 (ko) |
| JP (1) | JP3160586B2 (ko) |
| KR (1) | KR100316426B1 (ko) |
| DE (1) | DE69941423D1 (ko) |
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- 1999-06-15 US US09/333,048 patent/US6252427B1/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| JP3160586B2 (ja) | 2001-04-25 |
| EP1049166A3 (en) | 2004-10-20 |
| KR100316426B1 (ko) | 2001-12-12 |
| JP2000311952A (ja) | 2000-11-07 |
| EP1049166B1 (en) | 2009-09-16 |
| DE69941423D1 (de) | 2009-10-29 |
| US6252427B1 (en) | 2001-06-26 |
| EP1049166A2 (en) | 2000-11-02 |
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| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
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