JP2001189095A - リダンダンシー回路 - Google Patents

Abstract

(57)【要約】 【課題】 レイアウト面積を小さくすると共にアクセス
の遅れを低減するリダンダンシ回路を提供する。 【解決手段】 入力端にアドレスデコード信号線１Ａ、
１Ｂ及び１Ｃが接続され出力端にリダンダンシーセル選
択信号線が接続されたリダンダンシー選択回路２Ａ、２
Ｂ及び２Ｃから、３入力ＮＡＮＤゲート５に複数の前記
リダンダンシー選択信号線が複数本ずつ共通化され、Ｎ
ＡＮＤゲート５の入力端に接続されて、リダンダンシー
セル選択信号を出力する。そして、ＮＡＮＤゲート５に
入力する１本のリダンダンシーセル選択信号線３０Ｂに
のみヒューズ７Ｂが接続され、ヒューズ７Ｂの他端は接
地されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
生じた不良メモリセルをリダンダンシーセルに置き換え
るリダンダンシー回路に関し、特に、チップ面積占有率
の低減及びアクセスの高速化を図ったリダンダンシー回
路に関する。

【０００２】

【従来の技術】一般に、メモリ製品において、メモリセ
ル不良を救済するために、リダンダンシー（redundanc
y）回路（冗長回路）を使用して、不良メモリセルをリ
ダンダンシーセルへ置き換えることが行われている。こ
れは、半導体記憶装置等の回路内に遮断可能なヒューズ
を設けて、部分的な欠陥が生じた際に、そのヒューズを
レーザ光の照射により切断し、欠陥を有する素子又はセ
ル等を電気的に切り離して装置を救済する方法である。

【０００３】このような技術として、欠陥部分を冗長構
成に置き換えるヒューズプログラム回路のチップ面積占
有率の低減を図った半導体記憶装置が特開平９−９１９
９２号公報に開示されている（従来例１）。この公報に
よれば、半導体記憶装置は、データ線の選択に使用する
アドレス信号のプリデコード信号毎に、それをどのメモ
リマットで冗長データ線への置き換えに利用するかがメ
モリマット単位でプログラムされ、プログラムされたメ
モリマットが選択される状態に呼応して出力が第１の状
態にされる第１のヒューズプログラム回路と、この第１
のヒューズプログラム回路にプログラムされた状態をど
の冗長データ線の選択信号に反映されるかがプログラム
される第２のヒューズプログラム回路と、夫々の理論回
路へのプリデコード信号の伝達経路に配置され、第１の
ヒューズプログラムが第１の状態にされ、且つ、第２の
ヒューズプログラム回路によって選ばれることにより、
情報伝達可能に制御されるゲート手段とを有している。
第１のヒューズプログラム回路にプログラムされたアド
レスをいずれの冗長データ線の選択信号で救済するかは
第２のヒューズプログラム回路のプログラム状態によっ
て決定される。これにより、冗長データ信号線系毎に第
１のヒューズプログラム回路を設けて救済回路を構成す
る場合に比べてヒューズの必要個数を減少させることが
できる。

【０００４】また、以下に示すリダンダンシー回路も公
知である（従来例２）。図６は従来例２のリダンダンシ
ー回路を示す回路図である。図６に示すように、従来例
２のリダンダンシー回路は、アドレスデコード信号線１
０１Ａ、１０１Ｂ及び１０１Ｃが夫々リダンダンシー選
択回路１０２Ａ、１０２Ｂ及び１０２Ｃの入力端に接続
されている。このリダンダンシー回路は、各８個のリダ
ンダンシー選択回路１０２Ａ、１０２Ｂと、４個のリダ
ンダンシー選択回路１０２Ｃとを有し、リダンダンシー
選択回路１０２Ａ、１０２Ｂ及び１０２Ｃの各アドレス
デコード信号線１０１Ａ、１０１Ｂ及び１０１Ｃを組み
合わせることにより２５６の本セルを選択することがで
きる（８×８×４＝２５６通り）。

【０００５】アドレスデコード信号線１０１Ａ、１０１
Ｂ及び１０１Ｃは各リダンダンシー選択回路の入力端に
接続され、各リダンダンシー選択回路の出力端にリダン
ダンシーセル選択信号線１０３Ａ、１０３Ｂ及び１０３
Ｃが接続されている。そして、８つのリダンダンシー選
択回路１０２Ａの各リダンダンシーセル選択信号線１０
３Ａ、８つのリダンダンシー選択回路１０２Ｂの各リダ
ンダンシーセル選択信号線１０３Ｂ及び４つのリダンダ
ンシー選択回路１０２Ｃの各リダンダンシーセル選択信
号線１０３Ｃが夫々１本のリダンダンシーセル選択信号
線１３０Ａ、１３０Ｂ及び１３０Ｃに共通化されて接続
され、これらの３本のリダンダンシーセル選択信号線１
３０Ａ、１３０Ｂ及び１３０Ｃが３入力ＮＡＮＤゲート
１０５の入力端に接続されている。更に、３入力ＮＡＮ
Ｄゲート１０５の出力端にインバータ１１３を介してリ
ダンダンシーセル信号線１０６が接続されている。そし
て、リダンダンシーセル選択信号線１３０Ａ、１３０Ｂ
及び１３０Ｃには夫々接続配線１０４Ａ、１０４Ｂ及び
１０４Ｃが接続され、これらの接続配線がヒューズ領域
１０７の夫々ヒューズ１０７Ａ、１０７Ｂ及び１０７Ｃ
の一端に接続されており、ヒューズ１０７Ａ、１０７Ｂ
及び１０７Ｃの他端はＧＮＤに接続されている。

【０００６】次に、リダンダンシー選択回路１０２Ａ、
１０２Ｂ及び１０２Ｃについて更に詳しく説明する。図
７は、リダンダンシー選択回路の構成を示す回路図であ
る。なお、このようなリダンダンシー選択回路は半導体
メモリ等で使用されている公知のヒューズ回路である。

【０００７】図７に示すように、リダンダンシー選択回
路は、ＮチャネルＭＯＳ（Metal Oxide Semiconducto
r）トランジスタ９ａとＰチャネルＭＯＳトランジスタ
９ｂとから構成されるトランスミッションゲート９を有
し、このトランスミッションゲート９のトランジスタの
ソース・ドレインである入力及び出力に夫々入力信号線
１０及び出力信号線１１が接続されている。そして、こ
のリダンダンシー選択回路は、トランスミッションゲー
ト９のオン・オフを決定するヒューズ８を有している。
ヒューズ８は、その一端はＶＤＤに接続され、他端は抵
抗１４を介してＧＮＤに接続されており、ヒューズ８と
抵抗１４との接続点１５は直列に接続されたインバータ
１６ａ及びインバータ１６ｂを介してトランスミッショ
ンゲート９のＰチャネルＭＯＳトランジスタ９ｂのゲー
トに接続されると共に、更にインバータ２２を介してＮ
チャネルＭＯＳトランジスタ９ａのゲートに接続されて
いる。また、接続点１５には、ソース・ドレインがＧＮ
Ｄに共通接続されて容量素子を構成するＮチャネルＭＯ
Ｓトランジスタ１７のゲートが接続されており、接続点
１５とＧＮＤとの間には、２つのＮチャネルトランジス
タ１８が直列に接続されている。この２つのＮチャネル
ＭＯＳトランジスタ１８の両ゲートはインバータ１６ａ
の出力側の接続点１９に接続されている。また、接続点
１９には、ソース・ドレインがＶＤＤに接続されて容量
素子を構成しているＰチャネルＭＯＳトランジスタ２０
のゲートが接続されている。更に、接続点１９とＶＤＤ
との間には抵抗２１が接続されている。このように構成
されたリダンダンシー選択回路は、ヒューズ８を切断す
ることにより、トランスミッションゲート９がオンにな
り、入力信号線１０と出力信号線１１とが導通する。ま
た、リダンダンシー選択回路には、高抵抗素子及び容量
素子等が接続されることにより、電源投入時にも安定動
作が可能なように構成されている。

【０００８】図６に示す全てのリダンダンシー選択回路
１０２Ａ、１０２Ｂ及び１０２Ｃはこのように構成され
ており、リダンダンシー選択回路１０２Ａ、１０２Ｂ及
び１０２Ｃは、入力信号線１０に夫々アドレスデコード
信号線１０１Ａ、１０１Ｂ及び１０１Ｃが接続されてお
り、出力信号線１１に夫々リダンダンシーセル選択信号
線１０３Ａ、１０３Ｂ及び１０３Ｃが接続されている。

【０００９】次に、リダンダンシー回路の動作について
説明する。本セルの特定のアドレスのセルを選択する場
合は、４本のアドレスデコード信号線１０１Ｃのうちの
特定の１本のアドレスデコード信号線１４１ｃをＨｉｇ
ｈレベルとし、更に８本のアドレスデコード信号線１０
１Ａのうち１本のアドレスデコード信号線１４１ａ及び
８本のアドレスデコード信号線１０１Ｂのうち１本のア
ドレスデコード信号線１４１ｂをＨｉｇｈレベルとし
て、特定のアドレスのセルを選択する。本セルの各セル
が全て良品である場合は、リダンダンシー選択回路１０
２Ａ、１０２Ｂ及び１０２Ｃは全て非導通状態であり、
リダンダンシーセル信号線１０６は選択されない。この
場合は、ＮＡＮＤゲート１０５の入力端はヒューズ１０
７Ａ、１０７Ｂ及び１０７Ｃにより接地され、ＧＮＤに
固定される。これにより、３入力ＮＡＮＤゲート１０５
のリダンダンシーセル信号線１０６はＬｏｗレベル（非
選択）に固定される。

【００１０】一方、前記本セルに不良セルが存在する場
合、その不良セルを選択するアドレスデコード信号線１
４１ａに接続されたリダンダンシー選択回路１４２ａの
ヒューズ８を切断し、更に、アドレスデコード信号線１
４１ｂ及び１４１ｃに接続された夫々リダンダンシー選
択回路１４２ｂ及び１４２ｃのヒューズ８を切断する。
更に、ヒューズ１０７Ａ、１０７Ｂ及び１０７Ｃを切断
する。このようにして、リダンダンシー選択回路１０２
Ａ、１０２Ｂ及び１０２Ｃの各群の中から夫々一つずつ
のリダンダンシー選択回路１４２ａ、１４２ｂ及び１４
２ｃのヒューズ８が切断されると、トランスミッション
ゲート９がオンとなるため、そのリダンダンシー選択回
路１４２ａ、１４２ｂ及び１４２ｃが導通状態となり、
リダンダンシーセル選択信号線１３０Ａ、１３０Ｂ及び
１３０Ｃが全てＨｉｇｈとなって、３入力ＮＡＮＤゲー
ト１０５からＬｏｗが出力され、インバータ１１３によ
り反転されてリダンダンシーセル選択信号線１０６にＨ
ｉｇｈレベルの信号が出力される。これにより、前記特
定のアドレスが選択された場合は、本セルではなく、リ
ダンダンシーセルが選択される。

【００１１】

【発明が解決しようとする課題】しかしながら、従来例
１の第１のヒューズプログラム回路は、プリデコード信
号の数とメモリマットの数との積に等しい数のヒューズ
を有し、第２のヒューズプログラム回路は、プリデコー
ド信号の数の２倍の数のヒューズを有している。また、
従来例２のリダンダンシー回路は、リダンダンシーセル
選択信号線１３０Ａ、１３０Ｂ及び１３０Ｃに夫々ヒュ
ーズ１０７Ａ、１０７Ｂ及び１０７Ｃが接続されてい
る。このように、従来例１及び従来例２のリダンダンシ
ー回路はヒューズの本数が多いため、レイアウト面積の
増大を招き、更に、リダンダンシーセル（回路）を使用
する場合には、アクセス（スピード）の遅れを生じると
いう問題点がある。

【００１２】例えば、ＳＲＡＭにおいて、図６に示す従
来例２のリダンダンシー回路を使用する場合、リダンダ
ンシーセル選択信号線１３０Ａ、１３０Ｂ及び１３０Ｃ
に夫々接続する接続配線１０４Ａ、１０４Ｂ及び１０４
Ｃを有し、これが夫々ヒューズ領域１０７のヒューズ１
０７Ａ、１０７Ｂ及び１０７Ｃに接続されているが、ヒ
ューズの配置にはレイアウト上の制限があるため、これ
らの接続配線１０４Ａ、１０４Ｂ及び１０４Ｃの配線長
が長くなって、配線に大きな配線容量が付く。ヒューズ
の配置にレイアウト上の制限があるのは、ヒューズをレ
ーザビーム等によって切断することにより、ヒューズを
形成している材料に混入されたヒ素又はボロン等が発生
するため、ヒューズを他の回路から所定の距離を持って
配置して、ヒューズの切断によって生じるヒ素又はボロ
ン等から他の回路を保護するためである。従って、ヒュ
ーズを接続するための配線が引き回され、アクセスに対
して悪影響を及ぼしてしまうという問題点がある。

【００１３】本発明はかかる問題点に鑑みてなされたも
のであって、レイアウト面積を小さくすると共にアクセ
スの遅れを低減することができるリダンダンシー回路を
提供することを目的とする。

【００１４】

【課題を解決するための手段】本発明に係るリダンダン
シー回路は、半導体装置内に生じた不良セルをリダンダ
ンシーセルに置き換えるリダンダンシー回路において、
入力端にアドレスデコード信号線が接続され出力端にリ
ダンダンシーセル選択信号線が接続されたリダンダンシ
ー選択回路と、複数の入力端を有し複数の前記リダンダ
ンシー選択信号線が複数本ずつ前記各入力端に接続され
リダンダンシーセル選択信号を出力するＮＡＮＤゲート
と、前記リダンダンシー選択信号線の一部又は一つと接
地との間に接続された第１のヒューズと、を有すること
を特徴とする。

【００１５】本発明に係る他のリダンダンシー選択回路
は、半導体装置内に生じた不良セルをリダンダンシーセ
ルに置き換えるリダンダンシー回路において、入力端に
アドレスデコード信号線が接続され出力端にリダンダン
シーセル選択信号線が接続されたリダンダンシー選択回
路と、複数の入力端を有し複数の前記リダンダンシー選
択信号線が複数本ずつ前記各入力端に接続されリダンダ
ンシーセル選択信号を出力するＮＯＲゲートと、前記リ
ダンダンシー選択信号線の一部又は一つと電源との間に
接続された第１のヒューズと、を有することを特徴とす
る。

【００１６】本発明においては、ＮＡＮＤゲート又はＮ
ＯＲゲートに入力するリダンダンシー選択信号線の一部
又は一つにのみ第１ヒューズを接続し、従来よりも第１
のヒューズの個数を減らすことにより、第１のヒューズ
を切断する際に発生する不純物から他の素子を保護する
ために長い配線長を有する第１のヒューズを接続するた
めの配線数を減らして、リダンダンシー回路のレイアウ
トを縮小すると共に、リダンダンシーセル選択時のアク
セス遅延を回避することができる。

【００１７】本発明に係る他のリダンダンシー回路は、
半導体装置内に生じた不良セルをリダンダンシーセルに
置き換えるリダンダンシー回路において、入力端にアド
レスデコード信号線が接続され出力端にリダンダンシー
セル選択信号線が接続されたリダンダンシー選択回路
と、複数の入力端を有し複数の前記リダンダンシー選択
信号線が複数本ずつ前記各入力端に接続されリダンダン
シーセル選択信号を出力するＮＡＮＤゲートと、前記Ｎ
ＡＮＤゲートの入力端に接続された第２の選択回路とを
有し、前記第２の選択回路は、第３のヒューズを有して
いて、この第３のヒューズが導通状態の場合にロウを出
力し、前記第３のヒューズの切断によりハイを出力する
ことを特徴とする。

【００１８】本発明に係る他のリダンダンシー回路は、
半導体装置内に生じた不良セルをリダンダンシーセルに
置き換えるリダンダンシー回路において、入力端にアド
レスデコード信号線が接続され出力端にリダンダンシー
セル選択信号線が接続されたリダンダンシー選択回路
と、複数の入力端を有し複数の前記リダンダンシー選択
信号線が複数本ずつ前記各入力端に接続されリダンダン
シーセル選択信号を出力するＮＯＲゲートと、前記ＮＯ
Ｒゲートの入力端に接続された第２の選択回路とを有
し、前記第２の選択回路は、第３のヒューズを有してい
て、この第３のヒューズが導通状態の場合にハイを出力
し、前記第３のヒューズの切断によりロウを出力するこ
とを特徴とする。

【００１９】また、前記リダンダンシー選択回路は、ト
ランスミッションゲートを有し、前記トランスミッショ
ンゲートのオン・オフにより前記リダンダンシー選択回
路の導通又は非導通を選択することができる。

【００２０】更に、前記リダンダンシー選択回路は、前
記トランスミッションゲートのオン・オフを決定する第
２のヒューズを有してもよい。

【００２１】更にまた、前記トランスミッションゲート
のオン・オフは制御信号により選択されてもよい。

【００２２】

【発明の実施の形態】以下、本発明の実施例について添
付の図面を参照して具体的に説明する。図１は、本実施
例のリダンダンシー回路を示す回路図である。なお、図
１は、便宜上、リダンダンシー回路を簡略化して示した
ものである。本実施例はヒューズの接続先がＮＡＮＤゲ
ート５であることを利用し、ヒューズの数を減らすこと
により、アクセスを改善し、レイアウト面積を縮小させ
るものである。

【００２３】図１に示すように、本実施例のリダンダン
シー回路は、複数のリダンダンシー選択回路２Ａ、２Ｂ
及び２Ｃを有し、アドレスデコード信号線１Ａ、１Ｂ及
び１Ｃが夫々リダンダンシー選択回路２Ａ、２Ｂ及び２
Ｃの入力端に接続され、アドレスデコード信号を夫々リ
ダンダンシー選択回路２Ａ、２Ｂ及び２Ｃに入力する。
本実施例では、リダンダンシー選択回路２Ａ、２Ｂは各
８個、リダンダンシー選択回路２Ｃは４個となってい
る。従って、アドレスデコード信号線１Ａ、１Ｂを各８
本、アドレスデコード信号線１Ｃを４本有し、これらの
信号線を組み合わせることにより本セル（リダンダンシ
ーセル以外のセル）を２５６通り、選択可能になってい
る（８×８×４＝２５６通り）。この構成は従来例２と
同様であって、本実施例のリダンダンシー回路は、８本
のアドレスデコード信号線１Ａ、８本のアドレスデコー
ド信号線１Ｂ及び４本のアドレスデコード信号線１Ｃの
いずれか各１本を選択することにより、２５６通りのア
ドレスを選択することができる。

【００２４】そして、各リダンダンシー選択回路２Ａ、
２Ｂの出力端に接続されたリダンダンシーセル選択信号
線３Ａ、３Ｂの各８本及びリダンダンシー選択回路２Ｃ
の出力端に接続されたリダンダンシーセル選択信号線３
Ｃの４本が夫々１本のリダンダンシーセル選択信号線３
０Ａ、３０Ｂ及び３０Ｃに共通化されて接続されてい
る。更に、リダンダンシーセル選択信号線３０Ａ、３０
Ｂ及び３０Ｃは３入力ＮＡＮＤゲート５の入力端に接続
され、３入力ＮＡＮＤゲート５の出力端はインバータ１
３を介してリダンダンシーセル信号線６に接続されてい
る。そして、本実施例のリダンダンシー回路はヒューズ
領域７に一つのヒューズ７Ｂを有し、３入力ＮＡＮＤゲ
ート５の入力端に接続されたリダンダンシーセル選択信
号線３０Ａ、３０Ｂ及び３０Ｃのうち、例えばリダンダ
ンシーセル選択信号線３０Ｂのみに接続配線４Ｂが接続
され、これがヒューズ領域７のヒューズ７Ｂの一端に接
続され、ヒューズ７Ｂの他端はＧＮＤに接続されてい
る。

【００２５】また、図１に示す全てのリダンダンシー選
択回路２Ａ、２Ｂ及び２Ｃの回路構成は、上述した図７
に示すリダンダンシー選択回路の構成と同様である。な
お、このようなリダンダンシー選択回路は半導体メモリ
等で使用されている公知のヒューズ回路である。

【００２６】リダンダンシー選択回路２Ａ、２Ｂ及び２
Ｃは、図７に示すリダンダンシー選択回路の入力信号線
１０が夫々アドレスデコード信号線１Ａ、１Ｂ及び１Ｃ
に接続されており、出力信号線１１が夫々リダンダンシ
ーセル選択信号線３Ａ、３Ｂ及び３Ｃに接続されてい
る。また、入力信号線１０と出力信号線１１との間には
トランスミッションゲート９が配置され、このトランス
ミッションゲートのオン・オフによって入力信号線１０
と出力信号線１１との間が導通状態であるか又は非導通
状態であるかを決定する。また、このリダンダンシー選
択回路２Ａ、２Ｂ及び２Ｃは、トランスミッションゲー
ト９のオン・オフを決めるヒューズ８を有している。な
お、トランスミッションゲート９は、ヒューズ８ではな
く、制御信号によりオン・オフされるものであってもよ
い。

【００２７】以下、本実施例のリダンダンシー回路の動
作について説明する。リダンダンシー回路は、不良とな
った本セルを、リダンダンシーセルに置き換えるための
回路であり、リダンダンシー回路が本セルをリダンダン
シーセルに置き換えるための動作及び目的は、従来例２
と同様である。

【００２８】次に、リダンダンシー回路の動作について
説明する。本セルの特定のアドレスのセルを選択する場
合は、８本のアドレスデコード信号線１Ａのうち１本の
アドレスデコード信号線４１ａ、８本のアドレスデコー
ド信号線１Ｂのうち１本のアドレスデコード信号線４１
ｂ及び４本のアドレスデコード信号線１Ｃのうちの特定
の１本のアドレスデコード信号線４１ｃをＨｉｇｈレベ
ルとして特定のアドレスのセルを選択する。本セルの各
セルが全て良品である場合は、リダンダンシー選択回路
２Ａ、２Ｂ及び２Ｃは全て非導通状態であり、リダンダ
ンシーセル信号線６は選択されない。この場合は、ＮＡ
ＮＤゲート５の入力端に入力するリダンダンシー選択信
号線３０Ａ、３０Ｂ及び３０Ｃのうち、リダンダンシー
セル選択信号線３０Ｂのみがヒューズ７Ｂにより接地さ
れ、ＧＮＤに固定される。これにより、後述するよう
に、３入力ＮＡＮＤゲート５のリダンダンシーセル信号
線６はＬｏｗレベル（非選択）に固定される。

【００２９】一方、前記本セルに不良セルが存在する場
合、その不良セルを選択するアドレスデコード信号線４
１ａ、４１ｂ及び４１ｃに接続された夫々リダンダンシ
ー選択回路４２ａ、４２ｂ及び４２ｃのヒューズ８を切
断する。更に、ヒューズ７Ｂを切断する。このようにし
て、リダンダンシー選択回路２Ａ、２Ｂ及び２Ｃの各群
の中から夫々一つずつのリダンダンシー選択回路４２
ａ、４２ｂ及び４２ｃのヒューズ８が切断されると、ト
ランスミッションゲート９がオンとなるため、そのリダ
ンダンシー選択回路４２ａ、４２ｂ及び４２ｃが導通状
態となり、リダンダンシーセル選択信号線３０Ａ、３０
Ｂ及び３０Ｃが全てＨｉｇｈとなって、３入力ＮＡＮＤ
ゲート５からＬｏｗが出力され、インバータ１３により
反転されてリダンダンシーセル選択信号線６にＨｉｇｈ
レベルの信号が出力される。これにより、前記特定のア
ドレスが選択された場合は、本セルではなく、リダンダ
ンシーセルが選択される。

【００３０】更に、詳しく説明すると、リダンダンシー
選択回路２Ａ、２Ｂ及び２Ｃにおいて、ヒューズ８が接
続状態（非切断）であるときには、トランスミッション
ゲート９はオフ状態にあり、トランスミッションゲート
９の入力信号線１０及び出力信号線１１は非導通状態で
ある。ここで、ヒューズ８は、ポリシリコン又はアルミ
ニウム等の素材で形成され、レーザビーム等を使用して
切断することが可能である。そしてヒューズ８を切断す
ることにより、トランスミッションゲート９はオン状態
となり、入力信号線１０と出力信号線１１との間は導通
状態となる。更に、ヒューズ７Ｂを切断すると、入力信
号線１０からトランスミッションゲート９に入力された
信号は、出力信号線１１に出力される。従って、本実施
例の場合はリダンダンシーセル選択信号線４３ａ、４３
ｂ及び４３ｃから夫々リダンダンシーセル選択信号線３
０Ａ、３０Ｂ及び３０Ｃに信号が入力されて、ＮＡＮＤ
ゲート５に入力するリダンダンシーセル選択信号線３０
Ａ、３０Ｂ及び３０Ｃが３本全てＨｉｇｈレベルとな
る。なお、このリダンダンシー選択回路には、上述の如
く高抵抗素子及び容量素子等が接続されているが、これ
は、電源投入時にも安定動作が可能なように付加されて
いるものであり、これは、一般的な回路構成である。

【００３１】次に、図６に示す従来例２と本実施例とを
比較して、本発明の効果について説明する。例えば、メ
モリセル等において、本セルが全て良品で、リダンダン
シーセルを使用する必要がない場合、リダンダンシー選
択回路の全てのトランスミッションゲートはオフ状態で
あり、３入力ＮＡＮＤゲートの入力は、フローティング
状態となるため、不安定となってしまう。

【００３２】そこで、従来例２では、図６に示すよう
に、リダンダンシーセル選択信号線１３０Ａ、１３０Ｂ
及び１３０Ｃに夫々接続配線１０４Ａ、１０４Ｂ及び１
０４Ｃを接続し、更に夫々ヒューズ領域１０７のヒュー
ズ１０７Ａ、１０７Ｂ及び１０７Ｃを介してＧＮＤに接
続している。即ち、３入力ＮＡＮＤゲート１０５の入力
端に接続されているリダンダンシーセル選択信号線１３
０Ａ、１３０Ｂ及び１３０Ｃを、ヒューズ１０７Ａ、１
０７Ｂ及び１０７Ｃを介して、３入力ＮＡＮＤゲートに
入力する全ての配線をＧＮＤ電位に固定することによ
り、３入力ＮＡＮＤゲート１０５の出力をＨｉｇｈレベ
ルに固定し、リダンダンシーセル信号１０６から出力さ
れる信号をＬｏｗレベル（非選択）に固定している。

【００３３】この場合、ヒューズ領域１０７は、一般的
に、ヒューズを切断（カット）することにより、ポリシ
リコン又はアルミニウム等のヒューズを形成している材
料に混入されたヒ素又はボロン等が発生するため、これ
らの物質から、他の回路を保護するために、他の回路か
ら所定の距離を有して配置され、ヒューズ１０７Ａ、１
０７Ｂ及び１０７Ｃへの接続配線１０４Ａ、１０４Ｂ及
び１０４Ｃは長配線となる傾向がある。そのため、配線
に大きな配線容量が付加されることになる。

【００３４】これは、リダンダンシーセルに置き換えを
しない場合には問題にならないが、リダンダンシー回路
及びリダンダンシーセルを使用する場合に問題となる。

【００３５】トランスミッションゲートと３入力ＮＡＮ
Ｄゲート１０５とを結ぶリダンダンシーセル選択信号線
１０３Ａ、１０３Ｂ及び１０３Ｃ並びにリダンダンシー
セル選択信号線１３０Ａ、１３０Ｂ及び１３０Ｃには、
これに接続されている複数のトランスミッションゲート
９の拡散容量が全て含まれることになる。そのため、ト
ラョンゲート９のトランジスタサイズを大きくして能力
を上げようとすると、逆に拡散容量及びレイアウトの増
大を招いてしまう。つまり、トランスミッションゲート
９のトランジスタサイズを大きくすることはできない。
従って、トランスミッションゲート９の能力が制限され
てしまう。しかし、上記の如く接続配線１０４Ａ、１０
４Ｂ及び１０４Ｃは配線の引き回しにより配線容量が増
加しており、これを、能力の低いトランスミッションゲ
ートで駆動することになるため、アクセスが遅くなると
いう問題が生じる。

【００３６】本願発明者等は、このアクセス遅れを防止
するため、後述する２つの知見に基づきヒューズの個数
を削減した。図２は、ＮＡＮＤゲートを示す回路図であ
る。なお、図２は、ＣＭＯＳ（相補型（Complimentar
y）ＭＯＳ）トランジスタを使用した一般的な基本理論
ゲートであるが、本発明において使用できる基本理論ゲ
ートは、これに限定されず、Ｎチャネル、ＰチャネルＭ
ＯＳトランジスタ又は、ＤＴＬ（Diode Transistor Log
ic）及びＴＴＬ（Transistor Transistor Logic）等の
バイポーラトランジスタを使用したＮＡＮＤ回路等、い
ずれを使用してもよい。

【００３７】図２に示すように、ＮＡＮＤゲート５は、
ＮチャネルＭＯＳトランジスタ２３Ａ、２３Ｂ及び２３
Ｃが直列に接続されている。そして、その一端のＮチャ
ネルＭＯＳトランジスタ２３ＣのソースがＧＮＤに接続
され、他端のＮチャネルＭＯＳトランジスタ２３Ａのド
レインがＮＡＮＤゲート５の出力端２５及びＮチャネル
ＭＯＳトランジスタ２３Ａ、２３Ｂ及び２３Ｃの負荷と
して夫々動作するＰチャネルＭＯＳトランジスタ２４
Ａ、２４Ｂ及び２４Ｃのドレインに接続され、更にＰチ
ャネルＭＯＳトランジスタ２４Ａ、２４Ｂ及び２４Ｃの
ソースはＶＤＤに、ゲートはＮチャネルＭＯＳトランジ
スタ２３Ａ、２３Ｂ及び２３Ｃのゲートと夫々共通で接
続され、夫々ＮＡＮＤゲート５に入力するリダンダンシ
ーセル選択信号線３０Ａ、３０Ｂ及び３０Ｃの入力端２
６Ａ、２６Ｂ及び２６Ｃとなっている。

【００３８】高電位の理論値を１、低電位の理論値を０
とすると、通常、このようなＮＡＮＤ回路では、全ての
入力が１のときのみＮＡＮＤゲートの出力が０となるの
に対し、いずれか１本、いずれか２本又は３本全ての理
論値が０であるときはＮＡＮＤゲートの出力は１となり
非能動となる。

【００３９】本願発明者等は、このようなＮＡＮＤゲー
トにおいて、いずれか１本の理論値が０であれば、入力
する他の２本の理論値が１ではなく、フローティング状
態であってもＮＡＮＤゲート５の出力が１となることを
知見した。更に、通常、集積回路においては、最もスピ
ードの遅い信号が、動作上のアクセスを決定してしまう
ため、このパスを高速化させることができればアクセス
を改善することができる。

【００４０】従って、リダンダンシーセルを使用しない
場合において、３入力ＮＡＮＤゲート５の入力線のう
ち、ＮＡＮＤゲート５のフローティング状態を避けるた
には、入力線全てをＧＮＤ電位に固定する必要はなく、
最低、１入力のみをＧＮＤ電位とすればよく、従ってリ
ダンダンシーセル選択信号線３０Ａ、３０Ｂ及び３０Ｃ
のうち、１本のみにヒューズ７Ｂを接続して他のヒュー
ズを削除すると共に、最もアクセスが速いリダンダンシ
ー選択回路出力線を抽出し、これをヒューズ７Ｂの接続
先とする。

【００４１】最もアクセスが速いリダンダンシー選択回
路出力線の抽出方法としては、アドレス入力からアドレ
スデコード信号線１Ａ、１Ｂ及び１Ｃまでのアクセスを
シミュレーションすることにより、スピードの速い信号
線を探し出す方法がある。

【００４２】このようにして、遅いパスに接続されてい
たヒューズ及びその配線を取り去ることにより、アドレ
スデコード信号線からリダンダンシーセル信号線までの
パスを高速化する。例えば図６に示す従来のヒューズ１
０７Ａ、１０７Ｃ及び接続配線１０４Ａ、１０４Ｃを取
り去ることにより、そのパスを高速化させる。このよう
に、ヒューズを取り除くことにより、ヒューズが接続さ
れていた配線に接続されているその他の抵抗及び容量等
も削除することができる。

【００４３】なお、ヒューズ７は、ＮＡＮＤゲートに入
力するリダンダンシーセル選択信号線３０Ａ、３０Ｂ及
び３０Ｃのうち、１本以上に接続されていてもよいが、
リダンダンシーセル選択信号線３０Ａ、３０Ｂ及び３０
Ｃのうち、アクセスが最も遅い信号線である少なくとも
１本から取り除くこととする。

【００４４】このように構成された第１の実施例におい
ては、ヒューズ７Ｂの接続先がＮＡＮＤゲート５である
ことを利用し、ＮＡＮＤゲート５に入力するリダンダン
シーセル選択信号線３０Ａ、３０Ｂ及び３０Ｃのうち、
１本にのみヒューズを接続して、そのヒューズをＧＮＤ
に固定することにより、ヒューズの個数を減らす。即
ち、アクセスに、最も余裕のある配線パスに対しての
み、配線の引き回しが必要なヒューズ接続を行い、他の
リダンダンシー選択信号線３０Ａ及び３０Ｃには、接続
配線４Ｂのような引き回し配線及び、ヒューズを付加し
ないようにする。これにより、リダンダンシー回路のレ
イアウトを縮小すると共に、不良セルをリダンダンシー
セルに置き換えても、アクセスの遅れを低減することが
できる。

【００４５】次に、本発明の第２の実施例について説明
する。図３は本実施例のリダンダンシー回路を示す回路
図である。なお、図３に示す第２の実施例において、図
１に示す第１の実施例と同一の構成要素には同一の符号
を付してその詳細な説明は省略する。本実施例はＮＡＮ
Ｄゲートの代わりにＮＯＲゲートを使用する。

【００４６】図３に示すように、アドレスデコード信号
線１Ａ、１Ｂ及び１Ｃに入力されリダンダンシーセル選
択信号線３Ａ、３Ｂ及び３Ｃに出力される信号が、第１
の実施例とは逆相の場合、ＮＡＮＤゲートではなく、Ｎ
ＯＲゲート１２を使用する。従って、ＮＯＲゲート１２
がフローティング状態になるのを防止するため、リダン
ダンシー選択回路２Ａ、２Ｂ及び２ＣからＮＯＲゲート
１２の入力端に接続されるリダンダンシーセル選択信号
線３０Ａ、３０Ｂ及び３０Ｃのうち、リダンダンシーセ
ル選択信号線３０Ｂのみに接続配線４Ｂを接続し、これ
にヒューズ７Ｂの一端を接続し、他端をＶＤＤに接続す
る。このとき、接続配線４Ｂを接続する配線は、ＮＯＲ
ゲート１２の入力端に接続されているリダンダンシシー
セル選択信号線のうち、シミュレーションにより、最も
アクセスが速いリダンダンシーセル選択信号線を抽出し
て、その配線にヒューズを接続する。また、ＮＯＲゲー
ト１２を使用するため、インバータは必要なく、ＮＯＲ
ゲート１２にリダンダンシーセル信号線６が接続されて
いる。

【００４７】次に、本実施例のリダンダンシー回路の動
作について説明する。本セルの特定のアドレスのセルを
選択する場合は、アドレスデコード信号線１Ａ、１Ｂ及
び１Ｃのうちの特定の１本のアドレスデコード信号線４
１ａ及び４１ｂ並びに４１ｃをＨｉｇｈレベルとして、
特定のアドレスのセルを選択する。

【００４８】一方、前記本セルに不良セルが存在する場
合、その不良セルを選択するアドレスデコード信号線４
１ａ、４１ｂ及び４１ｃに接続されたリダンダンシー選
択回路４２ａ、４２ｂ及び４２ｃのヒューズ８を切断
し、更に、ヒューズ７Ｂを切断する。このようにして、
リダンダンシー選択回路４２ａ、４２ｂ及び４２ｃのヒ
ューズ８が切断されると、トランスミッションゲート９
がオンとなるため、リダンダンシー選択回路４２ａ、４
２ｂ及び４２ｃが導通状態となり、リダンダンシーセル
選択信号線３０Ａ、３０Ｂ及び３０Ｃが全てＬｏｗとな
って、３入力ＮＯＲゲート１２からリダンダンシーセル
信号線６にＨｉｇｈレベルの信号が出力される。これに
より、前記特定のアドレスが選択された場合は、本セル
ではなく、リダンダンシーセルが選択される。

【００４９】このように構成された第２の実施例におい
ても、第１の実施例と同様の効果を奏する。即ち、ヒュ
ーズの接続先がＮＯＲゲートであることを利用し、ヒュ
ーズの個数を減らしてリダンダンシー回路のレイアウト
面積を低減すると共に、最もアクセスが速いリダンダン
シーセル選択信号線にヒューズを接続することにより、
アクセスの遅延を防止する。

【００５０】なお、第２の実施例においても、リダンダ
ンシーセル選択信号線３０Ａ、３０Ｂ及び３０Ｃのう
ち、１本のみにヒューズを接続せず、他の２本にヒュー
ズを接続してもよい。

【００５１】次に、本発明の第３の実施例について説明
する。図４は本実施例のリダンダンシー回路を示す回路
図である。本実施例においては、ヒューズの接続先とし
てリダンダンシーセル選択信号線ではなく、別の配線を
使用する方法である。なお、図４に示す第３の実施例に
おいて、図１に示す第１の実施例と同一の構成要素には
同一の符号を付して、その詳細な説明は省略する。

【００５２】図４に示すように、リダンダンシーセル選
択信号線の本数が、リダンダンシーセル選択信号線３０
Ａ、３０Ｂ及び３０Ｃの３本の場合、ＮＡＮＤゲートに
入力する配線数を、リダンダンシーセル選択信号線の本
数＋１の本数とし、４本とする。従って、本実施例で
は、３入力ＮＡＮＤゲートの代わりに、４入力ＮＡＮＤ
ゲート２７を使用し、リダンダンシーセル選択信号線と
は別に、選択回路２８からの接続配線３１をＮＡＮＤゲ
ート２７の入力端に接続する。そしてこの接続配線３１
に、ヒューズ３２を使用した選択回路２８の出力を接続
し、リダンダンシー選択回路出力線３Ａ、３Ｂ及び３Ｃ
には、ヒューズを接続しない。

【００５３】次に、ヒューズ３２を使用した選択回路２
８について説明する。図５に示すように、選択回路２８
は、ヒューズ３２を有し、ヒューズ３２は、その一端は
ＶＤＤに接続され、他端は抵抗１４を介してＧＮＤに接
続されており、ヒューズ３２と抵抗１４との接続点１５
には、直列に接続されたインバータ１６ａ、１６ｂ及び
２２を介して選択回路２８の選択回路出力線２９が接続
されている。また、接続点１５には、ソース・ドレイン
がＧＮＤに共通接続されて容量素子を構成するＮチャネ
ルＭＯＳトランジスタ１７のゲートが接続されており、
接続点１５とＧＮＤとの間には、２つのＮチャネルトラ
ンジスタ１８が直列に接続されている。この２つのＮチ
ャネルＭＯＳトランジスタ１８の両ゲートはインバータ
１６ａの出力側の接続点１９に接続されている。また、
接続点１９には、ソース・ドレインがＶＤＤに接続され
て容量素子を構成しているＰチャネルＭＯＳトランジス
タ２０のゲートが接続されている。更に、接続点１９と
ＶＤＤとの間には抵抗２１が接続されている。このよう
に構成された選択回路２８は、ヒューズ３２を切断する
ことにより、選択回路出力線２９から接続配線３１へＨ
ｉｇｈの信号が出力される。また、選択回路２８には、
高抵抗素子及び容量素子等が接続されることにより、電
源投入時にも安定動作が可能なように構成されている。

【００５４】次に、本実施例の動作について説明する。
不良セルを選択する場合は、第１及び第２の実施例と同
様に、不良セルを選択するためのリダンダンシー選択回
路４２ａ、４２ｂ及び４２ｃのヒューズ８を切断する
と、トランスミッションゲート９がオンとなるため、ア
ドレスデコード信号線４１ａ、４１ｂ及び４１ｃからの
信号がリダンダンシー選択信号線４３ａ、４３ｂ及び４
３ｃへ出力される。即ち、リダンダンシーセル選択信号
線３０Ａ、３０Ｂ及び３０Ｃからの４入力ＮＡＮＤ２７
への入力は全てＨｉｇｈレベルとなる。更に、選択回路
２８のヒューズ３２を切断すると、接続配線３１から４
入力ＮＡＮＤゲート２７への入力もＨｉｇｈレベルとな
り、これにより４入力ＮＡＮＤゲート２７に入力する４
本の配線が全てＨｉｇｈレベルとなる。従って、４入力
ＮＡＮＤゲート２７からＬｏｗレベルの信号が出力さ
れ、インバータ１３により信号が反転されて、リダンダ
ンシーセル信号線６にＨｉｇｈレベルの信号が出力さ
れ、これにより、前記特定のアドレスが選択された場合
は、本セルではなく、リダンダンシーセルが選択され
る。

【００５５】このように構成された第３の実施例におい
ては、第１及び第２の実施例と同様にヒューズの数を減
らしてレイアウト面積を小さくすると共に、配線の引き
回しにより大きな配線容量を有する接続配線３１を直接
４入力ＮＡＮＤゲート２７に接続して、リダンダンシー
選択信号線３０Ａ、３０Ｂ又は３０Ｃに接続しないた
め、アクセスが改善され高速動作が可能となる。

【００５６】なお、ＮＡＮＤゲート２７ではなく、第２
の実施例と同様に、ＮＯＲゲートを使用してもよい。そ
の場合は、選択回路２８はヒューズ３２を切断すること
により、選択回路出力線２９からＬｏｗが出力されるよ
うに構成する。

【００５７】

【発明の効果】以上詳述したように、本発明によれば、
ゲートに入力する配線のうち、全ての配線に対しては第
１のヒューズを接続せずに、一部又は一つの配線のみに
ヒューズを接続して、ヒューズの個数を削減することに
より、リダンダンシー選択回路のレイアウト面積を縮小
することができる。また、第１のヒューズとゲートとを
接続するには配線の引き回しが必要で、配線容量が大き
くなってしまうため、第１のヒューズからの接続をアク
セスに余裕のある配線に実施して、アクセスが遅い配線
には第１のヒューズを接続しないようにすることによ
り、リダンダンシー回路が動作した際のアクセスの遅延
を低減することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係るリダンダンシー回
路を示す回路図である。

【図２】ＮＡＮＤゲートの構成を示す回路図である。

【図３】本発明の第２の実施例に係るリダンダンシー回
路を示す回路図である。

【図４】本発明の第３の実施例に係るリダンダンシー回
路を示す回路図である。

【図５】本発明の第３の実施例の選択回路２８を示す回
路図である。

【図６】従来例２のリダンダンシー回路を示す回路図で
ある。

【図７】リダンダンシー選択回路の構成を示す回路図で
ある。

【符号の説明】

１Ａ、１Ｂ、１Ｃ、４１ａ、４１ｂ、４１ｃ、１０１
Ａ、１０１Ｂ、１０１Ｃ、１４１ａ、１４１ｂ、１４１
ｃ；アドレスデコード信号線 ２Ａ、２Ｂ、２Ｃ、４２ａ、４２ｂ、４２ｃ、１０２
Ａ、１０２Ｂ、１０２Ｃ、１４２ａ、１４２ｂ、１４２
ｃ；リダンダンシー選択回路 ３Ａ、３Ｂ、３Ｃ、４３ａ、４３ｂ、４３ｃ、３０Ａ、
３０Ｂ、３０Ｃ、１０３Ａ、１０３Ｂ、１０３Ｃ、１３
０Ａ、１３０Ｂ、１３０Ｃ、１４３ａ、１４３ｂ、１４
３ｃ；リダンダンシーセル選択信号線 ４Ｂ、３１、１０４Ａ、１０４Ｂ、１０４Ｃ；接続配線 ５、１０５；ＮＡＮＤゲート ６、１０６；リダンダンシーセル信号線 ７、１０７；ヒューズ領域 ７Ａ、７Ｂ、７Ｃ、８、３２、１０７Ａ、１０７Ｂ、１
０７Ｃ；ヒューズ ９、；トランスミッションゲート ９ａ、１７、１８、２３Ａ、２３Ｂ、２３Ｃ；Ｎチャネ
ルＭＯＳトランジスタ ９ｂ、２０、２４Ａ、２４Ｂ、２４Ｃ；ＰチャネルＭＯ
Ｓトランジスタ １０；入力信号線 １１；出力信号線 １２；ＮＯＲゲート １３、１６ａ、１６ｂ、２２、１１３；インバータ １４、２１；抵抗 １５、１９；接続点 ２７；４入力ＮＡＮＤゲート ２８；選択回路 ２９；選択回路出力配線

Claims (7)

【特許請求の範囲】
1. 【請求項１】 半導体装置内に生じた不良セルをリダン
   ダンシーセルに置き換えるリダンダンシー回路におい
   て、入力端にアドレスデコード信号線が接続され出力端
   にリダンダンシーセル選択信号線が接続されたリダンダ
   ンシー選択回路と、複数の入力端を有し複数の前記リダ
   ンダンシー選択信号線が複数本ずつ前記各入力端に接続
   されリダンダンシーセル選択信号を出力するＮＡＮＤゲ
   ートと、前記リダンダンシー選択信号線の一部又は一つ
   と接地との間に接続された第１のヒューズと、を有する
   ことを特徴とするリダンダンシー回路。
2. 【請求項２】 半導体装置内に生じた不良セルをリダン
   ダンシーセルに置き換えるリダンダンシー回路におい
   て、入力端にアドレスデコード信号線が接続され出力端
   にリダンダンシーセル選択信号線が接続されたリダンダ
   ンシー選択回路と、複数の入力端を有し複数の前記リダ
   ンダンシー選択信号線が複数本ずつ前記各入力端に接続
   されリダンダンシーセル選択信号を出力するＮＯＲゲー
   トと、前記リダンダンシー選択信号線の一部又は一つと
   電源との間に接続された第１のヒューズと、を有するこ
   とを特徴とするリダンダンシー回路。
3. 【請求項３】 半導体装置内に生じた不良セルをリダン
   ダンシーセルに置き換えるリダンダンシー回路におい
   て、入力端にアドレスデコード信号線が接続され出力端
   にリダンダンシーセル選択信号線が接続されたリダンダ
   ンシー選択回路と、複数の入力端を有し複数の前記リダ
   ンダンシー選択信号線が複数本ずつ前記各入力端に接続
   されリダンダンシーセル選択信号を出力するＮＡＮＤゲ
   ートと、前記ＮＡＮＤゲートの入力端に接続された第２
   の選択回路とを有し、前記第２の選択回路は、第３のヒ
   ューズを有していて、この第３のヒューズが導通状態の
   場合にロウを出力し、前記第３のヒューズの切断により
   ハイを出力することを特徴とするリダンダンシー選択回
   路。
4. 【請求項４】 半導体装置内に生じた不良セルをリダン
   ダンシーセルに置き換えるリダンダンシー回路におい
   て、入力端にアドレスデコード信号線が接続され出力端
   にリダンダンシーセル選択信号線が接続されたリダンダ
   ンシー選択回路と、複数の入力端を有し複数の前記リダ
   ンダンシー選択信号線が複数本ずつ前記各入力端に接続
   されリダンダンシーセル選択信号を出力するＮＯＲゲー
   トと、前記ＮＯＲゲートの入力端に接続された第２の選
   択回路とを有し、前記第２の選択回路は、第３のヒュー
   ズを有していて、この第３のヒューズが導通状態の場合
   にハイを出力し、前記第３のヒューズの切断によりロウ
   を出力することを特徴とするリダンダンシー選択回路。
5. 【請求項５】 前記リダンダンシー選択回路は、トラン
   スミッションゲートを有し、前記トランスミッションゲ
   ートのオン・オフにより前記リダンダンシー選択回路の
   導通又は非導通が選択されることを特徴とする請求項１
   乃至４のいずれか１項に記載のリダンダンシー回路。
6. 【請求項６】 前記リダンダンシー選択回路は、前記ト
   ランスミッションゲートのオン・オフを決定する第２の
   ヒューズを有することを特徴とする１乃至５のいずれか
   １項に記載のリダンダンシー回路。
7. 【請求項７】 前記トランスミッションゲートのオン・
   オフは制御信号により選択されることを特徴とする請求
   項１乃至６のいずれか１項に記載のリダンダンシー回
   路。