上記目的を達成するために、この発明の一の局面による表示装置は、第1シフト信号を出力する第1シフトレジスタ回路部と、第1シフトレジスタ回路部の次段に配置されるとともに、第2シフト信号を出力する第2シフトレジスタ回路部と、第1電位でオンする第1導電型の複数のトランジスタによって構成され、第1シフト信号および第2シフト信号が入力されるとともに、第1シフト信号と、第2シフト信号とを論理合成してシフト出力信号を出力する論理合成回路部とを含むシフトレジスタ回路を備えている。また、第1シフトレジスタ回路部および第2シフトレジスタ回路部の少なくとも一方は、所定の駆動信号に応答して、第1シフト信号または第2シフト信号が出力されるノードの電位を論理合成回路部のトランジスタがオンしない第2電位にリセットするためのリセットトランジスタを含む。
この一の局面による表示装置では、上記のように、第1シフトレジスタ回路部が所定の駆動信号に応答して第1シフト信号または第2シフト信号が出力されるノードの電位を論理合成回路部のトランジスタがオンしない第2電位にリセットするためのリセットトランジスタを含むように構成することによって、シフトレジスタ回路への電源投入後に、所定の駆動信号を入力して、リセットトランジスタにより第1シフト信号または第2シフト信号が出力されるノードの電位を第2電位にリセットすれば、論理合成回路部へ出力される第1シフト信号および第2シフト信号の少なくとも一方を論理合成回路部のトランジスタがオンしない第2電位に固定することができる。これにより、論理合成回路部の2つのトランジスタのゲートにそれぞれ第1シフト信号と第2シフト信号とを入力するとともに、その2つのトランジスタを介して出力される信号を第1シフト信号と第2シフト信号とが論理合成されたシフト出力信号として用いる場合に、第1シフト信号および第2シフト信号の少なくとも一方を論理合成回路部のトランジスタがオンしない第2電位に固定することができるので、論理合成回路部の2つのトランジスタの少なくとも一方をオフ状態に保持することができる。このため、論理合成回路部の2つのトランジスタを介してシフト出力信号は出力されないので、ゲート線やドレイン線に意図しないタイミングで信号が出力されるのを抑制することができる。
上記一の局面による表示装置において、好ましくは、第1シフトレジスタ回路部および第2シフトレジスタ回路部は、両方とも、リセットトランジスタを含む。このように構成すれば、リセットトランジスタにより第1シフトレジスタ回路部から出力される第1シフト信号と、第2シフトレジスタ回路部から出力される第2シフト信号とを両方とも論理合成回路部のトランジスタがオンしない第2電位に固定することができる。これにより、論理合成回路部の2つのトランジスタのゲートにそれぞれ第1シフト信号と第2シフト信号とを入力するとともに、その2つのトランジスタを介して出力される信号を第1シフト信号と第2シフト信号とが論理合成されたシフト出力信号として用いる場合に、論理合成回路部の2つのトランジスタを両方ともオフ状態に保持することができる。このため、論理合成回路部からゲート線やドレイン線に意図しないタイミングで信号が出力されるのをより確実に抑制することができる。
上記一の局面による表示装置において、好ましくは、所定の駆動信号は、シフトレジスタ回路による走査を開始させるためのスタート信号である。このように構成すれば、所定の駆動信号を生成するための信号生成回路を別途形成する必要がないので、表示装置の回路構成が複雑化するのを抑制することができる。
上記一の局面による表示装置において、好ましくは、第1シフトレジスタ回路部および第2シフトレジスタ回路部の少なくとも一方は、前段の第1回路部と後段の第2回路部とを含み、第2回路部は、第2電位側と第1シフト信号または第2シフト信号が出力されるノードとの間に接続されるとともに、第1回路部の出力ノードにゲートが接続された第1導電型の第1トランジスタを含み、リセットトランジスタは、所定の駆動信号に応答して、第1回路部の出力ノードを第1電位にリセットする機能を有し、リセットトランジスタにより第1回路部の出力ノードが第1電位にリセットされることに応答して、第1トランジスタがオン状態になることによって、第2回路部の第1シフト信号または第2シフト信号が出力されるノードが第2電位にリセットされる。このように構成すれば、リセットトランジスタにより所定の駆動信号に応答して第1回路部の出力ノードを第1電位にリセットすることによって、第1回路部の出力ノードにゲートが接続された第1導電型の第1トランジスタをオンさせることができるので、第1トランジスタを介して第2電位側から第1シフト信号または第2シフト信号が出力されるノードに第2電位を供給することができる。これにより、容易に、所定の駆動信号に応答して、第1シフト信号または第2シフト信号が出力されるノードの電位を第2電位にリセットすることができる。
上記リセットトランジスタが第1回路部の出力ノードを第1電位にリセットする機能を有する構成において、好ましくは、リセットトランジスタは、第1電位側と第1回路部の出力ノードとの間に接続されているとともに、所定の駆動信号を供給する第1駆動信号線にゲートが接続されている。このように構成すれば、容易に、リセットトランジスタに、所定の駆動信号に応答して、第1回路部の出力ノードを第1電位にリセットする機能を持たせることができる。
上記第1駆動信号線を含む構成において、第1駆動信号線は、所定の駆動信号としてのシフトレジスタ回路の走査を開始させるためのスタート信号を供給するスタート信号線である。このように構成すれば、所定の駆動信号としてスタート信号を用いることができるので、所定の駆動信号を生成するための信号生成回路を別途形成する必要がない。これにより、表示装置の回路構成が複雑化するのを抑制することができる。また、第1駆動信号線としてスタート信号を供給するスタート信号線を用いることによって、所定の駆動信号を供給するための第1駆動信号線として、別途配線を設ける必要がないので、表示装置の回路規模が増大するのを抑制することができる。
上記一の局面による表示装置において、好ましくは、論理合成回路部のトランジスタは、ソース/ドレインの一方が第1電位と第2電位とに切り替わる第1信号を供給する第1信号線に接続されるとともに、ゲートに第1シフト信号が入力される第2トランジスタと、第2トランジスタのソース/ドレインの他方にソース/ドレインの一方が接続されるとともに、ゲートに第2シフト信号が入力される第3トランジスタとを含み、第1シフト信号および第2シフト信号が第1電位のときに、第2トランジスタおよび第3トランジスタがオン状態になるとともに、第1信号線から第2トランジスタのソース/ドレインの一方に第1電位の第1信号が供給されることにより、第2トランジスタおよび第3トランジスタを介して第1電位のシフト出力信号が出力され、第1シフト信号が第1電位から第2電位に変化する際に、第1信号線から第2トランジスタのソース/ドレインの一方に第2電位の第1信号が供給されることにより、第2トランジスタおよび第3トランジスタを介して第2電位のシフト出力信号が出力される。このように構成すれば、第1シフト信号および第2シフト信号が第1電位のときに、論理合成回路部の第2トランジスタおよび第3トランジスタの2つのトランジスタを介して、第1電位の第1シフト信号と第1電位の第2シフト信号とを論理合成した第1電位のシフト出力信号を出力することができるとともに、第1シフト信号が第1電位から第2電位に変化する際に、論理合成回路部の第2トランジスタおよび第3トランジスタの2つのトランジスタを介して、第2電位の第1シフト信号と第1電位の第2シフト信号とを論理合成した第2電位のシフト出力信号を出力することができる。これにより、容易に、論理合成回路部から第1シフト信号と第2シフト信号とを論理合成したシフト出力信号を出力することができる。
この場合において、好ましくは、第1信号が第2電位の期間は、シフト出力信号は強制的に第2電位に保持される。このように構成すれば、複数段の論理合成回路部から出力されるシフト出力信号の電位が順次第2電位(たとえば、Lレベル)から第1電位(たとえば、Hレベル)に変化する場合に、第1信号が第2電位(Lレベル)の期間において、前段の論理合成回路部から出力されるシフト出力信号と、次段の論理合成回路部から出力されるシフト出力信号とを両方とも強制的に第2電位(Lレベル)にすることができる。これにより、前段の論理合成回路部から出力されるシフト出力信号が第1電位(Hレベル)で、次段の論理合成回路部から出力されるシフト出力信号が第2電位(Lレベル)のときに、第1信号を第2電位(Lレベル)にすることにより、前段および次段の論理合成回路部からそれぞれ出力されるシフト出力信号を共に第2電位(Lレベル)にすることができる。また、第1信号が第2電位(Lレベル)の期間の後に、次段の論理合成回路部から出力されるシフト出力信号のみを第1電位(Hレベル)に変化させれば、前段の論理合成回路部から出力されるシフト出力信号が第1電位(Hレベル)から第2電位(Lレベル)に変化するタイミングと、次段の論理合成回路部から出力されるシフト出力信号が第2電位(Lレベル)から第1電位(Hレベル)に変化するタイミングとが重なるのを抑制することができる。これにより、前段の論理合成回路部から出力されるシフト出力信号が第1電位(Hレベル)から第2電位(Lレベル)に変化するタイミングと、次段の論理合成回路部から出力されるシフト出力信号が第2電位(Lレベル)から第1電位(Hレベル)に変化するタイミングとが重なることに起因するノイズの発生を抑制することができる。
上記第1シフト信号が第1電位から第2電位に変化する際に、第2電位のシフト出力信号が出力される構成において、好ましくは、論理合成回路部は、第1シフト信号が第1電位から第2電位に変化した後、シフト出力信号を第2電位に固定するための電位固定回路部を含む。このように構成すれば、電位固定回路部により、第1シフト信号が第1電位から第2電位に変化した後、シフト出力信号を第2電位に固定することができるので、第1シフト信号が第2電位で第2シフト信号が第1電位のときに、シフト出力信号を第2電位に固定することができる。また、その後、第2シフト信号が第2電位に変化することにより第1シフト信号および第2シフト信号が両方とも第2電位になった場合にも、シフト出力信号を第2電位に固定することができる。
上記論理合成回路部がゲートに第1シフト信号が入力される第2トランジスタと、ゲートに第2シフト信号が入力される第3トランジスタとを含む構成において、好ましくは、第1シフトレジスタ回路部は、ドレインに少なくとも第1電位が供給されるとともに、ゲートが第1シフト信号が出力されるノードに接続される第4トランジスタと、第4トランジスタのゲート−ソース間に接続される第1容量とを含み、第2シフトレジスタ回路部は、ドレインに少なくとも第1電位が供給されるとともに、ゲートが第2シフト信号が出力されるノードに接続される第5トランジスタと、第5トランジスタのゲート−ソース間に接続される第2容量とを含む。このように構成すれば、たとえば、第4トランジスタ(第5トランジスタ)のドレインに正側電位VDDが供給されるとともに、第4トランジスタ(第5トランジスタ)がnチャネルトランジスタの場合、第4トランジスタ(第5トランジスタ)のゲート電位をVDDよりも第4トランジスタ(第5トランジスタ)のしきい値電圧(Vt)以上の所定の電圧(Vα)分高い電位まで上昇させることができるので、論理合成回路部の第2トランジスタおよび第3トランジスタのゲートに、それぞれ、VDD+Vtよりも高い電位(VDD+Vα)を有する第1シフト信号および第2シフト信号を供給することができる。これにより、論理合成回路部の第2トランジスタおよび第3トランジスタを介して出力されるシフト出力信号の電位が、VDDから第2トランジスタおよび第3トランジスタのしきい値電圧(Vt)分だけ低下するのを抑制することができる。また、第4トランジスタ(第5トランジスタ)のドレインに負側電位VBBが供給されるとともに、第4トランジスタ(第5トランジスタ)がpチャネルトランジスタの場合、第4トランジスタ(第5トランジスタ)のゲート電位をVBBよりも第4トランジスタ(第5トランジスタ)のしきい値電圧(Vt)以上の所定の電圧(Vα)分低い電位まで低下させることができるので、論理合成回路部の第2トランジスタおよび第3トランジスタのゲートに、それぞれ、VBB−Vtよりも低い電位(VDD−Vα)を有する第1シフト信号および第2シフト信号を供給することができる。これにより、論理合成回路部の第2トランジスタおよび第3トランジスタを介して出力されるシフト出力信号の電位が、VBBから第2トランジスタおよび第3トランジスタのしきい値電圧(Vt)分だけ上昇するのを抑制することができる。
上記第4トランジスタおよび第5トランジスタを含む構成において、好ましくは、第4トランジスタのドレインには、第1電位と第2電位とに切り替わる第1信号を供給する第1信号線が接続されるとともに、ゲートには、第1クロック信号が供給され、第5トランジスタのドレインには、第1信号を供給する第1信号線が接続されるとともに、ゲートには、第2クロック信号が供給され、第1信号は、第1クロック信号が第2電位から第1電位になった後と、第2クロック信号が第2電位から第1電位になった後とに、それぞれ、第2電位から第1電位に切り替わる。このように構成すれば、第1クロック信号(第2クロック信号)により第4トランジスタ(第5トランジスタ)のゲート電位を第2電位から第1電位に変化させるのに伴って、第4トランジスタ(第5トランジスタ)をオン状態にさせた後、第1信号により第4トランジスタ(第5トランジスタ)のソース電位を第2電位から第1電位に変化させることができる。これにより、その際の第4トランジスタ(第5トランジスタ)のソース電位の変化分も第4トランジスタ(第5トランジスタ)のゲート電位を上昇または低下させることができる。すなわち、第4トランジスタ(第5トランジスタ)のドレインに固定的な電位である第1電位が供給されている場合の第4トランジスタ(第5トランジスタ)のゲートとソースとの間の第1容量(第2容量)による第4トランジスタ(第5トランジスタ)のゲート電位の上昇または低下に加えて、ソース電位を第2電位から第1電位に変化させるときの変化分も第4トランジスタ(第5トランジスタ)のゲート電位をより高くまたは低くすることができる。これにより、より容易に、第1および第2シフト信号の電位を、VDDよりもしきい値電圧(Vt)以上高い電位またはVBBよりもしきい値電圧(Vt)以上低い電位にすることができる。したがって、より容易に、論理合成回路部の第2トランジスタのゲートおよび第3トランジスタのゲートに、VDD+Vt以上の電位またはVBB−Vt以下の電位を有する第1シフト信号および第2シフト信号を供給することができるので、第2トランジスタおよび第3トランジスタを介して出力されるシフト出力信号の電位がしきい値電圧(Vt)分だけ低下または上昇するのをより抑制することができる。
上記第4トランジスタおよび第5トランジスタを含む構成において、好ましくは、第4トランジスタのドレインには、第1電位と第2電位とに切り替わる第2信号を供給する第2信号線が接続されるとともに、ゲートには、第1クロック信号が供給され、第5トランジスタのドレインには、第1電位と第2電位とに切り替わる第3信号を供給する第3信号線が接続されるとともに、ゲートには、第2クロック信号が供給され、第2信号は、第1クロック信号が第2電位から第1電位になった後、第2電位から第1電位に切り替わり、第3信号は、第2クロック信号が第2電位から第1電位になった後、第2電位から第1電位に切り替わる。このように構成すれば、第1シフトレジスタ回路部の第4トランジスタと、第2シフトレジスタ回路部の第5トランジスタとが、それぞれ、第1クロック信号と第2クロック信号とに応答してオンするタイミングに合わせて第4および第5トランジスタのソース電位を第2電位から第1電位に変化させることができる。また、第1シフトレジスタ回路部の第4トランジスタと、第2シフトレジスタ回路部の第5トランジスタとがそれぞれ第1クロック信号と第2クロック信号とに応答してオフ状態になるまで、第4および第5トランジスタのソース電位をそれぞれ第1電位に保持することができる。これにより、第4および第5トランジスタが第1および第2クロック信号に応答してオフするまでの間に、第4および第5トランジスタのソース電位が第2電位になることに起因して、第4および第5トランジスタのゲート電位が変動するという不都合が発生するのを抑制することができる。この場合、第1シフトレジスタ回路部の第4トランジスタのゲートが接続されたノードから出力される第1シフト信号と、第2シフトレジスタ回路部の第5トランジスタのゲートが接続されたノードから出力される第2シフト信号とが変動するのを抑制することができるので、第1シフト信号がゲートに入力される論理合成回路部の第2トランジスタの動作と、第2シフト信号がゲートに入力される論理合成回路部の第3トランジスタの動作とが不安定になるのを抑制することができる。
上記第4トランジスタおよび第5トランジスタを含む構成において、好ましくは、リセットトランジスタは、所定の駆動信号に応答して、第4トランジスタまたは第5トランジスタのソースの電位を第2電位にリセットする機能も有している。このように構成すれば、たとえば、第4トランジスタ(第5トランジスタ)がnチャネルトランジスタであるとともに、第4トランジスタ(第5トランジスタ)のドレインに正側電位VDD(第1電位)を供給して、第4トランジスタ(第5トランジスタ)のソースの電位を上昇させるのに先立って、第4トランジスタ(第5トランジスタ)のソースの電位を負側電位VBB(第2電位)にリセットすれば、第4トランジスタ(第5トランジスタ)のソースの電位が負側電位VBBから正側電位VDDに上昇する電位差の分、第4トランジスタ(第5トランジスタ)のゲート電位を上昇させることができる。これにより、第4トランジスタ(第5トランジスタ)のソースの電位を正側電位VDDと負側電位VBBとの間の不安定な電位から上昇させる場合に比べて、第4トランジスタ(第5トランジスタ)のゲート電位をより上昇させることができるので、より確実に第4トランジスタ(第5トランジスタ)のゲート電位をVDDよりも第4トランジスタ(第5トランジスタ)のしきい値電圧(Vt)以上の所定の電圧(Vα)分高い電位まで上昇させることができる。また、第4トランジスタ(第5トランジスタ)がpチャネルトランジスタであるとともに、第4トランジスタ(第5トランジスタ)のドレインに負側電位VBB(第1電位)を供給して、第4トランジスタ(第5トランジスタ)のソースの電位を低下させるのに先立って、第4トランジスタ(第5トランジスタ)のソースの電位を正側電位VDD(第2電位)にリセットすれば、第4トランジスタ(第5トランジスタ)のソースの電位が正側電位VDDから負側電位VBBに低下する電位差の分、第4トランジスタ(第5トランジスタ)のゲート電位を低下させることができる。これにより、第4トランジスタ(第5トランジスタ)のソースの電位を正側電位VDDと負側電位VBBとの間の不安定な電位から低下させる場合に比べて、第4トランジスタ(第5トランジスタ)のゲート電位をより低下させることができるので、より確実に第4トランジスタ(第5トランジスタ)のゲート電位をVBBよりも第4トランジスタ(第5トランジスタ)のしきい値電圧(Vt)以上の所定の電圧(Vα)分低い電位まで低下させることができる。
上記一の局面による表示装置において、好ましくは、シフトレジスタ回路は、ゲート線を駆動するためのシフトレジスタ回路、および、ドレイン線を駆動するためのシフトレジスタ回路の少なくとも一方に適用されている。このように構成すれば、容易に、ゲート線およびドレイン線の少なくとも一方に意図しないタイミングで信号が出力されるのを抑制することができる。
上記一の局面による表示装置において、好ましくは、第1シフトレジスタ回路部、第2シフトレジスタ回路部および論理合成回路部を構成するトランジスタと、リセットトランジスタとは、第1導電型を有する。このように構成すれば、第1シフトレジスタ回路部、第2シフトレジスタ回路部および論理合成回路部を構成するトランジスタと、リセットトランジスタとを第1導電型または第2導電型の2種類の導電型を有するトランジスタによって構成する場合に比べて、それらのトランジスタを形成する際のイオン注入工程の回数およびイオン注入マスクの枚数を低減することができる。これにより、製造プロセスが複雑化するのを抑制することができるとともに、製造コストが増大するのを抑制することができる。
以下、本発明の実施形態を図面に基づいて説明する。
(第1実施形態)
図1は、本発明の第1実施形態による液晶表示装置を示した平面図である。図2は、図1に示した第1実施形態による液晶表示装置のVドライバ内部の回路図である。
まず、図1を参照して、この第1実施形態では、基板1上に、表示部2が設けられている。この表示部2には、画素20がマトリクス状に配置されている。なお、図1では、図面の簡略化のため、1つの画素20のみを図示している。各々の画素20は、nチャネルトランジスタ21(以下、トランジスタ21という)、画素電極22、画素電極22に対向配置された各画素20に共通の対向電極23、画素電極22と対向電極23との間に挟持された液晶24、および、補助容量25によって構成されている。そして、トランジスタ21のソースは、画素電極22および補助容量25に接続されているとともに、ドレインは、ドレイン線に接続されている。このトランジスタ21のゲートはゲート線に接続されている。
また、表示部2の一辺に沿うように、基板1上に、表示部2のドレイン線を駆動(走査)するための水平スイッチ(HSW)3およびHドライバ4が設けられている。また、表示部2の他の辺に沿うように、基板1上に、表示部2のゲート線を駆動(走査)するためのVドライバ5が設けられている。なお、図1の水平スイッチ3には、2つのスイッチのみを図示しているが、実際は画素数に応じた数のスイッチが配置されている。また、図1のHドライバ4およびVドライバ5には、それぞれ、シフトレジスタ回路部を2つのみ図示しているが、実際は画素数に応じた数のシフトレジスタ回路部が配置されている。
また、基板1の外部には、駆動IC10が設置されている。この駆動IC10は、信号発生回路11および電源回路12を備えている。駆動IC10からHドライバ4へは、ビデオ信号Video、スタート信号STH、走査方向切替信号CSH、クロック信号CKH、イネーブル信号ENB、正側電位VDDおよび負側電位VBBが供給される。また、駆動IC10からVドライバ5へは、スタート信号STV、イネーブル信号ENB、走査方向切替信号CSV、クロック信号CKV、正側電位VDDおよび負側電位VBBが供給される。
また、図2に示すように、第1実施形態では、Vドライバ5の内部に、複数段のシフトレジスタ回路部51〜55と、走査方向切替回路部60と、入力信号切替回路部70と、複数段の論理合成回路部81〜83と、回路部91とが設けられている。なお、図2では、図面の簡略化のため、5段分のシフトレジスタ回路部51〜55および3段分の論理合成回路部81〜83のみを図示しているが、実際は画素数に応じた数のシフトレジスタ回路部および論理合成回路部が設けられている。
そして、1段目のシフトレジスタ回路部51は、前段の第1回路部51aと、後段の第2回路部51bとによって構成されている。第1回路部51aは、nチャネルトランジスタNT1およびNT2と、ダイオード接続されたnチャネルトランジスタNT3と、容量C1およびC2とを含む。また、第2回路部51bは、nチャネルトランジスタNT4、NT5、NT6およびNT7と、ダイオード接続されたnチャネルトランジスタNT8と、容量C3およびC4とを含む。以下、nチャネルトランジスタNT1〜NT8は、それぞれ、トランジスタNT1〜NT8と称する。
また、1段目のシフトレジスタ回路部51に設けられたトランジスタNT1〜NT8は、すべてn型のMOSトランジスタ(電界効果型トランジスタ)からなるTFT(薄膜トランジスタ)により構成されている。また、トランジスタNT1、NT2、NT6、NT7およびNT8は、互いに電気的に接続された2つのゲート電極を有する。また、第1回路部51aにおいて、トランジスタNT1のソースは、負側電位VBBに接続されているとともに、ドレインは、第1回路部51aの出力ノードであるノードND1に接続されている。また、容量C1の一方の電極は、負側電位VBBに接続されているとともに、他方の電極は、ノードND1に接続されている。また、トランジスタNT2のソースは、トランジスタNT3を介してノードND1に接続されているとともに、ドレインは、クロック信号線(CKV1)に接続されている。また、容量C2は、トランジスタNT2のゲートとソースとの間に接続されている。
また、第2回路部51bにおいて、トランジスタNT4のソースは、ノードND3に接続されているとともに、ドレインは、正側電位VDDに接続されている。このトランジスタNT4のゲートは、ノードND2に接続されている。また、トランジスタNT5のソースは、負側電位VBBに接続されているとともに、ドレインは、ノードND3に接続されている。このトランジスタNT5のゲートは、第1回路部51aのノードND1に接続されている。また、トランジスタNT6のソースは、負側電位VBBに接続されているとともに、ドレインは、ノードND2に接続されている。このトランジスタNT6のゲートは、第1回路部51aのノードND1に接続されている。また、トランジスタNT6は、トランジスタNT5がオン状態のときに、トランジスタNT4をオフ状態にするために設けられている。また、トランジスタNT7のソースは、トランジスタNT8を介してノードND2に接続されているとともに、ドレインは、クロック信号線(CKV1)に接続されている。また、容量C3は、トランジスタNT4のゲートとソースとの間に接続されている。また、容量C4は、トランジスタNT7のゲートとソースとの間に接続されている。
また、2段目〜5段目のシフトレジスタ回路部52〜55は、上記した1段目のシフトレジスタ回路部51とほぼ同様の回路構成を有する。具体的には、2段目〜5段目のシフトレジスタ回路部52〜55は、それぞれ、1段目のシフトレジスタ回路部51の第1回路部51aとほぼ同様の回路構成を有する第1回路部52a〜55aと、第2回路部51bとほぼ同様の回路構成を有する第2回路部52b〜55bとによって構成されている。
2段目のシフトレジスタ回路部52は、1段目のシフトレジスタ回路部51のトランジスタNT1〜NT8に対応するnチャネルトランジスタNT11〜NT18と、容量C1〜C4に対応する容量C11〜C14とを含む。なお、nチャネルトランジスタNT14は、本発明の「第4トランジスタ」および「第5トランジスタ」の一例であり、nチャネルトランジスタNT16は、本発明の「第1トランジスタ」の一例である。また、容量C13は、本発明の「第1容量」および「第2容量」の一例である。以下、nチャネルトランジスタNT11〜NT18は、それぞれ、トランジスタNT11〜NT18と称する。また、3段目のシフトレジスタ回路部53は、1段目のシフトレジスタ回路部51のトランジスタNT1〜NT8に対応するnチャネルトランジスタNT21〜NT28と、容量C1〜C4に対応する容量C21〜C24とを含む。なお、nチャネルトランジスタNT24は、本発明の「第4トランジスタ」および「第5トランジスタ」の一例であり、nチャネルトランジスタNT26は、本発明の「第1トランジスタ」の一例である。また、容量C23は、本発明の「第1容量」および「第2容量」の一例である。以下、nチャネルトランジスタNT21〜NT28は、それぞれ、トランジスタNT21〜NT28と称する。
また、4段目のシフトレジスタ回路部54は、1段目のシフトレジスタ回路部51のトランジスタNT1〜NT8に対応するnチャネルトランジスタNT31〜NT38と、容量C1〜C4に対応する容量C31〜C34とを含む。なお、nチャネルトランジスタNT34は、本発明の「第4トランジスタ」および「第5トランジスタ」の一例であり、nチャネルトランジスタNT36は、本発明の「第1トランジスタ」の一例である。また、容量C33は、本発明の「第1容量」および「第2容量」の一例である。以下、nチャネルトランジスタNT31〜NT38は、それぞれ、トランジスタNT31〜NT38と称する。また、5段目のシフトレジスタ回路部55は、1段目のシフトレジスタ回路部51のトランジスタNT1〜NT8に対応するnチャネルトランジスタNT41〜NT48と、容量C1〜C4に対応する容量C41〜C44とを含む。なお、nチャネルトランジスタNT44は、本発明の「第4トランジスタ」および「第5トランジスタ」の一例であり、nチャネルトランジスタNT46は、本発明の「第1トランジスタ」の一例である。また、容量C43は、本発明の「第1容量」および「第2容量」の一例である。以下、nチャネルトランジスタNT41〜NT48は、それぞれ、トランジスタNT41〜NT48と称する。
ここで、第1実施形態では、4段目のシフトレジスタ回路部54の第1回路部54aは、シフト信号SR4を出力するノードND2の電位を負側電位VBBにリセットするためのnチャネルトランジスタNT39を含んでいる。また、5段目のシフトレジスタ回路部55の第1回路部55aは、シフト信号SR5を出力するノードND2の電位を負側電位VBBにリセットするためのnチャネルトランジスタNT49を含んでいる。以下、nチャネルトランジスタNT39およびNT49は、それぞれ、リセットトランジスタNT39およびNT49と称する。
また、リセットトランジスタNT39のドレインには、正側電位VDDが供給されるとともに、ソースは、4段目のシフトレジスタ回路部54の第1回路部54aの出力ノードであるノードND1に接続されている。また、リセットトランジスタNT39のゲートには、スタート信号STVを供給するためのスタート信号線(STV)が接続されている。なお、スタート信号STVは、本発明の「所定の駆動信号」の一例であり、スタート信号線(STV)は、本発明の「第1駆動信号線」の一例である。これにより、Hレベルのスタート信号STVに応答してリセットトランジスタNT39がオンすると、リセットトランジスタNT39を介して正側電位VDDが供給されることにより、第1回路部54aのノードND1の電位が正側電位VDD(Hレベル)になるように構成されている。そして、第1回路部54aのノードND1の電位が正側電位VDD(Hレベル)になると、第2回路部54bのトランジスタNT36がオンするので、トランジスタNT36を介して負側電位VBBが供給されることにより、シフト信号SR4を出力する第2回路部54bのノードND2が負側電位VBBにリセットされるように構成されている。
また、リセットトランジスタNT49のドレインには、正側電位VDDが供給されるとともに、ソースは、5段目のシフトレジスタ回路部55の第1回路部55aの出力ノードであるノードND1に接続されている。また、リセットトランジスタNT49のゲートには、スタート信号STVを供給するためのスタート信号線(STV)が接続されている。これにより、5段目のシフトレジスタ回路部55では、上記した4段目のシフトレジスタ回路部54と同様にして、シフト信号SR5を出力する第2回路部55bのノードND2が負側電位VBBにリセットされるように構成されている。
また、2段目のシフトレジスタ回路部52のトランジスタNT12およびNT17と、4段目のシフトレジスタ回路部54のトランジスタNT32およびNT37とは、クロック信号線(CKV2)に接続されている。また、3段目のシフトレジスタ回路部53のトランジスタNT22およびNT27と、5段目のシフトレジスタ回路部55のトランジスタNT42およびNT47とは、クロック信号線(CKV1)に接続されている。すなわち、クロック信号線(CKV1)とクロック信号線(CKV2)とが1段毎に交互に接続されている。
また、第1実施形態では、3段目以降のシフトレジスタ回路部53〜55に、イネーブル信号線(ENB1)とイネーブル信号線(ENB2)とが1つずつ交互に接続されている。なお、このイネーブル信号線(ENB1)および(ENB2)は、本発明の「第2信号線」および「第3信号線」の一例である。このイネーブル信号線(ENB1)を介して、所定のタイミングで電位がLレベルからHレベルに切り替わるイネーブル信号ENB1が供給されるとともに、イネーブル信号線(ENB2)を介して、イネーブル信号ENB1と異なるタイミングで電位がLレベルからHレベルに切り替わるイネーブル信号ENB2が供給されるように構成されている。そして、3段目のシフトレジスタ回路部53および5段目のシフトレジスタ回路部55では、それぞれ、トランジスタNT24およびNT44のドレインにイネーブル信号線(ENB1)が接続されている。また、4段目のシフトレジスタ回路部54では、トランジスタNT34のドレインに、イネーブル信号線(ENB2)が接続されている。
また、走査方向切替回路部60は、nチャネルトランジスタNT51〜NT60を含む。以下、nチャネルトランジスタNT51〜NT60は、それぞれ、トランジスタNT51〜NT60と称する。このトランジスタNT51〜NT60は、すべてn型のMOSトランジスタからなるTFTにより構成されている。
また、トランジスタNT51〜NT55は、この順番でソース/ドレインの一方とソース/ドレインの他方とが互いに接続されている。また、トランジスタNT51、NT53およびNT55のゲートには、走査方向切替信号線(CSV)が接続されているとともに、トランジスタNT52およびNT54のゲートには、反転走査方向切替信号線(XCSV)が接続されている。すなわち、トランジスタNT51〜NT55のゲートには、それぞれ、走査方向切替信号線(CSV)と反転走査方向切替信号線(XCSV)とが交互に接続されている。
また、トランジスタNT56は、後述する回路部91のノードND6に接続されている。また、トランジスタNT57〜NT60は、この順番でソース/ドレインの一方とソース/ドレインの他方とが互いに接続されている。トランジスタNT56、NT58およびNT60のゲートには、反転走査方向切替信号線(XCSV)が接続されているとともに、トランジスタNT57およびNT59のゲートには、走査方向切替信号線(CSV)が接続されている。すなわち、トランジスタNT56〜NT60のゲートには、それぞれ、反転走査方向切替信号線(XCSV)と走査方向切替信号線(CSV)とが交互に接続されている。
なお、走査方向が順方向の場合には、走査方向切替信号CSVがHレベル(VDD)になるように、かつ、反転走査方向切替信号XCSVがLレベル(VBB)になるように制御される。このため、走査方向が順方向の場合には、トランジスタNT51、NT53、NT55、NT57およびNT59がオン状態になるように、かつ、トランジスタNT52、NT54、NT56、NT58およびNT60がオフ状態になるように制御される。また、走査方向が逆方向の場合には、走査方向切替信号CSVがLレベル(VBB)になるように、かつ、反転走査方向切替信号XCSVがHレベル(VDD)になるように制御される。このため、走査方向が逆方向の場合には、トランジスタNT51、NT53、NT55、NT57およびNT59がオフ状態になるように、かつ、トランジスタNT52、NT54、NT56、NT58およびNT60がオン状態になるように制御される。
また、1段目のシフトレジスタ回路部51のトランジスタNT1のゲートが、走査方向切替回路部60のトランジスタNT51のソース/ドレインの他方(トランジスタNT52のソース/ドレインの一方)に接続されているとともに、1段目のシフトレジスタ回路部51のノードND3が、走査方向切替回路部60のトランジスタNT57のソース/ドレインの一方に接続されている。
また、2段目のシフトレジスタ回路部52のトランジスタNT11のゲートが、走査方向切替回路部60のトランジスタNT57のソース/ドレインの他方(トランジスタNT58のソース/ドレインの一方)に接続されているとともに、2段目のシフトレジスタ回路部52のノードND3が、走査方向切替回路部60のトランジスタNT52のソース/ドレインの他方(トランジスタNT53のソース/ドレインの一方)に接続されている。
また、3段目のシフトレジスタ回路部53のトランジスタNT21のゲートが、走査方向切替回路部60のトランジスタNT53のソース/ドレインの他方(トランジスタNT54のソース/ドレインの一方)に接続されているとともに、3段目のシフトレジスタ回路部53のノードND3が、走査方向切替回路部60のトランジスタNT58のソース/ドレインの他方(トランジスタNT59のソース/ドレインの一方)に接続されている。
また、4段目のシフトレジスタ回路部54のトランジスタNT31のゲートが、走査方向切替回路部60のトランジスタNT59のソース/ドレインの他方(トランジスタNT60のソース/ドレインの一方)に接続されているとともに、4段目のシフトレジスタ回路部54のノードND3が、走査方向切替回路部60のトランジスタNT54のソース/ドレインの他方(トランジスタNT55のソース/ドレインの一方)に接続されている。
また、5段目のシフトレジスタ回路部55のトランジスタNT41のゲートが、走査方向切替回路部60のトランジスタNT55のソース/ドレインの他方に接続されているとともに、5段目のシフトレジスタ回路部55のノードND3が、走査方向切替回路部60のトランジスタNT60のソース/ドレインの他方に接続されている。
各段のシフトレジスタ回路部51〜55と走査方向切替回路部60とを上記のように接続することによって、走査方向に応じて、所定段のシフトレジスタ回路部の第1回路部に走査方向に対して前段の出力信号(SR11〜SR15)が入力されるように制御される。ただし、走査方向が順方向の場合の先頭段のシフトレジスタ回路部51の第1回路部51aには、スタート信号STVが入力される。
また、入力信号切替回路部70は、ゲートが走査方向切替信号線(CSV)に接続されたnチャネルトランジスタNT61〜NT70と、ゲートが反転走査方向切替信号線(XCSV)に接続されたnチャネルトランジスタNT71〜NT80とを含む。以下、nチャネルトランジスタNT61〜NT80は、それぞれ、トランジスタNT61〜NT80と称する。また、入力信号切替回路部70を構成するトランジスタNT61〜NT80は、すべてn型のMOSトランジスタからなるTFTにより構成されている。
また、走査方向切替信号線(CSV)に接続されたnチャネルトランジスタと、ゲートが反転走査方向切替信号線(XCSV)に接続されたnチャネルトランジスタとは、各段のシフトレジスタ回路部51〜55に対して、それぞれ2つずつ配置されている。具体的には、1段目のシフトレジスタ回路部51に対応して、ゲートが走査方向切替信号線(CSV)に接続されたトランジスタNT61およびNT62と、ゲートが反転走査方向切替信号線(XCSV)に接続されたトランジスタNT71およびNT72とが配置されている。トランジスタNT61およびNT71のソース/ドレインの一方は、1段目のシフトレジスタ回路部51のトランジスタNT2のゲートに接続されている。トランジスタNT61のソース/ドレインの他方は、2段目のシフトレジスタ回路部52のノードND2に接続されているとともに、トランジスタNT71のソース/ドレインの他方は、正側電位VDDに接続されている。また、トランジスタNT62およびNT72のソース/ドレインの一方は、1段目のシフトレジスタ回路部51のトランジスタNT7のゲートに接続されている。トランジスタNT62のソース/ドレインの他方は、スタート信号STVが供給される走査方向切替回路部60のトランジスタNT51のソース/ドレインの他方(トランジスタNT52のソース/ドレインの一方)およびトランジスタNT1のゲートに接続されているとともに、トランジスタNT72のソース/ドレインの他方は、2段目のシフトレジスタ回路部52のノードND2に接続されている。
また、2段目のシフトレジスタ回路部52に対応して、ゲートが走査方向切替信号線(CSV)に接続されたトランジスタNT63およびNT64と、ゲートが反転走査方向切替信号線(XCSV)に接続されたトランジスタNT73およびNT74とが配置されている。トランジスタNT63およびNT73のソース/ドレインの一方は、2段目のシフトレジスタ回路部52のトランジスタNT12のゲートに接続されている。トランジスタNT63のソース/ドレインの他方は、3段目のシフトレジスタ回路部53のノードND2に接続されているとともに、トランジスタNT73のソース/ドレインの他方は、1段目のシフトレジスタ回路部51のノードND2に接続されている。また、トランジスタNT64およびNT74のソース/ドレインの一方は、2段目のシフトレジスタ回路部52のトランジスタNT17のゲートに接続されている。トランジスタNT64のソース/ドレインの他方は、1段目のシフトレジスタ回路部51のノードND2に接続されているとともに、トランジスタNT74のソース/ドレインの他方は、3段目のシフトレジスタ回路部53のノードND2に接続されている。
また、3段目のシフトレジスタ回路部53に対応して、ゲートが走査方向切替信号線(CSV)に接続されたトランジスタNT65およびNT66と、ゲートが反転走査方向切替信号線(XCSV)に接続されたトランジスタNT75およびNT76とが配置されている。トランジスタNT65およびNT75のソース/ドレインの一方は、3段目のシフトレジスタ回路部53のトランジスタNT22のゲートに接続されている。トランジスタNT65のソース/ドレインの他方は、4段目のシフトレジスタ回路部54のノードND2に接続されているとともに、トランジスタNT75のソース/ドレインの他方は、2段目のシフトレジスタ回路部52のノードND2に接続されている。また、トランジスタNT66およびNT76のソース/ドレインの一方は、3段目のシフトレジスタ回路部53のトランジスタNT27のゲートに接続されている。トランジスタNT66のソース/ドレインの他方は、2段目のシフトレジスタ回路部52のノードND2に接続されているとともに、トランジスタNT76のソース/ドレインの他方は、4段目のシフトレジスタ回路部54のノードND2に接続されている。
また、4段目のシフトレジスタ回路部54に対応して、ゲートが走査方向切替信号線(CSV)に接続されたトランジスタNT67およびNT68と、ゲートが反転走査方向切替信号線(XCSV)に接続されたトランジスタNT77およびNT78とが配置されている。トランジスタNT67およびNT77のソース/ドレインの一方は、4段目のシフトレジスタ回路部54のトランジスタNT32のゲートに接続されている。トランジスタNT67のソース/ドレインの他方は、5段目のシフトレジスタ回路部55のノードND2に接続されているとともに、トランジスタNT77のソース/ドレインの他方は、3段目のシフトレジスタ回路部53のノードND2に接続されている。また、トランジスタNT68およびNT78のソース/ドレインの一方は、4段目のシフトレジスタ回路部54のトランジスタNT37のゲートに接続されている。トランジスタNT68のソース/ドレインの他方は、3段目のシフトレジスタ回路部53のノードND2に接続されているとともに、トランジスタNT78のソース/ドレインの他方は、5段目のシフトレジスタ回路部55のノードND2に接続されている。
また、5段目のシフトレジスタ回路部55に対応して、ゲートが走査方向切替信号線(CSV)に接続されたトランジスタNT69およびNT70と、ゲートが反転走査方向切替信号線(XCSV)に接続されたトランジスタNT79およびNT80とが配置されている。トランジスタNT69およびNT79のソース/ドレインの一方は、5段目のシフトレジスタ回路部55のトランジスタNT42のゲートに接続されている。トランジスタNT69のソース/ドレインの他方は、図示しない6段目のシフトレジスタ回路部のノードND2に接続されているとともに、トランジスタNT79のソース/ドレインの他方は、4段目のシフトレジスタ回路部54のノードND2に接続されている。また、トランジスタNT70およびNT80のソース/ドレインの一方は、5段目のシフトレジスタ回路部55のトランジスタNT47のゲートに接続されている。トランジスタNT70のソース/ドレインの他方は、4段目のシフトレジスタ回路部54のノードND2に接続されているとともに、トランジスタNT80のソース/ドレインの他方は、図示しない6段目のシフトレジスタ回路部のノードND2に接続されている。
入力信号切替回路部70を構成するトランジスタNT61〜NT80を上記のように構成することによって、走査方向が順方向の場合には、トランジスタNT61〜NT70がオン状態になるように、かつ、トランジスタNT71〜NT80がオフ状態になるように制御される。また、各段のシフトレジスタ回路部51〜55と入力信号切替回路部70とを上記のように接続することによって、走査方向に応じて、所定段のシフトレジスタ回路部の第1回路部に走査方向に対して次段のシフト信号(SR1〜SR5)が入力されるように、かつ、所定段のシフトレジスタ回路部の第2回路部に走査方向に対して前段のシフト信号(SR1〜SR5)が入力されるように制御される。ただし、初段のシフトレジスタ回路部51の第1回路部51aには、スタート信号STVが入力される。
また、論理合成回路部81〜83は、それぞれ、ダミーゲート線(Dummy)、1段目のゲート線(Gate1)および2段目のゲート線(Gate2)に接続されている。なお、ダミーゲート線(Dummy)は、表示部2に設けられた画素20(図1参照)に接続されないゲート線である。また、論理合成回路部81〜83は、それぞれ、対応する所定段のシフトレジスタ回路部から出力されたシフト信号と、その所定段の次段のシフトレジスタ回路部から出力されたシフト信号とを論理合成して、各段のゲート線にシフト出力信号を出力するように構成されている。また、ダミーゲート線(Dummy)に接続される論理合成回路部81は、nチャネルトランジスタNT81〜NT84と、ダイオード接続されたnチャネルトランジスタNT85と、容量C81とを含む。なお、nチャネルトランジスタNT81は、本発明の「第2トランジスタ」の一例であり、nチャネルトランジスタNT82は、本発明の「第3トランジスタ」の一例である。以下、nチャネルトランジスタNT81〜NT85は、それぞれ、トランジスタNT81〜NT85と称する。
また、トランジスタNT83〜NT85と、容量C81とによって、電位固定回路部81aが構成されている。この電位固定回路部81aは、論理合成回路部81からLレベルのシフト出力信号がダミーゲート線(Dummy)に出力される際、そのシフト出力信号のLレベルの電位を固定するために設けられている。また、論理合成回路部81を構成するトランジスタNT81〜NT85は、すべてn型のMOSトランジスタからなるTFTにより構成されている。また、トランジスタNT81のドレインは、イネーブル信号線(ENB)に接続されているとともに、ソースは、トランジスタNT82のドレインに接続されている。また、トランジスタNT82のソースは、ノードND4(ダミーゲート線)に接続されている。トランジスタNT81のゲートは、2段目のシフトレジスタ回路部52のシフト信号SR2が出力されるノードND2に接続されているとともに、トランジスタNT82のゲートは、3段目のシフトレジスタ回路部53のシフト信号SR3が出力されるノードND2に接続されている。
また、トランジスタNT83のソースは、負側電位VBBに接続されているとともに、ドレインは、ノードND4(ダミーゲート線)に接続されている。このトランジスタNT83のゲートは、ノードND5に接続されている。また、トランジスタNT84のソースは、負側電位VBBに接続されているとともに、ドレインは、ノードND5に接続されている。このトランジスタNT84のゲートは、ノードND4(ダミーゲート線)に接続されている。また、容量C81の一方の電極は、負側電位VBBに接続されているとともに、他方の電極は、ノードND5に接続されている。また、ノードND5は、トランジスタNT85を介して、反転イネーブル信号線(XENB)に接続されている。
また、1段目のゲート線(Gate1)に接続される論理合成回路部82は、ダミーゲート線(Dummy)に接続される論理合成回路部81と同様の回路構成を有する。具体的には、1段目のゲート線(Gate1)に接続される論理合成回路部82は、ダミーゲート線(Dummy)に接続される論理合成回路部81のトランジスタNT81〜NT85と、容量C81とに対応するnチャネルトランジスタNT91〜NT95と、容量C91とを含む。なお、nチャネルトランジスタNT91は、本発明の「第2トランジスタ」の一例であり、nチャネルトランジスタNT92は、本発明の「第3トランジスタ」の一例である。以下、nチャネルトランジスタNT91〜NT95は、それぞれ、トランジスタNT91〜NT95と称する。また、ダミーゲート線(Dummy)に接続される論理合成回路部81の電位固定回路部81aに対応する電位固定回路部82aが、トランジスタNT93〜NT95と、容量C91とによって構成されている。
なお、1段目のゲート線(Gate1)に接続される論理合成回路部82において、トランジスタNT91のゲートは、3段目のシフトレジスタ回路部53のシフト信号SR3が出力されるノードND2に接続されているとともに、トランジスタNT92のゲートは、4段目のシフトレジスタ回路部54のシフト信号SR4が出力されるノードND2に接続されている。また、ノードND5は、トランジスタNT95を介して、反転イネーブル信号線(XENB)に接続されている。
また、2段目のゲート線(Gate2)に接続される論理合成回路部83は、ダミーゲート線(Dummy)に接続される論理合成回路部81と同様の回路構成を有する。具体的には、2段目のゲート線(Gate2)に接続される論理合成回路部83は、ダミーゲート線(Dummy)に接続される論理合成回路部81のトランジスタNT81〜NT85と、容量C81とに対応するnチャネルトランジスタNT101〜NT105と、容量C101とを含む。なお、nチャネルトランジスタNT101は、本発明の「第2トランジスタ」の一例であり、nチャネルトランジスタNT102は、本発明の「第3トランジスタ」の一例である。以下、nチャネルトランジスタNT101〜NT105は、それぞれ、トランジスタNT101〜NT105と称する。また、ダミーゲート線(Dummy)に接続される論理合成回路部81の電位固定回路部81aに対応する電位固定回路部83aが、トランジスタNT103〜NT105と、容量C101とによって構成されている。
なお、2段目のゲート線(Gate2)に接続される論理合成回路部83において、トランジスタNT101のゲートは、4段目のシフトレジスタ回路部54のシフト信号SR4が出力されるノードND2に接続されているとともに、トランジスタNT102のゲートは、5段目のシフトレジスタ回路部55のシフト信号SR5が出力されるノードND2に接続されている。また、ノードND5は、トランジスタNT105を介して、反転イネーブル信号線(XENB)に接続されている。
また、回路部91は、nチャネルトランジスタNT111〜NT113と、ダイオード接続されたnチャネルトランジスタNT114と、容量C111とを含む。以下、nチャネルトランジスタNT111〜NT114は、それぞれ、トランジスタNT111〜NT114と称する。また、回路部91を構成するトランジスタNT111〜NT114は、すべてn型のMOSトランジスタからなるTFTにより構成されている。
そして、トランジスタNT111のドレインは、イネーブル信号線(ENB)に接続されているとともに、ソースは、ノードND6に接続されている。このトランジスタNT111のゲートは、2段目のシフトレジスタ回路部52のノードND2に接続されている。トランジスタNT112のソースは、負側電位VBBに接続されているとともに、ドレインは、ノードND6に接続されている。このトランジスタNT112のゲートは、ノードND7に接続されている。トランジスタNT113のソースは、負側電位VBBに接続されているとともに、ドレインは、ノードND7に接続されている。このトランジスタNT113のゲートは、ノードND6に接続されている。容量C111の一方の電極は、負側電位VBBに接続されているとともに、他方の電極は、ノードND7に接続されている。また、ノードND6は、走査方向切替回路部60のトランジスタNT56のソース/ドレインの他方に接続されている。また、ノードND7は、トランジスタNT114を介して、反転イネーブル信号線(XENB)に接続されている。
図3は、本発明の第1実施形態による液晶表示装置のVドライバの動作を説明するための電圧波形図である。次に、図1〜図3を参照して、第1実施形態による液晶表示装置のVドライバの動作について説明する。
まず、図2中の順方向に沿って、各段のゲート線にタイミングのシフトしたシフト出力信号が順次出力される場合(順方向走査の場合)について説明する。まず、電源を投入することにより、Vドライバ5の各段のシフトレジスタ回路部に正側電位VDDおよび負側電位VBBを供給する。そして、順方向走査の場合には、走査方向切替信号CSVがHレベルに保持されるとともに、反転走査方向切替信号XCSVがLレベルに保持される。これにより、順方向走査時には、走査方向切替信号CSVがゲートに入力されるトランジスタNT51、NT53、NT55、NT57、NT59およびNT61〜70がオン状態に保持される。また、反転走査方向切替信号XCSVがゲートに入力されるトランジスタNT52、NT54、NT56、NT58、NT60およびNT71〜80がオフ状態に保持される。そして、初期状態では、各段のシフトレジスタ回路部51〜55のノードND1〜ND3の電位は、正側電位VDDと負側電位VBBとの間の不安定な電位となっている。これにより、初期状態では、各段のシフトレジスタ回路部51〜55から出力されるシフト信号SR1〜SR5と、出力信号SR11〜SR15とは、正側電位VDDと負側電位VBBとの間の不安定な電位となっている。この状態で、図3に示すように、スタート信号STVをHレベルに上昇させる。
これにより、第1実施形態では、Hレベルのスタート信号STVが4段目のシフトレジスタ回路部54の第1回路部54aのリセットトランジスタNT39のゲートに入力される。このため、リセットトランジスタNT39がオンするので、リセットトランジスタNT39を介して正側電位VDDが4段目のシフトレジスタ回路部54の第1回路部54aのノードND1に供給される。これにより、初期状態では正側電位VDDと負側電位VBBとの間の不安定な電位であった第1回路部54aのノードND1の電位が正側電位VDD(Hレベル)にリセットされる。このため、第1回路部54aのノードND1に繋がる第2回路部54bのトランジスタNT36およびNT35のゲートにそれぞれ正側電位VDD(Hレベル)が印加される。これにより、トランジスタNT36およびNT35がオンするので、トランジスタNT36およびNT35を介して、4段目のシフトレジスタ回路部54のノードND2およびND3にそれぞれ負側電位VBBが供給される。
このため、初期状態では正側電位VDDと負側電位VBBとの間の不安定な電位であった4段目のシフトレジスタ回路部54のノードND2およびND3の電位は、スタート信号STVがHレベルの期間において、負側電位VBBにリセットされる。これにより、4段目のシフトレジスタ回路部54のノードND2およびND3からそれぞれ出力されるシフト信号SR4および出力信号SR14は、共に、負側電位VBB(Lレベル)にリセットされる。
そして、Lレベルのシフト信号SR4は、論理合成回路部82のトランジスタNT92のゲート、および、論理合成回路部83のトランジスタNT101のゲートに入力されるので、これらのトランジスタNT92およびNT101はオフ状態に固定される。また、Lレベルのシフト信号SR4は、入力信号切替回路部70のオン状態のトランジスタNT65を介して、3段目のシフトレジスタ回路部53のトランジスタNT22のゲートに入力される。これにより、3段目のシフトレジスタ回路部53のトランジスタNT22は、オフ状態に固定される。また、Lレベルのシフト信号SR4は、入力信号切替回路部70のオン状態のトランジスタNT70を介して、5段目のシフトレジスタ回路部55のトランジスタNT47のゲートに入力される。これにより、5段目のシフトレジスタ回路部55のトランジスタNT47は、オフ状態に固定される。
また、4段目のシフトレジスタ回路部54のノードND3から出力されるLレベルの出力信号SR14は、走査方向切替回路部60のオン状態のトランジスタNT55を介して、5段目のシフトレジスタ回路部55のトランジスタNT41のゲートに入力される。これにより、5段目のシフトレジスタ回路部55のトランジスタNT41は、オフ状態に固定される。
また、5段目のシフトレジスタ回路部55では、Hレベルのスタート信号STVが第1回路部55aのリセットトランジスタNT49のゲートに入力されることにより、上記した4段目のシフトレジスタ回路部54と同様にして、ノードND1の電位が正側電位VDD(Hレベル)にリセットされるとともに、ノードND2およびND3の電位が負側電位VBB(Lレベル)にリセットされる。これに伴って、5段目のシフトレジスタ回路部55のノードND2およびND3からそれぞれ出力されるシフト信号SR5および出力信号SR15も負側電位VBB(Lレベル)にリセットされる。そして、このLレベルのシフト信号SR5は、論理合成回路部83のトランジスタNT102のゲートと、論理合成回路部83のトランジスタNT101に対応する論理合成回路部83の次段の論理合成回路部のnチャネルトランジスタのゲートとに入力される。これにより、これらのトランジスタがオフ状態に固定される。また、Lレベルのシフト信号SR5は、入力信号切替回路部70のオン状態のトランジスタNT67を介して、4段目のシフトレジスタ回路部54のトランジスタNT32のゲートに入力される。これにより、トランジスタNT32は、オフ状態に固定される。
上記のようにして、スタート信号STVがHレベルになる期間には、4段目以降の全てのシフトレジスタ回路部において、ノードND1の電位と、ノードND2およびND3の電位とがそれぞれ正側電位VDDと負側電位VBBとに一括してリセットされる。そして、これに伴って、4段目以降のシフトレジスタ回路部からそれぞれ出力されるシフト信号および出力信号が負側電位VBB(Lレベル)にリセットされる。これにより、そのLレベルのシフト信号または出力信号がゲートに入力される各段のシフトレジスタ回路部のトランジスタと各段の論理合成回路部の論理合成を行うトランジスタとが、オフ状態に固定される。
また、Hレベルのスタート信号STVは、走査方向切替回路部60のオン状態のトランジスタNT51を介して1段目のシフトレジスタ回路部51のトランジスタNT1のゲートに入力される。このため、トランジスタNT1がオン状態になる。この後、トランジスタNT2のドレインに入力されるクロック信号CKV1がHレベルに上昇する。
この際、1段目のシフトレジスタ回路部51のトランジスタNT2のゲートに、2段目のシフトレジスタ回路部52から出力されるシフト信号SR2がオン状態のトランジスタNT61を介して入力されている。なお、このときのトランジスタNT2のゲートに入力されるシフト信号SR2は、正側電位VDDと負側電位VBBとの間の不安定な電位ではあるが、トランジスタNT2をオフさせることが可能な電位になっている。これにより、トランジスタNT2は、オフ状態になっている。
また、1段目のシフトレジスタ回路部51のトランジスタNT1がオン状態でトランジスタNT2がオフ状態であるので、トランジスタNT1を介して負側電位VBBからLレベルの電位が供給されることによりノードND1の電位がLレベルに低下する。これにより、1段目のシフトレジスタ回路部51のノードND1にゲートが接続されるトランジスタNT5およびNT6がオフ状態になる。また、Hレベルのスタート信号STVは、オン状態のトランジスタNT51およびNT62を介して、1段目のシフトレジスタ回路部51のトランジスタNT7のゲートにも入力される。これにより、トランジスタNT7はオン状態になっている。そして、トランジスタNT7のドレインに入力されるクロック信号CKV1の電位がHレベルに上昇する。
この際、トランジスタNT7がオン状態であっても、トランジスタNT6がオフ状態であるので、トランジスタNT7、NT8およびNT6を介してクロック信号線(CKV1)と、負側電位VBBとの間で貫通電流が流れることはない。また、Hレベルのクロック信号CKV1がトランジスタNT7と、ダイオード接続されたトランジスタNT8とを介して入力されることにより、1段目のシフトレジスタ回路部51のノードND2の電位がHレベルに上昇する。これにより、トランジスタNT4がオン状態になる。そして、正側電位VDDからトランジスタNT4を介してノードND3にHレベル(VDD)の電位が供給される。
この際、トランジスタNT4がオン状態であっても、トランジスタNT5がオフ状態であるので、トランジスタNT4およびNT5を介して、正側電位VDDと負側電位VBBとの間で貫通電流が流れることはない。そして、正側電位VDDからトランジスタNT4を介してノードND3にHレベル(VDD)の電位が供給されることにより、1段目のシフトレジスタ回路部51のノードND3の電位は、VDD側に上昇する。この際、1段目のシフトレジスタ回路部51のノードND2の電位は、容量C3によってトランジスタNT4のゲート−ソース間電圧が維持されるように、ノードND3の電位の上昇に伴ってブートされることにより上昇する。これにより、ノードND2の電位がVDDよりもトランジスタNT4のしきい値電圧(Vt)以上の所定の電圧(Vα)分高い電位まで上昇する。その結果、1段目のシフトレジスタ回路部51のノードND2からVDD+Vt以上の電位(VDD+Vα)を有するHレベルのシフト信号SR1が出力される。また、同時に、1段目のシフトレジスタ回路部のノードND3からHレベル(VDD)の出力信号SR11が出力される。
そして、1段目のシフトレジスタ回路部51のHレベル(VDD)の出力信号SR11は、オン状態のトランジスタNT57を介して2段目のシフトレジスタ回路部52のトランジスタNT11のゲートに入力される。これにより、トランジスタNT11は、オン状態になる。そして、1段目のシフトレジスタ回路部51のHレベル(VDD+Vα)のシフト信号SR1は、オン状態のトランジスタNT64のドレインに入力される。この際、トランジスタNT64のゲート電圧は走査方向切替信号CSVの電位(VDD)に等しいので、トランジスタNT64のソースに接続されるトランジスタNT17のゲート電圧は(VDD−Vt)に充電される。これにより、トランジスタNT17は、オン状態になる。
また、2段目のシフトレジスタ回路部52のトランジスタNT12のゲートには、3段目のシフトレジスタ回路部53のノードND2から出力されるシフト信号SR3がオン状態のトランジスタNT63を介して入力されている。なお、このときのトランジスタNT12のゲートに入力されるシフト信号SR3は、正側電位VDDと負側電位VBBとの間の不安定な電位ではあるが、トランジスタNT12をオフさせることが可能な電位になっている。これにより、トランジスタNT12は、オフ状態になっている。
この後、2段目のシフトレジスタ回路部52のトランジスタNT17のドレインに入力されるクロック信号CKV2の電位がLレベル(VBB)からHレベル(VDD)に上昇する。これにより、トランジスタNT17では、容量C14の機能によりゲート−ソース間電圧が保持されながら、ゲート電位がVDD−VtからVDDとVBBとの電位差分上昇する。このため、2段目のシフトレジスタ回路部52のノードND2の電位は、トランジスタNT17のしきい値電圧(Vt)分低下することなく、Hレベル(VDD)の電位に上昇する。この後、上記した1段目のシフトレジスタ回路部51の動作と同様にして、2段目のシフトレジスタ回路部52のノードND2からVDD+Vt以上の電位(VDD+Vα)を有するHレベルのシフト信号SR2が出力される。また、同時に、2段目のシフトレジスタ回路部52のノードND3からHレベル(VDD)の出力信号SR12が出力される。
そして、2段目のシフトレジスタ回路部52のHレベル(VDD+Vα>VDD+Vt)のシフト信号SR2は、ダミーゲート線に繋がる論理合成回路部81のトランジスタNT81のゲートに入力される。また、Hレベル(VDD+Vα>VDD+Vt)のシフト信号SR2は、ゲートにVDDの走査方向切替信号CSVが入力されることによりオンしているトランジスタNT61およびNT66のドレインに入力される。これにより、トランジスタNT61およびNT66のソース電位は、(VDD−Vt)になるので、1段目のシフトレジスタ回路部51のトランジスタNT2のゲートと、3段目のシフトレジスタ回路部53のトランジスタNT27のゲートとには、(VDD−Vt)の電位が入力される。また、Hレベル(VDD)の出力信号SR12は、オン状態のトランジスタNT53を介して3段目のシフトレジスタ回路部53のトランジスタNT21のゲートに入力される。
そして、ダミーゲート線に繋がる論理合成回路部81のトランジスタNT81は、Hレベル(VDD+Vα)のシフト信号SR2がゲートに入力されることにより、オン状態になる。この際、トランジスタNT83は、オン状態に保持されているので、トランジスタNT83を介してノードND4に負側電位VBBが供給される。また、この際、トランジスタNT82のゲートには、3段目のシフトレジスタ回路部53のノードND2から正側電位VDDと負側電位VBBとの間の不安定な電位のシフト信号SR3が入力されている。これにより、トランジスタNT82は、意図しないオン状態になる場合がある。
トランジスタNT82が意図しないオン状態になる場合には、トランジスタNT81およびNT82を介して供給されるイネーブル信号ENBにより、ノードND4の電位がVBBよりも高い電位に上昇する。これにより、論理合成回路部81のノードND4から、意図しないタイミングでVBBよりも高い電位のシフト出力信号Dummyがダミーゲート線に出力される場合がある。なお、このように意図しないタイミングでVBBよりも高い電位のシフト出力信号Dummyがダミーゲート線に出力されたとしても、ダミーゲート線は画素20(図1参照)に接続されていないので、映像の表示に影響を及ぼすことはない。
また、(VDD−Vt)の電位がトランジスタNT61からゲートに入力されることにより、1段目のシフトレジスタ回路部51のトランジスタNT2は、オン状態になる。そして、トランジスタNT2およびNT7のドレインに入力されるクロック信号CKV1の電位はLレベルに低下する。この際、1段目のシフトレジスタ回路部51のノードND1の電位は、Lレベルに保持される。これにより、1段目のシフトレジスタ回路部51のトランジスタNT5およびNT6は、オフ状態に保持される。
また、クロック信号CKV1がLレベルに低下することにより、トランジスタNT8のゲート電圧はLレベルに低下するので、トランジスタNT8はオフ状態になる。これにより、1段目のシフトレジスタ回路部51のノードND2の電位は、Hレベル(VDD+Vα)に保持されるので、1段目のシフトレジスタ回路部51からHレベル(VDD+Vα)のシフト信号SR1が続けて出力される。また、1段目のシフトレジスタ回路部51のノードND2の電位がHレベル(VDD+Vα)に保持されることにより、トランジスタNT4はオン状態に保持されるので、1段目のシフトレジスタ回路部51のノードND3からHレベル(VDD)の出力信号SR11が続けて出力される。
また、(VDD−Vt)の電位がトランジスタNT66からゲートに入力されることにより、3段目のシフトレジスタ回路部53のトランジスタNT27は、オン状態になる。また、トランジスタNT21は、ゲートにHレベル(VDD)の出力信号SR12が入力されることによりオン状態になる。このとき、3段目のシフトレジスタ回路部53のトランジスタNT22は、オフ状態に固定されている。そして、トランジスタNT21がオンすることによりトランジスタNT21を介して負側電位VBBが供給されることによって、3段目のシフトレジスタ回路部53のノードND1の電位は、負側電位VBB(Lレベル)に固定される。これにより、トランジスタNT25およびNT26はオフ状態になる。
このとき、クロック信号線(CKV1)からオン状態のトランジスタNT27を介してトランジスタNT28のゲートに供給されるクロック信号CKV1がHレベル(VDD)からLレベル(VBB)に低下するので、トランジスタNT28はオフ状態になる。これにより、3段目のシフトレジスタ回路部53のノードND2の電位は、正側電位VDDと負側電位VBBとの間の不安定な電位に保持される。このため、3段目のシフトレジスタ回路部53のノードND2から正側電位VDDと負側電位VBBとの間の不安定な電位のシフト信号SR3が続けて出力される。また、このとき、3段目のシフトレジスタ回路部53のノードND3の電位も正側電位VDDと負側電位VBBとの間の不安定な電位に保持されることにより、3段目のシフトレジスタ回路部53のノードND3から正側電位VDDと負側電位VBBとの間の不安定な電位の出力信号SR13が続けて出力される。
そして、スタート信号STVの電位がLレベルに低下する。これにより、1段目のシフトレジスタ回路部51のトランジスタNT1がオフ状態になる。このため、1段目のシフトレジスタ回路部51のノードND1の電位は、Lレベルに保持されるので、トランジスタNT5およびNT6は、オフ状態に保持される。また、スタート信号STVの電位がLレベルに低下することにより、スタート信号STVがトランジスタNT51およびNT62を介してゲートに入力されるトランジスタNT7もオフ状態になる。これにより、1段目のシフトレジスタ回路部51のノードND2の電位は、Hレベル(VDD+Vα)に保持されるとともに、ノードND3の電位は、Hレベル(VDD)に保持される。このため、1段目のシフトレジスタ回路部51から、Hレベル(VDD+Vα)のシフト信号SR1と、Hレベル(VDD)の出力信号SR11とが続けて出力される。
また、Lレベルに低下したスタート信号STVは、4段目のシフトレジスタ回路部54のリセットトランジスタNT39、5段目のシフトレジスタ回路部55のリセットトランジスタNT49、および、図示しない6段目以降のシフトレジスタ回路部の上記のリセットトランジスタNT39およびNT49に対応するnチャネルトランジスタのゲートにも入力されるので、これらのトランジスタはオフする。これにより、4段目以降のシフトレジスタ回路部において、ノードND1は、Hレベルの電位を保持しながらフローティング状態になるとともに、ノードND2およびND3の電位はLレベルに保持される。このため、4段目以降のシフトレジスタ回路部のノードND2から出力されるシフト信号とノードND3から出力される出力信号とは、共に、Lレベルに保持される。
この後、3段目のシフトレジスタ回路部53のトランジスタNT27のドレインに入力されるクロック信号CKV1がHレベルに上昇する。これにより、3段目のシフトレジスタ回路部53のノードND2の電位はHレベル(VDD)に上昇するので、シフト信号SR3の電位はHレベルに上昇する。また、3段目のシフトレジスタ回路部53のノードND2にゲートが接続されたトランジスタNT24はオン状態になる。このとき、トランジスタNT24のドレインにLレベルのイネーブル信号ENB1が供給されているので、トランジスタNT24のソース電位(ノードND3の電位)はLレベルに保持される。
この後、第1実施形態では、イネーブル信号ENB1の電位がLレベルからHレベルに上昇する。これにより、3段目のシフトレジスタ回路部53のノードND3の電位がHレベル(VDD)に上昇するので、出力信号SR13の電位もHレベル(VDD)に上昇する。なお、この際、3段目のシフトレジスタ回路部53のノードND2の電位は、容量C23によりトランジスタNT24のゲート−ソース間電圧が維持されるようにノードND3の電位の上昇に伴ってブートされることによって、VDDからさらに上昇する。これにより、3段目のシフトレジスタ回路部53のノードND2の電位は、VDDよりもしきい値電圧(Vt)以上の所定の電圧(Vβ)分高い電位(VDD+Vβ>VDD+Vt)まで上昇する。なお、このときのノードND2の電位(VDD+Vβ)は、上記した1段目のシフトレジスタ回路部51および2段目のシフトレジスタ回路部52において、上昇した後のノードND2の電位(VDD+Vα)よりもさらに高い電位となる。そして、3段目のシフトレジスタ回路部53のノードND2からVDD+Vt以上の電位(VDD+Vβ)を有するHレベルのシフト信号SR3が出力される。
そして、Hレベル(VDD+Vβ>VDD+Vt)のシフト信号SR3は、ダミーゲート線に繋がる論理合成回路部81のトランジスタNT82のゲートと、1段目のゲート線に繋がる論理合成回路部82のトランジスタNT91のゲートとに入力される。また、Hレベル(VDD+Vβ>VDD+Vt)のシフト信号SR3は、オン状態のトランジスタNT63のドレインに入力されるとともに、オン状態のトランジスタNT68のドレインに入力される。また、Hレベル(VDD)の出力信号SR13は、オン状態のトランジスタNT59を介して4段目のシフトレジスタ回路部54のトランジスタNT31のゲートに入力される。
この際、第1実施形態では、ダミーゲート線に繋がる論理合成回路部81において、トランジスタNT81およびNT82のゲートにそれぞれ入力されるシフト信号SR2とシフト信号SR3とが両方ともHレベルになるので、トランジスタNT81およびトランジスタNT82が両方ともオン状態になる。これにより、イネーブル信号線(ENB)からトランジスタNT81およびNT82を介してノードND4にイネーブル信号ENBが供給される。このイネーブル信号ENBは、シフト信号SR1およびSR2が両方ともHレベルになった時点では、Lレベルであり、その後わずかな期間後にLレベルからHレベルに電位が切り替わる。これにより、ダミーゲート線に繋がる論理合成回路部81のノードND4の電位がLレベルからHレベルに上昇するので、論理合成回路部81からダミーゲート線にHレベルのシフト出力信号Dummyが出力される。すなわち、イネーブル信号ENBがLレベルの間は、シフト出力信号Dummyの電位は、強制的にLレベルに保持されるとともに、イネーブル信号ENBの電位がLレベルからHレベルに上昇するのに伴って、Hレベルに上昇される。
なお、この際、ダミーゲート線に繋がる論理合成回路部81のノードND4の電位(シフト出力信号Dummyの電位)がHレベルに上昇するのに伴って、ノードND4にゲートが接続されたトランジスタNT84がオン状態になる。これにより、トランジスタNT84を介して負側電位VBBからLレベルの電位がトランジスタNT83のゲートに供給されるので、トランジスタNT83は、オフ状態になる。このため、トランジスタNT81およびNT82が両方ともオン状態になった場合にも、トランジスタNT83がオフ状態になるので、トランジスタNT81、NT82およびNT83を介して、イネーブル信号線(ENB)と負側電位VBBとの間で貫通電流が流れるのが抑制される。
また、第1実施形態では、トランジスタNT81およびNT82のゲートに、VDDよりもしきい値電圧(Vt)以上の所定の電圧(VαまたはVβ)分高い電位(VDD+VαまたはVDD+Vβ)のHレベルのシフト信号SR2およびSR3がそれぞれ入力される。これにより、トランジスタNT81のドレインにVDDの電位を有するHレベルのイネーブル信号ENBが供給された場合に、ダミーゲート線に繋がる論理合成回路部81のノードND4に現れる電位が、VDDからトランジスタNT81およびNT82のしきい値電圧(Vt)分低下するのが抑制される。このため、論理合成回路部81からダミーゲート線に出力されるシフト出力信号Dummyの電位がHレベルから低下するのが抑制される。
また、1段目のゲート線に繋がる論理合成回路部82では、トランジスタNT91のゲートに3段目のシフトレジスタ回路部53のHレベル(VDD+Vβ)のシフト信号SR3が入力されることにより、トランジスタNT91はオンする。このとき、トランジスタNT92がオフ状態に固定されているので、イネーブル信号線(ENB)からトランジスタNT91およびNT92を介してノードND4にイネーブル信号ENBは供給されない。
なお、この時点より前の反転イネーブル信号XENBがHレベルの期間において、反転イネーブル信号線(XENB)にゲートが接続されたトランジスタNT95がオンする。これにより、トランジスタNT95を介して論理合成回路部82のノードND5にHレベルの反転イネーブル信号XENBが供給される。このため、ノードND5にゲートが接続されたトランジスタNT93がオンするとともに、容量C91が充電される。これにより、トランジスタNT93を介して負側電位VBB(Lレベル)が論理合成回路部82のノードND4に供給される。このため、論理合成回路部82から1段目のゲート線にLレベルのシフト出力信号Gate1が出力される。なお、この際、論理合成回路部82のノードND4の電位がLレベルになることにより、そのノードND4にゲートが接続されるトランジスタNT94はオフ状態になる。これにより、論理合成回路部82のノードND5の電位はHレベルに保持される。
そして、反転イネーブル信号XENBの電位がHレベルからLレベルに切り替わる際には、トランジスタNT95はオフするので、トランジスタNT95を介してノードND5に、Lレベルの反転イネーブル信号XENBは供給されない。これにより、トランジスタNT93はオン状態に保持されるので、トランジスタNT93を介して、ノードND4に負側電位VBBが続けて供給される。このため、反転イネーブル信号XENBがHレベルの期間に加えてLレベルの期間にも、論理合成回路部82のノードND4から1段目のゲート線にLレベルのシフト出力信号Gate1が出力される。
また、Hレベル(VDD+Vβ>VDD+Vt)のシフト信号SR3が、ゲートにVDDの走査方向切替信号CSVが入力されることによりオンしているトランジスタNT63のドレインに入力されることにより、トランジスタNT63のソース電位は、(VDD−Vt)になる。これにより、2段目のシフトレジスタ回路部52のトランジスタNT12のゲートには、(VDD−Vt)の電位が入力される。このため、トランジスタNT12がオン状態になる。この際、クロック信号CKV2の電位がLレベルである。これにより、2段目のシフトレジスタ回路部52のノードND1の電位はLレベルに保持されるので、トランジスタNT15およびNT16はオフ状態に保持される。また、この際、トランジスタNT18のゲート電位はクロック信号CKV2によりLレベルになるので、トランジスタNT18はオフしている。したがって、ノードND2の電位は、Hレベル(VDD+Vα)に保持される。これにより、2段目のシフトレジスタ回路部52からHレベル(VDD+Vα)のシフト信号SR2が続けて出力される。また、トランジスタNT15がオフ状態に保持されることにより、2段目のシフトレジスタ回路部52のノードND3の電位は、Hレベル(VDD)に保持される。これにより、2段目のシフトレジスタ回路部52からHレベル(VDD)の出力信号SR12が続けて出力される。
また、1段目のシフトレジスタ回路部51では、Hレベル(VDD+Vα)のシフト信号SR2がドレインに入力されるトランジスタNT61から続けて(VDD−Vt)の電位がゲートに入力されることにより、トランジスタNT2がオン状態に保持される。この状態で、クロック信号CKV1がLレベル(VBB)からHレベル(VDD)に立ち上がるので、トランジスタNT2のソース電位が上昇する。この際、トランジスタNT2では、容量C2によりゲート−ソース間電圧が保持されながら、ゲート電位が(VDD−Vt)からVDDとVBBとの電位差分上昇する。これにより、1段目のシフトレジスタ回路部51のノードND1の電位(トランジスタNT2のソース電位)は、トランジスタNT2のしきい値電圧(Vt)分低下することなく、Hレベル(VDD)の電位に上昇する。
そして、1段目のシフトレジスタ回路部51のノードND1の電位がHレベルに上昇することにより、トランジスタNT5およびNT6がオン状態になる。この際、トランジスタNT7がオフ状態であるので、トランジスタNT6を介して負側電位VBBからLレベルの電位が供給されることにより、1段目のシフトレジスタ回路部51のノードND2の電位はLレベルに低下する。これにより、1段目のシフトレジスタ回路部51から出力されるシフト信号SR1の電位は、Lレベルに低下する。また、ノードND2の電位がLレベルに低下することにより、トランジスタNT4はオフ状態になる。これにより、トランジスタNT5を介して負側電位VBBからLレベルの電位が供給されることにより、1段目のシフトレジスタ回路部51のノードND3の電位はLレベルに低下する。このため、1段目のシフトレジスタ回路部51から出力される出力信号SR11の電位は、Lレベルに低下する。また、1段目のシフトレジスタ回路部51のノードND1の電位がHレベルに上昇した際、容量C1が充電される。これにより、次にトランジスタNT1がオン状態になって、トランジスタNT1を介して負側電位VBBからLレベルの電位が供給されるまで、ノードND1の電位がHレベルに保持される。このため、次にトランジスタNT1がオン状態になるまで、トランジスタNT5およびNT6がオン状態に保持されるので、シフト信号SR1および出力信号SR11の電位はLレベルに保持される。
そして、イネーブル信号ENBの電位がHレベルからLレベルに低下する。これにより、ダミーゲート線に繋がる論理合成回路部81では、トランジスタNT81およびNT82を介して、Lレベルの電位が供給されることにより、ノードND4の電位がLレベルに低下する。このため、論理合成回路部81からダミーゲート線に出力されるシフト出力信号Dummyの電位は、Lレベルに低下する。また、イネーブル信号ENBがHレベルからLレベルに低下するのと同時に、反転イネーブル信号XENBがLレベルからHレベルに上昇する。これにより、Hレベルの反転イネーブル信号XENBが、ダミーゲート線に繋がる論理合成回路部81のダイオード接続されたトランジスタNT85を介してトランジスタNT83のゲートに入力される。これにより、トランジスタNT83は、オン状態になる。このため、トランジスタNT83を介して負側電位VBBからLレベルの電位が供給されることにより、ダミーゲート線に繋がる論理合成回路部81のノードND4の電位は、Lレベルに固定される。これにより、論理合成回路部81からダミーゲート線に出力されるシフト出力信号Dummyの電位は、Lレベルに固定される。
また、Hレベルの反転イネーブル信号XENBがトランジスタNT83のゲートに入力された際、容量C81が充電される。これにより、次に、トランジスタNT84がオン状態になって負側電位VBBからトランジスタNT84を介してLレベルの電位が供給されるまで、ノードND5の電位(トランジスタNT83のゲート電位)は、Hレベルに保持される。このため、次にトランジスタNT84がオン状態になるまで、トランジスタNT83はオン状態に保持されるので、論理合成回路部81からダミーゲート線に出力されるシフト出力信号Dummyの電位はLレベルに固定された状態で保持される。
また、クロック信号CKV2がHレベルに上昇することにより、2段目のシフトレジスタ回路部52において、オン状態のトランジスタNT12を介してHレベルのクロック信号CKV2がノードND1に供給される。これにより、ノードND1にゲートが接続されるトランジスタNT15およびNT16はオン状態になる。このため、トランジスタNT16を介して負側電位VBBからノードND2にLレベルの電位が供給される。これにより、2段目のシフトレジスタ回路部52のノードND2から出力されるシフト信号SR2の電位はLレベルに低下する。また、ノードND2の電位がLレベルに低下することにより、トランジスタNT14がオフする。これにより、トランジスタNT15を介して負側電位VBBからLレベルの電位が供給されることによって、ノードND3の電位はLレベルに低下する。これにより、2段目のシフトレジスタ回路部52のノードND3から出力される出力信号SR12の電位は、Lレベルに低下する。
また、4段目のシフトレジスタ回路部54では、Hレベル(VDD+Vβ)のシフト信号SR3がドレインに入力されるトランジスタNT68から、(VDD−Vt)の電位がトランジスタNT37のゲートに入力される。また、トランジスタNT31のゲートにHレベル(VDD)の出力信号SR13が入力される。また、トランジスタNT32はオフ状態に固定されている。この状態で、トランジスタNT37のドレインに入力されるクロック信号CKV2の電位がHレベル(VDD)に上昇した後、トランジスタNT34のドレインに入力されるイネーブル信号ENB2の電位がLレベル(VBB)からHレベル(VDD)に上昇する。これにより、上記した3段目のシフトレジスタ回路部53の動作と同様にして、4段目のシフトレジスタ回路部54からVDD+Vt以上の電位(VDD+Vβ)を有するHレベルのシフト信号SR4と、Hレベル(VDD)の出力信号SR14とが出力される。
そして、1段目のゲート線に繋がる論理合成回路部82では、トランジスタNT91のゲートにHレベル(VDD+Vβ)のシフト信号SR3が入力されるととともに、トランジスタNT92のゲートにHレベル(VDD+Vβ)のシフト信号SR4が入力される。これにより、トランジスタNT91とトランジスタNT92とが両方ともオン状態になるので、イネーブル信号線からトランジスタNT91およびNT92を介してノードND4にイネーブル信号ENBが供給される。このイネーブル信号ENBは、シフト信号SR3およびSR4が両方ともHレベルになることによりトランジスタNT91およびNT92が両方ともオン状態になった時点では、Lレベルであり、その後わずかな期間後にLレベルからHレベルに電位が切り替わる。これにより、1段目のゲート線に繋がる論理合成回路部82のノードND4の電位がHレベルに上昇するので、論理合成回路部82から1段目のゲート線にHレベルのシフト出力信号Gate1が出力される。
すなわち、シフト出力信号Gate1の電位は、イネーブル信号ENBがLレベルの間は、強制的にLレベルに保持されるとともに、イネーブル信号ENBの電位がLレベルからHレベルに上昇するのに伴って、LレベルからHレベルに上昇される。したがって、イネーブル信号ENBがLレベルの際、論理合成回路部81からダミーゲート線に出力されるシフト出力信号Dummyも強制的にLレベルに保持されているので、シフト出力信号DummyがHレベルからLレベルに立ち下がるタイミングと、シフト出力信号Gate1がLレベルからHレベルに立ち上がるタイミングとが重なるのが抑制される。これにより、シフト出力信号DummyがHレベルからLレベルに立ち下がるタイミングと、シフト出力信号Gate1がLレベルからHレベルに立ち上がるタイミングとが重なることに起因して、ノイズが発生するのが抑制される。
この後、上記した3段目のシフトレジスタ回路部53と同様の動作が、4段目以降のシフトレジスタ回路部54および55において順次行われる。また、上記したダミーゲート線に繋がる論理合成回路部81と同様の動作が、1段目以降のダミーゲート線に繋がる論理合成回路部82および83において行われる。そして、各段のシフトレジスタ回路部からHレベルのシフト信号と、Hレベルの出力信号とが出力されるタイミングがシフトする。これに伴って、前段のシフト信号と次段のシフト信号とが両方ともHレベルになるタイミングも後段に進むにつれてシフトする。これにより、前段のHレベルのシフト信号と、次段のHレベルのシフト信号とが重なる期間において、イネーブル信号ENBがHレベルに上昇することにより、各段の論理合成回路部から対応するゲート線にHレベルのシフト出力信号が出力されるタイミングも後段に進むにつれてシフトする。そして、このタイミングのシフトしたHレベルのシフト出力信号により、各段のゲート線が順次駆動される。
上記のようにして、第1実施形態による液晶表示装置の各段のゲート線が、順次、駆動(走査)される。そして、上記の動作が最後のゲート線の走査が終了されるまで繰り返される。その後、再度、1段目のシフトレジスタ回路部51から上記の動作が繰り返し行われる。
次に、図2中の逆方向に沿って、各段のゲート線にタイミングのシフトしたシフト出力信号が順次出力される場合(逆方向走査の場合)には、走査方向切替信号CSVがLレベルに保持されるとともに、反転走査方向切替信号XCSVがHレベルに保持される。これにより、逆方向走査時には、走査方向切替信号CSVがゲートに入力されるトランジスタNT51、NT53、NT55、NT57、NT59およびNT61〜70がオフ状態に保持されるとともに、反転走査方向切替信号XCSVがゲートに入力されるトランジスタNT52、NT54、NT56、NT58、NT60およびNT71〜80がオン状態に保持される。そして、逆方向走査時には、上記した順方向走査時と同様の動作が、図2中の逆方向に沿って各段のシフトレジスタ回路部と、各段のゲート線に繋がる論理合成回路部とにおいて行われる。この際、前段のシフトレジスタ回路部から次段のシフトレジスタ回路部にシフト信号および出力信号が入力される場合や、次段のシフトレジスタ回路部から前段のシフトレジスタ回路部にシフト信号および出力信号が入力される場合には、上記したHレベルの反転走査方向切替信号XSCVによってオン状態にされたトランジスタNT52、NT54、NT58、NT60およびNT71〜80を介してそれぞれ入力される。
第1実施形態では、上記のように、シフトレジスタ回路部54に、シフト信号SR4が出力されるノードND2と負側電位VBBとの間に接続されたトランジスタNT36のゲートが接続される第1回路部54aのノードND1を正側電位VDDにリセットするためのリセットトランジスタNT39を設けることによって、Vドライバ5への正側電位VDDおよび負側電位VBBの供給後、Hレベルのスタート信号STVを入力してリセットトランジスタNT39により第1回路部54aのノードND1を正側電位VDDにリセットすれば、トランジスタNT36がオンするので、トランジスタNT36を介して、ノードND2に負側電位VBBを供給することができる。これにより、シフト信号SR4を負側電位VBBに固定することができる。また、シフトレジスタ回路部55に、シフト信号SR5が出力されるノードND2と負側電位VBBとの間に接続されたトランジスタNT46のゲートが接続される第1回路部55aのノードND1を正側電位VDDにリセットするためのリセットトランジスタNT49を設けることによって、Vドライバ5への正側電位VDDおよび負側電位VBBの供給後、Hレベルのスタート信号STVを入力してリセットトランジスタNT49により第1回路部55aのノードND1を正側電位VDDにリセットすれば、トランジスタNT46がオンするので、トランジスタNT46を介して、ノードND2に負側電位VBBを供給することができる。これにより、シフト信号SR5を負側電位VBBに固定することができる。これにより、論理合成回路部83のトランジスタNT101およびNT102を両方ともオフ状態に保持することができる。このため、論理合成回路部83のトランジスタNT101およびNT102を介してシフト出力信号Gate2は出力されないので、ゲート線に意図しないタイミングでシフト出力信号Gate2が出力されるのを抑制することができる。
また、第1実施形態では、シフトレジスタ回路部53〜55のトランジスタNT24、NT34およびNT44のゲートにクロック信号CKV1およびCKV2を交互に供給するとともに、ドレインにタイミングの異なるイネーブル信号ENB1およびENB2を交互に供給することによって、たとえば、3段目のシフトレジスタ回路部53において、クロック信号CKV1によりトランジスタNT24がオン状態になった後、イネーブル信号ENB1によりトランジスタNT24のソース電位がVBBからVDDに上昇するので、その電位の上昇分(Vβ)だけトランジスタNT24のゲート電位を上昇させることができる。また、4段目のシフトレジスタ回路部54において、クロック信号CKV2によりトランジスタNT34がオン状態になった後、イネーブル信号ENB2によりトランジスタNT34のソース電位がVBBからVDDに上昇するので、その電位の上昇分(Vβ)だけトランジスタNT34のゲート電位を上昇させることができる。これにより、トランジスタNT24およびNT34のドレインが固定的な正側電位VDDに接続されている場合に比べて、シフト信号SR3およびSR4の電位(VDD+Vβ<VDD+Vt)をより高くすることができるので、容易に、シフト信号SR3およびSR4の電位を、VDDよりもしきい値電圧(Vt)以上高い電位にすることができる。したがって、容易に、1段目のゲート線に繋がる論理合成回路部82のトランジスタNT91およびNT92のゲートに、それぞれ、VDD+Vt以上の電位(VDD+Vβ)を有するシフト信号SR3およびSR4を供給することができる。これにより、論理合成回路部82のトランジスタNT91およびNT92を介して1段目のゲート線に出力されるシフト出力信号Gate1の電位が、トランジスタNT91およびNT92のしきい値電圧(Vt)分だけ低下するのを抑制することができる。
また、第1実施形態では、リセットトランジスタNT39およびNT49を用いてノードND2の電位を負側電位VBBにリセットする際に、リセットトランジスタNT39およびNT49のゲートにHレベルのスタート信号STVを入力することによって、リセットトランジスタNT39およびNT49を用いてノードND2の電位を負側電位VBBにリセットする際に、リセットトランジスタNT39およびNT49のゲートに入力する駆動信号を生成するために信号生成回路を別途形成する必要がないので、Vドライバ5を含む液晶表示装置の回路構成が複雑化するのを抑制することができる。
(第2実施形態)
図4は、本発明の第2実施形態による液晶表示装置を示した平面図である。図5は、図4に示した第2実施形態による液晶表示装置のVドライバ内部の回路図である。図4および図5を参照して、この第2実施形態では、上記第1実施形態のVドライバをpチャネルトランジスタで構成する場合について説明する。
まず、図4を参照して、この第2実施形態では、基板1a上に、表示部2aが設けられている。この表示部2aには、画素20aがマトリクス状に配置されている。なお、図4では、図面の簡略化のため、1つの画素20aのみを図示している。各々の画素20aは、pチャネルランジスタ21a(以下、トランジスタ21aという)、画素電極22a、画素電極22aに対向配置された各画素20aに共通の対向電極23a、画素電極22aと対向電極23aとの間に挟持された液晶24a、および、補助容量25aによって構成されている。そして、トランジスタ21aのソースは、ドレイン線に接続されているとともに、ドレインは、画素電極22aおよび補助容量25aに接続されている。このトランジスタ21aのゲートはゲート線に接続されている。
また、表示部2aの一辺に沿うように、基板1a上に、表示部2aのドレイン線を駆動(走査)するための水平スイッチ(HSW)3aおよびHドライバ4aが設けられている。また、表示部2aの他の辺に沿うように、基板1a上に、表示部2aのゲート線を駆動(走査)するためのVドライバ5aが設けられている。なお、図4の水平スイッチ3aには、2つのスイッチのみを図示しているが、実際は画素数に応じた数のスイッチが配置されている。また、図4のHドライバ4aおよびVドライバ5aには、それぞれ、シフトレジスタ回路部を2つのみ図示しているが、実際は画素数に応じた数のシフトレジスタ回路部が配置されている。また、基板1aの外部には、上記第1実施形態と同様、信号発生回路11および電源回路12を含む駆動IC10が設置されている。
また、図5に示すように、第2実施形態では、Vドライバ5aの内部に、複数段のシフトレジスタ回路部501〜505と、走査方向切替回路部600と、入力信号切替回路部700と、複数段の論理合成回路部801〜803とが設けられている。なお、シフトレジスタ回路部502〜505は、本発明の「第1シフトレジスタ回路部」および「第2シフトレジスタ回路部」の一例である。なお、図5では、図面の簡略化のため、5段分のシフトレジスタ回路部501〜505および3段分の論理合成回路部801〜803のみを図示しているが、実際は画素数に応じた数のシフトレジスタ回路部および論理合成回路部が設けられている。
1段目のシフトレジスタ回路部501は、第1回路部501aと第2回路部501bとによって構成されている。第1回路部501aは、pチャネルトランジスタPT1およびPT2と、ダイオード接続されたpチャネルトランジスタPT3と、容量C1およびC2とを含む。また、第2回路部501bは、pチャネルトランジスタPT4〜PT7と、ダイオード接続されたpチャネルトランジスタPT8と、容量C3およびC4とを含む。以下、pチャネルトランジスタPT1〜PT8は、それぞれ、トランジスタPT1〜PT8と称する。
また、1段目のシフトレジスタ回路部501を構成するトランジスタPT1〜PT8は、それぞれ、図2に示した第1実施形態の1段目のシフトレジスタ回路部51のトランジスタNT1〜NT8に対応した位置に接続されている。ただし、上記第1実施形態と異なり、トランジスタPT1のソースは、正側電位VDDに接続されているとともに、トランジスタPT4のドレインは、負側電位VBBに接続されている。また、トランジスタPT5およびPT6のソースは、正側電位VDDに接続されている。
2段目のシフトレジスタ回路部502は、第1回路部502aと第2回路部502bとによって構成されている。第1回路部502aは、pチャネルトランジスタPT11およびPT12と、ダイオード接続されたpチャネルトランジスタPT13と、容量C11およびC12とを含む。また、第2回路部502bは、pチャネルトランジスタPT14〜PT17と、ダイオード接続されたpチャネルトランジスタPT18と、容量C13およびC14とを含む。なお、pチャネルトランジスタPT14は、本発明の「第4トランジスタ」および「第5トランジスタ」の一例であり、pチャネルトランジスタPT16は、本発明の「第1トランジスタ」の一例である。以下、pチャネルトランジスタPT11〜PT18は、それぞれ、トランジスタPT11〜PT18と称する。
また、2段目のシフトレジスタ回路部502を構成するトランジスタPT11〜PT18は、それぞれ、図2に示した第1実施形態の2段目のシフトレジスタ回路部52のトランジスタNT11〜NT18に対応した位置に接続されている。ただし、上記第1実施形態と異なり、トランジスタPT11のソースは、正側電位VDDに接続されているとともに、トランジスタPT14のドレインは、負側電位VBBに接続されている。また、トランジスタPT15およびPT16のソースは、正側電位VDDに接続されている。
3段目のシフトレジスタ回路部503は、第1回路部503aと第2回路部503bとによって構成されている。第1回路部503aは、pチャネルトランジスタPT21およびPT22と、ダイオード接続されたpチャネルトランジスタPT23と、容量C21およびC22とを含む。また、第2回路部503bは、pチャネルトランジスタPT24〜PT27と、ダイオード接続されたpチャネルトランジスタPT28と、容量C23およびC24とを含む。なお、pチャネルトランジスタPT24は、本発明の「第4トランジスタ」および「第5トランジスタ」の一例であり、pチャネルトランジスタPT26は、本発明の「第1トランジスタ」の一例である。以下、pチャネルトランジスタPT21〜PT28は、それぞれ、トランジスタPT21〜PT28と称する。
また、3段目のシフトレジスタ回路部503を構成するトランジスタPT21〜PT28は、それぞれ、図2に示した第1実施形態の3段目のシフトレジスタ回路部53のトランジスタNT21〜NT28に対応した位置に接続されている。ただし、上記第1実施形態と異なり、トランジスタPT21、PT25およびPT26のソースは、それぞれ、正側電位VDDに接続されている。
4段目のシフトレジスタ回路部504は、第1回路部504aと第2回路部504bとによって構成されている。第1回路部504aは、pチャネルトランジスタPT31およびPT32と、ダイオード接続されたpチャネルトランジスタPT33と、容量C31およびC32とを含む。また、第2回路部504bは、pチャネルトランジスタPT34〜PT37と、ダイオード接続されたpチャネルトランジスタPT38と、容量C33およびC34とを含む。なお、pチャネルトランジスタPT34は、本発明の「第4トランジスタ」および「第5トランジスタ」の一例であり、pチャネルトランジスタPT36は、本発明の「第1トランジスタ」の一例である。以下、pチャネルトランジスタPT31〜PT38は、それぞれ、トランジスタPT31〜PT38と称する。
また、4段目のシフトレジスタ回路部504を構成するトランジスタPT31〜PT38は、それぞれ、図2に示した第1実施形態の4段目のシフトレジスタ回路部54のトランジスタNT31〜NT38に対応した位置に接続されている。ただし、上記第1実施形態と異なり、トランジスタPT31、PT35およびPT36のソースは、それぞれ、正側電位VDDに接続されている。
5段目のシフトレジスタ回路部505は、第1回路部505aと第2回路部505bとによって構成されている。第1回路部505aは、pチャネルトランジスタPT41およびPT42と、ダイオード接続されたpチャネルトランジスタPT43と、容量C41およびC42とを含む。また、第2回路部505bは、pチャネルトランジスタPT44〜PT47と、ダイオード接続されたpチャネルトランジスタPT48と、容量C43およびC44とを含む。なお、pチャネルトランジスタPT44は、本発明の「第4トランジスタ」および「第5トランジスタ」の一例であり、pチャネルトランジスタPT46は、本発明の「第1トランジスタ」の一例である。以下、pチャネルトランジスタPT41〜PT48は、それぞれ、トランジスタPT41〜PT48と称する。
また、5段目のシフトレジスタ回路部505を構成するトランジスタPT41〜PT48は、それぞれ、図2に示した第1実施形態の5段目のシフトレジスタ回路部55のトランジスタNT41〜PT48に対応した位置に接続されている。ただし、上記第1実施形態と異なり、トランジスタPT41、PT45およびPT46のソースは、それぞれ、正側電位VDDに接続されている。
ここで、第2実施形態では、4段目のシフトレジスタ回路部504の第1回路部504aは、シフト信号SR4を出力するノードND2の電位を正側電位VDDにリセットするためのpチャネルトランジスタPT39を含んでいる。また、5段目のシフトレジスタ回路部505の第1回路部505aは、シフト信号SR5を出力するノードND2の電位を正側電位VDDにリセットするためのpチャネルトランジスタPT49を含んでいる。以下、pチャネルトランジスタPT39およびPT49は、それぞれ、リセットトランジスタPT39およびPT49と称する。
また、リセットトランジスタPT39のドレインには、負側電位VBBが供給されるとともに、ソースは、4段目のシフトレジスタ回路部504の第1回路部504aの出力ノードであるノードND1に接続されている。また、リセットトランジスタPT39のゲートには、スタート信号STVを供給するためのスタート信号線(STV)が接続されている。これにより、Lレベルのスタート信号STVに応答してリセットトランジスタPT39がオンすると、リセットトランジスタPT39を介して負側電位VBBが供給されることにより、第1回路部504aのノードND1の電位が負側電位VBB(Lレベル)になるように構成されている。そして、第1回路部504aのノードND1の電位が負側電位VBB(Lレベル)になると、第2回路部504bのトランジスタPT36がオンするので、トランジスタPT36を介して正側電位VDDが供給されることにより、シフト信号SR4を出力する第2回路部504bのノードND2が正側電位VDDにリセットされるように構成されている。
また、リセットトランジスタPT49のドレインには、負側電位VBBが供給されるとともに、ソースは、5段目のシフトレジスタ回路部505の第1回路部505aの出力ノードであるノードND1に接続されている。また、リセットトランジスタPT49のゲートには、スタート信号STVを供給するためのスタート信号線(STV)が接続されている。これにより、5段目のシフトレジスタ回路部505では、上記した4段目のシフトレジスタ回路部504と同様にして、シフト信号SR5を出力する第2回路部505bのノードND2が正側電位VDDにリセットされるように構成されている。
また、上記した各段のシフトレジスタ回路部501〜505に設けられたトランジスタPT1〜PT8、PT11〜PT18、PT21〜PT28、PT31〜PT38およびPT41〜PT48と、リセットトランジスタPT39およびPT49とは、全て、p型のMOSトランジスタからなるTFTにより構成されている。また、トランジスタPT1、PT2、PT6、PT7、PT8、PT11、PT12、PT16、PT17、PT18、PT21、PT22、PT26、PT27、PT28、PT31、PT32、PT36、PT37、PT38、PT41、PT42、PT46、PT47およびPT48は、それぞれ、互いに電気的に接続された2つのゲート電極を有する。
また、走査方向切替回路部600は、pチャネルトランジスタPT51〜PT60を含む。以下、pチャネルトランジスタPT51〜PT60は、それぞれ、トランジスタPT51〜PT60と称する。このトランジスタPT51〜PT60は、すべてp型のMOSトランジスタからなるTFTにより構成されている。そして、走査方向切替回路部600を構成するトランジスタPT51〜PT60は、それぞれ、図2に示した第1実施形態の走査方向切替回路部60のトランジスタNT51〜NT60に対応した位置に接続されている。
また、入力信号切替回路部700は、pチャネルトランジスタPT61〜PT80を含む。以下、pチャネルトランジスタPT61〜PT80は、それぞれ、トランジスタPT61〜PT80と称する。このトランジスタPT61〜PT80は、すべてp型のMOSトランジスタからなるTFTにより構成されている。そして、入力信号切替回路部700を構成するトランジスタPT61〜PT80は、それぞれ、図2に示した第1実施形態の入力信号切替回路部70のトランジスタNT61〜NT80に対応した位置に接続されている。ただし、上記第1実施形態と異なり、トランジスタPT71のソース/ドレインの他方は、負側電位VBBに接続されている。
また、論理合成回路部801〜803は、それぞれ、ダミーゲート線、1段目のゲート線および2段目のゲート線に接続されている。ダミーゲート線に接続される論理合成回路部801は、pチャネルトランジスタPT81〜PT84と、ダイオード接続されたpチャネルトランジスタPT85と、容量C81とを含む。なお、pチャネルトランジスタPT81は、本発明の「第2トランジスタ」の一例であり、pチャネルトランジスタPT82は、本発明の「第3トランジスタ」の一例である。以下、pチャネルトランジスタPT81〜PT85は、それぞれ、トランジスタPT81〜PT85と称する。また、トランジスタPT83〜PT85と、容量C81とによって、電位固定回路部801aが構成されている。そして、ダミーゲート線に接続される論理合成回路部801を構成するトランジスタPT81〜PT85は、それぞれ、図2に示した第1実施形態のダミーゲート線に接続される論理合成回路部81のトランジスタNT81〜NT85に対応した位置に接続されている。ただし、トランジスタPT83のソースは、正側電位VDDに接続されている。
また、1段目のゲート線に接続される論理合成回路部802は、pチャネルトランジスタPT91〜PT94と、ダイオード接続されたpチャネルトランジスタPT95と、容量C91とを含む。なお、pチャネルトランジスタPT91は、本発明の「第2トランジスタ」の一例であり、pチャネルトランジスタPT92は、本発明の「第3トランジスタ」の一例である。以下、pチャネルトランジスタPT91〜PT95は、それぞれ、トランジスタPT91〜PT95と称する。また、トランジスタPT93〜PT95と、容量C91とによって、電位固定回路部802aが構成されている。そして、1段目のゲート線に接続される論理合成回路部802を構成するトランジスタPT91〜PT95は、それぞれ、図2に示した第1実施形態の1段目のゲート線に接続される論理合成回路部82のトランジスタNT91〜NT95に対応した位置に接続されている。ただし、トランジスタPT93のソースは、正側電位VDDに接続されている。
また、2段目のゲート線に接続される論理合成回路部803は、pチャネルトランジスタPT101〜PT104と、ダイオード接続されたpチャネルトランジスタPT105と、容量C101とを含む。なお、pチャネルトランジスタPT101は、本発明の「第2トランジスタ」の一例であり、pチャネルトランジスタPT102は、本発明の「第3トランジスタ」の一例である。以下、pチャネルトランジスタPT101〜PT105は、それぞれ、トランジスタPT101〜PT105と称する。また、トランジスタPT103〜PT105と、容量C101とによって、電位固定回路部803aが構成されている。そして、2段目のゲート線に接続される論理合成回路部803を構成するトランジスタPT101〜PT105は、それぞれ、図2に示した第1実施形態の2段目のゲート線に接続される論理合成回路部83のトランジスタNT101〜NT105に対応した位置に接続されている。ただし、トランジスタPT103のソースは、正側電位VDDに接続されている。なお、上記の論理合成回路部801〜803に設けられたトランジスタPT81〜PT85、PT91〜PT95およびPT101〜PT105は、全て、p型のMOSトランジスタからなるTFTにより構成されている。
また、回路部901は、pチャネルトランジスタPT111〜PT113と、ダイオード接続されたpチャネルトランジスタPT114と、容量C111とを含んでいる。以下、pチャネルトランジスタPT111〜PT114は、それぞれ、トランジスタPT111〜PT114と称する。そして、回路部901を構成するトランジスタPT111〜PT114は、それぞれ、図2に示した第1実施形態の回路部91のトランジスタNT111〜NT114に対応した位置に接続されている。ただし、トランジスタPT112のソースは、正側電位VDDに接続されている。
図6は、本発明の第2実施形態による液晶表示装置のVドライバの動作を説明するための電圧波形図である。次に、図5および図6を参照して、第2実施形態によるVドライバ5aの動作を説明する。この第2実施形態によるVドライバ5aでは、図3に示した第5実施形態のスタート信号STV、クロック信号CKV1、CKV2、イネーブル信号ENB、ENB1、ENB2および反転イネーブル信号XENBのHレベルとLレベルとを反転させた波形の信号を、それぞれ、スタート信号STV、クロック信号CKV1、CKV2、イネーブル信号ENB、ENB1、ENB2および反転イネーブル信号XENBとして入力する。これにより、第2実施形態によるシフトレジスタ回路部501〜505からは、図2に示した第1実施形態によるシフトレジスタ回路部51〜55から出力されるシフト信号SR1〜SR5および出力信号SR11〜SR15のHレベルとLレベルとを反転させた波形を有する信号が出力される。また、第2実施形態による論理合成回路部801〜803からは、図2に示した第1実施形態による論理合成回路部81〜83から出力されるシフト出力信号Dummy、Gate1およびGate2のHレベルとLレベルとを反転させた波形を有する信号が出力される。この第2実施形態によるVドライバの上記以外の動作は、図2に示した上記第1実施形態によるVドライバの動作と同様である。
なお、第2実施形態では、シフトレジスタ回路部503〜505のトランジスタPT24、PT34およびPT44のゲートにクロック信号CKV1およびCKV2を交互に供給するとともに、ドレインにタイミングの異なるイネーブル信号ENB1およびENB2を交互に供給することによって、以下のような動作が行われる。たとえば、3段目のシフトレジスタ回路部503において、クロック信号CKV1によりトランジスタPT24がオン状態になった後、イネーブル信号ENB1によりトランジスタPT24のソース電位がVDDからVBBに低下するので、その電位の低下分(Vβ)だけトランジスタPT24のゲート電位が低下する。また、4段目のシフトレジスタ回路部504において、クロック信号CKV2によりトランジスタPT34がオン状態になった後、イネーブル信号ENB2によりトランジスタPT34のソース電位がVDDからVBBに低下するので、その電位の低下分(Vβ)だけトランジスタPT34のゲート電位が低下する。これにより、トランジスタPT24およびPT34のドレインが固定的な負側電位VBBに接続されている場合に比べて、シフト信号SR3およびSR4の電位(VBB−Vβ<VBB−Vt)をより低くすることができるので、より容易に、シフト信号SR3およびSR4の電位を、VBBよりもしきい値電圧(Vt)以上低い電位にすることができる。したがって、より容易に、1段目のゲート線に繋がる論理合成回路部802のトランジスタPT91およびPT92のゲートに、それぞれ、VBB−Vt以下の電位(VBB−Vβ)を有するシフト信号SR3およびSR4を供給することができる。これにより、論理合成回路部802のトランジスタPT91およびPT92を介して1段目のゲート線に出力されるシフト出力信号Gate1の電位が、しきい値電圧(Vt)分だけ上昇するのをより抑制することができる。
また、第2実施形態では、上記のように、リセットトランジスタPT39およびPT49を設けるとともに、スタート信号STVに応答してトランジスタPT39およびPT49をオンさせることによって、Vドライバを含む液晶表示装置において、ゲート線に意図しないタイミングでシフト出力信号が出力されるのを抑制することができるなどの上記第1実施形態と同様の効果を得ることができる。
(第3実施形態)
図7は、本発明の第3実施形態による液晶表示装置のVドライバ内部の回路図である。図7を参照して、この第3実施形態では、上記第1実施形態の構成において、3段目以降のシフトレジスタ回路部においても、1段目および2段目のシフトレジスタ回路部と同様に、出力信号が出力されるノードに接続されたトランジスタのドレインに正側電位を供給するとともに、シフトレジスタ回路部の出力信号を用いて論理合成回路部から出力するシフト出力信号をLレベルに固定した状態で保持する場合について説明する。
すなわち、この第3実施形態によるVドライバでは、図7に示すように、複数段のシフトレジスタ回路部511〜515と、走査方向切替回路部610と、入力信号切替回路部710と、複数段の論理合成回路部811〜813とが設けられている。なお、シフトレジスタ回路部512〜515は、本発明の「第1シフトレジスタ回路部」および「第2シフトレジスタ回路部」の一例である。なお、図7では、図面の簡略化のため、5段分のシフトレジスタ回路部511〜515および3段分の論理合成回路部811〜813のみを図示しているが、実際は画素数に応じた数のシフトレジスタ回路部および論理合成回路部が設けられている。
そして、1段目のシフトレジスタ回路部511は、図2に示した第1実施形態の1段目のシフトレジスタ回路部51の第1回路部51aおよび第2回路部51bと同様の回路構成を有する第1回路部511aおよび第2回路部511bによって構成されている。また、2段目のシフトレジスタ回路部512は、図2に示した第1実施形態の2段目のシフトレジスタ回路部52の第1回路部52aおよび第2回路部52bと同様の回路構成を有する第1回路部512aおよび第2回路部512bによって構成されている。
ここで、第3実施形態では、3段目のシフトレジスタ回路部513は、出力信号SR13を出力するノードND3にソースが接続されたトランジスタNT24のドレインに正側電位VDDが供給されること以外は、図2に示した第1実施形態の3段目のシフトレジスタ回路部53の第1回路部53aおよび第2回路部53bと同様の回路構成を有する第1回路部513aおよび第2回路部513bを有している。また、4段目のシフトレジスタ回路部514は、出力信号SR14を出力するノードND3にソースが接続されたトランジスタNT34のドレインに正側電位VDDが供給されること以外は、図2に示した第1実施形態の4段目のシフトレジスタ回路部54の第1回路部54aおよび第2回路部54bと同様の回路構成を有する第1回路部514aおよび第2回路部514bを有している。また、5段目のシフトレジスタ回路部515は、出力信号SR15を出力するノードND3にソースが接続されたトランジスタNT44のドレインに正側電位VDDが供給されること以外は、図2に示した第1実施形態の5段目のシフトレジスタ回路部55の第1回路部55aおよび第2回路部55bと同様の回路構成を有する第1回路部515aおよび第2回路部515bを有している。
また、走査方向切替回路部610は、図2に示した第1実施形態の走査方向切替回路部60と同様の回路構成を有する。ただし、第3実施形態では、トランジスタNT56のソース/ドレインの他方と、トランジスタNT57のソース/ドレインの一方とが接続されている。また、第3実施形態の入力信号切替回路部710は、図2に示した第1実施形態の入力信号切替回路部70と同様の回路構成を有する。
また、ダミーゲート線に接続される論理合成回路部811は、トランジスタNT81〜NT84と、ダイオード接続されたトランジスタNT85およびNT86と、容量C81とを含む。すなわち、第3実施形態の論理合成回路部811は、図2に示した第1実施形態の論理合成回路部81の回路構成において、ダイオード接続されたトランジスタNT86を加えた回路構成を有する。また、トランジスタNT83〜NT86と、容量C81とによって、電位固定回路部811aが構成されている。また、第3実施形態では、トランジスタNT85のソースは、1段目のシフトレジスタ回路部511の出力信号SR11が出力されるノードND3に接続されている。また、トランジスタNT86のソースは、4段目のシフトレジスタ回路部514の出力信号SR14が出力されるノードND3に接続されているとともに、ドレインは、論理合成回路部811のノードND5に接続されている。
また、1段目のゲート線に接続される論理合成回路部812は、トランジスタNT91〜NT94と、ダイオード接続されたトランジスタNT95およびNT96と、容量C91とを含む。すなわち、第3実施形態の論理合成回路部812は、図2に示した第1実施形態の論理合成回路部82の回路構成において、ダイオード接続されたトランジスタNT96を加えた回路構成を有する。また、トランジスタNT93〜NT96と、容量C91とによって、電位固定回路部812aが構成されている。また、第3実施形態では、トランジスタNT95のソースは、2段目のシフトレジスタ回路部512の出力信号SR12が出力されるノードND3に接続されている。また、トランジスタNT96のソースは、5段目のシフトレジスタ回路部515の出力信号SR15が出力されるノードND3に接続されているとともに、ドレインは、論理合成回路部812のノードND5に接続されている。
また、2段目のゲート線に接続される論理合成回路部813は、トランジスタNT101〜NT104と、ダイオード接続されたトランジスタNT105およびNT106と、容量C101とを含む。すなわち、第3実施形態の論理合成回路部813は、図2に示した第1実施形態の論理合成回路部83の回路構成において、ダイオード接続されたトランジスタNT106を加えた回路構成を有する。また、トランジスタNT103〜NT106と、容量C101とによって、電位固定回路部813aが構成されている。また、第3実施形態では、トランジスタNT105のソースは、3段目のシフトレジスタ回路部513の出力信号SR13が出力されるノードND3に接続されている。また、トランジスタNT106のソースは、図示しない6段目のシフトレジスタ回路部のシフト信号が出力されるノードに接続されているとともに、ドレインは、論理合成回路部813のノードND5に接続されている。
図8は、本発明の第3実施形態による液晶表示装置のVドライバの動作を説明するための電圧波形図である。次に、図7および図8を参照して、第3実施形態によるVドライバの動作について説明する。
この第3実施形態によるVドライバの動作は、基本的には、上記第1実施形態によるVドライバの動作と同様である。ただし、この第3実施形態によるVドライバでは、上記第1実施形態と異なり、3段目以降のシフトレジスタ回路部513〜515の出力信号SR13〜SR15が出力されるノードND3に接続されたトランジスタNT24〜NT44のドレインに、正側電位VDDを供給する。すなわち、第3実施形態では、3段目以降のシフトレジスタ回路部513〜515において、上記した第1実施形態による1段目および2段目のシフトレジスタ回路部と同様の動作が行われる。
また、第3実施形態では、論理合成回路部811〜813から各段のゲート線に出力するシフト出力信号Dummy、Gate1およびGate2の電位をLレベルに固定する際、シフトレジスタ回路部からの出力信号を用いて電位を固定する。たとえば、1段目のゲート線に繋がる論理合成回路部812において、共にオン状態になっているトランジスタNT91およびNT92を介してHレベルのイネーブル信号ENBが供給されることにより、1段目のゲート線に出力するシフト出力信号Gate1がHレベルになっている。この後、イネーブル信号ENBの電位がLレベルに低下する。これにより、Lレベルのイネーブル信号ENBがトランジスタNT91およびNT92を介して供給されることにより、1段目のゲート線に出力されるシフト出力信号Gate1の電位がLレベルに低下する。
この後、第3実施形態では、Hレベル(VDD)の出力信号SR15が、1段目のゲート線に繋がる論理合成回路部812のトランジスタNT93のゲートにダイオード接続されたトランジスタNT96を介して入力される。これにより、トランジスタNT93は、オン状態になる。このため、トランジスタNT93を介して負側電位VBBからLレベルの電位が供給されることにより、1段目のゲート線に繋がる論理合成回路部812のノードND4の電位は、Lレベルに固定される。これにより、論理合成回路部812から1段目のゲート線に出力されるシフト出力信号Gate1の電位は、Lレべルに固定される。また、第3実施形態では、Hレベル(VDD)の出力信号SR15がトランジスタNT93のゲートに入力された際、容量C91が充電される。これにより、次に、トランジスタNT94がオン状態になって負側電位VBBからトランジスタNT94を介してLレベルの電位が供給されるまで、ノードND5の電位(トランジスタNT93のゲート電位)は、Hレベルに保持される。このため、次にトランジスタNT94がオン状態になるまで、トランジスタNT93はオン状態に保持されるので、論理合成回路部812から1段目のゲート線に出力されるシフト出力信号Gate1の電位はLレベルに固定された状態で保持される。
そして、各段の論理合成回路部において、上記した1段目のゲート線に繋がる論理合成回路部812の動作と同様の動作により、シフトレジスタ回路部の出力信号を用いてシフト出力信号の電位がLレベルに固定される。第3実施形態によるVドライバの上記以外の動作は、上記第1実施形態によるVドライバの動作と同様である。
なお、第3実施形態では、トランジスタNT4、NT14、NT24、NT34およびNT44のゲートとソースとの間に、それぞれ、容量C3、C13、C23、C33およびC43を接続するとともに、トランジスタNT4、NT14、NT24、NT34およびNT44のドレインに正側電位VDDを供給することによって、以下のような動作が行われる。たとえば、2段目のシフトレジスタ回路部512において、クロック信号CKV2に応答してトランジスタNT14がオンする際に、容量C13が接続されたトランジスタNT14のゲート−ソース間電圧を維持するように、トランジスタNT14のソース電位の上昇に伴ってトランジスタNT14のゲート電位(シフト信号SR2の電位)が上昇する。また、3段目のシフトレジスタ回路部513において、クロック信号CKV1に応答してトランジスタNT24がオンする際に、容量C23が接続されたトランジスタNT24のゲート−ソース間電圧を維持するように、トランジスタNT24のソース電位の上昇に伴ってトランジスタNT24のゲート電位(シフト信号SR3の電位)が上昇する。上記のようにして、トランジスタNT14のゲート電位(シフト信号SR2の電位)と、トランジスタNT24のゲート電位(シフト信号SR3の電位)とがVDDよりもしきい値電圧(Vt)以上の所定の電圧(Vα)分高い電位まで低下するので、ダミーゲート線に繋がる論理合成回路部811のトランジスタNT81およびトランジスタNT82のゲートに、それぞれ、VDD+Vtよりも高い電位(VDD+Vα)を有するシフト信号SR2およびSR3が供給される。これにより、論理合成回路部811のトランジスタNT81およびNT82を介してダミーゲート線に出力されるシフト出力信号Dummyの電位が、VDDからトランジスタNT81およびNT82のしきい値電圧(Vt)分だけ低下するのが抑制される。
また、第3実施形態では、上記のように、リセットトランジスタNT39およびNT49を設けるとともに、スタート信号STVに応答してトランジスタNT39およびNT49をオンさせることによって、ゲート線に意図しないタイミングでシフト出力信号が出力されるのを抑制することができるなどの上記第1実施形態と同様の効果を得ることができる。
(第4実施形態)
図9は、本発明の第4実施形態による液晶表示装置のVドライバ内部の回路図である。図9を参照して、この第4実施形態では、上記第3実施形態のVドライバをpチャネルトランジスタで構成する場合について説明する。
この第4実施形態によるVドライバでは、図9に示すように、複数段のシフトレジスタ回路部521〜525と、走査方向切替回路部620と、入力信号切替回路部720と、複数段の論理合成回路部821〜823とが設けられている。なお、シフトレジスタ回路部521〜525は、本発明の「第1シフトレジスタ回路部」および「第2シフトレジスタ回路部」の一例である。なお、図9では、図面の簡略化のため、5段分のシフトレジスタ回路部521〜525および3段分の論理合成回路部821〜823のみを図示しているが、実際は画素数に応じた数のシフトレジスタ回路部および論理合成回路部が設けられている。
そして、1段目のシフトレジスタ回路部521は、図5に示した第2実施形態の1段目のシフトレジスタ回路部501の第1回路部501aおよび第2回路部501bと同様の回路構成を有する第1回路部521aおよび第2回路部521bによって構成されている。また、2段目のシフトレジスタ回路部522は、図5に示した第2実施形態の2段目のシフトレジスタ回路部502の第1回路部502aおよび第2回路部502bと同様の回路構成を有する第1回路部522aおよび第2回路部522bによって構成されている。
ここで、第4実施形態では、3段目以降のシフトレジスタ回路部523〜525の出力信号SR13〜SR15を出力するノードND3にソースが接続されたトランジスタPT24〜PT44のドレインには、それぞれ、負側電位VBBが供給されている。すなわち、第4実施形態では、3段目以降のシフトレジスタ回路部523〜525は、全て同じ回路構成を有している。具体的には、3段目〜5段目のシフトレジスタ回路部は、第2実施形態によるシフトレジスタ回路部の第1回路部および第2回路部と同様の回路構成を有する第1回路部および第2回路部を有している。
また、走査方向切替回路部620は、基本的には、図5に示した第2実施形態による走査方向切替回路部600と同様の回路構成を有している。ただし、第4実施形態による走査方向切替回路部620では、トランジスタPT56のソース/ドレインの他方と、トランジスタPT57のソース/ドレインの一方とが接続されている。また、入力信号切替回路部720は、図5に示した第2実施形態の入力信号切替回路部700と同様の回路構成を有する。
また、論理合成回路部821〜823は、図7に示した第3実施形態の論理合成回路部811〜813を構成するnチャネルトランジスタをpチャネルトランジスタで置き換えた構成を有している。具体的には、第4実施形態によるダミーゲート線に繋がる論理合成回路部821は、図7に示した第3実施形態の論理合成回路部811のトランジスタNT81〜NT86をそれぞれトランジスタPT81〜PT86で置き換えた回路構成を有している。また、第4実施形態による1段目のゲート線に繋がる論理合成回路部822は、図7に示した第3実施形態の論理合成回路部812のトランジスタNT91〜NT96をそれぞれトランジスタPT91〜PT96で置き換えた回路構成を有している。また、第4実施形態による2段目のゲート線に繋がる論理合成回路部823は、図7に示した第3実施形態の論理合成回路部813のトランジスタNT101〜NT106をそれぞれトランジスタPT101〜PT106で置き換えた回路構成を有している。また、第4実施形態では、論理合成回路部821〜823のトランジスタPT83、PT93およびPT103のソースは、正側電位VDDに接続されている。
図10は、本発明の第4実施形態による液晶表示装置のVドライバの動作を説明するための電圧波形図である。次に、図9および図10を参照して、第4実施形態によるVドライバの動作を説明する。この第4実施形態によるVドライバでは、図8に示した第3実施形態のスタート信号STV、クロック信号CKV1、CKV2およびイネーブル信号ENBのHレベルとLレベルとを反転させた波形の信号を、それぞれ、スタート信号STV、クロック信号CKV1、CKV2およびイネーブル信号ENBとして入力する。これにより、第3実施形態によるシフトレジスタ回路部521〜525からは、図7に示した第3実施形態によるシフトレジスタ回路部511〜515から出力されるシフト信号SR1〜SR5および出力信号SR11〜SR15のHレベルとLレベルとを反転させた波形を有する信号がそれぞれ出力される。また、第4実施形態による論理合成回路部821〜823からは、図7に示した第3実施形態による論理合成回路部811〜813から出力されるシフト出力信号Dummy、Gate1およびGate2のHレベルとLレベルとを反転させた波形を有する信号が出力される。この第4実施形態によるVドライバの上記以外の動作は、図7に示した上記第3実施形態によるVドライバの動作と同様である。
なお、第4実施形態では、トランジスタPT4、PT14、PT24、PT34およびPT44のゲートとソースとの間に、それぞれ、容量C3、C13、C23、C33およびC43を接続するとともに、トランジスタPT4、PT14、PT24、PT34およびPT44のドレインに負側電位VBBを供給することによって、以下のような動作が行われる。たとえば、2段目のシフトレジスタ回路部522において、クロック信号CKV2に応答してトランジスタPT14がオンする際に、容量C13が接続されたトランジスタPT14のゲート−ソース間電圧を維持するように、トランジスタPT14のソース電位の低下に伴ってトランジスタPT14のゲート電位(シフト信号SR2の電位)が低下する。また、3段目のシフトレジスタ回路部523において、クロック信号CKV1に応答してトランジスタPT24がオンする際に、容量C23が接続されたトランジスタPT24のゲート−ソース間電圧を維持するように、トランジスタPT24のソース電位の低下に伴ってトランジスタPT24のゲート電位(シフト信号SR3の電位)が低下する。上記のようにして、トランジスタPT14のゲート電位(シフト信号SR2の電位)と、トランジスタPT24のゲート電位(シフト信号SR3の電位)とがVBBよりもしきい値電圧(Vt)以上の所定の電圧(Vα)分低い電位まで低下するので、ダミーゲート線に繋がる論理合成回路部821のトランジスタPT81およびトランジスタPT82のゲートに、それぞれ、VBB−Vtよりも低い電位(VBB−Vα)を有するシフト信号SR2およびSR3が供給される。これにより、論理合成回路部821のトランジスタPT81およびPT82を介してダミーゲート線に出力されるシフト出力信号Dummyの電位が、VBBからトランジスタPT81およびPT82のしきい値電圧(Vt)分だけ上昇するのが抑制される。
また、第4実施形態では、上記のように、リセットトランジスタPT39およびPT49を設けるとともに、スタート信号STVに応答してトランジスタPT39およびPT49をオンさせることによって、ゲート線に意図しないタイミングでシフト出力信号が出力されるのを抑制することができるなどの上記第3実施形態と同様の効果を得ることができる。
(第5実施形態)
図11は、本発明の第5実施形態による液晶表示装置のVドライバ内部の回路図である。図11を参照して、この第5実施形態では、上記第1実施形態の構成において、3段目以降のシフトレジスタ回路部の出力信号が出力されるノードに接続されたトランジスタのドレインに共通のイネーブル信号を供給する場合について説明する。
すなわち、この第5実施形態によるVドライバでは、図11に示すように、複数段のシフトレジスタ回路部531〜535と、走査方向切替回路部630と、入力信号切替回路部730と、複数段の論理合成回路部831〜833と、回路部911とが設けられている。なお、図11では、図面の簡略化のため、5段分のシフトレジスタ回路部531〜535および3段分の論理合成回路部831〜833のみを図示しているが、実際は画素数に応じた数のシフトレジスタ回路部および論理合成回路部が設けられている。
そして、1段目のシフトレジスタ回路部531は、図2に示した第1実施形態の1段目のシフトレジスタ回路部51の第1回路部51aおよび第2回路部51bと同様の回路構成を有する第1回路部531aおよび第2回路部531bによって構成されている。また、2段目のシフトレジスタ回路部532は、図2に示した第1実施形態の2段目のシフトレジスタ回路部52の第1回路部52aおよび第2回路部52bと同様の回路構成を有する第1回路部532aおよび第2回路部532bによって構成されている。
ここで、第5実施形態では、3段目のシフトレジスタ回路部533、4段目のシフトレジスタ回路部534および5段目のシフトレジスタ回路部535のそれぞれに、イネーブル信号線(ENB)が接続されている。具体的には、3段目のシフトレジスタ回路部533は、第1回路部533aと第2回路部533bとによって構成されている。第1回路部533aおよび第2回路部533bは、それぞれ、図2に示した第1実施形態の3段目のシフトレジスタ回路部53の第1回路部53aおよび第2回路部53bと同様の回路構成を有する。そして、この第5実施形態では、トランジスタNT24のドレインに、イネーブル信号線(ENB)が接続されている。
また、4段目のシフトレジスタ回路部534は、第1回路部534aと第2回路部534bとによって構成されている。第1回路部534aおよび第2回路部534bは、それぞれ、図2に示した第1実施形態の4段目のシフトレジスタ回路部54の第1回路部54aおよび第2回路部54bと同様の回路構成を有する。そして、この第5実施形態では、トランジスタNT34のドレインに、イネーブル信号線(ENB)が接続されている。また、5段目のシフトレジスタ回路部535は、第1回路部535aと第2回路部535bとによって構成されている。第1回路部535aおよび第2回路部535bは、それぞれ、図2に示した第1実施形態の5段目のシフトレジスタ回路部55の第1回路部55aおよび第2回路部55bと同様の回路構成を有する。そして、この第5実施形態では、トランジスタNT44のドレインに、イネーブル信号線(ENB)が接続されている。
また、走査方向切替回路部630は、図2に示した第1実施形態の走査方向切替回路部60と同様の回路構成を有する。また、第5実施形態の入力信号切替回路部730は、図2に示した第1実施形態の入力信号切替回路部70と同様の回路構成を有する。 また、第5実施形態の論理合成回路部831〜833は、図2に示した第1実施形態の論理合成回路部81〜83と同様の回路構成を有する。また、論理合成回路部831〜833は、それぞれ、図2に示した第1実施形態の電位固定回路部81a〜83aと同様の回路構成を有する電位固定回路部831a〜833aを備えている。また、回路部911は、図2に示した第1実施形態の回路部91と同様の回路構成を有する。
図12は、本発明の第5実施形態による液晶表示装置のVドライバの動作を説明するための電圧波形図である。次に、図11および図12を参照して、第5実施形態によるVドライバの動作について説明する。
この第5実施形態によるVドライバの動作は、基本的には、上記第1実施形態によるVドライバの動作と同様である。ただし、この第5実施形態によるVドライバでは、上記第1実施形態と異なり、3段目以降のシフトレジスタ回路部533〜535の出力信号SR13〜SR15が出力されるノードND3に接続されたトランジスタNT24〜NT44のドレインに、共通のイネーブル信号ENBを供給する。
具体的には、1段目および2段目のシフトレジスタ回路部531および532(図11参照)における動作は、図2に示した第1実施形による1段目および2段目のシフトレジスタ回路部51および52における動作と同様である。そして、2段目のシフトレジスタ回路部532からHレベル(VDD+Vα)のシフト信号SR2がトランジスタNT66のドレインに入力される。これにより、ゲートにVDDの電位の走査方向切替信号CSVが入力されることによりオンしているトランジスタNT66のソース電位は、(VDD−Vt)の電位になる。このため、3段目のシフトレジスタ回路部533のトランジスタNT27のゲートに(VDD−Vt)の電位が入力される。
また、トランジスタNT21のゲートにHレベル(VDD)の出力信号SR12が入力される。また、トランジスタNT22のゲートには、4段目のシフトレジスタ回路部534からLレベルのシフト信号SR4が入力される。これにより、トランジスタNT21およびNT27は、オン状態になるとともに、トランジスタNT22はオフ状態になる。このため、トランジスタNT21を介して負側電位VBBからLレベルの電位が供給されることにより、3段目のシフトレジスタ回路部533のノードND1の電位はLレベルに低下する。これにより、トランジスタNT25およびNT26は、オフ状態になる。この状態で、トランジスタNT27のドレインに入力されるクロック信号CKV1がLレベルからHレベルに上昇する。これにより、3段目のシフトレジスタ回路部533のノードND2の電位はHレベルに上昇するので、トランジスタNT24はオン状態になる。このとき、トランジスタNT24のドレインにLレベルのイネーブル信号ENBが供給されているので、トランジスタNT24のソース電位(ノードND3の電位)はLレベルに保持される。
この後、第5実施形態では、イネーブル信号ENBの電位がLレベルからHレベルに上昇する。これにより、3段目のシフトレジスタ回路部533のノードND3の電位がHレベルに上昇する。この際、3段目のシフトレジスタ回路部533のノードND2の電位は、容量C23によってトランジスタNT24のゲート−ソース間電圧が維持されるように、ノードND3の電位の上昇に伴ってブートされることにより上昇する。これにより、3段目のシフトレジスタ回路部533のノードND2の電位がVDDよりもしきい値電圧(Vt)以上の所定の電圧(Vβ)分高い電位(VDD+Vβ>VDD+Vt)まで上昇する。なお、このときのノードND2の電位(VDD+Vβ)は、1段目および2段目のシフトレジスタ回路部511および512において、上昇した後のノードND2の電位(VDD+Vα)よりもさらに高い電位となる。そして、3段目のシフトレジスタ回路部533のノードND2からVDD+Vt以上の電位(VDD+Vβ)を有するHレベルのシフト信号SR3が出力される。そして、4段目以降のシフトレジスタ回路部534および535においても、上記した3段目のシフトレジスタ回路部533と同様の動作により、上記第1実施形態によるシフトレジスタ回路部から出力されるHレベル(VDD+Vα)のシフト信号よりもさらに高いVDD+Vt以上の電位(VDD+Vβ)を有するHレベルのシフト信号SR4およびSR5が出力される。
そして、3段目のシフトレジスタ回路部513のHレベル(VDD+Vβ>VDD+Vt)のシフト信号SR3は、トランジスタNT63およびNT68のドレインにそれぞれ入力される。これにより、ゲートにVDDの電位の走査方向切替信号CSVが入力されることによりオンしているトランジスタNT63およびNT68のソース電位は、共に、(VDD−Vt)の電位になる。このため、2段目のシフトレジスタ回路部532のトランジスタNT12のゲートと、4段目のシフトレジスタ回路部534のトランジスタNT37のゲートとに(VDD−Vt)の電位が入力される。この状態で、クロック信号CKV2がLレベル(VBB)からHレベル(VDD)に立ち上がることにより、2段目のシフトレジスタ回路部532のトランジスタNT12では、容量C12によりゲート−ソース間電圧が保持されながら、ゲート電位が(VDD−Vt)からVDDとVBBとの電位差分上昇する。これにより、トランジスタNT12のノードND1側に発生する電位がVDDからトランジスタNT12のしきい値電圧(Vt)分低下するのが抑制される。このため、2段目のシフトレジスタ回路部532のノードND1に生じるHレベルの電位が低下するのが抑制される。また、4段目のシフトレジスタ回路部534のトランジスタNT37のゲートに(VDD−Vt)の電位が入力された状態で、クロック信号CKV2がLレベル(VBB)からHレベル(VDD)に立ち上がることにより、トランジスタNT37では、容量C34によりゲート−ソース間電圧が保持されながら、ゲート電位が(VDD−Vt)からVDDとVBBとの電位差分上昇する。これにより、トランジスタNT37のノードND2側に発生する電位がVDDからトランジスタNT37のしきい値電圧(Vt)分低下するのが抑制される。このため、4段目のシフトレジスタ回路部534のノードND2に生じるHレベルの電位が低下するのが抑制される。上記のようにして、各段のシフトレジスタ回路部において、クロック信号CKV1またはCKV2の電位がHレベル(VDD)に上昇するのに伴って、ノードND1またはND2の電位が上昇する場合に、ノードND1およびND2に生じるHレベルの電位が低下するのが抑制される。
また、3段目のシフトレジスタ回路部533のHレベル(VDD+Vβ)のシフト信号SR3は、1段目のゲート線に繋がる論理合成回路部832のトランジスタNT91のゲートにも入力される。また、1段目のゲート線に繋がる論理合成回路部832のトランジスタNT92のゲートには、4段目のシフトレジスタ回路部のHレベル(VDD+Vβ)のシフト信号SR4が入力される。これにより、1段目のゲート線に繋がる論理合成回路部832において、トランジスタNT91のドレインに入力されるイネーブル信号ENBの電位がHレベル(VDD)の電位に上昇した場合に、ノードND4に発生する電位がVDDからトランジスタNT91およびNT92のしきい値電圧(Vt)分低下するのが抑制される。このようにして、2段目以降のゲート線に繋がる論理合成回路部においても同様に、イネーブル信号ENBの電位がHレベル(VDD)に上昇するのに伴って、ノードND4の電位が上昇する場合に、ノードND4に生じるHレベルの電位が低下するのが抑制される。これにより、各段のゲート線に出力されるシフト出力信号Gate1およびGate2のHレベルの電位が低下するのが抑制される。
第5実施形態によるVドライバの上記以外の動作は、上記第1実施形態によるVドライバの動作と同様である。
第5実施形態では、上記のように、シフトレジスタ回路部533〜535において、トランジスタNT24、NT34およびNT44のドレインにイネーブル信号線を接続するとともに、ゲートにクロック信号CKV1(CKV2)を供給し、イネーブル信号ENBは、クロック信号CKV1(CKV2)がLレベルからHレベルに上昇した後に、LレベルからHレベルに切り替わるように構成することによって、たとえば、3段目のシフトレジスタ回路部533において、クロック信号CKV1によりトランジスタNT24のゲート電位をLレベル(VBB)からHレベル(VDD)に上昇させるのに伴って、トランジスタNT24をオン状態にさせた後、イネーブル信号ENBによりトランジスタNT24のソース電位をLレベル(VBB)からHレベル(VDD)に上昇させることができる。これにより、その際のトランジスタNT24のソース電位の上昇分(Vβ)だけトランジスタNT24のゲート電位を上昇させることができる。また、4段目のシフトレジスタ回路部534において、クロック信号CKV2によりトランジスタNT34のゲート電位をLレベル(VBB)からHレベル(VDD)に上昇させるのに伴って、トランジスタNT34をオン状態にさせた後、イネーブル信号ENBによりトランジスタNT34のソース電位をLレベル(VBB)からHレベル(VDD)に上昇させることができる。これにより、その際のトランジスタNT34のソース電位の上昇分(Vβ)だけトランジスタNT34のゲート電位を上昇させることができる。これにより、トランジスタNT24およびNT34のドレインが固定的な正側電位VDDに接続されている場合に比べて、シフト信号SR3およびSR4の電位(VDD+Vβ>VDD+Vt)をより高くすることができるので、より容易に、シフト信号SR3およびSR4の電位を、VDDよりもしきい値電圧(Vt)以上高い電位にすることができる。したがって、より容易に、1段目のゲート線に繋がる論理合成回路部832のトランジスタNT91のゲートおよびトランジスタNT92のゲートに、それぞれ、VDD+Vt以上の電位を有するシフト信号SR3およびSR4を供給することができる。これにより、論理合成回路部832のトランジスタNT91およびNT92を介して1段目のゲート線に出力されるシフト出力信号Gate1の電位が、しきい値電圧(Vt)分だけ低下するのをより抑制することができる。
第5実施形態では、上記の効果以外にも、リセットトランジスタNT39およびNT49を設けるとともに、スタート信号STVに応答してトランジスタNT39およびNT49をオンさせることによって、ゲート線に意図しないタイミングでシフト出力信号が出力されるのを抑制することができるなどの上記第1実施形態と同様の効果を得ることができる。
(第6実施形態)
図13は、本発明の第6実施形態による液晶表示装置のVドライバ内部の回路図である。図13を参照して、この第6実施形態では、上記第5実施形態のVドライバをpチャネルトランジスタで構成する場合について説明する。
すなわち、この第6実施形態によるVドライバでは、図13に示すように、複数段のシフトレジスタ回路部541〜545と、走査方向切替回路部640と、入力信号切替回路部740と、複数段の論理合成回路部841〜843と、回路部921とが設けられている。なお、図13では、図面の簡略化のため、5段分のシフトレジスタ回路部541〜545および3段分の論理合成回路部841〜843のみを図示しているが、実際は画素数に応じた数のシフトレジスタ回路部および論理合成回路部が設けられている。
そして、1段目のシフトレジスタ回路部541は、図5に示した第2実施形態の1段目のシフトレジスタ回路部501の第1回路部501aおよび第2回路部501bと同様の回路構成を有する第1回路部541aおよび第2回路部541bによって構成されている。また、2段目のシフトレジスタ回路部542は、図5に示した第2実施形態の2段目のシフトレジスタ回路部502の第1回路部502aおよび第2回路部502bと同様の回路構成を有する第1回路部542aおよび第2回路部542bによって構成されている。
ここで、第6実施形態では、3段目のシフトレジスタ回路部543、4段目のシフトレジスタ回路部544および5段目のシフトレジスタ回路部545のそれぞれに、イネーブル信号線(ENB)が接続されている。具体的には、3段目のシフトレジスタ回路部543は、第1回路部543aと第2回路部543bとによって構成されている。第1回路部543aおよび第2回路部543bは、それぞれ、図5に示した第2実施形態の3段目のシフトレジスタ回路部503の第1回路部503aおよび第2回路部503bと同様の回路構成を有する。そして、この第6実施形態では、トランジスタPT24のドレインに、イネーブル信号線(ENB)が接続されている。
また、4段目のシフトレジスタ回路部544は、第1回路部544aと第2回路部544bとによって構成されている。第1回路部544aおよび第2回路部544bは、それぞれ、図5に示した第2実施形態の4段目のシフトレジスタ回路部504の第1回路部504aおよび第2回路部504bと同様の回路構成を有する。そして、この第6実施形態では、トランジスタPT34のドレインに、イネーブル信号線(ENB)が接続されている。また、5段目のシフトレジスタ回路部545は、第1回路部545aと第2回路部545bとによって構成されている。第1回路部545aおよび第2回路部545bは、それぞれ、図5に示した第2実施形態の5段目のシフトレジスタ回路部505の第1回路部505aおよび第2回路部505bと同様の回路構成を有する。そして、この第6実施形態では、トランジスタPT44のドレインに、イネーブル信号線(ENB)が接続されている。
また、走査方向切替回路部640は、図5に示した第2実施形態の走査方向切替回路部600と同様の回路構成を有する。また、入力信号切替回路部720は、図5に示した第2実施形態の入力信号切替回路部700と同様の回路構成を有する。また、論理合成回路部841〜843は、それぞれ、図5に示した第2実施形態の論理合成回路部801〜803と同様の回路構成を有する。また、論路合成回路部801〜803は、それぞれ、図5に示した第2実施形態の電位固定回路部81a〜83aと同様の回路構成を有する電位固定回路部801a〜803aを備えている。また、回路部920は、図5に示した第2実施形態の回路部901と同様の回路構成を有する。
図14は、本発明の第6実施形態による液晶表示装置のVドライバの動作を説明するための電圧波形図である。次に、図13および図14を参照して、第6実施形態によるVドライバの動作を説明する。この第6実施形態によるVドライバでは、図12に示した第5実施形態のスタート信号STV、クロック信号CKV1、CKV2、イネーブル信号ENBおよび反転イネーブル信号XENBのHレベルとLレベルとを反転させた波形の信号を、それぞれ、スタート信号STV、クロック信号CKV1、CKV2、イネーブル信号ENBおよび反転イネーブル信号XENBとして入力する。これにより、第6実施形態によるシフトレジスタ回路部541〜545からは、図11に示した第5実施形態によるシフトレジスタ回路部531〜535から出力されるシフト信号SR1〜SR5のHレベルとLレベルとを反転させた波形を有する信号がそれぞれ出力される。また、第6実施形態による論理合成回路部841〜843からは、図11に示した第5実施形態による論理合成回路部831〜833から出力されるシフト出力信号Dummy、Gate1およびGate2のHレベルとLレベルとを反転させた波形を有する信号が出力される。この第6実施形態によるVドライバの上記以外の動作は、図11に示した上記第5実施形態によるVドライバの動作と同様である。
第6実施形態では、上記のように、リセットトランジスタPT39およびPT49を設けるとともに、スタート信号STVに応答してトランジスタPT39およびPT49をオンさせることによって、ゲート線に意図しないタイミングでシフト出力信号が出力されるのを抑制することができるなどの上記第5実施形態と同様の効果を得ることができる。
なお、第6実施形態では、シフトレジスタ回路部543〜545のトランジスタPT24、PT34およびPT44のゲートにクロック信号CKV1(CKV2)を供給するとともに、ドレインにHレベル(VDD)とLレベル(VBB)とに切り替わるイネーブル信号ENBを供給することによって、以下のような動作が行われる。たとえば、3段目のシフトレジスタ回路部543において、クロック信号CKV1によりトランジスタPT24がオン状態になった後、イネーブル信号ENBによりトランジスタPT24のソース電位がVDDからVBBに低下するので、その電位の低下分(Vβ)だけトランジスタPT24のゲート電位が低下する。また、4段目のシフトレジスタ回路部544において、クロック信号CKV2によりトランジスタPT34がオン状態になった後、イネーブル信号ENBによりトランジスタPT34のソース電位がVDDからVBBに低下するので、その電位の低下分(Vβ)だけトランジスタPT34のゲート電位が低下する。これにより、トランジスタPT24およびPT34のドレインが固定的な負側電位VBBに接続されている場合に比べて、シフト信号SR3およびSR4の電位(VBB−Vβ<VBB−Vt)をより低くすることができるので、より容易に、シフト信号SR3およびSR4の電位を、VBBよりもしきい値電圧(Vt)以上低い電位にすることができる。したがって、より容易に、1段目のゲート線に繋がる論理合成回路部842のトランジスタPT91およびPT92のゲートに、それぞれ、VBB−Vt以下の電位(VBB−Vβ)を有するシフト信号SR3およびSR4を供給することができる。これにより、論理合成回路部842のトランジスタPT91およびPT92を介して1段目のゲート線に出力されるシフト出力信号Gate1の電位が、しきい値電圧(Vt)分だけ上昇するのをより抑制することができる。
(第7実施形態)
図15は、本発明の第7実施形態による液晶表示装置の水平スイッチおよびHドライバの内部の回路図である。図15を参照して、この第7実施形態では、図1に示した第1実施形態の液晶表示装置において、ドレイン線を駆動(走査)するためのHドライバに本発明を適用する場合について説明する。
この第7実施形態による液晶表示装置のHドライバ4の内部には、図15に示すように、図2に示した第1実施形態のVドライバ5と同様、複数段のシフトレジスタ回路部51〜55と、走査方向切替回路部60と、入力信号切替回路部70と、複数段の論理合成回路部81〜83とが設けられている。なお、図15では、図面の簡略化のため、5段分のシフトレジスタ回路部51〜55および3段分の論理合成回路部81〜83のみを図示しているが、実際は画素数に応じた段数分のシフトレジスタ回路部および論理合成回路部が設けられている。そして、この第7実施形態では、論理合成回路部81〜83と水平スイッチ3とが接続されている。具体的には、水平スイッチ3は、論理合成回路部81〜83の段数に応じた数のnチャネルトランジスタNT121〜123を含む。以下、nチャネルトランジスタNT121〜NT123は、それぞれ、トランジスタNT121〜NT123と称する。
そして、トランジスタNT121のソースは、ダミードレイン線に接続されているとともに、ドレインは、ビデオ信号線(Video)に接続されている。このトランジスタNT121のゲートは、論理合成回路部81のノードND4に接続されている。また、トランジスタNT122のソースは、1段目のドレイン線に接続されているとともに、ドレインは、ビデオ信号線(Video)に接続されている。このトランジスタNT122のゲートは、論理合成回路部82のノードND4に接続されている。また、トランジスタNT123のソースは、2段目のドレイン線に接続されているとともに、ドレインは、ビデオ信号線(Video)に接続されている。このトランジスタNT123のゲートは、論理合成回路部83のノードND4に接続されている。また、第7実施形態によるHドライバ4では、図2に示した第1実施形態によるVドライバ5において供給されるスタート信号STV、走査方向切替信号CSV、反転走査方向切替信号XCSV、クロック信号CKV1およびCKV2の替わりに、スタート信号STH、走査方向切替信号CSH、反転走査方向切替信号XCSH、クロック信号CKH1およびCKH2が供給される。なお、これらのスタート信号STH、走査方向切替信号CSH、反転走査方向切替信号XCSH、クロック信号CKH1およびCKH2の波形は、それぞれ、上記第1実施形態によるスタート信号STV、走査方向切替信号CSV、反転走査方向切替信号XCSV、クロック信号CKV1およびCKV2の波形と同様である。
次に、図15を参照して、第7実施形態によるHドライバのシフトレジスタ回路の動作を説明する。この第7実施形態によるHドライバ4では、各段の論理合成回路部81〜83から、上記第1実施形態のシフト出力信号Dummy、Gate1およびGate2に対応するHレベルのシフト出力信号Dummy、Drain1およびDrain2が順次出力される。そして、このシフト出力信号Dummy、Drain1およびDrain2は、対応する水平スイッチ3のトランジスタNT121〜NT123のゲートにそれぞれ入力される。これにより、水平スイッチ3の各段のトランジスタNT121〜NT123が順次オン状態になる。このため、ビデオ信号線(Video)から映像信号が水平スイッチ3の各段のトランジスタNT121〜NT123を介して、順次各段のドレイン線に出力される。この第7実施形態によるHドライバ4の上記以外の動作は、図2に示した上記第1実施形態によるVドライバ5の動作と同様である。
第7実施形態では、上記のように、リセットトランジスタNT39およびNT49を設けるとともに、スタート信号STVに応答してトランジスタNT39およびNT49をオンさせることによって、ドレイン線に意図しないタイミングで映像信号が出力されるのを抑制することができるなどの上記第1実施形態と同様の効果を得ることができる。
(第8実施形態)
図16は、本発明の第8実施形態による有機EL表示装置を示した平面図である。図16を参照して、この第8実施形態では、本発明を、nチャネルトランジスタを有する画素を含む有機EL表示装置に適用する場合について説明する。
すなわち、この第8実施形態では、図16に示すように、基板1b上に、表示部102が形成されている。この表示部102には、nチャネルトランジスタ121および122(以下、トランジスタ121および122という)と、補助容量123と、陽極124と、陰極125と、陽極124と陰極125との間に挟持された有機EL素子126とを含む画素120がマトリクス状に配置されている。なお、図16の表示部102には、1画素分の構成を示している。そして、トランジスタ121のソースは、トランジスタ122のゲートと補助容量123の一方の電極とに接続されているとともに、ドレインは、ドレイン線に接続されている。このトランジスタ121のゲートは、ゲート線に接続されている。また、トランジスタ122のソースは、陽極124に接続されているとともに、ドレインは、電流供給線(図示せず)に接続されている。
また、Hドライバ4内部の回路構成は、図15に示した第7実施形態のHドライバ4の回路構成と同様である。また、Vドライバ5内部の回路構成は、図2に示した第1実施形態のVドライバ5の回路構成と同様である。第8実施形態による有機EL表示装置のこれら以外の部分の構成は、図1に示した第1実施形態による液晶表示装置と同様である。
第8実施形態では、上記のように構成することによって、有機EL表示装置において、ゲート線に意図しないタイミングで映像信号が出力されるのを抑制することができるとともに、ドレイン線に意図しないタイミングでシフト出力信号が出力されるのを抑制することができるなどの上記第1および第7実施形態と同様の効果を得ることができる。
(第9実施形態)
図17は、本発明の第9実施形態による有機EL表示装置を示した平面図である。図17を参照して、この第9実施形態では、本発明を、pチャネルトランジスタを有する画素を含む有機EL表示装置に適用する場合について説明する。
すなわち、この第9実施形態では、図17に示すように、基板1c上に、表示部102aが形成されている。この表示部102aには、pチャネルトランジスタ121aおよび122a(以下、トランジスタ121aおよび122aという)と、補助容量123aと、陽極124aと、陰極125aと、陽極124aと陰極125aとの間に挟持された有機EL素子126aとを含む画素120aがマトリクス状に配置されている。なお、図17の表示部102aには、1画素分の構成を示している。そして、トランジスタ121aのソースは、ドレイン線に接続されているとともに、ドレインは、トランジスタ122aのゲートと補助容量123aの一方の電極とに接続されている。このトランジスタ121aのゲートは、ゲート線に接続されている。また、トランジスタ122aのソースは、電流供給線(図示せず)に接続されているとともに、ドレインは、陽極124aに接続されている。
また、Vドライバ5a内部の回路構成は、図5に示した第2実施形態のVドライバ5aの回路構成と同様である。第9実施形態による有機EL表示装置のこれら以外の部分の構成は、図4に示した第2実施形態による液晶表示装置と同様である。
第9実施形態では、上記のように構成することによって、有機EL表示装置において、ゲート線に意図しないタイミングでシフト出力信号が出力されるのを抑制することができるなどの上記第2実施形態と同様の効果を得ることができる。
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
たとえば、上記第1〜第9実施形態では、本発明を液晶表示装置または有機EL表示装置に適用した例を示したが、本発明はこれに限らず、液晶表示装置および有機EL表示装置以外の表示装置にも適用可能である。
また、上記第1〜第7実施形態では、VドライバまたはHドライバのいずれか一方にのみ本発明を適用する例を説明したが、本発明はこれに限らず、VドライバおよびHドライバの両方に、本発明を適用するようにしてもよい。
また、上記第7実施形態では、本発明によるHドライバに用いるトランジスタを全てnチャネルトランジスタで構成した例について示したが、本発明はこれに限らず、本発明によるHドライバに用いるトランジスタを全てpチャネルトランジスタで構成してもよい。
また、nチャネルトランジスタを用いた第1、第3、第5、第7および第8実施形態において、全ての容量をnチャネルトランジスタにより構成してもよい。また、pチャネルトランジスタを用いた第2、第4、第6および第9実施形態において、全ての容量をpチャネルトランジスタにより構成してもよい。
52、53、54、55、502、503、504、505、512、513、514、515、522、523、524、525、532、533、534、535、542、543、544、545 シフトレジスタ回路部(第1シフトレジスタ回路部、第2シフトレジスタ回路部)
52a、53a、54a、55a、502a、503a、504a、505a、512a、513a、514a、515a、522a、523a、524a、525a、532a、533a、534a、535a、542a、543a、544a、545a 第1回路部
52b、53b、54b、55b、502b、503b、504b、505b、512b、513b、514b、515b、522b、523b、524b、525b、532b、533b、534b、535b、542b、543b、544b、545b 第2回路部
81、82、83、801、802、803、811、812、813、821、822、823、831、832、833、841、842、843 論理合成回路部
81a、82a、83a、801a、802a、803a、811a、812a、813a、821a、822a、823a、831a、832a、833a、841a、842a、843a 電位固定回路部
NT14、NT24、NT34、NT44 nチャネルトランジスタ(第4トランジスタ、第5トランジスタ)
NT16、NT26、NT36、NT46 nチャネルトランジスタ(第1トランジスタ)
NT39、NT49、PT39、PT49 リセットトランジスタ
NT81、NT91、NT101 nチャネルトランジスタ(第2トランジスタ)
NT82、NT92、NT102 nチャネルトランジスタ(第3トランジスタ)
PT14、PT24、PT34、PT44 pチャネルトランジスタ(第4トランジスタ、第5トランジスタ)
PT16、PT26、PT36、PT46 nチャネルトランジスタ(第1トランジスタ)
PT81、PT91、PT101 pチャネルトランジスタ(第2トランジスタ)
PT82、PT92、PT102 pチャネルトランジスタ(第3トランジスタ)
C13、C23、C33、C43 容量(第1容量、第2容量)