JPWO2008136270A1 - 表示素子及び電界効果型トランジスタ - Google Patents

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Abstract

ソース電極と、金属電極であるドレイン電極と、前記ソース電極と前記ドレイン電極との双方に接触する様に配置された半導体層と、前記半導体層の少なくとも一部に対向するように配置されたゲート電極と、を具備し、前記ゲート電極は、第１のゲート電極と、前記第１のゲート電極よりも前記ドレイン電極側に配置された第２のゲート電極とを備え、前記第２のゲート電極は、前記ドレイン電極と同電位となるように接続され、前記第１のゲート電極とは電気的に独立している。これにより、表示装置において、オフ動作時の漏れ電流を抑制しつつ、画素エリア・バス配線幅の縮小を抑制する。

Description

本発明は、表示画面の表示素子と、表示素子に用いられる電界効果型トランジスタに関する。また、表示素子を用いた電子機器に関する。尚、本出願は、日本出願番号２００７−１１７４４３に基づく優先権を主張するものであり、日本出願番号２００７−１１７４４３における開示内容は引用により本出願に組み込まれる。
表示素子が画素毎に配置され、各表示素子のオン・オフが制御されることによって、画像の表示を行う表示装置について以下に説明する。
図１に、一の表示素子の回路図を示す。表示画素としては、液晶や発光素子などを用いたものが知られているが、ここでは液晶を例として説明する。１つの表示画素（ＣＬＣ２００（ＣＬＣ：Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｃａｐａｃｉｔｏｒ））に対して、データ（ソース）線のうちの１本と、ゲート線のうちの１本と、トランジスタ（ＴＦＴ２００（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ））と、保持容量（Ｃｓ３００）と、画素電極Ａとが設けられている。液晶表示装置の場合、画素部分は、等価回路としては容量（ＣＬＣ）と見なされる。
ＴＦＴ２００のゲート電極（Ｇ）は、ゲート線２−２に接続され、ソース領域（Ｓ）はデータ線１−１に接続され、ドレイン領域（Ｄ）は画素電極１０に接続される。Ｃｓ３００一端は画素電極１０を介してＴＦＴ２００のドレイン領域（Ｄ）に接続され、他端は、一段前のゲート線２−２に接続されている。
なお、ＣＳ３００は、必ずしも設ける必要はない。ＣＬＣ１００も容量であるから、画素（ＣＬＣ１００）やＴＦＴ２００の形態によっては、ＣＬＣ１００のみで十分に電圧を保持できる場合もある。また、ＴＦＴ２００は、ｐチャネル型でもｎチャネル型でも構わない。
このような構成の表示装置において、画像を表示する際の動作を以下に説明する。
あるタイミングでゲート線２−２に信号電圧が供給されると、ＴＦＴ２００のゲート電極（Ｇ）の電位が変化し、ゲート電圧が変化する。これにより、ＴＦＴ２００が導通状態となる。ＴＦＴ２００が導通状態に保たれたまま、あるタイミングでデータ線１−１に信号電圧が供給される。すると、導通しているＴＦＴ２００のドレイン電極（Ｄ）の電位が変化する。これにより、Ｃｓ３００とＣＬＣ１００に接続される画素電極１０の電位が変化し、ＣＳ３００とＣＬＣ１００が充電される。ＣＬＣ１００が充電される事でシャッターが切り替わり、光透過率が変化する。これにより、この表示画素における表示が行われる。この際、液晶シャッターが完全に切り替わる前に、データ線１−１とゲート線２−２に対する信号の供給が停止されたとしても、Ｃｓ３００に保持された電圧によって、液晶シャッターを切替えることができる。従って、液晶シャッターが完全に切り替わるのを待たずに、次の画素のデータ線、ゲート線に、信号電圧を供給することができる。尚、Ｃｓ３００の他端（ドレイン領域（Ｄ）とは逆側の電極）は、一段階前のステップで切り替えをする（つまり、切り替えが済んだ画素の）ゲート線２−１に接続されている。このため、Ｃｓ３００の他端は、常に信号の供給が停止されたゲート線２−１に接続されていることとなり、干渉を及ぼす事は無い。また、このように一段前のゲート線２−１にＣｓ３００の他端が接続されていることで、余計な配線を減らすことができる。
上述したような、各画素にスイッチング用のトランジスタ（ＴＦＴ）を設ける方式は、アクティブマトリックス方式と呼ばれる。こうしたアクティブマトリックス型の表示装置としては、例えば、特開２００６−９１０８９号公報、特開２００６−１８４８５３号公報、特開２００２−３２８６１７号公報、特開２００２−３１８１７号公報に記載されている。
アクティブマトリックス型の表示装置では、表示画素（上記の例では液晶）を、どの程度の精密さでスイッチできるかが重要である。従って、表示画素の電気的状態を切替えるトランジスタの精度が、表示装置の階調性能を決めることになる。また、階調に限らず、消費電力、画質なども、スイッチング用トランジスタの性能に大きく左右される。例えば、ゲート線、データ線に信号電圧が供給されていない状態で、トランジスタに漏れ電流が生じると、充電された保持容量から電荷が漏れてしまう。漏れ電流が存在することは、光が完全に遮断されないことを意味し、階調の性能を低下させる原因となる。また、この場合、表示画素を切り替えるための電圧も変動してしまう。更に、これを防止するために、短い時間間隔で、再度同じ信号を入れ直す必要があり、余計な電力を消費する。また、漏れ電流を見こして、多めに充電を行わなければならず、一の表示素子に対する充電時間を長くしなければならなくなる。その結果、フレームごとに画を切り替える間隔も長くせざるを得なくなり、動画などではコマ落ちの多い画となる。従って、スイッチング用トランジスタにおけるオフ時の漏れ電流を抑制することのできる技術が望まれている。
アクティブマトリクス型表示装置の表示素子等に用いられるスイッチング用トランジスタとしては、多結晶半導体薄膜を用いた電界効果型トランジスタ（以下、ｐ−ＴＦＴと表記する）が知られている。ｐ−ＴＦＴでは、非晶質半導体薄膜を用いたＴＦＴ（以下、ａ−ＴＦＴと表記する）と比較して、電界効果移動度が大きいというメリットがある。
ｐ−ＴＦＴにおいてオフ時の漏れ電流を抑制する為に、例えば、Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ（ＬＤＤ）構造を採用することが考えられる。この技術は、所謂短チャネル効果の対策の為の技術であり、チャネル上のドーピング濃度を変化させることで、チャネル層に印加される電界を制御し、オフ時の漏れ電流が抑制される様にする技術である。ＬＤＤ構造を採用した技術としては、例えば、特開２００５−６４１２３号公報、特開平９−１２９８９１号公報に記載されている。
オフ時の漏れ電流を抑制する為の他の手法として、ゲート電極の構造を工夫する技術が挙げられる。ゲート電極の構造を工夫することによって、半導体層に印加される電界を制御することができる。こうしたトランジスタは、例えば、特開平７−３２１３２４号公報、特開２００６−１００４０４号公報、ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ ＶＯＬ． ３９， Ｎｏ ０４， ９１６頁（従来技術１）、ＩＥＥＥ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥ ＬＥＴＴＥＲＳ， ＶＯＬ． ２２， ＮＯ． １０， ４７２頁（従来技術２）、ＰＨＹＳＩＣＡＬ ＲＥＶＩＥＷ ＬＥＴＴＥＲＳ ＶＯＬ． ９３ Ｎｏ．１９ １９６８０５頁（従来技術３）に記載されている。
このうち、従来技術１には、メインゲートの上部にソース・ドレイン領域を制御するためのサブゲートが設けられたトランジスタが記載されている。従来技術１には、そのサブゲートが、サブゲート電圧Ｖｓで制御される事が記載されている。
また、従来技術２には、サブゲートとして、電気的にフロートである（接続されていない／制御されない）金属がトランジスタに設けられることが記載されている。この従来技術２によれば、サブゲートがドーピングマスクとしての役割を果たし、サブゲート直下のチャネル層の不純物濃度が低下する。これにより、ＬＤＤ構造と同じく、漏れ電流が抑制される。
また、従来技術３には、ゲート電極を分割して、同電位で制御することが記載されている。
ところで、表示装置用のトランジスタとしては、ｐ−ＴＦＴ以外のものも知られている。ｐ−ＴＦＴ以外のトランジスタとして、例えば、カーボンナノチューブ（ＣＮＴ）を半導体層に用いたトランジスタ（以下、ＣＮＴ−ＦＥＴと表示する）が挙げられる。
ＣＮＴ−ＦＥＴは、製造プロセスで高温処理工程を必要としない点、巨大な製造装置を必要としない点等で、ｐ−ＴＦＴよりもメリットがある。ｐ−ＴＦＴを製造する場合には、その製造工程中で、高い処理温度を要するアニール処理が必要である。従って、耐熱性の低い材料を用いることは難しい。また基本的に、スパッタ装置などの真空装置で製造されることから、大面積表示装置の製造では、コストの高い大型の真空装置が必要となる。これに対して、ＣＮＴ−ＦＥＴは、ＣＮＴを溶液に溶かすことが可能であるので、塗布法や印刷法等によって製造することができる。よって、ＣＮＴ−ＦＥＴを製造するにあたり、巨大な真空装置は不要であり、製造コストを大幅に抑制できるのである。また、高温での処理が不要であることから、支持基材として、プラスティック基板などの耐熱性の低い材料も使用可能となり、フレキシブルな表示装置の製造も可能となる。
図２は、一般的なＣＮＴ−ＦＥＴの一例を示す概略断面図である。図２に示されるように、このＣＮＴ−ＦＥＴは、基板１０９上に形成された、ゲート電極１０５、ソース電極１０３、ドレイン電極１０４、半導体層１０７、及び画素電極１１０を有している。ゲート電極１０５は、基板１０９に接して形成されており、ゲート絶縁膜１１２によって覆われている。半導体層１０７は、ゲート絶縁膜１１２を介してゲート電極１０５と対向する様に、ゲート絶縁膜１１２上に形成されている。この半導体層１０７はＣＮＴを含む層である。半導体層１０７の両端には、ソース電極１０３及びドレイン電極１０４が設けられている。ソース電極１０３及びドレイン電極１０４は、通常、金属電極である。ソース電極１０３、ドレイン電極１０４、及び半導体層１０７を覆う様にして、保護膜１１１が設けられている。また、保護膜１１１上の一部分には画素電極１１０が形成されている。画素電極１１０は、保護膜１１１の一部に設けられた開口を介して、ドレイン電極１０４に接続されている。
このようなＣＮＴ−ＦＥＴは、次の（１）〜（５）のような工程を経て製造される。（１）基板の表面を絶縁性にする。基板が絶縁性である場合は、そのまま用いることも可能である。（２）ゲート電極１０５を形成する。（３）ゲート絶縁膜１１２を形成する。（４）ソース電極１０３、ドレイン電極１０４となる電極を形成する。（５）半導体層１０７となる材料を印刷、塗布する。以上が最も基本的な工程の構成である。尚、別の方法として、（１）〜（５）の順番を、（１）、（５）、（４）、（３）、（２）のような順番とすることも可能である。また、（１）、（２）、（３）、（５）、（４）のような順番とすることも可能である。尚、何れの場合も、最後に保護膜１１１などが形成される。
図２で示したＣＮＴ−ＦＥＴでは、ゲート電極１０５と半導体層１０７とがゲート絶縁膜１１２を介して容量（コンデンサー）を構成している。ゲート電極１０５の電圧を制御することによって、半導体層１０７の一部分の電圧（あるいは電位、ポテンシャル）を変化させることができる。半導体層１０７部分の電位を変化させることで、半導体層１０７内の電荷濃度またはエネルギー障壁を制御することが出来る。すなわち、ゲート電圧を制御することにより、半導体層１０７を流れる電流量を制御することができる。これは、一般的なシリコン型の電界効果トランジスタと同様の動作である。
こうしたＣＮＴ−ＦＥＴとしては、例えば、ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ， ＶＯＬ． ４６， ＮＯ． ７， １４０２頁（従来技術４）に記載されている。
ＬＤＤ構造は、半導体層としてシリコン膜などを用いたｐ−ＴＦＴ等の、ドーピング手法が確立されているトランジスタに対しては有効である。しかしながら、ドーピング手法の確立されていない材料（例えば、ＣＮＴ−ＦＥＴ）に対しては、適用することが難しい。
また、ｐ−ＴＦＴ以外のトランジスタに対して、ゲート電極の構造を既述した文献のように工夫しても、必ずしも漏れ電流は抑制されない。例えば、従来技術２のように、複数のゲート電極を重ねた構造を、ＣＮＴ−ＦＥＴに適用したとしても、必ずしも漏れ電流は抑制されない。実際に、従来技術１と同様な構造である従来技術４には、ゲート電圧が正の時に明確な漏れ電流が存在することが示されている。
ｐ−ＴＦＴ以外のトランジスタにおける漏れ電流に対する対策として、従来のサブゲート構造が有効とならないのは、漏れ電流の原理がｐ−ＴＦＴと異なる場合があるからと考えられる。例えばＣＮＴ−ＦＥＴでは、半導体層とドレイン電極との間におけるショトキー接続部分における電荷の移動が、漏れ電流の原因となると考えられる。ｐ型のＣＮＴ−ＦＥＴの場合、正孔（多数キャリア）がソース側から注入される。理想的には、ゲート電圧が正の場合、チャネルのゲート領域でのポテンシャルが上がり電流が阻止される。しかし実際には、ゲート電圧が正の時にはドレイン側から電子（少数キャリア）が注入されてしまい、漏れ電流の原因となる。ＣＮＴ−ＦＥＴの場合には、ドレイン側の少数キャリアに対するショトキー障壁が高くない点、オフ動作時のゲート電圧によってそのショトキー障壁が低下する点から、ショトキー接続部分が漏れ電流に与える影響はより大きい。尚、ＣＮＴのショトキー障壁が小さいのは、ＣＮＴのバンドギャップが小さいこと（例えばＣＮＴの直径が０．７−２ｎｍの場合、バンドギャップは０．４−１．２ｅＶ）が原因である。また、ｎ型ＣＮＴ−ＦＥＴの場合は、それぞれのキャリアを相補的に置き換えて考慮することで、同様な問題として理解できる。
従って、ショトキー接続部分が原因で生じる漏れ電流を抑制することのできる技術が望まれる。
また、表示装置においては、実効的な画素部分の面積を確保することが必要となる。例えば、従来技術２に記載される様に、サブゲートを電気的に独立に制御すれば、チャネル層に印加される電圧を効果的に制御できると考えられるが、主のゲート線に接続される配線とは別に、サブゲートを制御する為の配線が必要となる。そして、サブゲート制御用の配線により、実効的な画素部分の面積が減少してしまう。実効的な画素面積が減少することは、輝度の性能が低下することを意味する。
従って、実効的な画素面積を減少させずに、漏れ電流を抑制することのできる技術が望まれる。
すなわち、本発明の目的は、ショトキー接続部分が原因となる漏れ電流を抑制することのできる技術を提供する事にある。また、本発明の他の目的は、実効的な画素面積を維持したままで、漏れ電流を抑制することのできる技術を提供する事にある。
本発明の電界効果型トランジスタは、ソース電極と、金属電極であるドレイン電極と、Ｘ方向においてソース電極とドレイン電極との間に配置され、ソース電極とドレイン電極との双方に接触する様に配置された半導体層と、半導体層の少なくとも一部に対し、Ｘ方向と垂直なＺ方向において対向するように配置されたゲート電極と、を具備する。ゲート電極は、第１のゲート電極と、前記Ｘ方向において、第１のゲート電極よりもドレイン電極側に配置された第２のゲート電極とを備える。第２のゲート電極は、ドレイン電極と同電位となるように接続され、第１のゲート電極とは電気的に独立している。
第２のゲート電極の少なくとも一部は、半導体層とドレイン電極との接続部分にＺ方向において対向する位置に配置されていることが好ましい。
第１のゲート電極５は、半導体層によって形成されるチャネル領域の中央部に対応する位置に、第１のゲート電極５のドレイン電極４側の端部が配置されている個とが好ましい。
ソース電極は、矩形部分を有し、ドレイン電極は、その矩形部分の３辺を取囲むように配置されていることが好ましい。
半導体層は、カーボンナノチューブを含んでいることが好ましい。
本発明の表示素子は、上記の電界効果型トランジスタと、ドレイン電極に電気的に接続された画素電極と、を具備する。
その表示素子の１形態において、画素電極は、液晶電極である。
その表示素子の他の１形態において、画素電極は、ＥＬ（ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）素子である。
第２のゲート電極は、画素電極と電気的に接続されることで、ドレイン電極と同電位に接続されていることが好ましい。
本発明の表示素子は、更に、画素電極に接続された保持容量、を具備することが好ましい。
本発明の表示素子の更に別の形態は、スイッチング用トランジスタと、電流駆動用トランジスタと、その電流駆動用トランジスタのドレイン電極に接続された画素電極と、を具備する。そのスイッチング用トランジスタのドレイン電極は、その電流駆動用トランジスタのゲート電極に電気的に接続されている。そのスイッチング用トランジスタと前記電流駆動用トランジスタの少なくとも一方は、上記の電界効果型トランジスタである。
そのスイッチング用トランジスタのソース電極は、データ線に電気的に接続され、その電流駆動用トランジスタのソース電極は、前記データ線とは別の電流供給線に接続されていることが好ましい。
上記の表示素子は、更に、そのスイッチング用トランジスタに接続された保持容量、を具備することが好ましい。このとき、そのスイッチング用トランジスタのドレイン電極は、その保持容量の２つの電極のうちの一方に電気的に接続される。
本発明のビデオカメラは、撮像部と、表示画面と、その撮像部によって取得された画像データをその表示画面に表示する様に制御する表示制御部と、を具備する。その表示画面には、上記の表示素子が、格子状に複数個配列されている。
本発明の光ディスク再生装置は、光ディスクに記録された情報を読み取る光ディスク読み取り部と、表示画面と、その光ディスク読み取り部により読み取られた情報を、その表示画面に表示する様に制御する表示制御部と、を具備する。その表示画面には、上記の表示素子が、格子状に複数個配列されている。
本発明のテレビ受像機は、テレビ映像用信号を受信する受信部と、表示画面と、その受信部で受信した前記テレビ映像用信号に基いて、その表示画面に表示する内容を制御する表示制御部と、を具備する。その表示画面には、上記の表示素子が、格子状に複数個配列されている。
本発明のヘッドマウントディスプレイは、表示画面と、使用時に、その表示画面がユーザの眼前に配置されるように、前記表示画面を支持する支持部と、その表示画面に表示される内容を制御する表示制御部と、を具備する。その表示画面には、上記の表示素子が、格子状に複数個配列されている。
本発明によれば、ショトキー接続部分が原因となる漏れ電流を抑制することのできる技術が提供される。更に、実効的な画素面積を維持したままで、漏れ電流を抑制することのできる技術が提供される。
上記発明の目的、効果、特徴は、添付される図面と連携して実施の形態の記述から、より明らかになる。
図１は、表示素子の回路図である。 図２は、一般的なＣＮＴ−ＦＥＴの断面模式図である。 図３は、第１の実施形態の表示装置の概略構成図である。 図４は、第１の実施形態に係る表示素子の構成を示す平面図である。 図５は、図４のＡＡ’に沿った断面を示す模式図である。 図６は、図４のＢＢ’に沿った断面を示す模式図である。 図７は、比較例におけるポテンシャル分布を示す図である。 図８は、第１の実施形態におけるポテンシャル分布を示す図である。 図９は、比較例における漏れ電流のメカニズムを示すためのエネルギーバンド図である。 図１０は、第１の実施形態における漏れ電流のメカニズムを示すためのエネルギーバンド図である。 図１１は、ゲート電極の配置を説明するための図４のＡＡ’断面の概念図である。 図１２Ａは、第１の実施形態の製造方法を示す工程断面図である。 図１２Ｂは、第１の実施形態の製造方法を示す工程断面図である。 図１２Ｃは、第１の実施形態の製造方法を示す工程断面図である。 図１２Ｄは、第１の実施形態の製造方法を示す工程断面図である。 図１２Ｅは、第１の実施形態の製造方法を示す工程断面図である。 図１２Ｆは、第１の実施形態の製造方法を示す工程断面図である。 図１３は、第１の実施形態の変形例の積層構造を示す模式断面図である。 図１４は、第１の実施形態の変形例の積層構造を示す模式断面図である。 図１５は、第１の実施形態の変形例の積層構造を示す模式断面図である。 図１６は、第１の実施形態の変形例の積層構造を示す模式断面図である。 図１７は、第２の実施形態に係る表示素子の構成を示す平面図である。 図１８は、図１７のＤＤ’に沿った断面を示す模式図である。 図１９は、図１７のＥＥ’に沿った断面を示す模式図である。 図２０は、図１７のＦＦ’に沿った断面を示す模式図である。 図２１Ａは、第２の実施形態の製造方法を説明するための工程断面図である。 図２１Ｂは、第２の実施形態の製造方法を説明するための工程断面図である。 図２１Ｃは、第２の実施形態の製造方法を説明するための工程断面図である。 図２１Ｄは、第２の実施形態の製造方法を説明するための工程断面図である。 図２１Ｅは、第２の実施形態の製造方法を説明するための工程断面図である。 図２１Ｆは、第２の実施形態の製造方法を説明するための工程断面図である。 図２１Ｇは、第２の実施形態の製造方法を説明するための工程断面図である。 図２２は、本発明の表示装置を用いたビデオカメラの構成を示す概略構成図である。 図２３は、本発明の表示装置を用いた光ディスク再生装置の構成を示す概略構成図である。 図２４は、本発明の表示装置を用いたテレビ受像機の構成を示す概略構成図である。 図２５は、本発明の表示装置を用いたヘッドマウントディスプレイの構成を示す概略構成図である。
以下、添付図面を参照して、本発明による表示装置の実施の形態が説明される。図面において同一、又は類似の参照符号は、同一、類似、又は等化な構成要素を示している。
（第１の実施形態）
本発明の実施形態について、図面を参照して詳細に説明する。尚、本実施形態では、表示画素として液晶を用いた場合の例について説明する。
図３は、本発明の表示素子２０を用いた表示装置の構成を示す概略図である。この表示装置は、制御部５０と、データ線駆動回路３０と、ゲート線駆動回路４０と、表示画面６０とを有している。表示画面６０中には、複数のデータ線１−１、１−２、・・・（以下、区別せず総称する場合、データ線１と表記する）と、複数のゲート線２−１、２−２、・・・（以下、区別せず総称する場合、ゲート線２と表記する）が格子状に形成されている。また、複数のデータ線１とゲート線２の交点領域に本発明の表示素子２０−１、２０−２、・・・（以下、総称して表示装置２０と表記する）が設けられている。
データ線駆動回路３０は複数のデータ線１に信号電圧を供給する回路である。ゲート線駆動回路４０は、複数のゲート線２に信号電圧を供給する回路である。データ線駆動回路３０及びゲート線駆動回路４０は、制御部５０に接続されており、制御部５０によって制御される。
制御部５０は、例えば図示しないＣＰＵやＲＡＭ、ＲＯＭなどを備えており、インストールされた表示制御用のプログラムがＣＰＵで実行されることによって、データ線駆動回路３０及びゲート線駆動回路４０の動作を制御する。これにより、表示画面６０に目的の画像を表示することができる。
図４を参照して、表示素子２０の構成について説明する。図４は、表示素子２０の構成を概略的に示す平面図である。尚、図４に描かれている構成は、実際には保護膜等に覆われている為に透視できないが、説明の便宜上、透視させて示してある。
図４において、データ線１とゲート線２との交差領域では、データ線１とゲート線２との間に絶縁膜が介在しており、互いに絶縁されている。データ線１及びゲート線２は、例えば厚さ１．５［μｍ］程度に形成された、ＩＴＯ透明電極によって形成される。データ線１及びゲート線２を絶縁する絶縁膜としては、例えば、厚み０．４［μｍ］のシリコン窒化膜を用いる事ができる。
表示素子２０は、データ線１−１、１−２とゲート線２−１、２−２によって囲まれた領域に配置されている。表示素子２０は、スイッチング素子７０と、図示しない表示画素と、表示画素に接続する画素電極１０と、保持容量とを備えている。ゲート線２−２と保持容量の電極８とは電気的に接続されている。保持容量の電極８は、絶縁膜（図示せず）を介して画素電極１０に対向しており、これにより保持容量が形成される。
スイッチング素子７０は、ソース電極３、ドレイン電極４、第１のゲート電極５、第２のゲート電極６、及び半導体層７を備えている。
ソース電極３は、データ線１−１に接続されている。ドレイン電極４は、画素電極１０に接続されている。半導体層７は、ソース電極３及びドレイン電極４の双方に接続されている。半導体層７のうち、Ｘ方向においてソース電極３及びドレイン電極４の間に配置された領域は、チャネル領域となる。図４中、Ｙ方向におけるソース電極３及びドレイン電極４それぞれの幅（チャネル幅）は、例えば１００［μｍ］程度である。
第１のゲート電極５の一部は、半導体層７の少なくとも一部の領域と重なっている。すなわち、第１のゲート電極５と半導体層７とは、一部の領域において対向している。但し、後述するように、第１のゲート電極５と半導体層７との間には絶縁膜が介在しており、電気的には絶縁されている。また、第１のゲート電極５は、ゲート線２−２に接続されている。
第２のゲート電極６も、第１のゲート電極５と同様に、半導体層７の一部の領域と重なっている。第２のゲート電極６は、第１のゲート電極５よりもドレイン電極４側で半導体層７と重なっている。また、第２のゲート電極６は、半導体層７とドレイン電極４との接続部分とも重なる様に、配置されている。更に、第２のゲート電極６は、第１のゲート電極５と重なってはいない。
この第２のゲート電極６は、第１のゲート電極５と電気的に独立している。第２のゲート電極６は、画素電極１０まで延びており、画素電極１０に接続されている。すなわち、第２のゲート電極６とドレイン電極４とは、画素電極１０を介して、同電位となるように接続されている。
図５、６を参照して、スイッチング素子７０の積層構造について説明する。図５は、図４のＡ−Ａ’に沿った断面を示す概略断面図であり、図６はＢ−Ｂ’に沿った断面を示す概略断面図である。
図５に示されるように、第１のゲート電極５及び第２のゲート電極６は、基板９上に形成されている。第１のゲート電極５及び第２のゲート電極６と基板９の表面は、電気的に絶縁している。
第１のゲート電極５及び第２のゲート電極６は、互いに電気的に離隔して配置されている。第１のゲート電極５のチャネル方向（図５中、Ｘ方向）の長さは、例えば４０［μｍ］である。第１のゲート電極５の厚さは、例えば０．２［μｍ］である。第２のゲート電極６のチャネル方向の長さは、例えば１０［μｍ］であり、厚さは０．２［μｍ］である。第１のゲート電極５と第２のゲート電極６との間隔は、例えば２０［μｍ］である。第１、第２のゲート電極の材料は、例えばアルミニウムである。
絶縁膜１２が、第１のゲート電極５及び第２のゲート電極６を被覆するように、設けられている。絶縁膜１２は、いわゆるゲート絶縁膜であり、第１のゲート電極５、及び第２のゲート電極６のそれぞれと半導体層７とを絶縁するためのものである。本実施形態では、絶縁膜１２として、厚さ０．４［μｍ］のシリコン窒化膜が用いられる。尚、図示していないが、絶縁膜１２は、ゲート線１とデータ線２との交差領域まで延びており、ゲート線１とデータ線２とをも絶縁している。
ソース電極３、ドレイン電極４、及び半導体層７は、絶縁膜１２上に配置されている。ソース電極３及びドレイン電極４のそれぞれは、金属電極である。本実施形態ではソース電極３及びドレイン電極として、厚さが０．０１［μｍ］のチタン膜上に、厚さ０．２［μｍ］の金膜が積層したものが用いられる。ソース電極３及びドレイン電極４のそれぞれのＸ方向の幅は、例えば２００［μｍ］である。ソース電極３とドレイン電極４間の間隔は、例えば５５［μｍ］である。
半導体層７は、Ｘ方向においてソース電極３とドレイン電極４との間に配置されている。半導体層７は、ソース電極３とドレイン電極４との双方に接触する様に設けられている。本実施形態では、半導体層７の両端部が、それぞれ、ソース電極３及びドレイン電極４の端部を覆う様に配置されている。また、半導体層７とドレイン電極４との接続部分は、図５に示すＺ方向において第２のゲート電極６と重なっている。すなわち、第２のゲート電極６は、Ｚ方向において半導体層７とドレイン電極４の双方と重なっている。
本実施形態の半導体層７は、ＣＮＴを含んだ層である。半導体層７中では、ＣＮＴがネットワークを形成している。半導体層７としては、例えば、長さが１０［μｍ］以下のＣＮＴを、１本／［μｍ］２以下の密度で配置した層が用いられる。
スイッチング素子７０の表面は、絶縁性の保護膜１１で覆われている。すなわち、ソース電極３、ドレイン電極４、及び半導体層７を覆う様に、保護膜１１が設けられている。保護膜１１としては、例えば、厚さ０．３［μｍ］のシリコン窒化膜を用いることができる。
画素電極１０は、保護膜１１上の一部に配置されている。保護膜１１には、スルーホール１８が設けられており、画素電極１０はそのスルーホール１８を介してドレイン電極４に接続されている。画素電極の辺の長さ（図４中のＬ１及びＬ２）は、例えば４００［μｍ］である。
また、図６に示されるように、画素電極１０と第２のゲート電極６との接続部分には、絶縁膜１２と保護膜１１とを貫通するスルーホール１９が設けられている。このスルーホールを介して、画素電極１０と第２のゲート電極６とが電気的に接続されている。
以上説明した構成の表示装置は、制御部５０が、所定の画素をスイッチングするように、ゲート線駆動回路４０及びデータ線駆動回路３０の動作を制御する。すなわち、光透過率切替えたい表示素子２０に対して、ゲート線駆動回路４０によってゲート線２−２にオン電圧信号を供給する。これによりスイッチング素子７０が導通状態となる。そして、データ線駆動回路３０により電圧信号をデータ線１−１に供給する。スイッチング素子７０を介して画素電極１０及び保持容量電極８に電流が流れ、保持容量と液晶画素が充電される。液晶画素が充電される事で、光透過率が切替えられる。続いて、ゲート線２−２に対して、正電圧であるオフ電圧信号が供給され、スイッチング素子７０がオフ状態とされる。オフ時には、保持容量及び液晶画素に貯えられた電荷によって、画素の切替えが行われ、切り替わった状態が維持される。尚、スイッチング素子７０は、例えば、ゲート電圧の範囲が−４０〜４０［Ｖ］、ソース・ドレイン間動作電圧が０〜２０［Ｖ］、オン電流が約０．１［ｍＡ］、オフ電流が約１［ｐＡ］のｐチャネル型トランジスタとして動作し、液晶の画素をスイッチングする機能を果たす。
この際、第２のゲート電極６が存在するため、ゲート電圧が正の時（オフ時）でもドレイン電極４と半導体層７との接続部分における電界が制御される。これにより、ゲート電圧が正で大きい場合でも、漏れ電流を１０［ｐＡ］程度にまで抑制できる。
第２のゲート電極６の作用について、図７、８を参照して説明する。図７は第２のゲート電極６を設けなかった場合のトランジスタ（以下、比較例）における、ポテンシャル分布を示す図である。ここでは、図２に示すＣＮＴ−ＦＥＴを比較例として説明する。一方、図８は、本実施形態で説明したスイッチング素子７０のポテンシャル分布を示す図である。両図中、領域Ｉ、ＩＩ、ＩＩＩは、それぞれ、ソース電極、半導体層領域（チャネル領域）、ドレイン電極に対応する位置を示している。具体的には、チャネル領域ＩＩのＸ方向の幅を６［μｍ］とし、ソース領域Ｉとドレイン領域ＩＩＩとの間に−４［Ｖ］、ゲート電圧として５［Ｖ］を印加した場合のポテンシャル分布を示している。
また、図７（比較例）では、ゲート長（ゲート電極１０５のＸ方向長さ）を６［μｍ］としている。また、ゲート電極１０５のチャネル方向側両端（Ｘ方向側両端）は、ドレイン電極１０４及びソース電極１０３の端部に対応している。
一方、図８（本実施形態の例）では、第１のゲート電極５のＸ方向幅を３［μｍ］、第２のゲート電極６のＸ方向幅を０．７［μｍ］としている。第１のゲート電極５のソース電極側端は、ソース電極３の端部に対応する位置に存在するものとする。第２のゲート電極６とドレイン電極４とはＸ方向に０．２ミクロン分重なった状態としている。第２のゲート電極６は、ドレイン電極４と同電位であるので、−４［Ｖ］が印加された状態となる。
一般的に、ＣＮＴ−ＦＥＴは、ドーピングなどをしない場合、ｐ型チャネルトランジスタとして動作する。この場合、ＣＮＴ−ＦＥＴのゲート電極１０５に正の電圧が印加されると（オフ時）、図７に示すように比較例のチャネル領域（ＩＩ）にポテンシャルが生じる。キャリアである正孔にとって、このポテンシャルは障壁となる。本発明も同様に、スイッチング素子７０は、ｐ型チャネルトランジスタとして動作し、第１のゲート電極５に正の電圧を印加すると、図８に示すように、多数キャリアである正孔にとって障壁となるポテンシャルがチャネル領域（ＩＩ）に生じる。
ここで、ゲート電圧が正の場合、多数キャリアである正孔は、ゲート領域に生じる障壁に阻害され、ソース領域（Ｉ）からドレイン領域（ＩＩＩ）側に移動しないことが期待される。しかしながら、オフ動作時の漏れ電流は、多数キャリアの正孔のみではなく、少数キャリアの電子も寄与する場合がある。この場合、電子はドレイン側から供給されると考えられる。図７で示した比較例では、チャネル領域（ＩＩ）とドレイン領域（ＩＩＩ）との界面近傍において、チャネル領域（ＩＩ）のポテンシャルの傾きが急峻となっている。これはショトキー障壁に対し大きな電圧が印加されていることを意味する。
図９及び図１０を参照して、比較例と本発明とにおけるショトキー障壁について説明する。図９は比較例（図２に示すＣＮＴ−ＦＥＴ）におけるエネルギーバンドを示す図である。図１０は、本発明におけるスイッチング素子７０の領域におけるエネルギーバンドを示す図である。
図９及び図１０を参照して、ショトキー障壁の高さ（金属と半導体との界面におけるフェルミレベル（Ｅｆ）から伝導帯の底レベル（Ｅｃ）までのポテンシャルエネルギー）は、金属およびそれと接触している物質で決定され、外部の電圧などでは変化しない。しかし、ショトキー障壁の厚さ（伝導帯の底レベル（Ｅｃ）がフェルミレベル（Ｅｆ）以上となる位置と、金属と半導体との界面との距離の総和）は、ショトキー障壁の両側の電位差、すなわちショトキー障壁内の電界に依存する。したがってドレイン領域（ＩＩＩ）とチャネル領域（ＩＩ）との界面における電界強度が大きい場合、ショトキー障壁の厚さは薄くなる。電子がショトキー障壁をトンネルする確率は、一般にショトキー障壁の高さとともに、このショトキー障壁の厚さに依存し、厚さが薄いほど大きくなる。
図９を参照して、比較例におけるエネルギーバンドについて説明する。ソース領域（Ｉ）からチャネル領域（ＩＩ）へは、多数の正孔が注入される（Ｉ（ｉｎｊｅｃｔ））。注入された正孔の一部は、熱エネルギーなどによって、チャネル領域（ＩＩ）のエネルギー障壁を乗り越える（Ｉ（ｔｈｅｒｍ））。一方、チャネル領域（ＩＩ）とドレイン領域（ＩＩＩ）との界面部分では、ショトキー障壁が形成されている。オフ時には、ゲート電圧が正となり、チャネル領域（ＩＩ）の中央部分のポテンシャルが引き下げられる。これは、正孔に対するポテンシャル障壁となる。このため、チャネル領域（ＩＩ）の中央部分を通過する正孔による電流（Ｉ（ｔｈｅｒｍ））は抑制される。しかし一方で、ドレイン領域（ＩＩＩ）近傍のチャネル領域（ＩＩ）では、バンドギャップの傾きが急峻である。その為、金属電極であるドレイン領域（ＩＩＩ）のフェルミレベル（Ｅｆ）からチャネル領域（ＩＩ）の伝導帯Ｅｃまでのエネルギー障壁（ショトキー障壁）の厚さは薄くなる。従って、ドレイン領域（Ｉ）側から、このエネルギー障壁をトンネルする電子が存在する（Ｉ（ｔｕｎｎｅｌ））。チャネル領域（ＩＩ）の伝導帯（Ｅｃ）にトンネルした電子は、そのまま領域（Ｉ）まで流れ、漏れ電流となる。
比較例に対して、本実施形態では、図８に示されるように、チャネル領域（ＩＩ）とドレイン領域（ＩＩＩ）との界面近傍におけるポテンシャルの傾きは緩和されている。これは、ドレイン電極４と同電位である第２のゲート電極６により、チャネル領域−ドレイン領域界面近傍に加わる電界が制御される為である。この様に、ポテンシャルの傾きが緩和される事により、漏れ電流が抑制される。
このことについて、図１０を参照して説明する。チャネル領域（ＩＩ）とドレイン領域（ＩＩＩ）界面近傍では、チャネル領域（ＩＩ）側のエネルギーバンドの傾きが緩和されている。これにより、ドレイン電極（ＩＩ）の電子がチャネル領域の伝導体Ｅｃにトンネルするための障壁は、厚くなる。すなわち、本発明におけるショトキー障壁の高さは比較例と変わらないが、厚みは、比較例におけるショトキー障壁の厚みよりも厚くなる。従って、本発明によるスイッチング素子７０では、ショトキー障壁を越えるトンネル電流（Ｉ（ｔｕｎｎｅｌ））の発生が抑制され、オフ時の漏れ電流が抑制される。
以上のことから、本実施形態では、第２のゲート電極６によって、チャネル領域（ＩＩ）−ドレイン領域（ＩＩＩ）との界面近傍のショトキー障壁の厚みが制御されていると言うことができる。
また、本実施形態では、第１のゲート電極５と第２のゲート電極６とはＺ方向から見て重なっていない。このことも、チャネル領域（ＩＩ）のドレイン電極４側における電位変化の傾きを緩和する点で有利である。第１のゲート電極５と第２のゲート電極６とが重なっていると、チャネル領域（ＩＩ）におけるポテンシャルの急激な変化をもたらすことがある。
また、本実施形態では、ゲート電圧（第１のゲート電極に印加される電圧）が印加されていない状態（ゲート電圧がゼロ）で、スイッチング素子をオフ状態、すなわち電流が流れない状況にできる。従って、集積回路における消費電力を低減できる。
また、本実施形態において、第２のゲート電極６の電圧は、画素電極１０を介してドレイン電極４に接続されている。このため、第２のゲート電極６の電圧は、自動的にドレイン電極４と同じ電位になるので、第２のゲート電極６の電圧を制御する為の配線は必要ない。従って、表示画素の実効的な面積を減少させる必要は無く、実効的な画素面積を維持したままで漏れ電流を抑制することができる。
図１１を参照して、第１のゲート電極５及び第２のゲート電極６の配置構造について説明する。図１１は、図５に示す断面図において、配線部のみを概略的に示した図である。第２のゲート電極６は、半導体層７とドレイン電極４との間のショトキー障壁が構成される部分の近くに配置されることが重要である。図１１に示されるように、第２のゲート電極６は、ドレイン電極４と半導体層７との接続部分ＴとＺ方向に重なるように配置されていることが好ましい。
また、第１のゲート電極５は、ポテンシャルの傾きを緩和する観点から、ドレイン電極４から離れた位置に配置されていることが望ましい。具体的には、チャネル領域（ＩＩ）の中央部Ｒ’に対応する位置に、第１のゲート電極５のドレイン電極４側の端部Ｒが配置されていることが望ましい。このような構成とすると、チャネル領域（ＩＩ）のドレイン電極４側での電位変化の傾きが、ゲート電極をチャネル領域に対応する位置全体に設けた場合と比較して、約半分にまで緩和される。これにより、チャネル領域（ＩＩ）とドレイン電極４との界面におけるエネルギー的な障壁の厚みを、約２倍に保つことができる。トンネル電流（Ｉ（ｔｕｎｎｅｌ））の大きさは、エネルギー障壁の厚さに対して概ね指数関数的に依存するため、障壁の厚さの差が２倍程度であっても、漏れ電流を指数関数的に抑制することができる。
また、チャネル領域（ＩＩ）におけるショトキー障壁の裾（伝導帯の底レベル（Ｅｃ）がフェルミレベル（Ｅｆ）付近であるショトキー障壁）の厚さは、例えばドレイン電極４との界面部分（接続部分Ｔ）から１０［μｍ］程度となる。この場合、第２のゲート電極６の第１ゲート電極側の端部Ｓは、ドレイン電極４と半導体層７との接続部分Ｔから、ソース電極３側に１０［μｍ］以上離れた位置の領域Ｓ’に対応する様に配置されていることが好ましい。すなわち、第２のゲート電極６は、少なくとも１０［μｍ］以上の幅で、半導体層７のチャネル領域（ＩＩ）に重なっていることが好ましい。
続いて、本実施形態の表示装置の製造方法について説明する。図１２Ａ〜図１２Ｆは、本実施形態の表示装置の製造方法の一例を示す工程断面図である。
図１２Ａ
基板９として、例えば厚さ２００［μｍ］のポリ・エチレン・ナフタレートＰｏｌｙ Ｅｔｈｙｌｅｎｅ Ｎａｐｈｔｈａｌａｔｅ（ＰＥＮ）基板を用意する。そして基板９上に、第１のゲート電極５及び第２のゲート電極６を形成する。具体的には、ゲート電極用のアルミニウムを基板９の全面にスパッタで成膜する。そして、一般的なリソグラフィ手法を用いてパターン形成、ウェットエッチングする。アルミニウムのエッチングは、一般的なエッチャントを用いて行う事ができる。そのエッチャントとしては、例えば、リン酸、硝酸、及び酢酸のうちの少なくとも１種類の水溶液が挙げられる。また、光リソグラフィ用のポジレスストのアルカリ現像液等も、そのエッチャントとして使用可能である。
尚、第１のゲート電極５及び第２のゲート電極６を形成する別の手法として、次に述べるような手法を用いる事もできる。まず基板９上にレジストを形成し、第１のゲート電極５及び第２のゲート電極６を形成する予定の領域が開口するように、パターニングしておく。続いて、アルミニウムを成膜する。この場合、アルミニウムの成膜は、蒸着などの異方性の強い成膜法が好ましい。その後、レジストを溶剤などで除去する。これにより、開口部のアルミニウムのみが基板９上に残存し、第１のゲート電極５及び第２のゲート電極６が形成される。このような手法は、一般にリフトオフ法として知られている。
図１２Ｂ
次に、絶縁膜１２を形成する。具体的には、シリコン窒化膜をスパッタで成膜する。スパッタ時のターゲットとしては、窒化シリコンを用いる。また、プラズマのガスとしては、アルゴンガスを用いる。また、膜質を改善するために２０ｓｃｃｍの窒素も同時に導入する。スパッタ時の圧力は２パスカルである。絶縁膜１２は、例えば膜厚が０．４［μｍ］となるようにスパッタされる。
尚、絶縁膜１２を形成するにあたっては、スパッタ以外にも、蒸着法、熱気相成長法、有機絶縁層を加熱、活性化し堆積する方法などを用いてもよい。
図１２Ｃ
次に、ソース電極３及びドレイン電極４を形成する。具体的には、ソース電極３及びドレイン電極４の形成予定領域を開口したフォトレジストを形成し、チタン、金を蒸着させる。そして、フォトレジストを除去することで、リフトオフにより、不要部分に蒸着した金を除去する。これにより、フォトレジスト開口部に蒸着した金のみが残存し、ソース電極３及びドレイン電極４が形成される。
ソース電極３及びドレイン電極４を形成する別の手法として、通常の半導体装置の製造方法で一般的に使われている技術を用いことも出来る。例えば、まず金属（金−チタン）を絶縁膜１２の全面に成膜する。その後にリソグラフィを用いて、不要部分の開口したレジストを形成する。そして、このレジストをマスクとして、不要部分の金属をエッチングすることで、所望部分の金属のみを残存させる。さらに、また別の方法として、電導インクを印刷する方法を用いてもよい。
図１２Ｄ
続いて、半導体層７を形成する。半導体層７は、ＣＮＴのジクロロエタン溶液をスピンコートし、不要部分を除去することで、形成する事ができる。具体的には、まず、ＣＮＴをジクロロエタンに溶解させた溶液を調整する。溶液の調整にあたっては、ＣＮＴの濃度が重量比で約１×１０−６となるように調整する。更に具体的には、まず、１［ｍｇ］のＣＮＴを１００［ｍｌ］のジクロロエタンに溶解する。これを約１時間ほど超音波で分散させる。次に、このＣＮＴ溶液から３［ｍｌ］を採取し、２７［ｍｌ］のジクロロエタンで希釈する。これにより、重量比で約１×１０−６の濃度のＣＮＴ溶液となる。さらにこの溶液を、市販の超音波ホモジナイザーで１時間分散する。スピンコートにあたっては、基板上に、調整したＣＮＴ溶液を約４０［μｌ］滴下し、基板を約８００［ｒｍｐ］で１０秒ほど回転させる。基板の表面状態に応じてＣＮＴの密度が異なるが、４〜５回のスピンコート工程で、０．６［本／μｍ２］程度の密度になる。ＣＮＴの密度は、スピンコート工程の回数により調整することができる。不要部分のＣＮＴを除去するにあたっては、マスクとしてパターニングされたシリコン窒化膜を形成し、酸素アッシングによりＣＮＴを除去する。マスク用のシリコン窒化膜は、スパッタで形成し、光リソグラフィによりパターニングする。
また、不要部分のＣＮＴを除去するにあたり、リフトオフ法を用いる事も可能である。すなわち、半導体層７の形成予定領域のみが開口されたレジストをリソグラフィで形成する。その後に、ＣＮＴをスピンコートする。その後、レジストごと不要部分のＣＮＴをレジスト溶剤で除去する。
また、ＣＮＴを成膜する別の手法としては、スピンコート以外の方法を用いる事もできる。例えば、ＣＮＴ溶液に基板を浸した後に引き上げ、乾燥する方法、ディスペンサー（注射器）で半導体層７形成予定の領域にのみＣＮＴ溶液を滴下・乾燥する方法、又はインクジェット印刷機を用いる方法等のいずれかを用いてもよい。尚、基板を浸した後に引き上げる方法を用いる場合、基板全面にＣＮＴが付着するので、スピンコート法と同様に不要部分のＣＮＴを選択的に除去する工程が必要である。
図１２Ｅ
次に、保護膜１１を形成する。保護膜１１は、絶縁膜１２と同様に、スパッタによりシリコン窒化膜を成膜することで、形成することができる。また、スパッタ以外にも、蒸着法、熱気相成長法、有機絶縁層を加熱・活性化し堆積する方法などを用いてもよい。
図１２Ｆ
次に、画素電極１０を形成する。画素電極１０を形成する前に、ドレイン電極４上の保護膜１１に、接続用のスルーホール１８を形成しておく。スルーホール１８は、リソグラフィでレジストマスクを形成し、保護膜１１におけるスルーホール１８の形成予定領域をドライエッチングすることで、形成することができる。その後、レジストマスクを剥離し、画素電極１０用の金属を形成する。具体的には、まず、全面にＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）をスパッタで形成する。この際、スルーホールにもＩＴＯが埋めこまれる。その後、リソグラフィで不要部分が剥き出しなるようなパターンを形成し、ウェットエッチングで不要部分のＩＴＯを除去する。
以上説明した図１２Ａ〜図１２Ｆの工程により、表示素子２０が製造される。上述した製造方法によれば、半導体層７に不純物をドーピングする工程等は必要ない。従って、製造工程を短くすることができ、製造コストを削減できる。
尚、本実施形態では、図５で示したように、半導体層７とドレイン電極４との接触部分において、ドレイン電極４の端部は半導体層７により覆われている。また、半導体層７とソース電極３との接触部分も同様である。ソース電極３、ドレイン電極４、半導体層７、第１のゲート電極５、及び第２のゲート電極の積層の順番は、上述した例に限定されるものではなく、必要に応じて決定することができる。例えば、図１２で示したように半導体層７と両電極の接続部分の重なりの順番変更した上で、図１３〜１５に示すように、積層の順番を入れ替えてもよい。
図１３に示すように、半導体層７と各電極（ソース電極３及びドレイン電極４）との接触部分において、半導体層７の端部の方が電極に覆われていてもよい。また、図１４に示すように、第１のゲート電極５及び第２のゲート電極６よりも基板９側に、ソース電極３、ドレイン電極４、および半導体層７が配置されていてもよい。この際、基板９の表面を絶縁性を持たせるため、絶縁膜１３を基板９の表面に設けてもよい。図１４の例の場合、図４のＢ−Ｂ’に沿った断面は、図１５に示されるような構成となる。あるいは、ドレイン電極４と第２のゲート電極６とは、画素電極１０を介して電気的に接続されるのではなく、図１６に示されるように直接に接続されていてもよい。
ただし、図１３〜１５に示すように、積層の順番を入れ替えても、第１のゲート電極５のドレイン電極４側の端部Ｒの位置は、チャネル領域（ＩＩ）の中央部Ｒ’に対応する位置に配置されていることが好ましい。又、第２のゲート電極６は、ドレイン電極４と半導体層７との接続部分ＴとＺ方向に重なるように配置されていることが好ましい。更に、第２のゲート電極６の第１ゲート電極側の端部Ｓは、チャネル領域（ＩＩ）におけるショトキー障壁の裾の位置の領域Ｓ’に対応する位置に配置されることが好ましい。この場合、第２のゲート電極６と半導体層７は、接続部分Ｔを含み、領域Ｓ’までの範囲でＺ方向に重なる。
また、基板９の材料としては、表面が絶縁性を有していればよく、本実施形態で挙げたＰＥＮ基板に限定されない。例えば、基板９としてポリイミド（ｐｏｌｙｉｍｉｄｅ）、ポリエチレンテレフタラート（ＰＥＴ：Ｐｏｌｙｅｔｈｙｌｅｎｅ Ｔｅｒｅｐｈｔｈａｌａｔｅ）、ポリエーテルサルフォン（ＰＥＳ：Ｐｏｌｙ Ｅｔｈｅｒ Ｓｕｌｐｈｏｎｅ）などのプラスチック基板をも使用することができる。またプラスティック基板以外でもよく、図１４で示すように、絶縁層１３を表面に張りつけた金属箔を基板９としても良い。この場合、例えば、基板９としてアルミ薄膜、ステンレス薄膜にポリイミドなどを積層したものなども使用できる。
また、第１のゲート電極５、及び第２のゲート電極６の材料としては、比較的抵抗の低いタンタル、クロムなども好ましく用いる事ができる。
また、ソース電極３、ドレイン電極４の材料としては、本実施形態で挙げた材料に限られない。半導体層７がＣＮＴを含むｐ型の半導体層である場合には、正孔をＣＮＴに注入しやすい材料をソース電極３及びドレイン電極４に用いる事が好ましい。具体的には、ソース電極３及びドレイン電極４として金、パラジウムなどの仕事関数が大きいものを用いる事が好ましい。一方、半導体層７がｎ型の半導体層の場合は、電子をカーボンナノチューブに注入しやすい材料をソース電極３及びドレイン電極４にに用いることが好ましい。具体的には、ソース電極３及びドレイン電極４としてアルミニウム、カルシウム、カリウム、マグネシウム、セシウム、ナトリウムなどの仕事関数が小さいものを用いる事が好ましい。一般的に、仕事関数の小さい金属は、大気中で不安定なものが多いので、大気中で安定な別の金属で表面を覆うとよい。
また、絶縁膜１２、１３、１４、及び保護膜１１は、絶縁性を有していればよく、既述のシリコン窒化膜に限定されない。絶縁膜１２、１３、１４、及び保護膜１１として、例えば、シリコン酸化膜やパリレン膜、ポリイミド膜等を用いる事もできる。
尚、第１のゲート電極５及び第２のゲート電極６と半導体層７の間に介在する絶縁層１２に対しては、漏れ電流がないことと、電界効果が効果的であることが要求される。漏れ電流を抑制できる材料としては、シリコン酸化膜、シリコン窒化膜、ポリパラキシリレン膜、ポリイミド膜、ＨＳＱ（ｈｙｄｒｏｇｅｎ ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）膜、ＳＯＧ（ｓｐｉｎ ｃｏａｔｉｎｇ ｏｎ ｇｌａｓｓ）膜などが挙げられる。また、電界効果を効果的にする観点からは、チャネル長（Ｘ方向におけるソース電極３とドレイン電極４との間の距離）よりも絶縁膜１２の膜厚を小さくすることが重要である。絶縁膜１２を薄くすることで、一般的にショートチャネル効果とよばれる現象を防ぐことができる。このため、絶縁膜１２の膜厚は、チャネル長の１０分の１よりも小さいことが好ましい。例えば、チャネル長が１０［μｍ］である場合、絶縁膜１２の厚さは１［μｍ］以下とすることが好ましい。
また、本実施形態では、半導体層７としてＣＮＴを含んだ層を用いたＣＮＴ−ＦＥＴを例として説明したが、半導体層７とドレイン電極４との間のショトキー障壁部分が原因で生じる漏れ電流が問題となるようなトランジスタであれば、ＣＮＴ−ＦＥＴ以外のトランジスタに対して本発明を適用することも有効である。
従って、半導体層７としては、電界によって伝導電子密度または正孔密度が変調される材料であれば使用できる。例えば、半導体層７として、ポリチオフェン、低分子型の骨格を側鎖に有するペンダント型の高分子材料、ペンタセン、Ｃ６０やＣ７０などのフラーレン、フタロシアニン誘導体、α―ＮＰＤ（Ｎ，Ｎ’―ｄｉｐｈｅｎｙｌ―Ｎ，Ｎ’―ｂｉｓ（１―ｎａｐｈｔｈｙｌ）―１，１’ｂｉｐｈｅｎｙｌ―４，４’’ｄｉａｍｉｎｅ）などのトリフェニルアミン誘導体等をも用いる事ができる。
また、製造方法を印刷・塗布に限らなければ、半導体層７として、通常のシリコンやガリウム砒素などのバルク半導体を用いることも可能である。すなわち、バンドギャップが小さい（例示；１ｅＶ以下）半導体材料を用いる場合には、本発明の構造を適用することで漏れ電流の低減に有効となる。
また、本実施形態では、画素として液晶画素を用いた液晶表示装置を例として説明したが、液晶表示装置に限られるものではない。例えば、マイクロカプセル電気泳動型、Ｉｎ−Ｐｌａｎｅ電気泳動型などの電気泳動法を原理とする電子ペーパー、ツイストボール方式（ジリコンビーズ方式）の電子ペーパー、対向電極を用いるトナーディスプレイなどにも本発明を適用しても、本実施形態で述べた作用を享受することができる。
（第２の実施形態）
本発明の第２の実施形態について説明する。本実施形態では、画素として有機ＥＬ（エレクトロルミネッセンス；Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）の発光画素が用いられる。また、第１の実施形態に対して、電流供給線１７と、電流駆動素子９０とが追加されている。以下に、本実施形態の表示素子の構成について詳述する。尚、第１の実施形態と同じ部分に関しては、説明を省略する。
図１７は、本実施形態の表示素子２０の構成を概略的に示す平面図である。尚、図１７に描かれている構成は、実際には保護膜等に覆われている為に透視できないが、説明の便宜上、透視させて示してある。また、図１８、１９、及び２０は、それぞれ、図１７のＤＤ’、ＥＥ’、ＦＦ’に沿った断面を示している。図１７を参照して、本実施の形態における表示素子２０は、スイッチング素子７０、保持容量部分８０、電流駆動素子９０を具備する。保持容量部分８０は、スイッチング素子７０と電流駆動素子９０との間に配置されている。電流駆動素子９０は、電界効果型のトランジスタにより形成されている。
図１７に示されるように、電流供給線１７は、データ線１−１に概ね平行となるように配置されている。電流供給線１７は、電流供給線１７を駆動する図示しない電流供給線駆動回路に接続されている。
電流駆動素子９０のソース電極３ｂは、電流供給線１７に接続されている。電流駆動素子９０のドレイン電極４ｂは、画素電極１０に接続されている。すなわち、電流駆動素子９０は、電流供給線１７から画素電極１０への電流の供給を制御する。
スイッチング素子７０のドレイン電極４ａは、画素電極１０ではなく、電流駆動素子９０のゲート電極５ｂに接続されている。すなわち、スイッチング素子７０は、電流駆動素子９０のオン、オフを制御する。また、第２のゲート電極６（図１７では省略されている）も画素電極１０には接続されておらず、スルーホールを介して直接ドレイン電極４ａに接続されているも。スイッチング素子７０のその他の構成については、第１の実施形態で述べた構成と同様である。また、スイッチング素子７０の構成は、第１の実施形態の図１２Ａ〜図１２Ｆ、図１３で説明した様に、積層の順番を入れ替えてもよい。
保持容量部分８０は、スイッチング素子９０のドレイン電極４ａ、及び電流駆動素子９０のゲート電極５ｂに接続されている。この保持容量部分９０には、スイッチング素子７０のドレイン電極４ａを介して、電荷が蓄えられる。保持容量部分９０に貯えられた電荷により、スイッチング素子７０がオフ状態となった後も、一定期間、電流駆動素子９０はオン状態に保たれる。
上述の様に、電流供給線１７及び電流駆動素子９０を設けるのは、発光画素を発光させるのに必要な電流量が大きいからである。すなわち、画素電極１０に電流を供給する為の配線として、電流供給線１７が、表示素子２０の状態を切替えるための配線（データ線、ゲート線）とは別に設けられている。
また、電流駆動素子９０は、比較的大きい電流を流す事ができる様に、その形状が工夫されている。電流駆動素子９０のドレイン電極４ｂは、画素電極１０の反対側で、ソース電極３ｂ側に、矩形状に突き出ている。ソース電極３ｂは、ドレイン電極４ｂの矩形部分の両側部に対向する様に、凹状に形成されている。半導体層７ｂは、ドレイン電極４ｂの矩形部分の両側部と、ソース電極３ｂとの双方に接続される様に、配置されている。ゲート電極５ｂは、保持容量８０及びスイッチング素子７０側から２本に分岐して電流駆動素子９０側に延びており、ソース電極３ｂとドレイン電極４ｂとの間で半導体層７ｂに重なっている。このようにソース電極３ｂ及びドレイン電極４ｂの構成を工夫することにより、実効的なチャネル幅を、ソース電極３ｂとドレイン電極４ｂとを一側面同士で対向させた場合と比較して、２倍にすることができる。その結果、電流駆動素子９０を流れる電流量を２倍にすることができる。
続いて、図１８乃至２０を参照して、本実施形態の表示素子２０の積層構造について説明する。
図１８乃至２０に示されるように、電流供給線１７は、データ線１−１と同一層に配置されている。すなわち、絶縁膜１２上に配置されている。
保持容量部分８０は、図１８に示されるように、下部電極１５と、上部電極１６と、絶縁膜１２、１４により構成されている。下部電極１５は、基板９に接する様に形成されている。上部電極１６は、絶縁膜１２及び絶縁膜１４を介して下部電極１６と重なる様に配置されている。下部電極１５と上部電極１６とが重なった部分で、保持容量が形成される。
上部電極１６は、絶縁膜１４上を電流供給線１７にまで延びており、絶縁膜１４に設けられた開口部を介して電流供給線１７に接続されている。
下部電極１５は、図示していないが、スイッチング素子７０のドレイン電極４ａと、スルーホール（図示せず）を介して接続されている。
下部電極１７としては、厚さ０．２［μｍ］のアルミニウムが用いられる。上部電極１６としては、厚さが０．０１［μｍ］のチタン膜上に、厚さが０．２［μｍ］の金膜を積層したものが用いられる。下部電極１６は、スイッチング素子７０のゲート電極や、電流駆動素子９０のゲート電極５ｂと同一層に配置される。また、上部電極１６は、スイッチング素子７０のソース、ドレイン電極や、電流駆動素子９０のソース、ドレイン電極（３ｂ、４ｂ）と同一層に配置される。
図１９を参照して、電流駆動素子９０の積層構造を説明する。図１９に示されるように、第１のゲート電極５ｂ及び第２のゲート電極６ｂは、基板９に接する様に、基板９上に設けられている。又、第１のゲート電極５ｂ及び第２のゲート電極６ｂを分離するための絶縁膜１２が設けられ、そのＺ方向上層に電流供給線１７及びデータ線１−１が設けられている。更に、電流供給線１７及びデータ線１−１を分離するための絶縁膜１４が設けられ、そのＺ方向上層にソース電極３ｂ及びドレイン電極４ｂが設けられている。ここで、ドレイン電極４ｂは、絶縁膜１２及び１４を介して第２のゲート電極６ｂの真上に位置する様に、配置されている。また、ソース電極３ｂは、データ線１−１をまたいで、電流供給線１７に接続されている。データ線１−１とソース電極３ｂとの間は、絶縁膜１４によって絶縁されている。また、ドレイン電極４ｂのチャネル方向（Ｘ方向）の長さは、第２のゲート電極６ｂのチャネル方向長さよりも狭い。こうすることで、半導体層７ｂとドレイン電極４ｂとの接続部分における電界を、第２のゲート電極６ｂにより効率よく制御することができる。
例えば、各チャネル幅、すなわちソース電極３ｂとドレイン電極４ｂとの対向部分におけるＹ方向幅（図１７参照）は、２００［μｍ］である。また、ゲート電極５ｂのチャネル方向（Ｘ方向）長さは４０［μｍ］、厚さは０．２［μｍ］である。また、第２のゲート電極５ｂのチャネル方向の長さは２０［μｍ］、厚さは０．２［μｍ］である。また、ドレイン電極４ｂのチャネル方向（Ｘ方向）の長さは１６［μｍ］である。ゲート電極５ｂと第２のゲート電極６ｂとの間隔（Ｘ方向）は、２０［μｍ］である。ゲート電極５ｂ、第２のゲート電極６ｂともに、アルミニウムが用いられることが好ましい。
図２０を参照して、第２のゲート電極６ｂと、ドレイン電極４ｂとの接続部分の構成を説明する。第２のゲート電極６ｂとドレイン電極４ｂとは、絶縁層１２、１４に設けられたスルーホール２１を介して、接続されている。また、画素電極１０は、保護膜１１上に形成されており、保護膜１１に設けられたスルーホール２２を介して、ドレイン電極４ｂに接続されている。これらのスルーホール２１、２２の穴径は、例えば１０［μｍ］である。尚、図２０では、画素電極１０とドレイン電極４ｂを接続するためのスルーホール２１と、ドレイン電極４ｂと第２のゲート電極６ｂとを接続するためのスルーホール２２とが、同じ位置に描かれているが、別々の位置に設けられていても構わない。
本実施形態の表示素子２０では、第１の実施形態と同様に、ゲート線２−２に電圧信号が供給される事によって、スイッチング素子７０が導通状態となる。データ線１−１に、信号が供給される事により、導通状態のスイッチング素子７０を介して、電流駆動素子９０のゲート電極の電圧が制御される。これにより、電流駆動素子９０が導通状態とされる。また、保持容量８０が充電される。電流駆動素子９０では、電流供給線１７から画素電極１０に向かって大容量の電流が流れる。これにより、発光素子が発光する。データ線２−２への信号供給が終了し、スイッチング素子７０の導通状態が終了したとしても、保持容量８０に貯えられた電荷によって、電流駆動素子９０の導通状態は、一定期間、保たれる。
本実施形態においても、スイッチング素子７０及び電流駆動素子９０において、第２のゲート電極（４ａ，４ｂ）が、半導体層（７ａ，７ｂ）とドレイン電極（６ａ，６ｂ）の界面部分における電界を制御するので、第１の実施形態と同様に、ドレイン電極（６ａ，６ｂ）側から半導体層（７ａ，７ｂ）側へトンネルする電流が抑制される。その結果、オフ時におけるリーク電流を低減させることができる。
以下に、電流駆動素子９０の製造方法を、図２１Ａ〜図２１Ｇを参照しつつ説明する。
図２１Ａ
まず、基板９として、例えば、厚さ２００［μｍ］のポリ・エチレン・ナフタレートＰｏｌｙ Ｅｔｈｙｌｅｎｅ Ｎａｐｈｔｈａｌａｔｅ（ＰＥＮ）基板を用意する。そして、基板９上に、スパッタによりアルミニウムを堆積させ、パターニングする。これにより、第１のゲート電極５ｂおよび第２のゲート電極６ｂが形成される。アルミニウムのパターニングは、一般的なリソグラフィを用いて、マスクレジストをパターン形成し、ウェットエッチングすることで行う事ができる。そのエッチャントとしては、例えば、リン酸、硝酸、及び酢酸のうちの少なくとも１種類の水溶液が挙げられる。また、光リソグラフィ用のポジレスストのアルカリ現像液等も、エッチャントとして使用可能である。
また、第１のゲート電極５ｂ及び第２のゲート電極６ｂは、別の手法により形成されてもよい。例えば、まず第１のゲート電極５ｂ及び第２のゲート電極６ｂの形成予定領域が開口するようにパターニングされたレジストを、フォトリソグラフィにより形成する。そして、アルミニウムを成膜する。アルミニウムの成膜は、蒸着など異方性の強い成膜法が好ましい。その後、レジストを溶解する溶剤を用いて、不要部分のアルミニウムをレジストごと除去する。
図２１Ｂ
次に、絶縁膜１２を形成する。具体的には、シリコン窒化膜をスパッタで形成する。ターゲットは窒化シリコン、プラズマのガスにはアルゴンガスを用いる。膜質を改善するために２０ｓｃｃｍの窒素も同時に導入する。圧力は２パスカルである。膜厚は０．４［μｍ］である。絶縁膜１２の形成後、データ線１−１および電流供給線１７を形成する。データ線１−１及び電流供給線１７は、ゲート電極と同様の工程により、形成することができる。
図２１Ｃ
次に、絶縁膜１４を形成する。絶縁膜１４は、絶縁膜１２と同様の工程により、形成する事ができる。尚、絶縁膜１４の形成前に、第１のゲート電極５ｂ及び第２のゲート電極６ｂ上の絶縁膜１２を、選択的にエッチング除去する。除去するのは、絶縁層１２をそのままにして絶縁層１４を積層するとゲート絶縁層が厚くなりゲート制御性が低下するのを防ぐためである。完全に除去しても良いが、同じ膜を後から形成するため、数十ナノメートル程度残っても問題ない。絶縁膜１２を選択的にエッチング除去するには、一般的なリソグラフィでフォトレジストをパターン形成したものをマスクに用いればよい。
図２１Ｄ
次に、ソース電極３ｂ及びドレイン電極４ｂを形成する。具体的には、光リソグラフィでパターン形成したフォトレジストを形成した後、金を蒸着にて成膜する。その後、リフトオフで不要部分の金膜をフォトレジストごと除去する。
ソース電極３ｂ、ドレイン電極４ｂを形成する為の他の手法として、通常の半導体装置の製造方法で一般的に使われている技術を用いことも出来る。例えば、まずソース電極３ｂ及びドレイン電極４ｂ形成用の金属を絶縁膜１４の全面に成膜しておく。そして、リソグラフィを用いてパターニングされたレジストを形成する。さらに、このレジストをマスクとしてエッチングする。また、更に別の手法として、電導インクを印刷する方法も使用可能である。
図２１Ｅ
次に、半導体層７ｂを形成する。半導体層７ｂは、ＣＮＴのジクロロエタン溶液をスピンコートし、不要部分を除去することで、形成する事ができる。具体的には、まず、ＣＮＴをジクロロエタンに溶解させた溶液を調整する。溶液の調整にあたっては、ＣＮＴの濃度が重量比で約１×１０−６となるように調整する。更に具体的には、まず、１［ｍｇ］のＣＮＴを１００［ｍｌ］のジクロロエタンに溶解する。これを約１時間ほど超音波で分散させる。次に、このＣＮＴ溶液から３［ｍｌ］を採取し、２７［ｍｌ］のジクロロエタンで希釈する。これにより、重量比で約１×１０−６の濃度のＣＮＴ溶液となる。さらにこの溶液を、市販の超音波ホモジナイザーを用いて１時間超音波処理をし、ＣＮＴを分散させる。ＣＮＴを分散させた溶液を、基板上にスピンコートする。スピンコートにあたっては、基板上に、調整したＣＮＴ溶液を約４０［μｌ］滴下し、基板を約８００［ｒｐｍ］で１０秒ほど回転させる。基板の表面状態に応じてＣＮＴの密度が異なるが、４〜５回のスピンコート工程で、０．６本／［μｍ］２程度の密度になる。ＣＮＴの密度は、スピンコート工程の回数により調整することができる。不要部分のＣＮＴを除去するにあたっては、マスクとしてパターニングされたシリコン窒化膜を形成し、酸素アッシングによりＣＮＴを除去する。マスク用のシリコン窒化膜は、スパッタで形成し、光リソグラフィによりパターニングする。
また、不要部分のＣＮＴを除去するにあたり、リフトオフ法を用いる事も可能である。すなわち、半導体層７形成予定領域のみが開口されたレジストをリソグラフィで形成する。その後に、ＣＮＴをスピンコートする。その後、レジストごと不要部分のＣＮＴをレジスト溶剤で除去する。
また、ＣＮＴを成膜するにあたり、スピンコート以外の方法を用いる事もできる。例えば、ＣＮＴ溶液に基板を浸した後に引き上げ、乾燥する方法、ディスペンサー（注射器）で半導体層７ｂ形成予定の領域にのみＣＮＴ溶液を滴下・乾燥する方法、及びインクジェット印刷機を用いる方法等を用いてもよい。尚、基板を浸した後に引き上げる方法を用いる場合、基板全面にＣＮＴが付着するので、スピンコート法と同様に不要部分のＣＮＴを選択的に除去する工程が必要である。
図２１Ｆ
次に、保護膜１１を形成する。保護膜１１は、シリコン窒化膜をスパッタすることで形成する。
尚、絶縁膜１２、１４、及び保護膜１１の成膜にあたり、既述した手法上記以外の手法を用いてもよい。例えば、蒸着法、熱気相成長法、有機絶縁層を加熱・活性化し堆積する方法などを用いてもよい。
図２１Ｇ
次に、画素電極１０を形成する。具体的には、画素電極１０形成用の金属を成膜する前に、ドレイン電極５ｂ上の保護膜１１にスルーホール２１を形成しておく。スルーホール２１は、リソグラフィによりパターニングされたレジストを形成しておき、保護膜１１をドライエッチングすることで形成する。その後、マスクであるレジストを剥離し、画素電極１０用の金属（ＩＴＯ）を全面にスパッタで成膜する。その後、リソグラフィで、不要部分が除去されたパターンのレジストを形成し、ウェットエッチングによって不要部分に成膜されたＩＴＯを除去する。
以上のように、図２１Ａ〜図２１Ｇで示した工程により、電流駆動素子９０が製造される。尚、本実施形態で説明した材料は、あくまで一例であり、第１の実施形態にて説明した様に、各材料を別の材料で代用することも可能である。
本実施形態によれば、発光に大電流を要する表示素子に対しても、第１の実施形態で説明したのと同様の作用を奏することができる。
（第３の実施形態）
本実施形態は、既述の実施形態で説明した表示素子２０を有する表示画面６０を用いた、ビデオカメラである。図２２は、本実施形態のビデオカメラの構成を示すブロック図である。このビデオカメラは、撮像部と、表示制御部（３０〜５０）と、表示画面６０とを備えている。表示制御部（３０〜５０）は、既述の実施形態で説明した制御部５０、ゲート線駆動回路４０、及びデータ線駆動回路３０に対応している。また、表示画面６０は、表示素子２０が用いられており、既述の実施形態で説明した表示画面６０に対応している（図３参照）。撮像部は、画像を撮像するカメラを備えており、カメラによって撮像した撮像データを表示制御部（３０〜５０）に通知する。表示制御部（３０〜５０）は、取得した撮像データに基いて、表示画面６０上に画像が表示される様に、表示画面６０を制御する。
（第４の実施形態）
本実施形態は、既述の実施形態で説明した表示素子２０を有する表示画面６０を用いた、光ディスク再生装置である。図２３は、本実施形態の光ディスク再生装置の構成を示すブロック図である。この光ディスク再生装置は、光ディスク読み取り部と、表示制御部（３０〜５０）と、表示画面６０とを備えている。表示制御部（３０〜５０）は、既述の実施形態で説明した制御部５０、ゲート線駆動回路４０、及びデータ線駆動回路３０に対応している。また、表示画面６０には、表示素子２０が用いられており、既述の実施形態で説明した表示画面６０に対応している（図３参照）。光ディスク読み取り部は、光ディスクに記録されたデータを読み取り、読み取りデータを表示制御部（３０〜５０）に通知する。表示制御部（３０〜５０）は、取得した読み取りデータに基いて、表示画面６０上に画像が表示される様に、表示画面６０を制御する。
（第５の実施形態）
本実施形態は、既述の実施形態で説明した表示素子２０を有する表示画面６０を用いた、テレビ受像機である。図２４は、本実施形態のテレビ受像機の構成を示すブロック図である。このテレビ受像機は、受信部と、表示制御部（３０〜５０）と、表示画面６０とを備えている。表示制御部（３０〜５０）は、既述の実施形態で説明した制御部５０、ゲート線駆動回路４０、及びデータ線駆動回路３０に対応している。また、表示画面６０には、表示素子２０が用いられており、既述の実施形態で説明した表示画面に対応している（図３参照）。受信部はアンテナを備えており、テレビ画像用の無線信号を受信する。受信部は、アンテナを介して受信した受信データを、表示制御部（３０〜５０）に通知する。表示制御部（３０〜５０）は、取得した受信データに基いて、表示画面６０上に画像が表示される様に、表示画面６０を制御する。
（第６の実施形態）
本実施形態は、既述の実施形態で説明した表示素子２０を有する表示画面６０を用いた、ヘッドマウントディスプレイである。図２５は、本実施形態のヘッドマウントディスプレイの構成を概略的に示す説明図である。このヘッドマウントディスプレイは、支持部と、表示制御部（３０〜５０）と、表示画面６０とを備えている。表示制御部（３０〜５０）は、既述の実施形態で説明した制御部５０、ゲート線駆動回路４０、及びデータ線駆動回路３０に対応している。また、表示画面６０には、表示素子２０が用いられており、既述の実施形態で説明した表示画面に対応している（図３参照）。支持部は、表示画面６０を支持するものである。支持部は、使用時においてユーザの眼前に表示画面６０が配置されるように、表示画面６０を支持する。
以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。

Claims (14)

  1. ソース電極と、
    金属電極であるドレイン電極と、
    Ｘ方向において前記ソース電極と前記ドレイン電極との間に配置され、前記ソース電極と前記ドレイン電極との双方に接触する様に配置された半導体層と、
    前記半導体層の少なくとも一部に対し、前記Ｘ方向と垂直なＺ方向において対向するように配置されたゲート電極と、
    を具備し、
    前記ゲート電極は、
    第１のゲート電極と、
    前記Ｘ方向において、前記第１のゲート電極よりも前記ドレイン電極側に配置された第２のゲート電極とを
    備え、
    前記第２のゲート電極は、前記ドレイン電極と同電位となるように接続され、前記第１のゲート電極とは電気的に独立している
    電界効果型トランジスタ。
  2. 請求の範囲１に記載された電界効果型トランジスタであって、
    前記第２のゲート電極の少なくとも一部は、前記半導体層と前記ドレイン電極との接続部分に前記Ｚ方向において対向する位置に配置されている
    電界効果型トランジスタ。
  3. 請求の範囲２に記載された電界効果型トランジスタであって、
    前記第１のゲート電極５は、前記半導体層によって形成されるチャネル領域の中央部に対応する位置に、第１のゲート電極５のドレイン電極４側の端部が配置されている
    電界効果型トランジスタ。
  4. 請求の範囲１乃至３のいずれかに記載された電界効果型トランジスタであって、
    前記ソース電極は、矩形部分を有し、
    前記ドレイン電極は、前記矩形部分の少なくとも２辺に対向するように、配置されている
    電界効果型トランジスタ。
  5. 請求の範囲１乃至４のいずれかに記載された電界効果型トランジスタであって、
    前記半導体層は、カーボンナノチューブを含んでいる
    電界効果型トランジスタ。
  6. 請求の範囲１乃至５のいずれかに記載された電界効果型トランジスタと、
    前記ドレイン電極に電気的に接続された画素電極と、
    を具備する
    表示素子。
  7. 請求の範囲６に記載された表示素子であって、
    前記画素電極は、液晶電極である
    表示素子。
  8. 請求の範囲６に記載された表示素子であって、
    前記画素電極は、ＥＬ（ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）素子である
    表示素子。
  9. スイッチング用トランジスタと、
    電流駆動用トランジスタと、
    前記電流駆動用トランジスタのドレイン電極に接続された画素電極と、
    を具備し、
    前記スイッチング用トランジスタのドレイン電極は、前記電流駆動用トランジスタのゲート電極に電気的に接続されており、
    前記スイッチング用トランジスタと前記電流駆動用トランジスタの少なくとも一方は、請求の範囲１乃至５のいずれかに記載された電界効果型トランジスタである
    表示素子。
  10. 請求の範囲９に記載された表示素子であって、
    前記スイッチング用トランジスタのソース電極は、データ線に電気的に接続され、
    前記電流駆動用トランジスタのソース電極は、前記データ線とは別の電流供給線に接続されている
    表示素子。
  11. 撮像部と、
    表示画面と、
    前記撮像部によって取得された画像データを前記表示画面に表示する様に制御する表示制御部と、
    を具備し、
    前記表示画面には、請求の範囲６乃至１０のいずれかに記載された表示素子が、格子状に複数個配列されている
    ビデオカメラ。
  12. 光ディスクに記録された情報を読み取る光ディスク読み取り部と、
    表示画面と、
    前記光ディスク読み取り部により読み取られた情報を、前記表示画面に表示する様に制御する表示制御部と、
    を具備し、
    前記表示画面には、請求の範囲６乃至１０のいずれかに記載された表示素子が、格子状に複数個配列されている
    光ディスク再生装置。
  13. テレビ映像用信号を受信する受信部と、
    表示画面と、
    前記受信部で受信した前記テレビ映像用信号に基いて、前記表示画面に表示する内容を制御する表示制御部と、
    を具備し、
    前記表示画面には、請求の範囲６乃至１０のいずれかに記載された表示素子が、格子状に複数個配列されている
    テレビ受像機。
  14. 表示画面と、
    使用時に、前記表示画面がユーザの眼前に配置されるように、前記表示画面を支持する支持部と、
    前記表示画面に表示される内容を制御する表示制御部と、
    を具備し、
    前記表示画面には、請求の範囲６乃至１０のいずれかに記載された表示素子が、格子状に複数個配列されている
    ヘッドマウントディスプレイ。
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