JP3469183B2 - 液晶表示装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、薄膜トランジスタ
とその製造方法、及びそれを用いた液晶表示装置に関す
る。

【０００２】

【従来の技術】（第１の従来技術）従来、アモルファス
シリコン（以下、「ａ−Ｓｉ」と称する）で形成されて
いるアクティブマトリクス型の液晶表示装置の画素の駆
動性能は、ａ−Ｓｉで十分に満たされているが、同一の
基板上に同じプロセスで信号線の駆動回路を構成するこ
とは性能上困難であり、単結晶Ｓｉによって形成された
外付けの駆動回路（ドライバー）を用いてパネルを駆動
している。

【０００３】しかしながら、ａ−Ｓｉの移動度は０．５
〜１ｃｍ²・ｓ^-1・Ｖ^-1であり、今後、液晶パネルの画
素数が増大した場合、一般的には最大１水平期間に相当
する画素のＴＦＴをＯＮする時間はますます短くなり、
画素への書き込み能力が不足する。

【０００４】これに対して、画素のＴＦＴをポリシリコ
ン（以下、「ｐ−Ｓｉ」と称する）で作成することによ
り、このＴＦＴの移動度は、ａ−Ｓｉで作成された場合
に比較して１桁から２桁以上高いため画素への充電能力
が高くなる。従って、液晶パネルの高精細化が進むにつ
れて、画素ＴＦＴをｐ−Ｓｉで形成することは有利であ
る（ＦＰＤ Ｅｘｐｏ Ｆｏｒｕｍ９７、２−１４）。

【０００５】一般的にｐ−ＳｉＴＦＴの構造としては、
ゲート電極がチャネル層上方に位置するトップゲート
型、ゲート電極がチャネル層に対して基板側に存在する
ボトムゲート型の２種類が存在する。トップゲート型構
造は、ボトムゲート型構造に比較して、不純物をゲート
電極をマスクとして自己整合的にドーピングすることに
より寄生容量の小さいＴＦＴを作成することが可能であ
り微細化に有利である。

【０００６】上記トップゲート型のＴＦＴを例えば液晶
表示装置に適用し該ＴＦＴの裏面より光を照射した場
合、バックライトの光は直接ＴＦＴのチャネル領域に照
射される。そして、前記チャネル領域に光が照射される
と、この部分で光伝導電流が発生しＯＦＦ電流が大きく
なるという問題があった。ここで、「光伝導電流」につ
いて説明する。

【０００７】半導体中での光伝導電流の発生のメカニズ
ムは太陽電池などを中心にこれまで多くの論文（たとえ
ば、田中一宣編著、“アモルファス半導体の基礎、”１
９８２年）などに紹介されているが、ｐ−ＳｉＴＦＴで
の光伝導電流の発生メカニズムについて論じられたもの
は少ない。

【０００８】一般的に、光伝導電流の発生は、電界の印
加された状態でバンドギャップを介して電子／正孔対が
生成され、生成された電子／正孔対が電界によりドリフ
トし、それぞれの領域で多数キャリヤの増加に対しキャ
リヤの再結合電流という形で観測されるものである。ゲ
ート電極下のチャネル領域は、逆バイアス条件下におい
てチャネル直下に正孔が誘起されるがそのキャリヤの濃
度は非常に低い。これに対しドレイン側の多数キャリヤ
である電子は、ｎ−領域のシート抵抗が２０ｋΩ／□〜
１００ｋΩ／□の範囲では１０¹⁶／ｃｍ³〜１０¹⁸／ｃ
ｍ³程度のキャリヤ密度であると推定される。この場
合、ｎ−領域の多数キャリヤである電子はチャネル側に
向かって拡散し拡散電位Ｖｄを形成する。尚、空乏層の
幅はＷｄで表される。

【０００９】光が照射されることにより、この空乏化し
た領域で電子／正孔対が発生する。発生した電子／正孔
対は互いに電界に惹かれ電子はドレイン方向、ホールは
チャネル方向に移動する。ドレイン側に移動した電子な
らびにチャネル側に移動した正孔はそれぞれの領域で再
結合して消滅する。この再結合に消費される電荷がそれ
ぞれソースおよびドレイン電極により供給され、これが
光伝導電流として観測される。

【００１０】（第２の従来技術）また、ｐ−ＳｉＴＦＴ
は高移動度であるので、画面内のアクティブマトリック
ス素子と信号駆動回路の一部あるいは全部をガラス基板
上に同時に形成することができる。しかしながら、ｐ−
ＳｉＴＦＴは、ａ−ＳｉＴＦＴやＭＯＳ型電解効果トラ
ンジスタに比較してＯＦＦ電流が大きいという欠点を有
している。

【００１１】そこで、このＯＦＦ電流低減のために、特
開平５−１３６４１７に開示されているように、ＴＦＴ
のソース領域またはドレイン領域の少なくとも一方に隣
接して、低濃度不純物領域（ＬＤＤ領域）を設ける方法
が行われている（第１の従来の方法）。

【００１２】また、ＬＤＤ領域を形成する他の方法とし
て、ＬＤＤ領域をＴａＯｘの有無によりコントロールす
る方法（Euro Display' 96 pp547）が開示されている
（第２の従来の方法）。

【００１３】ＬＤＤ領域がＯＦＦ電流低減に有効である
メカニズムについては、特開平５−１３６４１７に開示
されているように、ＬＤＤ領域がドレイン領域に対して
高抵抗であるため、チャンネル／ＬＤＤ領域の接合部に
かかる電界が、ＬＤＤ領域を設けない場合に対して小さ
くなるためと考えられている。

【００１４】以上の２つの方法では、いずれの方法もＬ
ＤＤ領域をマスク合わせによりＴａＯｘの有無を制御、
あるいはレジスト膜の有無を制御することによりドーピ
ング濃度の違う部分を形成している。この方法では確実
にＬＤＤの領域を確保するために、ＬＤＤ領域の長さは
マスクあわせの寸法精度以上の長さを確保しなければな
らない。

【００１５】これに対し、特開平７−１４０４８５に示
すように、ＬＤＤ領域をゲート電極に対して自己整合的
に形成する第３の従来の方法がある。本方法は、ゲート
電極となるＡｌを陽極酸化することによって、その側面
にＡｌの酸化物層を形成し、これをマスクとしてＮ型或
いはＰ型の不純物元素を導入して、ソース領域、ドレイ
ン領域及び前記側面の酸化物層とほぼ同じ厚みを持った
低濃度不純物層を作成することを可能とするものであ
る。

【００１６】この方法を用いれば、ゲート電極に対して
自己整合的にＬＤＤ領域を形成することが可能で、ＬＤ
Ｄ領域形成のためのマスクを削減できると共に、不純物
濃度の高い領域の長さを、陽極酸化したＡｌの側面に存
在する酸化物の膜厚に相当する０．１μｍ〜０．５μｍ
程度とかなり小さく形成することが可能である。

【００１７】

【発明が解決しようとする課題】（第１の従来例に対す
る課題）上記のような光伝導電流によってＯＦＦ電流が
増加（オフ特性の劣化）した場合、次のような問題が発
生する。オフ特性の劣化により引き起こされる画質劣化
は、輝度傾斜とクロストークである。輝度傾斜とは、図
３８（ａ）に示すように、画面の上部と下部で、液晶の
電流／輝度特性が異なることにより発生するものであ
り、画面の上部と下部で輝度の差が生じる。一方、クロ
ストークとは、図３８（ｂ）のように白の中央部に黒の
ボックスパターンを表示した場合、黒の画像が上下ある
いは左右方向に尾を引くような現象である。また、その
他、オフ特性の劣化はフリッカーの増加、輝度むらの発
生など画質に大きな影響を与える。

【００１８】（第２の従来例に対する課題）ＬＤＤ構造
はＯＦＦ電流低減に関して効果が高いのであるが、ＴＦ
Ｔのゲート電極下のチャンネルが反転するＯＮ状態にお
いては、比較的高抵抗層であるＬＤＤ領域がチャンネル
領域に直列に挿入されることによりＯＮ電流が低下する
という欠点を有している。

【００１９】本来、ＬＤＤ領域はソースならびにドレイ
ン領域である部分に対して高抵抗でありＴＦＴの特性が
上がるに従ってその抵抗の影響が顕著に現れる傾向をも
つ。よって、この高抵抗領域であるＬＤＤ領域の長さ
は、そのＯＦＦ電流を低減させるに十分であり、かつ高
いＯＮ電流を確保するに十分に低い抵抗値を持つもので
なければならない。

【００２０】しかしながら、現状ではＬＤＤ領域の長さ
の指針を決める方法が皆無であり、ＯＦＦ電流低減のた
めに必要以上にＬＤＤ領域を確保する必要がある。一般
的には１．５μｍよりも長いＬＤＤ領域を確保する必要
があり、その結果、ＴＦＴのＯＮ電流を低下させる原因
となっている。

【００２１】また、第３の従来例に示す方法によれば、
ＬＤＤ領域を０．１μｍ〜０．５μｍ程度とかなり小さ
く形成することが可能であるが、一般に液晶パネルのド
ライバ或いは画素のＴＦＴとして用いる場合、その駆動
電圧は５〜１５Ｖ程度であり、一般のＩＣと比較してか
なり高い。従って、ＬＤＤ領域が０．１μｍ〜０．５μ
ｍの場合、その効果が不十分となり本プロセスでは十分
にＯＦＦ電流を下げることができない。

【００２２】そこで、本発明では、上記の点に鑑み、光
照射時のＯＦＦ電流（光伝導電流）を抑える構成をとる
ことにより、輝度傾斜やクロストーク等の画質劣化を抑
制し、高性能、高信頼性を実現した液晶表示装置の提供
を目的としている。

【００２３】

【００２４】

【課題を解決するための手段】即ち、上記課題を解決す
るために、請求項１に記載の発明は、薄膜トランジスタ
をスイッチング素子として備えたＴＮ液晶パネル部と、
前記ＴＮ液晶パネル部に裏面側により光を供給するバッ
クライト部と、を備えた液晶表示装置であって、 前記Ｔ
Ｎ液晶パネル部の薄膜トランジスタは、チャネル領域
と、該チャネル領域の両側に配置されたソース領域およ
びドレイン領域とが形成されるとともに、該ドレイン領
域にはＬＤＤ領域が形成されてなる多結晶シリコン半導
体層を有し、前記ＬＤＤ領域のシート抵抗をＲ（ｋΩ／
□）、前記チャネル領域のチャネル幅をＷ（μｍ）とし
た場合、式（２）の関係を満たし、前記バックライト部
はその輝度が最高５０００ｃｄ／ｍ ² とされていること
を特徴とする。 （Ｒ＋３０）・Ｗ＜１×１０³…（２）

【００２５】

【００２６】

【００２７】

【００２８】上記（２）式のように、新たに制御できる
因子(ドレイン領域（ＬＤＤ領域）のシート抵抗)とチャ
ネル領域のチャネル幅との関係によって、光照射時のＯ
ＦＦ電流（光伝導電流）を抑制する範囲を規定すること
ができる。そして、上記（２）式の関係を満たす薄膜ト
ランジスタは、光照射時のＯＦＦ電流の増加を抑えるこ
とができるので、クロストークや輝度傾斜を防ぐことが
でき、従って、高性能、高信頼性を実現することができ
る。

【００２９】また、請求項２に記載の発明は、請求項１
に記載の液晶表示装置であって、前記チャネル領域のチ
ャネル幅Ｗが２μｍ以下であることを特徴としている。

【００３０】上記（２）式の関係は、チャネル領域のチ
ャネル幅Ｗを２μｍ以下とする場合であっても、シート
抵抗Ｒとチャネル幅Ｗによって、光照射時のＯＦＦ電流
の増加を抑えることができる。

【００３１】また、請求項３に記載の発明は、請求項１
または請求項２に記載の液晶表示装置であって、前記Ｌ
ＤＤ領域のシート抵抗が２０ｋΩ／□以上、１００ｋΩ
／□以下であることを特徴とする。

【００３２】このように規制するのは、シート抵抗が２
０ｋΩ／□以下ではＯＦＦ電流は急激に大きくなり、ま
た、シート抵抗を１００ｋΩ／□以上にした場合、トラ
ンジスタのＯＮ電流が低下しパネルの動作が不安定とな
るためである。ドレイン領域のシート抵抗の範囲を２０
ｋΩ／□以上１００ｋΩ／□以下とすることにより、Ｏ
ＦＦ電流の低減を図ることができるとともに、ＯＮ電流
の減少は起こらない薄膜トランジスタを提供することが
できる。

【００３３】

【００３４】

【００３５】

【００３６】

【００３７】

【００３８】

【００３９】

【００４０】

【００４１】

【００４２】

【００４３】

【００４４】

【００４５】

【００４６】

【００４７】

【００４８】

【００４９】

【００５０】

【００５１】

【発明の実施の形態】[第１の発明群] (第１の発明群の概念)まず、第１の発明群の概念につい
て説明した後、具体的な実施の形態について図面に基づ
いて説明する。

【００５２】第１の発明群では、ＴＦＴへの光照射時の
光伝導電流を抑えることを目的としている。

【００５３】そこで、上記目的を達成するために、本願
発明者らは、前記光伝導電流と相関性を有するパラメー
タを探索し、その結果、空乏層幅が光伝導電流と比例関
係を有することを新たに見い出した。この比例関係に基
づいて空乏層幅を制御（小さく）することによって、光
伝導電流を許容値以下とすることが達成され、輝度傾斜
やクロストーク等の画質劣化のない薄膜トランジスタを
提供することができる。

【００５４】尚、前記「空乏層幅」とは、後述する図２
(ａ)に示すように、電界強度が立ち上がる２点のそれぞ
れの接線間の距離と定義する。

【００５５】また、従来、バックライトの輝度Ｂ及びチ
ャネル領域のチャネル幅Ｗは、光伝導電流と相関性があ
ることは分かっており、これら２つの制御パラメータに
基づいてＴＦＴの設計を行っていた。しかし、前記２つ
の制御パラメータだけでは光伝導電流抑制に対して十分
でなく、ＴＦＴを設計する上で誤差が生じることもあ
る。

【００５６】そこで、本願発明者らは、前記「空乏層幅
と光伝導電流との比例関係」に関して更に鋭意検討を加
え、ドレイン領域のシート抵抗も光伝導電流に対して相
関性があることを新たに見出した。これにより、シート
抵抗Ｒという新たな因子を評価基準とすることにより制
御パラメータが３つとなり、従来の制御パラメータが２
つのものに比較して薄膜トランジスタの設計の精度が向
上し、光伝導電流を顕著に抑制することができる。以下
に、空乏層幅と光伝導電流との関係についてまず説明
し、その後、バックライトの輝度Ｂと、ドレイン領域の
シート抵抗Ｒと、チャネル領域のチャネル幅Ｗとの関係
について説明する。そして、光伝導電流を抑制するため
のＴＦＴの具体的な作製手法の原理について説明する。

【００５７】まず、本願発明者らは、ＴＦＴを構成する
チャネル領域のチャネル幅と光伝導電流の関係を測定す
るとともに、ドレイン領域のシート抵抗と光伝導電流の
関係を測定した。更に、シミュレーションにより動作解
析を行い、空乏層幅の範囲を求めた。

【００５８】図１（ａ）は、ＴＦＴを構成するチャネル
領域のチャネル幅Ｗと光伝導電流（ＯＦＦ電流：
Ｉ_OFF）との関係を示すグラフである。尚、実線は６０
００ｃｄ／ｃｍ²、破線は４０００ｃｄ／ｃｍ²、１点鎖
線は２０００ｃｄ／ｃｍ²の光を照射した場合のチャネ
ル幅Ｗと光伝導電流Ｉ_OFFの関係を示している。

【００５９】図１（ａ）より、光照射時のＯＦＦ電流Ｉ
_OFFは、チャネル幅Ｗに比例することが明らかである。
また、図１（ｂ）は、バックライト輝度と光伝導電流と
の関係を示すグラフであるが、ＯＦＦ電流Ｉ_OFFは、バ
ックライト輝度Ｂに比例することが確認できた。

【００６０】図２（ａ）はＴＦＴをＯＦＦ状態にした場
合の電界をシミュレーションした結果を示すグラフであ
る。図２（ａ）に示すシミュレーション結果により、電
界はほぼチャネル／ドレイン領域の接合部にのみ集中し
ており、ＬＤＤ領域のシート抵抗が２０ｋΩ／□（実
線）の場合、空乏層幅は約０．５μｍ程度であり、その
空乏層領域は主にチャネル側に伸びていることが分か
る。これに対して、シート抵抗が１００ｋΩ／□（破
線）の場合、空乏層幅は０．９μｍ程度であり、ＬＤＤ
領域に拡がっていることが確認される。

【００６１】これにより、シート抵抗が変化することに
より空乏層幅も変化することが新たに見い出された。そ
こで、本願発明者らは、シート抵抗と空乏層幅との関係
を調査した。その結果を図３に示す。図３はシミュレー
ションにより得られたシート抵抗と空乏層幅との関係を
示す。空乏層幅Ｗｄはシート抵抗Ｒに比例することが確
認された。これはｐ／ｎ接合の場合における空乏層の拡
がりと同様、キャリヤ濃度の低い領域に空乏層は伸びる
ためであると考えられる。そして、図３のシート抵抗と
空乏層幅との関係を下記（７）式に示す。 Ｗｄ＝８×１０^-3・Ｒ＋０．２４…（７）

【００６２】図４はシミュレーション（Ｗ＝４μｍの場
合）により求められた空乏層幅と、該空乏層幅に対応す
るシート抵抗での光伝導電流と、の関係を測定した結果
を示す。

【００６３】空乏層幅と光伝導電流をそれぞれ対数でプ
ロットすると、ほぼ傾きが１の直線が得られた。これ
は、光伝導電流が空乏領域により発生することを示唆す
るものである。そして、空乏層幅Ｗｄと光伝導電流の関
係は下記（８）式のように表すことができる。 Ｉ_photo＝５×１０^-15・Ｗｄ…（８）

【００６４】尚、上記（８）式で、Ｉ_photoは、チャネ
ル幅が４μｍでの光強度が１（ｃｄ／ｍ²）当たりの値
である。

【００６５】このように上記（８）式より、空乏層幅Ｗ
ｄが光伝導電流Ｉ_photoと比例関係を有することが見い
出され、これにより、空乏層幅を制御（小さく）するこ
とで光伝導電流を許容値以下とすることができ、輝度傾
斜やクロストーク等の画質劣化ない、高性能、高信頼性
を実現した薄膜トランジスタを提供することができる。
尚、前記「許容値」とは、例えば後述するが、１０ｐＡ
以下の値である。

【００６６】また、前述した図１（ａ）より、Ｉ_offは
チャネル幅Ｗ及び光強度Ｂに比例するので、Ｉ_offとＩ
_photoとは下記（９）式の関係を満たす。 Ｉ_off＝Ｉ_photo・（Ｗ／４）・Ｂ…（９）

【００６７】そこで、上記（９）式と（８）式よりＩ
_photoを消去すると、下記（１０）式のようになる。

【００６８】 Ｉ_off（４／（Ｗ・Ｂ））＝５×１０^-15・Ｗｄ…（１０） そして、上記（７）、（１０）式より空乏層幅Ｗｄを消
去すると、下記（１１）式が得られる。ここで、図１
（ａ）よりＩ_offはチャネル幅Ｗに比例する。 Ｒ＝Ｉ_off・１０¹⁷／（Ｂ・Ｗ）−３０…（１１）

【００６９】ところで、一般的に高品位の画質を維持す
るためには、Ｉ_offは１０ｐＡ以下の値が必要である。
その理由について以下に説明する。図５にアクティブマ
トリックスの等価回路を示す。

【００７０】ＴＦＴのＯＦＦ抵抗Ｒ_offが小さくなる
と、次の書き込みまで電荷が保持できなくなり電圧ロス
となる。時間Ｔ後の画素電圧Ｖは（１２）式で記述され
る。 Ｖ＝Ｖ₀｛１−exp（Ｔ/（Ｒ_off×Ｃｔoｔ））…（１２） ここで、Ｃｔoｔ＝Ｃs＋Ｃlc

【００７１】また、ＴＦＴのＯＦＦ電流（Ｒ_off＝Ｖ_sd/
Ｉ_off）をパラメータとした場合の、時間と電圧ロスの
シミュレーション結果を図６に示す。図６より、１６ｍ
ｓｅｃ（１／６０Hz）の保持時間で、電圧ロスを０．０
２Ｖ以下に抑制するためには、バックライト照射状態で
ＯＦＦ電流を1０ｐＡ以下にする必要があることが確認
される。

【００７２】よって、前記（１１）式のＩ_offを１０ｐ
Ａ以下とすると次式が得られる。 （Ｒ＋３０）・Ｂ・Ｗ＜１０・１０^-12・１０¹⁷＝１×１０⁶ …（６） となる。また、薄膜トランジスタが使用される条件によ
っては、ＯＦＦ電流を抑制する値は変化するので、下記
（５）式のように表すことができる。 （Ｒ＋３０）・Ｂ・Ｗ＜Ｃ …（５） 尚、Ｃは光伝導電流によって定められる定数である。

【００７３】このようにして、上記（６）式を満たす薄
膜トランジスタは、光伝導電流を抑制することができる
ものであり、従って、クロストークや輝度傾斜を防ぐこ
とができ、画質が優れ、高性能、高信頼性を実現するこ
とができる。

【００７４】また、上記式（６）は液晶パネルとしての
バックライト輝度を含んだ式であるが、一般的に薄膜ト
ランジスタは常にバックライトを備えた透過型のみとは
限らない。従って、バックライト輝度Ｂを最高５０００
ｃｄ／ｍ²と仮定すると、前記（６）式は （Ｒ＋３０）・Ｗ＜２×１０²…（２’） となり、前記（２’）式を満たす薄膜トランジスタは、
バックライトの輝度Ｂに関係なく、即ち、透過、反射型
を問わない薄膜トランジスタとすることができる。

【００７５】尚、好ましくは、上記（２’）式は、薄膜
トランジスタの設計上の余裕を考慮して、下記（２）式
で表すことができる。 （Ｒ＋３０）・Ｗ＜１×１０³…（２）

【００７６】

【００７７】

【００７８】また、前記ＴＦＴの構成において、ＬＤＤ
領域を形成することにより、該ＬＤＤ領域以上には空乏
層は広がらず、前述したように空乏層幅と比例関係にあ
る光伝導電流を抑制することができることとなる。図１
６は、チャネル領域とＬＤＤ領域において、ＴＦＴをＯ
ＦＦ状態にした場合（Ｖｇ＝−１０Ｖ、Ｖｄ＝６Ｖ時）
の電界をシミュレーションした結果を示す。

【００７９】前記シミュレーション結果より、電界のか
かる領域はシート抵抗に依存しており、ＬＤＤ領域のシ
ート抵抗が２０ｋΩ／□の場合は０．４μｍ程度、シー
ト抵抗が１００ｋΩ／□の場合では１．０μｍであるこ
とが確認できた。

【００８０】尚、前記チャネル幅は４μｍで行っている
が、チャネル領域のチャネル幅Ｗを微細化し、２μｍ以
下とする場合には、特に、前記関係式（２）式は薄膜ト
ランジスタを作製する上での有効な指針となる。また、
以下の実施の形態では、前記シミュレーションに基づ
き、ＴＦＴを作製したものについて具体的に説明する。

【００８１】(実施の形態１−１)図７は、本発明の実施
の形態１に係る薄膜トランジスタを画素スイッチング素
子として使用した液晶表示装置の概略断面図、図８は、
本発明の実施の形態１に係る薄膜トランジスタの概略断
面図、図９は、図８の概略平面図である。

【００８２】図７に示すように、液晶表示装置５０は、
液晶パネル部５１と、該液晶パネル部５１の裏面側に配
置されたバックライト部５２等とを備えた透過型液晶表
示装置である。前記液晶パネル部５１は、偏光板５３・
５３、ガラス基板２・５４ｂ、マトリックス状に配置さ
れた薄膜トランジスタ１、画素電極５５、配向膜５６、
液晶層５７、共通電極５８等より構成されている。

【００８３】前記ガラス基板２上には薄膜トランジスタ
１（以下、ＴＦＴと称する）および画素電極５５を形成
し、前記基板５４ｂには共通電極５８を形成している。
また、前記基板２・５４ｂにはそれぞれ、ポリイミド樹
脂等よりなる配向膜５６・５６を形成し、前記配向膜５
６・５６を配向方向が互いに直交する方向に予めラビン
グ処理しており、基板２・５４ｂは、図示せぬスペーサ
ーを介して対向配置されている。

【００８４】また、前記基板２・５４ｂ間には液晶層５
７が挟持されており、前記液晶層５７内の液晶は９０度
捻じれ配向している。さらに、前記２・５４ｂの外側面
には偏光板５３・５３が、規制する光の振動方向が互い
に平行となるように配置されている。

【００８５】また、前記液晶パネル部５１の裏面（下
方）側にはバックライト部５２を配置している。前記バ
ックライト部５２は、冷陰極管等の発光素子と、光を均
一化するための光分散板等より構成されている。

【００８６】次に、前記薄膜トランジスタについて、図
８、図９を用いて説明する。

【００８７】薄膜トランジスタ１は、ガラス基板２上
に、膜厚が５００Åの多結晶シリコン層３、膜厚が１０
００ÅのＳｉＯ₂ （二酸化シリコン）から成るゲート絶
縁層４、アルミニウムから成るゲート電極５ａ、及びＳ
ｉＯ₂ から成る層間絶縁層６が順に積層されて構成され
ている。

【００８８】また、前記多結晶シリコン層３は、ゲート
電極５ａの直下に位置するチャネル領域３ｃと、濃度が
高いソース領域３ａ（ｎ＋層）と、不純物濃度が高いド
レイン領域（ｎ＋層）３ｂとから構成されている。ま
た、本実施の形態においては、ＬＤＤ領域（ｎ−層）３
ｄ・３ｅの長さΔＬは０．４μｍに設定されている。ま
た、前記チャネル領域３ｃのチャネル幅Ｗは５μｍに設
定されている。

【００８９】ここで、前記ドレイン領域のシート抵抗を
Ｒ（ｋΩ／□）、このアクティブマトリックスＴＦＴが
使われる液晶表示装置５０のバックライト部５２の輝度
をＢ（ｃｄ／ｍ²）、前記チャネル領域３ｃのチャネル
幅をＷ（μｍ）とした場合、下記（６）式を満たすよう
に設計する。 （Ｒ＋３０）・Ｂ・Ｗ＝Ｉ_off＜１×１０⁶ …（６）

【００９０】また、ＴＦＴ１には、更に、例えばアルミ
ニウムから成るソース電極７及びドレイン電極８が設け
られており、ソース電極７は、ゲート絶縁層４及び層間
絶縁層６に形成されているコンタクトホール９ａを介し
て、ソース領域３ａに接続され、また、ドレイン電極８
は、ゲート絶縁層４及び層間絶縁層６に形成されている
コンタクトホール９ｂを介して、ドレイン領域３ｂに接
続されている。

【００９１】次に、薄膜トランジスタの製造方法を説明
する。図１０は本発明の実施の形態１−１に係る薄膜ト
ランジスタの製造方法を示す概略断面図、図１１は同じ
く薄膜トランジスタの製造方法を示す概略断面図、図１
２は同じく薄膜トランジスタの製造方法を示すフローチ
ャートである。

【００９２】（１）先ず、プラズマＣＶＤ法により、ガ
ラス基板２上に膜厚が５００Åのａ−Ｓｉ層１５を堆積
させ、次いで４００℃で脱水素処理を行なう（図１０
（ａ））。この脱水素処理は、結晶化を行う際に水素の
脱離によるＳｉ膜のアブレーションの発生を防ぐことを
目的としている。尚、ａ−Ｓｉを形成する工程はプラズ
マＣＶＤ以外でも減圧ＣＶＤやスパッタなどのプロセス
を用いることは可能である。また、プラズマＣＶＤその
他の方法を用いてポリシリコン膜を直接堆積することも
できる。この場合は、後述するレーザーによるアニール
工程が不要となる。

【００９３】（２）次いで、波長３０８ｎｍのエキシマ
レーザーを用いたレーザーアニールによりａ−Ｓｉ層１
５の溶融再結晶化（ｐ−Ｓｉ化）を行ない、多結晶シリ
コン層１６を形成する（図１０（ｂ））。

【００９４】（３）次いで、多結晶シリコン層１６を所
定形状に島化して、多結晶シリコン層３を形成する（図
１０（ｃ））。

【００９５】（４）次いで、ガラス基板２上に、多結晶
シリコン層３を覆うようにして、ゲート絶縁層４とな
る、厚さが１０００ÅのＳｉＯ₂(二酸化シリコン) 層を
形成する（図１０（ｄ））。

【００９６】（５）次いで、ゲート電極５ａとなる、ア
ルミニウムから成る金属層１７を製膜する（図１０
（ｅ））。

【００９７】（６）次いで、金属層１７を所定形状にパ
ターニングしてゲート電極５ａを形成する（図１０
（ｆ））。

【００９８】（７）次いで、ゲート電極５ａをマスクと
して使用し、不純物のドープを行なう（図１０
（ｇ））。具体的にはイオンドーピング法により不純物
としてリンイオンをドーピングする。これにより、ゲー
ト電極５ａの直下に位置するチャネル領域３ｃは、不純
物がドープされない領域となる。そして、多結晶シリコ
ン層３のチャネル領域３ｃを除く領域は、不純物がドー
プされた層となる。尚、この場合のドーピング加速電圧
は８０ｋＶでビーム電流密度は1μＡ／ｃｍ²とし、高加
速でｎ型領域を作成するものである。

【００９９】（８）次いで、ゲート電極５ａを覆って、
フォトレジスト１８を製膜する（図１０（ｈ））。

【０１００】（９）次いで、フォトレジスト１８を異方
性エッチングによりパターン状に形成して、レジスト膜
５ｂを形成する（図１１（i））。この際、異方性エッ
チングにより正確なレジスト膜５ｂのパターンを形成す
ることができる。

【０１０１】（１０）次いで、図１１（ｊ）に示すよう
に、レジスト膜５ｂをマスクとして使用し、第２回目の
不純物のドープを行なう。具体的には、イオンドーピン
グ法により不純物としてリンイオンをドーピングする。
この場合のドーピング加速電圧は１２ｋＶでビーム電流
密度は０．５μＡ／ｃｍ²とし、低加速で高濃度のｎ型
領域を作成するものである。

【０１０２】（１１）次いで、層間絶縁層（ＳｉＯx ）
６を製膜する（図１１（ｋ））。

【０１０３】（１２）次いで、層間絶縁層６及びゲート
絶縁層４にコンタクトホール９ａ・９ｂを開口する（図
１１（Ｌ））。

【０１０４】（１３）そして、スパッタ法により、例え
ばＡｌなどの金属層をコンタクトホール９ａ・９ｂに充
填し、金属層の上部を所定形状にパターニングしてソー
ス電極７及びドレイン電極８を形成する（図１１
（ｍ））。こうして、ＴＦＴ１が作製される。

【０１０５】前記の例では、ｎチャネルＴＦＴについて
説明したけれども、ｐチャネルＴＦＴについても同様の
製造プロセスにより製造することができる。

【０１０６】前記製造方法により作成した薄膜トランジ
スタの裏面より、５０００ｃｄ／ｍ ²の光を照射した場
合、ＯＦＦ電流はほぼ５ｐＡとなる。前述したように、
バックライト照射状態でＯＦＦ電流を1０ｐＡ以下にす
る必要があるので、本実施の形態に係る薄膜トランジス
タは、良好な表示特性を確保できる。

【０１０７】また、薄膜トランジスタの電圧／電流特性
を図１３に、更にＯＦＦ電流の基板面内のばらつきを図
１４に示す。図１３に示すように、本実施の形態に係る
ＴＦＴ１（Ｌ３のグラフ）は、安定した大きいＯＮ電流
と小さいＯＦＦ電流を確保できた。また、図１４より、
このようにして作製されたＴＦＴ１は、基板面内上での
ばらつきを小さくすることができる。

【０１０８】図１５にｎ型領域の濃度をパラメータとし
た、薄膜トランジスタのＶｇ−Ｉｄ特性をシミュレーシ
ョンした結果を示す。ＬＤＤ領域のシート抵抗が２０ｋ
Ω／□以下でＯＦＦ電流は急激に大きくなる。従って、
ＬＤＤ領域のシート抵抗は少なくとも２０ｋΩ／□以上
の値が必要である。一方、ＬＤＤ領域のシート抵抗を１
００ｋΩ／□以上にした場合、トランジスタのＯＮ電流
が低下しパネルの動作が不安定となった。従って、ＬＤ
Ｄ領域のシート抵抗の範囲は、２０ｋΩ／□以上１００
ｋΩ／□以下とすることが望ましい。

【０１０９】一般的に、バックライト輝度は最大５００
０ｃｄ／ｍ²程度であり、その場合、光伝導電流を１０
ｐＡ以下に抑えるための空乏層幅Ｗｄを求めると以下の
ようになる。即ち、前記（１０）式にＷ＝４、Ｂ＝５０
００、Ｉｏｆｆ＝１０×１０ ^-12を代入することにより
空乏層幅を求めることができ、Ｗｄ＝０．４μｍとな
る。

【０１１０】前記空乏層幅は、ＬＤＤ領域の長さ以上に
ならないので、ＬＤＤ領域の長さΔＬを０．４μｍ以下
とすることにより実効的な空乏層領域が０．４μｍ以下
となり、光伝導電流を抑制（１０ｐＡ以下と）した構成
とすることができる。尚、ＬＤＤ領域が０．１μｍより
小さくなると電界緩和効果がなくなり、図２（ｂ）に示
すように、ＯＦＦ電流が増大するので、前記ＬＤＤ領域
は０．１μｍより大きい方が望ましい。

【０１１１】また、前記（１０）式において、バックラ
イト輝度Ｂが、例えば２０００ｃｄ／ｍ²の場合には、
空乏層幅Ｗｄは１μｍとなる。

【０１１２】従って、空乏層幅は、ＬＤＤ領域の長さ以
上にならないので、ＬＤＤ領域の長さΔＬを１．０μｍ
以下とすることにより実効的な空乏層領域が１．０μｍ
以下となり、光伝導電流を抑制することができる。尚、
より好ましくは０．４μｍ以下とするのが良い。

【０１１３】また、検査工程において、ＬＤＤ領域が
１．０μｍを超えるようなデバイスはＯＦＦ特性を満足
できない。従って、ＬＤＤ領域の長さΔＬが１．０μｍ
以下であるものを良品とする検査工程を行うことによ
り、良品、不良品を選別することが可能となり、パネル
工程での材料ロスを削減することができる。

【０１１４】また、表１に示すように、実験例１〜３
（即ち、前記（２）式を満たすもの）は、光照射時のＯ
ＦＦ電流を抑制することができるが、実験例４、５（即
ち、前記（６）式を満たさないもの）は、光照射時のＯ
ＦＦ電流を抑制することができないことが確認された。

【表１】

【０１１５】このようにして、前記（６）式により、新
たに制御できる因子(ドレイン領域のシート抵抗)とチャ
ネル領域のチャネル幅との関係によって、光照射時のＯ
ＦＦ電流（光伝導電流）を抑制する範囲を規定すること
ができる。よって、上記（６）式の関係を満たす薄膜ト
ランジスタを作製することにより、ＯＦＦ電流の増加を
抑えることができるので、クロストークや輝度傾斜を防
ぐことができ、高性能、高信頼性を実現した薄膜トラン
ジスタの提供をすることができる。

【０１１６】（実施の形態１−２）本発明の実施の形態
１−２に係る薄膜トランジスタの製造方法について説明
する。

【０１１７】本実施の形態１−２の薄膜トランジスタは
陽極酸化によって、ＬＤＤ領域の長さを０．２μｍ〜
０．５μｍと小さく形成されたものである。これより、
ドレイン側の領域は高濃度不純物領域となるので、ＬＤ
Ｄ領域の長さ以上に空乏層幅が広がることがないので、
光伝導電流を抑制することができるものである。具体的
な製造方法の説明を以下に説明する。図１７は本発明の
実施の形態１−２に係る薄膜トランジスタの製造方法を
示す概略断面図、図１８は同じく、薄膜トランジスタの
製造方法を示す概略断面図である。

【０１１８】前述した実施の形態１−１と同様にして、
ガラス基板２上にａ−Ｓｉ層１５を堆積させ、次いで、
波長３０８ｎｍのエキシマレーザーを用いたレーザーア
ニールによりａ−Ｓｉ層１５の溶融再結晶化（ｐ−Ｓｉ
化）を行ない、多結晶シリコン層１６を形成する。次い
で、多結晶シリコン層１６を所定形状に島化して、多結
晶シリコン層３を形成する。次いで、ガラス基板２上
に、多結晶シリコン層３を覆うようにして、ゲート絶縁
層４を形成する。（図１７（ａ）〜（ｄ））。

【０１１９】次いで、金属層１７を製膜し、該金属層１
７上にフォトレジスト１７ａをパターン状に形成し、エ
ッチング技術により前記金属膜１７をパターニングして
ゲート電極５ａを形成する。次いで、ゲート電極５ａの
側面を陽極酸化して、酸化絶縁層５ｂを形成する。（図
１７（ｆ））。

【０１２０】次いで、図１７（ｇ）に示すようにして、
ゲート電極５ａをマスクとして使用し、不純物のドープ
を行なう。具体的にはイオンドーピング法により不純物
としてリンイオンをドーピングする。これにより、ゲー
ト電極５ａの直下に位置するチャネル領域３ｃは、不純
物がドープされない領域となる。そして、酸化絶縁層５
ｂ・５ｂ直下に位置する領域にＬＤＤ領域３ｄ・３ｅが
形成され、それらの外側にチャネル領域３ａ、ドレイン
領域３ｂが形成される。

【０１２１】次いで、図１８（ｈ）〜（ｊ）に示すよう
にして、層間絶縁層（ＳｉＯx ）６を製膜し、次いで、
層間絶縁層６及びゲート絶縁層４にコンタクトホール９
ａ・９ｂを開口し、そして、スパッタ法により、例えば
Ａｌなどの金属層をコンタクトホール９ａ・９ｂに充填
し、金属層の上部を所定形状にパターニングしてソース
電極７及びドレイン電極８を形成する。こうして、ＴＦ
Ｔが作製される。

【０１２２】本実施の形態の陽極酸化によれば、ＬＤＤ
領域の長さを０．２μｍ〜０．５μｍと小さくすること
が可能である。これよりドレイン側の領域は高濃度不純
物領域となるので、本長さ以上に空乏層幅が広がること
がない。従って、光伝導電流を小さく抑えることができ
る。

【０１２３】これにより、薄膜トランジスタのＯＦＦ時
には、前記低濃度不純物領域がキャリアの枯渇する高抵
抗層となるためＯＦＦ電流の低減を図ることができる。
そして、前記（２）式より、ＬＤＤ領域の長さの指針を
決めることができ、ＯＦＦ電流低減のために必要以上に
ＬＤＤ領域を確保する必要はなくなる。また、前記
（２）式は、更に（６）式を満たすことにより、薄膜ト
ランジスタのＯＮ時には、ゲート電極からの電界の作用
により、ゲート電極下の低濃度不純物領域はキャリアと
なる電子が蓄積して低抵抗領域となり、ＯＮ電流の減少
は起こらない。よって、（２）式および（６）式を満た
す薄膜トランジスタは、ＯＮ電流を十分確保すると共に
ＯＦＦ電流を少なく押さえることが可能となる。

【０１２４】加えて、不純物ドーピングは、加速電圧が
１０ｋＶ以上３０ｋＶ以下及びビーム電流密度が０．０
５μＡ／ｃｍ²以上１μＡ／ｃｍ²以下の低速でのイオン
ドーピング法を用いることにより、イオンドーピング時
でのイオンの加速電圧が低いために、ドーピング時にお
ける損傷を少なくすることができる。また、不純物ドー
ピング時でレジストをマスクとした場合でも、レジスト
が変質することなくきれいに除去できる。

【０１２５】（実施の形態１−３）本発明の実施の形態
３について、図１９〜図２２を参照しながら説明する。
図１９は本発明の実施の形態１−３に係る薄膜トランジ
スタを用いたＣ−ＭＯＳインバータの配線パターンを示
す平面図であり、図２０はその等価回路図であり、図２
１は図１９の矢視Ｘ−Ｘ’断面図である。

【０１２６】Ｃ−ＭＯＳインバータ５０は、例えば液晶
表示装置の駆動回路を構成する。このＣ−ＭＯＳインバ
ータ５０は、ｎチャネルＴＦＴ２２とｐチャネルＴＦＴ
２３とから構成されている。ｎチャネルＴＦＴ２２は、
上記実施の形態１のｎチャネルＴＦＴ１と同様の構成を
有しており、対応する部分には同一の参照符号を付す。

【０１２７】ｐチャネルＴＦＴ２３は、ＬＤＤ構造でな
い通常タイプのＴＦＴである。即ち、ＴＦＴ２３は、ガ
ラス基板２上に、多結晶シリコン層２４、ＳｉＯ₂ （二
酸化シリコン）から成るゲート絶縁層４、アルミニウム
から成るゲート電極２５、及びＳｉＯ₂ から成る層間絶
縁層６が、順に積層されて構成されている。多結晶シリ
コン層２４は、ゲート電極２５の直下に位置するチャネ
ル領域２４ｃ、チャネル領域２４ｃの両側に配置される
ソース領域２４ａ（ｐ＋層）及びドレイン領域２４ｂ
（ｐ＋層）とから構成されている。更に、このＴＦＴ２
３には、例えばアルミニウムから成るソース電極２６及
びドレイン電極２７が設けられている。ソース電極２６
は、ゲート絶縁層４及び層間絶縁層６に形成されている
コンタクトホール２８ａを介して、ソース領域２４ａに
接続されている。また、ドレイン電極２７は、ゲート絶
縁層４及び層間絶縁層６に形成されているコンタクトホ
ール２８ｂを介して、ドレイン領域２４ｂに接続されて
いる。そして、ｎチャネルＴＦＴ２２のゲート電極５及
びｐチャネルＴＦＴ２３のゲート電極２５は、図２０に
示すように入力端子３０に共通に接続されている。ま
た、ｎチャネルＴＦＴ２２のドレイン電極８及びｐチャ
ネルＴＦＴ２３のドレイン電極２７は、図１９に示すよ
うに出力端子３１に共通に接続されている。

【０１２８】本実施の形態１−３においては、ｎチャネ
ルＴＦＴのドレイン側のみを前記実施の形態１−１で説
明したＬＤＤ構造とし、ＴＦＴのサイズを小さくするこ
とができ、ソース・ドレイン間距離を６μｍ程度に抑え
ることが可能であり、ソース、ドレインの両方にＬＤＤ
領域を形成する場合に比較して約５０％以下のサイズと
することができ、ＴＦＴの微細化を図ることができる。

【０１２９】尚、ｎチャネルＴＦＴ及びｐチャネルＴＦ
Ｔの両者ともＬＤＤ構造とするようにしてもよい。但
し、アレイ基板に占める回路面積を小さく抑えるため
に、ｎチャネルＴＦＴ及びｐチャネルＴＦＴのいずれか
一方のみをＬＤＤ構造とする場合には、ｎチャネルＴＦ
Ｔ側とするのが望ましい。なぜなら、ｐチャネルＴＦＴ
のキャリアであるホールと、ｎチャネルＴＦＴのキャリ
アである電子の各移動度を比較すると、電子の方が格段
に大きい。従って、ｐチャネルＴＦＴとｎチャネルＴＦ
Ｔとに、同じ電界が印加された場合、ｎチャネルＴＦＴ
の方がキャリアによって受ける衝撃が大きく、そのため
ｎチャネルＴＦＴの方が劣化し易い。よって、ＴＦＴの
劣化を防止して信頼性の向上を図る観点からすると、ｎ
チャネルＴＦＴの方をＬＤＤ構造とするのが望ましいか
らである。

【０１３０】Ｃ−ＭＯＳインバータにおけるｏｎ／ｏｆ
ｆ時でのｎ−ｃｈトランジスタのバイアス状態における
動作ポイントを図２２に示す。このようにインバータに
おけるｎ−ｃｈＴＦＴにおいては、マイナス側の電源に
対しゲート電極の極性は常に０Ｖより高い電圧で動作す
る。したがってマイナス側の電源は常にｎ−ｃｈＴＦＴ
のソース電極となって作用し、出力側は常にドレイン電
極となって作用する。従ってこの部分を出力側部分のみ
を上記構成とした回路を用いることは、アレイ基板にお
ける回路部分のしめる面積の縮小に寄与する。またこの
部分での寄生容量の減少に寄与する。

【０１３１】(その他の事項)実施の形態１−１〜１−３
では、１種類の濃度を有するＬＤＤ領域について説明し
たが、本発明はこれに限定されるものではなく、濃度差
が異なる複数のＬＤＤ領域を設けるようにしてもよい。
即ち、ＬＤＤ領域を、チャネル領域に向かうに連れて不
純物濃度が段階的に低下していく複数の接合領域から構
成することによって、多段階的に不純物濃度を変化させ
ることができるので、半導体層での電界の集中をより緩
和することができる。

【０１３２】また、前記ＬＤＤ領域はドレイン領域とチ
ャネル領域との間にのみ形成されても良く、このように
構成することにより、ＯＦＦ電流の低減等の効果を奏す
ると共に、薄膜トランジスタの面積を小さくすることが
可能となる。

【０１３３】また、実施の形態１−１〜１−３では、ト
ップゲート型のＴＦＴを用いて説明したが、ボトムゲー
ト型のＴＦＴに本発明を適用することもできる。

【０１３４】また、実施の形態１−１〜１−３で説明し
た薄膜トランジスタは、液晶表示装置以外にも、ＥＬ装
置にも適用することが可能である。即ち、実施の形態１
−１〜１−３に記載の薄膜トランジスタをスイッチング
素子として基板上に複数形成し、該基板を備えたＥＬ装
置とすることにより、光伝導電流を抑制した構成とする
ことができる。

【０１３５】[第２の発明群] （第２の発明群の概念）本発明は、薄膜トランジスタ
（以下「ＴＦＴ」と称する）のＯＦＦ電流を抑えるとと
もに、ＬＤＤ領域の長さを必要最小限に押さえてＯＮ電
流の減少を抑制する構成をとることにより、高性能、高
信頼性を有するＴＦＴを実現することを目的とするもの
である。そこで、本発明者らは、真に必要なＬＤＤ領域
の長さを求めるために、ＬＤＤ領域部分をシミュレーシ
ョンにより動作解析を行い、電界のかかる領域がどの程
度かを求めた。

【０１３６】図２３は、シート抵抗をパラメータとして
ＬＤＤ領域を０．５μｍから３μｍまで変化させた場合
のＶｇ−Ｉｄ特性をシミュレーションした結果を示すグ
ラフである。

【０１３７】この結果より、Ｖｇ−Ｉｄ特性はＬＤＤ領
域の濃度に対して大きな依存性を持つが、ＬＤＤ領域の
長さに対しては依存性を持たないことが確認された。以
下にこの原因について考察する。

【０１３８】図２４にチャンネル領域とＬＤＤ領域にお
いて、ＴＦＴをＯＦＦ状態にした場合（Ｖｇ＝−１０
Ｖ、Ｖｄ＝６Ｖ時）の電界をシミュレーションした結果
を示す。

【０１３９】前記シミュレーション結果より、電界のか
かる領域はシート抵抗に依存しており、シート抵抗が２
０ｋΩ／□の場合は０．４μｍ程度、シート抵抗が１０
０ｋΩ／□の場合では１．０μｍであることが確認でき
た。

【０１４０】従って、電界のかかる領域以上にＬＤＤ領
域を大きくしても電界の緩和効果には効果が無く、単に
トランジスタのチャンネル領域に抵抗が直列に挿入され
るだけであることが解った。

【０１４１】また、図２５は、実際のＬＤＤ領域を持つ
ＴＦＴの、ＬＤＤ領域の長さ（ΔＬ）とＯＦＦ電流及び
ＬＤＤ領域の長さ（ΔＬ）とＯＮ電流との関係を示すグ
ラフである。尚、ＬＤＤ領域のシート抵抗は１００ｋΩ
／□である。

【０１４２】図２５（ａ）に示すように、ＬＤＤ領域を
１μｍより長くしても、ＯＦＦ電流の低減効果は無く、
前述したシミュレーション結果を反映している。また、
図２５（ｂ）に示すように、ＬＤＤ領域が１．５μｍよ
り長くなると、ＯＮ電流を十分確保することができずに
ＯＮ電流は低減した。この結果より、ＬＤＤ領域の範囲
を１μｍ以上１．５μｍ以下とすることにより、ＯＮ電
流を十分確保すると共にＯＦＦ電流を小さく押さえるこ
とが可能となる。尚、以下の実施の形態では、前記シュ
ミレーションに基づき、ＴＦＴを作製したものについて
具体的に説明する。また、実際のＴＦＴの作製工程にお
いては、前述のＬＤＤ領域を確実に確保するために、後
に説明するが、マスク合わせの際の合わせマークにより
決定することができる。

【０１４３】(実施の形態２−１)図２６は、実施の形態
２−１に係る薄膜トランジスタの簡略化した断面図、図
２７は、図２６の概略平面図である。

【０１４４】本実施の形態２−１では、本発明をｎチャ
ネル薄膜トランジスタに適用した例が示されている。こ
の薄膜トランジスタ（以下、ＴＦＴと称する）１０１
は、ガラス基板１０２上に、膜厚が５００Åの多結晶シ
リコン層１０３、膜厚が１０００ÅのＳｉＯ₂ （二酸化
シリコン）から成るゲート絶縁層１０４、アルミニウム
から成るゲート電極１０５、及びＳｉＯ₂ から成る層間
絶縁層１０６が順に積層されて構成されている。前記ゲ
ート電極１０５ａは、レジスト膜１０５ｂに覆われて形
成されている。尚、前記レジスト膜１０５ｂの代わりに
金属膜を用いても良い。

【０１４５】また、前記多結晶シリコン層１０３は、ゲ
ート電極１０５ａの直下に位置するチャネル領域１０３
ｃと、不純物濃度が高いソース領域１０３ａ（ｎ＋層）
と、不純物濃度が高いドレイン領域（ｎ＋層）１０３ｂ
と、不純物濃度が低い低濃度不純物領域（ＬＤＤ領域：
ｎ−層）１０３ｄ，１０３ｅとから構成されている。低
濃度不純物領域１０３ｄは、ソース領域１０３ａとチャ
ネル領域１０３ｃとの間に介在し、低濃度不純物領域１
０３ｅは、ドレイン領域１０３ｂとチャネル領域１０３
ｃとの間に介在している。これら低濃度不純物領域１０
３ｄ，１０３ｅは、レジスト膜１０５ｂのゲート電極１
０５ａからはみ出た部分１０５ｂ1 ，１０５ｂ2 の直下
に位置している。従って、低濃度不純物領域１０３ｄと
ソース領域１０３ａとの接合面は、レジスト膜１０５ｂ
の端面（図１の左側端面）とほぼ一致しており、低濃度
不純物領域１０３ｄとチャネル領域１０３ｃとの接合面
は、ゲート電極１０５ａの端面（図１の左側端面）とほ
ぼ一致している。また、低濃度不純物領域１０３ｅとド
レイン領域１０３ｂとの接合面は、レジスト膜１０５ｂ
の端面（図１の右側端面）とほぼ一致しており、低濃度
不純物領域１０３ｄとチャネル領域１０３ｃとの接合面
は、ゲート電極１０５ａの端面（図１の右側端面）とほ
ぼ一致している。また、本発明においては、前記低濃度
不純物領域の長さΔＬは、１μｍ以上１．５μｍ以下、
チャネル幅Ｗは５μｍに設定されている。

【０１４６】また、ＴＦＴ１０１には、更に、例えばア
ルミニウムから成るソース電極１０７及びドレイン電極
１０８が設けられており、ソース電極１０７は、ゲート
絶縁層１０４及び層間絶縁層１０６に形成されているコ
ンタクトホール１０９ａを介して、ソース領域１０３ａ
に接続され、また、ドレイン電極１０８は、ゲート絶縁
層１０４及び層間絶縁層１０６に形成されているコンタ
クトホール１０９ｂを介して、ドレイン領域１０３ｂに
接続されている。

【０１４７】次に、本発明の実施の形態２−１に係る薄
膜トランジスタの製造方法を説明する。図２８、図２９
は本発明の実施の形態２−１に係る薄膜トランジスタの
製造方法を示す概略断面図、図３０は、本発明の実施の
形態２−１に係る薄膜トランジスタの製造方法を示すフ
ローチャートである。

【０１４８】（１）先ず、プラズマＣＶＤ法により、ガ
ラス基板１０２上に膜厚が５００Åのａ−Ｓｉ層１０５
を堆積させ、次いで４００℃で脱水素処理を行なう（図
２８（ａ））。この脱水素処理は、結晶化を行う際に水
素の脱離によるＳｉ膜のアブレーションの発生を防ぐこ
とを目的としている。尚、ａ−Ｓｉを形成する工程はプ
ラズマＣＶＤ以外でも減圧ＣＶＤやスパッタなどのプロ
セスを用いることは可能である。またプラズマＣＶＤそ
の他の方法を用いてポリシリコン膜を直接堆積すること
もできる。この場合は、後述するレーザーによるアニー
ル工程が不要となる。

【０１４９】（２）次いで、波長３０８ｎｍのエキシマ
レーザーを用いたレーザーアニールによりａ−Ｓｉ層１
１５の溶融再結晶化（ｐ−Ｓｉ化）を行ない、多結晶シ
リコン層１１６を形成する（図２８（ｂ））。

【０１５０】（３）次いで、多結晶シリコン層１１６を
所定形状に島化して、多結晶シリコン層１０３を形成す
る（図２８（ｃ））。

【０１５１】（４）次いで、ガラス基板１０２上に、多
結晶シリコン層１０３を覆うようにして、ゲート絶縁層
１０４となる、厚さが１０００ÅのＳｉＯ₂(二酸化シリ
コン) 層を形成する（図２８（ｄ））。

【０１５２】（５）次いで、ゲート電極１０５ａとな
る、アルミニウムから成る金属層１１７を製膜する（図
２８（ｅ））。

【０１５３】（６）次いで、金属層１１７を所定形状に
パターニングしてゲート電極１０５ａを形成する（図２
８（ｆ））。

【０１５４】（７）次いで、ゲート電極１０５ａをマス
クとして使用し、第１回目の不純物のドープを行なう
（図２８（ｇ））。具体的にはイオンドーピング法によ
り不純物としてリンイオンをドーピングする。これによ
り、ゲート電極１０５ａの直下に位置するチャネル領域
１０３ｃは、不純物がドープされない領域となる。そし
て、多結晶シリコン層１０３のチャネル領域１０３ｃを
除く領域Ａ，Ｂは、不純物がドープされたｎ−層とな
る。尚、この場合のドーピング加速電圧は８０ｋＶでビ
ーム電流密度は1μＡ／ｃｍ²とし、高加速で低濃度のｎ
型領域を作成するものである。

【０１５５】（８）次いで、ゲート電極１０５ａを覆っ
て、フォトレジスト１１８を製膜する（図２８
（ｈ））。

【０１５６】（９）次いで、フォトレジスト１１８をパ
ターニングしてレジスト膜１０５ｂを形成する（図２９
（ａ））。ここで、（９）の工程については、図３１〜
図３４を用いて詳しく説明する。図３１は、ＬＤＤ領域
を形成する工程を説明する概略断面工程図、図３２は、
フォトマスクと基板の斜視図、図３３は同じく平面図、
図３４は、ＬＤＤ領域形成後の薄膜トランジスタの概略
断面図である。

【０１５７】図７に示すように、フォトマスク１４０と
基板１０２とは対向するように配置され、フォトマスク
１４０の上方位置には位置合わせ用光源（図示せぬ）が
配置されており、前記位置合わせ用光源よりフォトマス
ク１４０及び基板１０２にそれぞれ形成された位置合わ
せマーク１４１・１４２にレーザービームを入射し、そ
れぞれの位置合わせマークの位置信号を読むことによっ
て位置合わせを行うようにしている。

【０１５８】前記フォトマスク１４０の所定位置（フォ
トマスクの隅の１０２箇所）には、略正方形状の位置合
わせマーク１４１が形成されている。また、フォトマス
ク１４０の中央位置には、基板１０２に転写する遮蔽膜
のパターン（図示せぬ）が形成されている。

【０１５９】また、ガラス基板１０２上には、前記位置
合わせマーク１４１と対応する位置に、位置合わせマー
ク１４２が形成されている。該位置合わせマーク１４２
は、周囲を黒い領域で囲まれた略正方形状の透明な領域
とされている。尚、図示せぬが、前記位置合わせマーク
１４１・１４２の形状は正方形状に限定されるものでは
なく、例えば、円形状等とすることもできる。

【０１６０】そして、図３３(a)に示すように、フォト
マスク１４０と基板１０２との位置がずれていない場合
には、フォトマスク１４０に形成された位置合わせマー
ク１４１は、基板１０２に形成された位置合わせマーク
１４２の透明な領域の中央に位置し、その状態でＬＤＤ
領域を形成した場合には、該ＬＤＤ領域１０３ｄ・１０
３ｅの長さΔＬは１．２５μｍとなるように設定されて
いる。

【０１６１】また、前記基板１０２とフォトマスク１４
０の位置がずれ、位置合わせマーク１４２内に位置合わ
せマーク１４１が入っていなければ、形成されるＬＤＤ
領域の長さは１．５μｍより大きくなることが分かり、
従って、そのような場合には、位置合わせマーク１４２
内に位置合わせマーク１４１が入るように基板とフォト
マスクの位置を合わせるようにする。尚、前記位置合わ
せマーク１４１を位置合わせマーク１４２の中央に合わ
せるようにしても、実際には、図３３（ｂ）に示すよう
に、紙面上、左右にぶれる場合がある。しかし、本発明
の場合、位置合わせ装置の精度は±０．２５μｍである
ので、位置合わせマーク４２内に位置合わせマーク４１
を位置するようにすることができる。このようにして、
図３４に示すように、形成されるＬＤＤ領域３ｄ・３ｅ
の長さを１〜１．５μｍ以内とすることができるのであ
る。尚、位置合わせ装置の精度は、±０．２５μｍであ
るが、さらに精度の良い位置合わせ装置を用いれば、Ｌ
ＤＤ領域のばらつきを更に小さくすることができる。

【０１６２】次に、前記基板とフォトマスクの位置合わ
せの工程について説明する。

【０１６３】図３１（ａ）に示すように、ゲート電極１
０５ａ上に遮蔽膜となるフォトレジストを形成する。

【０１６４】次に、図３１（ｂ）、（ｃ）に示すよう
に、該フォトレジストにフォトマスク１４０を介して露
光を行い、現像を行って所定のパターン状の遮蔽膜１０
５ｂを形成する。

【０１６５】この場合、前述したように、位置合わせマ
ーク１４２の透明部分内に位置合わせマーク１４１が入
っていることを確認してから露光を行うようにする。

【０１６６】（１０）次いで、図２９（ｂ）に示すよう
に、レジスト膜１０５ｂをマスクとして使用し、第２回
目の不純物のドープを行なう。具体的には、イオンドー
ピング法により不純物としてリンイオンをドーピングす
る。この場合のドーピング加速電圧は１２ｋＶでビーム
電流密度は０．５μＡ／ｃｍ²とし、低加速で高濃度の
ｎ型領域を作成するものである。

【０１６７】これにより、多結晶シリコン層１０３のう
ち、レジスト膜１０５ｂの直下に位置する領域を除く領
域にイオンがドープされる。よって、１回目のイオンド
ーピングにより不純物が既にドープされている領域Ａ，
Ｂのうち、レジスト膜１０５ｂに覆われていない領域
（ソース領域１０３ａ、ドレイン領域１０３ｂに相当す
る）では、更に不純物がドープされることになり、不純
物高濃度領域（ｎ＋層）となる。一方、領域Ａ，Ｂのう
ち、レジスト膜１０５ｂに覆われている領域（低濃度不
純物領域１０３ｄ，１０３ｅに相当する）では、２回目
のイオンドーピングによっては、不純物がドープされ
ず、低濃度不純物領域（ｎ−層）となる。こうして、ソ
ース領域１０３ａ（ｎ＋層）とチャネル領域１０３ｃの
間に、低濃度不純物領域１０３ｄ（ｎ−層）を形成し、
また、ドレイン領域１０３ｂ（ｎ＋層）とチャネル領域
１０３ｃの間に、低濃度不純物領域１０３ｅ（ｎ−層）
を形成することができる。しかも、ゲート電極１０５ａ
をマスクとして第１回目のイオンドーピングを行ない、
更に、レジスト膜５ｂをマスクとして第２回目のイオン
ドーピングを行なうので、ソース領域１０３ａ、低濃度
不純物領域１０３ｄ，１０３ｅ及びドレイン領域１０３
ｂを自己整合的に形成することができ、ゲート電極５と
ソース領域１０３ａの重なり部分、並びにゲート電極１
０５とドレイン領域１０３ｂの重なり部分を、考慮にい
れない程度に小さく抑えることができる。よって、ＬＤ
Ｄ領域の長さが１〜１．５μｍとした薄膜トランジスタ
を形成することができ、ＯＦＦ電流を低くすることがで
きると共に、ＯＮ電流の低下を可及的に抑えることがで
きる。

【０１６８】（１１）次いで、層間絶縁層（ＳｉＯx ）
１０６を製膜する（図２９（ｃ））。

【０１６９】（１２）次いで、層間絶縁層１０６及びゲ
ート絶縁層１０４にコンタクトホール１０９ａ，１０９
ｂを開口する（図２９（ｄ））。

【０１７０】（１３）そして、スパッタ法により、例え
ばＡｌなどの金属層をコンタクトホール１０９ａ，１０
９ｂに充填し、金属層の上部を所定形状にパターニング
してソース電極１０７及びドレイン電極１０８を形成す
る（図２９（ｅ））。こうして、ＴＦＴ１０１が作製さ
れる。

【０１７１】前記の例では、ｎチャネルＴＦＴについて
説明したけれども、ｐチャネルＴＦＴについても同様の
製造プロセスにより製造することができる。

【０１７２】前記製造方法により作成した薄膜トランジ
スタの電圧／電流特性を図３５に示す。更にそのＯＦＦ
電流の基板面内のばらつきを図３６に示す。

【０１７３】図３５に示すように、本実施の形態２−１
に係るＴＦＴ１０１（Ｌ３のグラフ）は、高抵抗領域で
あるＬＤＤ領域が１〜１．５μｍと小さいので、安定し
た大きいＯＮ電流と小さいＯＦＦ電流を確保できた。

【０１７４】また、アライナのあわせ精度が向上すれば
更にＬＤＤ領域の長さを小さくすることが可能であるこ
とは言うまでもない。また、ｎ−領域のキャリヤ濃度を
大きくすることによって、電界のかかる領域は小さくな
るが、一方電界のピーク値は高くなる為に、ＯＦＦ電流
は増加する。

【０１７５】図３７にＬＤＤ領域の濃度をパラメータと
した、薄膜トランジスタのＶｇ−Ｉｄ特性をシミュレー
ションした結果を示す。

【０１７６】ＬＤＤ領域のシート抵抗が２０ｋΩ／□以
下でＯＦＦ電流は急激に大きくなる。従って、ｎ−領域
のシート抵抗は少なくとも２０ｋΩ／□以上の値が必要
である。一方、ＬＤＤ領域のシート抵抗を１００ｋΩ／
□以上にした場合、トランジスタのＯＮ電流が低下しパ
ネルの動作が不安定となった。従って、ＬＤＤ領域のシ
ート抵抗の範囲は、２０ｋΩ／□以上１００ｋΩ／□以
下とすることが望ましい。

【０１７７】加えて、最初の不純物ドーピングは、加速
電圧が１０ｋＶ以上３０ｋＶ以下及びビーム電流密度が
０．０５μＡ／ｃｍ²以上１μＡ／ｃｍ²以下の低速での
イオンドーピング法を用いることにより、イオンドーピ
ング時でのイオンの加速電圧が低いために、ドーピング
時における損傷を少なくすることができる。

【０１７８】また、１回目の不純物ドーピング時でレジ
ストをマスクとした場合でも、レジストが変質すること
なくきれいに除去できる。

【０１７９】あるいは２回目の不純物ドーピングは加速
電圧が３０ｋＶ以上及びビーム電流密度が１μＡ／ｃｍ
²以上の高速でのイオンドーピング法を用い、２回目の
イオンドーピング時でも十分なイオンをポリシリコンに
注入することも可能である。

【０１８０】また、本実施の形態２−１で、ＴＦＴ１０
１を構成するＬＤＤ領域の長さΔＬは１μｍ以上１．５
μｍ以下とし、ソース−ドレイン間電圧Ｖｌｃを６Ｖ、
チャネル幅Ｗを６μｍの条件で行っている。ところで、
一般的にＯＦＦ電流は、ソース／ドレイン間の電界によ
り決定され、Ｖｌｃは、チャネル領域／ＬＤＤ領域にの
み印加されるため、電界の強さはＶｌｃ／ΔＬと表わさ
れる（Solid State Electron, 38, 2075(1995)。そし
て、電界の強さは、次式で表される。 ４×１０⁶＜Ｖｌｃ／ΔＬ＜６×１０⁶

【０１８１】そして、ＯＦＦ電流は、チャネル幅Ｗに比
例するので、前記ＬＤＤ領域の長さΔＬと前記ソース−
ドレイン間電圧Ｖｌｃとチャネル幅Ｗとの関係を以下の
式（３）に表すことができる。 ΔＬ＞（Ｗ・Ｖｌｃ）／３６……（３）

【０１８２】前記（３）式の意味について説明する。Ｔ
ＦＴの小型化が進んだ場合には、前記ΔＬ、Ｗの値は小
さくなり、それに伴って、ソース−ドレイン間電圧Ｖｌ
ｃは低下する。そこで、ＬＤＤ領域の長さΔＬとソース
・ドレイン間電極Ｖｌｃとチャネル幅Ｗとを変化させた
ＴＦＴの特性を表２に示す。

【表２】

【０１８３】表２に示すように、実験例１〜５、７（即
ち、前記（１）式を満たすもの）は、ＯＦＦ電流を抑制
することができるが、実験例６（即ち、前記（３）式を
満たさないもの）は、ＯＦＦ電流を抑制することができ
ない。

【０１８４】また、前記チャネル領域のチャネル幅をＷ
とした場合、ＬＤＤ領域の長さΔＬとチャネル領域のチ
ャネル幅Ｌとチャネル幅Ｗとの関係は、下記（４’）式
で表すことができる。 ΔＬ＜３・（Ｗ／Ｌ）……（４’）

【０１８５】前記（４）式は、ＯＮ電流の制限を示すも
のであり、ＯＮ電流はＷ／Ｌに比例することにより導か
れる条件であり、ＯＮ電流の条件は、Ｗ／Ｌ＝０．５で
ΔＬが１．５μｍ以下で減少する実験結果より導かれた
ものである。そして、表１に示すように、前記（４）式
を満たす実験例１、３、４、６は、ＯＮ電流を確保する
ことができた。

【０１８６】尚、上記（４’）式よりもさらにＯＮ電流
を確保するための好ましい条件として、下記（４）式に
より、ＯＮ電流を確保することができる。 ΔＬ＜１．５・（Ｗ／Ｌ）…（４）

【０１８７】このように、薄膜トランジスタのＯＦＦ時
には、前記低濃度不純物領域がキャリアの枯渇する高抵
抗層となるためＯＦＦ電流の低減を図ることができる。
そして、前記（３）式より、ＬＤＤ領域の長さの指針を
決めることができ、ＯＦＦ電流低減のために必要以上に
ＬＤＤ領域を確保する必要はなくなる。また、前記
（３）式は、更に（４）式を満たすことにより、薄膜ト
ランジスタのＯＮ時には、ゲート電極からの電界の作用
により、ゲート電極下の低濃度不純物領域はキャリアと
なる電子が蓄積して低抵抗領域となり、ＯＮ電流の減少
は起こらない。よって、（３）式および（４）式を満た
す薄膜トランジスタは、ＯＮ電流を十分確保すると共に
ＯＦＦ電流を小さく押さえることが可能となる。尚、前
記チャネル幅は５μｍで行っているが、チャネル領域の
チャネル幅Ｗを微細化し、２μｍ以下とする場合には、
特に、前記関係式（３）式、（４）式は薄膜トランジス
タを作製する上での有効な指針となる。

【０１８８】(実施の形態２−２)本実施の形態２−２で
は、前記実施の形態２−１の製造工程において、レジス
ト膜１０５ｂを形成する場合に、前記位置合わせマーク
を用いてＬＤＤ領域の長さを１μｍ以上１．５μｍ以下
とせずに、ＬＤＤ領域の長さが１μｍ以上１．５μｍ以
下の条件を満たしているものを良品とする検査工程によ
って、ＬＤＤ領域を前記範囲内とする薄膜トランジスタ
を得ることができる。従って、ＯＮ電流を十分確保する
と共にＯＦＦ電流を小さく押さえることが可能となる。
尚、本実施の形態２−２では、ＬＤＤ領域を１μｍ以上
１．５μｍ以下に限定するものではなく、前記実施の形
態２−１で説明した（３）式、（４）式の範囲とするこ
とができる。

【０１８９】(その他の事項)前記実施の形態２−１、２
−２では、１種類の濃度を有する低濃度不純物領域につ
いて説明したが、本発明はこれに限定されるものではな
く、濃度差が異なる複数の低濃度不純物領域を設けるよ
うにしてもよい。即ち、低濃度不純物領域を、チャネル
領域に向かうに連れて不純物濃度が段階的に低下してい
く複数の接合領域から構成することによって、多段階的
に不純物濃度を変化させることができるので、半導体層
での電界の集中をより緩和することができる。

【０１９０】また、前記低濃度不純物領域はドレイン領
域とチャネル領域との間にのみ形成されても良く、この
ように構成することにより、ＯＦＦ電流の低減等の効果
を奏すると共に、薄膜トランジスタの面積を小さくする
ことが可能となる。さらに、このような薄膜トランジス
タは液晶表示装置以外への適用も可能である。

【０１９１】また、Ｃ−ＭＯＳインバータ回路であっ
て、ｐチャネル薄膜トランジスタとｎチャネル薄膜トラ
ンジスタのうち、少なくともｎチャネル薄膜トランジス
タを、実施の形態２−１、２−２に係る薄膜トランジス
タで構成することもできる。

【０１９２】

【発明の効果】以上に説明したように、本発明の構成に
よれば、本発明の課題を十分に達成することができる。

【０１９３】即ち、第１の発明群では、ＯＮ電流を十分
確保すると共に、光照射時の光伝導電流を小さく押さえ
ることが可能となり、消費電力が小さく、信頼性向上並
びに特性向上に対して、極めてその効果は大である。

【０１９４】また、第２の発明群では、ＯＮ電流を十分
確保すると共に、ＯＦＦ電流を小さく押さえることが可
能となり、消費電力が小さく、合わせて信頼性向上並び
に特性向上に対して、極めてその効果が大である薄膜ト
ランジスタを提供することができる。

【図面の簡単な説明】

【図１】ＴＦＴを構成するチャネル領域のチャネル幅Ｗ
と光伝導電流（ＯＦＦ電流：Ｉ _OFF）との関係、及びバ
ックライト輝度と光伝導電流との関係を示すグラフであ
る。

【図２】ＴＦＴをＯＦＦ状態にした場合の電界をシミュ
レーションした結果を示すグラフである。

【図３】シミュレーションにより得られたシート抵抗と
空乏層幅との関係を示すグラフである。

【図４】シミュレーション（Ｗ＝４μｍの場合）により
求められた空乏層幅と該空乏層幅に対応するシート抵抗
での光伝導電流との関係を測定した結果を示すグラフで
ある。

【図５】アクティブマトリックスの等価回路を示す図で
ある。

【図６】画素電圧ロスのシュミレーション結果を示すグ
ラフである。

【図７】本発明の実施の形態１−１に係る薄膜トランジ
スタを画素スイッチング素子として使用した液晶表示装
置の概略断面図である。

【図８】本発明の実施の形態１−１に係る薄膜トランジ
スタの概略断面図である。て説明するための概略図であ
る。

【図９】図８の概略平面図である。

【図１０】本発明の実施の形態１−１に係る薄膜トラン
ジスタの製造方法を示す概略断面図である。

【図１１】同じく薄膜トランジスタの製造方法を示す概
略断面図である。

【図１２】同じく薄膜トランジスタの製造方法を示すフ
ローチャートである。

【図１３】薄膜トランジスタの電圧／電流特性を示すグ
ラフである。

【図１４】ＯＦＦ電流の基板面内のばらつきを示すグラ
フである。

【図１５】ｎ型領域の濃度をパラメータとした、薄膜ト
ランジスタのＶｇ−Ｉｄ特性をシミュレーションした結
果を示すグラフである。

【図１６】ＴＦＴをＯＦＦした場合の電界をシミュレー
ションした結果を示すグラフである。

【図１７】本発明の実施の形態１−２に係る薄膜トラン
ジスタの製造方法を示す概略断面図である。

【図１８】同じく、薄膜トランジスタの製造方法を示す
概略断面図である。

【図１９】本発明の実施の形態１−３に係る薄膜トラン
ジスタを用いたＣ−ＭＯＳインバータの配線パターンを
示す平面図である。

【図２０】図１９の等価回路図である。

【図２１】図１９の矢視Ｘ−Ｘ’断面図である。

【図２２】Ｃ−ＭＯＳインバータにおけるｏｎ／ｏｆｆ
時でのｎ−ｃｈトランジスタのバイアス状態における動
作ポイントを示すグラフである。

【図２３】シート抵抗をパラメータとしてＬＤＤ領域を
０．５μｍから３μｍまで変化させた場合のＶｇ−Ｉｄ
特性をシミュレーションした結果を示すグラフである。

【図２４】チャンネル領域とＬＤＤ領域において、ＴＦ
ＴをＯＦＦ状態にした場合（Ｖｇ＝−１０Ｖ、Ｖｄ＝６
Ｖ時）の電界をシミュレーションした結果を示す。

【図２５】実際のＬＤＤ領域を持つＴＦＴの、ＬＤＤ領
域の長さ（ΔＬ）とＯＦＦ電流及びＬＤＤ領域の長さ
（ΔＬ）とＯＮ電流との関係を示すグラフである。

【図２６】実施の形態２−１に係る薄膜トランジスタの
簡略化した断面図である。

【図２７】図２６の概略平面図である。

【図２８】図２８は本発明の実施の形態２−１に係る薄
膜トランジスタの製造方法を示す概略断面図である。

【図２９】本発明の実施の形態２−１に係る薄膜トラン
ジスタの製造方法を示す概略断面図である。

【図３０】本発明の実施の形態２−１に係る薄膜トラン
ジスタの製造方法を示すフローチャートである。

【図３１】ＬＤＤ領域を形成する工程を説明する概略断
面工程図である。

【図３２】フォトマスクと基板の斜視図である。

【図３３】同じく平面図である。

【図３４】ＬＤＤ領域形成後の薄膜トランジスタの概略
断面図である。

【図３５】実施の形態２−１に係る薄膜トランジスタの
電圧／電流特性を示すグラフである。

【図３６】実施の形態２−１に係る薄膜トランジスタの
ＯＦＦ電流の基板面内のばらつきを示すグラフである。

【図３７】ＬＤＤ領域の濃度をパラメータとした、ＴＦ
ＴのＶｇ−Ｉｄ特性をシミュレーションした結果を示す
グラフである。

【図３８】輝度傾斜とクロストークについて説明するた
めの概略図である。

【符号の説明】

１：薄膜トランジスタ ２：ガラス基板 ３：多結晶シリコン層 ３ａ：ソース領域 ３ｂ：ドレイン領域 ３ｃ：チャネル領域 ３ｄ・３ｅ：低濃度不純物領域（ＬＤＤ領域：ｎ−層） ４：ゲート絶縁層 ５ａ：ゲート電極 ５ｂ：レジスト膜 ６：層間絶縁層 ７：ソース電極 ８：ドレイン電極 ９ａ・９ｂ：コンタクトホール １５：ａ−Ｓｉ層 １６ 多結晶シリコン層 １７：金属層 １８：フォトレジスト ２２：ポリシリコン ２３：酸化シリコン膜 ２４・２４：コンタクトホール ２５：ゲート電極 ２６：ゲート電極パターン ２７：ドレイン電極 ３０：層間絶縁膜 ３１：ソース電極 ３２：ドレイン電極 ５０：液晶表示装置 ５１：液晶パネル部 ５２：バックライト部 ５３：偏光板 ５４ｂ：ガラス基板 ５５：画素電極 ５６：配向膜 ５７：液晶層 ５８：共通電極 １０１：ガラス基板 ΔＬ：ＬＤＤ領域の長さ Ｌ：チャネル領域の長さ Ｗ：チャネル領域の幅 １０１：薄膜トランジスタ １０２：ガラス基板 １０３：多結晶シリコン層 １０３ａ：ソース領域 １０３ｂ：ドレイン領域 １０３ｃ：チャネル領域 １０３ｄ・１０３ｅ：低濃度不純物領域（ＬＤＤ領域：
ｎ−層） １０４：ゲート絶縁層 １０５ａ：ゲート電極 １０５ｂ：レジスト膜 １０６：層間絶縁層 １０７：ソース電極 １０８：ドレイン電極 １０９ａ・１０９ｂ：コンタクトホール １１５：ａ−Ｓｉ層 １１７：金属層 １１８：フォトレジスト １２２：ｎチャネルＴＦＴ １２３：ｐチャネルＴＦＴ １２４：多結晶シリコン層 １２５：ゲート電極 １２６：ソース電極 １２７：ドレイン電極 １４０：フォトマスク １４１・１４２：位置合わせマーク

───────────────────────────────────────────────────── フロントページの続き (72)発明者 山野 敦浩 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/786 H01L 21/336 G02P 1/1368 ＪＩＣＳＴファイル（ＪＯＩＳ)

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 薄膜トランジスタをスイッチング素子と
   して備えたＴＮ液晶パネル部と、 前記ＴＮ液晶パネル部に裏面側により光を供給するバッ
   クライト部と、 を備えた液晶表示装置であって、 前記ＴＮ液晶パネル部の薄膜トランジスタは、 チャネル領域と、該チャネル領域の両側に配置されたソ
   ース領域およびドレイン領域とが形成されるとともに、
   該ドレイン領域にはＬＤＤ領域が形成されてなる多結晶
   シリコン半導体層を有し、前記ＬＤＤ領域のシート抵抗
   をＲ（ｋΩ／□）、前記チャネル領域のチャネル幅をＷ
   （μｍ）とした場合、式（２）の関係を満たし、 前記バックライト部はその輝度が最高５０００ｃｄ／ｍ
   ² とされている ことを特徴とする液晶表示装置。 （Ｒ＋３０）・Ｗ＜１×１０³…（２）
2. 【請求項２】 前記チャネル領域のチャネル幅Ｗが２μ
   ｍ以下であることを特徴とする請求項１に記載の液晶表
   示装置。
3. 【請求項３】 前記ＬＤＤ領域のシート抵抗が２０ｋΩ
   ／□以上、１００ｋΩ／□以下であることを特徴とする
   請求項１または請求項２に記載の液晶表示装置。