KR100472157B1 - 전자디바이스제조방법 - Google Patents
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Abstract
대면적 전자 디바이스의 제조시, TFT들과 같은 박막 회로 소자들이 결정화된 반도체막(1)의 분리된 섬들(islands)(1a, 1b)로 디바이스 기판(100, 101) 상에 형성된다. 상기 방법은, 마스킹 스트라이프들(32) 아래 및 개구들(31)에서 반도체막(1)을 결정화하도록 반도체막(1)을 가열하기 위해, 반도체막(1) 상에 형성된 개구(31)들 및 마스킹 스트라이프들(32)의 그리드(30) 쪽으로 에너지 빔(10)이 향하도록 하는 것을 포함한다. 마스킹 스트라이프들(32)은 TFT의 채널 영역들(11)이 형성되는 반도체막(11)의 영역들 위에 위치된다. 마스킹 스트라이프들(32) 간의 각각의 개구(31)는 단계 (c)의 에너지 빔(50)의 파장(λ )보다 작은 폭(S1)을 갖는다. 각 마스킹 스트라이프(32) 아래의 채널 영역(11)의 길이는 에너지 빔(50)에 의해 가열된 영역들로부터의 열 확산에 의해서 뿐만 아니라 개구들에서 에너지 빔(50)의 회절에 의해 결정화된다. 상기 방법은 또한, 마스킹 스트라이프들(32)을 이용하여 주입에 대해 하부 영역들을 마스킹하는 동안 개구들(31)에서 반도체막(1)에 도펀트 이온들(40)을 주입하고, 이것에 의해 TFT의 소스 및 드레인 영역들(12, 13)과 중간도전 영역들(14)에 도펀트 농도를 제공하는 단계를 포함한다. 적어도 절연막(2) 상의 마스킹 스트라이프들(32)의 그리드(30)의 일부는 TFT의 절연 게이트 구조로서 유지된다. 이러한 방법은 반도체막(1)을 결정화하고 TFT 구조를 형성하기 위한 단계들을 조합함으로써 제조 공정을 단순화하고, 결정화 공정은 그리드(30), 개구들(31) 및 마스킹 스트라이프들(32)의 재료 및 치수의 적절한 선택에 의해 더 효율적으로 된다.
Description
본 발명은 박막 트랜지스터를 포함하는 전자 디바이스 제조 방법에 관한 것으로, 에너지 빔(예컨대, 엑시머 레이저로부터)을 이용하여 디바이스의 기판 상의 반도체막에서 결정 성장을 증진시키기 위해 사용된다. 전자 디바이스는 대면적 영상 센서, 또는 플랫 패널 디스플레이(예, LCD), 또는 여러 다른 유형의 대면적 전자 디바이스(예를 들어, 박막 데이터 저장 장치 또는 메모리 디바이스, 또는 열 찰상 디바이스)일 수 도 있다. 본 발명은 또한 상기와 같은 방법들로 제조된 디바이스들에 관한 것이다.
근래에 대면적 전자장치 응용들을 위해 저렴한 절연 기판들 위에 박막 트랜지스터(이하, TFT)들 및/또는 다른 반도체 회로 소자들을 갖는 박막 회로들의 개발에 대해 관심이 높다. 비결정질(amorphous) 또는 다결정질(polycrystalline) 반도체막(통상은 실리콘)의 분리되어 있는 반도체 섬들(islands)로 제조된 그와 같은 회로 소자들은, 전체 내용이 본 명세서의 참고 문헌으로서 포함되어 있는, 예를 들어, 미국 특허 명세서 제 5,130,829 호(본 출원인의 참조 번호 제 33646 호)에 기술된 플랫 패널 디스플레이에서와 같이, 셀 매트릭스로 스위칭 소자들을 형성할 수도 있다.
최근의 개발 사례들은, 예를 들어, 이러한 셀 매트릭스를 위한 집적 구동 회로들과 같이 박막 회로(일반적으로는 다결정질 실리콘으로 됨)들의 제조 및 집적화가 포함되어 있다. 회로 속도를 향상시키기 위하여, 이 회로들의 TFT의 박막 섬들을 위해 양호한 결정 품질 및 고 이동도(mobility)의 반도체 재료를 이용하는 것이 유리하다. 그러나, 비결정질 또는 미정질(micro-crystalline) 재료로 매트릭스의 TFT들을 형성하는 것이 종종 바람직하므로, 이 매트릭스 TFT들은 단지 낮은 누설전류(leakage current)를 갖는다. 상이한 결정성의 두 반도체막을 증착시켜야 하는 대신에, 대개 레이저로부터, 소정 영역의 공통막의 한 영역을 에너지 빔에 노출시킴으로써 결정성이 높은 영역을 형성하는 것이 공지되어 있다. 다결정질 실리콘 TFT들을 형성하는 이러한 공정은 Optoelectronics-Devices and Technologies, 제7권, 제2호, 301쪽 내지 320쪽(Mita Press)에서 J R Ayres 등이 저술한 "Low Temperature Poly-Si For Liquid Crystal Display Addressing"이란 제목의 논문에 기재되어 있고, 상기 논문의 전체 내용은 참조 문헌으로서 본 명세서에 포함되어 있다.
그러한 레이저 결정화 처리의 수정예가 일본 특허출원공개공보 제 6-l4032l호에 제안되어 있고, 그 전체 내용이 참고 문헌으로서 본 명세서에 포함되어 있다. 상기 일본 특허출원공개공보 제 6-l4032l 호에는, 박막 트랜지스터를 포함하는 전자 디바이스 제조 방법에 있어서,
(a) 반도체막, 절연막 및 마스킹막을 기판 위에 순서대로 증착하는 단계,
(b) 상기 반도체막 위에 개구(aperture)들을 구비하는 마스킹 스트라이프(masking stripe)들의 그리드(grid)를 형성하기 위해 마스킹막을 패터닝하는 단계,
(c) 에너지 빔을 상기 그리드 및 상기 개구들을 향하게 하여 상기 개구들에서 상기 에너지 빔의 영역을 갖는 상기 반도체막을 가열하고, 개구들에서 및 마스킹 스트라이프들 아래에서 상기 반도체막을 결정화하는 단계를 포함하는 전자 디바이스 제조 방법이 제안되어 있다.
일본 특허 출원 제 6-l4032l 호에 기재되어 있는 바와 같이, 마스킹 스트라이프들은, 예를 들면, 크롬으로 된 레이저 반사막일 수도 있고, 에너지 빔은 308nm 파장의 XeCl 엑시머 레이저일 수도 있다. 이 마스킹 스트라이프들은 마스킹 스트라이프들 상에 입사하는 에너지 빔의 영역에 대해 반도체막을 마스킹한다. 스트라이프들 및 개구들은 각기 소정 마이크로미터 단위의 폭을 갖는다. 마스킹 그리드의 개구들에서 레이저빔에 노출된 실리콘막은 고온에 이르고, 마스킹 스트라이프들에 의해 마스킹된 실리콘막의 영역들은 보다 낮은 온도에 이른다. 그 결과로 얻어지는 온도 분포는 실리콘막을 따라서 교대로 고온 및 저온 영역들로 된다. 고온 및 저온 영역들 각각의 폭은 소정의 마이크로미터 단위가 된다. 일본 특허출원공개공보 제 6-l4032l 호에서는, 고온 영역에서 성장된 결정질 그레인(crystal grain)이 저온 영역들 내로 전달되어 실리콘막에 커다란 크기의 결정질 그레인을 형성한다고 기재되어 있다. 이런 방식으로 반도체막을 결정화한 후에, 마스킹 그리드 및 절연막 모두 제거하고, 그 후에, 결정화된 반도체막이 공지되어 있는 방식으로 더 처리되어 TFT 구조를 제공한다.
상기 일본 특허출원공개공보 제 6-l4032l 호는, 동일자로 출원되어, 커다란 크기의 결정질 그레인을 형성하기 위해 교대로 고온 영역 및 저온 영역이 되는 상기와 같은 온도 분포의 형성과 그 이용이 기재되어 있는 다수의 일본 특허 출원 건들 중 하나임을 유의한다. 일본 특허출원 제 6-l40323 호는, 두 개의 평행 슬릿들을 갖는 별도의 판의 형태이고 반도체막으로부터 멀리 이격된 회절 광학 소자를 대신 이용함으로써 반도체막 상의 박막 마스킹 그리드의 이용을 피한다. 두 개의 슬릿들을 통과하는 레이저광이 회절되어 반도체막의 먼 위치에서 서로 간섭하는 볼록원통형 파면들(convex cylindrical wavefronts)을 형성하고, 간섭 패턴은 반도체막에서 고온 영역 및 저온 영역이 교대로 나타나는 원하는 온도 분포를 만들어 낸다. 일본 특허 출원 제 6-l40324 호에서, 질화실리콘 스트라이프 및 산화실리콘 스트라이프가 교대로 나타나는 패턴에 대해 반도체막을 대신 제공함으로써 반도체막 상의 박막 마스킹 그리드의 이용을 피한다. 질화실리콘 및 산화실리콘의 상이한 열적 성질들로 인하여, 질화실리콘 상의 실리콘 막 영역들의 온도가 산화실리콘 상에서의 온도보다 더 낮게 되고, 따라서 반도체막에서 교대로 나타나는 저온 영역 및 고온 영역의 원하는 온도 분포를 제공한다.
본 발명의 목적은 반도체막의 결정화 공정이 보다 효율적이고 박막 트랜지스터를 형성하기 위한 추가적인 제조 단계들의 수가 감소되는 전자 디바이스 제조 방법을 제공하는 것이다.
본 발명에 의하면, 박막 트랜지스터를 포함하는 전자 디바이스 제조 방법으로서,
(a) 기판 상에 반도체막, 절연막 및 마스킹막을 순차적으로 증착하는 단계,
(b) 상기 마스킹막을 패터닝하여 상기 반도체막 위에 개구들을 갖는 마스킹스트라이프들의 그리드를 형성하는 단계,
(c) 에너지 빔을 상기 그리드 및 그 개구들에 향하게 하여 상기 개구들에서 상기 에너지 빔의 영역을 갖는 상기 반도체막을 가열해서, 상기 개구들에서 및 상기 마스킹 스트라이프들 아래에서 상기 반도체막을 결정화하는 단계를 포함하고,
상기 방법은, 상기 개구들에서의 상기 에너지 빔의 회절 및 상기 에너지 빔에 의해 가열된 영역들로부터의 열 확산에 의해 각 마스킹 스트라이프 아래의 채널영역을 결정화하기 위해, 상기 박막 트랜지스터의 상기 채널 영역들이 형성되는 상기 반도체막의 영역들 위에 상기 마스킹 스트라이프들을 위치시키고 상기 단계(c)의 상기 에너지 빔의 파장보다 작은 폭을 상기 마스킹 스트라이프들 간의 각각의 개구에 제공하도록 상기 단계(b)에서 상기 그리드를 패터닝하는 것을 특징으로 하며,
(d) 상기 마스킹 스트라이프들을 이용하여 도펀트 이온들이 주입되지 않도록 상기 반도체막의 하부 영역들을 마스킹하면서, 상기 그리드에 있는 상기 개구들에서 상기 반도체막에 하나의 도전성 유형을 특징짓는 상기 도펀트 이온들을 주입하는 단계로서, 상기 반도체막에서 상기 주입된 도펀트 이온들은 상기 박막 트랜지스터의 중간 도전 영역들과 소스 및 드레인 영역들에 대한 도펀트 농도를 결정하는 도전성 유형을 제공하는, 상기 도펀트 이온 주입 단계, 및
(e) 상기 절연막 상의 마스킹 스트라이프들의 상기 그리드의 적어도 일부를 상기 박막 트랜지스터의 절연 게이트 구조로서 보유하는 단계를 포함하는 것을 특징으로 하는 전자 디바이스 제조 방법이 제공된다.
본 발명에 따른 상기와 같은 방법에 있어서, 절연막의 재료 및 두께와 마스킹 그리드의 재료 및 치수는 제조될 박막 트랜지스터의 원하는 절연 게이트 구조와 양립할 수 있도록 선택되고, 또한 도펀트 이온 주입 마스크로서 기능하며 에너지 빔에 의한 반도체막의 효과적인 결정화를 제공하도록 선택된다. 일반적으로, 마스킹 스트라이프들 및 개구들의 폭을 위해 선택된 치수는 일본 특허출원 제 6-l4032l호의 종래 기술의 방법에서의 대응하는 치수보다 상당히 작을 것이다. 따라서, 예를 들면, 본 발명에 따른 마스킹 그리드의 각 개구는, 예를 들어, KrF 레이저로부터의 248㎚(0.248㎛)의 파장, XeCl 레이저로부터의 308㎚(0.308㎛)의 파장, 또는 XeF 레이저로부터의 351nm(0.351㎛)의 파장 등의, 통상 엑시머 레이저로부터의 자외선 파장인, 에너지 빔의 파장보다 작은 폭을 갖는다. 일본 특허 출원 제 6-l4032l 호에서 보다 더 작은 치수를 이용함으로써, 더 효과적인 결정 성장이 이루어질 수 있다. 본 발명에 따른 그리드의 각 개구의 폭은 에너지 빔의 파장보다 작기 때문에, 각 개구에 있는 반도체막 내에서 에너지 빔의 회절이 일어난다. 마스킹 스트라이프들 아래에서의 결정 성장은 마스킹 스트라이프 아래에서의 에너지 빔의 회절 및 박막 구조에서의 열 확산에 의한 열 흐름에 의해 촉진된다. 또한, TFT의 제조는 TFT의 절연 게이트 구조로서 절연막 상의 마스킹 스트라이프들의 그리드를 이용함으로써 단순화되므로, 이 절연 게이트 구조의 형성을 위한 부가적인 증착 단계, 포토리소그래픽 단계 및 에칭 단계를 피한다.
또한, 결과로 얻어지는 TFT 구조는 장점이 되는 특성들을 가질 수 있다. 따라서, 예를 들면, 채널 영역들이 절연 게이트 구조와 자기 정렬(self-aligned)되므로, 절연 게이트 구조와 소스, 드레인, 및 중간 영역들 사이의 오버랩 캐패시턴스들을 최소화한다. 절연 게이트 구조에서의 개구들은, 예를 들어, 수소 플라즈마와 같은 수소 함유 분위기에 TFT 구조를 노출시킬 때 TFT의 채널 영역들의 효과적인 수소 첨가를 허용한다. 또한 세분되었지만 긴 TFT의 채널 길이는, 예를 들어, 오프 상태에서 TFT에 흐르는 누설 전류 감소와 같은 TFT 출력 특성들을 향상시킨다. 따라서, 본 발명에 따라 제조된 TFT는, J R Ayres의 Optoelectronics 논문에 기술되어 있는, 단일 게이트 핑거(single gate finger) 하에서 채널 길이 증가(도 8a)에 따라 수소 첨가의 효과가 감소되고 채널 길이 감소(도 12)에 따라 출력 특성이 열화되는 채널 길이 의존 문제들을 피할 수 있다.
암전류(dark current)를 감소시키기 위하여, 자기 정렬된 TFT의 게이트/채널을 다수의 핑거들, 예를 들어, 각각 6㎛의 폭을 갖는 6개의 핑거들로 분할하는 것이 1994년 2월 IEE Proc Circuits Devices Systems, 제l4l권, 제1호, 페이지 27-32에 기재되어 있는 J R Ayres 등의 논문 "Photocurrents in Poly-Si TFTs"로부터 공지되어 있다. IEE Proc Circuits Devices Systems 논문의 전체 내용은 참고 문헌으로서 본원에 포함되어 있다. 이와는 반대로, 본 발명에 따라 제조된 TFT는 다핑거(multi-fingered) 게이트 구조를 갖는데, 이것은 또한 반도체막의 레이저 결정화를 위해 설계되고, 통상 IEE Proc Circuits Devices Systems 논문에 기술된 것보다 작은 폭의 다수의 핑거들을 갖는다.
단계 (d)에서 주입된 도펀트 농도는 결정 성장 단계 (c)로부터의 분리된 가열 단계에서 어닐링될 수 있다. 따라서, 주입 단계 (d)는 결정 성장 단계 (c) 이전이나 이후에 실행될 수도 있다. 그러나, 공정 단계들의 수를 감소시켜 제조 공정을 단순화하기 위하여, 결정 성장 단계 (c) 이전에 주입 단계 (d)를 실행하고, 개구들에서 및 마스킹 스트라이프들 아래에서 반도체막을 결정화할 뿐만 아니라 개구들에서 주입된 도펀트 농도를 어닐링하기 위해 단계 (c)에서 에너지 빔을 이용하는 것이 이점이 된다. 놀랍게도, 주입된 도펀트 농도의 이러한 어닐링은 주입된 도펀트 농도의 어떠한 현저한 확산 없이도 결정 성장 단계 (c) 동안에 실행될 수 있다는 것을 알았다.
주목되는 것은 공개된 유럽 특허출원 제 0422864 호로부터 공지된 것으로, 마스크 패턴(예를 들어, 포토레지스트)의 개구들을 통해 반도체막 내로 구성 요소 이온들(예, 반도체막의 실리콘 이온)을 주입하여 이 개구들에서 비결정질 영역들을 생성하고, 이어서 고체 상태 결정화에 의해 마스킹 패턴으로 마스킹된 결정 영역들로부터의 결정 성장을 통해 큰 크기의 결정 그레인들로 개구들에서의 영역들을 재결정화하도록 한다는 것이다. 이러한 공정은 많은 관점에 있어서, 결정 성장이 개구들에서 주입된 영역들로부터 마스킹 스트라이프들 아래의 덜 결정화된 영역들까지인 본 발명에 따른 공정과는 반대이다. 개구들에서의 반도체막 영역들에 주입된 도펀트의 존재는, 에너지 빔에 의해 가열된 상기 영역들에서의 결정 성장의 시작뿐 아니라, 마스킹 스트라이프들 아래의 영역들로의 상기 결정 성장의 확산을 억제하지 않는다.
마스킹막이 그리드로 패터닝된다고 하더라도, 하부 절연막은 결정 성장 단계 (c) 및 주입 단계 (d) 동안에 반도체막 상의 연속되는 막으로서 유지될 수도 있다. 그러나, 결정 성장 단계 (c) 및 주입 단계 (d) 이전에 그리드의 개구들로부터 절연막을 제거하는 것이 유리하다. 따라서, 예를 들면, 절연막이 주입 단계 (d) 동안 개구들에 존재하는 경우, 반도체막에서 원하는 깊이로 침투시키기 위해, 주입된 이온들을 위한 보다 강한 에너지가 요구되어진다. (이온 빔의 방향성 특성으로 인해) 주입된 영역들의 단부들이 마스킹 스트라이프들의 단부들과 자기 정렬되더라도, 마스킹 스트라이프의 단부 아래에서, 주입된 이온들의 측방향 산란(scattering)이 조금 있게 된다. 이 측방향 산란은 이온에너지 증가에 따라 증가한다. 그러므로, 이온 에너지를 낮게 유지하여 주입 단계 동안 개구들에서 절연막이 나타나지 않도록 하는 것이 이점이 된다. 결정 성장 단계 (c) 동안 개구들에서 반도체막 상에 절연막이 존재하는 경우, 이 개구들에서 반도체 표면이 약간 거칠어 진다는 것을 알았다. 이러한 거칠게 되는 것을 피하기 위해, 결정 성장 단계 (c) 이전에 개구들로부터 절연막을 제거하는 것이 이점이 된다. 또한, 결정 성장 단계(c) 이전에 절연막을 패터닝함으로써, 절연막의 굴절 측벽(refractive side-wall)이 각 개구의 측면들에 형성된다. 이 굴절 측벽은 마스킹 스트라이프 아래에서 반도체막을 따라 회절 피크(diffraction peak)의 확산을 신장시킬 수 있고, 더 나아가 이 영역에서 결정 성장을 촉진시킨다.
마스킹 스트라이프들은 보통 마스킹 스트라이프들에 입사된 에너지 빔의 영역에 대해 반도체막을 마스킹하도록 하는 재료 및 두께가 될 것이다. 마스킹 스트라이프들이 그에 입사된 에너지 빔을 흡수하는 재료(예를 들어, 반도체 재료)로 되는 것은 이점이 된다. 따라서, 마스킹 스트라이프들은 흡수된 에너지 빔에 의해 가열될 수도 있고 중간 절열막을 가로지르는 열 확산에 의해 하부 반도체막에서의 결정 성장을 촉진할 수도 있다. 예를 들어, 248nm의 빔 파장으로, 마스킹 스트라이프들은 흡수가 잘 되게 실리콘으로 되어 있거나, 크롬으로 되어 일부는 흡수하고 일부는 반사되도록 하거나, 알루미늄으로 되어 반사가 잘되도록 한다. 마스킹 스트라이프들은 에너지 빔을 부분적으로 부과시킬 수도 있고, 이 부분적인 투과는 흡수에 의한 하부 반도체막 영역에서의 결정 성장을 촉진시킨다. 따라서, 예를 들어, ITO(indium tin oxide)은 박막 회로를 포함하는 대면적 전자 디바이스에서 통상 이용되는 전극 재료이고, ITO의 절연 게이트 구조는 351㎚ 파장 에너지 빔의 70%를 투과시킨다.
본 발명에 따른 상기 특징들 및 기타 다른 특징들과 본 발명의 이점들이 첨부된 도면을 참조하여, 예시적으로, 이하 기술될 본 발명의 실시예들에서 상세히 설명된다.
모든 도면들은 개략적인 것이고 비례적으로 도시되어 있지 않음을 유념해야한다. 횡단면도 및 평면도의 구성 요소들의 관련 치수 및 비율은 도면에서 명료성 및 편의성을 위해 크기에 있어 확대 또는 축소되어 도시되어 있다. 동일한 참조 부호들은 일반적으로 상이한 실시예들에서 대응하거나 또는 유사한 특징들에 관해 언급하는데 이용된다.
도 1 내지 도 7은 박막 트랜지스터(TFT)와 같은 회로 소자들을 갖는 박막회로를 포함하는 대면적 전자 디바이스를 제조하는 단계를 도시한다. 이 회로 소자들은 디바이스 기판(100, 101) 상의 반도체막(1)의 분리된 섬들(이를테면, 실리콘 섬들(la 및 1b))과 더불어 형성된다. 상기 방법은 다음의 단계들을 포함한다:
(a) 기판(100, 101) 상에 반도체막(1), 절연막(2), 및 마스킹막(3)을 순차적으로 증착하는 단계(도 1 및 도 2 참조),
(b) 상기 반도체막(1) 위에 개구(31)들을 갖는 마스킹 스트라이프들(32)의 그리드(30)를 형성하기 위해 마스킹막(3)을 패터닝하는 단계(도 3 및 도 4 참조).
(c) 에너지 빔(50)을 그리드(30) 및 그 개구들(31)에 향하게 하여, 개구들(31)에서 및 마스킹 스트라이프들(32) 아래에서 반도체막(1)을 결정화하기 위하여 개구들(31)에서 빔(50)의 영역을 갖는 반도체막(1)을 가열하는 단계(도 5 참조). 마스킹 스트라이프들(32)은 그 위에 입사된 빔(50)의 영역에 대해 마스킹하기 위해 소용된다(적어도 소정 범위까지).
본 발명을 따라서, 상기 방법은, 개구들에서의 에너지 빔(50)의 회절 및 에너지 빔(50)에 의해 가열된 영역들로부터의 열 확산에 의해 각 마스킹 스트라이프(32) 아래의 채널 영역(11)의 전체 길이를 결정화하기 위해, TFT의 채널 영역들(11)이 형성되는 반도체막(1)의 영역들 위에 마스킹 스트라이프(32)들을 위치시키고 단계 (c)에서의 에너지 빔(50)의 파장(λ )보다 작은 폭(S1)을 마스킹 스트라이프들(32)간의 개구에 제공하도록 단계(b)에서 그리드(30)를 패터닝하는 단계와,
(d) 상기 마스킹 스트라이프들을 이용하여 도펀트 이온들이 주입되지 않도록 상기 반도체막의 하부 영역들을 마스킹하면서, 상기 그리드에 있는 상기 개구들에서 상기 반도체막에 하나의 도전성 유형을 특징짓는 상기 도펀트 이온들을 주입하는 단계로서, 상기 반도체막에서 상기 주입된 도펀트 이온들은 상기 박막 트랜지스터의 중간 도전 영역들과 소스 및 드레인 영역들에 대한 도펀트 농도를 결정하는 도전성 유형을 제공하는, 상기 도펀트 이온 주입 단계, 및
(e) 상기 절연막 상의 마스킹 스트라이프들의 상기 그리드의 적어도 일부를 상기 박막 트랜지스터의 절연 게이트 구조로서 보유하는 단계에 의해 특징지어진 다.
본 발명에 따른 이러한 방법은 반도체막(1)을 결정화하고 TFT구조를 형성하기 위한 단계들을 조합함으로써 제조 공정을 단순화한다. 또한, 반도체막(1)을 결정화하기 위한 방법은 그리드(30), 개구(31) 및 마스킹 스트라이프들(32)의 치수 및 재료의 적절한 선택에 의해 보다 더 효율적으로 된다. 바람직하게, 에너지 빔(50)은, 예를 들면, KrF 레이저로부터의 248nm의 파장, 또는 XeCl 레이저로부터의308㎚의 파장, 또는 XeF 레이저로부터의 351nm의 파장 등의 펄스 엑시머 레이저로부터의 자외선 파장이다. 그런 경우에, 마스킹 그리드(30)는 대략 0.3㎛ 보다 작은 폭(S1)을 갖는 각각의 개구(31) 및 대략 0.3 내지 0.7㎛ 범위의 폭(S2)을 갖는 개구들(31)간의 각각의 마스킹 스트라이프로 형성될 수도 있다. 바람직하게, 개구들(31) 간의 각각의 마스킹 스트라이프의 폭(S2)은 에너지 빔(50)의 파장 λ보다 크므로, 인접 개구들(31)로부터의 간섭 효과를 피하게 된다.
TFT들은 소위 "자기 정렬"형인 것으로, 채널 영역(11), 주입된 소스 및 드레인 영역들(12, 13), 및 중간 영역들(14)이 반도체막(1)에서 나란히 형성된다(도 6a 및 도 6b 참조). 이 TFT들의 채널 영역들(11)은 도 5의 결정 성장 공정에 의해 형성된 고이동성 다결정질 재료로 되어 있다. 단계 (a) 내지 (c)에서 마스킹 그리드(30)를 이용하는 것과 특정 치수로 하는 것은 별문제로 하고, TFT들을 형성하기 위한 공정 파라미터들은, 막 증착, 레이저 결정화, 이온 주입, 금속화, 및 수소 첨가에 관하여, J R Ayres 등이 저술한 Optoelectronics 논문에 기술되어 있는 공정파라미터들과 유사할 수도 있다. 상기 Optoelectronics 논문에 기술된 TFT들은 스트라이프들(32)로 분할되지 않는 하나의 게이트 전극을 갖는다. 그러나, 이미 언급된 바와 같이, 자기 정렬된 폴리실리콘 TFT의 게이트를 다수의 핑거(finger)들, 예를 들어, 각각 6㎛ 폭의 6개의 핑거들로 분할하는 것이, 예를 들면, J R Ayres 등이 저술한 IEE Proc Circuits Devices Systems 논문에서 공지되어 있다. 본 발명에 따라 제조된 TFT는, 반도체막의 레이저 결정화를 위해 설계되고 통상 IEE Proc Circuits Devices Systems 논문에 기술된 것보다 더 작은 폭의 다수의 핑거들(32)을 갖는 다핑거 게이트 구조를 갖는다. 이와 같이, 예를 들어, 5㎛의 전체 채널 길이를 갖는, 본 발명을 따라 제조된 TFT는 통상 자체의 게이트 핑거들로서 10개 이상의 마스킹 스트라이프들(32)을 포함할 수도 있다.
도 1 내지 도 7의 방법에 의해 제조되는 대면적 전자 디바이스는, 예를 들면, 플랫 패널 디스플레이를 포함하는데, 이 플랫 패널 디스플레이는 미국 특허출원 제 5,130,829 호에 기재되어 있는 것과 유사한 박막 셀 매트릭스를 구비하고 동일 기판(100, 101) 상에 박막 구동 회로를 집적한 것이다. 도 6a 및 도 6b의 TFT들은 이 구동 회로의 일부를 형성할 수도 있다. 대안적으로, 상기 디바이스가 대면적 영상 센서나 데이터 저장 장치 또는 메모리 디바이스를 포함할 수도 있다. 디바이스 기판(100, 101)은 통상적으로 박막 회로가 형성되는 그 상부 표면에서 전기적으로 절연된다. 기판(100, 101)은 상기 디바이스의 유리판(100)을 포함할 수도 있다. 유리판(100)은 박막 회로 구조가 제조되는 절연막(101)으로 캐핑(capped)된다. 통상, 캐핑막(101)은 약 0.5㎛ 이하의 두께를 갖는 산화실리콘으로 되어 있다.
도 1은 기판(100, 101)의 캐핑층(101) 상에 비결정질 또는 미정질 실리콘 반도체막(1)을 증착하는 것을 예시하고 있다. 비결정질 실리콘막은 공지된 방식으로 플라즈마 강화 화학 기상 증착(PECVD, plasma-enhanced chemical vapour deposition)이나 저압 화학 기상 증착(LPCVD)에 의해 증착된다. 통상적으로, 최종 실리콘막(1)은 일반적으로 α - Si:H로 공지되어 있는 수소 함유물을 갖는다. 실리콘막(1)의 두께(Z)는 약 0.1㎛ 이하, 예를 들어, 약 0.05㎛이다. 공지되어 있는 포토리소그래픽 및 에칭 공정을 이용하여, 실리콘막(1)이 개별 TFT들에 대한 섬들(1a 및 1b)과 같은 개개의 섬들로 패터닝된다. 따라서, 섬(la)은 형성된 한 TFT의 모든 채널 영역(11)들을 수용한다.
도 2는 절연막(2) 및 마스킹막(3)이 증착되는 연속적인 단계를 도시하고 있다. 막들(2, 3)에 대해 선택된 재료 및 두께는 TFT의 절연 게이트 구조를 제공하기 위해 마스킹 그리드(30)를 의도된 대로 이용하는 것과 일치한다. 일반적인 예에서, 절연막(2)은 약 0.l5㎛의 두께(z)를 갖는 산화실리콘으로 되고, 마스킹막(3)은 약 0.1㎛의 두께를 갖는 비결정질 실리콘으로 된다. 대안적으로, 스트라이프들(32)은, 예를 들어, 약 0.05㎛의 두께를 갖는 크롬과 같은 금속으로 된다.
마스킹 그리드(30)는 이제 포토리소그래픽 단계 및 에칭 단계를 이용하여 형성된다. 개구들(31)의 적은 폭(S1) 때문에, 포토리소그래피는 극자외선 파장이나 전자빔 또는 x-선 리소그래피로 실행된다. 따라서, 포토레지스트로서 또는 전자레지스트로서, 마스킹 스트라이프들(32)이 한정되는 마스킹막(3)의 영역 상에 리소그래픽 레지스트 패턴(35)이 형성된다. 이 리소그래픽 레지스트 패턴(35)이 도 3에 도시되어 있다. 리소그래픽 레지스트 패턴(35)은 이제 마스킹막(3)에서 소정의 그리드 구조를 한정하기 위한 에천트 마스크로서 이용된다. 개구들(31)의 적은 폭(Sl)을 감안하여, 이방성 에칭 공정(예를 들어, 반응성 이온 에칭)이 이용된다. 본 발명의 몇몇 실시예들에서 절연막(2)이 도 4 및 도 5의 공정 단계들을 통해 연속하는 막으로서 유지되지만, 에칭 공정은 절연막(2)의 두께에 걸쳐 통해 계속되는 것이 바람직하다.
도 4는 도펀트 이온들(40)의 빔이 박막 구조를 향하게 되는 도펀트 이온 주입 단계(d)를 도시하고 있다. n 채널 TFT의 경우에, 이 도펀트 이온들(40)은, 예를 들면, 인을 함유할 수도 있다. 마스킹 스트라이프들(32)에 입사되는 도펀트 이온들(40)이 마스킹 스트라이프들에 흡수되므로, 절연막(2) 또는 반도체막(1)의 하부 영역들 내로 스며들지 못한다. 마스킹 스트라이프들(32)의 두께가 불충분하여 도펀트 이온들(40)을 정지시키지 못하는 경우, 리소그래픽 레지스트 패턴(35)은 도4의 공정 단계 동안 주입 마스크의 일부로서 마스킹 스트라이프들(32) 상에서 계속 유지될 수도 있다. 따라서, 레지스트 패턴(34)은 도 4에서 선택적인 외형으로 점선으로 도시되어 있다. 레지스트 패턴(35)은 도 5의 결정 성장 단계(c) 이전에 제거된다. 그러나, 주입된 레지스트 패턴은 제거되기가 어려울 수 있기 때문에, 도4의 주입 단계 이전에 레지스트 패턴(35)을 제거하고 주입 마스크로서 충분히 두꺼운 마스킹 스트라이프(32)를 이용하는 것이 바람직하다. 도 4에 도시된 단계에서, 반도체막(1)은 개구(31)에서 및 마스킹 스트라이프들(32) 아래에 여전히 비결정질실리콘 재료로 되어 있다.
도 5는 본 발명에 따른 레이저 처리가 도시되어 있으며, 이 레이저 빔(50)은 반도체 재료(1)의 결정 성장 및 반도체 재료(1)에서 주입된 도펀트 이온들(40)의 어닐링(그에 따라, 활성화)을 위해 이용된다. 빔(50)은, 예를 들어, 펄스 KrF 엑시머레이저로부터 248㎚의 자외선 파장(λ)의 빔일 수도 있다. 평행광 빔(50)은 그리드(30)상의 평면 파면(plane wavefront)으로서 입사된다. 비결정질 실리콘의 마스킹 스트라이프들(32)은 이 레이저 파장을 흡수하는 반면에, 크롬으로 된 마스킹 스트라이프들(32)은 이 레이저 파장의 약 50%를 흡수하고 50%를 반사할 수 있다. 따라서, 이 마스킹 스트라이프들(32)의 영역들에서, 레이저광은 양방향 화살표(51)로 나타낸 바와 같이 흡수 및/또는 반사된다. 레이저 광(50)은 개구(31)에서 투과된다. 그러나, 이 개구들(31)의 폭(S1)이 레이저 광(50)의 파장(λ)보다 작기 때문에, 레이저 광(50)은 방사상의 원통형 파면으로서 실리콘막(1)으로 회절된다. 이 상태를 확대하여 개략적으로 도시한 것이 도 8이다.
도 8은 마스킹 스트라이프들(32) 간의 소정의 개구(31)에서 평면 파면 상의 두점 Pl 및 P2를 도시하고 있다. 호이겐스 원리에 따라, 이 평면 파면 상의 각 점은 그 점에서부터 방사상으로 확산되는 새로운 파원들로서 간주될 수 있다. 마스킹 스트라이프들 아래 영역으로의 레이저광의 회절은 소정의 개구(31)에서 각각의 점원들(point sources)로부터 이 새로운 파들의 간섭에 대한 결과로서 간주될 수 있다. 소정의 개구(31)에서 두 소스들 Pl 및 P2로부터의 간섭 패턴에서 제 1 최소치는 경로 길이 Pl 내지 P3 및 P2 내지 P3의 차(Δ)가 λ /2(파장의 절반)가 되는 막(1) 상의 점 P3에서 일어난다. 도 8에 도시된 개략적인 박막 구조 아래의 곡선Ψ 은 마스킹 스트라이프(32) 아래의 반도체막(1)의 길이를 따라 소정의 개구(31)로부터의 회절된 광 세기의 감소를 나타낸다. 도 8에서의 거리 X는 개구(31)로부터의 광의 회절 피크(peak)가 개구(31)로부터 반도체막(1)을 따라 확산되는 거리를 나타낸다. 회절된 피크는 반도체 재료에서 흡수될 때 반도체 재료를 녹이는 세기 임계치보다 높은 막(1)에서의 레이저 광 세기에 대한 것이다. 실리콘막(1)은 회절된 피크가 스며들고 흡수되는 영역에서 녹는다.
개구(31)를 넘는 회절된 피크의 각도 확산은 개구(31)의 폭(Sl)이 감소됨에 따라 그 크기가 증가한다. 그러나, 개구(31)에 의해 투과된 광의 최대 세기는 개구(31)의 폭 S1이 감소됨에 따라 감소되고, 그 한계치는 막(1)의 반도체 재료를 녹이는 세기 임계치에 의해 결정된다. 도 8은 폭(S1)이 약 0.8λ 인 거의 최적의 상태를 도시한다.
또한, 절연막(2)이 회절 파면에 대해 투과성을 가지므로 개구(31)에서 회절 피크의 확산(X)은 개구(31)에서의 절연막(2)의 측벽(22)에서 굴절에 의해 연장된다는 것이 도 8의 상태에서 유의되어야 한다. 이러한 굴절이 없을 때에, 두 점원 Pl 및 P2로부터의 간섭 패턴에서 제 1 최소치는 점 P3 대신 점 P4에서 일어날 것이다. 그러므로, 이 절연막(2)의 굴절율(예를 들어, 약 1.5)은 반도체막(1)의 길이를 따라 회절된 피크의 확산(X)을 증가시키게 된다. 따라서, 좁은 개구(31)에서의 회절 및 절연막(2)에 의한 굴절 모두 마스킹 스트라이프(32) 아래에서 거리 (X-S1)/2 위에 있는 개구(31)의 단부로부터 회절된 피크를 확산시킨다. 실제로, TFT 절연 게이트 구조를 위해 바람직한 재료들 및 막 두께, 및 회절 개구(31)에 대한 최적의 폭(S1)에 대해, 거리 (X-S1)/2는 절연막(2)의 두께(z)와 거의 동등하다는 것이 발견되었다.
실리콘막(1)에서의 열 흐름은, 약 10ns의 펄스 지속 기간으로 펄스된 빔(50)을 이용할 때, 약 0.3㎛인 열 확산 길이에 걸쳐 일어난다. 온도가 실리콘 재료에서의 용해(melt) 상태를 유지하기에 충분히 높은 상기 거리의 분수(fraction)는 약 0.1㎛이고, 이 거리는 용해 길이(x)로서 공지되어 있다. 약 10ns의 레이저 펄스에 대해, 실리콘막(1)에서의 용해 상태의 지속 기간은 100ns 정도이다. 실리콘막(1)의 두께(Z)는 용해 길이(x)보다 적다. 도 8은 인접 개구들(31)로부터의 회절된 광 피크가 스트라이프(32) 아래서 서로 만나지 못하고 거리(S3) 만큼 떨어져 있는 상태를 도시하고 있다. 그러나, 이 거리(S3)에 걸친 중간 실리콘 영역을 빠르게 결정화하기 위한 영역들(X)로부터의 충분한 열 흐름은 거리 S3이 약 두배의 용해 길이(x) 또는 그 이하일 때 여전히 일어날 수 있다. 이런 상태에서, 용해 지속 시간 동안 각 마스킹 스트라이프(32) 아래의 반도체막(1)의 전체 길이의 양호한 결정화를 하기 위하여, 두 회절 개구들(31) 사이의 마스킹 스트라이프(32)의 폭(S2)은 (X+2x-S1)보다 작은 것이 바람직하다. 도 1 내지 도 7의 특정 예에서, 회절 개구들(31)은 소스 및 드레인 영역들(12 및 13)이 형성되는 반도체막(1)의 영역들 위에 (스트라이프들(32) 사이에서) 존재하지 않는다. 이 예에서, 2x+(X-S1)/2보다 작은 폭을 갖도록 처음 및 마지막 스트라이프들(32')(중간 영역(14)과 소스(12)나 드레인 영역(13)의 사이)을 좁게 하는 것이 바람직하다.
마스킹 스트라이프들(32)이 그 위에 입사된 빔(50)의 영역을 흡수하는 반도체 재료로 되어 있을 때, 적어도 마스킹 스트라이프들(32)의 상부 부분이 빔(50)에 의해 용해될 수도 있고, 절연막(2)을 가로지르는 스트라이프들(32)로부티 반도체막(1)의 하부 영역들까지 열 확산이 있을 것이다. 절연막(2)의 두께(z)는 절연막(2)의 재료에서의 열 확산 길이 정도이다. 스트라이프들(32)로부터의 이러한 열 확산은 자체적으로 600℃ 이상까지 반도체막(1)의 하부 영역들의 온도를 상승시킬 수도 있다. 따라서, 인접 개구들(31)로부터의 회절된 광 피크들이 스트라이프들(32) 아래에서 서로 만나지 못할 수 있더라도, 스트라이프들(32) 아래의 나머지 영역으로의 열 흐름은 막(1)에서의 용해된 영역들로부터의 열 확산에 의해 일어나고, 또한 가능하게는 스트라이프들(32)의 용해된 영역들로부터의 열 확산에 의해서도 일어난다. 이 시나리오에서, 인접 개구들(31)로부터의 결정 성장은 레이저 펄스의 매우 짧은 지속 기간 동안 마스킹 스트라이프(32) 아래의 막(1)의 전체 영역을 결정화한다.
실제로, TFT용으로 통상 이용되는 재료들 및 치수들에 대해, 회절 개구들(31) 사이의 마스킹 스트라이프들(32)의 폭(S2)은, λ가 에너지 빔(50)의 파장일 때, 파장 λ 보다 크고 3λ 보다 작다는 것을 알았다.
도 5 및 도 8에서의 레이저 결정화 처리에 대한 특정 예에서, 펄스당 100 내지 300mJ.cm-1 범위로 그리드(30) 상에 입사된 레이저 에너지와 함께, 펄스 KrF 레이저로부터의 248nm의 파장이 이용될 수도 있다. 레이저 펄스 지속 기간은 10ns 정도일 수도 있다. 하나의 펄스 노출이 막(1)의 결정화를 위해 이용될 수 있거나, 또는 다수의 펄스들(예를 들어, 5 또는 10개의 펄스)에 대한 노출이 이용될 수도 있다. 막들(1, 2)에 대해 주어진 소정의 재료 및 두께에 대한 특정 예에 있어서, 마스킹 스트라이프들(32) 간의 개구들(31)의 폭(S1)은 약 0.2㎛이고, 개구들(31) 사이의 마스킹 스트라이프들(32)의 폭(S2)은 약 0.5㎛이다. 소스 및 드레인 영역들과 개구(31) 간의 처음 및 마지막 스트라이프들(32')의 폭은 약 0.3㎛이다. 이러한 레이저 처리에서의 마스킹 그리드(30)에 대한 이러한 치수들에 대해, 막(1)의 비결정질 실리콘 재료는 통상 0.1 내지 0.3㎛의 결정 그레인 크기를 갖는 다결정질실리콘 재료로 변환된다. n 채널 TFT들에서 상기 다결정질 재료를 통한 전자 전계효과 이동도는 통상적으로, 예를 들면, 50 내지 200cm2V-1s-1의 범위에 있다. 레이저 처리 역시 어닐링하고 인 이온 주입을 활성화시켜, TFT의 소스 및 드레인 영역들(12, 13) 및 TFT의 채널 영역들(11) 사이의 중간 n형 영역들(14)을 형성한다. 놀랍게도, 레이저 어닐링 처리 동안 열 확산에 의한 주입된 도펀트의 이동은 매우적다. 대부분의 예에서, 도펀트 확산은 상기 처리에서 검출될 수 없는 것 같다.
도 6a 및 도 6b는 금속화막 패턴이 제공되어 소스 및 드레인 영역들(12, 13)에 대한 전극 접속들을 형성하기 위해 제공되는 단계에 대한 두 가지의 대안적인 형태들을 도시한다. 이 금속화 패턴의 일부 역시, 예를 들면, TFT의 게이트 전극(32)에 대해 기판(100, 101) 상에 상호 접속을 형성한다. 도 6a에 도시된 형태에서, 금속화 패턴(62, 63)은 TFT의 게이트 전극들을 형성하는 그리드 패턴(32)에 대해 선택적으로 에칭될 수 있는 금속으로 되어 있다. 따라서, 예를 들어, 게이트 패턴(32)이 실리콘이나 크롬으로 될 때, 소스 및 드레인과 상호 접속 금속화 패턴(62, 63)은 알루미늄으로 된다. 도 6b는 소스 및 드레인과 상호 접속 금속화 패턴(64, 65)이 절연막 패턴(66)에 있는 윈도우들에서 TFT 구조와 접촉하는 변형된 구조를 도시한다. 이런 경우에, 도 5의 레이저 처리 후에, 절연막이 기판(100, 101) 상의 박막 구조 상에 증착된다. 그 다음에 접촉 윈도우들이 막(66)에서 에칭되고, 그 후에 금속화막이 증착된다. 다음으로, 금속화막이 원하는 전극 및 상호 접속 패턴(64, 65)으로 에칭함으로써 패터닝된다. 이 경우에, 그리드(32) 및 상호 접속 패턴(64, 65)은 동일한 재료(예를 들면, 알루미늄)로 된다. 도 7은 실리콘 섬들(1a, 1b) 위와 주위에 금속화(32, 64, 65)의 최종 레이아웃 패턴을 도시한다.
이런 방식으로 제조된 TFT 구조들은 결정화된 실리콘 섬들(1a, 1b 등)에서 그레인 경계를 패시베이트(passivate)하기 위하여 공지된 방식으로 수소가 첨가된다. 수소 첨가는, J R Ayres 등이 저술한 Optoelectronics 및 IEE Proc Circuits, Devices, Systems 논문들에 기술되어 있는 바와 같이 350℃에서 디바이스들을 수소 플라즈마에 노출시킴으로써 이루어진다. 대안적으로는, 수소 첨가는 수소 분위기에서 구워짐으로써(baking) 행하여진다. 게이트 구조(32)에서의 개구들(31)은 TFT의 모든 채널 영역들(11) 내에 그리고 모든 채널 영역들(11)을 통해 수소가 침투하는 것을 돕는다.
다수의 변형예들 및 수정예들이 본 발명의 범위 내에서 가능하다는 것이 명백할 것이다. 도 1 내지 도 7의 방법에서, 마스킹 그리드(30)의 패턴은 도 7에서 도시된 바와 같은 최종 TFT의 절연 게이트 패턴의 패턴과 동일할 수도 있다. 이 경우에, 마스킹 스트라이프들(32)의 전체 그리드(30)는 TFT의 절연 게이트 구조로서 절연막(2)상에서 계속 유지된다. 도 9 및 도 10은 그리드(30)가 도 4의 주입 단계 및 도 5의 레이저 처리 단계 동안 기판(100, 101)상의 박막 구조 상에 있는 대면적 마스크의 일부인 변형예를 도시한다.
도 9 및 도 10의 상기 예에서, 박막 구조 및 기판(100, 101)의 전체 상부면은 TFT의 중간 영역들(14)에 대응하는 개구들(31) 및 TFT의 소스 및 드레인 영역들(12. 13)에 대응되는 개구들(31')을 제외하고 마스킹막(30)으로 덮인다. 도 4의 이온 주입 단계 동안 상기 대면적 마스크는 접지에 접속된다. 이 배열의 이점은, 개구들(31)의 바깥쪽 영역들에서의 밤버드(bombarding) 이온들(40)이 절연 기판(100, 101) 상의 박막 구조에 대한 정전기적 손상의 어떤 위험도 없이 접지로 안전하게 방전될 수 있다는 것이다. 실리콘막(1)이 개구들(31)에서 노출되는 것을 제외하고, 도 9 및 도 10의 대면적 마스크(30) 역시 도 5의 단계에서 레이저 빔(50)에 대한 노출로부터 기판(100, 101) 상의 박막 구조를 보호하는데 소용된다.
도 9 및 도 10의 대면적 마스크에서 소스 및 드레인 개구들(31')은 중간 개구들(31)보다 더 넓다. 즉, 빔(50)의 파장보다 넓다. 이 경우(도 4 내지 도 7 참조)에, 처음 및 마지막 스트라이프들(32')은 소스 및 드레인 영역들(12, 13)에 인접한 막(1)의 하부 영역들의 결정화를 보장하기 위해서는 스트라이프들(32)보다 좁아야 한다. 그러나, 도 9 및 도 10의 대면적 마스크에서의 개구들(31')은 마스킹 스트라이프들(32)간의 개구들(31)과 동일하게 좁은 폭(S1)이고, 이 경우에 처음 및 마지막 스트라이프들(32')은 개구들(31)간의 스트라이프들(32)과 동일한 폭(S2)이다. 이 경우에, 소스 및 드레인 영역들(12, 13)에 인접한 막(1)의 하부 영역들의 결정화는 열 확산 및 개구들(31, 31')에서의 회절에 의해 보장된다. 이 경우에, 실리콘 섬들(1a, 1b)의 소스 및 드레인 단부들을 덮는 대면적 마스크(31)의 영역들을 제거한 후에, 제 2 도펀트 이온 주입 단계 및 연속되는 어닐링 단계가 소스 및 드레인 금속화 패턴(64, 65)과의 접촉을 위해 충분히 넓은 소스 및 드레인 영역들을 제공하도록 실행될 수 있다.
도 1 내지 도 10을 참조하여 지금까지 기술된 실시예들에서, 실리콘막(1)의 채널 영역들(11)은 마스킹 스트라이프들(32) 상에 입사된 레이저 빔(50)의 영역에 대해 마스크되었다. 예를 들면, 실리콘, 크롬, 또는 알루미늄으로 된 이러한 스트라이프들(32)은 레이저 빔(50)을 모두 투과시키지 않았다. 그러나, 본 발명은 또한, 예를 들어, ITO의 스트라이프들(32) 및 보다 큰 파장의 빔(50)을 사용할 때 스트라이프들(32)이 빔(50)을 부분적으로 투과시키는 상태에서 이점으로 이용될 수도 있다. 개구들(31)에서의 광 회절 및 막(1)에서의 열 확산은 직접 입사되는 빔(50)의 세기가 부분적으로만 투과되는 스트라이프들(32)에 의해 감소되는 스트라이프들(32) 아래에 있는 이 막 영역들의 결정화에 도움을 줄 수 있다.
지금까지 기술된 실시예들에서, 기판(100, 101)은 유리판(100)을 포함한다. 그러나, 본 발명은 폴리머 재료의 기판들을 이용할 수도 있다. 이 경우에, 레이저 빔(50)으로부터 폴리머 기판(100)을 마스킹하기 위해, 두 개의 두꺼운 캐핑 절연층들(101) 사이에 마스킹막(예를 들어, 비결정질 실리콘)을 샌드위치시키는 것이 유리하다.
본 명세서에 기재된 설명으로부터, 다른 수정예들 및 변형예들이 당업자들에게 명백할 것이다. 이러한 수정예들 및 변형예들은, 이 기술분야에 이미 공지되어 있고 본 명세서에 이미 기술된 특징들 대신 또는 이 특징들에 부가하여 이용될 수도 있는 동등한 특징들 및 기타 다른 특징들을 포함할 수도 있다. 특허청구범위가 특징들의 특정 조합으로 본 출원에서 공식화되었지만, 본 특허출원의 기재 범위는 그 범위가 소정의 청구범위에서 현재 청구된 바와 같은 동일한 발명에 관한 것이든 아니든, 또한 그 범위가 본 발명과 동일한 기술적 문제점들 전부 또는 일부를 완화시키든 아니든, 명시적으로 또는 묵시적으로 본 명세서에 기재된 일부 및 모든 신규 특징이나 특징들의 소정의 신규 조합, 및 특징의 소정의 일반화를 포함한다는 것이 이해되어야 한다. 이에 의하여 본 출원인은 새로운 청구범위가 본원이나 본원에서 파생된 추가적인 출원의 절차 진행 동안 그러한 특징들 및/또는 그러한 특징들의 조합으로 공식화된다는 것을 공표하는 바이다.
본 발명의 전자 디바이스 제조 방법을 통해 반도체막의 결정화 공정을 보다 효율적으로 할 수 있고 박막 트랜지스터를 형성하기 위한 추가적인 제조 단계들의 수를 감소시킬 수 있다.
도 1 내지 도 6a 및 도 6b는 본 발명에 따른 방법에 의한 제조에 있어서의 연속되는 단계들에서의 전자 디바이스 구조의 일부를 도시하는 횡단면도들이고, 특히 도 6a 및 도 6b는 상기 방법으로 제조된 TFT의 소스 및 드레인을 위한 금속화 패턴의 또다른 형태를 도시하는 도면.
도 7은 TFT의 반도체 섬 패턴, 소스 및 드레인 금속화 패턴, 및 마스킹 그리드 절연 게이트 패턴을 도시하고 있는 도 6a 및 도 6b의 박막 디바이스 구조의 일부를 도시하는 평면도.
도 8은 도 5의 레이저 어닐링 단계의 개략 확대도.
도 9 및 도 10은 각각 본 발명에 따라 이용될 수도 있는 변형된 마스킹 그리드 패턴을 나타내는 것으로, 도 4 및 도 5의 단계에서의 박막 구조를 도시하는 평면도 및 횡단면도.
<도면의 주요 부분에 대한 부호 설명>
1 : 반도체막 2 : 절연막
3: 마스킹막 11 : 채널 영역
14 : 중간 도전 영역 30 : 그리드
31 :개구 32 : 마스킹 스트라이프
50 : 에너지 빔 100, 101 : 기판
Claims (10)
- 박막 트랜지스터를 포함하는 전자 디바이스를 제조하는 방법에 있어서:(a) 기판 상에 반도체막, 절연막 및 마스킹막을 순차적으로 증착하는 단계,(b) 상기 마스킹막을 패터닝하여 상기 반도체막 위에 개구들을 갖는 마스킹스트라이프들의 그리드를 형성하는 단계,(c) 에너지 빔을 상기 그리드 및 그 개구들에 향하게 하여 상기 개구들에서 상기 에너지 빔의 영역을 갖는 상기 반도체막을 가열해서, 상기 개구들에서 및 상기 마스킹 스트라이프들 아래에서 상기 반도체막을 결정화하는 단계를 포함하고,상기 방법은, 상기 개구들에서의 상기 에너지 빔의 회절 및 상기 에너지 빔에 의해 가열된 영역들로부터의 열 확산에 의해 각 마스킹 스트라이프 아래의 채널영역을 결정화하기 위해, 상기 박막 트랜지스터의 상기 채널 영역들이 형성되는 상기 반도체막의 영역들 위에 상기 마스킹 스트라이프들을 위치시키고 상기 단계(c)의 상기 에너지 빔의 파장보다 작은 폭을 상기 마스킹 스트라이프들 간의 각각의 개구에 제공하도록 상기 단계(b)에서 상기 그리드를 패터닝하는 것을 특징으로 하며,(d) 상기 마스킹 스트라이프들을 이용하여 도펀트 이온들이 주입되지 않도록 상기 반도체막의 하부 영역들을 마스킹하면서, 상기 그리드에 있는 상기 개구들에서 상기 반도체막에 하나의 도전성 유형을 특징짓는 상기 도펀트 이온들을 주입하는 단계로서, 상기 반도체막에서 상기 주입된 도펀트 이온들은 상기 박막 트랜지스터의 중간 도전 영역들과 소스 및 드레인 영역들에 대한 도펀트 농도를 결정하는 도전성 유형을 제공하는, 상기 도펀트 이온 주입 단계, 및(e) 상기 절연막 상의 마스킹 스트라이프들의 상기 그리드의 적어도 일부를 상기 박막 트랜지스터의 절연 게이트 구조로서 보유하는 단계를 포함하는 것을 특징으로 하는, 전자 디바이스 제조 방법.
- 제 1 항에 있어서,상기 주입 단계(d)는 상기 결정 성장 단계(c) 이전에 실행되고, 상기 에너지빔은 상기 개구들에서 및 상기 마스킹 스트라이프들 아래에서 상기 반도체막을 결정화할 뿐만 아니라 상기 개구들에서 상기 주입된 도펀트 농도를 어닐링하기 위해 소용되는 것을 특징으로 하는, 전자 디바이스 제조 방법.
- 제 2 항에 있어서,상기 그리드는 리소그래픽 레지스터 패턴과 함께 포토리소그래픽 및 에칭 단계들을 이용하여 상기 마스킹 스트라이프들의 영역들 상에 형성되고, 상기 리소그래픽 레지스트 패턴은 상기 단계(d) 동안에 상기 주입 마스크의 일부로서 상기 마스킹 스트라이프들 상에 존재하고, 상기 리소그래픽 레지스트 패턴은 상기 결정 성장 단계(c) 이전에 제거되는 것을 특징으로, 하는 전자 디바이스 제조 방법.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 절연막은 상기 결정 성장 단계(c) 및 주입 단계(d) 이전에 상기 그리드의 개구들로부터 제거되는 것을 특징으로 하는, 전자 디바이스 제조 방법.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 단계(b)에서 상기 개구들 간의 각각의 마스킹 스트라이프는 λ보다 크고 3λ 보다 작은 폭으로 형성(여기서, λ 는 상기 단계(c)에서 상기 에너지 빔의 파장)되는 것을 특징으로 하는, 전자 디바이스 제조 방법.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 마스킹 스트라이프들은 그 위에 입사된 상기 에너지 빔을 흡수하는 반도체 재료를 포함하는 것을 특징으로 하는, 전자 디바이스 제조 방법.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 마스킹 스트라이프들은 그 위에 입사된 상기 에너지 빔을 적어도 부분적으로 반사하는 금속으로 되는 것을 특징으로 하는, 전자 디바이스 제조 방법.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 결정 성장 단계(c) 및 주입 단계(d) 이후에 수소 첨가(hydrogenation) 공정이 실행되어, 상기 그리드의 개구들을 통해 상기 반도체막의 상기 채널 영역들에 수소가 도입되는 것을 특징으로 하는, 전자 디바이스 제조 방법.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 마스킹막을 증착하기 전에 상기 반도체막이 분리된 반도체 섬들(islands)로 패터닝되고, 상기 섬들 중 하나는 상기 박막 트랜지스터의 모든 채널 영역들을 수용하는 것을 특징으로 하는, 전자 디바이스 제조 방법.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 에너지 빔은 엑시머 레이저로부터의 자외선 파장의 에너지 빔이고,상기 그리드는 상기 단계(b)에서 각각의 개구가 0.3㎛ 보다 작은 폭을 갖도록 형성되고 상기 개구들 간의 각각의 마스킹 스트라이프는 0.3㎛ 내지 0.7㎛ 범위의 폭을 갖는 것을 특징으로 하는, 전자 디바이스 제조 방법.
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