KR20110126081A - 표시장치 - Google Patents

표시장치 Download PDF

Info

Publication number
KR20110126081A
KR20110126081A KR1020110102467A KR20110102467A KR20110126081A KR 20110126081 A KR20110126081 A KR 20110126081A KR 1020110102467 A KR1020110102467 A KR 1020110102467A KR 20110102467 A KR20110102467 A KR 20110102467A KR 20110126081 A KR20110126081 A KR 20110126081A
Authority
KR
South Korea
Prior art keywords
film
anode
external connection
cathode
line
Prior art date
Application number
KR1020110102467A
Other languages
English (en)
Other versions
KR101186918B1 (ko
Inventor
히사시 오타니
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Publication of KR20110126081A publication Critical patent/KR20110126081A/ko
Application granted granted Critical
Publication of KR101186918B1 publication Critical patent/KR101186918B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10KORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00Organic light-emitting devices
    • H10K50/80Constructional details
    • H10K50/84Passivation; Containers; Encapsulations
    • H10K50/842Containers
    • H10K50/8423Metallic sealing arrangements
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10KORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10OLED displays
    • H10K59/12Active-matrix OLED [AMOLED] displays
    • H10K59/131Interconnections, e.g. wiring lines or terminals
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10KORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10OLED displays
    • H10K59/17Passive-matrix OLED displays
    • H10K59/179Interconnections, e.g. wiring lines or terminals
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10KORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K77/00Constructional details of devices covered by this subclass and not covered by groups H10K10/80, H10K30/80, H10K50/80 or H10K59/80
    • H10K77/10Substrates, e.g. flexible substrates
    • H10K77/111Flexible substrates
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/18Printed circuits structurally associated with non-printed electric components
    • H05K1/189Printed circuits structurally associated with non-printed electric components characterised by the use of a flexible or folded printed circuit
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10007Types of components
    • H05K2201/10128Display
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10KORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00Organic light-emitting devices
    • H10K50/80Constructional details
    • H10K50/84Passivation; Containers; Encapsulations
    • H10K50/841Self-supporting sealing arrangements
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02EREDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00Energy generation through renewable energy sources
    • Y02E10/50Photovoltaic [PV] energy
    • Y02E10/549Organic PV cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

본 발명은 애노드선 또는 캐소드선의 전압강하를 방지할 뿐만 아니라 좁은 프레임을 실현할 수 있는 구조를 갖는 표시장치를 제공한다. 본 발명에 따르면, 종래 프레임 영역에서 큰 면적을 차지하고 있던 리드 배선을 FPC와, 밀봉 캔과, 대향 기판 위에 형성된 도전막과 같은 외부 배선으로 대체함으로써 좁은 프레임이 달성되고, 리드 배선의 전압강하가 억제될 수 있다.

Description

표시장치{DISPLAY DEVICE}
본 발명은 표시장치에 관한 것으로, 특히 박막 반도체소자로 구성된 표시장치에 관한 것이다.
FPD(Flat Panel Display)라고 불리는 박형의 표시장치는 모바일 기기 등의 휴대형 전자기기용의 디스플레이로서 더욱 널리 사용되고 있다. 특히, 유기 물질을 포함하는 층에 전류가 흐르면 발광하는 전계발광소자를 이용한 디스플레이는 자체발광, 저소비전력, 고속응답성 등 유리한 점이 많기 때문에 실용화가 추진되고 있다.
휴대용으로 설계된 전자기기의 디스플레이에는, 낮은 전력소비, 경량, 박형화, 소형화 및 좁은 프레임과 같은 여러 특성이 요구되고 있다. 좁은 프레임을 실현한다는 것은, 전체 표시 면적에서 표시부가 차지하는 비율을 증가시키는 것을 의미한다. 좁은 프레임으로써, 표시부의 면적을 바꾸지 않으면서 디스플레이가 더욱 소형화될 수 있고, 디스플레이의 크기를 바꾸지 않으면서 표시부의 면적이 증가될 수 있다.
상기 설명한 것과 같이 좁은 프레임에 의해, 표시부의 면적을 바꾸지 않으면서도, 보다 들고 다니기 쉽고 보다 스마트하며 스타일이 좋은 모바일 기기를 제조할 수 있다. 또한, 좁은 프레임을 실현한 설계에 의해 디스플레이 및 표시부의 면적이 변화되지 않는다면, 남은 프레임 부분에 여러 가지 기능을 갖는 회로가 설치될 수 있으므로, 부가가치가 더 높은 제품이 제공될 수 있다. 따라서, 보다 사용자의 요구를 만족시키는 기호성이 높은 상품이 제공될 수 있다. 전술한 이유를 고려하여, 디스플레이의 좁은 프레임을 실현하기 위한 연구가 여러 가지 관점으로부터 수행되고 있다.(특허문헌 1 참조).
[특허문헌 1] 특개평11-288001호 공보
첨부한 도면에 따라 아래의 상세한 설명을 읽으면, 본 발명의 이들 및 다른 목적, 특징 및 장점은 더욱 명백해진다.
이와 같은 방식으로, 좁은 프레임을 달성하기 위하여 여러 가지 방법이 시도되고 있다. 전계발광소자를 이용한 표시장치에서는, 프레임 영역을 가장 많이 점유하고 있는 것이 리드 배선이다.
화소부에는 복수의 애노드선 또는 복수의 캐소드선이 스트라이프 형상으로 배치되어 있고, 이들에는 일정한 전압이 공급된다. 전체 패널에서 균일한 표시를 얻기 위하여, 모든 애노드선 또는 캐소드선은 동일한 전압을 유지할 것이 요구되고 있다. 애노드선 또는 캐소드선의 일단에 전압이 공급될 경우, 그들에 접속된 화소가 전류를 소비하기 때문에 전압강하가 발생하고, 이에 따라, 타단은 공급된 전압보다 더 낮은 전압을 가진다. 이 전압강하가 지나치게 크면 디스플레이도 영향을 받게 된다. 그러므로, 주로 애노드선 및 캐소드선의 양단에 전압이 공급된다. OLED(Organic Light Emitting Diode : 유기 발광 다이오드)의 전극의 애노드측 또는 캐소드측에 연결되어 발광을 위한 전류를 공급하는 배선은 본 명세서에서 애노드선 또는 캐소드선으로 부르기로 함을 유의해야 한다.
그 다음, 전압은 패널 외부 또는 내부의 전원 회로로부터 공급된다. 패널 외부로부터 공급된 전압은 외부 접속부로부터 배선을 통해 애노드선 또는 캐소드선의 양단에 공급된다. 외부 접속부로부터 애노드선 또는 캐소드선의 양단에 전압을 인도하는 배선을 리드 배선이라고 한다. 표시부는 고해상도와 고개구율화를 달성하기 위하여 여분의 배선을 위한 여분의 공간을 가지고 있지 않으므로, 리드 배선은 표시부의 외부에 있는 프레임 영역에 형성된다.
그러나, 전술한 전압강하는 화소에 의해 소비되는 전류에 의해 발생하지만, 상기 전압강하는 배선 저항에 의해서도 발생한다. 배선은 가늘어질수록 저항값이 커지므로, 미세한 배선 패턴을 갖도록 요구되는 표시장치에서는 큰 문제가 된다. 특히, 긴 거리를 인도해야 하는 리드 배선은 굵고 저항이 낮을 것이 요구되고 있다. 특히, 전계발광 디스플레이에서는, 화소에 의한 전류 소비로 인한 전압강하의 큰 영향을 보충하기 위하여, 액정 디스플레이에 비해 리드 배선이 더 굵을 것이 요구되고 있다. 결과적으로, 전계발광 디스플레이에는 넓은 액자면적이 필요하게 된다.
이와 같이, 리드 배선에 공급되는 전압의 전압강하를 막기 위해서는 굵고 단면적이 큰 리드 배선을 형성할 필요가 있고, 이것이 더 좁은 프레임을 형성하는데 방해가 된다. 이것은 특히 소형의 디스플레이에서는 큰 문제로 되고 있다. 예를 들어, 휴대전화 사이즈의 표시 영역을 갖는 패널은 한 쪽에 2mm, 양쪽에 설치되면 4mm로 되는 리드 배선부를 가진다. 더구나, 레이아웃 때문에 한 쪽에 2mm 미만인 것이 사용될 수 있더라도, 전압강하의 방지를 고려하면, 리드 배선부는 좀 더 넓을 것이 실제로 요구되고 있다.
이상의 문제를 감안하여, 본 발명은 좁은 프레임을 실현할 뿐만 아니라 리드 배선의 전압강하를 방지하기 위한 구조를 갖는 표시장치를 제공한다.
본 발명에 따르면, 종래에 프레임 영역에서 큰 면적을 차지하였던 리드 배선을 외부에 설치함으로써, 더 좁은 프레임과, 리드 배선의 전압강하의 억제가 실현된다.
본 발명의 구성의 하나는, 기판이 화소부와, 상기 화소부에 스트라이프 형상으로 형성된 복수의 애노드선 또는 캐소드선과, 상기 화소부를 사이에 끼워 형성된 복수의 외부 접속부를 갖는 것이다. 상기 외부 접속부는 상기 애노드선 또는 상기 캐소드선의 양단에 구비되고, 상기 애노드선 또는 상기 캐소드선은 각각 더 가까운 외부 접속부에 접속되어 있다.
본 발명의 다른 구성은, 기판이 화소부와, 상기 화소부에 스트라이프 형상으로 형성된 복수의 애노드선 또는 캐소드선과, 상기 애노드선 또는 캐소드선의 일단에 모두 접속된 제1배선과, 상기 애노드선 또는 캐소드선의 타단에 모두 접속된 제2배선과, 상기 화소부를 사이에 끼워 형성된 복수의 외부 접속부를 갖는 것이다. 상기 외부 접속부는 상기 애노드선 또는 상기 캐소드선의 양단에 구비되고, 상기 제1배선과 제2배선은 각각 더 가까운 외부 접속부에 접속되어 있다.
전술한 구성에 따른 본 발명의 또 다른 구성은, 상기 외부 접속부가 FPC로 대표되는 플렉시블 배선 기판에 부착되어 있는 것이다.
전술한 구성에 따른 본 발명의 또 다른 구성은, 상기 플렉시블 배선 기판이 한 장 구비되어 있는 것이다.
전술한 구성에 따른 본 발명의 또 다른 구성은, 상기 플렉시블 배선 기판이 접속된 외부 접속부에 따라 상이하다는 것이다.
전술한 구성에 따른 본 발명의 또 다른 구성은, 상기 플렉시블 배선 기판이 상기 애노드선 또는 상기 캐소드선의 일단과 타단서 별도로 형성되어 있는 것이다.
이와 같이, 리드 배선을 외부에 구비하고 상기 외부 접속부로부터 전압을 공급함으로써, 적어도 기판상의 외부 접속부가 형성되어 있지 않은 영역은 좁아질 수 있다. 이에 따라, 디스플레이 면적의 감소될 수 있고, 디스플레이가 증가될 수 있으며, 다양한 기능을 갖는 회로 등을 실장함으로써 부가가치가 증가될 수 있다.
본 발명의 구성의 하나는, 기판이 화소부와, 상기 화소부에 스트라이프 형상으로 형성된 복수의 애노드선 또는 캐소드선과, 상기 화소부를 밀봉하는 도전성 밀봉 캔을 가지며, 상기 애노드선 또는 상기 캐소드선은 상기 밀봉 캔과 전기적으로 접속되어 있는 것이다.
본 발명의 또 다른 구성은, 기판이 화소부와, 상기 화소부에 스트라이프 형상으로 형성된 복수의 애노드선 또는 캐소드선과, 상기 화소부를 밀봉하는 도전성 밀봉 캔을 가지는 것이다. 상기 애노드선 또는 상기 캐소드선의 양단은 상기 밀봉 캔과 전기적으로 접속되어 있다.
본 발명의 또 다른 구성은, 기판이 화소부와, 상기 화소부에 스트라이프 형상으로 형성된 복수의 애노드선 또는 캐소드선과, 상기 애노드선 또는 캐소드선의 일단에 모두 접속된 제1배선과, 상기 애노드선 또는 캐소드선의 타단에 모두 접속된 제2배선과, 상기 화소부를 밀봉하는 도전성 밀봉 캔을 가지는 것이다. 상기 제1배선과 상기 제2배선은 상기 밀봉 캔과 전기적으로 접속되어 있다.
이와 같이, 전압을 공급하는 리드 배선을 없애고, 밀봉을 위한 밀봉 캔을 이용함으로써, 적어도 종래에 리드 배선이 형성되어 있는 영역이 좁아질 수 있다. 이에 따라, 디스플레이 면적이 감소될 수 있고, 디스플레이는 증가될 수 있으며, 다양한 기능을 갖는 회로 등을 실장함으로써 부가가치가 증가될 수 있다. 또한, 외부 접속부 및 플렉시블 배선 기판(FPC 등)을 통하여 애노드선 또는 캐소드선에 전압을 공급할 필요가 없으므로 핀 수가 감소될 수 있다.
본 발명의 구성을 적용함으로써, 종래에 리드 배선이 차지하고 있었던 프레임 영역의 일부가 표시영역으로서 사용될 수 있으며, 이것은 더 좁은 프레임을 실현하게 한다. 또한, 배선 저항도 감소될 수 있으며, 이것은 전압강하의 악영향을 감소하여 표시품질을 향상시킨다. 전술한 효과에 의하면, 보다 사용자의 요구를 충족시키며 높은 부가가치를 갖는 표시장치가 제공될 수 있다.
본 발명의 구성을 적용함으로써, 종래 리드 배선이 차지하고 있었던 액자영역의 일부를 표시영역으로 할 수 있게 되어, 결과적으로 좁은 프레임을 실현한다. 또한, 배선 저항도 감소하는 것이 가능해지기 때문에, 전압강하에 의한 영향도 발생하기 어려워져서 표시 품질이 향상된다. 이들 효과에 의해, 보다 사용자의 요구를 충족시키는 부가가치가 높은 표시장치를 제공할 수 있게 된다.
도 1a 내지 1c는 실시의 형태 1을 나타내는 도면이고,
도 2a 및 2b는 실시의 형태 1을 나타내는 도면이고,
도 3a 내지 3c는 실시의 형태 2를 나타내는 도면이고,
도 4a 및 4b는 실시의 형태 2를 나타내는 도면이고,
도 5a 및 5b는 실시의 형태 2를 나타내는 도면이고,
도 6a 및 6b는 실시의 형태 3을 나타내는 도면이고,
도 7a 내지 7d는 실시의 형태 4를 나타내는 도면이고,
도 8a 내지 8d는 실시예 1의 공정을 나타내는 도면이고,
도 9a 및 9b는 실시예 1의 공정을 나타내는 도면이고,
도 10a 내지 10d는 본 발명을 이용한 전자기기의 도면이고,
도 11은 종래의 리드 배선을 나타낸 도면이고,
도 12a 내지 12c는 실시의 형태 1을 나타내는 도면이고,
도 13a 및 13b는 실시의 형태 1을 나타내는 도면이고,
도 14는 실시의 형태 1을 나타내는 도면이고,
도 15a 및 15b는 실시의 형태 3을 나타내는 도면이다.
(실시의 형태 1)
본 실시의 형태에서는 리드 배선을 플렉시블 배선 기판으로 대체한 예에 대해 도 1a 내지 1c를 참조하면서 설명한다.
우선, 종래의 구조에 대해서 도 11을 참조하여 설명한다. 도면번호 100은 기판을 나타내고, 101은 대향(밀봉) 기판, 102는 표시부, 103은 외부 접속부, 105는 구동 회로부, 500은 리드 배선을 나타낸다. 이와 같이, 종래의 구성에서는 리드 배선(500)으로 인해 표시부(102)가 기판에 비해서 상당히 작다.
도 1a는 본 발명을 이용한 전계발광 디스플레이에 사용되는 패널을 도시한 것이다. 기판(100) 위에 형성된 전계발광소자를 대향 기판(101)으로 밀봉함으로써 표시부(102)가 형성되어 있다. 도면번호 103 및 104는 외부 접속부를 나타내고, 105는 구동 회로부를 나타낸다. 애노드선 또는 캐소드선은 표시부(102)에 형성되어 있고, 그들의 단부는 외부 접속부 103 및 104에 구비되어 있다.
패널의 대향하는 2개의 단부(애노드선 또는 캐소드 선의 단부에 가까운 쪽)에 외부 접속부를 설치하여 더 가까운 외부 접속부로부터 전압을 공급함으로써, 종래와 비교하여 표시부가 증가되더라도 큰 전압강하가 발생하지 않는다. 이에 따라, 고품질의 표시가 얻어질 수 있다.
도 1b 및 1c는 외부 접속부 103 및 104에 접속된 배선의 예를 도시한 것이다. 본 실시의 형태에서는, 플렉시블 배선 기판(106)(FPC 등)이 일 예로 접속을 위해 사용되고 있다.
도 1b는 상면 발광의 경우를 도시한 것으로, 플렉시블 배선 기판(106)은 기판의 뒤쪽을 통해 외부 접속부(104)에 접속되어 있다. 이 구성에서는, 외부 접속부 103 및 104에 접속된 플렉시블 배선 기판(106)이 1장만 요구된다. 도 1c는 바닥면 발광의 예를 도시한 것이다.
외부 접속부 103 및 104는 상이한 방법으로 형성될 수도 있으며, 외부 접속부 103 및 104가 스트라이프 형상으로 형성된 애노드선 또는 캐소드선의 양단에 접속되기만 하면, 도 2a에 도시한 것과 같이 외부 접속부 200 및 201이 형성될 수도 있고, 도 2b에 도시한 것과 같이 2개의(202 및 203) 배선(이 경우 플렉시블 배선 기판)이 외부 접속부와 접속될 수도 있음에 유의해야 한다. 이 경우, 플렉시블 배선 기판 202 및 203이 모두 표시부(102)와 겹치지 않으면, 양면 발광이 사용될 수도 있다.
*FPC 대신에 도 12a 내지 12c에 도시된 것과 같이 도전성 리본 2001 및 2003이 사용될 수도 있음에 유의해야 한다. 이 경우, 애노드선 또는 캐소드선의 일단에는 도시된 것과 같은 FPC 2002 및 2006으로부터 전압이 공급되는 반면, 애노드선 또는 캐소드선의 타단에는 도전성 리본 2001 및 2003을 통해 전압이 공급된다. 다른 방안으로서, 도 14에 도시한 것과 같이, 외부 접속부 2009와 도전성 리본 2002이 추가적으로 구비되어, 도전성 리본 2000, 2001 및 2002로부터의 전압을 애노드선 또는 캐소드선의 양단에 공급할 수도 있다.
도 12a 및 12b의 도전성 리본 2001은, 도 1a 내지 1c의 외부 접속부 103 및 104에 상응하는 외부 접속부 2007와, 도전율을 떨어뜨리지 않는 땜납 또는 도전성 접착제로써 적절하게 부착된다. 도 12a는 도 1b에 상응하며, 위로 발광하는 구성인 경우에 리드 배선을 도전성 리본 2001로 대체한 경우의 도면을 도시한 것이다. 도 12b는 도 1c에 상응하며, 아래로 발광하는 구성인 경우에 리드 배선을 도전성 리본 2001로 대체한 경우의 도면을 도시한 것이다. 도 12c는, 도 2b의 외부 접속부 201에 상응하는 외부 접속부 2008가 도전성 리본 2003과 전기적으로 접촉하여 애노드선 또는 캐소드선의 일단에 전압을 공급하는 도 2b에 상응한다.
도전성 리본 2001으로서, 접착면에 미리 접착제가 도포되어 있는 상업용 도전성 테이프 등도 마찬가지로 사용될 수 있다.
도 13a 및 13b는 FPC 대신에 도전성 전선(2004)을 이용한 예를 도시한 것이다. 이 경우, 도 12a 내지 12c와 마찬가지로, 애노드선 또는 캐소드선의 일단에는 FPC 2000으로부터 전압이 공급되는 반면, 그 타단에는 도전성 전선(2004)을 통해 전압이 공급될 수도 있다. 그렇지 않으면, 도 14에 도시한 것과 같이, 외부 접속부와 도전성 전선이 추가적으로 구비되어, 비록 도시되지는 않았지만, 도전성 전선으로부터의 전압을 애노드선 또는 캐소드선의 양단에 공급할 수도 있다.
도전성 전선(2004)은, 도 1a 내지 1c의 외부 접속부 103 및 104에 상응하는 외부 접속부 2005와, 땜납 등으로 적절하게 부착될 수도 있다. 도 13a는 도 1b에 상응하며, 위로 발광하는 구성인 경우에 리드 배선을 도전성 전선(2004)으로 대체한 경우를 도시한 것이다. 도 13b는 도 1c에 상응하며, 아래로 발광하는 구성인 경우에 리드 배선을 도전성 전선(2004)으로 대체한 경우를 도시한 것이다.
상기 도전성 전선(2004)에서는, 비록 반드시 형성되는 것은 아니지만 전기적으로 접촉될 것이 요구되는 부분을 제외한 부분이 절연막으로 덮여질 수도 있음에 유의해야 한다. 그러나, 도전성 전선의 재료는 한정되지 않으며, 동, 은, 금 및 알루미늄과 같이 저항이 낮은 것이 바람직하다.
이와 같이, 도전성 리본(2001) 또는 도전성 전선(2004)은 리드 배선 대신에 사용될 수도 있다. 또한, 본 발명의 요지가 변경되지 않는 한, 리드 배선 대신에 다른 도전체가 마찬가지로 사용될 수 있다는 것은 말할 필요도 없다.
(실시의 형태 2)
본 실시의 형태에서는, 리드 배선을 밀봉 캔으로 대체한 예에 대해 도 3a 내지 3c를 참조하여 설명한다.
도 3a는 밀봉 캔을 이용하여 본 발명의 구성을 실현하는 사시도이다. 기판(300), 플렉시블 배선 기판(301), 밀봉 캔(302), 표시부(303), 및 밀봉 캔(302)을 위한 전압 공급부(304)가 구비되어 있다. 본 구성에서는, 플렉시블 배선 기판(301) 측의 애노드선 또는 캐소드선의 단부에는 플렉시블 배선 기판(301)으로부터의 전압이 공급되고, 플렉시블 배선 기판(301)으로부터 멀리 떨어진 타단에는 밀봉 캔을 통해 전압이 공급되고 있다.
도 3b 및 3c는 밀봉 캔(302)으로부터 애노드선 또는 캐소드선에 전압이 공급되고 있는 부분(사시도의 A-A')의 단면도이다. 기판(300) 위의 표시영역에는 발광소자(313)를 구동하기 위한 구동용 트랜지스터(P채널형)가 형성되어 있고, 그 소스측은 애노드선에 접속되어 있다. 이 경우, 도면번호 306은 발광소자(313)의 양극을 나타내고, 307은 유기 화합물을 포함하는 발광층을 나타내며, 308은 발광소자(313)의 음극을 나타낸다. 본 실시의 형태에서, 306은 발광소자(313)의 양극을 나타내지만, 306이 음극을 나타낼 경우에는, 대부분은 동일하다고 하더라도, 308은 발광소자의 양극을 나타내고, 305는 캐소드선을 나타내며, 구동용 트랜지스터는 N채널형이다. 표시부(303)의 발광소자(313)는 내부에 건조제(311)가 구비된 밀봉 캔(302)으로 밀봉되어 있다. 그 후, 밀봉 캔(302) 위에 절연막(314)이 형성되어 다른 부분과의 단락회로 등을 방지한다.
도면번호 310 및 312는 밀봉제를 나타낸다. 밀봉제 310은 애노드선(305)과 밀봉 캔(302)이 도전성 재료(309)에 의해 도통되어 있는 절연성 밀봉제이다. 도전성 재료(309)는 애노드선(305)과 밀봉 캔(302)이 도통되기만 하면 어느 것이나 될 수 있다. 도전성 입자를 분산시킨 점성이 있는 액체가 잉크젯법에 의해 도포되거나, 도 4a에 도시한 것과 같이, 뱅크로 불리는 절연막(600)에 애노드선까지 도달하는 개구부(601)가 형성되고 그 안에 땜납 볼 등의 도전성 입자(602)가 충전되든지 또는 도전성 입자를 분산시킨 액체가 흘려 넣어지거나, 도 4b와 같이, 개구부(601)에 도전성 필러(603)가 구비되거나 하는 방식에 의하여, 애노드선과 밀봉 캔이 도통될 수 있다. 도전성 재료(309), 도전성 입자(602) 및 필러(603)는 탄성을 가져서 밀봉 캔과 애노드선 간의 도전율을 촉진시키는 것이 바람직하다. 밀봉제 312는 도 4b에 도시한 것과 같이, 애노드선(305)과 밀봉 캔(302)이 도전성을 갖게 하는 도전성 밀봉제이다.
도 5b에 도시한 것과 같이, 애노드선에 전기적으로 접속되어 있는 밀봉 캔의 부분에는 탄성을 갖는 스프링(700)이 구비될 수도 있다. 스프링(700)이 도 5a에 도시한 형상에 한정되지 않으며, 애노드선 또는 캐소드선 간의 충분한 전기접속을 가져오는 탄성, 형상 및 재료이기만 하면, 어떤 것이 될 수도 있음은 말할 필요도 없다. 또한, 전술한 도전 방법과의 조합은 더욱 효과적이다.
밀봉 캔(302)은 주로 스테인레스이지만, 접촉저항을 낮추고 가공성을 향상시키기 때문에, Ni/스테인레스강 클래드가 바람직한 재료이다. 전계발광소자에 악영향을 미치는 물질을 막는 재료이며 본 발명에 사용될 수 있는 형상으로 가공될 수 있는 재료이기만 하면, 다른 재료가 사용될 수도 있음은 말할 필요도 없다.
또한, 애노드선 또는 캐소드선의 양단에 밀봉 캔으로부터의 전압을 공급하고, 외부의 전원회로로부터 밀봉 캔으로 직접 전압을 공급함으로써, 플렉시블 배선 기판과 같은 외부 접속부에서 애노드선 또는 캐소드선에 전압을 공급하기 위하여 차지하고 있었던 핀의 수가 감소될 수 있다.
이와 같이, 밀봉 캔(302)을 리드 배선 대신에 애노드선 또는 캐소드선에 전압을 공급하는 배선으로서 사용함으로써, 종래와 비교하여 표시부의 면적 비율이 증가되더라도, 큰 전압강하가 발생하지 않고, 고품질의 표시가 얻어질 수 있다.
(실시의 형태 3)
본 실시의 형태에서는, 본 발명의 또 다른 구성에 대해서 도 6a 및 6b를 참조하면서 설명한다. 본 실시의 형태에서는, 리드 배선에 대한 대체물로서의 도전막을 대향 기판에 형성하는 예에 대해 설명한다.
대향 기판은 전계발광소자를 형성한 소자기판을 자외선 경화수지 등의 밀봉제로 밀봉할 때에 사용된다. 밀봉제와 대향 기판이 밀봉됨으로써, 전계발광소자가 외기로부터 차단될 수 있고, 이것은 신뢰성의 향상으로 귀결된다.
본 실시의 형태에서는, 대향 기판에 리드 배선의 대체물로서 도전막이 형성되고, 그 도전막에 전압이 공급되며, 도전막과, 애노드선 또는 캐소드선 간의 도통을 꾀함으로써, 애노드선 또는 캐소드선에 전압이 공급된다.
배선 저항을 가능한 한 작게 하기 위하여, 막 두께 방향으로 절단하여 얻은 단면적이 가능한 한 큰 것이 바람직하지만, 대향 기판에 형성된 도전막은 어떤 형상을 가질 수도 있다. 즉, 막 두께가 가능한 한 두껍고, 애노드선 또는 캐소드선의 스트라이프 형상과 직각으로 교차하는 방향의 막 형성 영역이 가능한 한 큰 것이 바람직하다.
전계발광 표시패널을 표시하는 방법으로서 크게 3가지가 있으며, 소자 기판측에 빛이 출사되는 바닥면 발광과, 대향 기판 측에 빛이 출사되는 상면 발광과, 그 양쪽에 빛이 출사되는 양면 발광이 있다.
바닥면 발광의 경우에는 소자 기판측으로 빛이 출사되므로, 대향 기판에 리드 배선의 대체물로서 형성되는 도전막은 투광성을 가질 필요가 없다. 알루미늄 및 은과 같이 형성하기 쉽고 도전율이 높은 재료를 적절하게 사용하는 것이 가능하다.
그러나, 상면 발광이나 양면 발광에서는 대향 기판 쪽으로 빛이 출사되므로, 대향 기판에 리드 배선의 대체물로서 형성되는 도전막은 투광성을 가질 것이 요구된다. ITO(indium tin oxide), 산화 인듐에 2∼20%의 산화 아연(ZnO)을 혼합하여 얻어진 IZO(indium zinc oxide), 산화 인듐에 2∼20%의 산화 실리콘(SiO2)을 혼합하여 얻어진 ITSO 등은 투광성과 도전성을 갖는 재료의 예이다. 투광성과, 사용하기에 충분한 도전율을 가지기만 한다면, 전술한 재료 외에 다른 재료가 사용될 수도 있다.
대향 기판에 형성된 도전막과, 애노드선 또는 캐소드선은 실시의 형태 2와 유사한 방법 또는 공지의 방법에 의해 접속될 수 있으며, 이것은 실시자에게 달려 있다. 도 6a 및 6b는 접속의 예를 도시한 것이다. 대향 기판(610)에 형성된 도전막(611)에는 외부 전원회로로부터 전압이 공급되고 있다. 뱅크라 불리우는 절연막(600)에 형성된 컨택트를 통해 전계발광소자(313)의 양극을 형성함과 동시에, 구동용 트랜지스터에 접속되어 있는 애노드선(305)에는 리드 배선(612)이 형성된다. 리드 배선(612)은 도전성 입자(613)를 통해 도전막(611)에 접속되어 있다. 애노드선(305)에는 도전막(611)으로부터의 전압이 공급된다.
이와 같이, 애노드선 또는 캐소드선에 전압을 공급하기 위하여, 대향 기판(610)에 형성된 도전막(611)을 리드 배선의 대체물로서 사용함으로써, 종래와 비교하여 표시부의 면적 비율이 증가되더라도, 큰 전압강하가 발생하지 않고, 고품질의 표시가 얻어질 수 있다.
또한, 도 15a 및 15b에 도시한 것과 같이, 리드 배선의 대체물로서의 도전막은 소자 기판(100) 측의 대향 기판(101)의 표면 위 뿐만 아니라, 소자 기판(100)에 소자가 형성된 표면에 대향하는 표면 위에도 형성될 수 있다. 다른 방안으로서, 비록 도시되지 않았지만, 소자 기판(100)에 대한 대향 기판(101)의 마주보는 표면 위에도 도전막이 형성될 수 있다. 형상 및 재료에 관한 조건은 소자 기판(100)과 마주보는 대향 기판(101)의 표면에 도전막을 형성하는 경우와 유사하다. 이 경우, 도전막을 애노드선 또는 캐소드선과 연결할 때, 도 15a 및 15b에 도시한 것과 같이 기판에는 관통 홀(155)이 구비된다. 관통 홀(155)을 구비함으로써, 도전막(151)의 재료는 기판의 맞은편에서 도전막(151)이 형성되어 있는 표면까지 펼쳐지므로, 기판의 맞은편에서 도통이 얻어질 수 있다. 또한, 실시의 형태 1에서 설명된 도전성 리본, 도전성 테이프 등은 마찬가지로 도통을 얻기 위하여 사용될 수도 있다.
도전막(151)에는 도 15a 및 15b의 FPC(150)로부터의 전압이 공급되지만, FPC 뿐만 아니라 일부 도전체에 의해 원하는 전압이 공급되기만 하면, 도전막(151)에는 여하튼 전압이 공급될 수 있음에 유의해야 한다. 대향 기판(101)과 소자 기판(100)은 밀봉제(154)로 부착되어 있음에 유의해야 한다. 도전막(151)에 의해 공급된 전압은 리드 배선(152)을 통해 표시부(153)의 애노드선 또는 캐소드선에 공급된다.
(실시의 형태 4)
본 실시의 형태에서는, 애노드선 또는 캐소드선에 전압을 공급하는 배선에 대해 도 7a 내지 7d를 참조하여 간략하게 설명한다. 도면번호 400은 복수의 애노드선 또는 캐소드선이 스트라이프 형상으로 형성되어 있는 화소부를 나타낸다. 애노드선 또는 캐소드선의 일단은 모두 하나의 배선에 접속되는 한편, 타단은 모두 또 다른 배선에 접속되어 있다. 도 7a 내지 7d는 애노드선 또는 캐소드선으로의 입력에 연관된 배선만을 도시한 도면이다.
도 7a는 리드 배선이 형성되어 있는 종래 패널의 배선도를 도시한 것이다. 애노드선 또는 캐소드선은 화소부(400)에 스트라이프 형상으로 형성되어 있다. 애노드선 또는 캐소드선의 단부는 플렉시블 배선 기판 등의 외부 접속부 측과, 그것에 대향하는 측에 구비되어 있다. 그 각각에는 외부 접속부로부터 전압이 공급되고 있다. 외부 접속부에 대향하는 측에는 리드 배선부(401)를 통해 리드 배선이 접속되어 있다. 전압강하의 효과를 막기 위하여, 리드 배선은 두꺼워야 한다. 따라서, 화소부로서 사용될 수 있는 영역이 좁아지게 된다.
도 7b는 본 발명의 구성의 하나를 이용하여 형성된 패널을 도시한 것이다. 애노드선 또는 캐소드선의 양단에는 외부 접속부가 구비되어 있고, 각각 더 가까운 외부 접속부로부터 전압이 공급되고 있다. 리드 배선부가 더 이상 필요하지 않기 때문에, 표시부의 면적이 차지하고 있는 비율이 증가되어 있음을 알 수 있다. 또한, 플렉시블 배선 기판과 같이 선폭이 덜 중요한 배선이 전압을 공급하는데 사용되므로, 전압강하가 발생할 가능성이 적다. 따라서, 좁은 프레임 면적을 갖는 고 품질의 디스플레이가 제조될 수 있다.
도 7c는 본 발명의 구성의 하나를 이용하여 형성된 패널을 도시한 것이다. 외부 접속부가 구비된 측의 애노드선 또는 캐소드선의 단부에는 외부 접속부로부터 전압이 공급되는 한편, 타단에는 밀봉 캔, 또는 대향 기판에 형성된 도전막을 이용하여 전압이 공급된다. 도면번호 402는 밀봉 캔, 또는 대향 기판에 형성된 도전막으로부터 전압이 공급되는 부분을 나타낸다. 리드 배선부가 더 이상 필요하지 않기 때문에, 표시부 면적이 차지하는 비율이 증가되고 있음을 알 수 있다. 또한, 큰 단면적을 갖는 밀봉 캔 또는 대향 기판에 형성된 도전막은 전압 공급을 위해 배선으로서 사용되기 때문에, 전압강하가 발생할 가능성이 적다. 따라서, 좁은 프레임 면적을 갖는 고품질의 디스플레이가 제조될 수 있다.
도 7d는 본 발명의 구성의 하나를 이용하여 형성된 패널을 도시한 것이다. 전압을 공급하기 위한 애노드선 또는 캐소드선의 양단에 밀봉 캔, 또는 대향 기판에 형성된 도전막이 구비되어 있다. 부분(402)에서는, 밀봉 캔, 또는 대향 기판에 형성된 도전막으로부터 전압이 공급된다. 리드 배선부가 더 이상 필요 없기 때문에, 화소부 면적이 차지하는 비율이 증가되어 있음을 알 수 있다. 또한, 큰 단면적을 갖는 밀봉 캔, 또는 대향 기판에 형성된 도전막이 전압을 공급하기 위한 배선으로서 사용되기 때문에, 전압강하가 발생할 가능성이 적다. 또한, 외부 접속부로부터 애노드선 또는 캐소드선에 전압이 공급되지 않기 때문에, 핀 수가 감소되며, 이것은 레이아웃을 용이하게 하거나 다른 유용한 데이터가 패널에 공급되도록 한다. 따라서, 더 좁은 프레임 면적을 갖는 고품질의 디스플레이가 제조될 수 있다.
[실시예 1]
본 실시예에서는, 본 발명을 이용하여 박막 트랜지스터, 캐패시터 및 전계발광 장치를 제조하는 방법에 대하여 도 8a 내지 8d와, 9a 및 9b를 참조하여 설명한다.
우선, 기판(800) 위에 기저 절연막(801)을 형성한 후, 비정질 반도체막이 형성된다. 결정화를 촉진하는 원소를 이용하여 상기 비정질 반도체막을 결정화함으로써, 결정성 반도체막이 형성된다.
기판(800)은, 적어도 공정 도중에 열에 견딜 수 있기만 하면, 유리 기판, 석영 기판, 및 결정성 유리와 같은 절연 기판과, 세라믹 기판과, 스테인레스 기판과, 금속 기판(탄탈, 텅스텐, 몰리브덴 등)과, 반도체 기판과, 플라스틱 기판(폴리이미드, 아크릴, 폴리에틸렌 테레프탈레이트, 폴리카보네이트, 폴리아릴레이트, 폴리에테르 술폰 등) 등이 될 수 있다. 본 실시예에서는 유리 기판이 사용된다.
기저 절연막(801)은 기판(800) 중의 알칼리 금속이나 알칼리 토금속이 결정성 반도체막 안으로 확산하는 것을 방지하기 위하여 구비된다. 이러한 원소는 결정성 반도체막의 반도체 특성에 악영향을 미칠 수 있다. 기저 절연막(801)은 산화 실리콘, 질화 실리콘, 산화질화 실리콘 및 질화산화 실리콘 등을 단층 또는 적층 구조로 사용함으로써 형성될 수 있다. 알칼리 금속 및 알칼리 토금속이 확산할 염려가 없는 기판에 대해서는 기저 저연막이 필요하지 않음에 유의해야 한다.
본 실시예에서, 기저 절연막(801)은 제1절연층이 50nm 두께의 질화산화 실리콘으로 형성되고, 제2절연층이 100nm 두께의 산화질화 실리콘으로 형성된 적층 구조로 형성되어 있다. 질화산화 실리콘막과 산화질화 실리콘막은 질소와 산소의 비율이 상이하다는 점에 유의해야 한다. 전자 쪽이 보다 많은 질소 함유량을 가진다. 제1기저막은 플라즈마 CVD법에 의해, 원료 가스로서 SiH4, N20, NH3, H2를 사용하고, 압력이 0.3Torr, RF 파워가 50W, RF 주파수가 60MHz, 기판 온도가 400℃에서 형성된다. 제2기저막은 플라즈마 CVD법에 의해, 원료 가스로서 SiH4, N20를 사용하고, 압력이 0.3Torr, RF 파워가 150W, RF 주파수가 60MHz, 기판온도가 400℃인 조건에서 형성된다.
이어서, 비정질 반도체막이 형성된다. 본 실시예에서는, 기저 절연막 위에 비정질 실리콘막이 25∼100nm(바람직하게는 30∼60nm)의 막 두께로 형성된다. 본 실시예에서, 플라즈마 CVD법은 50nm의 막 두께로 형성하기 위해 사용된다.
이어서, 비정질 반도체막이 결정화된다. 결정화는 비정질 반도체막의 결정화를 촉진하는 원소를 사용한 가열처리에 의해 수행된다. 결정화를 촉진하는 원소는 니켈이 대표적이며, 이러한 원소를 사용한 결정화는 이러한 원소를 사용하지 않는 경우에 비해 저온에서 보다 짧은 시간에 수행될 수 있다. 그러므로, 유리 기판과 같이 비교적 열에 민감한 기판을 사용할 경우에 이러한 원소가 사용되는 것이 바람직하다. 결정화를 촉진하는 이러한 원소의 예는, 니켈 뿐만 아니라 철, 팔라듐, 주석, 납, 코발트, 백금, 동, 금 등이 있다. 하나 또는 복수의 상기 원소가 사용될 수 있다.
이러한 원소의 염을 용매에 용해시켜서 예를 들어, 스핀 코팅법, 디핑(dipping)법 등에 의해 이러한 원소가 첨가될 수 있다. 용매로서는 유기 용매, 물 등이 사용될 수 있지만, 반도체막에 직접 접촉하기 때문에, 반도체특성에 악영향을 미치지 않는 것을 선택하는 것이 중요하다. 염에 대해서도 마찬가지이다.
본 실시예에서는, 결정화를 촉진하는 원소로서 Ni를 사용하는 예가 설명된다. Ni를 초산염 또는 질산염의 10ppm 수용액으로서 사용하는 것이 바람직하다. 이 수용액이 스핀 코팅법에 의해 비정질 실리콘막 위에 도포되기 전에, 실리콘막의 소수성 표면은 균일한 도포를 방해할 수 있기 때문에, 미리 오존수 등으로 비정질 실리콘막의 표면을 처리하여 매우 얇은 산화막을 형성하는 것이 바람직하다.
결정화를 촉진하는 원소는, 이온주입법, Ni를 함유하는 수증기 분위기 속에서의 가열, 타겟으로 Ni재료를 사용한 스퍼터링법 등의 다른 방법에 의해 비정질 실리콘막에 첨가될 수도 있다.
다음으로, 가열처리에 의해 비정질 실리콘막이 결정화된다. 촉매 원소가 사용되고 있기 때문에, 500∼650℃에서 2∼24시간 동안 가열처리가 수행될 수도 있다. 이 결정화처리에 의해, 비정질 반도체막은 결정성 반도체막으로 형성된다. 이 때, 자기장이 가해져서 결정화를 위해 자기 에너지와 열처리가 합성되거나, 고출력 마이크로파가 사용될 수도 있다. 본 실시예에서는, 수직형 노가 사용되어 비정질 실리콘막에 500℃에서 1시간 열처리한 후, 550℃에서 4시간 열처리를 수행하여 결정성 실리콘막을 형성한다.
이어서, 레이저 결정화가 수행될 수도 있다. 결정성 반도체막 중의 결함을 감소시킴으로써 결정상태가 향상된다. 레이저 결정화는, 펄스 발진형, 또는 연속발진형 기체, 또는 고체나 금속 레이저 발진장치를 사용하여 수행될 수도 있다. 기체 레이저는 엑시머 레이저, Ar 레이저, Kr 레이저 등을 포함하고, 고체 레이저는 YAG 레이저, YVO4 레이저, YLF 레이저, YAlO3 레이저, 유리 레이저, 루비 레이저, 알렉산드라이트 레이저, 및 사파이어 레이저를 포함하며, 금속 레이저는 헬륨카드뮴 레이저, 동증기 레이저, 금속증기 레이저 등을 포함한다. 고체 레이저의 레이저 매질인 결정에는, 하나 또는 복수의 Cr3 +, Cr4 +, Nd3 +, Er3 +, Ce3 +, Co2 +, Ti3 +, Yb3+ 및 V3 +가 불순물로서 도핑되어 있다.
레이저 발진장치에 의해 발진된 레이저는 광학계를 선형으로 사용하여 조사되는 것이 바람직하다. 선형 레이저는 통상 사용되는 원통 렌즈, 오목형 미러 등을 사용하여 얻어질 수 있다. 조사 조건으로서, 파워 밀도가 약 0.01∼100MW/cm2, 조사 분위기는 대기, 산소농도를 제어한 분위기, N2 분위기, 또는 진공이다. 또한, 펄스 발진 레이저를 사용할 경우에는, 주파수가 30∼300Hz이고, 레이저 에너지 밀도가 100∼1500mJ/cm2(대표적으로는 200∼500mJ/cm2)인 것이 바람직하다. 이 때, 레이저광은 레이저빔의 FWHM으로 계산하여 50∼98%만큼 중첩될 수도 있다. 본 실시예에서 결정화 분위기는 대기 중인 것에 유의해야 한다. 본 실시예에서 대기 중에서 레이저를 조사함으로써, 결정성 실리콘막 위에 자연 산화막인 산화 실리콘막이 형성된다. 이 막질은 제어될 수 없기 때문에, 제거하는 것이 바람직하다.
이 경우, 불소를 포함하는 액체와, 계면활성을 나타내는 물질을 포함하는 액체의 혼합액을 사용함으로써, 하층의 결정성 실리콘막에서 니켈 및/또는 니켈 실리사이드의 분리가 있다고 하더라도, 산화 실리콘막만 선택적으로 에칭될 수 있다. 따라서, 결정성 실리콘막에 구멍이 형성되는 것이 방지될 수 있다.
다음으로, 결정성 실리콘막 위에 산화 실리콘막이 형성된다. 산화 실리콘막은 산소 분위기 중에서의 UV광의 조사, 열산화법, 히드록시 래디컬을 포함하는 오존수 또는 과산화 수소에 의한 처리 등에 의해 형성된다. 다음으로, 스퍼터링법 및 CVD법에 의해 게터링 사이트가 형성된다. 스퍼터링법으로 형성될 때, 게터링 사이트는 아르곤 원소를 포함하는 비정질 실리콘막을 막 두께 50nm로 퇴적함으로써 형성된다. 막 형성 조건은, 막 형성 압력:0.3Pa, 가스(Ar)유량:50(sccm), 적층 파워:3kW, 기판온도:150℃이다. 상기 조건 하에서 비정질 실리콘막에 포함되는 아르곤 원소의 원자 퍼센트는 3 ×1020/cm3∼6 ×1020/cm3이고, 산소의 원자 퍼센트는 1 ×1019/cm3∼3 ×1019/cm3이다. 그 후, 급속 어닐링 장치를 이용하여 650℃의 온도에서 3분간 가열처리에 의해 게터링이 수행된다.
가열처리에 의해, 결정성 반도체막에서 결정화를 촉진하는 원소의 적어도 일부는 게터링 사이트로 이동한다. 이 가열처리에 의하면, 게터링 사이트 위에는 산화 실리콘막으로 이루어진 자연 산화막이 형성되어 있다.
그 후, 불소와, 계면활성을 나타내는 물질을 포함하는 액체에 의해, 자연 산화막이 제거된다. 그 다음, 게터링 사이트는 TMAH(Tetra Methyl Ammonium Hydroxide)를 함유하는 수용액을 이용하여 약 60℃에서 가열된 다음, 에칭된다.
그 후, 게터링을 위해 에칭 스토퍼로서 사용된 산화 실리콘이 에칭되고, 불소와, 계면활성을 나타내는 물질을 포함하는 액체에 의해 제거된다. 에칭 스토퍼 막으로서 사용된 산화 실리콘막은, 니켈을 다량으로 포함할 가능성이 있어서 이후의 공정에서 활성층을 오염시킬 수도 있으므로, 제거되는 것이 바람직하다.
이어서, 임계값을 제어하기 위한 추적 불순물이 결정성 반도체막에 필요에 따라 첨가되는 즉, 채널 도핑이 수행된다. 필요한 임계값을 얻기 위하여, 붕소, 인 등이 이온 도핑법 등에 의해 첨가된다.
그 후, 도 8a에 도시한 것과 같이, 소정의 형상으로 패터닝함으로써, 아일랜드 형상의 결정성 반도체막(801a∼801d)이 얻어진다. 결정성 반도체막에 포토 레지스트를 도포하고, 소정의 마스크 형상을 노광하여 소성하고, 결정성 반도체막 위에 형성된 마스크를 사용하여 패터닝이 수행된다. 이 마스크를 이용함으로써, 드라이 에칭법에 의해 결정성 반도체막이 에칭된다. 드라이 에칭법은 CF4, 02 등의 가스를 사용하여 수행된다.
이어서, 결정성 반도체층(801a∼801d)을 덮도록 게이트 절연막(822)이 형성된다. 게이트 절연막(822)은 플라즈마 CVD법 또는 스퍼터링법에 의해 막 두께 40∼150nm로 하여 실리콘을 포함하는 절연막으로 형성된다. 본 실시예에서, 게이트 절연막(822)은 플라즈마 CVD법에 의해 115nm의 두께의 산화질화 실리콘막으로 형성된다.
다음으로, 게이트 절연막 위에 제1도전층으로서 막 두께 30nm의 질화 탄탈(TaN)(802)이 형성되고, 그 위에 제2도전층으로서 막 두께 370nm의 텅스텐(W)(803)이 형성된다. TaN막과 W막 모두 스퍼터링법에 의해 형성될 수도 있다. TaN막은 Ta를 타겟으로 하여 질소분위기 중에서 형성될 수 있는 반면, W막은 W를 타겟으로 이용하여 형성될 수도 있다.
본 실시예에서, 제1도전층은 막 두께 30nm의 TaN으로 형성되고, 제2도전층은 막 두께 370nm의 W로 형성되지만, 제1도전층과 제2도전층은 모두 Ta, W, Ti, Mo, Al, Cu, Cr 및 Nd로부터 선택된 원소, 또는 상기 원소를 주성분으로 하는 합금재료나 화합물 재료로 형성될 수도 있다. 또한, 인과 같은 불순물원소로 도핑된 다결정 실리콘막으로 대표되는 반도체막이 마찬가지로 사용될 수도 있다. 또한, AgPdCu 합금이 사용될 수도 있다. 또한, 그 조합이 적절하게 선택될 수도 있다. 제1도전층의 막 두께는 20∼100nm인 반면, 제2도전층의 막 두께는 100∼400nm일 수도 있다. 또한, 본 실시예에서는 2층의 적층 구조가 사용되지만, 단층 또는 3층 이상의 적층도 마찬가지로 사용될 수 있다.
다음으로, 상기 도전층을 에칭하여 전극 및 배선을 형성하기 위하여, 포토리소그래피에 의해 노광 공정을 통해 레지스트로 이루어진 마스크가 형성된다. 제1에칭처리에서는, 제1에칭조건과 제2에칭조건에 의해 에칭이 수행된다. 레지스트의 마스크를 이용하여 에칭함으로써 게이트 전극 및 배선이 형성된다. 에칭조건은 적절하게 선택될 수도 있다.
본 실시예에서는, ICP(Inductively Coupled Plasma : 유도결합 플라스마) 에칭법이 사용된다. 제1에칭조건으로서, 에칭용 가스로서 CF4, Cl2 및 02가 사용되고, 각각의 가스 유량비를 25/25/10(sccm)으로 하며, 1.OPa의 압력으로 코일형 전극에 500W의 RF(13.56MHz) 전력을 인가함으로써 플라즈마가 생성된다. 기판측(시료 스테이지)에도 150W의 RF(13.56MHz) 전력이 인가되므로, 실질적으로 음의 자기 바이어스 전압이 인가된다. 제1에칭조건에 의해 W막이 에칭되어 제1도전층의 단부를 테이퍼 형상으로 형성한다.
이어서, 제2에칭조건 하에서 에칭이 수행된다. 레지스트의 마스크가 남아 있는 상태에서, 에칭용 가스로서 CF4와 Cl2를 사용하여, 가스 유량비를 30/30(sccm), 압력 1.OPa에서 코일형의 전극에 500W의 RF(13.56MHz) 전력을 인가하여 플라즈마를 생성하고, 약 15초간 에칭이 수행된다. 기판측(시료 스테이지)에도 20W의 RF(13.56MHz) 전력이 인가되므로, 실질적으로 음의 자기 바이어스 전압이 인가된다. CF4와 Cl2를 사용한 제2에칭조건 하에서는, W막 및 TaN막 모두 동일한 정도로 에칭된다. 게이트 절연막 위에 잔류물을 남기지 않고 에칭하기 위해서는, 10∼20% 정도 에칭 시간을 증가시키는 것이 바람직하다는 점에 유의해야 한다. 제1에칭처리에 의해, 전극으로 덮여 있지 않은 게이트 절연막은 20nm∼50nm정도 에칭되고, 기판측에 인가된 바이어스 전압의 효과에 의해 제1도전층 및 제2도전층의 단부는 테이퍼 형상으로 형성된다.
다음으로, 레지스트의 마스크가 남아 있는 상태에서 제2에칭처리가 수행된다. 제2에칭처리에서는, 에칭용 가스로서 SF6, Cl2 및 02가 사용되고, 각각의 가스 유량비를 24/12/24(sccm)으로 하며, 1.3Pa의 압력에서 코일형 전극에 700W의 RF(13.56MHz) 전력을 인가하여 플라즈마가 생성되고, 약 25초간 에칭이 수행된다. 기판측(시료 스테이지)에도 10W의 RF(13.56MHz) 전력이 인가되므로, 실질적으로 음의 자기 바이어스 전압이 인가된다. 이 에칭조건에서는 W막이 선택적으로 에칭되어 제2형상의 도전층을 형성한다. 이 때, 제1도전층은 거의 에칭되지 않는다. 제1 및 제2에칭처리에 의해, 게이트 전극은 제1도전층(802a∼802d)과 제2도전층(803a∼803d)으로 형성된다.
그 다음, 레지스트의 마스크가 남아 있는 상태에서 제1도핑처리가 수행된다. 따라서, 결정성 반도체층에 N형을 부여하는 불순물이 저농도로 도핑된다. 제1도핑처리는 이온 도핑법 또는 이온 주입법에 의해 수행될 수도 있다. 이온 도핑법은 도스량이 1 ×1013∼5 ×1014원자/cm2, 가속 전압이 40∼80kV에서 수행될 수도 있다. 본 실시예에서는, 가속 전압이 50kV이다. N형을 부여하는 불순물원소로서, 원소 주기율표의 15족에 속하는 원소가 사용될 수 있고, 대표적으로 인(P) 또는 비소(As)가 있다. 본 실시예에서는, 인(P)이 사용된다. 그 때, 제1도전층을 마스크로 사용하여, 저농도 불순물이 첨가되어 있는 제1불순물영역(N--영역)이 자기 정합적으로 형성된다.
다음으로, 레지스트의 마스크는 제거된다. 그리고, 레지스트로 이루어진 새로운 마스크가 형성되어 제1도핑처리보다도 더 높은 가속 전압에서, 제2도핑처리를 수행한다. 제2도핑처리에서도, N형을 부여하는 불순물이 도핑된다. 이온 도핑법은 도스량을 1 ×1013∼3 ×1015원자/cm2, 가속 전압을 60∼120kV로 하여 수행될 수도 있다. 본 실시예에서는, 도스량이 3.0 ×1015원자/cm2이고, 가속 전압이 65kV이다. 제2도전층을 불순물원소에 대한 마스크로서 사용하여, 제1도전층의 아래의 반도체층에 불순물원소가 도핑되도록 제2도핑처리가 수행된다.
제2도핑을 수행함으로써, 결정성 반도체층의 제1도전층과 겹치고 있는 부분 중에서, 제2도전층과 겹치지 않고 있는 부분 또는 마스크에 의해 피복되어 있지 않은 부분에, 제2불순물영역(N영역)이 형성된다. 제2불순물영역에는 1 ×1018∼5 ×1019원자/cm3의 농도 범위에서 N형을 부여하는 불순물이 도핑된다. 또한, 결정성 반도체막 중에서, 제1도전층 또는 마스크로 덮여 있지 않고, 노출되어 있는 부분(제3불순물영역 : N영역)에는 1 ×1019∼5 ×1021원자/cm3의 범위에서 고농도로 N형을 부여하는 불순물이 도핑된다. 또한, 반도체층은 마스크로만 부분적으로 덮여 있는 N영역을 가진다. 이 부분의 N형을 부여하는 불순물의 농도는 제1도핑처리와 동일하다. 그러므로, 계속해서 제1불순물영역(N--영역)으로 부르기로 한다.
본 실시예에서는 2회의 도핑처리에 의해 각 불순물영역이 형성되지만, 본 발명은 이것에 한정되지 않는다. 원하는 불순물 농도를 갖는 불순물영역을 형성하기 위하여 적절하게 설정된 조건으로 1회 또는 복수 회의 도핑이 수행될 수도 있다.
다음으로, 레지스트의 마스크를 제거한 후, 레지스트로 이루어진 새로운 마스크가 형성되어 제3도핑처리를 수행한다. 제3도핑처리에 의해, P채널형 TFT에 상응하는 반도체층에 제1도전형 및 제2도전형과는 반대인 도전형을 부여하는 불순물원소가 첨가된 제4불순물영역(P영역) 및 제5불순물영역(P영역)이 형성된다.
제3도핑처리에서는, 레지스트의 마스크로 덮여 있지 않고 제1도전층과 겹치지 않은 부분에 제4불순물영역(P영역)이 형성되며, 레지스트의 마스크로 덮여 있지 않고, 제1도전층과 겹쳐 있으며, 제2도전층과 겹쳐 있지 않은 부분에 제5불순물영역(P영역)이 형성된다. P형을 부여하는 불순물원소로서, 붕소(B), 알루미늄(Al), 및 갈륨(Ga)과 같은 원소 주기율표의 13족의 원소가 알려져 있다.
본 실시예에서는, 디보란(B2H6)을 사용한 이온 도핑법에 의해 P형을 부여하는 불순물원소로서 붕소(B)를 사용하여, 제4불순물영역 및 제5불순물영역이 형성된다. 이온 도핑법은, 도스량을 1 ×1016원자/cm2으로 하고, 가속 전압을 80kV로 하여 수행된다.
제3도핑처리시에는 N채널형 TFT를 형성하는 부분이 레지스트의 마스크로 덮여져 있음에 유의해야 한다.
여기서, 제1 및 제2도핑처리에서는 제4불순물영역(P영역)과 제5불순물영역(P영역)에 상이한 농도로 인이 도핑되어 있다. 그러나, 제4불순물영역(P영역)과 제5불순물영역(P영역)이 모두 P형을 부여하는 불순물원소의 농도 1 ×1019∼5 ×1021원자/cm2으로 도핑되도록 제3도핑처리가 수행된다. 그러므로, 제4불순물영역(P영역) 및 제5불순물영역(P영역)은 P채널형 TFT의 소스 영역 및 드레인 영역으로서 문제없이 기능한다.
본 실시예에서는, 1회의 제3도핑처리에 의해 제4불순물영역(P영역) 및 제5불순물영역(P영역)이 형성되지만, 도핑처리의 조건에 따라 적절하게 복수 회의 도핑처리를 하여 제4불순물영역(P영역) 및 제5불순물영역(P영역)이 형성될 수도 있다.
이들 도핑처리를 통해, 제1불순물영역(N--영역)(804)과, 제2불순물영역(N영역)(805)과, 제3불순물영역(N영역) 806 및 807과, 제4불순물영역(P영역) 808 및 809와, 제5불순물영역(P영역) 810 및 811이 형성된다(도 8b).
다음으로, 레지스트의 마스크는 제거되어 제1보호막(812)을 형성한다. 제1보호막으로서, 실리콘를 포함하는 절연막이 100∼200nm의 두께로 형성된다. 그 적층을 위해서는 플라즈마 CVD법이나 스퍼터링법이 사용될 수도 있다.
본 실시예에서는, 플라즈마 CVD법에 의해 막 두께 100nm로 질소를 포함하는 산화 실리콘막이 형성된다. 질소를 포함하는 산화 실리콘막을 사용할 경우에는, 플라즈마 CVD법에 의해, SiH4, N20 및 NH3로 형성된 산화질화 실리콘막, SiH4 및 N20로 형성된 산화질화 실리콘막, 또는 SiH4 및 N20를 Ar으로 희석한 가스로 형성된 산화질화 실리콘막이 형성될 수도 있다. 제1보호막으로서, SiH4, N20 및 H2로 형성된 산화질화 수소화 실리콘막이 도포될 수도 있다. 제1보호막(812)은 본 실시예에서 설명한 것과 같이 산화질화 실리콘막의 단층 구조에 한정되는 것은 아니며, 실리콘를 포함하는 다른 절연막의 단층 또는 적층구조가 마찬가지로 사용될 수 있음은 말할 필요도 없다.
다음으로, 제1보호막(812) 위에 층간절연막(813)이 형성된다(도 8c). 층간절연막으로서, 무기 절연막 또는 유기 절연막이 사용될 수 있다. 무기 절연막으로서, CVD법에 의해 형성된 산화 실리콘막, SOG(Spin On Glass)법에 의해 형성된 산화 실리콘막 등이 사용될 수 있다. 유기 절연막으로서, 폴리이미드, 폴리아미드, BCB(벤조시클로부텐), 아크릴 또는 포지티브형 감광성 유기 수지, 네거티브형 감광성 유기 수지, 실리콘과 산소의 결합으로 골격구조가 구성되고 치환기로서 적어도 수소를 포함하거나 치환기로서 불소, 알킬기, 및 방향족 탄화수소 중 적어도 하나를 갖는 재료, 즉 실록산 막이 사용될 수 있다. 또한, 상기 막의 적층이 사용될 수도 있다.
본 실시예에서는, 층간절연막(813)이 실록산으로 형성된다. 실록산계 폴리머를 전면에 도포하고, 50∼200℃의 온도에서 10분 간의 열처리에 의해 건조시키고, 또한, 300∼450℃의 온도에서 1∼12시간의 소성처리를 수행하여 층간절연막이 형성된다. 이 소성처리에 의해, 1㎛ 두께로 실록산 막이 전면에 형성된다. 이 공정에 의해, 실록산계 폴리머의 소성을 수행할 뿐만 아니라, 제1보호막(812) 중의 수소에 의해, 반도체층이 수소화되거나, 불순물원소가 활성화될 수 있다. 이에 따라, 공정의 수가 감소될 수 있고, 전체 공정이 간략화될 수 있다. 수소화는 제1보호막에 포함된 수소에 의해 댕글링 결합(dangling bond)을 포화시키기 위하여 수행된다.
실록산 외의 재료로 층간절연막을 형성할 경우에는, 수소화 및 활성화를 위한 열처리가 필요하게 된다. 그 경우에는, 층간절연막을 형성하기 전에 가열처리(열처리)를 수행하는 공정이 필요하게 된다. 열처리법은, 산소농도가 1ppm 이하, 더 바람직하게는 0.1ppm 이하인 질소분위기 속에서 400∼700℃의 온도로 수행될 수도 있다. 본 실시예에서는, 410℃의 온도에서 1시간 동안 열처리에 의해 활성화 처리가 수행된다. 열처리법 뿐만 아니라, 레이저 어닐링법 또는 급속 열 어닐링법(RTA법)이 적용될 수 있음에 유의해야 한다.
또한, 제1보호막(812)을 형성하기 전에 가열처리가 수행될 수도 있다. 그러나, 제1도전층(802a∼802d) 및 제2도전층(803a∼803d)을 구성하는 재료가 열에 민감할 경우에는, 본 실시예에서 설명한 것과 같이 배선 등을 보호하기 위하여, 제1보호막(812)을 형성한 후에 열처리를 수행하는 것이 바람직하다. 또한, 이 경우, 제1보호막이 구비되지 않기 때문에, 보호막에 포함된 수소를 이용한 수소화는 수행될 수 없다. 그 경우, 플라즈마에 의해 여기된 수소를 사용하는 수소화(플라즈마 수소화)나, 3∼100%의 수소를 포함하는 분위기에서 300∼450℃의 온도에서 1∼12시간 동안의 가열처리에 의한 수소화가 사용될 수도 있다.
그 다음, 층간절연막(813)을 덮도록, CVD법에 의해 질화산화 실리콘막 또는 산화질화 실리콘막이 형성될 수도 있다. 이 막은, 나중에 형성되는 도전막을 에칭할 때에 에칭 스토퍼로서 기능하고, 층간절연막의 오버 에칭을 방지할 수 있다. 그 위에 스퍼터링법에 의해 질화 실리콘막이 형성될 수도 있다. 이 질화 실리콘막은 알칼리 금속 이온의 이동을 억제할 수 있으므로, 나중에 형성되는 화소전극으로부터의 리튬 이온 및 나트륨 이온과 같은 금속이온이 반도체층으로 이동하는 것을 억제할 수 있다.
다음으로, 층간절연막이 패터닝 및 에칭되어, 결정성 반도체층(801a∼801d)에 도달하는 컨택트홀을 형성한다. CF4, 02 및 He의 혼합 가스를 이용하여 실록산막을 에칭하고, CHF3 가스에 의해 게이트 절연막인 산화 실리콘막을 에칭 및 제거하여 컨택트홀이 형성된다.
이때, 컨택트홀을 개구함으로써 결정성 반도체층(801a∼801d)의 표면이 노출되는 경우에 자연 산화막(도시하지 않음)이 형성된다. 이러한 자연 산화막은 배선과 결정성 반도체층 간의 저항을 상승시켜서, 구동전압을 증가시키거나 동작이 불가능하게 만들 수 있으므로, 이러한 자연 산화막은 배선을 형성하기 전에 제거되는 것이 바람직하다.
다음으로, 컨택트 홀에 금속막을 적층 및 패터닝함으로써 소스 전극 및 드레인 전극이 형성된다. 본 실시예에서는, 질소 원자를 포함하는 100nm 두께의 티타늄 막 위에, 350nm 두께의 티타늄-알루미늄 합금막과 100nm 두께의 티타늄 막이 각각 적층된다. 그 다음, 원하는 형상으로 패터닝 및 에칭하여 3층으로 형성되는 소스 전극 및/또는 드레인 전극(814∼821)이 형성된다(도 8d).
제1층인 질소 원자를 포함하는 티타늄 막은 타겟을 티타늄으로 하고, 질소와 아르곤의 유량비를 1:1로 하여 스퍼터링법에 의해 형성된다. 실록산계의 층간절연막 위에 질소 원자를 포함하는 상기 티타늄 막에 의해, 막이 용이하게 박리되지 않고, 결정성 실리콘막과의 낮은 저항접속을 갖는 배선이 구비될 수 있다.
지금까지 설명된 것은 박막 트랜지스터 및 캐패시터와 같은 반도체소자의 제조에 관한 것이다. 본 실시예에서는, 결정화를 촉진하는 원소를 사용한 결정성 반도체층을 사용한 상부 게이트형 박막 트랜지스터가 사용되지만, 비정질 반도체막을 사용한 하부 게이트형 박막 트랜지스터가 화소부에 마찬가지로 사용될 수도 있다. 비정질 반도체는 실리콘 뿐만 아니라 실리콘 게르마늄을 사용하여 형성될 수 있다. 실리콘 게르마늄을 사용할 경우, 그 농도는 약 0.01∼4.5 원자% 인 것이 바람직하다.
또한, 0.5nm∼20nm의 결정 입자가 관찰될 수 있는 미결정 반도체막이 비정질 반도체에 사용될 수도 있다. 또한, 마이크로 크리스탈(μc)은 결정 입자가 0.5nm∼20nm인 결정이다. 세미-비정질 반도체인 세미-비정질 실리콘(SAS라고도 표기함)은 실리콘 기체를 글로우 방전에 의해 분해하여 얻어질 수 있다. 실리콘 기체는 대표적으로 SiH4이며, 그 밖에 Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등이 있다. 실리콘 기체를 수소로 희석하거나, 실리콘 기체를, 헬륨, 아르곤, 크립톤 및 네온과 같은 하나 또는 복수의 희토류 가스 원소와 수소로 희석하여 사용함으로써, SAS가 용이하게 형성될 수 있다. 실리콘 기체는 10배∼1000배로 희석되는 것이 바람직하다. 글로우 방전 분해에 의한 막의 반응 생성은 0.1Pa∼133Pa의 압력에서 수행될 수도 있다. 글로우 방전은 1MHz∼120MHz의 전력, 더 바람직하게는 13MHz∼60MHz의 RF전력으로 형성될 수도 있다. 기판을 가열하는 온도는 300℃ 이하, 더 바람직하게는 100 ∼250℃인 것이 바람직하다.
이와 같이 형성된 SAS에서는, 라만(Raman) 스펙트럼이 520cm-1보다도 저파수 측으로 이동하게 되고, Si결정격자에 의해 유래되는 X선 회절에 의해 (111), (220)의 회절 피크가 관측된다. 또한, 댕글링 결합의 중화제로서, 적어도 1원자% 이상의 수소 또는 할로겐이 포함된다. 막 속의 불순물원소로서, 산소, 질소, 및 탄소와 같은 대기 성분의 불순물은 1 ×1020cm 1이하인 것이 바람직하다. 특히, 산소농도는 5 ×1019/cm3이하, 더 바람직하게는 1 ×1019/cm3이하인 것이 바람직하다. 이것은 TFT로 형성될 때에 μ= 1∼10cm2/Vsec가 만족됨을 의미한다.
지금까지의 공정에서는, 박막 트랜지스터의 소스 전극 및 드레인 전극을 형성함과 동시에 배선이 형성된다. 그러나, 본 발명에 따르면, 애노드선 또는 캐소드선을 접속하는 배선을 기판 주위에서 그들 선에 평행하게 형성하는 것이 필요하지 않다. 그 대신, 실시의 형태 1에 도시한 것과 같이, 외부 접속부를 애노드선 또는 캐소드선의 양단에 형성하는 구성을 사용할 경우, 지금까지의 공정과 동시에 외부 접속부가 도 1a 내지 1c 및 도 2a 및 2b에 도시한 것과 같은 위치에 형성되고, 애노드선 또는 캐소드선의 양단은 더 가까운 외부 접속부에 접속된다. 실시의 형태 2에 설명한 것과 같이, 밀봉 캔을 이용하는 구성을 적용할 경우, 밀봉 캔에 접속되는 단부는 다른 배선에 접속되지 않는다.
다음으로, 이들 반도체소자를 이용하여 발광장치가 형성된다.
본 실시예에서 설명된 발광장치는, 한 쌍의 전극 사이에서 발광하는 물질을 포함하는 층을 각각 사이에 끼우고, 전극 간에 전류를 흘림으로써 발광하는 매트릭스 형상으로 배열된 소자를 가진다. 발광소자의 발광 기구는, 유기 화합물층을 사이에 둔 한 쌍의 전극에 전압을 인가함에 의해, 음극으로부터 주입된 전자와 양극으로부터 주입된 정공이 유기 화합물층의 발광중심에서 재결합하여 분자 여기를 형성함으로써, 분자 여기가 기저상태로 되돌아 갈 때에 에너지를 방출하여 발광되도록 되어 있다.
여기 상태로는 1중항 여기와 3중항 여기가 알려져 있고, 발광은 이들 여기 상태 중에서 어느 것에 의해서도 가능한 것으로 간주되고 있다. 그러므로, 소자의 특징에 따라 하나의 발광 장치 내에서, 1중항 여기 상태의 소자와 3중항 여기 상태의 소자가 혼합될 수도 있다. 예를 들어, RGB의 3컬러에 대하여, 빨강에 대해 3중항 여기 상태의 소자와, 파랑과 초록에 대해 1중항 여기 상태의 소자가 사용될 수도 있다. 또한, 3중항 여기 상태의 소자는 일반적으로 우수한 발광 효율을 가지므로, 구동전압이 마찬가지로 감소될 수 있다.
발광소자를 위한 재료로서, 저분자 중량 발광재료, 고분자 중량 발광재료, 및 저분자 중량 발광재료와 고분자 중량 발광재료 사이의 성질을 갖는 중간 분자 중량 발광재료가 포함된다. 본 실시예에서는, 증착법에 의해 형성된 전계발광층으로서, 저분자 중량 발광재료가 사용된다. 고분자 중량 재료는 용매에 용해시켜서 스핀 코팅법 및 잉크젯법에 의해 도포될 수 있다. 또한, 유기 재료 뿐만 아니라 무기 재료와의 복합 재료도 마찬가지로 사용될 수 있다.
이전 공정에서 형성된 박막 트랜지스터의 드레인 전극과 일부 겹치도록 하여, 발광소자의 제1전극(901)이 형성된다. 제1전극은 발광소자의 양극 또는 음극으로 사용된다. 양극으로 사용할 경우, 높은 일함수를 각각 갖는 금속, 합금, 도전성 화합물, 또는 이들 재료의 혼합물 등이 사용되는 것이 바람직하다. 4.OeV이상의 일함수가 대체적인 기준이다. 구체적으로, ITO(indium tin oxide), 산화 인듐에 2∼20%의 산화 아연(ZnO)을 혼합하여 얻어진 IZO(indium zinc oxide), 산화 인듐에 2∼20%의 산화 실리콘(SiO2)을 혼합하여 얻어진 ITSO, 금(Au), 백금(Pt), 니켈(Ni), 텅스텐(W), 크롬(Cr), 몰리브덴(Mo), 철(Fe), 코발트(Co), 동(Cu), 팔라듐(Pd), 금속재료의 질화물(TiN) 등이 사용될 수 있다.
음극으로 사용할 경우에는, 낮은 일함수를 각각 갖는(일함수 3.8eV이하가 대체적인 기준) 금속, 합금, 도전성 화합물, 또는 이들 재료의 혼합물 등이 사용되는 것이 바람직하다. 구체적으로, 원소 주기율표의 1족 또는 2족에 속하는 원소, 즉, Li 및 Cs와 같은 알칼리 금속과, Mg, Ca, 및 Sr과 같은 알칼리 토금속과, 이들 원소를 포함하는 합금(Mg:Ag, Al:Li)과, 화합물(LiF, CsF, CaF2) 외에, 희토류 금속을 포함하는 천이금속이 사용될 수 있다. 그러나, 본 실시예에서 제2전극은 투광성을 가지므로, 이들 금속 또는 이들 금속을 포함하는 합금을 매우 얇게 형성하여, ITO, IZO, ITSO 및 그 외의 금속(합금을 포함함)과의 적층에 의해 형성될 수 있다.
본 실시예에서, 제1전극(901)은 양극으로 사용되어 ITSO가 적용된다. ITSO를 전극으로 사용할 경우, 진공 소성은 발광장치의 신뢰성을 향상시킬 수 있다.
또한, 본 실시예에서 제1전극은 박막 트랜지스터의 소스 전극 및 드레인 전극을 형성한 후에 형성되지만, 박막 트랜지스터의 전극이 형성되기 전에 제1전극이 형성될 수도 있다.
도 9a 및 9b에 도시한 것과 같이, 화소부의 박막 트랜지스터에 접속된 화소전극인 제1전극(901)의 단부를 덮도록 절연막(902)이 형성된다. 이 절연막(902)은 소위 뱅크나 장벽이다. 절연막(902)은 무기 절연막과 유기 절연막을 사용하여 형성될 수 있다. 무기 절연막으로서, CVD법에 의해 형성된 산화 실리콘막, SOG(Spin On Glass)법에 의해 도포된 산화 실리콘막 등을 사용될 수 있는 반면, 유기 절연막으로서, 감광성 또는 비감광성의 폴리이미드, 폴리아미드, BCB(벤조시클로부텐), 아크릴 또는 포지티브형 감광성 유기 수지, 네거티브형 감광성 유기 수지, 실리콘과 산소가 결합된 골격구조를 가지며, 치환기로서 적어도 수소를 포함하거나, 치환기로서 불소, 알킬기, 또는 방향족 탄화수소 중 적어도 하나를 포함하는 재료, 즉, 실록산 막이 사용될 수 있다. 또한, 상기 막의 적층구조도 마찬가지로 사용될 수 있다. 감광성 유기물을 사용함으로써, 개구부 형상의 곡률반경이 연속적으로 변화하는 형상을 가지므로, 전계발광층이 절단 등이 없이 증착될 수 있다. 본 실시예에서는, 감광성 폴리이미드가 사용된다.
다음으로, 증착장치를 이용하여 증착원을 이동시키면서 증착이 수행된다. 예를 들어, 5 ×10-3Torr(0.665Pa)이하, 더 바람직하게는 10-4∼10-6Torr까지 진공 배기된 증착실에서 증착이 수행된다. 증착시, 저항가열에 의해 유기 화합물은 미리 기화되고, 증착시에 셔터가 열리면, 기판 방향으로 흩어진다. 기화된 유기화합물은 위쪽으로 흩어지고, 금속 마스크에 구비된 개구부를 통해 기판으로 증착되며, 이에 따라, 전계발광층(903)(제1전극 측으로부터, 정공주입층, 정공수송층, 발광층, 전자수송층, 및 전자주입층)이 형성된다. 전계발광층(903)은 이러한 적층구조를 가져야 하는 것은 아니며, 단층 또는 혼합층이 마찬가지로 사용될 수도 있음에 유의해야 한다.
전계발광층(903)을 형성한 후, 제2전극(904)은 전계발광층(903)과 접촉하여 형성된다. 본 실시예에서, 제1전극(901)은 양극이므로, 제2전극(904)은 음극으로서 형성된다. 음극은 상기 설명한 재료를 사용하여 형성될 수도 있다. 본 실시예에서는, Li를 포함하는 박막을 형성한 후, 스퍼터링법에 의해 ITSO를 형성함으로써 투광성을 갖는 제2전극(음극)(904)이 형성된다.
본 실시예에서는 제1전극(901)과 제2전극(904)이 모두 투광성을 갖는 재료로 형성되므로, 기판의 상면과 하면으로부터 빛이 추출될 수 있다. 전극 중 하나의 투광성을 제어함에 의해, 그리고, 전계발광층보다 기판측에 더 가깝운 사용 재료에 따라, 상면으로부터만, 또는 하면으로부터만 빛이 추출될 수 있다.
도 9b는 상면 발광의 구성의 일 예이며, 화소 전극(901)과 박막 트랜지스터의 전극이 상이한 층에 형성되어 있다. 제1층간절연막(813) 및 제2층간절연막(903)은 도 8a 내지 8d의 층간절연막(813)과 유사한 재료를 이용하여 형성될 수 있고, 그 조합이 자유롭게 만들어질 수 있지만, 양 층은 여기서 실록산으로 형성된다. 화소 전극(901)은 제2층간절연막(903)측으로부터 ITSO, TiN 및 Al-Si의 순서로 적층하여 형성되지만, 단층 또는 2층이나 4층 이상의 적층구조도 될 수 있다.
한편, 제2전극(904)을 스퍼터링법에 의해 형성할 경우, 전자주입층의 표면, 또는 전자주입층과 전자수송층의 계면은 스퍼터링에 의한 손상될 수도 있으며, 이것은 특성에 악영향을 미칠 수도 있다. 이것을 막기 위해서는, 스퍼터링에 의해 쉽게 손상되지 않는 재료가 제2전극(904)에 가장 가까운 위치에 구비된다. 스퍼터링에 의해 쉽게 손상되지 않으며 전계발광층(903)으로 사용될 수 있는 이러한 재료는 MoOx를 포함한다. 그러나, MoOx는 정공주입층으로서 사용되기에 바람직한 물질이므로, 제2전극(904)과 접촉하여 MoOx를 구비할 때, 제2전극(904)은 양극이 될 필요가 있다.
이 경우, 제1전극(901)은 음극으로서 형성되고, 그 다음에, 전자주입층, 전자수송층, 발광층, 정공수송층, 정공주입층(MoOx), 및 제2전극(양극)이 이 순서로 형성될 필요가 있다. 또한, 화소의 구동용 박막 트랜지스터는 N채널형으로 할 필요가 있다. MoOx는 증착법에 의해 형성되고, x = 3 이상을 만족시키는 것이 사용되는 것이 바람직하다. 이 경우, 공정이 간략화되므로, 화소부의 박막 트랜지스터는 원래 N채널형인 a-Si:H의 반도체층을 갖는 트랜지스터를 사용하여 형성되는 것이 바람직하다. 구동회로부가 동일 기판 위에 형성될 경우, 구동회로부만 레이저 등을 조사하여 결정화된다.
그 다음, 플라즈마 CVD법에 의해 질소를 포함하는 산화 실리콘막이 제2보호막(905)으로서 형성된다. 질소를 포함하는 산화 실리콘막을 사용할 경우, 플라즈마 CVD법에 의해, SiH4, N20, 및 NH3로 형성된 산화질화 실리콘막, SiH4 및 N20로 형성된 산화질화 실리콘막, 또는 SiH4 및 N20을 Ar으로 희석한 가스로 형성된 산화질화 실리콘막이 형성되는 것이 바람직하다. 또한, 제1보호막으로서, SiH4, N20 및 H2로 형성된 산화질화 수소화 실리콘막이 사용될 수도 있다. 물론, 제2보호막(905)은 단층 구조를 갖는 것에 한정되지 않으며, 실리콘를 포함하는 다른 절연막을 단층 또는 적층구조가 마찬가지로 사용될 수 있다. 또한, 질화 실리콘막 또는 다이어몬드상 카본막이 질소를 포함하는 산화 실리콘막 대신에 형성될 수도 있다.
이어서, 전계발광소자를 습기와 같은 열화를 촉진하는 물질로부터 보호하기 위하여, 표시부가 밀봉된다. 대향 기판을 밀봉에 사용할 경우, 외부 접속부가 노출되도록 절연성 밀봉제에 의해 밀봉된다. 대향 기판과 소자 기판 사이의 공간에는 건조 질소와 같은 불활성 기체로 충전되거나, 밀봉제가 화소부의 전면에 도포됨으로써, 대향 기판을 형성한다. 밀봉제로는 자외선경화 수지 등을 사용하는 것이 바람직하다. 밀봉제는 건조제나, 기판 간의 간격을 일정하게 유지하기 위한 입자와 혼합될 수도 있다.
이어서, 외부 접속부에 플렉시블 배선 기판을 접착함으로써, 도 1a 내지 1c 및 2a 내지 2c에 도시된 패널이 완성된다. 패널의 대향하는 2단부(애노드선 또는 캐소드선의 단부에 가까운 쪽)에 외부 접속부를 구비하여 더 가까운 외부 접속부로부터 전압을 공급함으로써, 종래와 비교하여 표시부의 면적이 증가되더라도, 큰 전압강하가 발생하지 않고, 고품질의 표시가 얻어질 수 있다.
밀봉을 위해 밀봉 캔을 사용할 경우, 절연막(902)이 애노드선 또는 캐소드선의 단부 부근에서 제거되거나, 애노드선 또는 캐소드선에 도달하는 개구부가 형성된다. 그 다음, 실시의 형태 2에 설명된 것과 같은 방법에 의해 밀봉 캔을 접착함으로써, 전계발광소자가 밀봉될 뿐만 아니라, 밀봉 캔과, 애노드선 또는 캐소드선이 도전성을 갖게 된다. 밀봉 캔에는 플렉시블 배선 기판을 통해 전압이 공급되거나, 전원 회로에 직접 접속될 수도 있다. 전원회로로부터 직접 전압을 공급할 경우, 플렉시블 배선 기판의 필요한 핀 수가 감소될 수 있다는 장점이 있다.
그 다음, 다른 부분과의 단락회로를 막기 위하여, 밀봉 캔을 덮도록 절연성 막이 형성된다. 어떤 방법이라도 적용될 수 있지만, 도포법에 의해 절연막이 용이하게 형성될 수 있다. 이와 같이, 큰 단면적을 갖는 밀봉 캔이 배선으로서 사용되어 전압을 공급하므로, 전압강하가 발생할 가능성이 적다. 또한, 외부 접속부로부터 애노드선 또는 캐소드선에 전압이 공급되지 않으므로, 핀수가 절약될 수 있고, 이것은 레이아웃을 용이하게 하거나, 다른 유용한 데이터가 패널에 공급되도록 한다. 따라서, 좁은 프레임 면적을 갖는 고화질의 디스플레이가 제조될 수 있다.
[실시예 2]
본 발명이 적용되는 전자기기는 비디오 카메라, 디지털 카메라, 고글형 디스플레이(헤드마운트 디스플레이), 네비게이션 시스템, 음향재생장치(카오디오, 오디오 복합 시스템 등), 휴대형 정보단말(모바일 컴퓨터, 휴대전화, 휴대형 게임기, 전자북 등) 등을 포함한다. 이들 전자기기의 구체적인 예는 도 10a 내지 10d에 도시되어 있다.
도 10a는 본체(1001), 표시부(1002), 화상 수신부(1003), 조작키(1004), 외부 접속포트(1005), 셔터(1006) 등을 포함하는 디지털 스틸 카메라를 예시한 것이다. 본 발명은 표시부(1002)에 적용될 수 있다. 좁은 프레임을 구현함으로써, 표시부를 실장할 때에 필요한 체적에 있어서, 표시부(1002)가 종래의 것보다 더 크게 형성될 수 있다. 이에 따라, 용이하게 볼 수 있는 디스플레이가 얻어질 수 있다. 또한, 소형화가 실현될 뿐만 아니라, 전압강하에 의한 표시의 불균일이 감소된다.
도 10b는 본체(1101), 표시부(1102), 스위치(1103), 조작키(1104), 적외선 포트(1105) 등을 포함하는 모바일 컴퓨터를 예시한 것이다. 본 발명은 표시부(1102)에 적용될 수 있다. 동일한 표시부 면적을 갖는 좁은 프레임을 구현함으로써, 프레임 부분의 여분의 공간이 감소될 수 있고, 이것은 휴대성을 더욱 편리하게 한다. 또한, 전압강하에 의한 표시의 불균일이 감소된다.
도 10c는 케이스(1201), 표시부(1202), 스피커부(1203), 조작키(1204), 기록매체 삽입부(1205) 등을 포함하는 휴대형 게임기를 예시한 것이다. 본 발명은 표시부(1202)에 적용될 수 있다. 동일한 표시부 면적을 갖는 좁은 프레임을 실현함으로써, 프레임 부분의 여분의 공간이 감소될 수 있고, 이것은 휴대성을 더욱 편리하게 한다. 또한, 전압강하에 의한 표시의 불균일이 감소된다.
도 10d는 본체(1301), 케이스(1302), 표시부(1303), 음성 입력부(1304), 음성 출력부(1305), 조작키(1306), 안테나(1308) 등을 포함하는 휴대전화를 예시한 것이다. 본 발명의 발광장치는 표시부(1303)에 사용되어 휴대전화를 완성시킨다. 표시부(1303)의 애노드선 또는 캐소드선의 단부는 더 가까운 쪽의 외부 접속부(1309)에 접속된다. 플렉시블 배선 기판(1310)으로부터 전압이 공급되므로, 전압강하에 대해 걱정하지 않고 좁은 프레임이 구현된다. 좁은 프레임을 구현함으로써, 표시부를 실장할 때에 동일한 체적이 필요하더라도 종래의 것에 비해 표시부는 더 커질 수 있으므로, 용이하게 볼 수 있는 디스플레이가 얻어질 수 있다. 또한, 소형화가 실현될 뿐만 아니라 전압강하에 의한 표시 불균일이 감소된다.
본 출원은 일본 특허청에 2003년 11월21일에 출원된 일본 특허출원 제2003-391815호를 기초로 한 것으로, 그 내용은 여기서 참조를 위해 포함된다.
비록 본 발명은 첨부한 도면을 참조하여 예를 들어서 충분히 설명되었지만, 다양한 변경 및 변형은 당업자에게 명백하다는 것을 이해해야 한다. 그러므로, 이러한 변경 및 변형은 이하에 설명되는 본 발명의 범위로부터 벗어나지 않으면, 여기에 포함되는 것으로 해석되어야 한다.
100 : 기판 101 : 대향 기판
102 : 표시부 103, 104 : 외부 접속부
105 : 구동 회로부 106 : 플렉시블 배선 기판

Claims (14)

  1. 기판 위의 화소부와,
    상기 화소부에 스트라이프 형상으로 형성된 복수의 애노드선 또는 캐소드선과,
    상기 화소부를 사이에 끼운 복수의 외부 접속부를 포함하며,
    상기 외부 접속부는 상기 애노드선 또는 캐소드선의 양단에 구비되고,
    상기 애노드선 또는 캐소드선의 양단은 더 가까운 상기 외부 접속부에 접속되고,
    상기 외부 접속부에 플렉시블 배선 기판이 전기적으로 접속되고,
    상기 화소부는 상기 플렉시블 배선 기판과 겹치는 제 1 부분과 상기 플렉시블 배선 기판과 겹치지 않는 제 2 부분을 갖는 것을 특징으로 하는 표시장치.
  2. 기판 위의 화소부와,
    상기 화소부에 스트라이프 형상으로 형성된 복수의 애노드선 또는 캐소드선과,
    상기 모든 애노드선 또는 캐소드선의 일단에 접속된 제1배선과,
    상기 모든 애노드선 또는 캐소드선의 타단에 접속된 제2배선과,
    상기 화소부를 사이에 끼운 복수의 외부 접속부를 포함하며,
    상기 외부 접속부는 상기 애노드선 또는 캐소드선의 양단에 구비되고,
    상기 제1배선과 제2배선은 더 가까운 상기 외부 접속부에 접속되고,
    상기 외부 접속부에 플렉시블 배선 기판이 전기적으로 접속되고,
    상기 화소부는 상기 플렉시블 배선 기판과 겹치는 제 1 부분과 상기 플렉시블 배선 기판과 겹치지 않는 제 2 부분을 갖는 것을 특징으로 하는 표시장치.
  3. 제1항 또는 제2항에 있어서,
    상기 외부 접속부에는 도전체가 구비된 것을 특징으로 하는 표시장치.
  4. 제1항 또는 제2항에 있어서,
    상기 복수의 외부 접속부는 모두 도전체에 접속되는 것을 특징으로 하는 표시장치.
  5. 제3항에 있어서,
    상기 도전체는 상기 구비된 외부 접속부에 따라 상이한 것을 특징으로 하는 표시장치.
  6. 제3항에 있어서,
    상기 도전체는 상기 애노드선 또는 캐소드선의 일단측과 그 타단측에 별도로 형성되는 것을 특징으로 하는 표시장치.
  7. 제3항에 있어서,
    상기 도전체의 적어도 하나는 플렉시블 배선 기판인 것을 특징으로 하는 표시장치.
  8. 제3항에 있어서,
    상기 도전체의 적어도 하나는 도전성 리본인 것을 특징으로 하는 표시장치.
  9. 제3항에 있어서,
    상기 도전체의 적어도 하나는 도전선인 것을 특징으로 하는 표시장치.
  10. 제3항에 있어서,
    상기 애노드선 또는 캐소드선의 양단에는 상기 도전체를 통해 전압이 공급되는 것을 특징으로 하는 표시장치.
  11. 제4항에 있어서,
    상기 도전체는 플렉시블 배선 기판인 것을 특징으로 하는 표시장치.
  12. 제4항에 있어서,
    상기 도전체는 도전성 리본인 것을 특징으로 하는 표시장치.
  13. 제4항에 있어서,
    상기 도전체는 도전선인 것을 특징으로 하는 표시장치.
  14. 제4항에 있어서,
    상기 애노드선 또는 캐소드선의 양단에는 상기 도전체를 통해 전압이 공급되는 것을 특징으로 하는 표시장치.
KR1020110102467A 2003-11-21 2011-10-07 표시장치 KR101186918B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2003-391815 2003-11-21
JP2003391815 2003-11-21

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020040094899A Division KR101176026B1 (ko) 2003-11-21 2004-11-19 표시장치

Publications (2)

Publication Number Publication Date
KR20110126081A true KR20110126081A (ko) 2011-11-22
KR101186918B1 KR101186918B1 (ko) 2012-10-02

Family

ID=34431620

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020040094899A KR101176026B1 (ko) 2003-11-21 2004-11-19 표시장치
KR1020110102467A KR101186918B1 (ko) 2003-11-21 2011-10-07 표시장치

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020040094899A KR101176026B1 (ko) 2003-11-21 2004-11-19 표시장치

Country Status (6)

Country Link
US (1) US7576485B2 (ko)
EP (1) EP1533852A3 (ko)
JP (2) JP5005098B2 (ko)
KR (2) KR101176026B1 (ko)
CN (1) CN1620208B (ko)
TW (1) TWI362231B (ko)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7764012B2 (en) * 2004-04-16 2010-07-27 Semiconductor Energy Laboratory Co., Ltd Light emitting device comprising reduced frame portion, manufacturing method with improve productivity thereof, and electronic apparatus
TWI311213B (en) * 2004-12-24 2009-06-21 Au Optronics Corp Crystallizing method for forming poly-si films and thin film transistors using same
WO2007004131A2 (en) * 2005-06-30 2007-01-11 Polymer Vision Limited Bagged rollable display
US8395746B2 (en) * 2006-01-31 2013-03-12 Semiconductor Energy Laboratory Co., Ltd. Display device
EP2314206B1 (de) * 2006-09-04 2013-06-05 Roche Diagnostics GmbH Stechsystem zur Entnahme einer Körperflüssigkeit
JP4338144B2 (ja) * 2006-12-28 2009-10-07 財団法人山形県産業技術振興機構 有機el発光装置およびその製造方法
CN100452935C (zh) * 2007-04-28 2009-01-14 清华大学 有机电致发光光源
DE102009046755A1 (de) * 2009-11-17 2011-05-26 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Organisches photoelektrisches Bauelement
KR101193194B1 (ko) * 2010-04-30 2012-10-19 삼성디스플레이 주식회사 유기 전계 발광 표시 장치
KR101860861B1 (ko) * 2011-06-13 2018-05-25 삼성디스플레이 주식회사 배선의 제조방법, 박막트랜지스터의 제조방법 및 평판표시장치의 제조방법
KR101917753B1 (ko) 2011-06-24 2018-11-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
CN103268883A (zh) * 2012-06-29 2013-08-28 上海天马微电子有限公司 Oled显示器及其制造方法
CN102723445A (zh) * 2012-07-02 2012-10-10 广东威创视讯科技股份有限公司 Oled显示单元及带该显示单元的oled拼接显示屏
US9419065B2 (en) 2012-08-07 2016-08-16 Apple Inc. Flexible displays
JP6101457B2 (ja) * 2012-09-10 2017-03-22 株式会社カネカ 有機el装置
WO2014038625A1 (ja) * 2012-09-10 2014-03-13 株式会社カネカ 有機el装置及びその製造方法
KR102004397B1 (ko) 2012-09-19 2019-07-29 삼성디스플레이 주식회사 표시 패널
KR102028505B1 (ko) * 2012-11-19 2019-10-04 엘지디스플레이 주식회사 유기발광 표시패널 및 이의 제조방법
US9504124B2 (en) * 2013-01-03 2016-11-22 Apple Inc. Narrow border displays for electronic devices
US9516743B2 (en) 2013-02-27 2016-12-06 Apple Inc. Electronic device with reduced-stress flexible display
KR102102353B1 (ko) * 2013-04-25 2020-04-21 삼성디스플레이 주식회사 유기발광 표시패널의 검사방법, 원장기판 검사장치 및 검사방법
JP6194624B2 (ja) * 2013-04-25 2017-09-13 ミツミ電機株式会社 物理量検出素子及び物理量検出装置
KR20140146953A (ko) 2013-06-18 2014-12-29 삼성디스플레이 주식회사 유기 발광 표시 장치
KR102430346B1 (ko) 2014-12-16 2022-08-05 엘지디스플레이 주식회사 유기 발광 표시 장치
US9614168B2 (en) 2015-01-12 2017-04-04 Apple Inc. Flexible display panel with bent substrate
JP6704724B2 (ja) * 2015-12-16 2020-06-03 株式会社ジャパンディスプレイ 表示装置
US10381587B2 (en) * 2016-03-02 2019-08-13 Konica Minolta, Inc. Light emitting apparatus containing sealing member to cover planar light emitter
CN105657967B (zh) * 2016-04-01 2019-05-21 京东方科技集团股份有限公司 柔性电路板和显示装置
CN106370931B (zh) * 2016-11-14 2023-06-23 山东辰宇稀有材料科技有限公司 一种硅材料配料分凝装置及方法
KR102578996B1 (ko) * 2016-11-30 2023-09-14 엘지디스플레이 주식회사 유기발광표시패널 및 이를 이용한 유기발광표시장치
CN111869337B (zh) * 2018-03-20 2023-10-10 京瓷株式会社 布线基板

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0617308A1 (en) * 1993-03-22 1994-09-28 NCR International, Inc. Liquid crystal display with integrated electronics
JPH10198285A (ja) 1997-01-13 1998-07-31 Toshiba Corp 平面表示装置
US6175345B1 (en) * 1997-06-02 2001-01-16 Canon Kabushiki Kaisha Electroluminescence device, electroluminescence apparatus, and production methods thereof
JPH11288001A (ja) 1998-04-01 1999-10-19 Citizen Watch Co Ltd 液晶表示装置
JP2900938B1 (ja) * 1998-06-08 1999-06-02 日本電気株式会社 有機薄膜elパネル及びその製造方法
JP2000243555A (ja) * 1999-02-17 2000-09-08 Toyota Motor Corp 有機el表示装置
TW465122B (en) * 1999-12-15 2001-11-21 Semiconductor Energy Lab Light-emitting device
TW511298B (en) * 1999-12-15 2002-11-21 Semiconductor Energy Lab EL display device
US6608449B2 (en) * 2000-05-08 2003-08-19 Semiconductor Energy Laboratory Co., Ltd. Luminescent apparatus and method of manufacturing the same
JP4713010B2 (ja) * 2000-05-08 2011-06-29 株式会社半導体エネルギー研究所 発光装置及びその作製方法
TW554638B (en) * 2000-05-12 2003-09-21 Semiconductor Energy Lab Light emitting device
JP2002032037A (ja) * 2000-05-12 2002-01-31 Semiconductor Energy Lab Co Ltd 表示装置
JP3578110B2 (ja) * 2000-06-15 2004-10-20 セイコーエプソン株式会社 電気光学装置および電子機器
JP4593740B2 (ja) * 2000-07-28 2010-12-08 ルネサスエレクトロニクス株式会社 表示装置
JP3501218B2 (ja) * 2000-08-11 2004-03-02 日本電気株式会社 フラットパネル表示モジュール及びその製造方法
JP2002108252A (ja) * 2000-09-29 2002-04-10 Sanyo Electric Co Ltd エレクトロルミネセンス表示パネル
KR20020027958A (ko) * 2000-10-06 2002-04-15 구자홍 표시소자의 cof 구조
JP4273191B2 (ja) * 2001-03-01 2009-06-03 三星モバイルディスプレイ株式會社 有機発光デバイス
JP4002112B2 (ja) * 2001-03-22 2007-10-31 シチズンホールディングス株式会社 液晶表示装置
TW546857B (en) * 2001-07-03 2003-08-11 Semiconductor Energy Lab Light-emitting device, method of manufacturing a light-emitting device, and electronic equipment
JP2003152299A (ja) * 2001-07-10 2003-05-23 Canon Inc 配線接続構造及びその製造方法
JP3607647B2 (ja) * 2001-08-09 2005-01-05 株式会社東芝 マトリックス型表示パネル
US6861810B2 (en) * 2001-10-23 2005-03-01 Fpd Systems Organic electroluminescent display device driving method and apparatus
JP3803571B2 (ja) * 2001-11-30 2006-08-02 株式会社東芝 平面表示装置およびエレクトロルミネッセンス表示装置
JP2003280551A (ja) * 2002-03-22 2003-10-02 Dainippon Printing Co Ltd 画像表示装置
US20030197475A1 (en) * 2002-04-04 2003-10-23 Makoto Takamura Flat-panel display, manufacturing method thereof, and portable terminal
JP4165120B2 (ja) * 2002-05-17 2008-10-15 株式会社日立製作所 画像表示装置
KR100813833B1 (ko) * 2002-08-23 2008-03-17 삼성에스디아이 주식회사 전자 발광 소자와 그 제조방법
KR100846581B1 (ko) * 2002-09-19 2008-07-16 삼성에스디아이 주식회사 듀얼형 유기전자발광소자와 그 제조방법
JP4417027B2 (ja) * 2003-05-21 2010-02-17 株式会社半導体エネルギー研究所 発光装置
JP2004354684A (ja) * 2003-05-29 2004-12-16 Tohoku Pioneer Corp 自発光型表示装置
KR100591798B1 (ko) * 2003-06-27 2006-06-20 엘지.필립스 엘시디 주식회사 능동 구동형 유기 전계발광 소자 패널
JP4741177B2 (ja) * 2003-08-29 2011-08-03 株式会社半導体エネルギー研究所 表示装置の作製方法

Also Published As

Publication number Publication date
EP1533852A2 (en) 2005-05-25
KR20050049384A (ko) 2005-05-25
JP2011100742A (ja) 2011-05-19
US7576485B2 (en) 2009-08-18
KR101186918B1 (ko) 2012-10-02
JP5005098B2 (ja) 2012-08-22
US20050127818A1 (en) 2005-06-16
KR101176026B1 (ko) 2012-08-24
CN1620208B (zh) 2012-07-11
EP1533852A3 (en) 2010-05-05
JP2012053475A (ja) 2012-03-15
CN1620208A (zh) 2005-05-25
TW200520620A (en) 2005-06-16
TWI362231B (en) 2012-04-11
JP5106674B2 (ja) 2012-12-26

Similar Documents

Publication Publication Date Title
KR101186918B1 (ko) 표시장치
US6822264B2 (en) Light emitting device
US7169689B2 (en) Method of manufacturing a semiconductor device
JP5542261B2 (ja) 半導体装置の作製方法
US8432505B2 (en) Display device and manufacturing method thereof
US7601566B2 (en) Semiconductor device and manufacturing method thereof
US7709894B2 (en) Semiconductor device including a transistor with a gate electrode having a taper portion
US20120211796A1 (en) Metal Wiring and Method of Manufacturing the Same, and Metal Wiring Substrate and Method of Manufacturing the Same
US7358165B2 (en) Semiconductor device and method for manufacturing semiconductor device
US6833313B2 (en) Method of manufacturing semiconductor device by implanting rare gas ions
JP4780950B2 (ja) 表示装置
KR101124192B1 (ko) 반도체 장치를 제조하기 위한 방법
US7589698B2 (en) Display device, semiconductor device, and electronic device
JP4986351B2 (ja) 半導体装置
JP4498840B2 (ja) 窒化ケイ素膜の作製方法および発光装置の作製方法
JP5005881B2 (ja) 半導体装置の作製方法
JP4693257B2 (ja) 半導体装置の作製方法

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150827

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160826

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20180903

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20190829

Year of fee payment: 8