CN102349159A - 薄膜晶体管 - Google Patents

薄膜晶体管 Download PDF

Info

Publication number
CN102349159A
CN102349159A CN2010800118499A CN201080011849A CN102349159A CN 102349159 A CN102349159 A CN 102349159A CN 2010800118499 A CN2010800118499 A CN 2010800118499A CN 201080011849 A CN201080011849 A CN 201080011849A CN 102349159 A CN102349159 A CN 102349159A
Authority
CN
China
Prior art keywords
layer
semiconductor
semiconductor layer
film transistor
thin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2010800118499A
Other languages
English (en)
Other versions
CN102349159B (zh
Inventor
宫入秀和
渡部刚吉
岛津贵志
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to CN201410045877.2A priority Critical patent/CN103730515B/zh
Publication of CN102349159A publication Critical patent/CN102349159A/zh
Application granted granted Critical
Publication of CN102349159B publication Critical patent/CN102349159B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78663—Amorphous silicon transistors
    • H01L29/78669—Amorphous silicon transistors with inverted-type structure, e.g. with bottom gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78678—Polycrystalline or microcrystalline silicon transistor with inverted-type structure, e.g. with bottom gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/123—Connection of the pixel electrodes to the thin film transistors [TFT]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Optics & Photonics (AREA)
  • Thin Film Transistor (AREA)

Abstract

一种薄膜晶体管，包括：覆盖栅电极的栅绝缘层、与该栅绝缘层接触的半导体层、以及与半导体层的一部分接触且形成源极区和漏极区的杂质半导体层。该半导体层包括在栅绝缘层上形成的微晶半导体层，以及与该微晶半导体层接触的含氮微晶半导体区。可高生产率地制造截止电流小且导通电流大的薄膜晶体管。

Description

薄膜晶体管
技术领域
本发明涉及薄膜晶体管和用于制造薄膜晶体管的方法，以及应用薄膜晶体管的显示设备。
背景技术
作为一种类型的场效应晶体管，其中沟道形成区在具有绝缘表面的衬底上形成的半导体层中形成的薄膜晶体管是已知的。已经揭示了将非晶硅、微晶硅和多晶硅用于薄膜晶体管中的半导体层的技术(参见专利文献1-5)。薄膜晶体管的典型应用是其中薄膜晶体管被实际用作构成显示屏的像素的开关晶体管的液晶电视设备。
[参考文献]
[专利文献]
[专利文献1]日本已公开专利申请No.2001-053283
[专利文献2]日本已公开专利申请No.H5-129608
[专利文献3]日本已公开专利申请No.2005-049832
[专利文献4]日本已公开专利申请No.H7-131030
[专利文献5]日本已公开专利申请No.2005-191546
发明内容
其中沟道利用非晶硅层形成的薄膜晶体管具有诸如低场效应迁移率和低导通电流的问题。另一方面，其中利用微晶硅层形成沟道的薄膜晶体管的问题在于，尽管场效应迁移率比沟道利用非晶硅层形成的薄膜晶体管的场效应迁移率高，但截止电流大，因而不能获得足够的开关特性。
其中多晶硅层用作沟道形成区的薄膜晶体管具有诸如比上述两类薄膜晶体管高得多的场效应迁移率和大导通电流的特性。由于这些特性，此薄膜晶体管不仅可被用作设置在像素中的开关晶体管，而且可在需要高速操作的驱动电路中使用。
然而，使用多晶硅层形成的薄膜晶体管需要半导体层的结晶过程，且与使用非晶硅层形成的薄膜晶体管相比，有制造成本高的问题。例如，用于形成多晶硅层的工艺中所涉及的激光退火技术的问题在于，因为激光束照射区域小，所以不能有效地制造大屏幕液晶面板。
用于制造显示面板的玻璃衬底在尺寸上逐年如下递增：第3代(550mm×650mm)、第3.5代(600mm×720mm或620mm×750mm)、第4代(680mm×880mm或730mm×920mm)、第5代(1100mm×1300mm)、第6代(1500mm×1850mm)、第7代(1870mm×2200mm)、以及第8代(2200mm×2400mm)。从现在起，玻璃衬底的尺寸有望增至第9代(2400mm×2800mm或2450mm×3050mm)和第10代(2950mm×3400mm)。玻璃衬底尺寸的增大基于最低成本设计的概念。
然而，尚未建立能高生产率地在像第10代(2950mm×3400mm)玻璃衬底上的大面积母玻璃衬底上进行高速操作的薄膜晶体管制造技术，这是本行业中的一大问题。
因此，本发明一实施例的一个目的是提供一种用于高生产率地制造具有高电特性的薄膜晶体管的方法。
根据本发明的一个实施例，薄膜晶体管包括：覆盖栅电极的栅绝缘层；与该栅绝缘层接触的半导体层；以及杂质半导体层，这些杂质半导体层与半导体层的一部分接触并形成源极区和漏极区。该半导体层包括在栅绝缘层一侧形成的微晶半导体层，以及与该微晶半导体层接触的含氮微晶半导体区。
根据本发明的另一个实施例，薄膜晶体管包括：覆盖栅电极的栅绝缘层；与该栅绝缘层接触的半导体层；以及杂质半导体层，这些杂质半导体层与半导体层的一部分接触并形成源极区和漏极区。该半导体层包括在栅绝缘层一侧形成的微晶半导体层，与该微晶半导体层接触的含氮微晶半导体区，以及与该微晶半导体区接触的含氮非晶半导体区。
通过SIMS获得的半导体层中的氮浓度分布曲线从栅绝缘层一侧向杂质半导体层增加，然后减少。或者，通过SIMS获得的半导体层中的氮浓度分布曲线从栅绝缘层一侧向杂质半导体层增加，然后平坦。再或者，通过SIMS获得的氮浓度分布曲线在半导体层中具有最大值。此时的最大值落在1×1020原子/cm3至1×1021原子/cm3的范围内，优选在2×1020原子/cm3至1×1021原子/cm3的范围内。
根据本发明的另一个实施例，薄膜晶体管包括：栅绝缘层；与该栅绝缘层接触的微晶半导体层；与该微晶半导体层接触的混合层；与该混合层接触的含有非晶半导体的层；以及与含有非晶半导体的层接触的源极区和漏极区。混合层和含有非晶半导体的层都含有氮。
根据本发明的另一个实施例，薄膜晶体管包括：栅绝缘层；与该栅绝缘层接触的微晶半导体层；与该微晶半导体层接触的混合层；与该混合层接触的含有非晶半导体的层；以及与含有非晶半导体的层接触的源极区和漏极区。通过SIMS获得的氮浓度分布曲线在混合层具有峰值浓度。
氮浓度分布曲线的峰值浓度落在1×1020原子/cm3至1×1021原子/cm3的范围内，优选在2×1020原子/cm3至1×1021原子/cm3的范围内。混合层包括微晶半导体区和非晶半导体区。在此，微晶半导体区包括直径在1nm至10nm之间的半导体晶粒和/或圆锥或锥状晶体区。
此外，混合层和含有非晶半导体的层各自包含氮、NH基团或NH2基团。
此外，在混合层和含有非晶半导体的层中，在相邻微晶半导体区之间的界面(即晶粒边界)和微晶半导体与非晶半导体区之间的界面上存在的半导体原子的悬空键用NH基团交联，由此降低缺陷水平，从而形成传送载流子的路径。或者，悬空键用NH2基团端接，由此降低缺陷水平。
结果，在薄膜晶体管中，可减小在电压施加至源电极或漏电极时栅绝缘层与源极区和漏极区之间的电阻，藉此可增大薄膜晶体管的导通电流和场效应迁移率。含有非晶半导体的层使用具有较少缺陷且其在价带中能带边缘的能级尾陡峭的良序半导体层来形成；因此，带隙变宽，且隧穿电流不易流动。因此，通过在背沟道侧上设置含有非晶半导体的层，可减小薄膜晶体管的截止电流。
在此，通过次级离子质谱法(SIMS)来测量浓度，除非另外提及了用于测量浓度的方法。
注意，导通电流指在薄膜晶体管导通时在源电极与漏电极之间流动的电流。例如，在n沟道薄膜晶体管的情形中，导通电流指在栅电压比薄膜晶体管的阈值电压高时在源电极与漏电极之间流动的电流。
此外，截止电流指在薄膜晶体管截止时在源电极与漏电极之间流动的电流。例如，在n沟道薄膜晶体管的情形中，截止电流指在栅电压比薄膜晶体管的阈值电压低时在源电极与漏电极之间流动的电流。
如上所述，可高生产率地制造具有小截止电流和大导通电流的薄膜晶体管。
附图简述
图1是示出薄膜晶体管的截面图。
图2A和2B是分别示出薄膜晶体管的截面图。
图3是示出薄膜晶体管的截面图。
图4A和4B是分别示出薄膜晶体管的截面图。
图5是示出薄膜晶体管的半导体层的示图。
图6是示出薄膜晶体管的半导体层的示图。
图7是示出薄膜晶体管的半导体层的示图。
图8A-8C分别示出薄膜晶体管的半导体层。
图9A-9C分别示出薄膜晶体管的半导体层。
图10A-10C分别示出薄膜晶体管的半导体层。
图11A-11C分别示出薄膜晶体管的半导体层。
图12A-12C是示出用于制造薄膜晶体管的方法的截面图。
图13A-13C是示出用于制造薄膜晶体管的方法的截面图。
图14A-1至14B-2示出适用于制造薄膜晶体管的方法的多色调掩模。
图15A-15C是示出用于制造薄膜晶体管的方法的截面图。
图16A和16B是示出用于制造薄膜晶体管的方法的截面图。
图17是示出用于制造薄膜晶体管的工艺的时序图的示例。
图18是示出用于制造薄膜晶体管的工艺的时序图的示例。
图19是示出用于制造薄膜晶体管的工艺的时序图的示例。
图20是示出用于制造薄膜晶体管的工艺的时序图的示例。
图21示出SIMS的测量结果。
图22示出SIMS的测量结果。
图23示出SIMS的测量结果。
图24示出SIMS的测量结果。
图25是示出显示设备的截面图。
图26是示出显示设备的截面图。
图27A至27D分别示出应用薄膜晶体管的电子设备。
图28A-28D分别示出薄膜晶体管的半导体层。
具体实施方式
在下文中，参照附图详细描述各个实施例。要注意，所公开的本发明不限于以下描述，且本领域技术人员将容易理解，可按各种方式改变实施方式与细节而不背离本发明的精神与范围。因此，所公开的本发明不应被解释为限于各个实施例的以下描述。要注意，在以下进行描述的本发明的结构中，在不同附图中，由相同附图标记指示相同部分或具有类似功能的部分，且不再重复其描述。
(实施例1)
图1是一薄膜晶体管实施例的截面图。图1所示的薄膜晶体管包括：衬底101上的栅电极103；栅绝缘层105上的半导体层115；杂质半导体层127，用作与半导体层115的上表面的部分接触的源极区和漏极区；以及与杂质半导体层127接触的布线125。半导体层115包括依次堆叠在栅绝缘层105上的微晶半导体层115a、混合层115b、以及含有非晶半导体的层129c。
作为衬底101，可使用玻璃衬底、陶瓷衬底、具有足以耐受此制造工艺的加工温度的高耐热性的塑料衬底等。在衬底不需要具有透光性的情形中，可使用在其表面上设置有绝缘层的金属衬底，诸如不锈钢合金衬底。作为玻璃衬底，举例而言，可使用钡硼硅酸盐玻璃、铝硼硅酸盐玻璃、铝硅酸盐玻璃等的无碱玻璃衬底。此外，作为玻璃衬底101，可使用具有以下尺寸中的任一尺寸的玻璃衬底：第3代(550mm×650mm)、第3.5代(600mm×720mm或620mm×750mm)、第4代(680mm×880mm或730mm×920mm)、第5代(1100mm×1300mm)、第6代(1500mm×1850mm)、第7代(1870mm×2200mm)、第8代(2200mm×2400mm)、第9代(2400mm×800mm或2450mm×3050mm)、以及第10代(2950mm×3400mm)。
可使用诸如钼、钛、铬、钽、钨、铝、铜、钕、或钪之类的金属材料或包括这些材料中的任一种作为其主要组分的合金材料来将栅电极103形成为单层或叠层。替代地，可使用掺杂有诸如磷的杂质元素的以多晶硅为代表的半导体层或AgPdCu合金。
作为栅电极103的双层结构，优选其中钼层堆叠在铝层上的双层结构、其中钼层堆叠在铜层上的双层结构、其中氮化钛层或氮化钽层堆叠在铜层上的双层结构、或其中堆叠氮化钛层和钼层的双层结构。作为栅电极103的三层结构，优选钨层或氮化钨层、铝和硅的合金层或铝和钛的合金层、以及氮化钛层或钛层的叠层结构。当在具有低电阻的层上层叠用作阻挡层的金属层时，电阻可低且可防止金属元素从金属层向半导体层的扩散。
为了改进栅电极103与衬底101之间的粘合，上述金属材料的任一种的氮化物层可被设置在衬底101与栅电极103之间。
栅绝缘层105可通过CVD法、溅射法等使用氧化硅层、氮化硅层、氧氮化硅层和氮氧化硅层中的任一种形成为单层或叠层。
在本说明书中，氧氮化硅包含的氧比氮多，并且在使用卢瑟福反散射能谱法(RBS)和氢正散射能谱法(HFS)进行测量的情形中，氧氮化硅包含的氧、氮、硅和氢优选分别为50at.％-70at.％、0.5at.％-15at.％、25at.％-35at.％和0.1at.％-10at.％。此外，氮氧化硅包含的氮比氧多，并且在使用RBS和HFS进行测量的情形中，氮氧化硅包含的氧、氮、硅和氢优选分别为5at.％-30at.％、20at.％-55at.％、25at.％-35at.％和10at.％-30at.％。注意，氮、氧、硅和氢的百分比落在以上给出的范围内，其中氧氮化硅或氮氧化硅中所含原子的总数被定义为100at.％。
图2A和2B分别示出半导体层115的结构。图2A和2B分别是用作图1中源极区和漏极区的从栅绝缘层105至杂质半导体层127的部分的放大视图。
如图2A所示，在半导体层115中，堆叠微晶半导体层115a、混合层115b、以及含有非晶半导体的层129c。
微晶半导体层115a中所包括的微晶半导体是具有晶体结构(包括单晶体和多晶体)的半导体。微晶半导体是具有在自由能方面稳定的第三状态的半导体，并且是具有短程有序和晶格畸变的晶体半导体，其中在相对于衬底表面的法线方向生长了直径为2nm-200nm、优选为10nm-80nm、更优选为20nm-50nm的柱状晶体或圆锥状或锥状晶体。因此，在一些情形中，在柱状晶体或圆锥状或锥状晶体的界面上形成晶粒边界。
作为微晶半导体的典型示例的微晶硅的拉曼光谱峰值移位至比表示单晶硅的520cm-1低的波数侧。即，微晶硅拉曼谱的峰值存在于表示单晶硅的520cm-1与表示非晶硅的480cm-1之间。微晶半导体可包含至少1at.％的氢或卤素以端接悬空键。此外，可包含诸如氦、氖、氩、氪或氙的稀有气体元素以进一步促进晶格畸变，以使小晶体结构的稳定性得到增强并可获得有利的微晶半导体。这种关于微晶半导体的描述在例如美国专利No.4409134中揭示。
通过次级离子质谱法测量的微晶半导体层115a中所含的氧和氮的浓度被设定为小于1×1018原子/cm3，这由于可改进微晶半导体层115a的结晶度而成为优选。
混合层115b和含有非晶半导体的层129c都含有氮。混合层115b中所含氮的浓度在1×1020原子/cm3至1×1021原子/cm3的范围内，优选在2×1020原子/cm3至1×1021原子/cm3的范围内。
如图2A所示，混合层115b包括微晶半导体区108a和填充微晶半导体区108a之间的间隙的非晶半导体区108b。具体而言，混合层115b包括：从微晶半导体层115a生长成具有凸起形状的微晶半导体区108a，以及包括与含有非晶半导体的层129c类型相同的半导体的非晶半导体区108b。微晶半导体层115a与混合层115b之间的直虚线以及混合层115b与含有非晶半导体的层129c之间的直虚线各自表示两个层之间的界面；但是，在实际情形中，微晶半导体层115a与混合层115b之间的界面以及混合层115b与含有非晶半导体的层129c之间的界面是不清晰的。
微晶半导体区108a包括具有圆锥状或锥状或凸起形状的微晶半导体，其端部从栅绝缘层105至含有非晶半导体的层129c变窄。注意，微晶半导体区108a还可包括具有圆锥状或锥状或凸起形状的微晶半导体，其宽度从栅绝缘层105至含有非晶半导体的层129c增大。
此外，在一些情形中，直径为1nm至10nm、优选为1nm至5nm的半导体晶粒被设置为混合层115b的非晶半导体区108b中的微晶半导体区。
或者，在一些情形中，如图2B所示，混合层115b包括连续形成的微晶半导体区108c和微晶半导体区108a。微晶半导体区108c以均匀厚度沉积在微晶半导体层115a上，且微晶半导体区108a具有圆锥状或锥状或凸起形状，其端部从栅绝缘层105至含有非晶半导体的层129c变窄。
图2A所示的混合层115b中所包括的微晶半导体区108a从微晶半导体层115a连续地形成。此外，图2B所示的混合层115b中所包括的微晶半导体区108c从微晶半导体层115a连续地形成。
此外，混合层115b中所包括的微晶半导体区108b包括一半导体，其质量与含有非晶半导体的层129c的质量基本上相同。
根据以上所述，使用微晶半导体形成的区域与使用非晶半导体形成的区域之间的界面可与混合层中微晶半导体区108a与非晶半导体区108b之间的界面相对应；由此，微晶半导体区与非晶半导体区之间的截面边界可被描述为不平坦或锯齿形。
在其端部从栅绝缘层105至含有非晶半导体的层129c变窄的微晶半导体区108a包括凸起半导体晶粒的情形中，混合层115b中微晶半导体区的比例在靠近微晶半导体层115a的区域中比靠近含有非晶半导体的层129c的区域中高。其原因如下。微晶半导体区108a从微晶半导体层115a的表面在膜厚方向上生长。通过在源气中添加含氮气气体，或者通过在源气中添加含氮气气体并将氢气至硅烷的流速从用于形成微晶半导体膜的条件下的流速降低，可抑制微晶半导体区108a中半导体晶粒的生长，该半导体晶粒变成圆锥状或锥状微晶半导体区，并且非晶半导体逐渐沉积。这是由氮在微晶半导体区的固溶度比非晶半导体区低的事实导致的。
薄膜晶体管的截止电流通过设置微晶半导体层115a和混合层115b的总厚度来减小，即，将从微晶半导体层115a与栅绝缘层105之间的界面至混合层115b中凸部(凸起部分)尖端的距离设置为3nm至80nm，优选设置为5nm至50nm。
含有非晶半导体的层129c包含氮并且是半导体，其质量基本上与混合层115b中所包括的非晶半导体区108b相同。此外，含有非晶半导体的层129c可包括直径为1nm至10nm、优选为1nm至5nm的半导体晶粒。在此，含有非晶半导体的层129c是与常规非晶半导体层相比，通过恒定光电流法(CPM)或光激荧光光谱分析测量，具有在Urbach边(e指数型吸收边)处的低能量和少量的缺陷吸收谱的半导体层。即，与常规非晶半导体相比，含有非晶半导体的层129c是具有较少缺陷且其价带中能带边缘处能级尾陡峭的良序半导体。因为在含有非晶半导体的层129c中价带中能带边缘处的能级尾陡峭，所以带隙变宽，且隧穿电流不易流动。因此，通过在背沟道侧上设置含有非晶半导体的层129c，可减小薄膜晶体管的截止电流。此外，通过提供含有非晶半导体的层129c，可增大薄膜晶体管的导通电流和场效应迁移率。
注意，含有非晶半导体的层129c中所包含的非晶半导体通常是非晶硅。
此外，混合层115b与含有非晶半导体的层129c各自可包含作为氮的典型示例的NH基团或NH2基团。
如图3所示，可采用其中混合层115b设置在微晶半导体层115a与杂质半导体层127之间、而含有非晶半导体的层129c不设置在混合层115b与杂质半导体层127之间的结构。混合层115b包括微晶半导体区108a和填充微晶半导体区108a之间间隙的非晶半导体区108b。具体而言，混合层115b包括从微晶半导体层115a延伸为凸起形状的微晶半导体区108a，以及非晶半导体区108b。在图3所示的结构中，优选混合层115b中微晶半导体区108a的比例为低。进一步优选地，混合层115b中微晶半导体区108a的比例在一对杂质半导体层127之间的区域(即载流子流动的区域)中为低。结果，可减小薄膜晶体管的截止电流。此外，在混合层115b中，可减小垂直方向(即膜厚方向)上的电阻，即半导体层与源极区或漏极区之间的电阻，并且可增大薄膜晶体管的导通电流和场效应迁移率。
注意，图3中的混合层115b还可包括如图2B所示的微晶半导体区108c。
或者，如图4A所示，可在含有非晶半导体的层129c与杂质半导体层127之间设置普通的非晶半导体层129d。此外，如图4B所示，可在混合层115b与杂质半导体层127之间设置普通的非晶半导体层129d。使用这种结构，可减小薄膜晶体管的截止电流。
注意，图4A和4B中的混合层115b各自还可包括如图2B所示的微晶半导体区108c。
现在，将参照图5、图6和图7描述通过SIMS测量的本实施例的薄膜晶体管的半导体层115中的杂质元素的浓度，尤其是氮和氢的浓度分布曲线。
图5示出通过SIMS测量的在衬底上形成的栅绝缘层105与半导体层115在深度方向上的硅的二次离子密集度，以及在深度方向上分布的氢、氮、氧、碳和氟的浓度分布曲线。具体而言，示出如图1所示的栅绝缘层105以及构成半导体层115的微晶半导体层115a、混合层115b以及含有非晶半导体的层129c的在深度方向上的硅的二次离子密集度，以及在深度方向上分布的氢、氮、氧、碳和氟的浓度分布曲线。
在本实施例中，通过使用ULVAC-PHI公司制造的带有1.0keV主Cs+束的PHI ADEPT-1010四极SIMS仪表执行SMIMS分布曲线测量，其中用1.0keV主Cs+束的照射从含有非晶半导体的层129c的表面开始。
水平轴表示深度。含有非晶半导体的层129c在从200nm深度至235nm深度的部分中形成，混合层115b在从235nm深度至255nm深度的部分中形成，微晶半导体层115a在从255nm深度至260nm深度的部分中形成，而栅绝缘层105则在从260nm深度至300nm深度的部分中形成。
左侧的垂直轴表示氢、氮、氧、碳和氟的浓度，而右侧的垂直轴表示硅的二次离子密集度。注意，氢、氮、氧、碳和氟的浓度是关于半导体层115测量的，由此栅绝缘层的那些浓度不精确。此外，没有示出关于栅绝缘层105与微晶半导体层115a之间的界面的精确浓度。
氮浓度分布曲线从微晶半导体层115a至混合层115b浓度增大。在混合层115b中，从微晶半导体层115a起浓度持续增大，然后逐渐减小。换言之，浓度在混合层115b中具有峰值(最大值)。此时的氮浓度落在1×1020原子/cm3至1×1021原子/cm3的范围内，优选在2×1020原子/cm3至1×1021原子/cm3的范围内。
在含有非晶半导体的层129c中氮浓度是恒定的。在微晶半导体层115a和栅绝缘层105中的氮浓度分布曲线中，由于撞击作用、表面粗糙度和留存在SIMS测量装置中的氮的影响，存在从微晶半导体层115a至栅绝缘层105的尾部。然而，微晶半导体层115a和栅绝缘层105中的实际氮浓度比图5中的低。
从微晶半导体层115a与混合层115b之间的界面到混合层115b，氢浓度分布曲线有增长。在含有非晶半导体的层129c中氢浓度是基本恒定的。栅绝缘层105和微晶半导体层115a之间界面上氢浓度分布曲线的峰值是由电荷累积引起的。因此，氢浓度分布曲线的峰值位置可设置在栅绝缘层105和微晶半导体层115a之间的界面上。这还通过由于电荷累积，以上界面具有硅的二次离子密集度的峰值的事实示出。
从微晶半导体层115a至混合层115b氧浓度分布曲线下降。在含有非晶半导体的层129c中氧浓度是基本恒定的。
从微晶半导体层115a至混合层115b氟浓度分布曲线下降。在含有非晶半导体的层129c中氟浓度是基本恒定的。栅绝缘层105和微晶半导体层115a之间界面上氟浓度分布曲线的峰值是由留存在腔室中并在沉积微晶半导体层115a时进入膜的氟引起的。
图5所示的半导体层所具有的一个特征是氮浓度在混合层115b中具有峰值，而在含有非晶半导体的层129c中是平坦的(具有恒定值)，此外氢浓度在混合层115b中增大且在含有非晶半导体的层129c中具有恒定值。
或者，如在图6中通过SIMS获得的深度方向上氮浓度分布曲线的模型曲线中，从微晶半导体层115a至混合层115b氮浓度分布曲线增长。在一些情形中，在混合层115b中，氮浓度分布曲线从微晶半导体层115a持续增长，然后在混合层115b和含有非晶半导体的层129c中变平坦。此时，氮浓度分布曲线在混合层115b和含有非晶半导体的层129c中具有最大浓度。此时，氮浓度的最大值落在1×1020原子/cm3至1×1021原子/cm3的范围内，优选在2×1020原子/cm3至1×1021原子/cm3的范围内。
又或者，如在图7中通过SIMS获得的深度方向上氢和氮浓度分布曲线的模型曲线中，从微晶半导体层115a至混合层115b氮浓度分布曲线增长。在一些情形中，在混合层115b中，氮浓度分布曲线从微晶半导体层115a持续增长然后下降，然后在含有非晶半导体的层129c中持续下降。在这种情形中，氮浓度分布曲线在混合层115b中具有峰值浓度(最大值)。此时，氮的峰值浓度落在1×1020原子/cm3至1×1021原子/cm3的范围内，优选在2×1020原子/cm3至1×1021原子/cm3的范围内。
图5和图7分别示出氮浓度分布曲线的最大值不在微晶半导体层115a与混合层115b之间的界面上出现，而在混合层115b中出现的模式。然而，不限于此，氮浓度分布曲线在微晶半导体层115a与混合层115b之间的界面上具有最大值。
注意，由于基底层中所含氮的浓度或沉积装置的处理室中氮的浓度，微晶半导体层115a的氮浓度分布曲线在沉积时改变。当微晶半导体层115a形成为包含尽可能少的氮时，可改进微晶半导体层115a的结晶度，且可增大薄膜晶体管的场效应迁移率和导通电流。
在下文中，将说明微晶硅层中所含的氮或氧对晶体生长的影响。
在包含杂质元素(N原子或O原子)的情形中Si的结晶过程通过经典分子动态模拟来计算。在经典分子动态模拟中，定义表征原子间相互作用的经验电位，由此估算作用于每个原子的力。经典力学定律被应用于每个原子，并在数学上求解牛顿运动方程，由此可确定性地跟踪每个原子的运动(时间相关变化)。
在此，为了调查在非晶硅层上生成Si晶核之后的Si的晶体生长，关于如图8A-8C所示的其中非晶硅层不包含任何杂质元素的情形和其中非晶硅层包含杂质元素(N原子和O原子)的情形建立计算模型。
图8A示出其中在不包含杂质元素的非晶硅层中产生晶核141和具有平面对准(100)的单晶硅从晶核141生长的模型。
图8B示出其中在含0.5at.％(即以约2.5×1020原子/cm3的比例)的O原子148作为杂质元素的非晶硅层中生成晶核141，且具有平面对准(100)的单晶硅从晶核141生长的模型。
图8C示出其中在含0.5at.％(即以约2.5×1020原子/cm3的比例)的N原子145作为杂质元素的非晶硅层中生成晶核141，且具有平面对准(100)的单晶硅从晶核141生长的模型。
在1025℃下对图8A至8C所示的三个计算模型执行经典分子动力学模拟。
图9A至9C示出图8A中的结构经由模拟改变。具体而言，图9A示出0秒后的模型，图9B示出1025℃下0.5毫微秒后的模型，而图9C示出1025℃下1毫微秒后的模型。
图10A至10C示出图8B中的结构经由模拟改变。具体而言，图10A示出0秒后的模型，图10B示出1025℃下0.5毫微秒后的模型，而图10C示出1025℃下1毫微秒后的模型。
图11A至11C示出图8C中的结构经由模拟改变。具体而言，图11A示出0秒后的模型，图11B示出1025℃下1毫微秒后的模型，而图11C示出1025℃下2毫微秒后的模型。
表1示出每个计算模型中Si的晶体生长速率。
  杂质元素   晶体生长速率(nm/毫微秒)
  1.无   1.1
  2.N原子   0.21
  3.O原子   0.80
图9A所示的晶核141的生长区域被扩大到图9B中单晶硅的生长区域151a，并被扩大到图9C中单晶硅的生长区域151b。由此，在非晶硅不含杂质元素的情形中，发现Si 143生长成晶体。
在非晶硅层包含O原子147的情形中，图10A所示的晶核141的生长区域被扩大到图10B中单晶硅的生长区域155a，并被扩大到图10C中单晶硅的生长区域155b。然而，与图9A至9C中所示非晶硅层不含杂质元素的情形相比，晶体生长区域小且晶体生长速率低。如图10C所示，发现O原子147被纳入到单晶硅的生长区域155b中，且整个膜的结晶度相当好。
然而，当非晶硅层包含N原子时，尽管图11A中的晶核141的生长区域被扩大至图11B中单晶硅的生长区域153a和图11C中单晶硅的生长区域153b，但与图9A至9C所示的非晶硅层不含杂质元素的情形或者图10A至10C所示的非晶硅层包含O原子147的情形相比，在1025℃下持续时间加倍时晶体生长区域仍较小。因此，在非晶硅层包含N原子的情形中发现晶体生长速率较低。此外，如图11B和11C所示，N原子145没有被纳入到单晶硅的生长区域153a或153b中，而在微晶半导体区的界面上或微晶半导体区与非晶半导体区的界面上存在。
接着，表2示出单晶硅、SiN和SiO2中Si原子(Si-Si)之间的键长、Si原子与N原子(Si-N)之间的键长、以及Si原子与O原子(Si-O)之间的键长。
  键长(nm)
  1.Si-Si   0.235
  2.Si-N   0.175
  3.Si-O   0.145
图28A至28C是分别以二维方式示出计算模型的局部结构的示意图。图28A是图9C中示出的单晶硅的示意图，图28B是其中如图10C所示硅层包含O原子的区域的示意图，而图28C是其中如图11C所示硅层包含N原子的区域的示意图。
在单晶硅中，N原子和O原子两者是填隙杂质。O原子的配位数是2，且Si-O键长比Si-N键长短；由此，O原子倾向于被置于键接Si原子之间，且甚至在产生Si-O-Si键时畸变也相对较小。另一方面，N原子的配位数是3，且Si-N键长比Si-O键长长，从而可能在Si层引起畸变。因此，N原子有可能比O原子更大程度地抑制硅的结晶。图28D是其中作为杂质的O原子被键接在<111>结构单晶硅中的键接Si原子之间的示图。杂质O原子在单晶硅的间隙位置处存在，并被置于<111>结构的键接Si原子之间。
因此，可相信，由于配位数和由N原子与Si原子之间的键长所引起的畸变，N原子比同样是填隙杂质的O原子在更大程度上退化硅的结晶度。
根据以上内容，当晶体在混合层上生长时，氮不被纳入到晶体生长区域内且在不同微晶半导体区之间的界面上析出，并且氮禁止晶体生长。因此，在混合层中，禁止晶体生长。此外，在晶体生长期间没有被纳入微晶半导体区内的氮在不同微晶半导体区之间的界面、以及微晶半导体区与非晶半导体区之间的界面上析出。因此，在不同微晶半导体区之间的界面、以及微晶半导体区与非晶半导体区之间的界面上氮浓度增大。因此，氮浓度在混合层中是高的。
此外，因为氮禁止晶体生长且非晶半导体区增大，所以氢浓度分布曲线逐渐增长。因为在微晶半导体区中键接硅原子的比例高，所以氢浓度在该区域中低。另一方面，在非晶半导体区中键接硅原子的比例低，且比微晶半导体区中具有更多硅的悬空键。假设氢被键接至悬空键，氢浓度可高。因此，通过SIMS测量的氢浓度分布曲线中的逐渐增长指示结晶度退化，且恒定氢浓度指示形成非晶半导体区。此外，发现微晶半导体区具有圆锥状或锥状形状。
因为混合层115b包括圆锥状或锥状微晶半导体区108a，所以可减小当向源电极或漏电极施加电压时垂直方向(膜厚方向)上的电阻，即微晶半导体层115a、混合层115b和含有非晶半导体的层129c的电阻。
混合层115b优选包含氮。这是因为当通常为NH基团或NH2基团的氮被键接至微晶半导体区108a中的不同微晶半导体区之间的界面、或微晶半导体区108a与非晶半导体区108b之间的界面上的硅原子悬空键时，缺陷减少。因此，当混合层115b的氮浓度被设定为在1×1020原子/cm3至1×1021原子/cm3的范围内，优选在2×1020原子/cm3至1×1021原子/cm3的范围内时，硅原子悬空键能容易地与优选为NH基团的氮交联，以使载流子能容易地流动。或者，在上述界面上半导体原子的悬空键可用NH2基团端接，以使缺陷程度消失。结果，当薄膜晶体管导通且在源电极与漏电极之间施加电压时，垂直方向(膜厚方向)上的电阻减小。即，薄膜晶体管的场效应迁移率和导通电流增大。
此外，通过在混合层115b中将氧浓度降至低于氮浓度，可减少中断微晶半导体区108a与非晶半导体区108b之间界面上的载流子传送的键、以及半导体晶粒之间界面上的缺陷。
以此方式，当使用微晶半导体层115a形成沟道形成区时可减小薄膜晶体管的截止电流，并且在沟道形成区和用作源极区和漏极区的杂质半导体层127之间设置含有非晶半导体的层129c，该层129c是具有较少缺陷且其在价带中能带边缘的能级尾陡峭的良序半导体层。此外，通过提供该含有非晶半导体的层129c，可增大薄膜晶体管的导通电流和场效应迁移率。此外，通过提供包括圆锥状或锥状微晶半导体区108a的混合层115b以及这种含有非晶半导体的层129c，可进一步增大薄膜晶体管的导通电流和场效应迁移率。
图1所示的一对杂质半导体层127使用添加了磷的非晶硅、添加了磷的微晶硅等形成。注意，在形成p沟道薄膜晶体管作为薄膜晶体管的情形中，杂质半导体层127利用添加了硼的微晶硅、添加了硼的非晶硅等来形成。注意，在混合层115b或含有非晶半导体的层129c与布线125具有欧姆接触的情形中，不必形成杂质半导体层127。
图1所示的布线125可利用铝、铜、钛、钕、钪、钼、铬、钽、钨等的任一种形成为单层或叠层。也可使用添加了用于防止异常析出的元素的铝合金(例如可用于栅电极层103的Al-Nd合金)。布线125还具有叠层结构，其中与杂质半导体层127接触的层使用钛、钽、钼、或钨、或这些元素中任一种的氮化物形成，并且在其上形成了铝或铝合金。此外，也可采用这样的叠层结构：铝或铝合金的上下表面可分别用钛、钽、钼、或钨、或这些元素中任一种的氮化物覆盖。
在图1、图2A和2B、图3、图4A和4B、图5、图6和图7中所示的薄膜晶体管中，可减小截止电流，并可增大导通电流和场效应迁移率。此外，因为使用微晶半导体层形成沟道形成区，所以薄膜晶体管较少地劣化，且在电特性方面具有高可靠性。此外，因为导通电流大，所以与其中非晶硅用作沟道形成区的薄膜晶体管相比，沟道形成区的面积(即薄膜晶体管的面积)可减小；因此，可高度地集成这种薄膜晶体管。
(实施例2)
在本实施例中，将参照图12A-12C、图13A-13C和图14A-1至14B-2描述用于制造实施例1中所述的薄膜晶体管的方法。
优选在同一衬底上形成的所有薄膜晶体管具有相同的导电型，因为能减少制造步骤的数量。因此，在本实施例中，描述了一种用于制造n沟道薄膜晶体管的方法。
首先，在以下描述图1所示的薄膜晶体管的制造工艺。
如图12A所示，在衬底101上形成栅电极103。然后，形成栅绝缘层105以覆盖栅电极103。然后，形成第一半导体层106。
栅电极103可用以下方式形成：通过溅射法或真空蒸镀法使用实施例1中给出的材料在衬底101上形成导电层，通过光刻法、喷墨法等在导电层上形成掩模，以及使用该掩模蚀刻导电层。此外，通过经由喷墨法在衬底上排放银、金、铜等的导电纳米膏并烘焙该导电纳米膏，也可形成栅电极103。在此，导电层在衬底101上形成，然后使用通过第一光刻工序形成的抗蚀剂掩模来蚀刻，由此形成栅电极103。
注意，在光刻工序中，可将抗蚀剂施加至衬底的整个表面。或者，可通过印刷法在要形成抗蚀剂掩模的区域上印刷抗蚀剂，然后可使该抗蚀剂曝光，由此可节省抗蚀剂并降低成本。此外，或者，替代通过使用曝光机使抗蚀剂曝光，可使用激光束直接描绘装置来使抗蚀剂曝光。
此外，当栅电极103的侧面具有锥形时，可减少半导体层与在栅电极103上形成的布线层在阶梯部的中断。为了使栅电极103的侧面形成为锥形，可在使抗蚀剂掩模大小减小的同时执行蚀刻。
通过形成栅电极103的步骤，还可同时形成栅极布线(扫描线)和电容器布线。注意：“扫描线”表示用于选择像素的布线，而“电容器布线”表示连接至像素中电容器的电极之一的布线。然而，不限于此，栅电极103以及栅极布线和电容器布线的一个或两者可在独立步骤中形成。
栅绝缘层105可使用实施例1中给出的材料通过CVD法、溅射法等形成。在通过CVD法形成栅绝缘层105的工艺中，通过施加频率为3MHz至30MHz(通常频率为13.56MHz或27.12MHz)的高频功率，或者频率为30MHz至300MHz(通常为60MHz)的VHF频带中的高频功率，生成辉光放电等离子体。此外，可使用具有高频(大于或等于1GHz)的微波等离子体CVD装置形成栅绝缘层105。当通过微波等离子体CVD装置形成栅绝缘层105时，可增大栅电极与漏电极和源电极之间的耐电压；因此，可获得高可靠性的薄膜晶体管。
此外，通过CVD法利用有机硅烷气体形成氧化硅层作为栅绝缘层105，能改进后来形成的第一半导体层的结晶度，从而能增大薄膜晶体管的导通电流和场效应迁移率。作为有机硅烷气体，可使用诸如四乙氧基硅烷(TEOS：化学分子式Si(OC2H5)4)、四甲基硅烷(TMS：化学分子式Si(CH3)4)、四甲基环四硅氧烷(TMCTS)、八甲基环四硅氧烷(OMCTS)、六甲基二硅胺烷(HMDS)、三乙氧基硅烷(化学分子式SiH(OC2H5)3)或三二甲基氨基硅烷(化学分子式SiH(N(CH3)2)3)之类的含硅化合物。
第一半导体层106使用以微晶硅层、微晶硅-锗层、微晶锗层等为代表的微晶半导体层来形成。第一半导体层106较薄地形成至3nm至10nm、优选3nm至5nm的厚度。因此，在后来形成的第二半导体层中，可控制形成为圆锥状或锥状凸部(凸起部)的多个微晶半导体区各自的长度，并且可控制薄膜晶体管的导通电流和截止电流。
第一半导体层106在等离子体CVD装置的反应室中使用含硅或锗的沉积气体和氢的混合物通过辉光放电等离子体来形成。或者，第一半导体层106使用含硅或锗的沉积气体、氢、以及诸如氦、氖、氩、氪或氙的稀有气体的混合物通过辉光放电等离子体来形成。微晶硅、微晶硅-锗、微晶锗等使用通过用流速为含硅或锗的沉积气体的10至2000倍、优选为10至200倍的氢气稀释该沉积气体所获得的混合物来形成。
作为含硅或锗的沉积气体的典型示例，给出SiH4、Si2H6、GeH4、Ge2H6等。
通过使用诸如氦、氖、氩、氪或氙的稀有气体作为用于第一半导体层106的源气，可增大第一半导体层106的沉积速率。当沉积速率增大时，可减少混合到第一半导体层106中的杂质的量，由此可改进第一半导体层106的结晶度。因此，能增大薄膜晶体管的导通电流和场效应迁移率，且还能增加薄膜晶体管的生产率。
当形成第一半导体层106时，通过施加频率为3MHz至30MHz(通常频率为13.56MHz)的高频功率，频率为27.12MHz的HF频带中的高频功率，或者频率为30MHz至约300MHz(通常为60MHz)的VHF频带中的高频功率，来生成辉光放电等离子体。或者，通过施加具有大于或等于1GHz的微波频率的高频功率，可生成辉光放电等离子体。在使用VHF频带中或微波频率的高频功率的情况下，可增大沉积速率。此外，通过叠加HF频带中的高频功率与VHF频带中的高频功率，可减少使用大尺寸衬底时等离子体的不均匀性、可增加一致性、并可增大沉积速率。
注意，在形成第一半导体层106之前，通过在从CVD装置的处理室排气的同时引入含硅或锗的沉积气体来去除处理室中的杂质元素，以使后来形成的薄膜晶体管的栅绝缘层105和第一半导体层106中的杂质元素的量可减少，由此可改进薄膜晶体管的电特性。
接着，如图12B所示，第二半导体层107被沉积在第一半导体层106上，由此形成混合层107b和含有非晶半导体的层107c。然后，在第二半导体层107上形成杂质半导体层109和导电层111。然后，在导电层111上形成第二抗蚀剂掩模113。
通过在晶体部分生长的条件下将第一半导体层106(微晶半导体层)用作籽晶，形成混合层107b和含有非晶半导体的层107c。
第二半导体层107在等离子体CVD装置的处理室中使用含硅或锗的沉积气体、氢气和含氮气体的混合物通过辉光放电等离子体来形成。含氮气体的示例包括氨、氮、氮氟化物、氮氯化物、氯胺、氟代胺等。
在此情形中，含硅或锗的沉积气体与氢气的流量比和在形成第一半导体层106的情形中用于形成微晶半导体层的相同，且含氮气体被用作源气，由此与第一半导体层106的沉积条件相比可进一步抑制晶体生长。结果，在第二半导体层107中可形成混合层107b和含有非晶半导体的层107c，该含有非晶半导体的层107c是具有较少缺陷且其在价带中能带边缘的能级尾陡峭的良序半导体层。
在此，用于形成第二半导体层107的条件的典型示例如下。氢气的流速是含硅或锗的沉积气体的流速的10-2000倍，优选为10-200倍。注意，在用于形成普通非晶半导体层的条件的典型示例中，氢气的流速是含硅或锗的沉积气体的流速的0-5倍。
诸如氦、氖、氩、氪或氙的稀有气体被引入到第二半导体层107的源气中，从而可提高第二半导体层107的沉积速率。
注意，当诸如氦、氖、氩、氪或氙的稀有气体被引入到第二半导体层107的源气中时，第二半导体层107的结晶度增大，且薄膜晶体管的截止电流增大；因此，优选控制含硅或锗的沉积气体、氢气和含氮气体的混合比。通常，含硅或锗的沉积气体的流速相对于氢气的流速增大，这增加了非晶质，由此能控制混合层107b和含有非晶半导体的层107c的结晶度和非晶质。
在第二半导体层107沉积的早期，因为源气中包括含氮气体，所以部分地抑制了晶体生长；因此，当圆锥状或锥状微晶半导体区生长时，形成非晶半导体区。此外，圆锥状或锥状微晶半导体区的晶体生长停止，且形成含有非晶半导体的层。在一些情形中，在圆锥状或锥状微晶半导体区生长之前，使用第一半导体层106作为籽晶在第一半导体层106的整个表面上沉积微晶半导体层。
因此，图1中的微晶半导体层115a对应于图12A中的第一半导体层106。
此外，图1中的混合层115b对应于图12B中的第二半导体层107中的混合层107b。
此外，图1中的含有非晶半导体的层129c对应于图12B中的第二半导体层107中的含有非晶半导体的层107c。
杂质半导体层109在等离子体CVD装置的反应室中使用含硅或锗的沉积气体、氢气和磷化氢(用氢气或硅烷稀释)的混合物通过辉光放电等离子体来形成。通过用氢气稀释含硅或锗的沉积气体，形成添加了磷的非晶硅或添加了磷的微晶硅。在制造p沟道薄膜晶体管的情形中，可利用乙硼烷而非磷化氢通过辉光放电等离子体形成杂质半导体层109。
导电层111可适当地利用与图1所示布线125相似的材料来形成。导电层111通过CVD法、溅射法或真空蒸镀法来形成。可选地，通过经由丝网印刷法、喷墨法等排放银、金、铜等的导电纳米膏并烘焙导电纳米膏，可形成导电层111。
抗蚀剂掩模113通过第二光刻工序来形成。抗蚀剂掩模113具有厚度不同的多个区域。这种抗蚀剂掩模可使用多色调掩模来形成。优选使用多色调掩模是因为可减少所使用光掩膜的数量和制造步骤的数量。在本实施例中，在形成第一半导体层106和第二半导体层107的图案的工序以及形成源极区和漏极区的工序中，可使用多色调掩模。
多色调掩模是能用多级别光量进行曝光的掩模；通常，用三种级别的光量来进行曝光，以提供曝光区域、半曝光区域和未曝光区域。通过使用多色调掩模的一个曝光和显影步骤，可形成具有多个厚度(通常有两种厚度)的抗蚀剂掩模。因此，通过使用多色调掩模，可减少光掩模的数量。
图14A-1和14B-1是典型多色调掩模的截面图。图14A-1示出灰色调掩模180，而图14B-1示出半色调掩模185。
图14A-1所示的灰色调掩模180包括在透光衬底181上使用挡光层形成的挡光部分182，以及设置有挡光层图案的衍射光栅部分183。
衍射光栅部分183具有以小于或等于用于曝光的光的分辨极限的间隔设置的缝隙、点、网眼等，由此控制透光率。注意，衍射光栅部分183上所设置的缝隙、点或网眼可规则或不规则地设置。
作为透光衬底181，可使用石英等。用于形成挡光部分182和衍射光栅部分183的挡光层可使用铬、氧化铬等形成。
在用光照射灰色调掩模180以进行曝光的情形中，如图14A-2所示，与挡光部分182重叠的区域中的透光率为0％，而不设置挡光部分182和衍射光栅部分183的区域中的透光率为100％。此外，衍射光栅部分183处的透光率大致在10％至70％的范围内，这可由衍射光栅的缝隙、点、或网眼的间隔来调节。
图14B-1所示的半色调掩模185包括在透光衬底186上使用半透光层形成的半透光部分187，以及使用挡光层形成的挡光部分188。
半透光部分187可通过使用MoSiN，MoSi，MoSiO，MoSiON，CrSi等的层来形成。挡光部分188可使用与灰色调掩模的挡光层相似的材料来形成，且优选使用铬、氧化铬等。
在用光照射半色调掩模185以进行曝光的情形中，如图14B-2所示，与挡光部分188重叠的区域中的透光率为0％，而不设置挡光部分188和衍射光栅部分187的区域中的透光率为100％。此外，半透光部分187中的透光率大致在10％至70％的范围内，这可由要使用材料的种类、厚度等来调节。
通过使用多色调掩模的曝光和显影，可形成包括不同厚度区域的抗蚀剂掩模。
接着，在使用抗蚀剂掩模113的情况下，蚀刻第一半导体层106、第二半导体层107、杂质半导体层109和导电层111。通过该工序，针对每个元件划分第一半导体层106、第二半导体层107、杂质半导体层109和导电层111，以形成第三半导体层115、杂质半导体层117和导电层119。注意，第三半导体层115包括微晶半导体层115a、混合层115b、以及含有非晶半导体的层115c(图12C)。
接着，减小抗蚀剂掩模113的大小以形成分离的抗蚀剂掩模123。可执行使用氧等离子体的灰化以便于减小该抗蚀剂掩模的大小。在此，对抗蚀剂掩模113进行灰化，以使抗蚀剂掩模113在栅电极上分离。因此，可形成抗蚀剂掩模123(图13A)。
接着，使用抗蚀剂掩模123蚀刻导电层119，由此形成用作源电极和漏电极的布线125(图13B)。优选通过湿法蚀刻执行此对导电层119的蚀刻。通过湿法蚀刻，对导电层进行各向同性的蚀刻。结果，导电层的侧面比抗蚀剂掩模123位于更内侧，由此形成布线125。布线125不仅用作源电极和漏电极，而且用作信号线。然而，不限于此，可与源电极和漏电极分离地提供信号线。
接着，在使用抗蚀剂掩模123的情况下，分别部分地蚀刻含有非晶半导体的层115c和杂质半导体层117。在此，采用干法蚀刻。通过以上步骤，形成在表面上具有凹部的含有非晶半导体的层129c，以及用作源电极和漏电极的杂质半导体层127(图13C)。然后去除抗蚀剂掩模123。
注意在此，导电层119通过湿法蚀刻来蚀刻，而含有非晶半导体的层115c和杂质半导体层117分别通过干法蚀刻来部分地蚀刻。因此，因为导电层119是各向同性地蚀刻的，所以布线125的侧面不与杂质半导体层127的侧面对齐，且杂质半导体层127的侧面比布线125的侧面位于更外侧。
或者，在蚀刻导电层119和去除抗蚀剂掩模123之后，可部分地蚀刻杂质半导体层117和含有非晶半导体的层115c。通过该蚀刻，使用布线125作为掩模来蚀刻杂质半导体层117，以使布线125的侧面与杂质半导体层127的侧面基本对齐。
接着，执行干法蚀刻。干法蚀刻的条件被设置成使含有非晶半导体的层129c的露出区域不被损坏，且相对于含有非晶半导体的层129c的蚀刻速率低。换言之，应用几乎不对含有非晶半导体的层129c的露出表面造成损伤、且几乎不减小含有非晶半导体的层129c的露出区域的厚度的条件。作为蚀刻气体，使用以Cl2，CF4，N2等为代表的基于氯的气体。对蚀刻方法没有具体限制，且可使用感应耦合等离子体(ICP)法、电容耦合等离子体(CCP)法、电子回旋共振(ECR)法、反应离子蚀刻(RIE)法等。
接着，可对含有非晶半导体的层129c的表面进行以水等离子体处理、氨等离子体处理、氮等离子体处理等为代表的等离子体处理。
通过使用以水蒸气(H2O蒸气)为代表的以水为主要组分的含水气体生成等离子体，并引入反应空间，可执行水等离子体处理。
如上所述，在形成杂质半导体层127之后，在不损坏含有非晶半导体的层129c的条件下进一步执行干法蚀刻，由此可去除在含有非晶半导体的层129c的露出区域上存在的诸如残留物的杂质。此外，在干法蚀刻之后，执行水等离子体处理，由此可去除抗蚀剂掩模的残留物。通过等离子体处理，可确保源极区与漏极区之间的绝缘，由此在完成的薄膜晶体管中，可减小截止电流，且可减少电特性的变化。
通过这些步骤，可用少量掩模制造具有使用微晶半导体层形成的沟道形成区的薄膜晶体管。此外，可高生产率地制造具有低截止电流、高导通电流、和高场效应迁移率的薄膜晶体管。
(实施例3)
在本实施例中，将参照图12A-12C、图15A-15C、以及图16A和16B描述与实施例2不同的用于制造薄膜晶体管的方法。
与实施例2一样，在衬底101上形成栅电极103。然后，形成栅绝缘层105以覆盖栅电极103，并形成第一半导体层106(图12A)。接着，与实施例2一样，从第一半导体层106生长晶体，由此形成第二半导体层107(混合层107b和含有非晶半导体的层107c)。然后，在第二半导体层107上形成杂质半导体层109(图15A)。然后，在杂质半导体层109上形成抗蚀剂掩模(未示出)。
接着，通过使用抗蚀剂掩模，蚀刻第二半导体层107和杂质半导体层109。通过该步骤，针对每个元件划分第二半导体层107和杂质半导体层109，以使形成第二半导体层115(微晶半导体层115a、混合层115b、以及含有非晶半导体的层115c)和杂质半导体层117(图15B)。
接着，在栅绝缘层105、第二半导体层115和杂质半导体层117上形成导电层111(图15C)。
然后，在导电层111上形成抗蚀剂掩模(未示出)，且通过使用抗蚀剂掩模蚀刻导电层111，从而形成用作源电极和漏电极的布线133(图16A)。
接着，部分地蚀刻杂质半导体层117以形成用作源极区和漏极区的杂质半导体层127。此外，部分地蚀刻含有非晶半导体的层115c，由此形成具有凹部的含有非晶半导体的层129c(图16B)。
通过上述步骤，可制造薄膜晶体管。
在形成布线133之后，在不去除抗蚀剂掩模的情况下部分地蚀刻杂质半导体层117和含有非晶半导体的层115c；然而，可在去除抗蚀剂掩模之后部分地蚀刻杂质半导体层117和含有非晶半导体的层115c。通过该蚀刻，使用布线133作为掩模来蚀刻杂质半导体层117，以使布线133的侧面与杂质半导体层127的侧面基本对齐。
接着，可在去除抗蚀剂掩模之后执行干法蚀刻。干法蚀刻的条件被设置成使含有非晶半导体的层129c的露出区域不被损坏，且相对于含有非晶半导体的层129c的蚀刻速率低。换言之，应用几乎不对含有非晶半导体的层129c的露出表面造成损伤、且几乎不减小含有非晶半导体的层129c的露出区域的厚度的条件。
接着，可用水等离子体、氨等离子体、氮等离子体等处理照射含有非晶半导体的层129c的表面。
通过使用以水蒸气(H2O蒸气)为代表的以水作为其主要组分的含水气体生成等离子体，并引入反应空间，可执行水等离子体处理。
如上所述，在形成含有非晶半导体的层129c之后，在不损坏含有非晶半导体的层129c的条件下进一步执行干法蚀刻，由此可去除在含有非晶半导体的层129c上存在的诸如残留物的杂质。此外，在干法蚀刻之后，执行水等离子体处理，由此可去除抗蚀剂掩模的残留物。通过等离子体处理，可确保源极区与漏极区之间的绝缘，由此在薄膜晶体管中，可减小截止电流，且可减少电特性的变化。
通过这些步骤，可制造具有使用微晶半导体层形成的沟道形成区的薄膜晶体管。此外，可高生产率地制造具有低截止电流、高导通电流、和高场效应迁移率的薄膜晶体管。
(实施例4)
在本实施例中，将参照图17中的时序图描述适用于实施例2和3的从形成栅绝缘层的步骤到形成杂质半导体层的步骤的一系列步骤。注意，栅绝缘层是以在氮化硅层之上层叠氧氮化硅层的方式形成的。
首先，在CVD装置的处理室中加热设置有栅电极103的衬底101，并将用于沉积氮化硅层的源气引入处理室(图17中的预处理201)。在此，作为示例，引入源气并稳定，其中SiH4的流量为40sccm、H2的流量为500sccm、N2的流量为550sccm，而NH3的流量为140sccm，处理室中的压力为100Pa，衬底的温度是280℃，输出是370W，并且在此条件下执行等离子体放电，由此形成厚度约为110nm的氮化硅层。然后，仅停止SiH4的供应，且在数秒(本实施例中为5秒)后，停止等离子体放电(图17中形成SiN 203)。这是因为，当在处理室中仍存在SiH4的状态下停止等离子体放电时，形成含硅作为其主要成分的粒子料或粉状料，这导致产量减少。
接着，用于沉积氮化硅层的源气耗尽，且用于沉积氧氮化硅层的源气被引入处理室(图17中替换气体205)。在此，作为示例，引入源气并稳定，其中SiH4的流量为30sccm、N2O的流量为1200sccm，处理室中的压力为40Pa，衬底的温度是280℃，输出是50W，并且在此条件下执行等离子体放电，由此形成厚度约为110nm的氧氮化硅层。然后，以与形成氮化硅层相似的方式，仅停止SiH4的供应，且在数秒(本实施例中为5秒)后，停止等离子体放电(图17中形成SiON 207)。
通过以上步骤，可形成栅绝缘层105。在形成栅绝缘层105之后，从处理室取出衬底101(图17中的卸载225)。
在从处理室取出衬底101之后，将例如NF3气体引入处理室并清洗处理室内部(图17中的清洗处理227)。然后，进行在处理室中形成非晶硅层的处理(图17中的预涂处理229)。通过此处理，在处理室的内壁上形成非晶硅层。然后，将衬底101载入处理室(图17中的加载231)。
接着，将用于沉积第一半导体层106的源气引入处理室(图17中的替代气体209)。然后，第一半导体层106形成在栅绝缘层105上。在此，作为示例，引入源气并稳定，其中SiH4的流量为10sccm、H2的流量为1500sccm，且Ar的流量为1500sccm，处理室中的压力为280Pa，衬底的温度是280℃，输出是50W，并且在此条件下执行等离子体放电，由此形成厚度约为5nm的微晶硅层作为第一半导体层106。然后，以与如上所述形成氮化硅层等相似的方式，仅停止SiH4的供应，且在数秒(本实施例中为5秒)后，停止等离子体放电(图17中的形成第一半导体层211)。
接着，向第一半导体层106的表面供应氮。在此，将第一半导体层106的表面暴露于氨，由此供应氮(在此称为“冲洗处理”)(图17中的冲洗处理213)。进一步地，氨中可包括氢。或者，氮气可替代氨被引入处理室。再或者，可将氨和氮气两者引入处理室。在此，例如，处理室中的压力为约20Pa至30Pa，衬底的温度为280℃，而处理时间是60秒。注意在本工序的处理中，衬底101仅暴露于氨；然而，也可执行等离子体处理。然后，这些气体被耗尽，且引入用于沉积第二半导体层107的气体(图17中的替换气体215)。
接着，形成第二半导体层107。在此，作为示例，引入源气并稳定，其中SiH4的流量为30sccm、H2的流量为1500sccm，处理室中的压力为280Pa，衬底的温度是280℃，RF电源的频率为13.56MHz，RF电源的输出功率是50W，并且在此条件下执行等离子体放电，由此形成厚度约为150nm的第二半导体层107。
在形成第二半导体层107的步骤中，通过清洗处理引入到处理室内的氨通过等离子体放电分解。然后，通过分解氨获得的氮在沉积时被带入第二半导体层107，以使各自包含氮的混合层和含有非晶半导体的层形成。此外，NH基团或NH2基团通过分解氨形成，由此在沉积第二半导体层107时悬空键可与NH基团交联。或者，可用NH2基团端接悬空键。注意，在氮气作为含氮气体被引入处理室的情形中，通过等离子体放电在第二半导体层107的源气中所包括的氮气和氢气之间发生反应，从而产生NH基团或NH2基团。第二半导体层107中的不同悬空键用NH基团来交联。此外，用NH2基团端接第二半导体层107中的不同悬空键，且缺陷级别消失。
然后，以与如上所述形成氮化硅层等相似的方式，仅停止SiH4的供应，且在数秒(本实施例中为5秒)后，停止等离子体放电(图17中的形成第二半导体层217)。然后，这些气体被耗尽，且引入用于沉积杂质半导体层109的气体(图17中的替换气体219)。
在通过以上方法形成的第二半导体层107中，通过次级离子质谱法测量的氮浓度与实施例1中所述的相同，且在沉积第二半导体层107的早期在微晶半导体区的界面上析出氮。然后，氮变成包含在含有非晶半导体的层内。然而，因为沉积了第二半导体层107，所以CVD装置的处理室内氮的量被减少。因此，在氮浓度在混合层107b中有峰值之后，在含有非晶半导体的层107c的沉积方向上氮浓度降低。
注意，如图17中的虚线235a所示，在形成第二半导体层217时，氨可被供应至处理室。如图17中的虚线235b所示，可供应氮气以替代氨。进一步替代地，可供应氨和氮气两者。再进一步替代地，可供应氮氟化物、氮氯化物、氯胺、氟胺等以替代氨和氮气。结果，第二半导体层107的氮浓度增大，以使第二半导体层107中所包括的悬空键交联，从而使缺陷水平降低。此外，端接悬空键并降低缺陷水平。
在通过此方法形成的第二半导体层107中，通过次级离子质谱法测量的氮浓度在混合层107b中具有峰值(最大值)，且在包含非晶半导体的层107c的沉积方向中恒定。
或者，在形成第二半导体层217时，可将稀有气体用作源气，如虚线236所示。结果，可增大第二半导体层107的生长速率。
接着，在第二半导体层107的整个表面上形成杂质半导体层109。在后面的工序中，杂质半导体层109被图案化成用作源极区和漏极区的杂质半导体层127。首先，用于沉积杂质半导体层109的源气被引入处理室。在此，作为示例，源气被引入并稳定，其中SiH4的流量为100sccm，且其中用H2将PH3稀释成0.5vol％的混合气体的流量为170sccm。此外，处理室中的压力为280Pa，衬底的温度是280℃，输出是60W，并且在此条件下执行等离子体放电，由此形成厚度约为50nm的含磷非晶硅层。然后，以与如上所述形成氮化硅层等相似的方式，仅停止SiH4的供应，且在数秒(本实施例中为5秒)后，停止等离子体放电(图17中的形成杂质半导体层221)。然后，这些气体耗尽(图17中的耗尽223)。
如上所述，可形成包括且直到杂质半导体层109的组分。
通过以上工序，可形成含氮的微晶半导体区和含氮的非晶半导体区。即，可形成圆锥状或锥状微晶半导体区以及具有较少缺陷且其在价带中能带边缘的能级尾陡峭的良序半导体层。结果，可制造具有大导通电流和高场效应迁移率、以及小截止电流的薄膜晶体管。
(实施例5)
在本实施例中，将描述适用于实施例2和3的从形成栅绝缘层的步骤到形成杂质半导体层的步骤的一系列步骤。
在本实施例中，在形成第二半导体层107之前清洗处理室内部，然后用氮化硅层覆盖处理室内壁，由此在第二半导体层107中包含氮并控制氮浓度。用于形成栅绝缘层105的方法与实施例4中的相似；由此，以下参照图18描述从形成第一半导体层106的步骤到形成杂质半导体层109的步骤的一系列步骤。
第一半导体层106在栅绝缘层105的整个表面上形成。首先，用于沉积第一半导体层106的源气被引入处理室。在此，作为示例，通过与实施例2相似的方法，形成厚度约为5nm的微晶硅层作为第一半导体层106。然后，停止等离子体放电(图18中的形成第一半导体层211)。然后，将衬底101载出处理室(图18中的卸载225)。
在从处理室取出衬底101之后，将例如NF3气体引入处理室并清洗处理室内部(图18中的清洗处理227)。然后，进行在处理室中形成氮化硅层的处理(图18中的预涂处理233)。该氮化硅层在与实施例2中形成为栅绝缘层的氮化硅层相似的条件下形成。通过此处理，在处理室的内壁上形成氮化硅层。然后，将衬底101载入处理室(图18中的加载231)。
注意，清洗处理227不是必需执行的，这可改进生产量。(分段)然后，将用于沉积第二半导体层107的源气引入处理室(图18中的替换气体215)。接着，形成第二半导体层107。在此，与实施例2一样，第二半导体层107被形成为150nm的厚度。然后，停止等离子体放电(图18中的形成第二半导体层217)。
在形成第二半导体层107的步骤中，当在处理室中形成的氮化硅层被暴露给等离子体时，氮被离解并进入正在沉积的第二半导体层107中。因此，形成各自含氮的混合层和含有非晶半导体的层。此外，当氮化硅层被暴露于等离子体时，形成NH基团或NH2基团；由此，当沉积第二半导体层107时悬空键可与NH基团交联。替代地，可用NH2基团端接悬空键。
在通过以上方法形成的第二半导体层107中，通过次级离子质谱法测量的氮浓度与实施例1中所述的相同，且在沉积第二半导体层107的早期在微晶半导体区的界面上析出氮。然后，氮变成包含在含有非晶半导体的层内。然而，因为沉积了第二半导体层107，所以CVD装置的处理室内氮的量被减少。(不分段)
因此，在氮浓度在混合层107b中有峰值之后，在含有非晶半导体的层107c的沉积方向上氮浓度降低。
注意，如图18中的虚线237a所示，在形成第二半导体层217时，氨可被供应至处理室。如虚线237b所示，可供应氮气以替代氨。进一步替代地，可供应氨和氮气两者至处理室。再进一步替代地，可供应氮氟化物、氮氯化物、氯胺、氟胺等以替代氨和氮气。结果，第二半导体层107的氮浓度增大，以使第二半导体层107中所包括的悬空键交联，从而使缺陷水平降低。或者，端接第二半导体层107的悬空键并降低缺陷水平。
在通过此方法形成的第二半导体层107中，通过次级离子质谱法测量的氮浓度在混合层107b中具有峰值(最大值)，且在包含非晶半导体的层107c的沉积方向中恒定。
或者，在形成第二半导体层217时，可将稀有气体用作源气，如虚线238所示。结果，可增大第二半导体层107的生长速率。
然后，这些气体被耗尽，且引入用于沉积杂质半导体层109的气体(图18中的替换气体219)。以与实施例1相似的方式，形成杂质半导体层109(图18中的形成杂质半导体层221)。然后，耗尽杂质半导体层109的源气(图18中的耗尽223)。
通过此工序，在预涂处理中引入处理室的氨通过等离子体放电离解，以使等离子体中含氮。此外，当在处理室内壁上形成的氮化硅层被暴露于等离子体时，氮化硅的部分被离解，且氮被包含在等离子体中。结果，第二半导体层可含氮。
此外，在本实施例中，含氮气体被供应至其中形成第二半导体层107的处理室，此外生成NH基团或NH2基团。如上所述，用NH基团交联半导体层中所包括的悬空键。进一步地，用NH2基团交联半导体层中所包括的悬空键。因此，通过在被供应含氮气体的处理室中形成第二半导体层107，可形成包括使悬空键交联的NH基团的半导体层。进一步地，可形成使悬空键端接的NH2基团的半导体层。此外，可在混合层中形成含氨的微晶半导体区。
此外，通过就在形成第二半导体层之前用氮化硅层覆盖处理室的内壁，能控制氮浓度，且能形成第二半导体层。
此外，通过用氮化硅层覆盖处理室的内壁，能防止处理室的内壁中所包括的元素等被混合到第二半导体层107中。
注意在以上描述中，因为第二半导体层107在与形成第一半导体层106的处理室相同的处理室中形成，所以在形成第一半导体层106之后进行清洗处理和预涂处理；然而，可结合实施例2-4的任一个实现本实施例。即，在沉积第一半导体层106之后，在处理室中形成氮化硅层且可进一步执行清洗处理213。
通过以上工序，可形成含氮的微晶半导体区和含氮的非晶半导体区。即，可形成圆锥状或锥状微晶半导体区以及具有较少缺陷且其在价带中能带边缘的能级尾陡峭的良序半导体层。结果，可制造具有大导通电流和高场效应迁移率、以及小截止电流的薄膜晶体管。
(实施例6)
在本实施例中，将描述适用于实施例2和3的从形成栅绝缘层的步骤到形成杂质半导体层的步骤的一系列步骤。
在本实施例中，通过将作为沉积气体的氮气引入形成第二半导体层107的处理室，可控制第二半导体层107的氮浓度。从形成栅绝缘层105的步骤到形成第一半导体层106的步骤的一系列步骤与实施例1中的相似。以下参照图19描述从形成第一半导体层106的步骤到形成杂质半导体层109的步骤的一系列步骤。
第一半导体层106在栅绝缘层105的整个表面上形成。首先，用于沉积第一半导体层106的源气被引入处理室。在此，作为示例，通过与实施例1相似的方法，形成厚度约为5nm的微晶硅层作为第一半导体层106。然后，停止等离子体放电(图19中的形成第一半导体层211)。然后，气体耗尽，并引入用于沉积第二半导体层107的气体(图19中的气体替换215)。
接着，形成第二半导体层107。在此，作为示例，引入源气并稳定，其中SiH4的流量为30sccm、H2的流量为1425sccm，且1000ppm NH3(用氢气稀释)的流量为25sccm，处理室中的压力为280Pa，衬底的温度是280℃，RF电源的频率为13.56MHz，RF电源的输出功率是50W，并且在此条件下执行等离子体放电，由此形成厚度约为150nm的第二半导体层107。通过此工序，氨通过等离子体放电离解，以使氮被包含在等离子体中，由此使氮被包含在第二半导体层中。此外，当在等离子体中生成NH基团时，可在沉积第二半导体层时交联悬空键。此外，当在等离子体中生成NH2基团时，可在沉积第二半导体层时端接悬空键(图19中的形成第二半导体层217)。
注意，如虚线232所示，在形成第二半导体层217时，氮气可被供应至处理室替代氨，作为含氮气体。替代地，可向处理室供应氨和氮气两者。进一步替代地，可供应氮氟化物、氮氯化物、氯胺、氟胺等以替代氨和氮气。结果，第二半导体层107的氮浓度增大，以使第二半导体层107中所包括的悬空键交联，从而使缺陷水平降低。替代地，端接第二半导体层107中的悬空键并降低缺陷水平。
在通过此方法形成的第二半导体层107中，通过次级离子质谱法测量的氮浓度在混合层107b中具有峰值(最大值)，且在包含非晶半导体的层107c的沉积方向中恒定。
或者，在形成第二半导体层217时，可将稀有气体用作源气，如虚线234所示。结果，可增大第二半导体层107的生长速率。
然后，这些气体被耗尽，且引入用于沉积杂质半导体层109的气体(图19中的替换气体219)。以与实施例2相似的方式，形成杂质半导体层109(图19中的形成杂质半导体层221)。然后，耗尽杂质半导体层109的源气(图19中的耗尽223)。
通过以上工序，可形成含氮的微晶半导体区和含氮的非晶半导体区。即，可形成圆锥状或锥状微晶半导体区以及具有较少缺陷且其在价带中能带边缘的能级尾陡峭的良序半导体层。结果，可制造具有大导通电流和高场效应迁移率、以及小截止电流的薄膜晶体管。
(实施例7)
在本实施例中，将参照图20描述适用于实施例2和3的从形成栅绝缘层的步骤到形成杂质半导体层的步骤的一系列步骤。
在本实施例中，在用于形成第二半导体层107的方法中，在实施例2中形成第一半导体层211之后通过清洗处理213将含氮气体引入处理室。此外，在形成第二半导体层107期间(即在形成第二半导体层217时)再次将含氮气体引入处理室，如实线239a所示(图20)。在此，作为含氮气体，使用氨。注意，如虚线239b所示，可使用氮气来替代氨。替代地，可使用氨和氮气两者。再进一步替代地，可供应氮氟化物、氮氯化物、氯胺、氟胺等以替代氨和氮气。结果，在沉积第二半导体层107的早期以及期间，氮浓度变高，从而可降低缺陷水平。
此外，作为用于将氮添加到第二半导体层107的方法，在实施例5中形成第一半导体层106之后在处理室中形成氮化硅层。此外，在形成第二半导体层107期间可再次将含氮气体引入处理室。在此，作为含氮气体，使用氨。也可使用氮气来替代氨。替代地，可使用氨和氮气两者。再进一步替代地，可供应氮氟化物、氮氯化物、氯胺、氟胺等以替代氨和氮气。结果，在沉积第二半导体层107的早期以及期间，氮浓度变高，从而可降低缺陷水平。
然后，这些气体被耗尽，且引入用于沉积杂质半导体层109的气体(图20中的替换气体219)。以与实施例2相似的方式，形成杂质半导体层109(图20中的形成杂质半导体层221)。然后，耗尽杂质半导体层109的源气(图20中的耗尽223)。
通过以上工序，可形成含氮的微晶半导体区和含氮的非晶半导体区。即，可形成圆锥状或锥状微晶半导体区以及具有较少缺陷且其在价带中能带边缘的能级尾陡峭的良序半导体层。结果，可制造具有大导通电流和高场效应迁移率、以及小截止电流的薄膜晶体管。
(实施例8)
在本实施例中，薄膜晶体管的沟道长度短至小于或等于10μm。以下将描述可减小源极区和漏极区的电阻的薄膜晶体管的一种模式。在此，使用实施例1进行描述；但是，该模式可按需应用于任何其它实施例。
在使用添加了磷的微晶硅或添加了硼的微晶硅形成杂质半导体层109的情形中，在图12B所示的第二半导体层107中，微晶半导体层(通常为微晶硅层)在混合层107b或含有非晶半导体的层107c与杂质半导体层109之间形成，由此在沉积杂质半导体层109的早期不形成低密度的层，并且可在微晶半导体层作为籽晶的情况下生长杂质半导体层109；由此，可改进界面特性。结果，可减小杂质半导体层109与混合层107b或含有非晶半导体的层107c之间界面上的电阻。因此，可增大流过薄膜晶体管的源极区、半导体层和漏极区的电流的量，且可增大导通电流和场效应迁移率。
(实施例9)
在本实施例中，在以下将描述实施例1-8中所述的任一个薄膜晶体管可应用的元件衬底和包括该元件衬底的显示设备。作为显示设备的示例，给出液晶显示设备、发光显示设备、电子纸等。以上实施例的任一个中所述的薄膜晶体管可用于任何其它显示设备的元件衬底。在此，将参照图25和图26描述包括实施例1中所述的薄膜晶体管的液晶显示设备(通常为垂直对准(VA)模式液晶显示设备)。
图25示出液晶显示设备的像素部分的截面结构。通过以上实施例的任一个制造的薄膜晶体管303和电容器305在衬底301上形成。此外，像素电极309在绝缘层308上形成，而绝缘层308又在薄膜晶体管303上形成。薄膜晶体管303的源电极或漏电极307和像素电极309在绝缘层308中所形成的开口中彼此相连。对准膜311在像素电极309上形成。
电容器305包括与薄膜晶体管303的栅电极302、栅绝缘层306和像素电极309同时形成的电容器布线304。
包括从衬底301到对准膜311的组件的层叠体被称为元件衬底313。
对衬底321设置有着色层325和用于阻挡光入射到薄膜晶体管303内的挡光层323。此外，偏振层327在挡光层323和着色层325上形成。对电极329在偏振层327上形成，而对准膜331在对电极329上形成。
注意，对电极321上的挡光层323、着色层325和偏振层327用作滤色片。注意，并非必需在对衬底321上形成挡光层323和偏振层327的一个或两者。
着色层具有在可见光波长范围的光中优先透射具有预定波长范围的光的功能。一般而言，优先透射红光波长范围的光的着色层、优先透射蓝光波长范围的光的着色层和优先透射绿光波长范围的光的着色层被组合以用作滤色片。然而，着色层的组合不限于以上组合。
衬底301和对衬底321通过密封材料(未示出)彼此固定，并且液晶层343填充衬底301、对衬底321和密封材料所包围的空间。此外，设置间隔物341以保持衬底301和对衬底321之间的距离。
像素电极309、液晶层343和对电极329彼此重叠，由此形成液晶元件。
图26示出与图25不同的液晶显示设备。在此，着色层没有在对衬底321一侧形成，而是在设置有薄膜晶体管303的衬底301上形成。
图26示出液晶显示设备的像素部分的截面结构。通过以上实施例的任一个制造的薄膜晶体管303和电容器305在衬底301上形成。
此外，着色层351在绝缘层308上形成，而绝缘层308又在薄膜晶体管303上形成。此外，保护层353在着色层351上形成以便于防止着色层351中所包含的杂质被混合到液晶层343中。像素电极309在着色层351和保护层353上形成。作为着色层351，可为每个像素形成优先透射预定波长范围的光(红光、蓝光、或绿光)的层。此外，因为着色层351还用作偏振层，所以可抑制液晶层343的不一致对准。
薄膜晶体管303的源电极或漏电极307和像素电极309在绝缘层308、着色层351和保护层353中所形成的开口中彼此相连。对准膜311在像素电极309上形成。
电容器305包括与薄膜晶体管303的栅电极302、栅绝缘层306和像素电极309同时形成的电容器布线304。
包括从衬底301到对准膜311的组件的层叠体被称为元件衬底355。
对衬底321设置有挡光层323和平面化层327，挡光层323用于阻挡光入射到薄膜晶体管303内，而平面化层327覆盖挡光层323和对衬底321。对电极329在平面化层327上形成，而对准膜331在对电极329上形成。
像素电极309、液晶层343和对电极329彼此重叠，由此形成液晶元件。
注意，尽管在此描述VA模式液晶显示设备作为液晶显示设备，但本发明不限于此。即，使用根据实施例1的薄膜晶体管形成的元件衬底还可应用于FFS模式液晶显示设备、IPS模式液晶显示设备、TN模式液晶显示设备、以及其它模式的液晶显示设备。
因为具有大导通电流、高场效应迁移率和小截止电流的薄膜晶体管被用作本实施例的液晶显示设备中的像素晶体管，所以可改进液晶显示设备的图像质量。此外，即使在薄膜晶体管尺寸变小时也不会使该薄膜晶体管的电特性退化；因此，通过减小薄膜晶体管的面积，可增大液晶显示设备的孔径比。此外，可减小像素的面积，以使能改进液晶显示设备的分辨率。
此外，在图26所示的液晶显示设备中，挡光层323和着色层351不在同一衬底上形成。因此，可防止在形成着色层351时掩模的未对准。因此，并非必需增大挡光层323的面积，这可增大像素的孔径比。
(实施例10)
通过在不形成对准膜311的情况下设置发光元件，实施例9中所述的元件衬底313可被用于发光显示设备或发光设备。在发光显示设备或发光设备中，利用电致发光的发光元件通常被用作发光元件。利用电致发光的发光元件是根据发光材料是有机化合物还是无机化合物来分类的。一般而言，前者被称为有机EL元件，而后者被称为无机EL元件。
在本实施例的发光显示设备或发光设备中，具有大导通电流、高场效应迁移率和小截止电流的薄膜晶体管被用作像素晶体管；因此，发光显示设备或发光设备可具有有利的图像质量(例如高对比度)和低功耗。
(实施例11)
包括根据任一以上实施例的薄膜晶体管的显示设备可应用于各种电子设备(包括娱乐机器)。电子设备的示例是电视机(也称为电视或电视接收机)、计算机等的监视器、电子纸、诸如数码相机或数码摄像机的摄影机、数码相框、移动电话(也称为移动电话或移动电话设备)、便携式游戏控制台、便携式信息终端、音频再现设备、诸如弹球盘机器的大尺寸游戏机等。具体而言，如实施例9和10所述，根据任一以上实施例的薄膜晶体管可应用于液晶显示设备、发光设备、电泳显示设备等，由此可用于电子设备的显示部分。以下将描述特定示例。
包括根据任一以上实施例的薄膜晶体管的半导体器件可应用于电子纸。电子纸可用于多种领域的电子器件，只要它们能显示数据即可。例如，电子纸可应用于电子书(e-book)阅读器、海报、诸如火车之类的车辆中的广告、数字标志、公众信息显示(PID)、诸如信用卡之类的多种卡的显示器等。这种电子设备的示例在图27A-27D中示出。
图27A示出电子书设备的一示例。例如，电子书设备包括两个外壳——外壳1700和外壳1701。外壳1700和外壳1701用铰链1704接合以使电子书设备能开关。利用这样的结构，电子书设备可类似于纸书一样工作。
显示部分1702和显示部分1703分别被包括在外壳1700和外壳1701中。显示部分1702和显示部分1703可被配置成显示一幅图像或不同图像。例如，在显示部分1702和显示部分1703显示不同图像的情况下，右边的显示部分(图27A中的显示部分1702)可显示文字，而左边的显示部分(图27A中的显示部分1703)可显示图形。
图27A示出外壳1700设置有操作部分等的示例。例如，外壳1700设置有电源1705、操作键1706、扬声器1707等。利用操作键1706可翻页。注意，可在外壳的显示部分的同一表面上设置键盘、指向装置等。此外，可在外壳的后面或侧面上设置外部连接端子(耳机端子、USB端子、可连接至包括AC适配器和USB电缆的各种电缆的端子等)、记录介质插入部分等。而且，电子书设备可具有电子词典功能。
电子书设备可无线地收发数据。通过无线通信，可从电子书服务器购买和下载想要的图书数据等。
图27B示出数码相框的一示例。例如，在数码相框中，显示部分1712被包括在外壳1711中。可在显示部分1712中显示各种图像。例如，显示部分1712可显示数码相机等拍摄的图像数据而起普通相框的作用。
注意，数码相框设置有操作部分、外部连接部分(USB端子、可连接至诸如USB电缆之类的多种电缆的端子等)、记录介质插入部分等。虽然这些组件可被设置于设置有显示部分的表面上，但优选地，针对数码相框的设计而将它们设置在侧面或后面。例如，存储由数码相机拍摄的图像数据的存储器被插入数码相框的记录介质插入部分中，藉此图像数据可被传送并显示在显示部分1712上。
数码相框可被配置成无线地发送和接收数据。可采用其中无线地传送所需图像数据以进行显示的一种结构。
图27C示出电视设备的一示例。在电视设备中，显示部分1722被包括在外壳1721中。显示部分1722可显示图像。这里，外壳1721由支架1723支承。实施例9或10中所描述的显示设备可应用于显示部分1722。
可利用外壳1721的操作开关或独立的遥控器操作电视设备。可利用遥控器的操作键控制频道和音量，从而可控制显示部分1722上显示的图像。此外，遥控器可设置有用于显示从遥控器输出的数据的显示部分。
注意，电视设备设置有接收器、调制解调器等。通过利用该接收器，可接收一般的电视广播。此外，当显示设备经由调制解调器有线地或无线地连接至通信网络时，可实现单向(从发射器到接收器)或双向(发射器与接收器之间、接收器之间等)信息通信。
图27D示出移动电话的一示例。移动电话设置有包括在外壳1731中的显示部分1732、操作按钮1733、操作按钮1737、外部连接端口1734、扬声器1735、话筒1736等。实施例9和10中所述的任一显示设备可应用于显示部分1732。
图27D中所示的移动电话的显示部分1732是触摸屏。当用手指等触摸显示部分1732时，可控制显示部分1732中显示的内容。此外，可通过手指等触摸显示部分1732来执行诸如打电话和编辑邮件之类的操作。
显示部分1732主要有三种屏幕模式。第一种模式是主要用于显示图像的显示模式。第二种模式是主要用于输入诸如文字之类的数据的输入模式。第三种模式是组合显示模式和输入模式这两种模式的显示—输入模式。
例如，在打电话或编辑邮件的情况下，为显示部分1732选择主要用于输入文字的文字输入模式，从而可输入显示在屏幕上的字符。在该情况下，优选地在显示部分1732的屏幕的大区域上显示键盘或数字按钮。
当包括用于检测倾斜度的传感器(诸如陀螺仪或加速度传感器)的检测设备被设置在移动电话内部时，可通过确定移动电话1000的取向(移动电话是被放置成水平还是垂直以用于景色模式或肖像模式)自动切换显示部分1732的显示数据。
通过触摸显示部分1732或操作外壳1731的操作按钮1737可切换屏幕模式。替代地，可根据显示部分1732上显示的图像类型切换屏幕模式。例如，当显示在显示部分上的图像信号是移动图像数据时，屏幕模式可被切换成显示模式。当该信号是文字数据时，屏幕模式被切换成输入模式。
此外，在输入模式中，当未进行通过触摸显示部分1732的输入达一定时间，同时显示部分1732中的光传感器检测到信号时，可控制屏幕模式从输入模式切换至显示模式。
显示部分1732可起图像传感器的作用。例如，当用手掌或手指触摸显示部分1732时由图像传感器采集掌纹、指纹等图像，藉此可执行个人认证。此外，通过在显示部分中提供背光或发射近红外光的感测光源，也能采集指纹、掌纹等图像。
可与其它实施例中公开的任一结构按需组合实现本实施例。
[示例1]
在本示例中，将参照图21、图22、图23和图24描述包括绝缘层、微晶半导体层、混合层和含有非晶半导体的层的截面结构和该结构中杂质元素的浓度。
以下描述用于形成样品的方法。
氧化硅层被形成在玻璃衬底(由Asahi玻璃公司制造的AN100)上作为绝缘层。
在此，通过等离子体CVD方法形成厚度为100nm的氧化硅层。此时的沉积条件如下：引入源气并稳定，其中原硅酸四乙酯(TEOS)的流量为15sccm、O2的流量为750sccm，处理室中的压力为100Pa，上电极的温度是300℃，下电极的温度是297℃，RF电源频率是27MHz，RF电源功率是300W，并且执行等离子体放电。
接着，在绝缘层上，连续形成微晶半导体层、混合层和含有非晶半导体的层。
在此，作为微晶半导体层，形成厚度为5nm的微晶硅层。此时的沉积条件如下：关于源气，SiH4的流量为10sccm，H2的流量是1500sccm，处理室中的压力为280Pa，衬底的温度是280℃，RF电源频率是13.56MHz，RF电源功率是50W，并且执行等离子体放电。
然后，在微晶半导体层上形成混合层和含有非晶半导体的层。在本示例中，含氮的硅层被形成为145nm的厚度作为混合层和含有非晶半导体的层。此时的沉积条件如下：关于源气，SiH4的流量为20sccm，H2的流量是1475sccm，且1000ppm NH3(用氢气稀释)的流量为25sccm，处理室中的压力为280Pa，衬底的温度是280℃，RF电源频率是13.56MHz，RF电源功率是50W，并且执行等离子体放电。
注意当含氮硅层在上述条件下沉积于微晶半导体层之上时，在沉积的早期使用微晶半导体层作为籽晶来生长晶体。然而，在源气中包含NH3的氮的情况下抑制了结晶度，且逐渐增大非晶半导体区。包括微晶半导体区的层变成混合层，而不生长晶体且仅包括非晶半导体区的层变成含有非晶半导体的层。
作为保护层，厚度为100nm的非晶硅层在含有非晶半导体的层上形成。此时的沉积条件如下：关于源气，SiH4的流量为280sccm，H2的流量是300sccm，沉积温度是280℃，压力为170Pa，RF电源频率是13.56MHz，RF电源功率是60W，并且执行等离子体放电。
图21示出其中叠加了进行了离子铣削的以上样品的截面TEM(透射电子显微镜)图像和通过SIMS测量杂质元素浓度的结果的曲线图。图22示出包括图21中所示的微晶半导体层、混合层、以及含有非晶半导体的层的放大视图。在图21和图22中，用初级离子照射保护层的表面并由此进行SIMS测量。
在本实施例中，由ULVAC-PHI公司制造的四极质谱分析器PHIADEPT-1010被用作SIMS测量装置。此外，用作为初级离子的Cs+的照射用3kV的加速电压进行。
在图21和图22中，水平轴表示深度，而左侧的垂直轴表示氢、碳、氮、氧和氟的浓度。右侧的垂直轴表示硅的次级离子密集度。
关于水平轴，从深度0nm至100nm的部分对应于保护层167，从深度100nm至245nm的部分对应于在含有非晶半导体的层和混合层的沉积条件下形成的区域165，从深度245nm至250nm的部分对应于微晶半导体层163，而从深度250nm至曲线图的右侧的部分对应于绝缘层161。
根据图22，因为在TEM图像中大致从深度225nm至250nm的区域中可观察到晶格条纹，所以发现微晶半导体区在那里形成。此外，根据SIMS测量结果，氮浓度分布曲线在约240nm深度具有最大值。原因如下。在混合层和含有非晶半导体的层的沉积条件下，即在气氛中含有抑制结晶的氮的条件下，尽管在沉积的早期通过使用微晶半导体层作为籽晶来进行晶体生长，但氮不可能被纳入微晶半导体区；因此，在微晶半导体区中氮浓度低。然而，随着晶体生长，不被纳入微晶半导体区的氮的浓度增大，从而抑制晶体生长并形成非晶半导体区；因此，氮在不同微晶半导体区的界面和微晶半导体区与非晶半导体区之间的界面上析出，从而导致氮浓度增大。因为非晶半导体区含氮，所以在不生长晶体的区域中、即仅包括非晶半导体区的区域中氮浓度恒定(在此为1×1020原子/cm3)。
此外，从约242nm的深度起氢浓度逐渐增大，这示出非晶半导体区在逐渐增大。此外，因为从约231nm的深度起氢浓度恒定(在此为4×1021原子/cm3)，所以发现没有形成微晶半导体区，而是形成了非晶半导体区。
在微晶半导体区中，键接硅原子的比例高且由此氮浓度低。另一方面，在非晶半导体区中，键接硅原子的比例低，且比微晶半导体区中具有更多数量的硅的悬空键。假设氢被键接至悬空键，则在非晶半导体区中氢浓度变高。根据以上内容，在通过SIMS获得的浓度分布曲线中氢浓度的逐渐增大显示结晶度的降低。此外，恒定的氢浓度显示非晶半导体区形成。即，发现从绝缘层与微晶半导体层之间的界面至微晶半导体层与混合层结晶度逐渐降低，且含有非晶半导体的层包括非晶半导体区。
在从深度225nm至250nm的区域中碳浓度大致为3×1017原子/cm3至7×1019原子/cm3，而在从深度131nm至225nm的区域中碳浓度大致为5×1016原子/cm3至3×1017原子/cm3。
在从深度225nm至250nm的区域中氧浓度大致为2×1017原子/cm3至2×1019原子/cm3，而在从深度131nm至225nm的区域中氧浓度大致为4×1016原子/cm3至3×1017原子/cm3。
在从深度225nm至250nm的区域中氟浓度大致为6×1016原子/cm3至4×1017原子/cm3，而在从深度131nm至225nm的区域中氟浓度大致为3×1016原子/cm3至6×1016原子/cm3。
接着，图23示出其中叠加了使用TEM观察样品的结果和通过SSDP-SIMS(衬底侧深度分布曲线-SIMS)测量杂质元素的浓度的结果的曲线图。图24示出包括图23中所示的微晶半导体层、混合层、以及含有非晶半导体的层的放大视图。在图23和图24中，因为样品通过SSDP-SIMS测量，所以用初级离子照射衬底的表面，由此进行SIMS测量。执行此测量是为了检查分辨率是否被一现象(撞击效应)降低，在该现象中表面一侧上层的元素被扩散至衬底，且杂质元素浓度、特别是混合层中氮浓度的测量准确度被劣化。
TEM图像与图21和图22中的相同；因此，在此描述SSDP-SIMS的测量结果。注意，垂直轴和水平轴与图21和22表示相同的量。
根据图24，因为在TEM图像中大致从深度225nm至250nm的区域中可观察到晶格条纹，所以发现结晶区在那里形成。此外，根据图24中的SSDP-SIMS测量结果，氮浓度分布曲线在约237nm深度具有最大值。因为非晶结构含氮，所以在不生长晶体的区域中、即仅包括非晶结构的区域中氮浓度恒定(在此为1×1020原子/cm3)。
此外，从约247nm的深度起氢浓度逐渐增大。此外，从212nm的深度起氢浓度恒定(在此为4×1021原子/cm3)。
在从深度225nm至247nm的区域中碳浓度大致为1×1018原子/cm3至2×1019原子/cm3，而在从深度134nm至225nm的区域中碳浓度大致为2×1017原子/cm3至1×1018原子/cm3。
在从深度225nm至247nm的区域中氧浓度大致为2×1020原子/cm3至4×1021原子/cm3，而在从深度134nm至225nm的区域中氧浓度大致为8×1018原子/cm3至2×1020原子/cm3。
在从深度225nm至247nm的区域中氟浓度大致为4×1017原子/cm3至8×1017原子/cm3，而在从深度134nm至225nm的区域中氟浓度大致为1×1017原子/cm3至4×1017原子/cm3。
在图24中，氧、碳和氟的浓度比图22中高，这是由撞击效应引起的。然而，氮和氢的浓度、以及氮分布曲线的最大值与图22和图24中的相同。因此，在本示例中所述的微晶半导体层、混合层以及含有非晶半导体的层中，氮浓度分布曲线在混合层具有峰值，而在含有非晶半导体的层中是平坦的。此外，混合层中所包括的微晶半导体区中含有1×1020原子/cm3至2×1021原子/cm3的氮。此外，含有非晶半导体的层含有1×1020原子/cm3的氮。
本申请基于2009年3月9日向日本专利局提交的日本专利申请S/N.2009-055549，该申请的全部内容通过引用结合于此。

Claims (26)

1.一种薄膜晶体管，包括：
衬底上的栅电极；
覆盖所述栅电极的栅绝缘层；
在所述栅绝缘层上并与之接触的半导体层；以及
配置成形成源极区和漏极区的杂质半导体层，所述源极区和漏极区在所述半导体层的一部分上并与之接触，
其中通过SIMS获得的半导体层中的氮浓度分布曲线从所述栅绝缘层一侧向所述杂质半导体层展现为增加以达到最大值，然后减少。
2.如权利要求1所述的薄膜晶体管，其特征在于，在所述半导体层中具有氮浓度分布曲线最大值的半导体层区域离所述栅绝缘层比离所述杂质半导体层近。
3.如权利要求1所述的薄膜晶体管，其特征在于，所述最大值大于或等于1×1020原子/cm3且小于或等于1×1021原子/cm3。
4.一种薄膜晶体管，包括：
衬底上的栅电极；
覆盖所述栅电极的栅绝缘层；
在所述栅绝缘层上并与之接触的半导体层；以及
配置成形成源极区和漏极区的杂质半导体层，所述源极区和漏极区在所述半导体层的一部分上并与之接触，
其中通过SIMS获得的半导体层中的氮浓度分布曲线从所述栅绝缘层一侧向所述杂质半导体层展现为增加以达到最大值，然后基本上为恒定值。
5.如权利要求4所述的薄膜晶体管，其特征在于，所述最大值大于或等于1×1020原子/cm3且小于或等于1×1021原子/cm3。
6.一种薄膜晶体管，包括：
衬底上的栅电极；
覆盖所述栅电极的栅绝缘层；
在所述栅绝缘层上并与之接触的微晶半导体层；
在所述微晶半导体层上并与之接触的混合层；
在所述混合层上并与之接触的含有非晶半导体的层；以及
在所述含有非晶半导体的层上形成的一对杂质半导体层，
其中通过SIMS获得的氮浓度分布曲线在微晶半导体层中从所述栅绝缘层一侧向所述含有非晶半导体的层展现为增加，
其中通过SIMS获得的氮浓度分布曲线在所述混合层中展现最大浓度，以及
其中通过SIMS获得的氮浓度分布曲线在所述含有非晶半导体的层中基本上平坦。
7.如权利要求6所述的薄膜晶体管，其特征在于，所述最大浓度大于或等于1×1020原子/cm3且小于或等于1×1021原子/cm3。
8.如权利要求6所述的薄膜晶体管，其特征在于，所述混合层包括非晶半导体区和微晶半导体区。
9.如权利要求8所述的薄膜晶体管，其特征在于，所述微晶半导体区包括直径大于或等于1nm且小于或等于10nm的半导体晶粒。
10.如权利要求8所述的薄膜晶体管，其特征在于，所述微晶半导体区具有圆锥状或锥状形状。
11.如权利要求8所述的薄膜晶体管，其特征在于，所述微晶半导体区包括圆锥状或锥状微晶半导体区，以及直径大于或等于1nm且小于或等于10nm的半导体晶粒。
12.如权利要求8所述的薄膜晶体管，其特征在于，所述微晶半导体区包括圆锥状或锥状微晶半导体区，其形状的宽度从所述栅绝缘层一侧向所述一对杂质半导体层减小。
13.一种薄膜晶体管，包括：
衬底上的栅电极；
覆盖所述栅电极的栅绝缘层；
在所述栅绝缘层上并与之接触的微晶半导体层；
在所述微晶半导体层上并与之接触的混合层；
在所述混合层上并与之接触的含有非晶半导体的层；以及
在所述含有非晶半导体的层上形成的一对杂质半导体层，
其中通过SIMS获得的氮浓度分布曲线在微晶半导体层中从所述栅绝缘层向所述含有非晶半导体的层展现为增加，以及
其中通过SIMS获得的氮浓度分布曲线基本平坦并且在所述混合层或所述含有非晶半导体的层中具有最大浓度。
14.如权利要求13所述的薄膜晶体管，其特征在于，所述最大浓度大于或等于1×1020原子/cm3且小于或等于1×1021原子/cm3。
15.如权利要求13所述的薄膜晶体管，其特征在于，所述混合层包括非晶半导体区和微晶半导体区。
16.如权利要求15所述的薄膜晶体管，其特征在于，所述微晶半导体区包括直径大于或等于1nm且小于或等于10nm的半导体晶粒。
17.如权利要求15所述的薄膜晶体管，其特征在于，所述微晶半导体区具有圆锥状或锥状形状。
18.如权利要求15所述的薄膜晶体管，其特征在于，所述微晶半导体区包括圆锥状或锥状微晶半导体区，以及直径大于或等于1nm且小于或等于10nm的半导体晶粒。
19.如权利要求15所述的薄膜晶体管，其特征在于，所述微晶半导体区包括圆锥状或锥状微晶半导体区，其形状的宽度从所述栅绝缘层一侧向所述一对杂质半导体层减小。
20.一种薄膜晶体管，包括：
衬底上的栅电极；
覆盖所述栅电极的栅绝缘层；
在所述栅绝缘层上并与之接触的微晶半导体层；
在所述微晶半导体层上并与之接触的混合层；
在所述混合层上并与之接触的含有非晶半导体的层；以及
在所述含有非晶半导体的层上形成的一对杂质半导体层，
其中通过SIMS获得的氮浓度分布曲线在微晶半导体层中从所述栅绝缘层向所述含有非晶半导体的层展现为增加，
其中通过SIMS获得的氮浓度分布曲线在所述混合层中展现最大浓度，以及
其中通过SIMS获得的氮浓度分布曲线在所述含有非晶半导体的层中向所述一对杂质半导体层展现为减小。
21.如权利要求20所述的薄膜晶体管，其特征在于，所述最大浓度大于或等于1×1020原子/cm3且小于或等于1×1021原子/cm3。
22.如权利要求20所述的薄膜晶体管，其特征在于，所述混合层包括非晶半导体区和微晶半导体区。
23.如权利要求22所述的薄膜晶体管，其特征在于，所述微晶半导体区包括直径大于或等于1nm且小于或等于10nm的半导体晶粒。
24.如权利要求22所述的薄膜晶体管，其特征在于，所述微晶半导体区具有圆锥状或锥状形状。
25.如权利要求22所述的薄膜晶体管，其特征在于，所述微晶半导体区包括圆锥状或锥状微晶半导体区，以及直径大于或等于1nm且小于或等于10nm的半导体晶粒。
26.如权利要求22所述的薄膜晶体管，其特征在于，所述微晶半导体区包括圆锥状或锥状微晶半导体区，其形状的宽度从所述栅绝缘层一侧向所述一对杂质半导体层减小。
CN201080011849.9A 2009-03-09 2010-02-15 薄膜晶体管 Expired - Fee Related CN102349159B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201410045877.2A CN103730515B (zh) 2009-03-09 2010-02-15 半导体器件

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2009-055549 2009-03-09
JP2009055549 2009-03-09
PCT/JP2010/052574 WO2010103906A1 (en) 2009-03-09 2010-02-15 Thin film transistor

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN201410045877.2A Division CN103730515B (zh) 2009-03-09 2010-02-15 半导体器件

Publications (2)

Publication Number Publication Date
CN102349159A true CN102349159A (zh) 2012-02-08
CN102349159B CN102349159B (zh) 2014-03-12

Family

ID=42677437

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201410045877.2A Expired - Fee Related CN103730515B (zh) 2009-03-09 2010-02-15 半导体器件
CN201080011849.9A Expired - Fee Related CN102349159B (zh) 2009-03-09 2010-02-15 薄膜晶体管

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN201410045877.2A Expired - Fee Related CN103730515B (zh) 2009-03-09 2010-02-15 半导体器件

Country Status (6)

Country Link
US (2) US8304775B2 (zh)
JP (1) JP5506448B2 (zh)
KR (1) KR101650917B1 (zh)
CN (2) CN103730515B (zh)
TW (1) TWI484639B (zh)
WO (1) WO2010103906A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104766859A (zh) * 2015-04-28 2015-07-08 深圳市华星光电技术有限公司 Tft基板的制作方法及其结构
WO2020006978A1 (zh) * 2018-07-02 2020-01-09 惠科股份有限公司 一种薄膜晶体管及其制造方法、以及显示面板

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5436017B2 (ja) * 2008-04-25 2014-03-05 株式会社半導体エネルギー研究所 半導体装置
WO2009157573A1 (en) * 2008-06-27 2009-12-30 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor, semiconductor device and electronic device
US8772627B2 (en) 2009-08-07 2014-07-08 Semiconductor Energy Laboratory Co., Ltd. Photoelectric conversion device and manufacturing method thereof
US8476744B2 (en) * 2009-12-28 2013-07-02 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor with channel including microcrystalline and amorphous semiconductor regions
TWI538218B (zh) 2010-09-14 2016-06-11 半導體能源研究所股份有限公司 薄膜電晶體
US8338240B2 (en) 2010-10-01 2012-12-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing transistor
JP5224012B2 (ja) * 2010-12-08 2013-07-03 日新電機株式会社 シリコン酸窒化膜の形成方法及び半導体デバイス
CN102738229B (zh) * 2011-03-31 2015-01-28 无锡维赛半导体有限公司 功率晶体管结构及其制作方法
KR102088462B1 (ko) 2013-07-03 2020-05-28 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 이의 제조 방법
KR102230653B1 (ko) * 2013-12-31 2021-03-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법
US9166188B1 (en) * 2014-06-10 2015-10-20 Arolltech Co., Ltd. Organic light emitting diode device
CN105140290B (zh) * 2015-06-26 2019-01-29 深圳市华星光电技术有限公司 一种薄膜晶体管、阵列基板和液晶显示面板
US20170104033A1 (en) * 2015-10-13 2017-04-13 Shenzhen China Star Optoelectronics Technology Co., Ltd. Array substrate and manufacturing method for the same
CN107946366A (zh) * 2017-11-06 2018-04-20 深圳市华星光电技术有限公司 一种薄膜晶体管、阵列基板及阵列基板的制备方法
JP6753450B2 (ja) * 2018-11-12 2020-09-09 セイコーエプソン株式会社 電気光学装置用基板、電気光学装置、電子機器
KR20200121941A (ko) 2019-04-16 2020-10-27 삼성디스플레이 주식회사 표시 패널 및 표시 패널의 제조 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10275913A (ja) * 1997-03-28 1998-10-13 Sanyo Electric Co Ltd 半導体装置、半導体装置の製造方法及び薄膜トランジスタの製造方法
US7442592B2 (en) * 2001-09-27 2008-10-28 Semiconductor Energy Laboratory Co., Ltd. Manufacturing a semiconductor device
CN101369604A (zh) * 2007-08-17 2009-02-18 株式会社半导体能源研究所 半导体装置及其制造方法

Family Cites Families (56)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5091334A (en) * 1980-03-03 1992-02-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JPS56122123A (en) * 1980-03-03 1981-09-25 Shunpei Yamazaki Semiamorphous semiconductor
JPS5771126A (en) 1980-10-21 1982-05-01 Semiconductor Energy Lab Co Ltd Semiamorhous semiconductor
JPS5892217A (ja) 1981-11-28 1983-06-01 Semiconductor Energy Lab Co Ltd 半導体装置作製方法
JPS5972781A (ja) 1982-10-20 1984-04-24 Semiconductor Energy Lab Co Ltd 光電変換半導体装置
US5221631A (en) 1989-02-17 1993-06-22 International Business Machines Corporation Method of fabricating a thin film transistor having a silicon carbide buffer layer
JP2839529B2 (ja) 1989-02-17 1998-12-16 株式会社東芝 薄膜トランジスタ
JPH03278466A (ja) * 1990-03-27 1991-12-10 Toshiba Corp 薄膜トランジスタおよびその製造方法
EP0449539B1 (en) 1990-03-27 1996-07-03 Kabushiki Kaisha Toshiba Ohmic contact for thin film transistor
US5849601A (en) * 1990-12-25 1998-12-15 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
KR950013784B1 (ko) * 1990-11-20 1995-11-16 가부시키가이샤 한도오따이 에네루기 겐큐쇼 반도체 전계효과 트랜지스터 및 그 제조방법과 박막트랜지스터
US7115902B1 (en) 1990-11-20 2006-10-03 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
US5514879A (en) * 1990-11-20 1996-05-07 Semiconductor Energy Laboratory Co., Ltd. Gate insulated field effect transistors and method of manufacturing the same
US7098479B1 (en) 1990-12-25 2006-08-29 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
JPH04266019A (ja) 1991-02-20 1992-09-22 Canon Inc 成膜方法
JP3255942B2 (ja) 1991-06-19 2002-02-12 株式会社半導体エネルギー研究所 逆スタガ薄膜トランジスタの作製方法
JPH05129608A (ja) 1991-10-31 1993-05-25 Sharp Corp 半導体装置
EP0535979A3 (en) 1991-10-02 1993-07-21 Sharp Kabushiki Kaisha A thin film transistor and a method for producing the same
JPH05175503A (ja) * 1991-10-23 1993-07-13 Kyocera Corp 薄膜トランジスタおよびその製造方法
JPH05226656A (ja) * 1992-02-13 1993-09-03 Hitachi Ltd 薄膜半導体装置及びその製造方法
JP2851741B2 (ja) * 1992-02-27 1999-01-27 京セラ株式会社 半導体装置
JPH06169083A (ja) * 1992-11-30 1994-06-14 Hitachi Ltd 半導体装置およびその製造方法
US6835523B1 (en) 1993-05-09 2004-12-28 Semiconductor Energy Laboratory Co., Ltd. Apparatus for fabricating coating and method of fabricating the coating
US6171674B1 (en) 1993-07-20 2001-01-09 Semiconductor Energy Laboratory Co., Ltd. Hard carbon coating for magnetic recording medium
JPH06326312A (ja) 1993-05-14 1994-11-25 Toshiba Corp アクティブマトリクス型表示装置
JP3157985B2 (ja) * 1993-06-10 2001-04-23 三菱電機株式会社 薄膜トランジスタおよびその製造方法
JPH07131030A (ja) 1993-11-05 1995-05-19 Sony Corp 表示用薄膜半導体装置及びその製造方法
TW303526B (zh) 1994-12-27 1997-04-21 Matsushita Electric Ind Co Ltd
US5677236A (en) 1995-02-24 1997-10-14 Mitsui Toatsu Chemicals, Inc. Process for forming a thin microcrystalline silicon semiconductor film
JP3602679B2 (ja) * 1997-02-26 2004-12-15 株式会社ルネサステクノロジ 半導体装置およびその製造方法
US5920772A (en) * 1997-06-27 1999-07-06 Industrial Technology Research Institute Method of fabricating a hybrid polysilicon/amorphous silicon TFT
US6246070B1 (en) * 1998-08-21 2001-06-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device provided with semiconductor circuit made of semiconductor element and method of fabricating the same
JP2000277439A (ja) 1999-03-25 2000-10-06 Kanegafuchi Chem Ind Co Ltd 結晶質シリコン系薄膜のプラズマｃｖｄ方法およびシリコン系薄膜光電変換装置の製造方法
JP2001007024A (ja) 1999-06-18 2001-01-12 Sanyo Electric Co Ltd 多結晶シリコン膜の形成方法
JP2001053283A (ja) 1999-08-12 2001-02-23 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
GB0017471D0 (en) * 2000-07-18 2000-08-30 Koninkl Philips Electronics Nv Thin film transistors and their manufacture
KR100436181B1 (ko) 2002-04-16 2004-06-12 엘지.필립스 엘시디 주식회사 액정표시장치용 어레이기판 제조방법
JP2004014958A (ja) 2002-06-11 2004-01-15 Fuji Electric Holdings Co Ltd 薄膜多結晶太陽電池とその製造方法
WO2004086487A1 (ja) 2003-03-26 2004-10-07 Semiconductor Energy Laboratory Co. Ltd. 半導体装置およびその作製方法
JP4748954B2 (ja) 2003-07-14 2011-08-17 株式会社半導体エネルギー研究所 液晶表示装置
JP4480968B2 (ja) * 2003-07-18 2010-06-16 株式会社半導体エネルギー研究所 表示装置
JP2005045166A (ja) * 2003-07-25 2005-02-17 Toshiba Corp 半導体装置及びその製造方法
JP2005050905A (ja) 2003-07-30 2005-02-24 Sharp Corp シリコン薄膜太陽電池の製造方法
JP5159021B2 (ja) 2003-12-02 2013-03-06 株式会社半導体エネルギー研究所 半導体装置の作製方法
EP1537938A3 (en) 2003-12-02 2009-02-18 Semiconductor Energy Laboratory Co., Ltd. Laser irradiation apparatus, laser irradiation method, and method for manufacturing semiconductor device
JP2005167051A (ja) * 2003-12-04 2005-06-23 Sony Corp 薄膜トランジスタおよび薄膜トランジスタの製造方法
JP2005136434A (ja) * 2004-12-27 2005-05-26 Renesas Technology Corp 半導体装置
JPWO2008018478A1 (ja) * 2006-08-09 2009-12-24 三井金属鉱業株式会社 素子の接合構造
JP2008124392A (ja) * 2006-11-15 2008-05-29 Sharp Corp 半導体装置、その製造方法及び表示装置
TWI456663B (zh) * 2007-07-20 2014-10-11 Semiconductor Energy Lab 顯示裝置之製造方法
TWI575293B (zh) * 2007-07-20 2017-03-21 半導體能源研究所股份有限公司 液晶顯示裝置
JP5311955B2 (ja) * 2007-11-01 2013-10-09 株式会社半導体エネルギー研究所 表示装置の作製方法
JP5527966B2 (ja) * 2007-12-28 2014-06-25 株式会社半導体エネルギー研究所 薄膜トランジスタ
JP5416460B2 (ja) * 2008-04-18 2014-02-12 株式会社半導体エネルギー研究所 薄膜トランジスタおよび薄膜トランジスタの作製方法
CN102077331B (zh) 2008-06-27 2014-05-07 株式会社半导体能源研究所 薄膜晶体管
JP2008300868A (ja) * 2008-08-04 2008-12-11 Advanced Lcd Technologies Development Center Co Ltd 半導体装置の半製品およびその非晶質半導体層の結晶化方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10275913A (ja) * 1997-03-28 1998-10-13 Sanyo Electric Co Ltd 半導体装置、半導体装置の製造方法及び薄膜トランジスタの製造方法
US7442592B2 (en) * 2001-09-27 2008-10-28 Semiconductor Energy Laboratory Co., Ltd. Manufacturing a semiconductor device
CN101369604A (zh) * 2007-08-17 2009-02-18 株式会社半导体能源研究所 半导体装置及其制造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104766859A (zh) * 2015-04-28 2015-07-08 深圳市华星光电技术有限公司 Tft基板的制作方法及其结构
CN104766859B (zh) * 2015-04-28 2017-09-01 深圳市华星光电技术有限公司 Tft基板的制作方法及其结构
WO2020006978A1 (zh) * 2018-07-02 2020-01-09 惠科股份有限公司 一种薄膜晶体管及其制造方法、以及显示面板

Also Published As

Publication number Publication date
US20130270525A1 (en) 2013-10-17
CN102349159B (zh) 2014-03-12
CN103730515B (zh) 2016-08-17
KR101650917B1 (ko) 2016-08-24
US8304775B2 (en) 2012-11-06
KR20110126745A (ko) 2011-11-23
US20100224879A1 (en) 2010-09-09
CN103730515A (zh) 2014-04-16
TW201104870A (en) 2011-02-01
TWI484639B (zh) 2015-05-11
JP2010239120A (ja) 2010-10-21
JP5506448B2 (ja) 2014-05-28
US8604481B2 (en) 2013-12-10
WO2010103906A1 (en) 2010-09-16

Similar Documents

Publication Publication Date Title
CN102349159B (zh) 薄膜晶体管
CN102077331B (zh) 薄膜晶体管
CN101928935B (zh) 等离子体处理装置、薄膜制造方法和薄膜晶体管制造方法
CN102136498B (zh) 薄膜晶体管
CN101540342B (zh) 薄膜晶体管及显示装置
US8258025B2 (en) Method for manufacturing microcrystalline semiconductor film and thin film transistor
CN102007585B (zh) 薄膜晶体管及其制造方法
CN101667599B (zh) 薄膜晶体管
CN102077354B (zh) 薄膜晶体管、半导体装置及电子设备
US8476638B2 (en) Plasma CVD apparatus
US8557687B2 (en) Method for forming microcrystalline semiconductor film and method for manufacturing thin film transistor
CN102117837B (zh) 薄膜晶体管
CN102386072B (zh) 微晶半导体膜的制造方法及半导体装置的制造方法
CN102163553B (zh) 制造薄膜晶体管的方法
CN102243992A (zh) 微晶半导体膜的制造方法及半导体装置的制造方法
TW201246551A (en) Thin film transistor
US8569120B2 (en) Method for manufacturing thin film transistor

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20140312

Termination date: 20210215