KR20050050491A - 박막 트랜지스터, 이의 제조 방법 및 이를 사용하는 평판표시 장치 - Google Patents

박막 트랜지스터, 이의 제조 방법 및 이를 사용하는 평판표시 장치 Download PDF

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Abstract

본 발명은 GOLDD(Gate Overlapped Lightly Doped Drain) 구조의 박막 트랜지스터와 이의 제조 방법 및 이를 사용하는 평판 표시 장치에 관한 것으로, 절연 기판 상에 형성되며, 소오스/드레인 영역 및 채널 영역을 구비하는 활성층과; 상기 활성층 상에 형성된 게이트 절연막과; 상기 게이트 절연막 상에 형성되며, 제 1 게이트 패턴 및 상기 제 1 게이트 패턴의 측벽에 형성된 제 2 게이트 패턴로 이루어지는 게이트 전극을 포함하며, 상기 소오스/드레인 영역은 LDD 영역을 구비하며, 상기 LDD 영역은 상기 게이트 전극과 중첩되는 박막 트랜지스터를 제공하는 것을 특징으로 한다.

Description

박막 트랜지스터, 이의 제조 방법 및 이를 사용하는 평판 표시 장치{Thin Film Transistor and method of fabricating the same and flat panel display using said Thin Film Transistor}
본 발명은 박막 트랜지스터와 이의 제조 방법 및 이를 사용하는 평판 표시 장치에 관한 것으로, 더욱 상세하게는 GOLDD(Gate Overlapped Lightly Doped Drain) 구조의 박막 트랜지스터와 이의 제조 방법 및 이를 사용하는 평판 표시 장치에 관한 것이다.
스위칭 소자로서 박막 트랜지스터를 사용하는 액티브 매트릭스 방식(Active Matrix Type)의 평판 표시 장치에는 각 화소마다 형성되어 상기 각 화소를 구동하는 화소 구동용 박막 트랜지스터와, 상기 화소 구동용 박막 트랜지스터를 작동하며 주사선(gate line)과 신호선(data line)에 신호를 인가하는 구동 회로용 박막 트랜지스터가 형성되어 있다.
상기 박막 트랜지스터 중 다결정 실리콘 박막 트랜지스터는 레이저를 이용한 결정화 기술의 발전으로 비정질 실리콘 박막트랜지스터와 비슷한 온도에서 제작이 가능하게 되었고, 비정질 실리콘 박막 트랜지스터에 비해 전자나 정공의 이동도가 높으며, n채널과 p채널을 구비하는 CMOS(Complementary Metal-Oxide Semiconductor) 박막 트랜지스터 구현이 가능하여 대형 절연 기판 상에 상기 구동 회로용과 화소 구동용으로 동시에 형성될 수 있게 되었다.
그러나, 상기 CMOS 다결정 실리콘 박막 트랜지스터 중 NMOS 박막 트랜지스터의 경우 일반적으로 도핑 이온으로 인(P)을 사용함에 따라서 PMOS 박막 트랜지스터 제작 시 도핑 이온으로 사용하는 붕소(B)보다 질량 면에서 상대적으로 크기 때문에 실리콘 결정이 파괴되어 손상 영역이 발생되게 되며, 그 손상 영역은 후속 활성화 공정에서도 완전히 회복되지 못하게 된다.
이와 같은 손상 영역의 존재로 인해 소스 영역에서 드레인 영역으로 전자가 가속될 때 게이트 절연막 또는 모스계면으로 전자들이 유입되는 핫 캐리어 스트레스(Hot Carrier Stress)가 발생되어 전자 이동도가 감소됨으로써 평판 표시 장치의 구동시 회로 동작의 안정성에 치명적인 영향을 주며, 또한 오프 전류(Off Current)가 크게 되는 문제점이 있다.
이와 같은 문제점을 해결하기 위해서 게이트와 소오스/드레인 영역(Source/Drain Region) 사이의 일정 부분에 미도핑 영역을 형성하는 오프셋을 주어 이 부분의 큰 저항으로 인해 접합 부위에 걸리는 전기장을 감소시켜 오프 전류를 줄이는 방법(off-set 구조), 소오스/드레인 영역의 일정 부분을 저농도로 도핑하여 오프 전류를 줄이고 온 전류의 감소를 최소화 할 수 있도록 LDD(Lightly Doped Drain)를 형성하는 방법(LDD 구조)등이 제안되고 있다.
그러나, 상기한 바와 같은 오프셋 구조, LDD 구조는 현재의 LTPS(Low Temperature Poly Silicon)의 기술이 고집적화됨에 따라 숏채널 디바이스(short channel device)의 신뢰성을 향상시키는 데에 그 한계가 있다. 따라서, 상기한 문제점을 해결하기 위하여 GOLDD(Gate Overlapped Lightly Doped Drain) 구조의 박막 트랜지스터가 대두되고 있다.
이하 첨부된 도면을 참조하여, 종래 기술에 대하여 설명한다.
도 1a 내지 도 1d는 종래의 GOLDD(Gate Overlapped Lightly Doped Drain) 구조의 박막 트랜지스터를 설명하기 위한 공정 단면도이다.
도 1a를 참조하면, 절연 기판(100) 상에 버퍼층(110)을 형성하고, 상기 버퍼층(110) 상에 비정질 실리콘막을 증착하고 결정화한 후, 패터닝하여 다결정 실리콘으로 이루어진 활성층(120)을 형성한다.
상기 활성층(120)을 형성한 후, 상기 활성층(120)을 구비하는 상기 절연 기판(100) 전면에 게이트 절연막(130)을 형성한다.
상기 게이트 절연막(130)을 형성한 후, 소정의 도전형을 갖는 불순물을 저농도 도핑, 즉, LDD(lightly Doped Drain) 도핑을 하기 위한 제 1 포토레지스트 패턴(140)을 형성한다.
상기 제 1 포토레지스트 패턴(140)을 형성한 후, 상기 제 1 포토레지스트 패턴(140)을 마스크로 하여 저농도 도핑을 실시하여 상기 활성층(120)에 저농도 소오스/드레인 영역(123S, 123D)을 형성한다. 이때, 상기 저농도 소오스/드레인 영역(123S, 123D) 사이의 영역은 박막 트랜지스터의 채널 영역(121)으로 작용한다.
도 1b를 참조하면, 상기 활성층(120)에 저농도의 불순물을 도핑하여 상기 저농도 소오스/드레인 영역 (123S, 123D)을 형성한 후, 상기 제 1 포토레지스트 패턴(140)을 제거하고, 상기 게이트 절연막(130) 상에 게이트 전극 물질막(150)을 형성한 후, 게이트 전극 형성을 위한 제 2 포토레지스트 패턴(160)을 형성한다.
이때, 상기 제 2 포토레지스트 패턴은 상기 저농도 소오스/드레인 영역(123S, 123D)과 일부분이 중첩되도록 형성되며, 그 중첩되는 영역의 폭은 스테퍼(stepper)의 해상도에 의하여 0.5㎛ 이상이 되도록 제약을 받는다.
도 1c를 참조하면, 상기 제 2 포토레지스트 패턴(160)을 마스크로 하여 상기 게이트 전극 물질막(150)을 패터닝하여 게이트 전극(155)을 형성한다. 이때, 상기 게이트 전극(155)은 상기 제 2 포토레지스트 패턴(160)에 의하여 상기 저농도 소오스/드레인 영역(123S, 123D) 각각과 일부분이 중첩되도록 형성된다.
상기 저농도 소오스/드레인 영역(123S, 123D)과 일부분이 중첩되도록 상기 게이트 전극(155)을 형성한 후, 상기 게이트 전극(155)을 마스크로 하여 상기 활성층(120)에 고농도 불순물을 도핑하여 고농도 소오스/드레인 영역(125S, 125D)을 형성한다.
도 1d를 참조하면, 상기 게이트 전극(150)을 구비하는 절연 기판(100) 전면에 상기 고농도 소오스/드레인 영역(125S, 125D)의 일부분을 노출시키는 콘택 홀(161, 165)을 구비하는 층간 절연막(160)을 형성하고, 상기 콘택 홀(161, 165)을 통하여 상기 고농도 소오스/드레인 영역(125S, 125D)과 전기적으로 연결되는 소오스/드레인 전극(171, 175)을 형성하여 GOLDD 구조의 박막 트랜지스터를 형성한다.
그러나, 상기한 바와 같은 종래의 GOLDD 구조의 박막 트랜지스터에 있어서, 상기 게이트 전극과 중첩되는 상기 저농도 소오스/드레인 영역, 즉 LDD 영역의 폭은 스테퍼(stepper)의 해상도(resolution)에 의해 제약을 받아 0.5㎛ 이하로는 조절하기 어려운 문제점이 있다.
또한, 포토레지스트 마스크를 이용하여 저농도 도핑을 수행하고, 게이트 전극을 형성한 후, 고농도 도핑을 수행함으로써, 저농도 도핑을 위한 추가적인 마스크가 필요하며, 상기 게이트 전극의 얼라인 불량이 발생하는 문제점이 있다.
본 발명의 목적은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 본 발명은 게이트 전극을 게이트 패턴 및 상기 게이트 패턴의 측벽에 형성된 제 2 게이트 패턴로 형성하여 LDD 영역의 폭 조절이 용이하며, 게이트 전극의 얼라인 불량을 방지하는 GOLDD 구조의 박막 트랜지스터 및 그의 제조 방법을 제공하는 데에 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 절연 기판 상에 형성되며, 소오스/드레인 영역 및 채널 영역을 구비하는 활성층과; 상기 활성층 상에 형성된 게이트 절연막과; 상기 게이트 절연막 상에 형성되며, 제 1 게이트 패턴 및 상기 제 1 게이트 패턴의 측벽에 형성된 제 2 게이트 패턴로 이루어지는 게이트 전극을 포함하며, 상기 소오스/드레인 영역은 LDD 영역을 구비하며, 상기 LDD 영역은 상기 게이트 전극과 중첩되는 박막 트랜지스터를 제공하는 것을 특징으로 한다.
상기 제 2 게이트 패턴은 테이퍼 각이 질 수도 있다.
상기 제 2 게이트 패턴은 2㎛ 이하의 폭을 갖는 것이 바람직하며, 더욱 바람직하게는 상기 제 2 게이트 패턴은 1㎛ 이하의 폭을 갖는 것이 바람직하다.
상기 LDD 영역은 상기 제 1 게이트 패턴의 측벽에 형성된 상기 제 2 게이트 패턴 하부에 형성되는 것이 바람직하며, 상기 LDD 영역의 폭은 상기 제 1 게이트 패턴의 측벽에 형성된 상기 제 2 게이트 패턴의 폭 이하인 것이 바람직하다.
상기 LDD 영역은 2㎛ 이하의 폭을 갖는 것이 바람직하며, 더욱 바람직하게는 상기 LDD 영역은 1㎛ 이하의 폭을 갖는 것이 바람직하다.
또한, 본 발명은 절연 기판 상에 활성층을 형성하는 단계와; 상기 활성층 상에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 상에 제 1 게이트 패턴을 형성하는 단계와; 상기 제 1 게이트 패턴을 마스크로 하여 상기 활성층에 저농도 도핑하는 단계와; 상기 제 1 게이트 패턴의 측벽에 제 2 게이트 패턴을 형성하여, 상기 제 1 게이트 패턴 및 제 2 게이트 패턴으로 이루어지는 게이트 전극을 형성하는 단계와; 상기 게이트 전극을 마스크로 하여 상기 활성층에 고농도 도핑하여 소오스/드레인 영역을 형성하는 단계를 포함하며, 상기 소오스/드레인 영역은 LDD 영역을 구비하며, 상기 LDD 영역은 상기 게이트 전극과 중첩되는 박막 트랜지스터의 제조 방법을 제공하는 것을 특징으로 한다.
상기 게이트 전극을 형성하는 단계는 상기 제 1 게이트 패턴을 구비하는 절연 기판 전면에 도전성 물질막을 형성하는 단계와; 상기 도전성 물질막을 식각하여 상기 제 1 게이트 패턴의 측벽에 제 2 게이트 패턴을 형성하는 단계를 포함하는 것이 바람직하다.
또한, 본 발명은 절연 기판 상에 활성층을 형성하는 단계와; 상기 활성층 상에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 상에 제 1 게이트 패턴을 형성하는 단계와; 상기 제 1 게이트 패턴의 측벽에 테이퍼 각이 진 제 2 게이트 패턴을 형성하여, 상기 제 1 게이트 패턴 및 테이퍼 각이 진 제 2 게이트 패턴으로 이루어지는 게이트 전극을 형성하는 단계와; 상기 게이트 전극을 마스크로 하여 상기 활성층에 소정의 불순물을 도핑하여 소오스/드레인 영역을 형성하는 단계를 포함하며, 상기 소오스/드레인 영역은 LDD 영역을 구비하며, 상기 LDD 영역은 상기 게이트 전극과 중첩되는 박막 트랜지스터의 제조 방법을 제공하는 것을 특징으로 한다.
상기 게이트 전극을 형성하는 단계는 상기 제 1 게이트 패턴을 구비하는 절연 기판 전면에 도전성 물질막을 형성하는 단계와; 상기 도전성 물질막을 이방성 식각하여 상기 제 1 게이트 패턴의 측벽에 테이퍼 각이 진 제 2 게이트 패턴을 형성하는 단계를 포함하는 것이 바람직하다.
이하 첨부된 도면을 참조하여, 본 발명의 실시예를 설명한다.
(실시예 1)
도 2a 내지 도 2d는 본 발명의 제 1 실시예에 따른 GOLDD 구조 박막 트랜지스터를 설명하기 위한 공정 단면도이다.
본 발명의 제 1 실시예에 따른 GOLDD 구조의 박막 트랜지스터는 게이트 패턴 및 상기 제 1 게이트 패턴의 측벽에 형성된 제 2 게이트 패턴로 이루어지는 게이트 전극과 활성층의 저농도 도핑 영역인 LDD 영역이 중첩되어 있는 구조를 갖는다.
도 2a를 참조하면, 절연 기판(200) 상에 상기 절연 기판(200)으로부터 금속 이온 등의 불순물이 확산되어 활성층(다결정 실리콘)에 침투하는 것을 막기 위한 버퍼층(210, buffer layer; diffusion barrier)을 PECVD, LPCVD, 스퍼터링(sputtering) 등의 방법을 통해 증착한다.
상기 버퍼층(210)을 형성한 후, 상기 버퍼층(210) 상에 PECVD, LPCVD, 스퍼터링 등의 방법을 이용하여 비정질 실리콘막(amorphous Si)을 증착한다. 그리고, 진공 로(furnace)에서 탈수소 공정을 실시한다. 상기 비정질 실리콘막을 LPCVD나 스퍼터링으로 증착한 경우 탈수소하지 않을 수도 있다.
상기 비정질 실리콘막에 고에너지를 조사하는 비정질 실리콘의 결정화 공정을 통해 비정질 실리콘을 결정화하여 다결정 실리콘막(poly-Si)을 형성한다. 바람직하게는 상기 결정화 공정으로 ELA, MIC, MILC, SLS, SPC 등의 결정화 공정이 사용된다.
상기 다결정 실리콘막을 형성한 후, 상기 다결정 실리콘막을 패터닝하여 활성층(220, active layer)을 형성한다.
상기 활성층(220) 상에 게이트 절연막(230)을 증착하고, 상기 게이트 절연막(230) 상에 제 1 도전성 금속막을 증착한 후, 상기 도전성 금속막을 패터닝하여 제 1 게이트 패턴(240)을 형성한다.
상기 제 1 게이트 패턴(240)을 형성한 후, 상기 제 1 게이트 패턴(240)을 마스크로 하여 도전성을 갖는 불순물을 저농도 도핑, 즉, LDD(Lightly Doped Drain) 도핑을 실시하여, 저농도 소오스/드레인 영역(223S, 223D)을 형성한다. 이때, 상기 저농도 소오스/드레인 영역(223S, 223D) 사이의 영역은 박막 트랜지스터의 채널 영역(221)으로 작용한다.
도 2b를 참조하면, 상기 저농도 소오스/드레인 영역(223S, 223D)을 형성한 후, 상기 제 1 게이트 패턴(240)을 구비하는 상기 절연 기판(200) 전면에 상기 제 1 게이트 패턴(240)의 측벽에 제 2 게이트 패턴 형성을 위한 제 2 도전성 물질막(250)을 형성한다.
도 2c를 참조하면, 상기 제 2 도전성 물질막(250)을 식각하여 상기 제 1 게이트 패턴(240)의 측벽에 제 2 게이트 패턴(255)을 형성하여, 상기 제 1 게이트 패턴(240) 및 상기 제 1 게이트 패턴의 측벽에 형성된 제 2 게이트 패턴(255)으로 이루어진 게이트 전극(G)을 형성한다.
이때, 상기 제 2 게이트 패턴(255)은 이후에 수행되는 고농도 도핑의 마스크로 작용하여 LDD 영역의 폭을 결정하는 것으로, 2㎛ 이하의 폭을 갖는 것이 바람직하며, 더욱 바람직하게는 1㎛ 이하의 폭을 갖는 것이 바람직하다.
상기 제 1 게이트 패턴(240) 및 상기 제 2 게이트 패턴(255)으로 이루어진 게이트 전극(G)을 형성한 후, 상기 게이트 전극(G)을 마스크로 하여, 상기 활성층(220)에 고농도 도핑을 실시하여 고농도 소오스/드레인 영역(225S, 225D)을 형성한다.
이때, 상기 제 1 게이트 패턴(240)의 측벽에 형성된 제 2 게이트 패턴(255) 하부의 상기 저농도/드레인 영역(223S, 225D)은 상기 제 1 게이트 패턴(240)의 측벽에 형성된 상기 제 2 게이트 패턴(255)에 의하여 고농도 도핑되지 않아 저농도 도핑 상태로 잔류하여 LDD 영역으로 작용하게 되어, 상기 게이트 전극(G)과 저농도 도핑 영역(223S, 223D), 즉 LDD 영역이 중첩되는 GOLDD 구조를 형성하게 된다. 즉, 상기 LDD 영역은 상기 제 1 게이트 패턴(240)의 측벽에 형성된 상기 제 2 게이트 패턴(255)의 하부 영역에 형성되는 것이다.
또한, 상기 GOLDD 구조의 LDD 영역은 상기 제 1 게이트 패턴(240)의 측벽에 형성된 상기 제 2 게이트 패턴(255)의 폭에 의하여 폭이 결정되므로, 상기 게이트 전극(G)과 중첩되는 LDD 영역의 폭은 상기 게이트 패턴(240)의 측벽에 형성된 상기 제 2 게이트 패턴(255)의 폭 이하로 형성되는 것이다. 즉, 상기 LDD 영역은 2㎛ 이하의 폭을 갖는 것이 바람직하며, 더욱 바람직하게는 상기 LDD 영역은 1㎛ 이하의 폭을 갖는 것이 바람직하다.
도 2d를 참조하면, 상기 고농도 소오스/드레인 영역(225S, 225D)을 형성한 후, 상기 절연 기판(200) 전면에 층간 절연막(260)을 형성하고, 패터닝하여 상기 고농도 소오스/드레인 영역(225S, 225D)의 일부분을 노출시키는 콘택 홀(261, 265)을 형성한다.
상기 콘택 홀(261, 265)을 형성한 후, 상기 절연 기판(200) 전면에 소정의 도전막을 증착하고 패터닝하여 상기 고농도 소오스/드레인 영역(225S, 225D)과 전기적으로 연결되는 소오스/드레인 전극(271, 275)을 형성하여 GOLDD 구조의 박막 트랜지스터를 형성한다.
(실시예 2)
도 3a 내지 도 3d는 본 발명의 제 2 실시예에 따른 GOLDD 구조의 박막 트랜지스터를 설명하기 위한 공정 단면도이다.
본 발명의 제 2 실시예에 따른 GOLDD 구조의 박막 트랜지스터는 제 1 실시예에 따른 GOLDD 구조의 박막 트랜지스터와 구조적으로 유사하다. 다만, 제 1 게이트 패턴(340)의 측벽에 형성된 제 2 게이트 패턴(355)이 테이퍼 각이 진 구조만이 다르다.
도 3a를 참조하면, 버퍼층(310)을 구비하는 절연 기판(300) 상에 활성층(320)을 형성한다.
그런 다음, 상기 활성층(320)을 구비하는 절연 기판(300) 전면에 게이트 절연막(330)을 형성하고, 상기 게이트 절연막(330) 상에 제 1 게이트 패턴(340)을 형성한다.
도 3b를 참조하면, 상기 제 1 게이트 패턴(340)을 형성한 후, 상기 게이트 패턴(340)을 구비하는 절연 기판(300) 전면에 도전성 물질막(350)을 형성한다.
도 3c를 참조하면, 상기 도전성 물질막(350)을 형성한 후, 상기 도전성 물질막(350)을 건식 식각과 같은 이방성 식각 조건에서 전면 식각하여 상기 게이트 패턴(340)의 측벽에 테이퍼 각이 진 제 2 게이트 패턴(355)을 형성하여, 상기 제 1 게이트 패턴(340) 및 테이퍼 각이 진 제 2 게이트 패턴(355)으로 이루어진 게이트 전극(G)을 형성한다.
이때, 상기 테이퍼 각이 진 제 2 게이트 패턴(355)은 2㎛ 이하의 폭을 갖는 것이 바람직하며, 더욱 바람직하게는 상기 테이퍼 각이 진 제 2 게이트 패턴(355)은 1㎛ 이하의 폭을 갖는 것이 바람직하다.
상기 게이트 전극(G)을 형성한 후, 상기 게이트 패턴(340) 및 상기 제 1 게이트 패턴(340)의 측벽에 형성된 테이퍼 각이 진 상기 제 2 게이트 패턴(355)으로 이루어지는 게이트 전극(G)을 마스크로 하여 소정의 불순물을 도핑한다.
이때, 상기 불순물 도핑에 의하여 상기 게이트 전극(G)으로 가려지지 않는 활성층(320) 영역은 소오스/드레인 영역(325S, 325D)이 되며, 상기 테이퍼 각이 진 제 2 게이트 패턴(355) 하부의 영역은 불순물이 일부 침투하여 저농도 소오스/드레인 영역(323S, 323D)이 되어 LDD 영역으로 작용하게 된다. 즉, 상기 게이트 전극(G)과 LDD 영역이 중첩되는 GOLDD 구조를 형성하게 된다.
또한, 제 1 실시예와 마찬가지로, 상기 GOLDD 구조의 LDD 영역은 상기 제 1 게이트 패턴(340)의 측벽에 형성된 테이퍼 각이 진 제 2 게이트 패턴(355)의 폭에 의하여 결정되므로, 상기 게이트 전극(G)과 중첩되는 LDD 영역의 폭은 상기 제 1 게이트 패턴(340)의 측벽에 형성된 상기 제 2 게이트 패턴(355)의 폭 이하로 형성된다.
즉, 상기 LDD영역은 2㎛ 이하의 폭을 갖는 것이 바람직하며, 더욱 바람직하게는 상기 LDD 영역은 1㎛ 이하의 폭을 갖는 것이 바람직하다.
도 3d를 참조하면, 상기 절연 기판(300) 전면에 상기 소오스/드레인 영역(325S, 325D)의 일부분을 노출시키는 콘택 홀(361, 365)을 구비하는 층간 절연막(360)을 형성하고, 소정의 도전막을 증착하고 패터닝하여 상기 소오스/드레인 영역(325S, 325D)과 전기적으로 연결되는 소오스/드레인 전극(371, 375)을 형성하여, GOLDD 구조의 박막 트랜지스터를 형성한다.
상기 제 2 실시예에서는 테이퍼 각이 진 제 2 게이트 패턴(355)을 형성하고, 도핑하여 LDD 영역이 상기 게이트 전극(G)과 중첩되는 GOLDD 구조를 형성하는 것을 예를 들어 설명하였으나, 제 1 실시예와 마찬가지로, 제 1 게이트 패턴(340)을 형성한 후, 저농도 도핑을 수행하고, 상기 테이퍼 각이 진 제 2 게이트 패턴(355)을 형성하고, 고농도 도핑을 수행하여 GOLDD 구조를 형성할 수도 있다.
상기한 바와 같은 GOLDD 구조의 박막 트랜지스터는 저농도 도핑을 위한 추가적인 마스크를 사용하지 않는다. 따라서, 게이트 전극(G)의 얼라인 불량을 방지할 수 있다.
또한, 상기 제 1 게이트 패턴(240, 340) 및 상기 게이트 패턴(240, 340)의 측벽에 형성되는 상기 제 2 게이트 패턴(255, 355)으로 이루어지는 상기 게이트 전극(G)을 이용하여 GOLDD 구조를 형성함으로써, LDD 영역의 폭을 상기 제 1 게이트 패턴(240, 340)의 측벽에 형성되는 상기 제 2 게이트 패턴(255, 355)의 두께로 조절할 수 있다. 따라서, 상기 LDD 영역의 폭을 2㎛ 이하로 형성할 수 있으며, 바람직하게는 1㎛ 이하로 형성하는 것이 가능하다.
또한, 상기한 바와 같은 GOLDD 구조의 박막 트랜지스터를 이용하여, 일반적인 액티브 매트릭스 평판 표시 장치(Active Matrix Flat Panel Display)의 제조 방법, 즉, 액티브 매트릭스 액정 표시 장치(Active Matrix LCD) 또는 액티브 매트릭스 유기 전계 발광 표시 장치(Active Matrix Organic Electro Luminescence Display)의 제조 방법을 수행하여 액티브 매트릭스 평판 표시 장치를 제공할 수 있다.
상기한 바와 같이 본 발명에 따르면, 본 발명은 게이트 전극을 게이트 패턴 및 게이트 패턴의 측벽에 형성된 제 2 게이트 패턴로 형성하여 LDD 영역의 폭 조절이 용이하며, 게이트 전극의 얼라인 불량을 방지하는 GOLDD 구조의 박막 트랜지스터와 이의 제조 방법 및 이를 사용하는 평판 표시 장치를 제공할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1a 내지 도 1d는 종래의 GOLDD 구조의 박막 트랜지스터를 설명하기 위한 공정 단면도.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 GOLDD 구조 박막 트랜지스터를 설명하기 위한 공정 단면도.
도 3a 내지 도 3d는 본 발명의 제 2 실시예에 따른 GOLDD 구조의 박막 트랜지스터를 설명하기 위한 공정 단면도.
(도면의 주요 부위에 대한 부호의 설명)
200, 300: 절연 기판 210, 310; 버퍼층
220, 320; 활성층 221, 321; 채널 영역
223S, 223D, 323S, 323D; 저농도 소오스/드레인 영역
225S, 225D, 325S, 325D; 고농도 소오스/드레인 영역
230, 330; 게이트 절연막 240, 340; 제 1 게이트 패턴
255, 355; 제 2 게이트 패턴
260, 360; 층간 절연막 261, 265, 361, 365; 콘택 홀
271, 275, 371, 375; 소오스/드레인 전극

Claims (26)

  1. 절연 기판 상에 형성되며, 소오스/드레인 영역 및 채널 영역을 구비하는 활성층과;
    상기 활성층 상에 형성된 게이트 절연막과;
    상기 게이트 절연막 상에 형성되며, 제 1 게이트 패턴 및 상기 제 1 게이트 패턴의 측벽에 형성된 제 2 게이트 패턴으로 이루어지는 게이트 전극을 포함하며,
    상기 소오스/드레인 영역은 LDD 영역을 구비하며,
    상기 LDD 영역은 상기 게이트 전극과 중첩되는 것을 특징으로 하는 박막 트랜지스터.
  2. 제 1항에 있어서,
    상기 제 2 게이트 패턴은 테이퍼 각이 진 것을 특징으로 하는 박막 트랜지스터.
  3. 제 1항에 있어서,
    상기 제 2 게이트 패턴은 2㎛ 이하의 폭을 갖는 것을 특징으로 하는 박막 트랜지스터.
  4. 제 3항에 있어서,
    상기 제 2 게이트 패턴은 1㎛ 이하의 폭을 갖는 것을 특징으로 하는 박막 트랜지스터.
  5. 제 1항에 있어서,
    상기 LDD 영역은 상기 제 1 게이트 패턴의 측벽에 형성된 상기 제 2 게이트 패턴 하부에 형성되는 것을 특징으로 하는 박막 트랜지스터.
  6. 제 1항 또는 제 5항에 있어서,
    상기 LDD 영역의 폭은 상기 제 1 게이트 패턴의 측벽에 형성된 상기 제 2 게이트 패턴의 폭 이하인 것을 특징으로 하는 박막 트랜지스터.
  7. 제 1항에 있어서,
    상기 LDD 영역은 2㎛ 이하의 폭을 갖는 것을 특징으로 하는 박막 트랜지스터.
  8. 제 7항에 있어서,
    상기 LDD 영역은 1㎛ 이하의 폭을 갖는 것을 특징으로 하는 박막 트랜지스터.
  9. 절연 기판 상에 활성층을 형성하는 단계와;
    상기 활성층 상에 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막 상에 제 1 게이트 패턴을 형성하는 단계와;
    상기 제 1 게이트 패턴을 마스크로 하여 상기 활성층에 저농도 도핑하는 단계와;
    상기 제 1 게이트 패턴의 측벽에 제 2 게이트 패턴을 형성하여, 상기 제 1 게이트 패턴 및 제 2 게이트 패턴으로 이루어지는 게이트 전극을 형성하는 단계와;
    상기 게이트 전극을 마스크로 하여 상기 활성층에 고농도 도핑하여 소오스/드레인 영역을 형성하는 단계를 포함하며,
    상기 소오스/드레인 영역은 LDD 영역을 구비하며,
    상기 LDD 영역은 상기 게이트 전극과 중첩되는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  10. 제 9항에 있어서,
    상기 게이트 전극을 형성하는 단계는
    상기 제 1 게이트 패턴을 구비하는 절연 기판 전면에 도전성 물질막을 형성하는 단계와;
    상기 도전성 물질막을 식각하여 상기 제 1 게이트 패턴의 측벽에 제 2 게이트 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  11. 제 9항에 있어서,
    상기 제 2 게이트 패턴은 2㎛ 이하의 폭을 갖는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  12. 제 11항에 있어서,
    상기 제 2 게이트 패턴은 1㎛ 이하의 폭을 갖는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  13. 제 9항에 있어서,
    상기 LDD 영역은 상기 제 1 게이트 패턴의 측벽에 형성된 상기 제 2 게이트 패턴의 하부에 형성되는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  14. 제 9항 또는 제 13항에 있어서,
    상기 LDD 영역의 폭은 상기 제 1 게이트 패턴의 측벽에 형성된 상기 제 2 게이트 패턴의 폭 이하인 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  15. 제 9항에 있어서,
    상기 LDD 영역은 2㎛ 이하의 폭을 갖는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  16. 제 15항에 있어서,
    상기 LDD 영역은 1㎛ 이하의 폭을 갖는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  17. 절연 기판 상에 활성층을 형성하는 단계와;
    상기 활성층 상에 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막 상에 제 1 게이트 패턴을 형성하는 단계와;
    상기 제 1 게이트 패턴의 측벽에 테이퍼 각이 진 제 2 게이트 패턴을 형성하여, 상기 제 1 게이트 패턴 및 제 2 게이트 패턴으로 이루어지는 게이트 전극을 형성하는 단계와;
    상기 게이트 전극을 마스크로 하여 상기 활성층에 소정의 불순물을 도핑하여 소오스/드레인 영역을 형성하는 단계를 포함하며,
    상기 소오스/드레인 영역은 LDD 영역을 구비하며,
    상기 LDD 영역은 상기 게이트 전극과 중첩되는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  18. 제 17항에 있어서,
    상기 게이트 전극을 형성하는 단계는
    상기 제 1 게이트 패턴을 구비하는 절연 기판 전면에 도전성 물질막을 형성하는 단계와;
    상기 도전성 물질막을 이방성 식각하여 상기 제 1 게이트 패턴의 측벽에 테이퍼 각이 진 제 2 게이트 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  19. 제 18항에 있어서,
    상기 테이퍼 각이 진 제 2 게이트 패턴은 2㎛ 이하의 폭을 갖는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  20. 제 19항에 있어서,
    상기 테이퍼 각이 진 제 2 게이트 패턴은 1㎛ 이하의 폭을 갖는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  21. 제 17항에 있어서,
    상기 LDD 영역은 상기 소정의 불순물 도핑 시에 상기 테이퍼 각이 진 제 2 게이트 패턴에 의하여 형성되는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  22. 제 17항에 있어서,
    상기 LDD 영역의 폭은 상기 제 1 게이트 패턴의 측벽에 형성된 상기 제 2 게이트 패턴의 폭 이하인 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  23. 제 17항에 있어서,
    상기 LDD 영역은 2㎛ 이하의 폭을 갖는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  24. 제 23항에 있어서,
    상기 LDD 영역은 1㎛ 이하의 폭을 갖는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  25. 제 1항 내지 제 24항 중 어느 한 항의 박막 트랜지스터를 사용하는 것을 특징으로 하는 액티브 매트릭스 평판 표시 장치.
  26. 제 25항에 있어서,
    상기 평판 표시 장치는 액정 표시 장치 또는 유기 전계 발광 표시 장치인 것을 특징으로 하는 평판 표시 장치.
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