KR20110094837A - 박막 트랜지스터, 박막 트랜지스터의 제조 방법 및 이에 의한 박막 트랜지스터 - Google Patents
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Abstract
본 발명은 신뢰성이 높고, 제조 공정이 간단한 박막 트랜지스터, 박막 트랜지스터의 제조 방법 및 이에 의한 박막 트랜지스터에 관한 것이다.
이를 위해, 본 발명은 절연 기판을 구비하는 기판 구비 단계와 기판 상부에 반도체층을 형성하는 반도체층 형성 단계와 반도체층 상부에 게이트 절연막을 형성하는 게이트 절연막 형성 단계와 게이트 절연막 상부에 제 1 게이트 전극을 형성하는 제 1 게이트 전극 형성 단계와 제 1 게이트 전극 측벽에 제 2 게이트 전극을 형성하는 제 2 게이트 전극 형성 단계와 제 1 게이트 전극을 마스크로 하여 반도체 층에 대하여, 고농도 불순물 도핑을 하는 불순물 주입 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법을 개시한다.
이를 위해, 본 발명은 절연 기판을 구비하는 기판 구비 단계와 기판 상부에 반도체층을 형성하는 반도체층 형성 단계와 반도체층 상부에 게이트 절연막을 형성하는 게이트 절연막 형성 단계와 게이트 절연막 상부에 제 1 게이트 전극을 형성하는 제 1 게이트 전극 형성 단계와 제 1 게이트 전극 측벽에 제 2 게이트 전극을 형성하는 제 2 게이트 전극 형성 단계와 제 1 게이트 전극을 마스크로 하여 반도체 층에 대하여, 고농도 불순물 도핑을 하는 불순물 주입 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법을 개시한다.
Description
본 발명은 박막 트랜지스터, 박막 트랜지스터의 제조 방법 및 이에 의한 박막 트랜지스터에 관한 것이다.
박막 트랜지스터(Thin Film Transistor; TFT)는 일반적으로 반도체층, 게이트 전극, 소스 전극 및 드레인 전극을 포함하여 형성된다. 여기서, 반도체층은 소스 영역, 드레인 영역 및 소스 영역과 드레인 영역 사이에 개재된 채널 영역을 포함하여 형성된다. 또한, 반도체층은 비정질 실리콘 또는 다결정 실리콘으로 형성될 수 있으나, 다결정 실리콘의 전자 이동도가 비정질 실리콘의 이동도보다 높아 현재는 주로 다결정 실리콘을 주로 사용하여 형성되어지고 있다. 이하, 다결정 실리콘으로 이루어지는 반도체층을 갖는 박막 트랜지스터를 다결정 실리콘 박막 트랜지스터라 하고, 비정질 실리콘으로 이루어지는 반도체층을 갖는 박막 트랜지스터를 비정질 실리콘 박막 트랜지스터라고 한다.
그런데, 다결정 실리콘 박막 트랜지스터는 비정질 실리콘 박막 트랜지스터에 비하여 오프(off) 전류가 큰 단점이 있다. 이러한, 다결정 실리콘 박막 트랜지스터의 단점을 보완하기 위해, 다결정 실리콘 박막트랜지스터의 소스/드레인 영역 즉, 고농도 불순물 영역(heavily doped region)과 채널 영역 사이에 상대적 저농도 불순물 영역을 형성하는 구조 즉, LDD(Lightly Doped Drain) 구조가 제안된 바 있다. 그러나, 이러한 LDD 구조를 갖는 박막 트랜지스터는 드레인 영역부근에서의 핫캐리어 주입으로 인한 열화 방지 효과 즉, 신뢰성 특성이 후술하는 GOLDD 구조를 갖는 박막 트랜지스터에 비하여 떨어진다.
이에 비해, 게이트 전극을 상기 저농도 불순물 영역과 중첩하도록 배치시킨 소위 GOLDD(Gate Overlapped Lightly Doped Drain) 구조를 갖는 박막 트랜지스터는 드레인 영역 부근에서의 핫캐리어 주입을 방지함으로써 열화를 억제하는 효과가 크다. 즉, GOLDD 구조를 갖는 박막 트랜지스터는 LDD 구조를 갖는 박막 트랜지스터보다 신뢰성이 뛰어나다.
이러한 GOLDD 구조를 갖는 종래의 박막 트랜지스터의 제조 방법은 다음과 같다. 절연 기판, 버퍼층, 반도체층, 게이트 절연막을 차례로 적층한 후, 반도체층에 대해 저농도 불순물 주입을 한다. 이 때, 소정 부분은 포토 레지스트 등을 이용하여, 불순물 주입이 이루어지지 않게 하는데, 상기 소정 부분은 박막 트랜지스터의 채널 영역으로 작용한다. 이후에는, 게이트 전극이 게이트 절연막 상부에 채널 영역의 상부 및 소스/드레인 영역의 일부 상부를 이격하여 덮도록 형성된다. 그리고, 다시 한번, 게이트 전극을 마스크로 하여, 반도체층에 대하여 고농도 불순물 주입을 실시한다. 이에 의해, 반도체층은 게이트 전극의 소정 영역과 겹치는 저농도 불순물 주입된 GOLDD 영역 및 게이트 전극의 소정 영역과 겹치지 않고 고농도 불순물이 주입된 소스/드레인 영역으로 나뉘게 된다. 이 후, 컨택홀 및 소스/드레인 전극을 더 형성하여 GOLDD 구조를 갖는 박막 트랜지스터를 제조해 왔다.
본 발명의 목적은 신뢰성이 높고, 제조 공정이 간단한 박막 트랜지스터, 박막 트랜지스터의 제조 방법 및 이에 의한 박막 트랜지스터를 제공함에 있다.
상기한 목적을 달성하기 위해 본 발명에 따른 박막 트랜지스터의 제조 방법은 절연 기판을 구비하는 기판 구비 단계; 상기 기판 상부에 반도체층을 형성하는 반도체층 형성 단계; 상기 반도체층 상부에 게이트 절연막을 형성하는 게이트 절연막 형성 단계; 상기 게이트 절연막 상부에 제 1 게이트 전극을 형성하는 제 1 게이트 전극 형성 단계; 상기 제 1 게이트 전극 측벽에 접하도록 제 2 게이트 전극을 형성하는 제 2 게이트 전극 형성 단계; 및 상기 제 1 게이트 전극을 마스크로 하여 상기 반도체 층에 대하여, 불순물 도핑을 하는 불순물 주입 단계를 포함할 수 있다.
여기서, 상기 불순물 주입 단계에 의해, 상기 반도체층은 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극과 겹치지 않는 소스/드레인 영역, 상기 제 2 게이트 전극과 겹치는 GOLDD 영역 및 상기 제 1 게이트 전극과 겹치는 채널 영역으로 나뉘며, 상기 소스/드레인 영역의 도핑 농도는 상기 GOLDD 영역보다 높을 수 있다.
더불어, 상기 불순물 주입 단계 이후에, 상기 제 2 게이트 전극에 대하여 레이저 열처리를 하여 상기 제 2 게이트 전극을 활성화시키는 제 2 게이트 전극 활성화 단계를 더 포함할 수 있다.
또한, 상기 제 2 게이트 전극은 나노 결정 실리콘으로 형성될 수 있다.
또한, 상기 기판 구비 단계 이후에 상기 기판 상부에 버퍼층을 더 형성하는 버퍼층 형성 단계를 더 포함할 수 있다.
그리고, 상기한 목적을 달성하기 위해 본 발명에 따른 박막 트랜지스터는 절연성 재질로 형성되는 기판; 상기 기판 상부에 형성되며, 소스 영역, 드레인 영역, GOLDD 영역 및 상기 GOLDD 영역 사이에 형성되는 채널 영역을 구비하는 반도체층; 상기 반도체층 상부에 형성되는 게이트 절연막; 상기 게이트 절연막 상부에 형성되며, 상기 반도체층의 채널 영역에 겹치도록 형성되는 제 1 게이트 전극; 및 상기 제 1 게이트 전극의 측면에 형성되며, 상기 반도체층의 GOLDD 영역에 겹치도록 형성되는 제 2 게이트 전극을 포함할 수 있다.
여기서, 상기 소스 영역 및 상기 드레인 영역의 도핑 농도는 상기 GOLDD 영역의 도핑 농도보다 높을 수 있다.
더불어, 상기 제 2 게이트 전극은 나노결정 실리콘으로 이루어지고, 레이저 열처리가 되어있을 수 있다.
본 발명에 따른 박막 트랜지스터는 한번의 불순물 주입 공정을 통해 소스 영역, 드레인 영역, GOLDD 영역 및 채널 영역의 형성이 가능하다. 즉, GOLDD 영역을 갖는 트랜지스터의 제조 방법이 간단해 진다.
또한, 본 발명에 따른 박막 트랜지스터는 제 2 게이트 전극의 폭을 조절함으로써 GOLDD 영역의 폭의 조절을 용이하게 할 수 있다.
도 1은 본 발명에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 플로우챠트이다.
도 2a 내지 도 2i는 본 발명에 따른 박막 트랜지스터의 제조 공정을 설명하기 위한 도면이다.
도 2a 내지 도 2i는 본 발명에 따른 박막 트랜지스터의 제조 공정을 설명하기 위한 도면이다.
본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 도면을 참조하여 상세하게 설명하면 다음과 같다.
이하에서는 본 발명에 따른 박막 트랜지스터의 제조 방법 및 구성을 설명하도록 한다.
도 1은 본 발명에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 플로우챠트이다. 도 2a 내지 도 2i는 본 발명에 따른 박막 트랜지스터의 제조 공정을 설명하기 위한 도면이다.
도 1을 참조하면, 본 발명에 따른 박막 트랜지스터의 제조 방법은 기판 구비 단계(S10), 반도체층 형성 단계(S30), 게이트 절연막 형성 단계(S40), 제 1 게이트 전극 형성 단계(S50), 제 2 게이트 전극 형성 단계(S60) 및 불순물 주입 단계(S70)를 포함하여 형성된다. 또한, 본 발명에 따른 박막 트랜지스터의 제조 방법은 버퍼층 형성 단계(S20), 제 2 게이트 전극 활성화 단계(S80), 층간 절연막 형성 단계(S90) 및 컨택홀 및 소스/드레인 전극 형성 단계(S100)를 포함하여 형성될 수 있다.
도 1 및 도 2a를 참조하면, 기판 구비 단계(S10)는 기판(110)을 구비하는 단계이다. 기판(110)은 유리 또는 플라스틱으로 형성될 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.
도 1 및 도 2b를 참조하면, 버퍼층 형성 단계(S20)는 기판(110) 상부에 버퍼층(120)을 형성하는 단계이다. 버퍼층(120)은 실리콘 산화막 또는 실리콘 질화막으로 형성될 수 있다. 그리고, 버퍼층(120)은 기판(110)으로부터 상부로 유출되는 불순물을 막는 역할을 한다.
도 1 및 도 2c를 참조하면, 반도체층 형성 단계(S30)는 버퍼층(120) 상부에 반도체층(130)을 형성하는 단계이다. 반도체층(130)의 형성 방법은 다음과 같다. 먼저, 비정질 실리콘층이 화학 기상 증착, 스퍼터링법 등에 의하여, 버퍼층(120) 상부에 증착된다. 그리고, 상기 비정질 실리콘층은 ELA(Eximer Laser Anealing), SLS(Sequential Lateral Solidification), MILC(Metal Induced Lateral Crystallization)법 등에 의하여 결정화된다. 그리고, 상기 결정화된 실리콘층은 패터닝되어 반도체층(130)으로 형성된다. 또한, 반도체층(130)은 나노 결정 실리콘을 플라즈마 화학기상증착(PECVD), 유도결합형 플라즈마 화학기상증착(ICP-CVD), 전자 싸이클로트론 공명 화학기상증착(ECR-CVD) 중 어느 하나에 의하여 증착됨으로써 형성될 수 있다. 나노 결정 실리콘은 증착됨과 동시에 70% 이상의 결정성을 가질 수 있어, 추가 결정화 작업이 필요치 않을 수 있다.
도 1 및 도 2d를 참조하면, 게이트 절연막 형성 단계(S40)는 버퍼층(120) 및 반도체층(130)의 상부에 게이트 절연막(140)을 형성하는 단계이다. 게이트 절연막(140)은 실리콘 산화막, 실리콘 질화막 혹은 실리콘 산화막과 실리콘 질화막의 이중층일 수 있다. 그리고, 게이트 절연막(140)은 화학 기상 증착 등에 의하여 형성될 수 있다.
도 1 및 도 2e를 참조하면, 제 1 게이트 전극 형성 단계(S50)는 게이트 절연막(140)의 상부에 제 1 게이트 전극(150)을 형성하는 단계이다. 구체적으로, 제 1 게이트 전극(150)은 반도체층(130)의 소정 영역과 겹치도록 게이트 절연막(140)의 상부에 이격하여 형성된다. 제 1 게이트 전극(150)은 알루미늄, 알루미늄 합금, 몰리브덴 및 몰리브덴 합금으로 이루어진 군에서 선택되는 하나의 금속으로 형성될 수 있다. 그리고, 제 1 게이트 전극(150)은 스퍼터링법에 의하여 형성될 수 있다.
도 1, 도 2f 및 도 2g를 참조하면, 제 2 게이트 전극 형성 단계(S60)는 게이트 절연막(140)의 상부에, 제 1 게이트 전극(150)의 측벽과 접하도록 제 2 게이트 전극(160)을 형성하는 단계이다. 제 2 게이트 전극(160)은 나노결정 실리콘으로 형성될 수 있다. 구체적으로, 제 2 게이트 전극(160)은 게이트 절연막(140) 및 제 1 게이트 전극(150)에 나노결정 실리콘층(160a)을 증착시킨 후, 에칭하여 형성될 수 있다.
도 1 및 도 2h를 참조하면, 불순물 주입 단계(S70)는 제 1 게이트 전극(150)을 마스크로 하여, 반도체층(130)에 고농도 불순물(n+)을 주입하는 단계이다. 이 때, 상부에 제 1 게이트 전극(150) 및 제 2 게이트 전극(160)이 형성되지 않은 반도체층(130)의 소정 영역은 불순물 도핑으로 고농도 불순물(n+)이 도핑된 소스 영역 및 드레인 영역(131a, 131b)이 된다. 그리고, 제 2 게이트 전극(160)을 향하여 주입되는 불순물은 먼저 실리콘으로 형성된 제 2 게이트 전극(160)을 도핑하고, 제 2 게이트 전극(160)에 도핑되지 않은 일부의 불수물만이 제 2 게이트 전극(160) 하부의 반도체층(130)을 도핑하게 된다. 다시 말해, 저농도 불순물(n-)이 제 2 게이트 전극(160) 하부의 반도체층(130)을 도핑하여, GOLDD 영역(132)이 형성된다. 즉, GOLDD 영역(132)의 도핑 농도는 소스 영역 및 드레인 영역(131a, 131b)의 도핑 농도보다 낮게 형성된다. 이러한 GOLDD 영역(132)의 폭은 제 2 게이트 전극 형성 단계(S60)에서 제 2 게이트 전극(160)의 폭을 조절함으로써 용이하게 조절이 가능하다. 그리고, 제 1 게이트 전극(150)의 하부 반도체층(130) 즉, GOLDD 영역(132)의 사이의 반도체층(130)은 제 1 게이트 전극(150) 때문에, 불순물 주입이 이루어지지 않아 채널 영역(133)으로 형성된다. 불순물은 붕소(B), 비소(As) 및 인(P) 중 어느 하나일 수 있으나 여기서, 그 재질을 한정하는 것은 아니다.
일례로, 불순물 주입 단계(S70)는 불순물 5e15ions/cm3의 도즈, 가속에너지 50KeV의 공정 조건에서 이루어질 수 있다.
제 2 게이트 전극 활성화 단계(S80)는 불순물 주입 단계(S70)에서 고농도의 불순물이 도핑된 제 2 게이트 전극(160)을 활성화(Activation)시켜 도전성을 갖도록 하는 단계이다. 제 2 게이트 전극(160)의 활성화는 ELA법 등과 같은 레이저 열처리에 의하여 이루어질 수 있다. 제 2 게이트 전극(160)의 활성화에 의하여, 제 1 게이트 전극(150) 및 제 2 게이트 전극(160)은 함께 게이트 전극으로 동작할 수 있게 된다.
도 1 및 도 2i를 참조하면, 층간 절연막 형성 단계(S90)는 게이트 절연막(140), 제 1 게이트 전극(150) 및 제 2 게이트 전극(160)의 상부에 층간 절연막(170)을 형성하는 단계이다. 층간 절연막(170)은 실리콘 산화막, 실리콘 질화막 또는 이들의 이중층으로 형성될 수 있다.
컨택홀 및 소스/드레인 전극 형성 단계(S100)는 먼저 게이트 절연막(140) 및 층간 절연막(170)을 패터닝하여, 소스 영역 및 드레인 영역(131a, 131b)의 일부분을 노출시키어 컨택홀(181a, 182a)을 형성하는 공정이 이루어진다. 그리고, 컨택홀 및 소스/드레인 전극 형성 단계(S100)는 컨택홀(181a, 182a)을 형성한 후, 층간 절연막(170) 상부에 도전막을 증착하고 패터닝하여 소스 영역 및 드레인 영역(131a, 131b)과 전기적으로 연결되는 소스 전극 및 드레인 전극(181, 182)을 형성하는 단계이다.
이상 설명한 바와 같이, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 특허청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형의 실시가 가능한 것은 물론이고, 그와 같은 변경은 특허청구범위 기재의 범위 내에 있게 된다.
100; 박막 트랜지스터
110; 기판
120; 버퍼층
130; 반도체층
131a. 131b; 소스 영역 및 드레인 영역
132; GOLDD 영역 133; 채널 영역
140; 게이트 절연막
150; 제 1 게이트 전극
160; 제 2 게이트 전극
170; 층간 절연막
181; 소스 전극 182; 드레인 전극
110; 기판
120; 버퍼층
130; 반도체층
131a. 131b; 소스 영역 및 드레인 영역
132; GOLDD 영역 133; 채널 영역
140; 게이트 절연막
150; 제 1 게이트 전극
160; 제 2 게이트 전극
170; 층간 절연막
181; 소스 전극 182; 드레인 전극
Claims (9)
- 절연 기판을 구비하는 기판 구비 단계;
상기 기판 상부에 반도체층을 형성하는 반도체층 형성 단계;
상기 반도체층 상부에 게이트 절연막을 형성하는 게이트 절연막 형성 단계;
상기 게이트 절연막 상부에 제 1 게이트 전극을 형성하는 제 1 게이트 전극 형성 단계;
상기 제 1 게이트 전극 측벽에 접하도록 제 2 게이트 전극을 형성하는 제 2 게이트 전극 형성 단계; 및
상기 제 1 게이트 전극을 마스크로 하여 상기 반도체 층에 대하여, 불순물 도핑을 하는 불순물 주입 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법. - 제 1 항에 있어서,
상기 불순물 주입 단계에 의해,
상기 반도체층은 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극과 겹치지 않는 소스/드레인 영역, 상기 제 2 게이트 전극과 겹치는 GOLDD 영역 및 상기 제 1 게이트 전극과 겹치는 채널 영역으로 나뉘며, 상기 소스/드레인 영역의 도핑 농도는 상기 GOLDD 영역보다 높은 것을 특징으로 하는 박막 트랜지스터의 제조 방법. - 제 2 항에 있어서,
상기 불순물 주입 단계 이후에, 상기 제 2 게이트 전극에 대하여 레이저 열처리를 하여 상기 제 2 게이트 전극을 활성화시키는 제 2 게이트 전극 활성화 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법. - 제 1 항에 있어서,
상기 제 2 게이트 전극은 나노 결정 실리콘으로 형성되는 것을 특징으로 하는 박막 트랜지스터의 제조 방법. - 제 1 항에 있어서,
상기 기판 구비 단계 이후에 상기 기판 상부에 버퍼층을 더 형성하는 버퍼층 형성 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법. - 제 1 항 내지 제 5 항 중 어느 하나의 항에 따라 제조되어 지는 것을 특징으로 하는 박막 트랜지스터.
- 절연성 재질로 형성되는 기판;
상기 기판 상부에 형성되며, 소스 영역, 드레인 영역, GOLDD 영역 및 상기 GOLDD 영역 사이에 형성되는 채널 영역을 구비하는 반도체층;
상기 반도체층 상부에 형성되는 게이트 절연막;
상기 게이트 절연막 상부에 형성되며, 상기 반도체층의 채널 영역에 겹치도록 형성되는 제 1 게이트 전극; 및
상기 제 1 게이트 전극의 측면에 형성되며, 상기 반도체층의 GOLDD 영역에 겹치도록 형성되는 제 2 게이트 전극을 포함하는 것을 특징으로 하는 박막 트랜지스터. - 제 7 항에 있어서,
상기 소스 영역 및 상기 드레인 영역의 도핑 농도는 상기 GOLDD 영역의 도핑 농도보다 높은 것을 특징으로 하는 박막 트랜지스터. - 제 7 항에 있어서,
상기 제 2 게이트 전극은 나노결정 실리콘으로 이루어지고, 레이저 열처리가 되어 있는 것을 특징으로 하는 박막 트랜지스터.
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