JP4056790B2 - 半導体装置の作製方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はＭＩＳ（Metal-Insulator-Semiconductor;金属−絶縁体−半導体）型半導体装置、特にＭＩＳトランジスタに関する。特に、本発明は絶縁基板上に形成された薄膜上のＭＩＳ型半導体装置、薄膜トランジスタ（ＴＦＴ）に関し、なかでも、チャネル形成領域が、ゲイト電極の上方に位置する、いわゆる逆スタガー型の構造を有するＭＩＳ型半導体装置に関するものである。本発明は、絶縁基板上に形成された半導体集積回路、例えば液晶表示装置に用いられるアクティブマトリクス型回路やイメージセンサーの駆動回路等に用いられる。
【０００２】
【従来の技術】
近年、絶縁基板上に薄膜状のＭＩＳ型半導体装置を形成した装置をもちいることがある。例えば、アクティブマトリクス型液晶表示装置等である。現在、市販されているアクティブマトリクス型回路は、ＴＦＴを利用したものと、ＭＩＭ等のダイオードを利用したものがある。特に前者は高品位な画像が得られるとして近年、さかんに製造されている。
【０００３】
ＴＦＴを利用したアクティブマトリクス回路は、多結晶シリコン等の多結晶半導体を利用したＴＦＴと、アモルファスシリコンのようなアモルファス半導体を利用したＴＦＴ（アモルファスシリコンＴＦＴ）が知られている。後者は作製プロセス上の問題から、大画面のものは作製が困難であり、大画面用には３５０℃以下のプロセス温度で作製できる後者が主として用いられる。
【０００４】
図２には従来のアモルファスシリコンＴＦＴ（逆スタガー型）の作製工程を示す。基板２０１としては、コーニング７０５９等の耐熱性のある無アルカリガラスが使用される。アモルファスシリコンＴＦＴのプロセスの最高温度は３５０℃程度であるので、この温度に耐えられるだけの材料が必要である。特に、液晶表示パネルとして使用する場合には、熱処理によって歪むことがないような耐熱性と高いガラス転移温度が必要である。コーニング７０５９の場合にはこのガラス転移温度が６００℃弱なので条件を満たす。
【０００５】
また、ＴＦＴの動作を安定にするためには、ナトリウムのような可動イオンが基板中に含まれていることは望ましくない。コーニング７０５９はアルカリ濃度が十分に低いので問題はないが、もし、基板中に多量のナトリウム等が含まれている場合には、基板中の可動イオンがＴＦＴに侵入しないように、窒化珪素、酸化アルミニウム等のパッシベーション膜を形成する必要がある。
【０００６】
まず、アルミニウムやタンタルのような導電性材料で被膜を形成し、マスク▲１▼でパターニングして、ゲイト電極２０２を形成する。特にゲイト電極・配線と上部の配線との短絡を防止するためには、このゲイト電極の表面に酸化膜２０３を形成しておけばよい。酸化膜の形成方法としては、陽極酸化法が主として用いられる。これはゲイト電極２０２に電解溶液中で正の電圧を印加して通電することによって、ゲイト電極表面が酸化して形成される。
【０００７】
その後、ゲイト絶縁膜２０４が形成される。このゲイト絶縁膜としては、一般には窒化珪素が用いられるが、酸化珪素であってもよく、あるいは窒素と酸素が任意の比率で混じった珪化物であってもよい。また、単層の膜であってもよいし、多層の膜であってもよい。ゲイト絶縁膜として窒化珪素膜を使用する場合には、プラズマＣＶＤ法を使用した場合には、プロセス温度が３５０℃程度になり、本工程の最高温度となる。この状態を図２（Ａ）に示す。
【０００８】
さらに、アモルファスシリコン膜を形成する。プラズマＣＶＤ法を使用する場合であれば、基板温度は２５０〜３００℃が必要とされる。この膜の厚さは薄い方が望ましく、通常は１０〜１００ｎｍ、好ましくは１０〜３０ｎｍとされる。そして、マスク▲２▼でパターニングして、アモルファスシリコン領域２０５を形成する。このアモルファスシリコン領域は後に、ＴＦＴのチャネル形成領域となる。ここまでの状態を図２（Ｂ）に示す。
【０００９】
さらに、全体に窒化珪素膜を形成して、これをマスク▲３▼でパターニングし、エッチングストッパー２０６とする。このエッチングストッパーは後の工程で、誤って、チャネル形成領域のアモルファスシリコン領域２０５をエッチングしないように設けられるのである。なぜなら前述のようにアモルファスシリコン領域２０５は１０〜１００ｎｍという薄さであるからである。また、エッチングストッパーの下部のアモルファスシリコン領域はチャネル形成領域として機能するので、エッチングストッパーはできるだけゲイト電極に重なるように設計される。しかし、通常のマスク合わせでは多少のずれが生じるので、ゲイト電極に十分に重なるように（すなわち、ゲイト電極よりも小さくなるように）パターニングされる。
【００１０】
その後、Ｎ型もしくはＰ型の導電型のシリコンの被膜を形成する。通常のアモルファスシリコンＴＦＴはＮチャネル型とされる。このシリコンの被膜はアモルファスシリコンではあまりにも導電率が低いので、微結晶状態のシリコン膜とする。Ｎ型の微結晶シリコン膜はプラズマＣＶＤ法で３５０℃以下の温度で作製することができる。しかし、それでも抵抗が十分に低くないので、２００ｎｍ以上の厚さとする必要があった。また、Ｐ型の微結晶シリコン膜は著しく抵抗が大きいので用いることができず、したがって、Ｐチャネル型ＴＦＴをアモルファスシリコンで作製することは困難であった。
【００１１】
このようにして形成されたシリコン膜をマスク▲４▼でパターニングし、Ｎ型微結晶シリコン領域２０７が形成される。ここまでの状態を図２（Ｃ）に示す。
図２（Ｃ）の状態では、（Ｎ型の）微結晶シリコン膜が、エッチングストッパー上で接合しているので、ＴＦＴは機能しない。したがって、これを分断する必要がある。そこで、マスク▲５▼を用いて、これを分断し、溝２０８を形成する。もし、エッチングストッパーがなければ、誤って下地のアモルファスシリコン領域２０５までをもエッチングしてしまう恐れがある。。なぜなら微結晶シリコン領域２０７の厚さは、その下のアモルファスシリコン領域の数倍から１０数倍、あるいはそれ以上も厚いからである。
【００１２】
その後、公知の方法によって、配線２０９や画素電極２１０が、マスク▲６▼、▲７▼を用いて作製される。この状態を図２（Ｄ）に示す。
以上の方法では、マスクの枚数が７枚という多量であるので、歩留りの低下が懸念される。そこで、以下に示すようにマスク枚数を減らす方法も提案されている。まず、基板上に第１のマスクを使用して、ゲイト電極部をパターニングする。その後、ゲイト絶縁膜を形成し、さらに、アモルファスシリコン膜と窒化珪素膜（後にエッチングストッパーとなる）を連続的に形成する。そして、裏面から露光して、ゲイト電極部をマスクとして窒化珪素膜のみを自己整合的にエッチングしてエッチングストッパーを形成する。そして、その上に微結晶シリコン膜を形成し、第２のマスクを用いて、チャネル上方の溝（図２の２０８に対応）を含むＴＦＴの領域を形成する。その後、第３、第４のマスクを用いて、配線や電極を形成する。最終的には図２（Ｄ）で示されるものと同等なものが得られる。このように、セルフアライン工程を駆使することにより、マスク数を３枚減らすことができる。
【００１３】
【発明が解決しようとする課題】
さて、このようにして形成されたＴＦＴは、図からわかるように、非常に凹凸の激しいものとなる。これは主に、ゲイト電極部（ゲイト電極の酸化物２０３を含む）、エッチングストッパーと微結晶シリコン領域に起因するものであり、ゲイト電極部の厚さを３００ｎｍ、エッチングストッパーの厚さを２００ｎｍ、微結晶シリコン領域２０６の厚さを３００ｎｍとすれば、基板上には８００ｎｍもの凹凸が生じることとなる。
【００１４】
例えば、液晶表示パネルのアクティブマトリクス回路として使用する場合には、セルの厚さは５〜６μｍの厚さで、０．１μｍ以下の精度で制御されている。このような条件で、１μｍもの凹凸があればセルの厚さの均一性に著しい欠陥を与えることとなる。
【００１５】
しかし、ＴＦＴの凹凸の原因として挙げられるこれらの要因は、いずれも簡単に低減できるものではない。例えば、微結晶シリコン膜を薄くするとソース、ドレインの抵抗が高くなり、特性が低下する。
また、エッチングストッパーが薄いと、微結晶シリコン領域をエッチングしている間に誤ってその下のアモルファスシリコン領域までエッチングする可能性があり、歩留りが低下する。
【００１６】
本発明はこのような従来の問題点に鑑みてなされたものであり、本発明の目的の一つは、プロセスの簡略化である。例えば、マスクの枚数を従来の方法よりも減らすことによって歩留りを向上せしめる。あるいは、成膜工程を減らすことによってスループットを向上させ、コストを低減させることを目的とする。
【００１７】
本発明の他の目的はＴＦＴをより平坦にすることである。このことによって、液晶表示パネルに使用する場合の問題を解決することができるばかりか、他の応用においても平坦化は重要な技術課題であり、従来のＴＦＴでは応用が困難であったものにも応用することが可能となる。
【００１８】
また、ＴＦＴ特性の向上も本発明の目的である。図２に示されるＴＦＴでは、ソース／ドレインのシート抵抗が高く、ＴＦＴの諸特性に悪影響を与える。しかも、ソース／ドレインとチャネル形成領域は異なった膜によって形成されているため、その間の接合の状態はすこぶる悪い。しかも、チャネル形成領域の成膜後に連続的にソース／ドレインが形成されることは不可能である。理想的には、半導体集積回路のＭＯＳトランジスタのようにソース／ドレインとチャネル形成領域を同一面内の同一膜によって構成し、これらの領域の間の接合を改善することが特性改善に必要である。
【００１９】
【問題を解決するための手段】
上記の諸問題点を解決するために、本発明はエッチングストッパーを使用しない全く新しいＴＦＴ作製方法およびその方法によって作製されたＴＦＴを提案する。すなわち、微結晶シリコン領域（ソース／ドレイン）の抵抗を十分に低下させ、その厚さを薄くする。さらには、本発明では、従来のようにチャネル形成領域となるアモルファスシリコン領域（膜）の形成と、ソース／ドレイン領域となる微結晶シリコン領域（膜）の形成というような２段階のプロセスを経ずして、１枚のシリコン膜を形成し、これをある部分はソース／ドレイン領域に、他の部分はチャネル形成領域に作り分けるという構成を有する。
【００２０】
スループットの向上に際しては、成膜工程を少なくすることが最重要課題である。成膜工程は成膜に時間を要するだけでなく、チャンバー内のクリーニングにも同程度の時間を要し、極めて清浄な環境を要求される現代の半導体プロセスにおいては、チャンバーの掃除の合間に成膜をおこなうというのが実情である。したがって、厚い被膜を形成するよりも薄い被膜を形成すること、多層の被膜を形成するより単層の被膜を形成することが、スループットを上げるうえで必要である。その意味で、成膜工程を削減することは望ましい。
【００２１】
本発明の１つの技術思想に基づいたＴＦＴは以下のような構成を有する。まず、逆スタガー型のＴＦＴである。ゲイト電極を覆ってゲイト絶縁膜が形成され、さらに、半導体膜が形成されているが、そのゲイト電極の上方の部分はチャネル形成領域として機能するように実質的に真性である。その他の部分はＮ型もしくはＰ型であり、ソース／ドレインとして機能する。また、チャネル形成領域として機能する部分は、アモルファス、セミアモルファス、微結晶、多結晶、あるいはそれらの中間状態のいずれをも取りうる。オフ電流を抑えたい場合にはアモルファスが望ましい。一方、ソース／ドレインとして機能する領域は十分に抵抗の小さな結晶性シリコンである。しかも、本発明では、この領域は可視光または近赤外光、すなわち、波長が４〜０．５μｍの強光を短時間、照射することによって、半導体に秩序性、結晶性が付与されることを特徴とする。
【００２２】
このような構成では、半導体膜の成膜は１層だけでよく、量産性が向上する。さらに、従来のような厚い微結晶シリコンが形成されないのでＴＦＴの凹凸を減らすことができる。もちろん、本発明は、チャネル形成領域とソース／ドレイン等の不純物領域をただの１層の半導体膜で形成することのみを要求するのではなく、コストと特性を考慮して、素子の特性をより向上させるために多層としてもよいことは言うまでもない。ただし、その場合も、ソース／ドレインとチャネル形成領域は実質的に同一面内（層内）に存在することが必要である。
【００２３】
さらに本発明の技術思想に基づいた他のＴＦＴはチャネル形成領域の上部にエッチングストッパーを有しないことを特徴とする。エッチングストッパーが存在することは、ＴＦＴの凹凸の重要な要因である。
【００２４】
本発明のＴＦＴの作製は図１に示される方法によっておこなわれるが、もちろん、この工程図に必要な変更が加えられることはありうる。図に示すように、耐熱性無アルカリガラス（例えばコーニング７０５９）基板１０１上に、ゲイト電極１０２がマスク▲１▼によってパターニングされる。必要によっては、図１に示すようにゲイト電極の表面に酸化膜１０３を形成して、絶縁性を高めてもよい。さらに、ゲイト絶縁膜１０４を形成する。こうして、図１（Ａ）を得る。
【００２５】
次に、アモルファス、セミアモルファス、微結晶、多結晶、あるいはそれらの中間状態のシリコンの薄膜を形成し、マスク▲２▼によってパターニングをおこない、半導体領域１０５を形成する。実際には、成膜温度とオフ電流（リーク電流）を考慮してアモルファスシリコン膜を形成する場合が多いが、レーザーアニール等の低温結晶化技術を使用して多結晶、あるいはセミアモルファスシリコンとしてもよい。しかし、多結晶シリコンやセミアモルファスシリコンを使用した場合には電界移動度が大きくなるが、オフ電流も大きくなるので、液晶表示パネルのアクティブマトリクス回路には適当でない。
【００２６】
次いで、可視・近赤外光に対してマスク材となるような被膜、例えば珪素の多い窒化珪素膜（厚さ５０ｎｍ以上が好ましい）を形成して、これをマスク▲３▼にてパターニングする。このときには窒化珪素膜の上にフォトレジストを残存させてもよい。すなわち、図１（Ｃ）において、１０６が窒化珪素膜であり、１０７がフォトレジストである。後のイオン注入の工程を想定して、フォトレジストの厚さは１００ｎｍ以上、好ましくは５００ｎｍ以上とする。
【００２７】
この状態で、最初にイオン注入あるいはイオンドープ、あるいはプラズマ化したイオンのドーピング等の方法によって、半導体領域１０５に選択的に不純物を注入する。こうして、不純物領域１０８が形成される。しかしながら、この不純物注入によって半導体膜中には非常に大きな欠陥が生じてしまい、もはや半導体としては機能しなくなる。そこで、可視または近赤外光を上方から短時間、照射して結晶化（ランプアニール、ラピッド・サーマル・アニール（ＲＴＡ））をおこなう。この工程によって、半導体の秩序が回復され、不純物の導入前の状態よりも秩序性の良好な状態が得られる。このランプアニール工程では、用いられる光の照射時間や被照射物の温度、雰囲気を適当に制御することによって、極めて単結晶状態に近い多結晶状態からセミアモルファス状態まで様々な状態のシリコンを形成することが出来る。このようにランプアニール工程によって得られたシリコンはラマン散乱分光法によって、結晶シリコンに特有の散乱ピークを調べることによって、その結晶性について確認することができる。
【００２８】
具体的には近赤外光から可視光にかけての光、好ましくは波長が４μｍ〜０．５μｍの光（例えば波長１．３μｍにピークを有する赤外光）を１０〜１０００秒程度の比較的短い時間照射することにより、シリコン膜を加熱することにより、結晶性を助長せしめる。用いる光の波長は、シリコン膜に吸収され、ガラス基板では実質的に吸収されないことが望ましい。
【００２９】
真性または実質的に真性のアモルファスシリコンは可視光、特に０．５μｍ未満の短波長の光ではよく吸収され、より長波長の光は吸収率が低下する。一方、０．５〜４μｍの波長の光は不純物のドープされたアモルファスシリコン膜に効果的に吸収されるが、ガラス基板にはほとんど吸収されない。その結果、０．５〜４μｍの光を用いれば、ＴＦＴの不純物ドープされた領域のみを効果的に加熱することができる。また、ランプアニールにおいては、光は上方もしくは基板側のいずれか一方のみから照射されても、両方から照射されてもよいことは言うまでもない。
【００３０】
さらに、かような熱処理においては、シリコン膜と基板の間の熱膨張率の違い、シリコン膜表面と基板／シリコン膜界面との温度の違いなどから、シリコン膜が剥離することも多々ある。特にこれは、膜の面積が基板全面にわたるような大きな場合に顕著である。しかし、本発明においては膜は十分に小さな面積に分断されているので膜の剥離等を防止することができる。また、基板表面全面がシリコン膜を通じて加熱されることがないので、基板が熱的に収縮することは最低限に抑えられる。また、基板等に対する熱的な影響を極力、抑えるためにはランプアニールの時間を可能な限り短くすることが好ましい。
【００３１】
また、ゲイト電極はこのランプアニールの工程に耐えられる材質のものを選択すべきであり、タンタルやチタン等、融点の高い金属が好ましい。また、アルミニウムは、高温において容易に変形するが、十分な厚さの陽極酸化膜に被覆されている場合には、短時間のアニールであれば耐えられる。
【００３２】
本発明人の知見によると、ランプアニール工程においては、試料を２５０〜５００℃程度に加熱しておくと不純物の活性化が試料内部にまで進行し、不純物濃度も十分大きくすることができた。チャネル形成領域をアモルファスシリコンに保つためにはあまり高温の状態に試料を置くことは望ましくなく、また、ガラス基板にも制約が加わることから２５０〜３５０℃程度の加熱にとどめることが望ましい。
【００３３】
このようにドーピングをおこなった後、窒化珪素膜１０６とフォトレジスト１０７を除去する。窒化珪素膜１０６はそのまま残存させておいても構わない。そして、公知の方法によって、配線１１０やＩＴＯの画素電極１１１を、マスク▲４▼および▲５▼によって形成する。以上の工程によって必要なマスクは合計５枚であるが、従来のようにゲイト電極の裏面露光技術を用いたセルフアライン方式を駆使することによって４枚まで低減できる。すなわち、ゲイト電極の形成に１枚、半導体領域の形成に１枚、画素電極と配線の形成に計２枚を必要とする。窒化珪素マスク１０６のパターニングはゲイト電極をマスクとして裏面露光をおこなえばよい。
【００３４】
図１（Ｄ）から明らかなように、本発明によるＴＦＴは、従来のＴＦＴに比べて凹凸が小さい。これは、凹凸の主な要因が、ゲイト電極部の凹凸だけだからである。半導体領域１０５の厚さは極めて薄く、従来のＴＦＴと同様に１０〜１００ｎｍであるので、凹凸には大した寄与をしない。
【００３５】
このように半導体領域、すなわちソース／ドレインが薄くても良いのは、該領域の不純物濃度が十分大きく、かつその結晶性が良好だからであり、ランプアニール工程を採用することによって本発明の特徴がもたらされたのである。また、本発明では、従来のようにエッチングストッパーは存在せず、また、本発明で使用されるマスク材も、ＴＦＴ完成後は残存することは必要とされないので、ＴＦＴの凹凸は著しく減少する。
【００３６】
また、従来のＴＦＴのように、チャネル形成領域とソース／ドレインが異なる膜によって構成されているのではなく、同一の膜によって構成されているため、これらの領域間の接合は良好であり、ＴＦＴの特性（電界移動度やサブスレシュホールド特性値、リーク電流）は向上する。
【００３７】
【発明の実施の形態】
【００３８】
【実施例】
〔実施例１〕 本実施例は図３に示す作製工程にしたがって形成された。作製工程断面図は図１に対応する。ただし、図１の金属配線・電極１１０形成工程までで、ＩＴＯ画素電極１１１形成の工程は含まれない。ゲイト電極はタンタルであり、ゲイト電極の表面には、工程５において厚さ約２００ｎｍの陽極酸化膜を形成して絶縁性を向上せしめた。不純物のドーピング手段には、イオンドーピング法を用いた。本工程で使用されているマスクの枚数は４枚である。全工程は２６工程からなる。
【００３９】
図３〜図６において、『スパッタ』はスパッタリング成膜法、『ＰＣＶＤ』はプラズマＣＶＤ法、『ＲＩＥ』は反応性イオンエッチング法を意味する。また、これらの手法の後に：に続いて書かれているのは、膜厚、使用ガス等である。
【００４０】
本実施例に対応する従来の作製工程は断面図は図２に、工程図は図５に示されるが、ここでは、使用されるマスクの枚数は６枚であり、全工程は２９工程からなる。このように本実施例では従来の方法を採用するよりも製造工程を短縮できた。
【００４１】
以下、工程図にしたがって、本実施例を詳細に説明する。基板としてはコーニング７０５９ガラス（図１の１０１）を使用した。これを洗浄し（工程１）、その上にスパッタ法でタンタル膜を厚さ２００ｎｍ形成した（工程２）。そして、これをマスク▲１▼でパターニングし（工程３）、混酸（５％の硝酸を含む燐酸）でエッチングした（工程４）。その後、タンタルゲイト電極（図１の１０２）に通電して陽極酸化をおこない、最大で１２０Ｖまで電圧を上げて、陽極酸化膜（図１の１０３）を厚さ２００ｎｍ形成した（工程５）。陽極酸化の手法については、特願平３−２３７１００もしくは同３−２３８７１３に記述されているので、ここでは詳述しない。
【００４２】
その後、レジストを除去し（工程６）、ゲイト絶縁膜である厚さ２００ｎｍの窒化珪素膜（図１の１０４）をプラズマＣＶＤ法によって形成した（工程７）。このときの基板温度は３００℃とした。そして、基板洗浄（工程８）後、プラズマＣＶＤ法によって厚さ３０ｎｍのアモルファスシリコン膜を形成した（工程９）このときの基板温度は３００℃とした。
【００４３】
そして、マスク▲２▼によって、半導体領域のパターニングをおこない（工程１０）、アモルファスシリコン膜をＣＦ4 を反応ガスとする反応性イオンエッチング法によってエッチングして（工程１１）、半導体領域（図１の１０５）を形成した。残ったレジストは除去し（工程１２）、基板を洗浄した（工程１３）。
【００４４】
その後、厚さ２００ｎｍの窒化珪素膜をプラズマＣＶＤ法によって形成した（工程１４）。このときの基板温度は３００℃とした。そして、マスク▲３▼によって、窒化珪素マスクのパターニングをおこない（工程１５）、窒化珪素膜をバッファー弗酸でエッチングして（工程１６）、窒化珪素マスク（図１の１０６）を形成した。窒化珪素マスクの上には厚さ約５００ｎｍのレジスト（図１の１０７）が残った。
【００４５】
ついで、イオンドーピング法によって、３×１０15ｃｍ-2のドーズ量のリンイオンを１０ｋｅＶの加速エネルギーで打ち込み（工程１７）、不純物領域（図１の１０８）を形成した。その後、基板を洗浄し（工程１８）、残存したレジストを除去した（工程１９）。
【００４６】
その後、ハロゲンタングステンランプによってランプアニールをおこない（工程２０）、窒化珪素マスク（図１の１０６）をバッファー弗酸でエッチングして除去した（工程２１）。ランプアニール（工程２０）においては、可視・近赤外光の強度は、モニターの単結晶シリコンウェハー上の温度が８００〜１３００℃、代表的には９００〜１２００℃の間にあるように調整した。具体的には、シリコンウェハーに埋め込んだ熱電対の温度をモニターして、これを赤外線の光源にフィードバックさせた。本実施例では、昇温・降温は、図７（Ａ）もしくは（Ｂ）のようにおこなった。昇温は、一定で速度は５０〜２００℃／秒、降温は自然冷却で２０〜１００℃であった。
【００４７】
図７（Ａ）は一般的な温度サイクルで、昇温時間ａ、保持時間ｂ、降温時間ｃの３つの過程からなる。しかし、この場合には試料は室温から１０００℃もの高温へ、さらに高温状態から室温へと急激に加熱・冷却されるので、珪素膜や基板に与える影響が大きく、珪素膜の剥離の可能性も高い。
【００４８】
この問題を解決するためには、図７（Ｂ）のように、保持に達する前に、プレヒート時間ｄやポストヒート時間ｆを設け、保持時間に達する前に２００〜５００℃の基板や膜に大きな影響を与えない温度に保持しておくことが望ましい。また、このランプアニールはＨ2 雰囲気中にておこなった。Ｈ2 雰囲気に０．１〜１０％のＨＣｌ、その他ハロゲン化水素やフッ素や塩素、臭素の化合物を混入してもよい。その後、基板を洗浄した（工程２２）。
【００４９】
次に、アルミニウム被膜をスパッタ法によって、厚さ４００ｎｍ形成し（工程２３）、アルミニウム配線をマスク▲４▼によってパターニングし（工程２４）、さらに混酸によってアルミニウム被膜をエッチングして（工程２５）、アルミニウム配線（図１の１１０）を形成した。残存したレジストは除去した（工程２６）。最後に、１気圧の水素雰囲気で３５０℃、３０分のアニールをおこなった。
特に本発明では、可視・近赤外光によるランプアニールの工程で生じた不対結合手を、その後の工程で、水素雰囲気において、２５０〜４００℃で加熱することによって中和することが重要である。以上の工程によってＮチャネル型ＴＦＴが完成された。
【００５０】
〔実施例２〕 本実施例は図４に示す作製工程にしたがって形成された。作製工程断面図は裏面露光技術を用いる点を除けば図１に対応する。ただし、図４に示されているのは、実施例１と同様、図１の金属配線・電極１１０形成工程までの工程である。ゲイト電極はタンタルであり、ゲイト電極の表面には、工程５において厚さ約２００ｎｍの陽極酸化膜を形成して絶縁性を向上せしめた。窒化珪素マスクの形成には裏面露光技術を用いた。不純物のドーピング手段には、イオンドーピング法を用いた。本工程で使用されているマスクの枚数は、裏面露光技術によって、１枚削減され、３枚である。全工程は２６工程からなる。
【００５１】
本実施例に対応する従来の作製工程は図６に示されるが、ここでは、使用されるマスクの枚数は３枚であり、全工程は２３工程からなる。本実施例（図４）では、全工程数は増加しているが、スループットを制限する成膜工程数は５工程であり、従来（図６）の６工程よりも少なく、実際には生産性は向上している。
【００５２】
以下、工程図にしたがって、本実施例を詳細に説明する。基板としてはコーニング７０５９ガラス（図１の１０１）を使用した。これを洗浄し（工程１）、その上にスパッタ法でタンタル膜を厚さ４００ｎｍ形成した（工程２）。そして、これをマスク▲１▼でパターニングし（工程３）、混酸（５％の硝酸を含む燐酸）でエッチングした（工程４）。その後、タンタルゲイト電極（図１の１０２）に通電して陽極酸化をおこない、最大で１２０Ｖまで電圧を上げて、陽極酸化膜（図１の１０３）を厚さ２００ｎｍ形成した（工程５）。
【００５３】
その後、レジストを除去し（工程６）、ゲイト絶縁膜である窒化珪素膜（図１の１０４）をプラズマＣＶＤ法によって厚さ２００ｎｍ形成した（工程７）。このときの基板温度は３００℃とした。そして、基板洗浄（工程８）後、プラズマＣＶＤ法によって厚さ３０ｎｍのアモルファスシリコン膜を形成した（工程９）このときの基板温度は３００℃とした。
【００５４】
そして、マスク▲２▼によって、半導体領域のパターニングをおこない（工程１０）、アモルファスシリコン膜をＣＦ4 を反応ガスとする反応性イオンエッチング法によってエッチングして（工程１１）、半導体領域（図１の１０５）を形成した。残ったレジストは除去し（工程１２）、基板を洗浄した（工程１３）。
【００５５】
その後、厚さ２００ｎｍの窒化珪素膜をプラズマＣＶＤ法によって形成した（工程１４）。このときの基板温度は３００℃とした。そして、レジストを塗布した状態で基板の裏面から露光し、ゲイト電極をマスクとしてセルフアライン的に窒化珪素マスクのパターニングをおこない（工程１５）、窒化珪素膜をバッファー弗酸でエッチングして（工程１６）、窒化珪素マスク（図１の１０６）を形成した。窒化珪素マスクの上には厚さ約５００ｎｍのレジスト（図１の１０７）が残った。
【００５６】
ついで、イオンドーピング法によって、２×１０15ｃｍ-2のドーズ量のリンイオンを１０ｋｅＶの加速エネルギーで打ち込み（工程１７）、不純物領域（図１の１０８）を形成した。その後、基板を洗浄し（工程１８）、残存したレジストを除去した（工程１９）。
【００５７】
その後、ハロゲンタングステンランプによってランプアニールをおこない（工程２０）、窒化珪素マスク（図１の１０６）をバッファー弗酸でエッチングして除去した（工程２１）。ランプアニールの条件は実施例１と同じとした。その後、基板を洗浄した（工程２２）。
【００５８】
そして、アルミニウム被膜をスパッタ法によって、厚さ４００ｎｍ形成し（工程２３）、アルミニウム配線をマスク▲４▼によってパターニングし（工程２４）、さらに混酸によってアルミニウム被膜をエッチングして（工程２５）、アルミニウム配線（図１の１１０）を形成した。残存したレジストは除去した（工程２６）。最後に、１気圧の水素雰囲気で３５０℃、３０分のアニールをおこなった。以上の工程を経てＮチャネル型ＴＦＴが作製された。
【００５９】
【発明の効果】
本発明による効果は以上の記述から明らかなように、工程の簡略化に特徴がある。のみならず、ソース、ドレイン領域のシート抵抗が小さいために品質のよい（例えば、高速性に優れることやしきい値電圧が小さいこと等）ＴＦＴを提供できることである。このように本発明は産業上有益である。
【図面の簡単な説明】
【図１】 本発明によるＴＦＴの作製方法の断面図を示す。
【図２】 従来のＴＦＴ作製方法の断面図を示す。
【図３】 実施例１のＴＦＴの作製工程図を示す。
【図４】 実施例２のＴＦＴの作製工程図を示す。
【図５】 従来法によるＴＦＴの作製工程図を示す。
【図６】 従来法によるＴＦＴの作製工程図を示す。
【図７】 実施例１の温度設定例を示す。
【符号の説明】
１０１ 基板
１０２ ゲイト電極
１０３ ゲイト電極の表面酸化物
１０４ ゲイト絶縁膜
１０５ 半導体領域
１０６ 窒化珪素マスク
１０７ フォトレジストマスク
１０８ 不純物領域
１０９ チャネル形成領域
１１０ 金属配線
１１１ 画素電極（ＩＴＯ）
【発明の属する技術分野】
本発明はＭＩＳ（Metal-Insulator-Semiconductor;金属−絶縁体−半導体）型半導体装置、特にＭＩＳトランジスタに関する。特に、本発明は絶縁基板上に形成された薄膜上のＭＩＳ型半導体装置、薄膜トランジスタ（ＴＦＴ）に関し、なかでも、チャネル形成領域が、ゲイト電極の上方に位置する、いわゆる逆スタガー型の構造を有するＭＩＳ型半導体装置に関するものである。本発明は、絶縁基板上に形成された半導体集積回路、例えば液晶表示装置に用いられるアクティブマトリクス型回路やイメージセンサーの駆動回路等に用いられる。
【０００２】
【従来の技術】
近年、絶縁基板上に薄膜状のＭＩＳ型半導体装置を形成した装置をもちいることがある。例えば、アクティブマトリクス型液晶表示装置等である。現在、市販されているアクティブマトリクス型回路は、ＴＦＴを利用したものと、ＭＩＭ等のダイオードを利用したものがある。特に前者は高品位な画像が得られるとして近年、さかんに製造されている。
【０００３】
ＴＦＴを利用したアクティブマトリクス回路は、多結晶シリコン等の多結晶半導体を利用したＴＦＴと、アモルファスシリコンのようなアモルファス半導体を利用したＴＦＴ（アモルファスシリコンＴＦＴ）が知られている。後者は作製プロセス上の問題から、大画面のものは作製が困難であり、大画面用には３５０℃以下のプロセス温度で作製できる後者が主として用いられる。
【０００４】
図２には従来のアモルファスシリコンＴＦＴ（逆スタガー型）の作製工程を示す。基板２０１としては、コーニング７０５９等の耐熱性のある無アルカリガラスが使用される。アモルファスシリコンＴＦＴのプロセスの最高温度は３５０℃程度であるので、この温度に耐えられるだけの材料が必要である。特に、液晶表示パネルとして使用する場合には、熱処理によって歪むことがないような耐熱性と高いガラス転移温度が必要である。コーニング７０５９の場合にはこのガラス転移温度が６００℃弱なので条件を満たす。
【０００５】
また、ＴＦＴの動作を安定にするためには、ナトリウムのような可動イオンが基板中に含まれていることは望ましくない。コーニング７０５９はアルカリ濃度が十分に低いので問題はないが、もし、基板中に多量のナトリウム等が含まれている場合には、基板中の可動イオンがＴＦＴに侵入しないように、窒化珪素、酸化アルミニウム等のパッシベーション膜を形成する必要がある。
【０００６】
まず、アルミニウムやタンタルのような導電性材料で被膜を形成し、マスク▲１▼でパターニングして、ゲイト電極２０２を形成する。特にゲイト電極・配線と上部の配線との短絡を防止するためには、このゲイト電極の表面に酸化膜２０３を形成しておけばよい。酸化膜の形成方法としては、陽極酸化法が主として用いられる。これはゲイト電極２０２に電解溶液中で正の電圧を印加して通電することによって、ゲイト電極表面が酸化して形成される。
【０００７】
その後、ゲイト絶縁膜２０４が形成される。このゲイト絶縁膜としては、一般には窒化珪素が用いられるが、酸化珪素であってもよく、あるいは窒素と酸素が任意の比率で混じった珪化物であってもよい。また、単層の膜であってもよいし、多層の膜であってもよい。ゲイト絶縁膜として窒化珪素膜を使用する場合には、プラズマＣＶＤ法を使用した場合には、プロセス温度が３５０℃程度になり、本工程の最高温度となる。この状態を図２（Ａ）に示す。
【０００８】
さらに、アモルファスシリコン膜を形成する。プラズマＣＶＤ法を使用する場合であれば、基板温度は２５０〜３００℃が必要とされる。この膜の厚さは薄い方が望ましく、通常は１０〜１００ｎｍ、好ましくは１０〜３０ｎｍとされる。そして、マスク▲２▼でパターニングして、アモルファスシリコン領域２０５を形成する。このアモルファスシリコン領域は後に、ＴＦＴのチャネル形成領域となる。ここまでの状態を図２（Ｂ）に示す。
【０００９】
さらに、全体に窒化珪素膜を形成して、これをマスク▲３▼でパターニングし、エッチングストッパー２０６とする。このエッチングストッパーは後の工程で、誤って、チャネル形成領域のアモルファスシリコン領域２０５をエッチングしないように設けられるのである。なぜなら前述のようにアモルファスシリコン領域２０５は１０〜１００ｎｍという薄さであるからである。また、エッチングストッパーの下部のアモルファスシリコン領域はチャネル形成領域として機能するので、エッチングストッパーはできるだけゲイト電極に重なるように設計される。しかし、通常のマスク合わせでは多少のずれが生じるので、ゲイト電極に十分に重なるように（すなわち、ゲイト電極よりも小さくなるように）パターニングされる。
【００１０】
その後、Ｎ型もしくはＰ型の導電型のシリコンの被膜を形成する。通常のアモルファスシリコンＴＦＴはＮチャネル型とされる。このシリコンの被膜はアモルファスシリコンではあまりにも導電率が低いので、微結晶状態のシリコン膜とする。Ｎ型の微結晶シリコン膜はプラズマＣＶＤ法で３５０℃以下の温度で作製することができる。しかし、それでも抵抗が十分に低くないので、２００ｎｍ以上の厚さとする必要があった。また、Ｐ型の微結晶シリコン膜は著しく抵抗が大きいので用いることができず、したがって、Ｐチャネル型ＴＦＴをアモルファスシリコンで作製することは困難であった。
【００１１】
このようにして形成されたシリコン膜をマスク▲４▼でパターニングし、Ｎ型微結晶シリコン領域２０７が形成される。ここまでの状態を図２（Ｃ）に示す。
図２（Ｃ）の状態では、（Ｎ型の）微結晶シリコン膜が、エッチングストッパー上で接合しているので、ＴＦＴは機能しない。したがって、これを分断する必要がある。そこで、マスク▲５▼を用いて、これを分断し、溝２０８を形成する。もし、エッチングストッパーがなければ、誤って下地のアモルファスシリコン領域２０５までをもエッチングしてしまう恐れがある。。なぜなら微結晶シリコン領域２０７の厚さは、その下のアモルファスシリコン領域の数倍から１０数倍、あるいはそれ以上も厚いからである。
【００１２】
その後、公知の方法によって、配線２０９や画素電極２１０が、マスク▲６▼、▲７▼を用いて作製される。この状態を図２（Ｄ）に示す。
以上の方法では、マスクの枚数が７枚という多量であるので、歩留りの低下が懸念される。そこで、以下に示すようにマスク枚数を減らす方法も提案されている。まず、基板上に第１のマスクを使用して、ゲイト電極部をパターニングする。その後、ゲイト絶縁膜を形成し、さらに、アモルファスシリコン膜と窒化珪素膜（後にエッチングストッパーとなる）を連続的に形成する。そして、裏面から露光して、ゲイト電極部をマスクとして窒化珪素膜のみを自己整合的にエッチングしてエッチングストッパーを形成する。そして、その上に微結晶シリコン膜を形成し、第２のマスクを用いて、チャネル上方の溝（図２の２０８に対応）を含むＴＦＴの領域を形成する。その後、第３、第４のマスクを用いて、配線や電極を形成する。最終的には図２（Ｄ）で示されるものと同等なものが得られる。このように、セルフアライン工程を駆使することにより、マスク数を３枚減らすことができる。
【００１３】
【発明が解決しようとする課題】
さて、このようにして形成されたＴＦＴは、図からわかるように、非常に凹凸の激しいものとなる。これは主に、ゲイト電極部（ゲイト電極の酸化物２０３を含む）、エッチングストッパーと微結晶シリコン領域に起因するものであり、ゲイト電極部の厚さを３００ｎｍ、エッチングストッパーの厚さを２００ｎｍ、微結晶シリコン領域２０６の厚さを３００ｎｍとすれば、基板上には８００ｎｍもの凹凸が生じることとなる。
【００１４】
例えば、液晶表示パネルのアクティブマトリクス回路として使用する場合には、セルの厚さは５〜６μｍの厚さで、０．１μｍ以下の精度で制御されている。このような条件で、１μｍもの凹凸があればセルの厚さの均一性に著しい欠陥を与えることとなる。
【００１５】
しかし、ＴＦＴの凹凸の原因として挙げられるこれらの要因は、いずれも簡単に低減できるものではない。例えば、微結晶シリコン膜を薄くするとソース、ドレインの抵抗が高くなり、特性が低下する。
また、エッチングストッパーが薄いと、微結晶シリコン領域をエッチングしている間に誤ってその下のアモルファスシリコン領域までエッチングする可能性があり、歩留りが低下する。
【００１６】
本発明はこのような従来の問題点に鑑みてなされたものであり、本発明の目的の一つは、プロセスの簡略化である。例えば、マスクの枚数を従来の方法よりも減らすことによって歩留りを向上せしめる。あるいは、成膜工程を減らすことによってスループットを向上させ、コストを低減させることを目的とする。
【００１７】
本発明の他の目的はＴＦＴをより平坦にすることである。このことによって、液晶表示パネルに使用する場合の問題を解決することができるばかりか、他の応用においても平坦化は重要な技術課題であり、従来のＴＦＴでは応用が困難であったものにも応用することが可能となる。
【００１８】
また、ＴＦＴ特性の向上も本発明の目的である。図２に示されるＴＦＴでは、ソース／ドレインのシート抵抗が高く、ＴＦＴの諸特性に悪影響を与える。しかも、ソース／ドレインとチャネル形成領域は異なった膜によって形成されているため、その間の接合の状態はすこぶる悪い。しかも、チャネル形成領域の成膜後に連続的にソース／ドレインが形成されることは不可能である。理想的には、半導体集積回路のＭＯＳトランジスタのようにソース／ドレインとチャネル形成領域を同一面内の同一膜によって構成し、これらの領域の間の接合を改善することが特性改善に必要である。
【００１９】
【問題を解決するための手段】
上記の諸問題点を解決するために、本発明はエッチングストッパーを使用しない全く新しいＴＦＴ作製方法およびその方法によって作製されたＴＦＴを提案する。すなわち、微結晶シリコン領域（ソース／ドレイン）の抵抗を十分に低下させ、その厚さを薄くする。さらには、本発明では、従来のようにチャネル形成領域となるアモルファスシリコン領域（膜）の形成と、ソース／ドレイン領域となる微結晶シリコン領域（膜）の形成というような２段階のプロセスを経ずして、１枚のシリコン膜を形成し、これをある部分はソース／ドレイン領域に、他の部分はチャネル形成領域に作り分けるという構成を有する。
【００２０】
スループットの向上に際しては、成膜工程を少なくすることが最重要課題である。成膜工程は成膜に時間を要するだけでなく、チャンバー内のクリーニングにも同程度の時間を要し、極めて清浄な環境を要求される現代の半導体プロセスにおいては、チャンバーの掃除の合間に成膜をおこなうというのが実情である。したがって、厚い被膜を形成するよりも薄い被膜を形成すること、多層の被膜を形成するより単層の被膜を形成することが、スループットを上げるうえで必要である。その意味で、成膜工程を削減することは望ましい。
【００２１】
本発明の１つの技術思想に基づいたＴＦＴは以下のような構成を有する。まず、逆スタガー型のＴＦＴである。ゲイト電極を覆ってゲイト絶縁膜が形成され、さらに、半導体膜が形成されているが、そのゲイト電極の上方の部分はチャネル形成領域として機能するように実質的に真性である。その他の部分はＮ型もしくはＰ型であり、ソース／ドレインとして機能する。また、チャネル形成領域として機能する部分は、アモルファス、セミアモルファス、微結晶、多結晶、あるいはそれらの中間状態のいずれをも取りうる。オフ電流を抑えたい場合にはアモルファスが望ましい。一方、ソース／ドレインとして機能する領域は十分に抵抗の小さな結晶性シリコンである。しかも、本発明では、この領域は可視光または近赤外光、すなわち、波長が４〜０．５μｍの強光を短時間、照射することによって、半導体に秩序性、結晶性が付与されることを特徴とする。
【００２２】
このような構成では、半導体膜の成膜は１層だけでよく、量産性が向上する。さらに、従来のような厚い微結晶シリコンが形成されないのでＴＦＴの凹凸を減らすことができる。もちろん、本発明は、チャネル形成領域とソース／ドレイン等の不純物領域をただの１層の半導体膜で形成することのみを要求するのではなく、コストと特性を考慮して、素子の特性をより向上させるために多層としてもよいことは言うまでもない。ただし、その場合も、ソース／ドレインとチャネル形成領域は実質的に同一面内（層内）に存在することが必要である。
【００２３】
さらに本発明の技術思想に基づいた他のＴＦＴはチャネル形成領域の上部にエッチングストッパーを有しないことを特徴とする。エッチングストッパーが存在することは、ＴＦＴの凹凸の重要な要因である。
【００２４】
本発明のＴＦＴの作製は図１に示される方法によっておこなわれるが、もちろん、この工程図に必要な変更が加えられることはありうる。図に示すように、耐熱性無アルカリガラス（例えばコーニング７０５９）基板１０１上に、ゲイト電極１０２がマスク▲１▼によってパターニングされる。必要によっては、図１に示すようにゲイト電極の表面に酸化膜１０３を形成して、絶縁性を高めてもよい。さらに、ゲイト絶縁膜１０４を形成する。こうして、図１（Ａ）を得る。
【００２５】
次に、アモルファス、セミアモルファス、微結晶、多結晶、あるいはそれらの中間状態のシリコンの薄膜を形成し、マスク▲２▼によってパターニングをおこない、半導体領域１０５を形成する。実際には、成膜温度とオフ電流（リーク電流）を考慮してアモルファスシリコン膜を形成する場合が多いが、レーザーアニール等の低温結晶化技術を使用して多結晶、あるいはセミアモルファスシリコンとしてもよい。しかし、多結晶シリコンやセミアモルファスシリコンを使用した場合には電界移動度が大きくなるが、オフ電流も大きくなるので、液晶表示パネルのアクティブマトリクス回路には適当でない。
【００２６】
次いで、可視・近赤外光に対してマスク材となるような被膜、例えば珪素の多い窒化珪素膜（厚さ５０ｎｍ以上が好ましい）を形成して、これをマスク▲３▼にてパターニングする。このときには窒化珪素膜の上にフォトレジストを残存させてもよい。すなわち、図１（Ｃ）において、１０６が窒化珪素膜であり、１０７がフォトレジストである。後のイオン注入の工程を想定して、フォトレジストの厚さは１００ｎｍ以上、好ましくは５００ｎｍ以上とする。
【００２７】
この状態で、最初にイオン注入あるいはイオンドープ、あるいはプラズマ化したイオンのドーピング等の方法によって、半導体領域１０５に選択的に不純物を注入する。こうして、不純物領域１０８が形成される。しかしながら、この不純物注入によって半導体膜中には非常に大きな欠陥が生じてしまい、もはや半導体としては機能しなくなる。そこで、可視または近赤外光を上方から短時間、照射して結晶化（ランプアニール、ラピッド・サーマル・アニール（ＲＴＡ））をおこなう。この工程によって、半導体の秩序が回復され、不純物の導入前の状態よりも秩序性の良好な状態が得られる。このランプアニール工程では、用いられる光の照射時間や被照射物の温度、雰囲気を適当に制御することによって、極めて単結晶状態に近い多結晶状態からセミアモルファス状態まで様々な状態のシリコンを形成することが出来る。このようにランプアニール工程によって得られたシリコンはラマン散乱分光法によって、結晶シリコンに特有の散乱ピークを調べることによって、その結晶性について確認することができる。
【００２８】
具体的には近赤外光から可視光にかけての光、好ましくは波長が４μｍ〜０．５μｍの光（例えば波長１．３μｍにピークを有する赤外光）を１０〜１０００秒程度の比較的短い時間照射することにより、シリコン膜を加熱することにより、結晶性を助長せしめる。用いる光の波長は、シリコン膜に吸収され、ガラス基板では実質的に吸収されないことが望ましい。
【００２９】
真性または実質的に真性のアモルファスシリコンは可視光、特に０．５μｍ未満の短波長の光ではよく吸収され、より長波長の光は吸収率が低下する。一方、０．５〜４μｍの波長の光は不純物のドープされたアモルファスシリコン膜に効果的に吸収されるが、ガラス基板にはほとんど吸収されない。その結果、０．５〜４μｍの光を用いれば、ＴＦＴの不純物ドープされた領域のみを効果的に加熱することができる。また、ランプアニールにおいては、光は上方もしくは基板側のいずれか一方のみから照射されても、両方から照射されてもよいことは言うまでもない。
【００３０】
さらに、かような熱処理においては、シリコン膜と基板の間の熱膨張率の違い、シリコン膜表面と基板／シリコン膜界面との温度の違いなどから、シリコン膜が剥離することも多々ある。特にこれは、膜の面積が基板全面にわたるような大きな場合に顕著である。しかし、本発明においては膜は十分に小さな面積に分断されているので膜の剥離等を防止することができる。また、基板表面全面がシリコン膜を通じて加熱されることがないので、基板が熱的に収縮することは最低限に抑えられる。また、基板等に対する熱的な影響を極力、抑えるためにはランプアニールの時間を可能な限り短くすることが好ましい。
【００３１】
また、ゲイト電極はこのランプアニールの工程に耐えられる材質のものを選択すべきであり、タンタルやチタン等、融点の高い金属が好ましい。また、アルミニウムは、高温において容易に変形するが、十分な厚さの陽極酸化膜に被覆されている場合には、短時間のアニールであれば耐えられる。
【００３２】
本発明人の知見によると、ランプアニール工程においては、試料を２５０〜５００℃程度に加熱しておくと不純物の活性化が試料内部にまで進行し、不純物濃度も十分大きくすることができた。チャネル形成領域をアモルファスシリコンに保つためにはあまり高温の状態に試料を置くことは望ましくなく、また、ガラス基板にも制約が加わることから２５０〜３５０℃程度の加熱にとどめることが望ましい。
【００３３】
このようにドーピングをおこなった後、窒化珪素膜１０６とフォトレジスト１０７を除去する。窒化珪素膜１０６はそのまま残存させておいても構わない。そして、公知の方法によって、配線１１０やＩＴＯの画素電極１１１を、マスク▲４▼および▲５▼によって形成する。以上の工程によって必要なマスクは合計５枚であるが、従来のようにゲイト電極の裏面露光技術を用いたセルフアライン方式を駆使することによって４枚まで低減できる。すなわち、ゲイト電極の形成に１枚、半導体領域の形成に１枚、画素電極と配線の形成に計２枚を必要とする。窒化珪素マスク１０６のパターニングはゲイト電極をマスクとして裏面露光をおこなえばよい。
【００３４】
図１（Ｄ）から明らかなように、本発明によるＴＦＴは、従来のＴＦＴに比べて凹凸が小さい。これは、凹凸の主な要因が、ゲイト電極部の凹凸だけだからである。半導体領域１０５の厚さは極めて薄く、従来のＴＦＴと同様に１０〜１００ｎｍであるので、凹凸には大した寄与をしない。
【００３５】
このように半導体領域、すなわちソース／ドレインが薄くても良いのは、該領域の不純物濃度が十分大きく、かつその結晶性が良好だからであり、ランプアニール工程を採用することによって本発明の特徴がもたらされたのである。また、本発明では、従来のようにエッチングストッパーは存在せず、また、本発明で使用されるマスク材も、ＴＦＴ完成後は残存することは必要とされないので、ＴＦＴの凹凸は著しく減少する。
【００３６】
また、従来のＴＦＴのように、チャネル形成領域とソース／ドレインが異なる膜によって構成されているのではなく、同一の膜によって構成されているため、これらの領域間の接合は良好であり、ＴＦＴの特性（電界移動度やサブスレシュホールド特性値、リーク電流）は向上する。
【００３７】
【発明の実施の形態】
【００３８】
【実施例】
〔実施例１〕 本実施例は図３に示す作製工程にしたがって形成された。作製工程断面図は図１に対応する。ただし、図１の金属配線・電極１１０形成工程までで、ＩＴＯ画素電極１１１形成の工程は含まれない。ゲイト電極はタンタルであり、ゲイト電極の表面には、工程５において厚さ約２００ｎｍの陽極酸化膜を形成して絶縁性を向上せしめた。不純物のドーピング手段には、イオンドーピング法を用いた。本工程で使用されているマスクの枚数は４枚である。全工程は２６工程からなる。
【００３９】
図３〜図６において、『スパッタ』はスパッタリング成膜法、『ＰＣＶＤ』はプラズマＣＶＤ法、『ＲＩＥ』は反応性イオンエッチング法を意味する。また、これらの手法の後に：に続いて書かれているのは、膜厚、使用ガス等である。
【００４０】
本実施例に対応する従来の作製工程は断面図は図２に、工程図は図５に示されるが、ここでは、使用されるマスクの枚数は６枚であり、全工程は２９工程からなる。このように本実施例では従来の方法を採用するよりも製造工程を短縮できた。
【００４１】
以下、工程図にしたがって、本実施例を詳細に説明する。基板としてはコーニング７０５９ガラス（図１の１０１）を使用した。これを洗浄し（工程１）、その上にスパッタ法でタンタル膜を厚さ２００ｎｍ形成した（工程２）。そして、これをマスク▲１▼でパターニングし（工程３）、混酸（５％の硝酸を含む燐酸）でエッチングした（工程４）。その後、タンタルゲイト電極（図１の１０２）に通電して陽極酸化をおこない、最大で１２０Ｖまで電圧を上げて、陽極酸化膜（図１の１０３）を厚さ２００ｎｍ形成した（工程５）。陽極酸化の手法については、特願平３−２３７１００もしくは同３−２３８７１３に記述されているので、ここでは詳述しない。
【００４２】
その後、レジストを除去し（工程６）、ゲイト絶縁膜である厚さ２００ｎｍの窒化珪素膜（図１の１０４）をプラズマＣＶＤ法によって形成した（工程７）。このときの基板温度は３００℃とした。そして、基板洗浄（工程８）後、プラズマＣＶＤ法によって厚さ３０ｎｍのアモルファスシリコン膜を形成した（工程９）このときの基板温度は３００℃とした。
【００４３】
そして、マスク▲２▼によって、半導体領域のパターニングをおこない（工程１０）、アモルファスシリコン膜をＣＦ4 を反応ガスとする反応性イオンエッチング法によってエッチングして（工程１１）、半導体領域（図１の１０５）を形成した。残ったレジストは除去し（工程１２）、基板を洗浄した（工程１３）。
【００４４】
その後、厚さ２００ｎｍの窒化珪素膜をプラズマＣＶＤ法によって形成した（工程１４）。このときの基板温度は３００℃とした。そして、マスク▲３▼によって、窒化珪素マスクのパターニングをおこない（工程１５）、窒化珪素膜をバッファー弗酸でエッチングして（工程１６）、窒化珪素マスク（図１の１０６）を形成した。窒化珪素マスクの上には厚さ約５００ｎｍのレジスト（図１の１０７）が残った。
【００４５】
ついで、イオンドーピング法によって、３×１０15ｃｍ-2のドーズ量のリンイオンを１０ｋｅＶの加速エネルギーで打ち込み（工程１７）、不純物領域（図１の１０８）を形成した。その後、基板を洗浄し（工程１８）、残存したレジストを除去した（工程１９）。
【００４６】
その後、ハロゲンタングステンランプによってランプアニールをおこない（工程２０）、窒化珪素マスク（図１の１０６）をバッファー弗酸でエッチングして除去した（工程２１）。ランプアニール（工程２０）においては、可視・近赤外光の強度は、モニターの単結晶シリコンウェハー上の温度が８００〜１３００℃、代表的には９００〜１２００℃の間にあるように調整した。具体的には、シリコンウェハーに埋め込んだ熱電対の温度をモニターして、これを赤外線の光源にフィードバックさせた。本実施例では、昇温・降温は、図７（Ａ）もしくは（Ｂ）のようにおこなった。昇温は、一定で速度は５０〜２００℃／秒、降温は自然冷却で２０〜１００℃であった。
【００４７】
図７（Ａ）は一般的な温度サイクルで、昇温時間ａ、保持時間ｂ、降温時間ｃの３つの過程からなる。しかし、この場合には試料は室温から１０００℃もの高温へ、さらに高温状態から室温へと急激に加熱・冷却されるので、珪素膜や基板に与える影響が大きく、珪素膜の剥離の可能性も高い。
【００４８】
この問題を解決するためには、図７（Ｂ）のように、保持に達する前に、プレヒート時間ｄやポストヒート時間ｆを設け、保持時間に達する前に２００〜５００℃の基板や膜に大きな影響を与えない温度に保持しておくことが望ましい。また、このランプアニールはＨ2 雰囲気中にておこなった。Ｈ2 雰囲気に０．１〜１０％のＨＣｌ、その他ハロゲン化水素やフッ素や塩素、臭素の化合物を混入してもよい。その後、基板を洗浄した（工程２２）。
【００４９】
次に、アルミニウム被膜をスパッタ法によって、厚さ４００ｎｍ形成し（工程２３）、アルミニウム配線をマスク▲４▼によってパターニングし（工程２４）、さらに混酸によってアルミニウム被膜をエッチングして（工程２５）、アルミニウム配線（図１の１１０）を形成した。残存したレジストは除去した（工程２６）。最後に、１気圧の水素雰囲気で３５０℃、３０分のアニールをおこなった。
特に本発明では、可視・近赤外光によるランプアニールの工程で生じた不対結合手を、その後の工程で、水素雰囲気において、２５０〜４００℃で加熱することによって中和することが重要である。以上の工程によってＮチャネル型ＴＦＴが完成された。
【００５０】
〔実施例２〕 本実施例は図４に示す作製工程にしたがって形成された。作製工程断面図は裏面露光技術を用いる点を除けば図１に対応する。ただし、図４に示されているのは、実施例１と同様、図１の金属配線・電極１１０形成工程までの工程である。ゲイト電極はタンタルであり、ゲイト電極の表面には、工程５において厚さ約２００ｎｍの陽極酸化膜を形成して絶縁性を向上せしめた。窒化珪素マスクの形成には裏面露光技術を用いた。不純物のドーピング手段には、イオンドーピング法を用いた。本工程で使用されているマスクの枚数は、裏面露光技術によって、１枚削減され、３枚である。全工程は２６工程からなる。
【００５１】
本実施例に対応する従来の作製工程は図６に示されるが、ここでは、使用されるマスクの枚数は３枚であり、全工程は２３工程からなる。本実施例（図４）では、全工程数は増加しているが、スループットを制限する成膜工程数は５工程であり、従来（図６）の６工程よりも少なく、実際には生産性は向上している。
【００５２】
以下、工程図にしたがって、本実施例を詳細に説明する。基板としてはコーニング７０５９ガラス（図１の１０１）を使用した。これを洗浄し（工程１）、その上にスパッタ法でタンタル膜を厚さ４００ｎｍ形成した（工程２）。そして、これをマスク▲１▼でパターニングし（工程３）、混酸（５％の硝酸を含む燐酸）でエッチングした（工程４）。その後、タンタルゲイト電極（図１の１０２）に通電して陽極酸化をおこない、最大で１２０Ｖまで電圧を上げて、陽極酸化膜（図１の１０３）を厚さ２００ｎｍ形成した（工程５）。
【００５３】
その後、レジストを除去し（工程６）、ゲイト絶縁膜である窒化珪素膜（図１の１０４）をプラズマＣＶＤ法によって厚さ２００ｎｍ形成した（工程７）。このときの基板温度は３００℃とした。そして、基板洗浄（工程８）後、プラズマＣＶＤ法によって厚さ３０ｎｍのアモルファスシリコン膜を形成した（工程９）このときの基板温度は３００℃とした。
【００５４】
そして、マスク▲２▼によって、半導体領域のパターニングをおこない（工程１０）、アモルファスシリコン膜をＣＦ4 を反応ガスとする反応性イオンエッチング法によってエッチングして（工程１１）、半導体領域（図１の１０５）を形成した。残ったレジストは除去し（工程１２）、基板を洗浄した（工程１３）。
【００５５】
その後、厚さ２００ｎｍの窒化珪素膜をプラズマＣＶＤ法によって形成した（工程１４）。このときの基板温度は３００℃とした。そして、レジストを塗布した状態で基板の裏面から露光し、ゲイト電極をマスクとしてセルフアライン的に窒化珪素マスクのパターニングをおこない（工程１５）、窒化珪素膜をバッファー弗酸でエッチングして（工程１６）、窒化珪素マスク（図１の１０６）を形成した。窒化珪素マスクの上には厚さ約５００ｎｍのレジスト（図１の１０７）が残った。
【００５６】
ついで、イオンドーピング法によって、２×１０15ｃｍ-2のドーズ量のリンイオンを１０ｋｅＶの加速エネルギーで打ち込み（工程１７）、不純物領域（図１の１０８）を形成した。その後、基板を洗浄し（工程１８）、残存したレジストを除去した（工程１９）。
【００５７】
その後、ハロゲンタングステンランプによってランプアニールをおこない（工程２０）、窒化珪素マスク（図１の１０６）をバッファー弗酸でエッチングして除去した（工程２１）。ランプアニールの条件は実施例１と同じとした。その後、基板を洗浄した（工程２２）。
【００５８】
そして、アルミニウム被膜をスパッタ法によって、厚さ４００ｎｍ形成し（工程２３）、アルミニウム配線をマスク▲４▼によってパターニングし（工程２４）、さらに混酸によってアルミニウム被膜をエッチングして（工程２５）、アルミニウム配線（図１の１１０）を形成した。残存したレジストは除去した（工程２６）。最後に、１気圧の水素雰囲気で３５０℃、３０分のアニールをおこなった。以上の工程を経てＮチャネル型ＴＦＴが作製された。
【００５９】
【発明の効果】
本発明による効果は以上の記述から明らかなように、工程の簡略化に特徴がある。のみならず、ソース、ドレイン領域のシート抵抗が小さいために品質のよい（例えば、高速性に優れることやしきい値電圧が小さいこと等）ＴＦＴを提供できることである。このように本発明は産業上有益である。
【図面の簡単な説明】
【図１】 本発明によるＴＦＴの作製方法の断面図を示す。
【図２】 従来のＴＦＴ作製方法の断面図を示す。
【図３】 実施例１のＴＦＴの作製工程図を示す。
【図４】 実施例２のＴＦＴの作製工程図を示す。
【図５】 従来法によるＴＦＴの作製工程図を示す。
【図６】 従来法によるＴＦＴの作製工程図を示す。
【図７】 実施例１の温度設定例を示す。
【符号の説明】
１０１ 基板
１０２ ゲイト電極
１０３ ゲイト電極の表面酸化物
１０４ ゲイト絶縁膜
１０５ 半導体領域
１０６ 窒化珪素マスク
１０７ フォトレジストマスク
１０８ 不純物領域
１０９ チャネル形成領域
１１０ 金属配線
１１１ 画素電極（ＩＴＯ）
Claims (5)
- 基板上に形成されたゲイト電極の上方にゲイト絶縁膜を介してアモルファスの半導体膜を形成し、
前記半導体膜上に絶縁膜を選択的に形成し、
前記絶縁膜をマスクとして用いて前記半導体膜に選択的に不純物を添加して不純物領域を形成し、
前記マスクを残したまま、近赤外光から可視光にかけての光を前記半導体膜に照射して熱処理を行うことにより前記不純物領域を結晶化し、
前記不純物領域を結晶化した後、前記不純物領域と接するように配線および画素電極を形成し、
前記熱処理を行う際に、前記半導体膜の温度を２００〜５００℃の第１の温度で保持した後、前記半導体膜を加熱して８００〜１３００℃の第２の温度に保持し、前記第２の温度で保持した後、前記半導体膜を冷却して２００〜５００℃の第３の温度に保持することを特徴とする半導体装置の作製方法。 - 請求項１において、
前記半導体膜上に選択的に形成された前記絶縁膜は、
前記半導体膜上に前記絶縁膜を形成し、前記絶縁膜を覆うようにフォトレジストを形成し、裏面露光により前記ゲイト電極をマスクとして前記フォトレジストを自己整合的に形成し、前記フォトレジストをマスクとして用いて前記絶縁膜をエッチングすることにより選択的に形成されることを特徴とする半導体装置の作製方法。 - 基板上に形成されたゲイト電極の上方にゲイト絶縁膜を介してアモルファスの半導体膜を形成し、
前記半導体膜上に、絶縁膜と前記絶縁膜上に設けられたフォトレジストとを有するマスクを選択的に形成し、
前記マスクを用いて前記半導体膜に選択的に不純物を添加して不純物領域を形成し、
前記不純物領域を形成した後、前記フォトレジストを除去し、
前記絶縁膜を残したまま、近赤外光から可視光にかけての光を前記半導体膜に照射して熱処理を行うことにより前記不純物領域を結晶化し、
前記不純物領域を結晶化した後、前記絶縁膜を除去し、
前記絶縁膜を除去した後、前記不純物領域と接するように配線および画素電極を形成し、
前記熱処理を行う際に、前記半導体膜の温度を２００〜５００℃の第１の温度で保持した後、前記半導体膜を加熱して８００〜１３００℃の第２の温度に保持し、前記第２の温度で保持した後、前記半導体膜を冷却して２００〜５００℃の第３の温度に保持することを特徴とする半導体装置の作製方法。 - 請求項１乃至請求項３のいずれか一において、
前記近赤外光から可視光にかけての光の波長は、０．５〜４μｍであることを特徴とする半導体装置の作製方法。 - 請求項１乃至請求項４のいずれか一において、
前記半導体膜上に絶縁膜を選択的に形成する前に、前記半導体膜をパターニングすることを特徴とする半導体装置の作製方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002143615A JP4056790B2 (ja) | 2002-05-17 | 2002-05-17 | 半導体装置の作製方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2329399A Division JP3378522B2 (ja) | 1993-08-12 | 1999-01-29 | 半導体装置の作製方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003007637A JP2003007637A (ja) | 2003-01-10 |
| JP4056790B2 true JP4056790B2 (ja) | 2008-03-05 |
Family
ID=19194602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP2002143615A Expired - Fee Related JP4056790B2 (ja) | 2002-05-17 | 2002-05-17 | 半導体装置の作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4056790B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102148957B1 (ko) * | 2013-09-02 | 2020-08-31 | 삼성디스플레이 주식회사 | 표시 기판 및 표시 기판의 제조 방법 |
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| Publication number | Publication date |
|---|---|
| JP2003007637A (ja) | 2003-01-10 |
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| A131 | Notification of reasons for refusal |
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| A521 | Written amendment |
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| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
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