JPS58186949A - 薄膜半導体装置の製造方法 - Google Patents
薄膜半導体装置の製造方法Info
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- JPS58186949A JPS58186949A JP6884282A JP6884282A JPS58186949A JP S58186949 A JPS58186949 A JP S58186949A JP 6884282 A JP6884282 A JP 6884282A JP 6884282 A JP6884282 A JP 6884282A JP S58186949 A JPS58186949 A JP S58186949A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、ガラス尋の基板上に堆積したシリコン膜を用
いて素子を形成する薄膜半導体装置の製造方法に関する
。
いて素子を形成する薄膜半導体装置の製造方法に関する
。
非晶質基板上の薄膜シリコン半導体装置の実用化への最
大の難点は電気的特性が単結晶シリコン半導体装置に比
べて著しく劣っていることである。その理由は、シリコ
ン膜の結晶性にある。非晶質基板、特にガラスを基板と
したシリコン膜は、非晶質、微結晶あるいは粒径数百Ｘ
の多結晶状態である。このようなシリコン膜の電気的特
性は単結晶シリコンのそれに比べて著しく悪く、キャリ
ア移動度はｌ−／ｖ・臓以下であり単結晶シリコンに比
べて数百分の１の値にすぎない。
大の難点は電気的特性が単結晶シリコン半導体装置に比
べて著しく劣っていることである。その理由は、シリコ
ン膜の結晶性にある。非晶質基板、特にガラスを基板と
したシリコン膜は、非晶質、微結晶あるいは粒径数百Ｘ
の多結晶状態である。このようなシリコン膜の電気的特
性は単結晶シリコンのそれに比べて著しく悪く、キャリ
ア移動度はｌ−／ｖ・臓以下であり単結晶シリコンに比
べて数百分の１の値にすぎない。
シリコン膜の電気的特性を向上させるには、結晶粒径の
大きい多結晶状態ζこすること、理想的には更に結晶粒
径の大きい単結晶にすることが必要である。そのために
は、シリコン膜の堆積温度を高くするか、あるいは、堆
積中のシリコンに伺らかの方法でエネルギーを供給する
ことである０しかし、非晶質基板としてガラスを用いた
場合、堆積温度には上限があり、例えばコーニング７０
５９では５５０ｃが最高堆積温度である。この温度を越
えてシリコンの堆積を行なうとガラス基板が変形してし
まい、それ以降の製造工程でのフオ） ＩＩソグラフイ
が不可能になる。
大きい多結晶状態ζこすること、理想的には更に結晶粒
径の大きい単結晶にすることが必要である。そのために
は、シリコン膜の堆積温度を高くするか、あるいは、堆
積中のシリコンに伺らかの方法でエネルギーを供給する
ことである０しかし、非晶質基板としてガラスを用いた
場合、堆積温度には上限があり、例えばコーニング７０
５９では５５０ｃが最高堆積温度である。この温度を越
えてシリコンの堆積を行なうとガラス基板が変形してし
まい、それ以降の製造工程でのフオ） ＩＩソグラフイ
が不可能になる。
薄膜シリコン半導体に要求されるキャリア移動度は少な
くとも１６ ｇｌ ／ Ｖ 、 ｍ以上であり、その条
件を満すシリコン堆積温度は、通常のＣＶＤ法、あるい
は真空蒸着法を用いても７００Ｃ以下にすることは難か
しい。
くとも１６ ｇｌ ／ Ｖ 、 ｍ以上であり、その条
件を満すシリコン堆積温度は、通常のＣＶＤ法、あるい
は真空蒸着法を用いても７００Ｃ以下にすることは難か
しい。
また、堆積したシリコン膜にレーザーアニール等を施し
てその結晶性を改善する試みもなされている。しかしこ
の方法も、例えば液晶表示装置の駆動基板のように大面
積基板に薄膜トランジスタアレイを形成する場合等を考
えると、全面にわたってレーザービームを走査照射する
には多大の時間を要し、更に孝子形成にイオン注入等を
適用した場合には再度アニール工程を必要とするため非
能率的である。
てその結晶性を改善する試みもなされている。しかしこ
の方法も、例えば液晶表示装置の駆動基板のように大面
積基板に薄膜トランジスタアレイを形成する場合等を考
えると、全面にわたってレーザービームを走査照射する
には多大の時間を要し、更に孝子形成にイオン注入等を
適用した場合には再度アニール工程を必要とするため非
能率的である。
本発明は、上記の点に鑑み、薄膜半導体装置の電気的特
性を効果的に向上させることの出来る製造方法を提供す
ることを目的とする。
性を効果的に向上させることの出来る製造方法を提供す
ることを目的とする。
〔発明の概要〕
本発明は、可視光から近赤外光に対して透明な基板、例
えばガラス基板を用いてこの上にシリコン膜を堆積し、
このシリコン膜に所望の素子を形成した後、基板裏面側
からレーザー光のような高エネルギー光を照射すること
により、素子領域のシリコンの結晶粒径の増大を促進し
、キャリア移動度等の特性を改善する同時番こ、選択的
にイオン注入された不純物の電気的活性化も行なうもの
である。レーザー光照射を行なう工程は、半専体累子の
パッシベーションが終了した後が最適であり、照射前後
の素子特性を比較しながら、レーザー光照射条件を個々
に調整して最も優れた半導体素子特性を得ることが出来
る。
えばガラス基板を用いてこの上にシリコン膜を堆積し、
このシリコン膜に所望の素子を形成した後、基板裏面側
からレーザー光のような高エネルギー光を照射すること
により、素子領域のシリコンの結晶粒径の増大を促進し
、キャリア移動度等の特性を改善する同時番こ、選択的
にイオン注入された不純物の電気的活性化も行なうもの
である。レーザー光照射を行なう工程は、半専体累子の
パッシベーションが終了した後が最適であり、照射前後
の素子特性を比較しながら、レーザー光照射条件を個々
に調整して最も優れた半導体素子特性を得ることが出来
る。
本発明により、全累子形成工程の終了した基板上の薄膜
シリコン半導体素子の電気的特性を向上させることが出
来る。また本発明によれば、レーザーアニールに際して
孝子の有無を検知しながら素子領域のみを走査照射して
部分的アニールを行うことができ、例えば大面積基板を
用いたときにアニール工程の大幅な時間短縮が可能とな
る。更に、結晶性牧舎のためのアニール工程とイオン注
入層の不純物活性化を同時に行い得るため能率的であり
、また素子特性をチェックしなからアニールできるので
アニール条件の最適化も容易に図られる。
シリコン半導体素子の電気的特性を向上させることが出
来る。また本発明によれば、レーザーアニールに際して
孝子の有無を検知しながら素子領域のみを走査照射して
部分的アニールを行うことができ、例えば大面積基板を
用いたときにアニール工程の大幅な時間短縮が可能とな
る。更に、結晶性牧舎のためのアニール工程とイオン注
入層の不純物活性化を同時に行い得るため能率的であり
、また素子特性をチェックしなからアニールできるので
アニール条件の最適化も容易に図られる。
以下に図面を参照して本発明の実施例を述べる。本実施
例では、ｃｗ＊ｒレーザー光（波長５１４５Ａ）に対し
て透明な（透過率９７鳴以上）コーニング７０５９ガラ
スを基板として使用し、シリコン膜は８１Ｈ，の熱分解
による常圧ＣＶＤ法で堆積した。その時の基板温度は５
３０Ｃであり、膜厚は０．６〜０．７μｍ、平均結晶粒
径は３００〜５００ Ａ、キャリア移動度は０．１５ａ
ＩＡ／ｖ−紅であった。
例では、ｃｗ＊ｒレーザー光（波長５１４５Ａ）に対し
て透明な（透過率９７鳴以上）コーニング７０５９ガラ
スを基板として使用し、シリコン膜は８１Ｈ，の熱分解
による常圧ＣＶＤ法で堆積した。その時の基板温度は５
３０Ｃであり、膜厚は０．６〜０．７μｍ、平均結晶粒
径は３００〜５００ Ａ、キャリア移動度は０．１５ａ
ＩＡ／ｖ−紅であった。
第１図は、本発明の実施例における素子の構造を示して
いる。素子の作製１椙の概要は次のとおりである。ガラ
ス基板１上のシリコン膜２を所定の島状シリコン領域に
形成する。次いで、ＦＥＴのゲート絶縁喚３として、厚
さ１５００Ａの二酸化ケイ素膜を堆積温度４３０ＣでＣ
ＶＤ法により堆積する。ソース、ドレーン領［４゜５に
は、燐Ｐを１５０ＫｅＶで、シリコン中の注入量がおよ
そ２ＸＩＯ／−になるようイオン注入した。ソース、ド
レーンコンタクトホールを開孔後、厚０．８μｍのアル
ミニウムラミ子ビーム蒸着法で堆積し、ソース、ドレー
ン電極６．１およびゲート電極８を形成した。このシリ
コン薄１１１Ｍ０８ＦＥＴのチャンネル長りおよびチャ
ンネル幅Ｗはそれぞれ２０μｍ、２０μｍ（Ｗ／Ｌ＝１
）であった。その他種々のＷ／Ｌを持つＭＯＳＦＥＴを
ガラス基板上に形成した後、素子の保護および特性の安
定化のためリンガラス（ＰＳＧ）膜９でガラス基板およ
び素子表面を液種した。
いる。素子の作製１椙の概要は次のとおりである。ガラ
ス基板１上のシリコン膜２を所定の島状シリコン領域に
形成する。次いで、ＦＥＴのゲート絶縁喚３として、厚
さ１５００Ａの二酸化ケイ素膜を堆積温度４３０ＣでＣ
ＶＤ法により堆積する。ソース、ドレーン領［４゜５に
は、燐Ｐを１５０ＫｅＶで、シリコン中の注入量がおよ
そ２ＸＩＯ／−になるようイオン注入した。ソース、ド
レーンコンタクトホールを開孔後、厚０．８μｍのアル
ミニウムラミ子ビーム蒸着法で堆積し、ソース、ドレー
ン電極６．１およびゲート電極８を形成した。このシリ
コン薄１１１Ｍ０８ＦＥＴのチャンネル長りおよびチャ
ンネル幅Ｗはそれぞれ２０μｍ、２０μｍ（Ｗ／Ｌ＝１
）であった。その他種々のＷ／Ｌを持つＭＯＳＦＥＴを
ガラス基板上に形成した後、素子の保護および特性の安
定化のためリンガラス（ＰＳＧ）膜９でガラス基板およ
び素子表面を液種した。
第３図はこうして得られたＭＯＳＦＥＴの電圧電流特性
であり、ｎチャンネルエンハンスメント型の動作を示し
、しきい値電圧ＶＴはおよそｔＳＶ％実効移動度μｅｆ
ｆはおよそ０．１ ｍ／ Ｖ−気の電気的特性を示した
。
であり、ｎチャンネルエンハンスメント型の動作を示し
、しきい値電圧ＶＴはおよそｔＳＶ％実効移動度μｅｆ
ｆはおよそ０．１ ｍ／ Ｖ−気の電気的特性を示した
。
第２図は第１図で説明したすべての素子作製工程の終了
したガラス基板上の素子に対して、ガラス基板１を通し
て、素子の裏面から素子領埴にレーザー光１０を照射し
ている状態を示す。
したガラス基板上の素子に対して、ガラス基板１を通し
て、素子の裏面から素子領埴にレーザー光１０を照射し
ている状態を示す。
レーザー照射φ件は次のとおりである。出力６Ｗのｃｗ
Ａｒレーザーから放出される波長５１４５Ａの光線をお
よそ２００声ｍφ（レーザー管端ではおよそ２１１Ｉφ
）に集光し、走査速度５Ｑａｍ／■、走査光の重なり１
０μｍ／５ｔｅｐで照射した。
Ａｒレーザーから放出される波長５１４５Ａの光線をお
よそ２００声ｍφ（レーザー管端ではおよそ２１１Ｉφ
）に集光し、走査速度５Ｑａｍ／■、走査光の重なり１
０μｍ／５ｔｅｐで照射した。
レーザー光照射後のＭＯＳＦＥＴの電流電圧特性を第４
図ｉこ示す。第３図と比較すれば、素子特性の改善の状
態がよく分る。すなわち照射後は、しきい値電圧Ｖ！は
およそ２．５ Ｖ 、実効移動度μｅｆｆはおよそ１６
ｃｊ ／ Ｖ −ｓｃの電気的特性を示した。ＶＴも
さることながら、実効移動度μｅｆｆは１６０倍に増加
しているが、この理由はシリコン＠２の平均結晶粒径が
初期の３００〜５００Ａから、０．５〜１．０ ｆｉ
ｍに増大した結果、シリコン膜２のキャリア移動度が増
加したためである。また電流電圧特性における電流の飽
和現象も改善されている。これは、燐イオンが注入され
んソース、ドレーン領域が充分低抵抗なｎ形多結晶シリ
コンに変化したことにより、チャンネルに対して良好な
オーム性を持ったためである。
図ｉこ示す。第３図と比較すれば、素子特性の改善の状
態がよく分る。すなわち照射後は、しきい値電圧Ｖ！は
およそ２．５ Ｖ 、実効移動度μｅｆｆはおよそ１６
ｃｊ ／ Ｖ −ｓｃの電気的特性を示した。ＶＴも
さることながら、実効移動度μｅｆｆは１６０倍に増加
しているが、この理由はシリコン＠２の平均結晶粒径が
初期の３００〜５００Ａから、０．５〜１．０ ｆｉ
ｍに増大した結果、シリコン膜２のキャリア移動度が増
加したためである。また電流電圧特性における電流の飽
和現象も改善されている。これは、燐イオンが注入され
んソース、ドレーン領域が充分低抵抗なｎ形多結晶シリ
コンに変化したことにより、チャンネルに対して良好な
オーム性を持ったためである。
上記実施例では、全工程が終了した後にレーザー光照射
を行なったが、全工程が終了していない段階、例えばソ
ース、ドレーン、ゲート電極形成前に照射を行なっても
同様の結果が得られる。また実施例では素子領埴をレー
ザ光で走査照射したが、基板が小面積のとき↓こは基板
全面にわたって所定の走査条件で走査照射してもよい。
を行なったが、全工程が終了していない段階、例えばソ
ース、ドレーン、ゲート電極形成前に照射を行なっても
同様の結果が得られる。また実施例では素子領埴をレー
ザ光で走査照射したが、基板が小面積のとき↓こは基板
全面にわたって所定の走査条件で走査照射してもよい。
更に、レーザー光照射時に、基板温度を４００Ｃ程度才
で上げてもよく、これによりレーザー光のエネルギー密
度を滅らすことが出来る。またレーザー光の代りにＸｅ
フラッシュランプ照射によっても上記実施例と同等の結
果が得られるし、本発明は電界効果トランジスタＦＥＴ
に限らず、バイポーラトランジスタの製造にも有効であ
る。
で上げてもよく、これによりレーザー光のエネルギー密
度を滅らすことが出来る。またレーザー光の代りにＸｅ
フラッシュランプ照射によっても上記実施例と同等の結
果が得られるし、本発明は電界効果トランジスタＦＥＴ
に限らず、バイポーラトランジスタの製造にも有効であ
る。
第１図は、本発明の一実施例における素子作製工程の終
了したＭＯ８ＦＥ丁の断面図、第２図はこのＭＯＳＦＥ
Ｔに基板裏面儒からレーザ照射を行っている状態を示す
図、第３図はレーザ光照射前のＭＯＳＦＥＴの特性図、
第４図はレーザ光照射後のＭＯＳＦＥＴの特性図である
。 ｌ・・・ガラス基板、２・・・シリコン膜、３・・・８
４０゜膜、４，５・・・ソース、ドレーン領域、ｅ、ｒ
、ａ・・・ソース、ドレーン、ゲート電極、９・・・リ
ンガラス膜、１０・・・レーザー光。 出動人代理人 弁理士 鈴 江 武 彦ｓ’＋ｍ ２Ｅ
了したＭＯ８ＦＥ丁の断面図、第２図はこのＭＯＳＦＥ
Ｔに基板裏面儒からレーザ照射を行っている状態を示す
図、第３図はレーザ光照射前のＭＯＳＦＥＴの特性図、
第４図はレーザ光照射後のＭＯＳＦＥＴの特性図である
。 ｌ・・・ガラス基板、２・・・シリコン膜、３・・・８
４０゜膜、４，５・・・ソース、ドレーン領域、ｅ、ｒ
、ａ・・・ソース、ドレーン、ゲート電極、９・・・リ
ンガラス膜、１０・・・レーザー光。 出動人代理人 弁理士 鈴 江 武 彦ｓ’＋ｍ ２Ｅ
Claims (1)
- 可視光から近赤外光に対して透明な基板上にシリコン膜
を堆積し、このシリコン膜に素子を形成する薄膜半導体
装置の製造方法において、前記素子を形成した後、素子
領域のシリコン族に基板裏面側から高エネルギー光を照
射することを％伜とする薄膜半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6884282A JPS58186949A (ja) | 1982-04-26 | 1982-04-26 | 薄膜半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6884282A JPS58186949A (ja) | 1982-04-26 | 1982-04-26 | 薄膜半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58186949A true JPS58186949A (ja) | 1983-11-01 |
Family
ID=13385343
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6884282A Pending JPS58186949A (ja) | 1982-04-26 | 1982-04-26 | 薄膜半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58186949A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6317516A (ja) * | 1986-07-09 | 1988-01-25 | Seiko Instr & Electronics Ltd | 半導体薄膜の再結晶化方法 |
| JPS63314862A (ja) * | 1987-06-17 | 1988-12-22 | Nec Corp | 薄膜トランジスタの製造方法 |
| JPH01200673A (ja) * | 1988-02-05 | 1989-08-11 | Sony Corp | 半導体装置の製造方法 |
| EP0416798A2 (en) * | 1989-09-04 | 1991-03-13 | Canon Kabushiki Kaisha | Manufacturing method for semiconductor device |
| JPH0621096A (ja) * | 1991-05-11 | 1994-01-28 | Semiconductor Energy Lab Co Ltd | 絶縁ゲイト型電界効果トランジスタの作製方法 |
| JPH0758342A (ja) * | 1994-07-11 | 1995-03-03 | Sony Corp | 薄膜トランジスタの製法 |
| JPH0758341A (ja) * | 1994-07-11 | 1995-03-03 | Sony Corp | 薄膜トランジスタの製法 |
| JPH07147259A (ja) * | 1994-07-11 | 1995-06-06 | Sony Corp | 薄膜トランジスタの製法 |
| JP2002305208A (ja) * | 2001-04-06 | 2002-10-18 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
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Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5635434A (en) * | 1979-08-31 | 1981-04-08 | Toshiba Corp | Manufacturing of semiconductor device |
-
1982
- 1982-04-26 JP JP6884282A patent/JPS58186949A/ja active Pending
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| JP2561572B2 (ja) * | 1991-05-11 | 1996-12-11 | 株式会社半導体エネルギー研究所 | 絶縁ゲイト型電界効果トランジスタの作製方法 |
| US6489632B1 (en) | 1993-01-18 | 2002-12-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having a gate oxide film |
| US7408233B2 (en) | 1993-01-18 | 2008-08-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having N-channel thin film transistor with LDD regions and P-channel thin film transistor with LDD region |
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