JPS5961183A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPS5961183A JPS5961183A JP57171462A JP17146282A JPS5961183A JP S5961183 A JPS5961183 A JP S5961183A JP 57171462 A JP57171462 A JP 57171462A JP 17146282 A JP17146282 A JP 17146282A JP S5961183 A JPS5961183 A JP S5961183A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体薄膜、特に多結晶シリコン。
アモルファスシリコンを用い、ソース電極、ドレイン電
極として工ＴＯの如きインジウムを有する透明導電性膜
を用いた、ＭＯＳ型の薄膜トランジスタ（以下ＴＰＴと
略す。）に関する。
極として工ＴＯの如きインジウムを有する透明導電性膜
を用いた、ＭＯＳ型の薄膜トランジスタ（以下ＴＰＴと
略す。）に関する。
本発明は真性半導体薄膜あるいはＮ型を有する半導体薄
膜を用いたＭＯＳ型のＴＰＴに於いて、ソース・ドレイ
ンとコンタクトを有する各を極がインジウムを有する透
明導電性膜であり、また、インジウムが■価の不純物で
あり、かつ、低温（２００℃以下）で溶融する性質を有
することから、前記透明導電性膜を配線形成後、熱工程
により、該透明導電性膜よりインジウムを前記半導体薄
膜に拡散せしめ、良好なコンタクト特性を得ると共に、
Ｐ型の拡散層を形成することにより、低温でＰ型を有す
るＭＯＳ型のＴＰＴを形成することを目的とする。
膜を用いたＭＯＳ型のＴＰＴに於いて、ソース・ドレイ
ンとコンタクトを有する各を極がインジウムを有する透
明導電性膜であり、また、インジウムが■価の不純物で
あり、かつ、低温（２００℃以下）で溶融する性質を有
することから、前記透明導電性膜を配線形成後、熱工程
により、該透明導電性膜よりインジウムを前記半導体薄
膜に拡散せしめ、良好なコンタクト特性を得ると共に、
Ｐ型の拡散層を形成することにより、低温でＰ型を有す
るＭＯＳ型のＴＰＴを形成することを目的とする。
半導体薄膜として多結晶シリコンを用いたＴＦＴの形成
方法の１例を第１図に従って説明する。
方法の１例を第１図に従って説明する。
第１図（α）で、絶縁基板１００上に多結晶シリコン１
０１を形成加工する。しかる後、ゲート絶縁膜１０２を
形成する。次に同図Ｃｂ）のように、ゲー）！極とすべ
く多結晶シリコン１０３を形成、しかる後に、熱拡散、
あるいはイオン注入によりソース・ドレイン拡散層１０
４を形成する。
０１を形成加工する。しかる後、ゲート絶縁膜１０２を
形成する。次に同図Ｃｂ）のように、ゲー）！極とすべ
く多結晶シリコン１０３を形成、しかる後に、熱拡散、
あるいはイオン注入によりソース・ドレイン拡散層１０
４を形成する。
その後層間絶縁１ｑ１０５をＣＶＤ法により全面に形成
し、熱処理後、ソース・ドレイン拡散層とソース・ド１
／イン電極とのコンタクト用の窓開けをしたのが同図（
Ｃ）である。最後に、Ａｔ又はＡｔ−３ｉ等のソース・
ドレイン電極用配線を配線形成したのが同図Ｃｄ）であ
る。上述したＴＰＴの製造方法は、従来のシリコン基板
に形成するＭＯ３型トランジスタと同様であり、従来の
プロセス技術をそのまま適用できるものである。しかし
、この製造方法によれば、例えはゲート絶縁膜形成方法
として熱酸化を用いた時、又、ソース・ドレイン拡散層
形成方法として、熱拡散を用いた時、あるいはイオン注
入法を用いて、活性化させるべくアニーリングを必要と
する時、等いずれの場合も高温（８００℃〜１１００’
Ｃ）を要する。
し、熱処理後、ソース・ドレイン拡散層とソース・ド１
／イン電極とのコンタクト用の窓開けをしたのが同図（
Ｃ）である。最後に、Ａｔ又はＡｔ−３ｉ等のソース・
ドレイン電極用配線を配線形成したのが同図Ｃｄ）であ
る。上述したＴＰＴの製造方法は、従来のシリコン基板
に形成するＭＯ３型トランジスタと同様であり、従来の
プロセス技術をそのまま適用できるものである。しかし
、この製造方法によれば、例えはゲート絶縁膜形成方法
として熱酸化を用いた時、又、ソース・ドレイン拡散層
形成方法として、熱拡散を用いた時、あるいはイオン注
入法を用いて、活性化させるべくアニーリングを必要と
する時、等いずれの場合も高温（８００℃〜１１００’
Ｃ）を要する。
以下、高温を要するＴＰＴの製造プロセスを“高温プロ
セス”と呼ぶことにする。ＴＦＴが高温プロセスで形成
される場合、例えばＴＰＴを透過型のマトリックス型液
晶表示装置に適用した場合、ＴＦＴアレイを形成する透
明絶縁基板は高温に耐え得る材料、即ち石英基板に限ら
れてしまう。ところが絶縁基板として高価な石英板を使
用することは、コストの面、あるいは大面積化の面から
量産性を考える場合、非常に大きな欠点である。
セス”と呼ぶことにする。ＴＦＴが高温プロセスで形成
される場合、例えばＴＰＴを透過型のマトリックス型液
晶表示装置に適用した場合、ＴＦＴアレイを形成する透
明絶縁基板は高温に耐え得る材料、即ち石英基板に限ら
れてしまう。ところが絶縁基板として高価な石英板を使
用することは、コストの面、あるいは大面積化の面から
量産性を考える場合、非常に大きな欠点である。
本発明はかかる欠点を除失したＴＰＴ及びその製造方法
を示すものである。
を示すものである。
以下図面に従って、本発明を説明する。第２図は本発明
によるＴＰＴ、及びその製造方法を示す工程断面図であ
る。
によるＴＰＴ、及びその製造方法を示す工程断面図であ
る。
第２図ａ）において、絶縁基板、例えばガラス基板２０
０上に、ＣＶＤ法により多結晶シリコン２０１を形成加
工する。しがる後にＣＶＤ法によりゲート絶縁膜２０２
を形成する。同図ｂ）は、ゲート電極として、Ｎ型ある
いはＰ型を有する多結晶シリコン２０３を形成加工した
。同図Ｃ）は層間絶縁膜として、ＣＶＤ法により５１０
２膜、あるいはＰＳＧ膜２０５を全面に形成した後、コ
ンタクトホールの窓開けを行ったものである。同図ｄ）
は透明導電性膜として工ＴＯ膜２．０６をスパッタリン
グ法、あるいは蒸着法により形成し、配線加工した。こ
の時、６００℃稈度の加熱スパッタ、あるいは、後工程
として同程度の熱処理を加えることにより、インジウム
を多結晶シリコン表面近傍に拡散せしめる。インジウム
が■価の元素であり、また工ＴＯはそれに接する半導体
表面をＰ型化する性質を有するため、上記の製造方法に
よれば、良好なコンタクトを有する、Ｐ型のＭＯＳ型の
ＴＰＴを低温で形成することができる。
０上に、ＣＶＤ法により多結晶シリコン２０１を形成加
工する。しがる後にＣＶＤ法によりゲート絶縁膜２０２
を形成する。同図ｂ）は、ゲート電極として、Ｎ型ある
いはＰ型を有する多結晶シリコン２０３を形成加工した
。同図Ｃ）は層間絶縁膜として、ＣＶＤ法により５１０
２膜、あるいはＰＳＧ膜２０５を全面に形成した後、コ
ンタクトホールの窓開けを行ったものである。同図ｄ）
は透明導電性膜として工ＴＯ膜２．０６をスパッタリン
グ法、あるいは蒸着法により形成し、配線加工した。こ
の時、６００℃稈度の加熱スパッタ、あるいは、後工程
として同程度の熱処理を加えることにより、インジウム
を多結晶シリコン表面近傍に拡散せしめる。インジウム
が■価の元素であり、また工ＴＯはそれに接する半導体
表面をＰ型化する性質を有するため、上記の製造方法に
よれば、良好なコンタクトを有する、Ｐ型のＭＯＳ型の
ＴＰＴを低温で形成することができる。
しかも、従来法のように、イオン注入、あるいは熱拡散
工程はないため工程の短縮化ができると共に、高温の熱
工程が不用のため、安価なガラス基板を絶縁基板として
用いることができる。従って、本発明によるＴＩＰＴを
透過型のマトリックス型液晶表示装置のスイッチング素
子として適用することにより、大幅なコスト低減が可能
である。
工程はないため工程の短縮化ができると共に、高温の熱
工程が不用のため、安価なガラス基板を絶縁基板として
用いることができる。従って、本発明によるＴＩＰＴを
透過型のマトリックス型液晶表示装置のスイッチング素
子として適用することにより、大幅なコスト低減が可能
である。
以上の説明の如く、本発明は、マ） ＩＪラックスの液
晶表示装置に応用されるＴＰＴに対し、工程の短縮及び
プロセスの低温化を実現せしめる特徴を有する。
晶表示装置に応用されるＴＰＴに対し、工程の短縮及び
プロセスの低温化を実現せしめる特徴を有する。
なお本発明の実施例では、半導体薄膜として多結晶シリ
コンを用いたが、アモルファスシリコンあるいは他の半
導体薄膜にも適用できる。
コンを用いたが、アモルファスシリコンあるいは他の半
導体薄膜にも適用できる。
第１図は従来法によるＴＰＴの工程断面図であり、第２
図が本発明による工程断面図である。 ２００・・・・・・絶縁基板 ２０１・・・・・・多結晶シリコン ２０２・・・・・・ゲート絶縁膜 ２０３・・・・・・ゲート電極 ２０４・・・・・・Ｐ型を有する領域 ２０５・・・・・・層間絶縁膜 ２０６・・・・・・工ＴＯ膜 以 上 ６（１） 出願人 株式会社諏訪精工舎 （ト） 代理人 弁理士 最上 務 （Ｃ） （力 第１図
図が本発明による工程断面図である。 ２００・・・・・・絶縁基板 ２０１・・・・・・多結晶シリコン ２０２・・・・・・ゲート絶縁膜 ２０３・・・・・・ゲート電極 ２０４・・・・・・Ｐ型を有する領域 ２０５・・・・・・層間絶縁膜 ２０６・・・・・・工ＴＯ膜 以 上 ６（１） 出願人 株式会社諏訪精工舎 （ト） 代理人 弁理士 最上 務 （Ｃ） （力 第１図
Claims (3)
- （１） 半導体薄膜と該半導体薄膜の一表ｍｉと接す
る、ＩＴＯの如きインジウムを含む透明導電性膜を有し
、前記−表面及びその近傍の前記半導体薄膜中には、前
記インジウムが拡散されたことを特徴とする薄膜トラン
ジスタ。 - （２） 半導体薄膜として多結晶シリコンあるいはア
モルファスシリコンを用いたことを特徴とする特許請求
の範囲第一項記載の薄膜トランジスタ。 - （３） 半導体薄膜にインジウムを拡散するにあたっ
て前記半導体薄膜の一表面を露出する工程と、該−表面
上に工ＴＯの如きインジウムを含む透明導電性膜を形成
する工程と、前記透明導電性膜より前記半導体簿膜にイ
ンジウムを拡散する工程とを有することを特徴とする薄
膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57171462A JPS5961183A (ja) | 1982-09-30 | 1982-09-30 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57171462A JPS5961183A (ja) | 1982-09-30 | 1982-09-30 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5961183A true JPS5961183A (ja) | 1984-04-07 |
| JPH0462174B2 JPH0462174B2 (ja) | 1992-10-05 |
Family
ID=15923553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57171462A Granted JPS5961183A (ja) | 1982-09-30 | 1982-09-30 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5961183A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4746628A (en) * | 1983-08-26 | 1988-05-24 | Sharp Kabushiki Kaisha | Method for making a thin film transistor |
| JPS63166220A (ja) * | 1986-12-26 | 1988-07-09 | Toshiba Corp | 半導体装置の製造方法 |
| US5153142A (en) * | 1990-09-04 | 1992-10-06 | Industrial Technology Research Institute | Method for fabricating an indium tin oxide electrode for a thin film transistor |
| US5656511A (en) * | 1989-09-04 | 1997-08-12 | Canon Kabushiki Kaisha | Manufacturing method for semiconductor device |
-
1982
- 1982-09-30 JP JP57171462A patent/JPS5961183A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4746628A (en) * | 1983-08-26 | 1988-05-24 | Sharp Kabushiki Kaisha | Method for making a thin film transistor |
| JPS63166220A (ja) * | 1986-12-26 | 1988-07-09 | Toshiba Corp | 半導体装置の製造方法 |
| US5656511A (en) * | 1989-09-04 | 1997-08-12 | Canon Kabushiki Kaisha | Manufacturing method for semiconductor device |
| US5153142A (en) * | 1990-09-04 | 1992-10-06 | Industrial Technology Research Institute | Method for fabricating an indium tin oxide electrode for a thin film transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0462174B2 (ja) | 1992-10-05 |
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