JPH0338751B2 - - Google Patents
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- JPH0338751B2 JPH0338751B2 JP56213292A JP21329281A JPH0338751B2 JP H0338751 B2 JPH0338751 B2 JP H0338751B2 JP 56213292 A JP56213292 A JP 56213292A JP 21329281 A JP21329281 A JP 21329281A JP H0338751 B2 JPH0338751 B2 JP H0338751B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
本発明は液晶等の大容量デイスプレイ等に応用
されるアクテイブ・マトリツクスを用いたデイス
プレイパネルに用いられる半導体装置の製造方法
に関するものである。
されるアクテイブ・マトリツクスを用いたデイス
プレイパネルに用いられる半導体装置の製造方法
に関するものである。
従来、液晶等のデイスプレイパネルにおいては
時分割駆動が行なわれてきた。しかしこの方法は
時分割のデユーテイ比は１／16〜１／32が限界で
ある。一方情報機器の発達に伴ない、デイスプレ
イパネルには増々高解像度の表示性能の要求が強
くなつてきつつある。このような高解像度デイス
プレイは少なくとも横に100ラインを必要とし、
従つて駆動デユーテイ比は１／100より大きなデ
ユーテイ比が必要となるが、従来の時分割駆動方
式では表現は不可能である。例えばテレビ画像表
示には少なくとも240ライン×200ラインの解像度
が必要であるが、従来の時分割駆動法では、かな
りむずかしい領域である。従つてこの改善のため
に、アクテイブ・マトリツクス駆動という方法が
考えられてきた。この方式は各画素に電荷を保持
させておき、極く短時間に画素に表示データを書
き込み、次にリフレツシユされるまで記憶させ、
同時に液晶を駆動するものであり、この方式は原
理的には１／500以上のデユーテイ比も可能にな
る。
時分割駆動が行なわれてきた。しかしこの方法は
時分割のデユーテイ比は１／16〜１／32が限界で
ある。一方情報機器の発達に伴ない、デイスプレ
イパネルには増々高解像度の表示性能の要求が強
くなつてきつつある。このような高解像度デイス
プレイは少なくとも横に100ラインを必要とし、
従つて駆動デユーテイ比は１／100より大きなデ
ユーテイ比が必要となるが、従来の時分割駆動方
式では表現は不可能である。例えばテレビ画像表
示には少なくとも240ライン×200ラインの解像度
が必要であるが、従来の時分割駆動法では、かな
りむずかしい領域である。従つてこの改善のため
に、アクテイブ・マトリツクス駆動という方法が
考えられてきた。この方式は各画素に電荷を保持
させておき、極く短時間に画素に表示データを書
き込み、次にリフレツシユされるまで記憶させ、
同時に液晶を駆動するものであり、この方式は原
理的には１／500以上のデユーテイ比も可能にな
る。
第１図はMOSトランジスタ４を用いたアクテ
イブ・マトリツクスの一画系のセル１を示すもの
であり、タイミング線３によりトランジスタ４の
ON、OFFがコントロールされ、ONしている時
にデータ線２によりデータが容量性の液晶体５に
書き込まれ、OFFしてから保持されるという動
作をする。従来このMOSトランジスタ４は単結
晶Si基板上に形成されてきたが、大面積化がむず
かしい、コストが高い、コントラストが低い等の
理由により、アモルフアスシリコンや多結晶シリ
コンを用いた薄膜トランジスタ（TFT）を用い
ることが提案されてきた。しかしこの方式はソー
ダガラス等の低融点基板を用いる関係上、プロセ
ス温度が低く、従来の如くソース・ドレインの拡
散層としてリン（Ｐ）やボロン(B)等の不純物拡散
が、従来の熱拡散法では不可能である。又イオン
打込法は装置コストが高く、又高温アニールをし
ないと拡散層の抵抗が下げられないという欠点が
あつた。このようにシリコン薄膜を用いたトラン
ジスタの製造、或いは製造方法は従来の単結晶シ
リコンにおけるMOSトランジスタの形成法と同
じでは実現ができない工程があつたり、又複雑す
ぎる面があつた。
イブ・マトリツクスの一画系のセル１を示すもの
であり、タイミング線３によりトランジスタ４の
ON、OFFがコントロールされ、ONしている時
にデータ線２によりデータが容量性の液晶体５に
書き込まれ、OFFしてから保持されるという動
作をする。従来このMOSトランジスタ４は単結
晶Si基板上に形成されてきたが、大面積化がむず
かしい、コストが高い、コントラストが低い等の
理由により、アモルフアスシリコンや多結晶シリ
コンを用いた薄膜トランジスタ（TFT）を用い
ることが提案されてきた。しかしこの方式はソー
ダガラス等の低融点基板を用いる関係上、プロセ
ス温度が低く、従来の如くソース・ドレインの拡
散層としてリン（Ｐ）やボロン(B)等の不純物拡散
が、従来の熱拡散法では不可能である。又イオン
打込法は装置コストが高く、又高温アニールをし
ないと拡散層の抵抗が下げられないという欠点が
あつた。このようにシリコン薄膜を用いたトラン
ジスタの製造、或いは製造方法は従来の単結晶シ
リコンにおけるMOSトランジスタの形成法と同
じでは実現ができない工程があつたり、又複雑す
ぎる面があつた。
従つて本発明の目的はシリコン薄膜を用いて、
工程の簡単なTFT及び、このTFTを用いたアク
テイブ・マトリツクス基板を提供することにあ
る。
工程の簡単なTFT及び、このTFTを用いたアク
テイブ・マトリツクス基板を提供することにあ
る。
本発明は低温にて不純物拡散層を形成する方法
として不純物源にAl又はAl合金を用い、更に工
程の簡略化のために、不純物拡散源のこのAl又
はAl合金を更にそのまま配線層に用いるもので
ある。
として不純物源にAl又はAl合金を用い、更に工
程の簡略化のために、不純物拡散源のこのAl又
はAl合金を更にそのまま配線層に用いるもので
ある。
第２図は本発明の実施例である。透明基板２０
上にシリコン薄膜２１を形成し、更にゲート絶縁
膜２２、ゲート電極材料２３をデポジツトする。
(イ)この後ゲート電極２５をパターン形成し、更に
このゲート電極２５をマスクにゲート絶縁膜２４
を形成する。(ロ)この後に拡散源及び配線層を兼用
するAl又はAl−Si等のAl合金層２６を蒸着やス
パツタ法により形成し、この後300℃〜450℃に
て、５分〜20分程度アニールすることにより、
Alが不純物としてSi膜中を比較的低温で拡散し
てゆく。これはAl自体が低融点金属であり、Si
とその共晶温度も低いため、従来のＰやＢに比し
比較的低温でAlが拡散する原理を用いる。但し
Si膜の厚さに比し、Al又はAl合金層の厚さが大
きいと逆にSiがAl中に拡散することもあるので
通常安定に用いるためには少なくともAl層の厚
みを、Si層と同等かもしくは薄くする必要があ
る。この結果ソース・ドレイン拡散層２７，２８
とチヤネル２９が形成される。(ハ)この後拡散源に
用いたAl又はAl合金層をパターニングしてソー
ス・ドレインからの引出し線３０，３１等の配線
材料としてそのまま利用する。(ニ)この結果拡散源
がそのまま配線層として用いれるので、工程の簡
略化が可能となる。
上にシリコン薄膜２１を形成し、更にゲート絶縁
膜２２、ゲート電極材料２３をデポジツトする。
(イ)この後ゲート電極２５をパターン形成し、更に
このゲート電極２５をマスクにゲート絶縁膜２４
を形成する。(ロ)この後に拡散源及び配線層を兼用
するAl又はAl−Si等のAl合金層２６を蒸着やス
パツタ法により形成し、この後300℃〜450℃に
て、５分〜20分程度アニールすることにより、
Alが不純物としてSi膜中を比較的低温で拡散し
てゆく。これはAl自体が低融点金属であり、Si
とその共晶温度も低いため、従来のＰやＢに比し
比較的低温でAlが拡散する原理を用いる。但し
Si膜の厚さに比し、Al又はAl合金層の厚さが大
きいと逆にSiがAl中に拡散することもあるので
通常安定に用いるためには少なくともAl層の厚
みを、Si層と同等かもしくは薄くする必要があ
る。この結果ソース・ドレイン拡散層２７，２８
とチヤネル２９が形成される。(ハ)この後拡散源に
用いたAl又はAl合金層をパターニングしてソー
ス・ドレインからの引出し線３０，３１等の配線
材料としてそのまま利用する。(ニ)この結果拡散源
がそのまま配線層として用いれるので、工程の簡
略化が可能となる。
第３図は本発明の他の実施例である。透明基板
３５上にシリコン薄膜３６をデポジツトしパター
ニングした後、ゲート絶縁膜をなる絶縁膜をつけ
てパターニングし、ゲート膜３７を形成する。(イ)
この後Al又はAl合金層３７をつけてからやはり
300℃〜450℃にて５分〜20分程度アニールする
と、Alの低温拡散によりソース・ドレイン拡散
層３９，４０が形成される。この時Si膜の厚みは
例えば3000Å〜1μｍ、Al層は2000Å〜5000Åで
ある。(ロ)この後Al層をパターニングして、ソー
ス・ドレインからの引き出し線４２，４３等の配
線層と同時にゲート電極４１が同時に形成され
る。(ハ)その後に層間絶縁膜、例えばSiO245をつ
けて、コンタクト・ホール４７を開孔後、液晶駆
動電極となるネサやITO等の透明導電性膜４６を
形成する。(ニ)この方式の利点はAlやAl合金層が
不純物拡散源（Ｐ型）と配線層となるのみでな
く、第２図の方式に比し、ゲート電極をも兼ねる
ことができ、更に製造工程を簡略化することが可
能となる。
３５上にシリコン薄膜３６をデポジツトしパター
ニングした後、ゲート絶縁膜をなる絶縁膜をつけ
てパターニングし、ゲート膜３７を形成する。(イ)
この後Al又はAl合金層３７をつけてからやはり
300℃〜450℃にて５分〜20分程度アニールする
と、Alの低温拡散によりソース・ドレイン拡散
層３９，４０が形成される。この時Si膜の厚みは
例えば3000Å〜1μｍ、Al層は2000Å〜5000Åで
ある。(ロ)この後Al層をパターニングして、ソー
ス・ドレインからの引き出し線４２，４３等の配
線層と同時にゲート電極４１が同時に形成され
る。(ハ)その後に層間絶縁膜、例えばSiO245をつ
けて、コンタクト・ホール４７を開孔後、液晶駆
動電極となるネサやITO等の透明導電性膜４６を
形成する。(ニ)この方式の利点はAlやAl合金層が
不純物拡散源（Ｐ型）と配線層となるのみでな
く、第２図の方式に比し、ゲート電極をも兼ねる
ことができ、更に製造工程を簡略化することが可
能となる。
第４図は第３図の方式で形成されたアクテイブ
マトリツクスのセルパターン５０の一例を示す。
シリコン薄膜５３上に、絶縁膜をデポジツトして
パターニングの後、ゲート膜５５を形成し、その
後Al又はAl合金を全面にデポジツトして、不純
物拡散をした後にパターニングをしてゲート電極
５４、データ線５１、ソース・ドレインの引き出
し線５６，５７を形成する。この後に層間絶縁膜
をつけてコンタクトホール５８，５９を開孔し
て、この上に透明導電材料をデポジツトして、タ
イング線５２と液晶駆動電極６０を形成する。
マトリツクスのセルパターン５０の一例を示す。
シリコン薄膜５３上に、絶縁膜をデポジツトして
パターニングの後、ゲート膜５５を形成し、その
後Al又はAl合金を全面にデポジツトして、不純
物拡散をした後にパターニングをしてゲート電極
５４、データ線５１、ソース・ドレインの引き出
し線５６，５７を形成する。この後に層間絶縁膜
をつけてコンタクトホール５８，５９を開孔し
て、この上に透明導電材料をデポジツトして、タ
イング線５２と液晶駆動電極６０を形成する。
本発明は以上に述べたようにAlとSiの共晶温
度が低いことに着目して、低温不純物拡散源とし
て用い、更にこのためにつけられたAl又はAl合
金層を配線層、更にはゲート電極材料にまで用い
ることにより、低温かつ、簡単な工程にて、アク
テイブ・マトリツクスパネル用の基板を製造する
ことが可能となり、TFTを用いた大容量の液晶
デイスプレイパネルの実現に効果を発揮するもの
である。
度が低いことに着目して、低温不純物拡散源とし
て用い、更にこのためにつけられたAl又はAl合
金層を配線層、更にはゲート電極材料にまで用い
ることにより、低温かつ、簡単な工程にて、アク
テイブ・マトリツクスパネル用の基板を製造する
ことが可能となり、TFTを用いた大容量の液晶
デイスプレイパネルの実現に効果を発揮するもの
である。
以上のように本発明は、一対のガラス基板内に
液晶が封入され、該ガラス基板上に複数の画素電
極、該画素電極に接続されてなる薄膜トランジス
タを有してなる液晶表示装置において、該薄膜ト
ランジスタは非単結晶シリコン薄膜で形成され、
該薄膜トランジスタのソースまたはドレインには
アルミ電極が接続されてなり、該ソース、ドレイ
ンの不純物拡散源は該アルミ電極であるようにし
たから、低温でかつ簡単な工程にて、薄膜トラン
ジスタを形成することができるので大容量の液晶
表示装置を実現することができる。
液晶が封入され、該ガラス基板上に複数の画素電
極、該画素電極に接続されてなる薄膜トランジス
タを有してなる液晶表示装置において、該薄膜ト
ランジスタは非単結晶シリコン薄膜で形成され、
該薄膜トランジスタのソースまたはドレインには
アルミ電極が接続されてなり、該ソース、ドレイ
ンの不純物拡散源は該アルミ電極であるようにし
たから、低温でかつ簡単な工程にて、薄膜トラン
ジスタを形成することができるので大容量の液晶
表示装置を実現することができる。
第１図はアクテイブ・マトリツクスにおける、
画素セルの一例である。第２図、第３図は本発明
によるTFTを含むアクテイブ・マトリツクス基
板の製造工程の一例を示す。第４図は第３図の工
程による画素セルのパターン例である。 ４……TFT、５……液晶、２０，３５……透
明基板、２１，３６，５３……Si膜、２２，３
７，５５……ゲート膜、２５，５４……ゲート電
極、２６，３８……Al又はAl合金、２７，２８，
３９，４０……不純物拡散層、４５……層間絶縁
膜、４６，５２，６０……透明導電性膜。
画素セルの一例である。第２図、第３図は本発明
によるTFTを含むアクテイブ・マトリツクス基
板の製造工程の一例を示す。第４図は第３図の工
程による画素セルのパターン例である。 ４……TFT、５……液晶、２０，３５……透
明基板、２１，３６，５３……Si膜、２２，３
７，５５……ゲート膜、２５，５４……ゲート電
極、２６，３８……Al又はAl合金、２７，２８，
３９，４０……不純物拡散層、４５……層間絶縁
膜、４６，５２，６０……透明導電性膜。
Claims (1)
- １ 絶縁基板上に非単結晶シリコン薄膜を形成
し、パターニングする工程、該非単結晶シリコン
薄膜上に絶縁膜を形成する工程、該絶縁膜をパタ
ーニングし該非単結晶シリコン薄膜のソース、ド
レイン上部の絶縁膜をエツチングする工程、該非
単結晶シリコン薄膜上部にアルミまたはアルミ合
金層を形成する工程、該非単結晶シリコン薄膜を
アニールし、ソース、ドレイン領域を拡散形成す
る工程、前記アルミまたはアルミ合金層をパター
ニングしてソース電極、ドレイン電極、およびゲ
ート電極を形成する工程を有してなることを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21329281A JPS58115851A (ja) | 1981-12-28 | 1981-12-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21329281A JPS58115851A (ja) | 1981-12-28 | 1981-12-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58115851A JPS58115851A (ja) | 1983-07-09 |
| JPH0338751B2 true JPH0338751B2 (ja) | 1991-06-11 |
Family
ID=16636698
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21329281A Granted JPS58115851A (ja) | 1981-12-28 | 1981-12-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58115851A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0178447B1 (en) * | 1984-10-09 | 1993-02-17 | Fujitsu Limited | A manufacturing method of an integrated circuit based on semiconductor-on-insulator technology |
| JPH0680684B2 (ja) * | 1986-12-22 | 1994-10-12 | 日本電気株式会社 | 薄膜トランジスタの製造方法 |
| JPH0680685B2 (ja) * | 1986-12-29 | 1994-10-12 | 日本電気株式会社 | 薄膜トランジスタとその製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5210779B2 (ja) * | 1974-01-08 | 1977-03-26 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5210779U (ja) * | 1975-07-10 | 1977-01-25 |
-
1981
- 1981-12-28 JP JP21329281A patent/JPS58115851A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5210779B2 (ja) * | 1974-01-08 | 1977-03-26 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58115851A (ja) | 1983-07-09 |
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