JPH02329A - 薄膜トランジスタ及びその形成方法 - Google Patents

薄膜トランジスタ及びその形成方法

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JPH02329A
JPH02329A JP63307076A JP30707688A JPH02329A JP H02329 A JPH02329 A JP H02329A JP 63307076 A JP63307076 A JP 63307076A JP 30707688 A JP30707688 A JP 30707688A JP H02329 A JPH02329 A JP H02329A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 A、産業上の利用分野 本発明は、薄膜電界効果トランジスタまたはその他の薄
膜半導体素子、及びその製造工程に関するものである。
さらに具体的には、加工中の薄膜構造体を通る光の透過
率を最大にするために、下側の絶縁膜を反射防止要素と
して働かせる、改善された自己整合スタガ構造に関する
ものである。
B、従来技術 薄膜電界効果トランジスタ、すなわち薄膜トランジスタ
は、当技術分野では周知である。それらの主要用途の1
つは、液晶表示装置(LCD)等の大面積の平坦パネル
表示装置の分野である。そのような表示装置では、表示
素子アレイを水平及び垂直バス・バーを介して薄膜トラ
ンジスタと相互接続することができる。たとえば、1列
の薄膜トランジスタのゲートを水平バス・バーに接続し
、ソースを垂直バス・バーに接続する。特定の水平バス
・バー及び特定の垂直バス・バーに電圧が印加されると
、特定の薄膜トランジスタを形成するゲート、ソース及
びドレインが付勢される。LCDの場合は、液晶の付勢
されたトランジスタに対応する一部分が透明になる。
非晶質シリコン薄膜トランジスタは、低価格の大面積液
晶表示装置用として大きな可能性を有する。自己整合薄
膜トランジスタを製造するための幾つかの既知の方法が
特に関心を引く。整合を行なうには、高価な生産設備が
必要であり、非常に大きな寸法のパネル表示装置の場合
は、それは現在入手不能である。自己整合法は連続した
りソグラフィ・ステップ間での整合を必要としない。し
かし、薄膜トランジスタを製造する周知の自己整合法の
主な欠点は、フォトリソグラフィ・レジストを薄い非晶
質シリコンの層を介して露光させる必要があることであ
る。非晶質シリコンは反射率及び吸収率が高いため、長
い露光時間が必要であり、露光領域と未露光領域のコン
トラストが減少する。
構造体中での反射及び吸収損失により、周知の方法で製
造した薄膜構造体は、再現性に乏しい。
また、非晶質シリコンの厚みは、素子の動作によってリ
ソグラフィ的に活動状態の十分な光をフォトレジスト層
に透過させるのに十分な最小限度の厚みより′も薄くな
ければならない。良好に動作するデバイスに必要なシリ
コンの厚みにするには、ソース及びドレイン電極の形成
後に、第2のシリコンを付着させ、それに伴って光処理
及びエツチング・ステップを行なうことが必要である。
C0発明が解決しようとする問題点 したがって、本発明の目的は、改善された方法で自己整
合薄膜トランジスタを製造することである。
本発明のさらにもう1つの目的は、薄膜トランジスタ構
造体を通るリソグラフィ的に活動状態の光の透過率を最
大にすることにより、フォトリソグラフィ露光時間の短
縮及びフォトレジストにおけるイメージ・コントラスト
の増強を可能にすることである。
本発明のさらにもう1つの目的は、短い露光時間及び高
いイメージ・コントラストが容易に実現できる、改善さ
れた薄膜トランジスタ構造体を提供することである。
D0問題点を解決するための手段 本発明の上記及びその他の目的は、従来技術の薄膜半導
体構造体製造法に対する改善によって達成される。非晶
質シリコン層に隣接する絶縁膜を2重の役割で使用する
ことにより、露光時間及びイメージ・コントラストが最
適化される。それらの絶縁膜は、ゲート絶縁物及び任意
選択のキャップ層としての通常の役割に加えて、構造体
中を通るフォトリソグラフィ的に活動状態の光の透過率
が最大になるように選択される。これらの絶縁層は、光
吸収層である非晶質シリコン層のいずれかの側に配置さ
れ、反射防止要素として働く絶縁層は屈折率が基板と異
なるものが選択され、完成した構造体の界面で反射され
るリソグラフィ的に活動状態の光波成分が干渉して打ち
消し合うような厚みが選ばれる。いずれの雇も光を吸収
せず、各月がそれぞれ隣接層の屈折率の中間の屈折率を
有するという、単純な多層構造体では、絶縁層の厚みは
、リソグラフィ的に活動状態の光の1/4波長を絶縁層
の屈折率で割った商の奇数倍にほぼ等しくなければなら
ない。本発明の非晶質シリコン層は、光を吸収するが、
厳密な数学的方法によって計算した最適な厚みは、この
簡単な規則によって与えられる厚みに近い。
E、実施例 第1図に非晶質シリコン薄膜トランジスタ10を示す。
金属ゲート電極12がガラス基板14の表面上に配置さ
れている。ゲート絶縁層16及び18がゲート電極12
及び基板14を覆って配置されている。薄い第1の非晶
質シリコン層20がゲート絶縁層16及び8の上面にあ
る。ソース電極22及びドレイン電極24が薄い非晶質
層20の上面に形成されている。最後に、第2の非晶質
シリコン層26がソース22電極及びドレイン24電極
の両方を覆っている。非晶質シリコン層26が必要とな
るのは、第1の非晶質シリコン層を容易に30nm以上
の厚みにすることができないときだけである。電気的に
有用な素子を製造するためにこのシリコンの量が必要で
ある。従来技術の方法では、十分な光がこうした厚みの
シリコンの構造体を通過してフォトレジストを十分に露
光させることができない。しかし、本発明を使用するこ
とにより、短い露光時間と高いコントラストのフォト・
イメージをもたらすことができ、非晶質シリコン層26
を不要にすることができる。
基板14はガラスである必要はなく、熱的、機械的及び
電気的特性が加工及び所望の用途と矛盾しない限り、リ
ソグラフィ的に活動吠態の波長が透過できるプラスチッ
クでもよい。サファイア、アルミナ、または比較的高価
なガラス等、任意の透明材料から構成することができる
。しかし、薄膜トランジスタを大型の表示パネル中で使
用するときは、上記の材料は価格的に好ましくない。同
様に、比較的新しくて高価な半導体を非晶質シリコン2
0の代わりに使ってデバイス速度を上げることができる
が、それらにも同様な光吸収上の問題がある。しかし、
低価格の大型パネル表示装置の製造には、非晶質シリコ
ン、非晶質シリコン・ゲルマニウムまたは非晶質シリコ
ン・カーボン膜が好ましい。非晶質膜は扱い易く、また
LCDは高速の応答時間を必要としない。通常、水素化
非晶質シリコンと呼ばれるプラズマ蒸着非晶質シリコン
が特に好ましい。なぜならば、その電気的特性がLCD
に求められる要件によく合致するからである。ゲート絶
縁層16及び18は任意の透明絶縁材料から構成するこ
とができるが、ゲート絶縁層16は屈折率が基板14と
異なっていなければならない。任意の無機薄膜絶縁体、
またはポリイミド等の高分子材料を使用することができ
る。
しかし、低価格の大型パネル表示装置の製造では、二酸
化シリコン5i02膜または窒化シリコンSi3N4膜
が好ましい。二酸化シリコン及び窒化シリコンには、プ
ラズマCVDで製造した、種々の量の水素を含むものが
含まれることを了解されたい。
第2a図ないし第2e図を参照して、第1図に示したよ
うな薄膜トランジスタを形成する方法について説明する
。第2a図で、ゲート電極12をガラス基板14上に形
成する。ゲート電極12はNi−Crまたはその他の適
当な合金で形成することができる。第2b図で、ゲート
絶縁層16及び18を基板14及びゲート電極の上に付
着させる。任意選択として、一方のゲート絶縁層16の
みを付着してもよい。非晶質半導体層20をプラズマ法
またはプラズマCVD法によって付着させる。
ポジ型フォトレジスト層30を表面全体に塗布し、紫外
光を基板14、絶縁膜1B、1g及び非晶質半導体材料
20中を透過させる。本発明では、フォトレジスト30
に達するフォトリソグラフィ的に活動吠態の光の量が最
大になるように、絶縁膜18.18の厚みを選択する。
フォトレジスト膜30のゲート電極12を覆う部分のみ
は露光されず、したがって、第2c図に示すように、こ
の部分のみが現像後に残る。導体層40、通常はアルミ
ニウム等の金属を基板の上に付着させる。フォトレジス
ト膜30を溶媒で除去するとき、フォトレジスト膜30
上に付着された導体層40も除去される。これにより、
ゲート電極12の上に間隙が残る。第2d図に示される
ように、このリフトオフ工程で除去されない層40の部
分がソース電極22及びドレイン電極24となる。この
工程で形成された間隙内のそれらの縁部は、光の波長の
精度内でゲート電極の縁部と整合する。電極22及び2
4に対する配線のパターン付けでは、この間隙に必要な
精度程の精度は必要でない。したがって、ゲート・メタ
ライゼーシヨンによってうまく画定できない場合、マス
クの粗い整合だけで済む後続のりソグラフィ・ステップ
でパターン付けを行なうことができる。最後に、第2e
図に示されるように、第2の非晶質シリコン居26を構
造体の上面に付着させて、シリコン届26がゲート電極
12の上の間隙内に残り、がつソース電極22及びドレ
イン電極24の少なくとも一部分を覆うようにパターン
付けする。
第3a図ないし第3b図を参照して、本発明による方法
のもう1つの実施例について説明する。
第3a図で、ゲート電極12、ゲート絶縁層16、非晶
質シリコン層20及びキャップ層25をガラス基板14
上に次々に付着させる。ゲート絶縁層16またはキャッ
プ層25は1枚または複数の透明膜から構成することが
できる。ただし、図では1枚のみを示す。第3b図で、
フォトレジスト膜30(ポジ型AZ1350Jでもよい
)を塗布し、紫外線を照射する。このキャップ層25は
フォトレジスト30と屈折率が異なっていなければなら
ない。ゲート電極12は光を通さず、フォトレジスト膜
30用のマスクとして働く。
第3c図で、膜30をマスクとして使用して、キャップ
層25の露光部分を選択的に除去する。
このことは、5i02やSi3N4等の絶縁層はエツチ
ングするが、非晶質半導体届20は侵食しないエッチャ
ントを使って行なうことができる。アルミニウムまたは
別の金属を付着させ、リフトオフ法または金属エツチン
グ工程によってそれを選択的に除去すると、第3d図に
示すソース電極22及びドレイン電極24が形成される
非晶質シリコン膜の厚みに応じて、ソース電極22とド
レイン電極24の間のキャップ層25を除去し、追加の
非晶質シリコン26をゲート電極の上に付着してもよい
第2b図及び第3b図に示すどちらの工程でも、リフト
オフ・ステンシルを準備する際に使用するフォトレジス
ト30の露光速度は、最終的にレジストによって吸収さ
れるフォトリソグラフィ的に活動状態の光の光束に比例
する。この光束は、(1)光源の光出力、(2)フォト
レジストによって吸収される光の割合、または、(3)
光源とフォトレジストの間の構造を透過する光の割合を
増大させることにより増大させることができる。さらに
正確に数学的に言うと、露光速度は、光源の放出スペク
トルと、レジストの増感剤の吸収スペクトルと、干渉構
造の透過スペクトルの積をリソグラフィ的に活動状態の
すべての波長について積分した結果に比例する。
シブレー(Shipley) A Z −1350また
は同等のポジ型レジスト中での光の吸収は、約460n
mの波長で始まるが% 420nm未満でのみ強くなる
。構造体中に光を透過させるために使用されるリソグラ
フィ手段は、−殻内に水銀アーク灯を光源として使用す
る。したがって、ランプのスペクトルは水銀線から成り
、36E3nm線群が優越的である。短波長側では、ガ
ラス板での吸収により、有用な範囲が約320nmに制
限される。
405nm線及び438nm線からレジスト露光に対し
て幾らかの寄与があるものの、リソグラフィ的に活動状
態の光は386nmでほぼ単色であると見なすことがで
きる。したがって、本発明を通常のりソグラフィ手段及
びレジストで実施する際には、388nmの単一波長に
対する透過率が最大になるように構造体を設計すれば十
分である。
単色光に対する多層構造体の透過率は、たとえハ、マッ
クス・ホルン(Max Born) 及ヒエミル・ウル
ツ(Emil Wolf)  r光学の原理(Prin
cipleso「0ptics) J X第6版s P
ergamon Press %  1980年刊に記
載されている周知の理論によって予測できる。要約して
述べると、多層構造体の透過率は、吸収、反射または散
乱で失われない入射光の割合である。散乱は、ここで考
察する構造体では損失機構としては無視できる。吸収は
、光が−度だけ吸収層を横切る場合に最小になり、すな
わち光を前後に移動させる吸収層の両側での多重反射を
最小にすることにより、最小にすることができる。屈折
率が変化する界面を光が横切るときに反射が起こる。多
層構造体からの反射光の強度は、種々の界面で反射され
る波成分が干渉して打ち消し合う場合に最小になり、こ
の現象は、それらの振幅が180度位相がずれていると
きに起こる。
上記の参考文献に、関連する現象についての一層完全な
説明があり、任意の層厚の組合せについてそのような多
層構造体の吸光度、反射率、及び透過率の計算のための
公式が記載されているので、それを使えば最適の厚みを
計算することができる。
しかし、層を構成する材料の光学定数が既知の場合には
、構造体の透過率及び層厚の最適な選択を計算するため
の既製のディジタル・コンピュータ・プログラムを使用
する方が容易である。最適な厚みを計算するために必要
な数学的公式は周知であり、それ自体は本発明の一部で
はない。
ある周知の従来技術の方法に記載された中間構造、すな
わち、コーニング(Corning) 7059ガラス
とフォトレジストの間に300.OnmのS f 02
及び12.0nmのa−8i:Hを挟んだ構造の場合、
368nmの光に対する反射率、吸光度及び透過率はそ
れぞれ48.5.47.8及び13.7と算定できる。
表1に示すように、本発明に従って設計された数種類の
どの構造体によっても、光の透過率の大幅な改善が実現
される。
後出の表1は、層の種々の組合せについて計算した非吸
収層の厚みの最適な選択を示したものである。表1中で
構造体番号1から4は第2b図に示す工程に対応し、構
造体番号5から7は第3b図に対応する。
構造体(番号)1は、300nmの酸化物を、基板と非
晶質シリコン膜の中間の屈折率を有する、適切に選んだ
厚みの誘電体で置き換えるだけで、透過率が13.7%
から19.7%に向上することを示す。この例で最大の
透過率をもたらすための光学的厚み(nd)と光の波長
の比は1.245である。深い最小値によって分離され
た0、 745.1.745.2.245などのnd/
λ値について同様な透過率の最大値が計算された。1/
4波長の奇数倍に近いが同じではない光学的厚みで最大
値が生じることに留意されたい。これは、非晶質シリコ
ン層中での吸収を無視した近似理論の予測である。
構造体(番号)2及び3は、適切に選んだ厚みの二酸化
シリコンを間に挿入することにより、最適の厚みの窒化
シリコン単独の場合と同じ透過率の最大値が得られるこ
とを示す。これらの構造体は、電気的理由から、非晶質
半導体に隣接する絶縁体として二酸化シリコンが窒化物
よりも好ましい場合に有用である。
構造体(番号)4は、基板よりも小さい屈折率を宵する
。適切に選択した厚みの誘電体を窒化物層の下に挿入す
ることにより、透過率がさらにわずか改善されることを
示す。
構造体(番号)5から7は、非晶質半導体とフォトレジ
ストの間に適切に選択した反射防止キャップ層を挿入す
ることにより、透過率をさらに増大させることができる
ことを示す。したがって、表1の結果は、最終トランジ
スタの石望の電気的特性を維持しながら透過率が改善さ
れるように絶縁体を調整することが可能なことを実証し
ている。
ソース及びドレイン・メタライゼーションの後で、従来
技術に記載されたa−8i:Hの第2のプラズマ蒸着を
なくすことが望ましい。そのためには、元のa−8i:
H膜の厚みが素子動作にとって十分でなければならず、
現在の所、最小30nmであると考えられる。示唆され
たように、a−8i:Hの厚みがこの値で5i02ゲ一
ト絶縁体が300nmの場合、構造体の透過率は4.1
%である。これは実用には低過ぎる。光学的厚みを最適
化したゲート絶縁体を用いると、前段で述べたように、
透過率を5.6%に高めることができ、a−8i:Hと
フォトレジストの間に適当な中間層を追加することによ
り、7.0%の透過率を得ることができる。フォトレジ
ストに対する光透過量がこの値の場合、有効なりソグラ
フィが実現できる可能性がはるかに大きい。
表1について: 368nmの光の透過率を最大にするための種々の構造
における非吸収層の厚みの最適な選択。a −8i:H
層の厚みは12.Onmに固定した。計算で使用したそ
の他のパラメータは次の通りである。a−3i:Hに対
する屈折率n=5.18、k=2.4、コーニング70
59ガラス基板に対する屈折率n=1.558、フォト
レジストに対する屈折率n=1.60である。層は、フ
ォトレジストに隣接するものから順に列挙しである。
表1 以上、特定の実施例に関して本発明を説明してきたが、
当業者には理解されるように、本発明の精神及び範囲か
ら逸脱することなく変更を加えることができる。たとえ
ば、ゲート絶縁体を上記の層よりも多い層から構成する
ことができる。こうすると、その機能が光の透過率を最
適化することに加えて、複数の電気的特性、たとえば、
キャパシタンスと絶縁体−半導体間の界面電荷密度の両
方を制御することである場合に有用となる。あるいは、
薄膜トランジスタの速度を高めるために、比較的高価な
半導体を使って上述の構造体を製造することも可能であ
る。上で説明したように、大型パネル液晶表示装置の製
造では新型の半導体は不要である。ここで説明した実施
例は大型パネルLCDの薄膜トランジスタであったが、
光散乱層、または光吸収層を1層含む一連の層を介して
フォトレジスト層を露光する場合はさらに広い用途があ
る。
【図面の簡単な説明】
第1図は、本発明に従って製造された薄膜トランジスタ
の断面図である。 第2a図ないし第2e図はそれぞれ、前記実施例の製造
方法の異なるステップを示す断面図である。 第3a図ないし第3e図はそれぞれ、前記以外の実施例
の製造方法の異なるステップを示す断面図である。 IO・・・・非晶質シリコン薄膜トランジスタ、12・
・・・金属ゲート電極、14・・・・基板、16.18
・・・・ゲート絶縁層、20・・・・非晶質層、22・
・・・ソース電極、24・・・・ドレイン電極、25・
・・・キャップ層、26・・・・非晶質シリコン層、3
0・・・・フォトレジスト層、40・・・・導電体層。 出願人  インターナショナル・ビジネス・マンーンズ
・コーポレーション 代理人  弁理士  山  本  仁  朗(外1名) FIG、1 10・−・薄膜トラ:/レスク fZ・・・金属ゲート電極 14・・・透明基板 16、茫透明N&膜 20−一せ4の非晶4層 24−・・ド゛レイシ電極 26−・ 中271社晶貧層 FIG、3c FIG、3e

Claims (2)

    【特許請求の範囲】
  1. (1)透明基板と、 前記透明基板上に形成されたゲート電極と、前記透明基
    板及びゲート電極上に形成された少なくとも1つの透明
    絶縁層であって、前記透明基板とは異なる屈折率、及び
    、リソグラフィ用の光が干渉して反射が抑えられて透過
    が増長されるように選択された厚さを有する透明絶縁層
    と、前記透明絶縁層上に形成された非晶質半導体層と、 前記非晶質半導体層上に配置されかつ前記ゲート電極に
    セルフ・アラインされたソース及びドレイン電極と、 を有する薄膜トランジスタ。
  2. (2)少なくとも1つの層がリソグラフィ用の光を吸収
    するような複数の層を通してフォトレジストが露光され
    るような、透明基板上に薄膜トランジスタを形成する方
    法であって、 前記透明基板上にゲート電極を付着させる工程と、 前記透明基板とは異なる屈折率及びリソグラフィ用の光
    が干渉して反射が抑えられて透過が増長されるように選
    択された厚さの少なくとも1つの透明絶縁層を前記透明
    基板及びゲート電極の上に付着させる工程と、 前記透明絶縁層上に光を吸収する性質を有する光透過可
    能な半導体層を付着させる工程と、前記半導体層の上に
    フォトレジスト層を形成する工程と、 前記透明基板、透明絶縁層、及び、前記半導体層を通し
    て前記リソグラフィ用の光で前記フォトレジスト層を露
    光させる工程と、 を含む薄膜トランジスタの形成方法。
JP63307076A 1988-01-04 1988-12-06 薄膜トランジスタ及びその形成方法 Expired - Lifetime JPH0695527B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US140699 1988-01-04
US07/140,699 US4888632A (en) 1988-01-04 1988-01-04 Easily manufacturable thin film transistor structures

Publications (2)

Publication Number Publication Date
JPH02329A true JPH02329A (ja) 1990-01-05
JPH0695527B2 JPH0695527B2 (ja) 1994-11-24

Family

ID=22492423

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001324727A (ja) * 2000-05-12 2001-11-22 Samsung Electronics Co Ltd 液晶表示装置用薄膜トランジスタ基板及びその製造方法
JP2006086502A (ja) * 2004-09-15 2006-03-30 Lg Philips Lcd Co Ltd 有機薄膜トランジスタ及び液晶表示装置用基板並びにそれらの製造方法

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0251563A3 (en) * 1986-06-17 1991-01-09 Tokyo Electric Co. Ltd. Photoelectric conversion device
GB2220792B (en) * 1988-07-13 1991-12-18 Seikosha Kk Silicon thin film transistor and method for producing the same
US5157470A (en) * 1989-02-27 1992-10-20 Hitachi, Ltd. Thin film transistor, manufacturing method thereof and matrix circuit board and image display device each using the same
GB2235326A (en) * 1989-08-16 1991-02-27 Philips Electronic Associated Active matrix liquid crystal colour display devices
US5322807A (en) * 1992-08-19 1994-06-21 At&T Bell Laboratories Method of making thin film transistors including recrystallization and high pressure oxidation
JP3537854B2 (ja) * 1992-12-29 2004-06-14 エルジー フィリップス エルシーディー カンパニー リミテッド 薄膜トランジスタの製造方法
US6190933B1 (en) 1993-06-30 2001-02-20 The United States Of America As Represented By The Secretary Of The Navy Ultra-high resolution liquid crystal display on silicon-on-sapphire
US6312968B1 (en) 1993-06-30 2001-11-06 The United States Of America As Represented By The Secretary Of The Navy Method for fabricating an electrically addressable silicon-on-sapphire light valve
JP3478012B2 (ja) * 1995-09-29 2003-12-10 ソニー株式会社 薄膜半導体装置の製造方法
US6127262A (en) * 1996-06-28 2000-10-03 Applied Materials, Inc. Method and apparatus for depositing an etch stop layer
KR100333180B1 (ko) * 1998-06-30 2003-06-19 주식회사 현대 디스플레이 테크놀로지 Tft-lcd제조방법
KR20010004604A (ko) * 1999-06-29 2001-01-15 김영환 박막 트랜지스터 어레이 기판 및 그의 제조방법
US6746901B2 (en) * 2000-05-12 2004-06-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating thereof
JP2004079901A (ja) * 2002-08-21 2004-03-11 Nec Electronics Corp 半導体装置及びその製造方法
US9401431B2 (en) * 2009-04-21 2016-07-26 Cbrite Inc. Double self-aligned metal oxide TFT

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58170067A (ja) * 1982-03-31 1983-10-06 Fujitsu Ltd 薄膜トランジスタの製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4040073A (en) * 1975-08-29 1977-08-02 Westinghouse Electric Corporation Thin film transistor and display panel using the transistor
US4742384A (en) * 1978-02-01 1988-05-03 Rca Corporation Structure for passivating a PN junction
JPS5680133A (en) * 1979-12-06 1981-07-01 Chiyou Lsi Gijutsu Kenkyu Kumiai Formation of pattern
JPS5692573A (en) * 1979-12-26 1981-07-27 Citizen Watch Co Ltd Display panel
US4393572A (en) * 1980-05-29 1983-07-19 Rca Corporation Method of making low leakage N-channel SOS transistors utilizing positive photoresist masking techniques
JPS5731179A (en) * 1980-07-31 1982-02-19 Sharp Corp Formation of thin-film transistor
JPS60142566A (ja) * 1983-12-28 1985-07-27 Fujitsu Ltd 絶縁ゲ−ト薄膜トランジスタ及びその製造方法
FR2566186B1 (fr) * 1984-06-14 1986-08-29 Thomson Csf Procede de fabrication d'au moins un transistor a effet de champ en couche mince et transistor obtenu par ce procede
JPH073871B2 (ja) * 1985-01-29 1995-01-18 セイコー電子工業株式会社 薄膜トランジスタ
FR2590409B1 (fr) * 1985-11-15 1987-12-11 Commissariat Energie Atomique Procede de fabrication d'un transistor en couches minces a grille auto-alignee par rapport au drain et a la source de celui-ci et transistor obtenu par le procede
JPS62291067A (ja) * 1986-06-10 1987-12-17 Nec Corp 薄膜トランジスタの製造方法
DE3752301T2 (de) * 1986-11-29 2000-03-23 Sharp Kk Verfahren zur Herstellung eines Dünnschichttransistors

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58170067A (ja) * 1982-03-31 1983-10-06 Fujitsu Ltd 薄膜トランジスタの製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001324727A (ja) * 2000-05-12 2001-11-22 Samsung Electronics Co Ltd 液晶表示装置用薄膜トランジスタ基板及びその製造方法
JP2006086502A (ja) * 2004-09-15 2006-03-30 Lg Philips Lcd Co Ltd 有機薄膜トランジスタ及び液晶表示装置用基板並びにそれらの製造方法

Also Published As

Publication number Publication date
DE3883188T2 (de) 1994-03-17
EP0322590A2 (en) 1989-07-05
EP0322590A3 (en) 1991-01-16
US4888632A (en) 1989-12-19
JPH0695527B2 (ja) 1994-11-24
DE3883188D1 (de) 1993-09-16
EP0322590B1 (en) 1993-08-11

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