DE19603450B4 - Halbleitervorrichtung mit einer Polyzidstruktur und Verfahren zur Herstellung derselben - Google Patents

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Abstract

Halbleitervorrichtung mit:
einem gestuften Abschnitt (3a, 19a), der auf einem Halbleitersubstrat ausgebildet ist,
einer ersten polykristallinen Siliziumschicht (6, 20), die einen Abschnitt aufweist, der auf dem gestuften Abschnitt angeordnet und durch diesen angehoben ist,
einer Metallsilizidschicht (7, 21) mit hohem Schmelzpunkt, die auf der ersten polykristallinen Siliziumschicht ausgebildet ist, und
einer oberen Schicht (8, 22), die auf der Metallsilizidschicht mit hohem Schmelzpunkt aus einer Schicht ausgebildet ist, die aus der Gruppe ausgewählt ist, die eine amorphe Siliziumschicht, eine polykristalline Siliziumschicht, eine TiN-Schicht und eine TiW-Schicht aufweist.

Description

  • Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung und auf ein Verfahren zur Herstellung derselben.
  • Insbesondere bezieht sie sich auf eine Halbleitervorrichtung mit einer Polyzidstruktur, die aus einer polykristallinen Siliziumschicht und einer Metallsilizidschicht, die auf dieser ausgebildet ist und einen hohen Schmelzpunkt aufweist, ausgebildet ist und ebenso auf ein Verfahren zur Herstellung derselben.
  • Eine Polyzidstruktur, die aus einer polykristallinen Siliziumschicht und einer Metallsilizidschicht mit einem hohen Schmelzpunkt, die auf der polykristallinen Siliziumschicht ausgebildet ist, ausgebildet ist, ist als eine Struktur bekannt, die als eine Verbindungs- und eine Gateelektrodenschicht in einem VLSI verwendet wird. Die 19 bis 23 sind Querschnittsansichten und Draufsichten, die ein Beispiel eines Verfahrens zur Herstellung einer Gateelektrodenschicht, die eine Polyzidstruktur aufweist, zeigen. 20 ist eine Querschnittsansicht, die entlang der Linie 100-100 in 22 genommen ist, und 21 ist eine Querschnittsansicht, die entlang der Linie 200-200 in 23 genommen ist. Es wird zuerst auf die 19 bis 23 Bezug genommen, ein Verfahren bzw. ein Prozeß zur Ausbildung der Gateelektrodenschicht mit der Polyzidstruktur wird nun im folgenden beschrieben.
  • Wie in 19 gezeigt ist, wird eine Feldoxidschicht 3 zur Elementtrennung in einem vorbestimmten Bereich auf einem p-Typ Siliziumsubstrat 1 durch eine selektives Oxidationsverfahren, d.h. ein LOCOS(Local Oxidation of Silicon = lokale Oxidation von Silizium)-Verfahren ausgebildet. Dadurch wird ein aktiver Bereich 2, der durch die Feldoxidschicht 3 umgeben ist, auf einer Hauptoberfläche des p-Typ Siliziumsubstrates 1 ausgebildet. In diesem Schritt wird ein Vogelschnabel 3a an einem Seitenrand oder seitlichen Ende der Feldoxidschicht 3 ausgebildet. Der Vogelschnabel 3a bildet einen bezüglich des aktiven Bereiches 2 an der Hauptoberfläche des p-Typ Siliziumsubstrates gestuften Abschnitt.
  • Dann wird, wie in 20 gezeigt ist, eine thermische Oxidation an der Oberfläche des aktiven Bereichs 2 zur Ausbildung einer Gateoxidschicht 5 bewirkt. Eine polykristalline Siliziumschicht 6 wird durch ein Niederdruck-CVD-Verfahren (CVD = chemische Dampfphasenabscheidung) ausgebildet. Eine Metallsilizidschicht mit hohem Schmelzpunkt (z.B. eine Wsi2-Schicht) 7, die eine Verbindung aus einem Metall mit hohem Schmelzpunkt und Silizium ist, wird auf der polykristallinen Siliziumschicht 6 durch ein Sputterverfahren ausgebildet. Ein Resistmuster 9 wird auf einem vorbestimmten Bereich auf der WSi2-Schicht 7 durch Photolithografie ausgebildet. Unter Verwendung des Resistmusters 9 als Maske werden. die WSi2-Schicht 7 und die polykristalline Siliziumschicht 6 zur Musterung der WSi2-Schicht 7 und der polykristallinen Siliziumschicht 6 anisotrop geätzt. Auf diese Art und Weise wird die Gateelektrodenschicht, die aus einer Polyzidstruktur mit einer beabsichtigten Konfiguration bzw. einer beabsichtigten äußeren Gestalt besteht, ausgebildet, wie in 21 gezeigt ist.
  • Das Herstellungsverfahren ist in Verbindung mit dem Querschnitt durch die Gateelektrodenschicht in der Richtung der Kanalbreite beschrieben worden. Währenddessen ist das Herstellungsverfahren, das sich auf den Querschnitt in der Richtung der Kanallänge bezieht, wie folgt. Die 25 bis 34 sind Querschnittsansichten und Draufsichten, die das Herstellungsverfahren bezüglich des Querschnittes der Gateelektrodenstruktur mit der Polyzidstruktur in der Richtung der Kanallänge zeigen. 25 zeigt einen Querschnitt, der entlang der Linie 500-500 in 34 genommen ist.
  • Unter Bezugnahme auf die 25 bis 34 wird nun eine Beschreibung des Herstellungsverfahrens gegeben, das sich auf den Querschnitt durch die Gateelektrodenschicht mit der Polyzidstruktur in der Richtung der Kanallänge bezieht. Genauer gesagt wird eine Beschreibung des Verfahrens zur Ausbildung einer MOSFET- Struktur vom LDD-Typ (LDD = Lightly Doped Drain) gegeben. Bei der MOSFET-Struktur vom LDD-Typ sind Abschnitte der Source/Drain-Bereiche nahe eines Kanalbereiches aus leicht dotierten Bereichen ausgebildet und Abschnitte, die von dem Kanalbereich entfernter sind, sind aus stark dotierten Bereichen ausgebildet.
  • Zuerst werden, wie in 25 gezeigt ist, die Gateoxidschicht 5, die polykristalline Siliziumschicht 6 und die Metallsilizidschicht mit hohem Schmelzpunkt 7 (z. B. eine WSi2-Schicht) aufeinanderfolgend auf dem p-Typ Siliziumsubstrat 1 ausgebildet. Das Resistmuster 9 wird auf einem vorbestimmten Bereich auf der WSi2-Schicht 7 durch Photolithografie ausgebildet. Unter Verwendung des Resistmuster 9 als Maske werden die WSi2-Schicht 7, die polykristalline Siliziumschicht 6 und ein Abschnitt der Gateoxidschicht 5 zur Ausbildung einer Konfiguration, wie sie in 26 gezeigt ist, anisotrop geätzt.
  • Abschnitte 5a der Gateoxidschicht 5, die auf Bereichen zur Ausbildung von Source/Drain-Bereichen angeordnet sind, müssen aus den folgenden Gründen verbleiben. Falls die Abschnitte 5a zum Freilegen der Hauptoberfläche des p-Typ Siliziumsubstrates 1 in dem Schritt des Ätzens der polykristallinen Siliziumschicht 6 entfernt würden, dann würde die Oberfläche des p-Typ Siliziumsubstrates 1 plötzlich geätzt werden. Das ist so aufgrund der Tatsache, daß die polykristallinen Siliziumschicht 6 und das p-Typ Siliziumsubstrat 1 aus ähnlichen Materialien ausgebildet sind (d.h. poly- und monokristallinem Silizium), und daher neigen die Ätzarten zum Ätzen der polykristallinen Siliziumschicht 6 dazu, das p-Typ Siliziumsubstrat 1 zu ätzen. Daher müssen Abschnitte 5a der Gateoxidschicht 5 verbleiben, um das plötzliche Ätzen der Oberfläche des p-Typ Siliziumsubstrates 1 zu verhindern.
  • In dem obigen Zustand wird Dotierstoff in die Oberfläche des p-Typ Siliziumsubstrates 1 unter Verwendung der WSi2-Schicht 7 und der polykristallinen Siliziumschicht 6 als Maske ionenimplantiert, wodurch ein leicht dotierter n–-Typ Dotierungsbereich 30 ausgebildet wird.
  • Dann wird, wie in 27 gezeigt ist, eine Oxidschicht 13 auf der gesamten Oberfläche durch das Niederdruck-CVD-Verfahren ausgebildet. Genauer gesagt wird das Niederdruck-CVD-Verfahren bei einer Temperatur in einem mittleren Bereich 500°C bis 800°C zur Zerlegung von Tetraethylorthosilikat (Si(OC2H5)4) zur Ausbildung einer Oxidschicht 13 ausgeführt. Im allgemeinen wird die Oxidschicht 13, die durch Zerlegen von Tetraethylorthosilikat ausgebildet ist, eine TEOS-Oxidschicht genannt. Bei der Oxidschicht 13, die durch das CVD-Verfahren ausgebildet ist, weist ein Abschnitt, der auf der oberen Oberfläche der WSi2-Schicht 7 angeordnet ist, im wesentlichen dieselbe Schichtdicke wie ein Abschnitt, der auf dem n–-Typ Dotierungsbereich 30 angeordnet ist, auf.
  • Ein anisotropes Ätzen wird auf die gesamte Oberfläche der Oxidschicht 13 zur Ausbildung von Seitenwandoxidschichten 13a, die einen in 28 gezeigten Aufbau aufweisen, bewirkt. Das anisotrope Ätzen zur Ausbildung der Seitenwandoxidschicht 13a wird fortgesetzt, bis die Oberfläche des p-Typ Siliziumsubstrates 1 freigelegt ist, wie in 30 gezeigt ist. Derart wird das anisotrope Ätzen fortgesetzt, bis die Gateoxidschichten 5a und die Oxidschichten 130a, die in den 28, 29 und 31 gezeigt sind, vollständig entfernt sind. Wie in 30 gezeigt ist, wird unter Verwendung der Seitenwandoxidschichten 13a als Maske n-Typ Dotierstoff in das p-Typ Siliziumsubstrat 1 zur Ausbildung von stark dotierten n+-Typ Dotierungsbereichen 31 ionenimplantiert. Die n–-Typ und die n+-Typ Dotierungsbereiche 30 und 31 bilden Source/Drain-Bereiche der LDD-Struktur.
  • Dann wird, wie in 32 gezeigt ist, eine Zwischenschicht-Isolierschicht 15 durch das Niederdruck-CVD-Verfahren ausgebildet. 33 zeigt eine Struktur, bei der eine Zwischenschicht-Isolierschicht 15 auf der Struktur, die die verbleibenden Gateoxidschichten 5a, die in 31 gezeigt sind, aufweist, ausgebildet ist.
  • Die 35 bis 38 sind Querschnittsansichten und Draufsichten, die ein Verfahren zur Herstellung einer Verbindung, die aus einer Polyzidstruktur ausgebildet ist, zeigen. 35 ist eine Querschnittsansicht, die entlang der Linie 300-300 in 37 genommen ist, und 36 ist eine Querschnittsansicht, die entlang der Linie 400-400 in 38 genommen ist.
  • Wie in den 35 und 37 gezeigt ist, wird eine Zwischenschicht-Isolierschicht 17 auf dem Siliziumsubstrat 1 durch das Niederdruck-CVD-Verfahren oder thermische Oxidation ausgebildet. Die Zwischenschicht-Isolierschicht 17 kann eine thermisch oxidierte Schicht mit einer kleinen Dicke sein. Eine Verbindung 18 für eine untere Schicht wird in einem vorbestimmten Bereich auf der Zwischenschicht-Isolierschicht 17 ausgebildet. Eine Zwischenschicht-Isolierschicht 19, die die Verbindung 18 für eine untere Schicht bedeckt, wird durch das Niederdruck-CVD-Verfahren ausgebildet. In diesem Schritt wird ein gestufter Abschnitt 19a ausgebildet. Eine polykristalline Siliziumschicht 20 und WSi2-Schicht (Silizidschicht mit hohem Schmelzpunkt) 21 werden auf der Zwischen schicht-Isolierschicht 19 durch Niederdruck-CVD-Verfahren ausgebildet. Ein Resistmuster 23 wird auf einem vorbestimmten Bereich auf der WSi2-Schicht 21 durch Photolithografie ausgebildet. Unter Verwendung des Resistmusters 23 als Maske wird ein anisotropes Ätzen der WSi2-Schicht 21 und der polykristallinen Siliziumschicht 20 bewirkt, wodurch eine gemusterte WSi2-Schicht 21 und eine gemusterte polykristalline Siliziumschicht 20, wie sie in den 36 und 38 gezeigt sind, ausgebildet werden. Auf diese Art und Weise wird die Verbindungsschicht mit der Polyzidstruktur vervollständigt.
  • Die folgenden Probleme treten bei der Gateelektrodenschicht und der Verbindungsschicht, die die Polyzidstruktur aufweisen, auf.
  • Bei der Gateelektrodenschicht mit der Polyzidstruktur, die in den 20 und 21 gezeigt ist, werden die polykristalline Siliziumschicht 6 und die WSi2-Schicht 7 über den gestuften Abschnitt, der an dem Rand 4 der Feldoxidschicht 3 gebildet und durch den Vogelschnabel 3a der Feldoxidschicht 3 definiert ist, ausgebildet und durch diesen angehoben. Darum werden während der Belichtung zur Ausbildung des Resistmusters 9 Lichtstrahlen durch die WSi2-Schicht 7, die auf dem gestuften Abschnitt angeordnet ist, reflektiert, und der Resist wird nachteilhafterweise durch die reflektierten Strahlen belichtet. Als ein Ergebnis tritt nachteilhafterweise eine Einkerbung bzw. Kerbe 9a in dem Resistmuster 9 auf, wie in 22 gezeigt ist. Dieses Phänomen wird als Lichthofbildung bzw. Haloeffekt bezeichnet.
  • Diese Lichthofbildung wird unter Bezugnahme auf 24 beschrieben. 24 ist eine Querschnittsansicht, die entlang der Linie 700-700 in der Draufsicht aus 22 genommen ist. Wie in 24 gezeigt ist, wird die Belichtung eines Resistes gewöhnlicherweise mit einer Maske, die einen Schattenfilm (Abschirmungsfilm) 51, der auf einem Maskensubstrat 50 ausgebildet ist, aufweist, ausgeführt. Ein belichteter Abschnitt des Resists wird durch Entwicklung entfernt, und nur ein nicht-belichteter Abschnitt ver bleibt als das Resistmuster 9. Wenn Lichtstrahlen (i-Strahlen) in Richtung der Rückseite der Maske gestrahlt werden, treten die Lichtstrahlen durch einen Abschnitt, ausgenommen den Schattenfilm 51, hindurch. Im allgemeinen wird daher ein Abschnitt des Resistmusters, der dem Schattenfilm 51 entspricht, nicht belichtet. Falls jedoch die WSi2-Schicht 7, die auf dem gestuften Abschnitt angeordnet ist, die Lichtstrahlen reflektiert, wie in 24 gezeigt ist, dann wird der Resist lateral durch die reflektierten Strahlen belichtet. Als Folge wird der Abschnitt des Resistes, der dem Schattenfilm 51 entspricht, teilweise belichtet.
  • Wenn danach die Entwicklung durchgeführt wird, tritt eine Kerbe 9a in dem Resistmuster auf, wie in den 22, 23 und 24 gezeigt ist. Daher bildet der Abschnitt, der durch die Lichtstrahlen, die von dem gestuften Abschnitt der WSi2-Schicht 7 reflektiert wurden, belichtet worden ist, nach der Entwicklung die Kerbe 9a. Falls das anisotrope Ätzen auf die WSi2-Schicht 7 und polykristalline Siliziumschicht 6 mit einer Maske, die durch das Resistmuster 9 mit der Kerbe 9a, wie es in 22 gezeigt ist, gebildet wird, bewirkt wird, weist die WSi2-Schicht 7 eine mit einer Kerbe 7a versehene Musterkonfiguration, wie sie in 23 gezeigt ist, auf. Derart kann, falls das Resistmuster auf der Polyzidstruktur ausgebildet ist, die auf dem gestuften Abschnitt ausgebildet und durch diesen angehoben ist, das gewünschte Resistmuster 9b nicht ausgebildet werden, sondern das Resistmuster 9 mit der Kerbe 9a wird ausgebildet werden, so daß die Polyzidstruktur, die genau das gewünschte Muster aufweist, nicht gebildet werden kann.
  • Dieses Problem tritt auch bezüglich der Verbindung mit der Polyzidstruktur, die auf dem gestuften Abschnitt ausgebildet ist, auf, wie in den 35 bis 38 gezeigt ist. Falls das Resistmuster 23 auf dem gestuften Abschnitt ausgebildet ist, wie in den 35 und 37 gezeigt ist, wird das Resistmuster 23 eine Kerbe bzw. Einkerbung 23a aufweisen, die aufgrund der durch die WSi2-Schicht 21, die auf dem gestuften Abschnitt angeordnet ist, wäh rend der Belichtung des Resistmusters 23 reflektierten Lichtstrahlen ausgebildet ist. Derart kann die gewünschte bzw. beabsichtigte Musterkonfiguration 23b nicht erhalten werden, und die Kerbe 23a wird in dem Resistmuster 23 ausgebildet.
  • Als Folge wird, falls das Resistmuster 23 mit der Kerbe 23a als Maske verwendet und das anisotrope Ätzen auf die darunterliegende WSi2-Schicht 21 und die polykristalline Siliziumschicht 20 bewirkt wird, die WSi2-Schicht 7 eine mit der Kerbe 21a ausgebildete Musterkonfiguration aufweisen, wie in 38 gezeigt ist. Eine Einkerbung bzw. Kerbe (nicht gezeigt) wird auch in der darunterliegenden polykristallinen Siliziumschicht ausgebildet werden. Darum kann die WSi2-Schicht 21 nicht die beabsichtigte Musterkonfiguration 21b haben, und sie wird eine mit der Kerbe 21a versehene Musterkonfiguration aufweisen.
  • Das folgende Problem tritt bei dem Verfahren zur Herstellung der Gateelektrodenschicht mit der oben beschriebenen Polyzidstruktur auf, deren Querschnitt in der Richtung der Kanallänge in den 25 bis 34 gezeigt ist. Bei dem Schritt der Ausbildung der in 27 gezeigten Oxidschicht 13 durch das CVD-Verfahren wird die Struktur einer Temperatur von 500 bis 800°C ausgesetzt, so daß die WSi2-Schicht 7 kristallisiert. Darum neigt die WSi2-Schicht 7 dazu, mit Sauerstoffatomen in einem größeren Ausmaß zu reagieren, und daher neigt sie dazu, leicht zu oxidieren. Falls die Seitenwandoxidschicht 13a nachfolgend zu dem obigen Zustand, wie er in 30 gezeigt ist, ausgebildet wird, ist die obere Oberfläche der WSi2-Schicht 7 freigelegt. Danach wird, während die Zwischenschicht-Oxidschicht 15 durch das Niederdruck-CVD-Verfahren ausgebildet wird, wie es in 32 gezeigt ist, eine Oxidschicht 16, die aus WO3 besteht, auf der Oberfläche der WSi2-Schicht 7 aufgrund der Oxidation durch Sauerstoff, der von außerhalb eines CVD-Ofens in das Innere des CVD-Ofens während des Verarbeitungsschrittes in dem CVD-Ofen gebracht wird, ausgebildet. Aufgrund der Ausbildung der Oxidschicht 16 wird der Schichtwiderstandswert der WSi2-Schicht 7 nachteilhafterweise verändert.
  • Wie oben beschrieben worden ist, treten bei der Gateelektrodenschicht oder der Verbindungsschicht, die aus der oben beschriebenen Polyzidstruktur ausgebildet ist, solche Probleme auf, daß zum Beispiel eine beabsichtigte Musterkonfiguration aufgrund des Haloeffektes während der Ausbildung des Resistmusters nicht erhalten werden kann, und daß eine unerwünschte Oxidschicht 16 auf der WSi2-Schicht 7 während der Ausbildung der Zwischenschicht-Isolierschicht, die die Polyzidstruktur bedeckt, ausgebildet wird. Darum ändert sich der Schichtwiderstandswert der Polyzidstruktur unbevorzugterweise bzw. nachteilhafterweise.
  • Aus VLSI Metallization: Physics and Technologies, 1991, S. 172–179 ist eine Polyzidgatestruktur bekannt, die eine untere Polysiliziumschicht und eine obere MoSi2- oder WSi2-Schicht aufweist.
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  • Es ist Aufgabe der vorliegenden Erfindung, eine Halbleitervorrichtung, die eine Polyzidstruktur, welche auf einem gestuften Abschnitt ausgebildet ist, und insbesondere eine akkurate Musterkonfiguration aufweist, und ein Verfahren zur Herstellung einer solchen Halbleitereinrichtung anzugeben.
  • Diese Aufgabe wird gelöst durch eine Halbleitervorrichtung nach Anspruch 1 oder 7 bzw. ein Verfahren nach Anspruch 10 oder 13.
  • Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
  • Die Erfindung ermöglicht eine Halbleitervorrichtung, die eine Polyzidstruktur aufweist, und die insbesondere eine Struktur aufweist, die die Oxidation einer oberen Oberfläche einer Metallsilizidschicht mit hohem Schmelzpunkt verhindern kann.
  • Die Erfindung ermöglicht ein Verfahren zur Herstellung einer Halbleitervorrichtung mit einer Polyzidstruktur, die auf einem gestuften Abschnitt ausgebildet ist, und insbesondere ein Herstellungsverfahren, das einen Haloeffekt bzw. eine Lichthofbildung während der Ausbildung eines Resistmuster verhindern kann. Die Erfindung ermöglicht ein Verfahren zur Herstellung einer Halbleitervorrichtung, die eine Polyzidstruktur aufweist, und insbesondere ein Herstellungsverfahren, das effektiv die Oxida tion einer Oberfläche einer Metallsilizidschicht mit hohem Schmelzpunkt verhindern kann.
  • Entsprechend der Halbleitervorrichtung nach Anspruch 1 kann die Menge der Lichtstrahlen, die durch die obere Schicht während der Belichtung zur Ausbildung eines Resistmusters reflektiert wird, klein sein. Genauer gesagt, angenommen daß eine Reflektivität von Aluminium bezüglich i-Strahlen gleich 100 ist, dann sind alle, die amorphe Siliziumschicht, die polykristalline Siliziumschicht, die TiN-Schicht und die TiW-Schicht, aus Materialien ausgebildet, die eine Reflektivität aufweisen, die nicht größer als 50 ist, so daß die Reflektion von Lichtstrahlen während der Belichtung des Resistmusters unterdrückt wird. Dadurch ist es ungeachtet der Tatsache, daß die Halbleitervorrichtung die Polyzidstruktur, die auf dem gestuften Abschnitt ausgebildet und durch diesen angehoben ist, aufweist, möglich, die Erzeugung einer Kerbe in einem Resistmuster, die durch die Belichtung mit reflektierten Lichtstrahlen verursacht werden könnte, zu verhindern. Als ein Ergebnis kann die unten liegende Polyzidstruktur, die unter Verwendung des darüberliegenden Resistmusters als Maske gemustert wird, so gemustert werden, daß sie eine Konfiguration bzw. eine äußere Gestalt aufweist, die keine Kerbe enthält. Als Folge kann die gewünschte bzw. entworfene Musterkonfiguration akkurat ausgebildet werden. Falls die amorphe Siliziumschicht oder die polykristalline Siliziumschicht als die obere Schicht verwendet werden, ist es möglich, effektiv die Oxidation der oberen Oberfläche der Metallsilizidschicht mit hohem Schmelzpunkt während der Ausbildung einer Zwischenschicht-Isolierschicht, die die Polyzidstruktur bedeckt, zu verhindern. In diesem Fall wird nur die obere Oberfläche der oberen Schicht, die aus der Siliziumschicht ausgebildet ist, oxidiert, und die Metallsilizidschicht mit hohem Schmelzpunkt wird nicht oxidiert, so daß es möglich ist, eine Änderung des Schichtwiderstandswertes der Metallsilizidschicht mit hohem Schmelzpunkt zu verhindern.
  • Entsprechend der Halbleitervorrichtung nach Anspruch 7 wird eine Gateelektrodenstruktur, die eine Polyzidstruktur enthält, vorgesehen, mit der oberen Schicht, die auf der Metallsilizidschicht mit hohem Schmelzpunkt angeordnet und aus einer Schicht ausgebildet ist, die aus der Gruppe aus ausgewählt ist, die eine amorphe Siliziumschicht, eine polykristalline Siliziumschicht, eine TiN-Schicht und eine TiW-Schicht aufweist. Darum verhindert, falls die amorphe Siliziumschicht oder die polykristalline Siliziumschicht als die obere Schicht verwendet werden, die obere Schicht, die Oxidation der Oberfläche der Metallsilizidschicht mit hohem Schmelzpunkt durch Sauerstoff, der während der Ausbildung einer Zwischenschicht-Isolierschicht, die eine Gateelektrode bedeckt, von außerhalb in das Innere des CVD-Ofens eingebracht wird. Darum ist es möglich, die Ausbildung einer Oxidschicht an der Oberfläche der Metallsilizidschicht mit hohem Schmelzpunkt zu verhindern. Falls die obige Gateelektrodenstruktur auf dem gestuften Abschnitt ausgebildet wird, kann der Haloffekt während der Ausbildung eines Resistmusters aufgrund des Vorsehens der oberen Schicht, die aus der amorphen Siliziumschicht, der polykristallinen Siliziumschicht, der TiN-Schicht oder der TiW-Schicht mit einer niedrigen Reflektivität ausgebildet ist, wirksam verhindert werden. Dadurch kann das Resistmuster akkurat in Übereinstimmung mit dem Entwurf ausgebildet werden. Als Folge kann die Gatestruktur, die akkurat die gewünschte Musterkonfiguration aufweist, leicht ausgebildet werden. Da die Konkavität an der Hauptoberfläche des Halbleitersubstrates, angeordnet außerhalb des Endes der unteren Oberfläche der Seitenwandisolierschicht, ausgebildet wird, entfernt das Überätzen zur Ausbildung der Konkavität eine Oxidschicht, die auf der Oberfläche des Substrates ausgebildet worden ist, von der gesamten Oberfläche des Substrates, so daß die Oxidschicht nicht in irgendeiner Position auf der gesamten Substratoberfläche verbleibt. Darum werden die Substratoberflächen in den aktiven Bereichen seitlich der Seitenwände auf dem gesamten Wafer freigelegt. Als Folge können die Bedingungen für eine Ionenimplantation verglichen mit den herkömmlichen Fällen, in denen Oxidschichten an einigen Stellen verbleiben und bei denen die Oxidschichtabschnitte Abschnitte mit unterschiedlichen Dicken aufweisen, gleichförmig gemacht werden. Darum kann eine Gleichförmigkeit des Implantationsprozesses erreicht werden, und derart können die Source/Drain-Bereiche mit gleichen Eigenschaften ausgebildet werden.
  • Entsprechend des Verfahrens nach Anspruch 10 kann die Reflektion von Lichtstrahlen an dem gestuften Abschnitt aufgrund der oberen Schicht, die eine niedrige Reflektivität aufweist, während der Belichtung zur Ausbildung des Resistmusters unterdrückt werden. Darum kann der Haloeffekt bzw. die Lichthofbildung verhindert werden, und das Resistmuster, das akkurat eine gewünschte Musterkonfiguration aufweist, kann leicht ausgebildet werden. Als ein Ergebnis kann die Polyzidstruktur, die akkurat die gewünschte Musterkonfiguration (d.h. die dem Entwurf entsprechende äußere Gestalt des Musters) aufweist, ausgebildet werden.
  • Entsprechend des Verfahrens nach Anspruch 13 zur Herstellung der Halbleitervorrichtung, die mit einer Polyzidstruktur als die Gateelektrodenstruktur vorgesehen ist, wird die Siliziumschicht auf der Metallsilizidschicht mit hohem Schmelzpunkt und dann die diese bedeckende Isolierschicht ausgebildet, so daß die Oxidation der Oberfläche der Metallsilizidschicht mit hohem Schmelzpunkt während der Ausbildung der Isolierschicht effektiv verhindert wird. Dadurch wird eine Änderung des Schichtwiderstandswertes der Metallsilizidschicht mit hohem Schmelzpunkt verhindert. Da die Konkavität an der Hauptoberfläche des Halbleitersubstrates durch das anisotrope Ätzen, welches zur Ausbildung der Seitenwandisolierschicht auf mindestens den Seitenoberflächen der Metallsilizid schicht mit hohem Schmelzpunkt und der polykristallinen Siliziumschicht bewirkt wird, ausgebildet wird, verbleibt die Oxidschicht nicht in irgendeiner Position auf der gesamten Oberfläche des Halbleitersubstrates, so daß die Substratoberflächen der aktiven Bereiche neben den Seitenwandisolierschichten bei dem gesamten Wafer freigelegt sind. Als Folge können die Bedingungen für die Ionenimplantation verglichen mit den herkömmlichen Fällen, in denen Oxidschichten an einigen Stellen verbleiben und bei denen die Oxidschicht unterschiedliche Abschnitte mit unterschiedlichen Dicken aufweist, gleichförmig gemacht werden. Dadurch können Dotierungsbereiche gleichförmig in dem gesamten Substrat ausgebildet werden. Darum kann eine Mehrzahl von Source/Drain-Bereichen gleichförmige Eigenschaften bzw. Charakteristiken aufweisen.
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  • Weitere Merkmale und Zweckmäßigkeiten ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figuren.
  • Von den Figuren zeigen:
  • 1 bis 3 Querschnittsansichten, die den 1. bis 3. Schritt in einem Verfahren zur Herstellung einer Halbleitervorrichtung nach einer ersten Ausführungsform der Erfindung zeigen;
  • 4 eine Draufsicht auf eine Struktur, die in 2 gezeigt ist;
  • 5 eine Draufsicht auf eine Struktur, die in 3 gezeigt ist;
  • 6 bis 13 Querschnittsansichten, die den 1. bis 8. Schritt in einem Verfahren zur Herstellung einer Halbleitervorrichtung nach einer zweiten Ausführungsform der Erfindung zeigen;
  • 14 eine Querschnittsansicht, die eine Struktur zeigt, die ausgebildet wird, wenn die Ätzbedingungen in dem Verfahren zur Herstellung der Halbleitervorrichtung nach der zweiten Ausführungsform der Erfindung, die in 7 gezeigt ist, variieren;
  • 15 und 16 Querschnittsansichten, die den ersten und zweiten Schritt in einem Verfahren zur Herstellung einer Halbleitervorrichtung nach der dritten Ausführungsform der Erfindung zeigen;
  • 17 eine Draufsicht auf eine Struktur, die in 15 gezeigt ist;
  • 18 eine Draufsicht auf eine Struktur, die in 16 gezeigt ist;
  • 19 bis 21 Querschnittsansichten, die den 1. bis 3. Schritt in einem Beispiel eines Verfahrens zur Herstellung einer Halbleitervorrichtung zeigen;
  • 22 eine Draufsicht auf eine Struktur, die in 20 gezeigt ist;
  • 23 eine Draufsicht auf eine Struktur, die in 21 gezeigt ist;
  • 24 eine Querschnittsansicht, die ein Problem bei dem Beispiel eines Verfahrens zur Herstellung einer Halbleitervorrichtung zeigt;
  • 25 bis 33 Querschnittsansichten, die Beispiele von Verfahren zur Herstellung einer Halbleitervorrichtung zeigen;
  • 34 eine Draufsicht auf eine Struktur, die in 25 gezeigt ist;
  • 35 und 36 Querschnittsansichten, die den 1. und 2. Schritt in einem weiteren Beispiel eines Verfahrens zur Herstellung einer Halbleitervorrichtung zeigen;
  • 37 eine Draufsicht auf eine Struktur, die in 35 gezeigt ist; und
  • 38 eine Draufsicht auf eine Struktur, die in 36 gezeigt ist.
  • Ausführungsformen der Erfindung werden im folgenden unter Bezugnahme auf die Figuren beschrieben. Unter Bezugnahme auf die 1 bis 5 wird ein Verfahren zur Herstellung einer Halbleitervorrichtung nach einer ersten Ausführungsform und eine Struktur derselben im folgenden beschrieben.
  • Zuerst wird, wie in 1 gezeigt ist, eine Feldoxidschicht 3 auf einem vorbestimmten Bereich auf einer Hauptoberfläche eines p-Typ Siliziumsubstrates 1 durch das LOCOS-Verfahren ausgebildet. Dadurch wird ein aktiver Bereich 2 zur Ausbildung eines Elementes (ein Bauelement wie zum Beispiel ein Transistor) ausgebildet. Ein sogenannter Vogelschnabel 3a wird an einem Ende der Feldoxidschicht 3 ausgebildet, und der Vogelschnabel 3a bildet einen gestuften Abschnitt bezüglich des aktiven Bereiches 2. Nachfolgend zu diesem Zustand wird eine Gateoxidschicht 5 auf der Hauptoberfläche des p-Typ Siliziumsubstrates 1, angeordnet auf dem aktiven Bereich 2, durch thermische Oxidation ausgebildet, wie in 2 gezeigt ist. Eine polykristalline Siliziumschicht 6 wird auf der Gateoxidschicht 5 und der Feldoxidschicht 3 durch das Niederdruck-CVD-Verfahren ausgebildet. Eine Metallsilizidschicht mit hohem Schmelzpunkt (WSi2-Schicht) 7, die eine Dicke aufweist, die gleich derjenigen oder kleiner als diejenige der polykristallinen Siliziumschicht 6 ist, wird auf der polykristallinen Siliziumschicht 6 zum Beispiel durch das Sputterverfahren ausgebildet. Eine amorphe Siliziumschicht 8 wird auf der WSi2-Schicht 7 durch das Sputterverfahren ausgebildet.
  • Ein Resistmuster 9 wird auf einem vorbestimmten Bereich auf der amorphen Siliziumschicht 8 durch Photolithografie ausgebildet. In diesem Schritt kann eine Musterkonfiguration 9 ausgebildet werden, die im Gegensatz zu der in der Beschreibungseinleitung beschriebenen Technik keine Kerbenkonfiguration bzw. keine Ausbildung von Kerben aufweist, wie in 4 gezeigt ist. Das ist so aufgrund der Tatsache, daß die unter dem Resistmusters 9 angeordnete amorphe Siliziumschicht 8 eine Reflektivität aufweist, die niedriger als diejenige der WSi2-Schicht ist, so daß die Reflektion von Lichtstrahlen durch die amorphe Siliziumschicht 8 an dem gestuften Abschnitt während der Belichtung des Resistes unterdrückt wird. Dadurch kann die Halobildung, die aufgrund von durch die untere Schicht reflektierten Lichtstrahlen während der Ausbildung des Resistmusters 9 auftreten kann, effektiv verhindert werden. Als Folge kann die Ausbildung der Kerbenkonfiguration aufgrund des Haloeffektes effektiv verhindert werden. Darum ist es möglich, ein Resistmuster 9 auszubilden, das akkurat die Musterkonfiguration mit den Abmessungen des Entwurfs bzw. Designs aufweist.
  • Als ein Ergebnis können durch anisotropes Ätzen der unteren Schichten, d.h. der amorphen Siliziumschicht 8, der WSi2-Schicht 7 und der polykristallinen Siliziumschicht 6, mit dem Resistmuster 9 die amorphe Siliziumschicht 8, die WSi2-Schicht 7 und die polykristalline Siliziumschicht 6 akkurat die gewünschten Musterkonfigurationen aufweisen, wie in den 3 und 5 gezeigt ist.
  • Es wird nun eine Beschreibung des Unterschiedes zwischen den Reflektivitäten der amorphen Siliziumschicht 8 und der WSi2-Schicht 7 gegeben. Angenommen, daß Aluminium die Reflektivität von 100 bezüglich i-Strahlen (365 nm), die zur Belichtung des Resistmusters 9 verwendet werden, aufweist, dann muß die Reflektivität nicht größer (kleiner) als 50 sein, um das Resistmuster 9 ohne Verursachung des Haloeffektes auszubilden. Die WSi2-Schicht 7, die ein Beispiel der Metallsilizidschicht mit hohem Schmelzpunkt ist, weist die Reflektivität von 58 auf, und die amorphe Siliziumschicht 8 weist die Reflektivität von 44 auf. Daher kann das Vorsehen der amorphen Siliziumschicht 8 effektiv den Haloeffekt verhindern. Anstelle der amorphen Siliziumschicht 8 können eine polykristalline Siliziumschicht, eine TiN-Schicht oder TiW-Schicht, die eine Reflektivität nicht größer als 50 aufweisen, verwendet werden, um denselben bzw. einen vergleichbaren Effekt zu erreichen.
  • Die polykristalline Siliziumschicht 6 weist Dotierstoff des n-Typs oder p-Typs auf, und die amorphe Siliziumschicht 8 weist Dotierstoff denselben Leitungstyps wie die polykristalline Siliziumschicht 6 auf.
  • Unter Bezugnahme auf die 6 bis 13 wird eine Beschreibung eines Verfahrens zur Herstellung einer Halbleitervorrichtung nach einer zweiten Ausführungsform und eine Struktur derselben beschrieben. 6 ist eine Querschnittsansicht, die derjenigen entspricht, die entlang der Linie 500-500 in der Draufsicht aus 34 genommen ist. Nach der Ausbildung einer Feldoxidschicht (nicht gezeigt) auf einem vorbestimmten Bereich auf der Hauptoberfläche des p-Typ Siliziumsubstrates 1 durch das LOCOS-Verfahren wird die polykristallinen Siliziumschicht 6 auf dem aktiven Bereich 2, der durch die Feldoxidschicht umgeben ist, durch das Niederdruck-CVD-Verfahren ausgebildet. Die Metallsilizidschicht mit hohem Schmelzpunkt (z.B. eine WSi2-Schicht) 7, die eine Verbindung aus einem Metall mit hohem Schmelzpunkt und Silizium ist, wird auf der polykristallinen Siliziumschicht 6 z.B. durch das Sputterverfahren ausgebildet. Dadurch wird die Polyzidstruktur, die aus der polykristallinen Siliziumschicht 6 und der WSi2-Schicht 7 gebildet ist, ausgebildet. Die amorphe Silizium schicht 8 wird auf der Oberseite der Polyzidstruktur durch das Sputterverfahren ausgebildet. Das Resistmuster 9 wird auf dem vorbestimmten Bereich auf der amorphen Siliziumschicht 8 durch Photolithografie ausgebildet.
  • Unter Verwendung des Resistmusters 9 als Maske werden die amorphe Siliziumschicht 8, die WSi2-Schicht 7 und die polykristalline Siliziumschicht 6 zur Musterung derselben anisotrop geätzt. Abhängig von der Selektivität bezüglich der Gateoxidschicht 5 bei diesem anisotropen Ätzen werden die oberen Abschnitte der Gateoxidschicht 5a, die in Abschnitten angeordnet sind, die dem anisotropen Ätzen unterworfen sind, in einem gewissen Ausmaß geätzt. Falls die Gateoxidschichten 5a zum Freilegen der Substratoberfläche durch das anisotrope Ätzen, das für die polykristalline Siliziumschicht 6 bewirkt wird, abgeschält bzw. geätzt und entfernt würden, würde die Oberfläche des Substrates, welches aus Silizium, das vergleichbar dem Material der polykristallinen Siliziumschicht 6 ist, gemacht ist, plötzlich entfernt bzw. geätzt. Darum müssen die Gateoxidschichten 5a verbleiben. Nach diesem Schritt wird unter Verwendung der amorphen Siliziumschicht 8, der WSi2-Schicht 7 und er polykristallinen Siliziumschicht 6 als Maske n-Typ Dotierstoff in das p-Typ Siliziumsubstrat 1 ionenimplantiert, so daß leicht dotierte n–-Typ Dotierungsbereiche 30 ausgebildet werden.
  • Wie in 8 gezeigt ist, wird eine Oxidschicht 13 durch das Niederdruck-CVD-Verfahren ausgebildet. In einem spezifischen Verfahren zur Herstellung der Oxidschicht 13 kann diese durch Zerlegung von Tetraethylorthosilikat (Si(OC2H5)4) mit einer Niederdruck-CVD-Vorrichtung bei einer Temperatur in einem mittleren Bereich von 500°C bis 800°C ausgebildet werden. Im allgemeinen wird die durch diese Zerlegung produzierte Verbindung TEOS genannt. Da die Oxidschicht 13 durch das CVD-Verfahren ausgebildet wird, weist ein Abschnitt 13b, der auf der amorphen Siliziumschicht 8 angeordnet ist, im wesentlichen dieselbe Schichtdicke wie ein Abschnitt 13c, der auf der Gateoxidschicht 5a angeordnet ist, auf.
  • Aufgrund der Temperatur von 500 bis 800°C während der Ausbildung der Oxidschicht 13 kristallisiert die WSi2-Schicht 7. Darum neigt die WSi2-Schicht 7 dazu, mit Sauerstoffatomen in einem höheren Maß zu reagieren, und sie neigt daher oxidiert zu werden. Jedoch ist die amorphe Siliziumschicht 8 auf der WSi2-Schicht 7 ausgebildet, so daß es möglich ist, effektiv die Oxidation der Oberfläche der WSi2-Schicht 7 während der Ausbildung der Zwischenschicht-Oxidschicht 15 zu verhindern, was später beschrieben wird. Nachfolgend zu dem in 8 gezeigten Schritt wird ein anisotropes Ätzen auf die gesamte Oxidschicht 13 zur Ausbildung von Seitenwandoxidschichten 13a bewirkt, wie in 9 gezeigt ist. Wenn die Seitenwandoxidschichten 13 ausgebildet sind, ist die obere Oberfläche der amorphen Siliziumschicht 8 freigelegt.
  • Wie in 10 gezeigt ist, wird ein Überätzen zum Freilegen einer Oberfläche 14 des p-Typ Siliziumsubstrates 1 bewirkt. Dieses Überätzen legt auch einen Abschnitt jeder Seitenoberfläche der amorphen Siliziumschicht 8 frei. Jedoch wird dieses Ätzen nicht in einem solchen Ausmaß bewirkt, daß die Seitenoberfläche der WSi2-Schicht 7 freigelegt wird. Um eine Substratoberfläche 14 außerhalb jeder der Seitenwandoxidschichten 13a in dem Halbleitersubstrat freizulegen, muß die Substratoberfläche 14 in einem gewissen Ausmaß überätzt werden. Dieses Überätzen bildet eine Konkavität (Austiefung) 14c an jeder Substratoberfläche 14, wie in 11 gezeigt ist. Die Konkavität 14c wird von einer neuen Substratoberfläche 14b und einer senkrechten Oberfläche 14a gebildet. Das Überätzen zur Ausbildung der Konkavität 14c wird durch Ätzsubstanzen zum anisotropen Ätzen der Seitenwandoxidschicht 13a bewirkt. Das anisotrope Ätzen zur Ausbildung der Konkavität 14c wird in einem solchen Ausmaß bewirkt, daß die Seitenoberfläche der WSi2-Schicht 7 nicht freigelegt wird.
  • Unter Verwendung der Seitenwandoxidschichten 13a als Maske wird n-Typ Dotierstoff in die Konkavitäten 14c zur Ausbildung von stark dotiertem n+-Typ Dotierungsbereichen 31 ionenimplantiert. Bei dem Schritt dieser Ionenimplantation sind die Substratoberflächen außerhalb der Seitenwandoxidschichten 13a als Ergebnis des anisotropen Ätzens zur Ausbildung der Konkavität 14c bei dem gesamten Wafer freigelegt, so daß die Bedingungen der Ionenimplantation verglichen mit den Fällen, in denen die Gateoxidschichten 5a an einigen Positionen verbleiben und in denen die Gateoxidschicht 5a Abschnitte mit unterschiedlichen Dicken aufweist, gleichförmig für die gesamte Substratoberfläche sind. Darum können die n+-Typ Dotierungsbereiche 31 derart gleichförmig in dem gesamten Substrat ausgebildet werden. Als Folge kann eine Mehrzahl von n+-Typ Dotierungsbereichen 31 mit gleichförmigen Eigenschaften über das Substrat verteilt ausgebildet werden.
  • Danach wird, wie in 13 gezeigt ist, eine Zwischenschicht-Isolierschicht 15 durch das Niederdruck-CVD-Verfahren ausgebildet. Die Zwischenschicht-Isolierschicht 15 ist zum Isolieren bzw. Trennen der amorphen Siliziumschicht 8 von einer Verbindungsschicht (nicht gezeigt), die darauf auszubilden ist, vorgesehen. Bei dem Schritt der Ausbildung der Zwischenschicht-Isolierschicht 15 tritt, selbst falls eingedrungener bzw. eingebrachter Sauerstoff während der Bearbeitung in einem CVD-Ofen existiert, keine Oxidation der WSi2-Schicht 7 auf, da die seitlichen und oberen Oberflächen der WSi2-Schicht 7 nicht freigelegt sind. Darum ist es möglich, die Ausbildung einer Oxidschicht auf der oberen Oberfläche der WSi2-Schicht 7 zu verhindern. Als Folge ist es möglich, einen Änderung des Schichtwiderstandswertes der WSi2-Schicht 7 zu verhindern. Die polykristalline Siliziumschicht 6 enthält n-Typ oder p-Typ Dotierstoff, und die amorphe Siliziumschicht 8 enthält Dotierstoff desselben Leitungstyps wie die polykristalline Siliziumschicht 6.
  • Wie bereits ausgeführt wurde, ist es notwendig, die Gateoxidschicht 5a bei dem Schritt des anisotropen Ätzens der polykristallinen Schicht 6 zu belassen, wie in 7 gezeigt ist. Im allgemeinen wird dieses anisotrope Ätzen z.B. mit einem Chlorgas enthaltenden Gas ausgeführt. Dieses Ätzen der WSi2-Schicht 7 schreitet mit einer Rate fort, die ungefähr 20–30% höher als diejenige für die polykristalline Siliziumschicht 6 ist. Daher verbleibt die Gateoxidschicht 5a nicht stabil, falls die polykristalline Siliziumschicht 6 extrem dünn ist. Um die Gateoxidschicht 5a stabil zu belassen, muß die polykristalline Siliziumschicht 6 eine Dicke aufweisen, die gleich oder größer als diejenige der WSi2-Schicht 7 ist.
  • Die amorphe Siliziumschicht 8 kann auch eine polykristalline Siliziumschicht, eine TiN-Schicht oder eine TiW-Schicht sein bzw. diese Schichten können anstelle der amorphe Siliziumschicht 8 verwendet werden.
  • Obwohl die amorphe Siliziumschicht 8, die WSi2-Schicht 7 und die polykristalline Siliziumschicht 6 anisotrop geätzt werden, wie in 7 gezeigt ist, können sie abhängig von den Ätzbedingungen so geätzt werden, daß sie eine Konfiguration aufweisen, wie sie in 14 gezeigt ist.
  • Unter Bezugnahme auf die 15 bis 18 wird eine Beschreibung eines Verfahrens zur Herstellung einer Halbleitervorrichtung und einer Struktur derselben nach einer dritten Ausführungsform gegeben.
  • Wie in den 15 bis 17 gezeigt ist, wird eine Zwischenschicht-Isolierschicht 17 auf dem p-Typ Siliziumsubstrat 1 durch das Niederdruck-CVD-Verfahren oder durch ein thermisches Oxidationsverfahren ausgebildet. Die Zwischenschicht-Isolierschicht 17 kann eine thermisch oxidierte dünne Schicht sein. Eine Verbindung 18 für eine untere Schicht wird in einem vorbestimmten Bereich auf der Zwischenschicht-Isolierschicht 17 ausgebildet. Eine Zwischenschicht-Isolierschicht 19, die die Verbindungsschicht 18 für eine untere Schicht bedeckt, wird durch das Niederdruck-CVD-Verfahren ausgebildet. Zu dieser Zeit wird ein gestufter Abschnitt 19a an der Zwischenschicht-Isolierschicht 19 ausgebildet. Eine polykri stalline Siliziumschicht 20 wird auf der oberen Oberfläche der Zwischenschicht-Isolierschicht 19, die den gestuften Abschnitt 19a aufweist, durch das Niederdruck-CVD-Verfahren ausgebildet.
  • Eine Metallsilizidschicht mit hohem Schmelzpunkt (z.B. eine WSi2-Schicht) 21 wird auf der polykristallinen Siliziumschicht 20 z.B. durch das Sputterverfahren ausgebildet. Dadurch wird eine Polyzidstruktur, die aus der polykristallinen Siliziumschicht 20 und der Metallsilizidschicht mit hohem Schmelzpunkt (WSi2-Schicht) 21 gebildet ist, ausgebildet. Eine amorphe Siliziumschicht 22 wird auf der WSi2-Schicht 21 durch das Sputterverfahren ausgebildet. Ein Resistmuster 23 wird auf einem vorbestimmten Bereich auf der amorphe Siliziumschicht 22 durch Photolithografie ausgebildet. Während der Belichtung zum Ausbilden des Resistmusters 23 wird das Resistmuster 23 im Gegensatz zu der in der Beschreibungseinleitung beschriebenen Technik nicht mit einer Einkerbungskonfiguration ausgebildet. Das ist so aufgrund der Tatsache, daß die amorphe Siliziumschicht 22 unter dem Resistmuster 23 eine niedrige Reflektivität aufweist. Daher ist es möglich, wirksam die Reflektion von Lichtstrahlen durch einen Abschnitt der amorphe Siliziumschicht 22, der an dem gestuften Abschnitt 19a angeordnet ist, während der Belichtung des Resistmusters 23 zu verhindern. Darum kann ein Haloeffekt verhindert werden. Als Folge kann das Resistmuster 23 leicht so ausgebildet werden, daß es keine Einkerbungskonfiguration aufweist, wie in 17 gezeigt ist.
  • Unter Verwendung des Resistmusters 23, das keine Einkerbungskonfiguration aufweist, als Maske wird ein anisotropes Ätzen auf die amorphe Siliziumschicht 22, die WSi2-Schicht 21 und die polykristalline Siliziumschicht 20 bewirkt, so daß die amorphe Siliziumschicht 22, die WSi2-Schicht 21 und die polykristalline Siliziumschicht 20 eine Musterkonfiguration (d.h. eine äußere Gestalt des ihnen aufgeprägten Musters) aufweisen können, die keine Einkerbungskonfiguration (d.h. keine äußere Gestalt mit einer oder mehreren Einkerbungen) aufweist, wie in den 16 und 18 gezeigt ist. Darum kann leicht die Verbindungsschicht mit der dreischich tigen Struktur akkurat mit der Musterkonfiguration mit den Abmessungen des Entwurfs bzw. Designs ausgebildet werden.
  • Entsprechend der Halbleitervorrichtung nach einem Aspekt der vorliegenden Erfindung wird die obere Schicht, die aus einer Schicht ausgebildet ist, die aus der Gruppe ausgewählt wird, die aus einer amorphen Siliziumschicht, einer polykristallinen Siliziumschicht, einer TiN-Schicht und einer TiW-Schicht, jeweils mit niedriger Reflektivität, besteht, auf der Metallsilizidschicht mit hohem Schmelzpunkt der Polyzidstruktur, die auf dem gestuften Abschnitt ausgebildet ist, ausgebildet, so daß ein Haloeffekt an dem gestuften Abschnitt während der Ausbildung des Resistmusters effektiv verhindert werden kann. Als Folge kann ein gutes Resistmuster ohne die Einkerbungskonfiguration akkurat in Übereinstimmung mit den Entwurfsabmessungen erhalten werden bzw. ausgebildet werden. Darum kann die Verbindungsschicht- oder Gateelektrodenstruktur akkurat mit der entworfenen bzw. beabsichtigten Musterkonfiguration durch das Mustern der unteren Schicht mit dem darüberliegenden Resistmuster ausgebildet werden.
  • Entsprechend der Halbleitervorrichtung nach einem anderen Aspekt der vorliegenden Erfindung wird die obere Schicht, die aus einer Schicht ausgebildet ist, die aus der Gruppe ausgewählt ist, die aus einer amorphen Siliziumschicht, einer polykristallinen Siliziumschicht, einer TiN-Schicht und einer TiW-Schicht besteht, auf der Metallsilizidschicht mit hohem Schmelzpunkt der Polyzidstruktur ausgebildet, so daß es möglich ist, die Oxidation der oberen Oberfläche der Metallsilizidschicht mit hohem Schmelzpunkt durch Sauerstoff, der während der Ausbildung der Zwischenschicht-Isolierschicht auf der Gateelektrode von außerhalb in das Innere des CVD-Ofens verbracht wird, zu verhindern. Darum ist es möglich, die Ausbildung der Oxidschicht auf der oberen Oberfläche der Metallsilizidschicht mit hohem Schmelzpunkt zu verhindern, und daher ist es möglich, eine Variation des Schichtwiderstandswertes der Metallsilizidschicht mit hohem Schmelzpunkt zu verhindern. Da die Konkavität der Hauptoberfläche des Halbleiter substrates, angeordnet außerhalb des Endes der unteren Oberfläche der Seitenwandisolierschicht (in der Richtung von der Gateelektrode weg) ausgebildet ist, verbleibt die Oxidschicht nicht an irgendeiner Position auf der gesamten Substratoberfläche. Als Folge können die Bedingungen für die Ionenimplantation von Dotierstoff in die Substratoberfläche gleichförmig sein. Darum kann eine Mehrzahl von Dotierungsbereichen mit gleichen Eigenschaften leicht über die Halbleitersubstratoberfläche verteilt ausgebildet werden.
  • Entsprechend des Verfahrens zur Herstellung der Halbleitervorrichtung nach einem weiteren Aspekt der vorliegenden Erfindung wird die obere Schicht, die aus einer Schicht ausgebildet ist, die aus der Gruppe ausgewählt wird, die aus einer amorphen Siliziumschicht, einer polykristallinen Siliziumschicht, einer TiN-Schicht und einer TiW-Schicht besteht, auf der Metallsilizidschicht mit hohem Schmelzpunkt, die einen Teil der Polyzidstruktur bildet und auf dem gestuften Abschnitt angeordnet ist, ausgebildet, und der Resist wird auf der oberen Schicht ausgebildet, so daß die Reflektion von Lichtstrahlen durch die obere Schicht während der Belichtung des Resistes effektiv verhindert werden kann. Darum kann das Resistmuster ausgebildet werden, welches keine Einkerbungskonfiguration sondern die beabsichtigte Musterkonfiguration aufweist. Darum können durch Ätzen der oberen Schicht, der Silizidschicht und der polykristallinen Siliziumschicht unter Verwendung des Resistmusters als eine Maske die obere Schicht, die Silizidschicht und die polykristalline Siliziumschicht genau mit der entworfenen bzw. beabsichtigten Musterkonfiguration ausgebildet werden.
  • Entsprechend des Verfahrens zur Herstellung der Halbleitervorrichtung nach einem abermals weiteren Aspekt der Erfindung wird die Siliziumschicht auf der Metallsilizidschicht mit hohem Schmelzpunkt, die die Polyzidstruktur aufweist, ausgebildet, und dann wird die diese bedeckende Isolierschicht ausgebildet, so daß es möglich ist, effektiv die Oxidation der oberen Oberfläche der Metallsilizidschicht mit hohem Schmelzpunkt während der Ausbildung der Isolierschicht zu verhindern. Darum ist es möglich, die Variation des Schichtwiderstandswertes der Metallsilizidschicht mit hohem Schmelzpunkt zu verhindern. Die Konkavität wird an der Hauptoberfläche des Halbleitersubstrates durch anisotropes Ätzen während der Ausbildung der Seitenwandisolierschicht ausgebildet, wodurch die Gateoxidschicht nicht auf irgendeinem der Bereiche zur Ausbildung von Source/Drain-Bereichen auf der gesamten Substratoberfläche verbleibt. Dadurch können die Bedingungen für die Ionenimplantation zur Ausbildung der Source/Drain-Bereiche gleichförmig für das gesamte Halbleitersubstrat sein bzw. gemacht werden.
  • Obwohl Ausführungsformen der Erfindung im Detail beschrieben und illustriert worden sind, ist dieses klar nur zum Zwecke der Illustration und als Beispiel und nicht als Begrenzung zu verstehen.

Claims (14)

  1. Halbleitervorrichtung mit: einem gestuften Abschnitt (3a, 19a), der auf einem Halbleitersubstrat ausgebildet ist, einer ersten polykristallinen Siliziumschicht (6, 20), die einen Abschnitt aufweist, der auf dem gestuften Abschnitt angeordnet und durch diesen angehoben ist, einer Metallsilizidschicht (7, 21) mit hohem Schmelzpunkt, die auf der ersten polykristallinen Siliziumschicht ausgebildet ist, und einer oberen Schicht (8, 22), die auf der Metallsilizidschicht mit hohem Schmelzpunkt aus einer Schicht ausgebildet ist, die aus der Gruppe ausgewählt ist, die eine amorphe Siliziumschicht, eine polykristalline Siliziumschicht, eine TiN-Schicht und eine TiW-Schicht aufweist.
  2. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die erste polykristalline Siliziumschicht (6), die Metallsilizidschicht (7) mit hohem Schmelzpunkt und die obere Schicht (8) eine Gateelektrodenschicht mit einer dreischichtigen Struktur bilden, und daß der gestufte Abschnitt (3a) an einem seitlichen Ende einer Elementtrenn- und Isolierschicht, die auf einer Hauptoberfläche des Halbleitersubstrat (1) ausgebildet ist, angeordnet ist.
  3. Halbleitervorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß eine Seitenwandisolierschicht (13a) in Kontakt mit mindestens den Seitenoberflächen der polykristallinen Siliziumschicht und der Metallsilizidschicht mit hohem Schmelzpunkt in einem Abschnitt der Gateelektrodenschicht entlang der Richtung einer Kanallänge ausgebildet ist, und daß eine Konkavität (14a) an der Hauptoberfläche des Halbleitersubstrates, angeordnet außerhalb der Seitenwandisolierschicht, ausgebildet ist.
  4. Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die erste polykristalline Siliziumschicht (20), die Metallsilizidschicht (21) mit hohem Schmelzpunkt und die obere Schicht (22) eine Verbindungsschicht mit einer dreischichtigen Struktur bilden, und daß der gestufte Abschnitt (19a) an einer Oberfläche einer Isolierschicht (19), die eine leitende Schicht bedeckt, die auf dem Halbleitersubstrat (1) ausgebildet ist, angeordnet ist.
  5. Halbleitervorrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die ersten polykristalline Siliziumschicht (6, 20) Dotierstoff eines ersten Leitungstyps enthält, daß die obere Schicht (8, 22) eine amorphe Siliziumschicht oder polykristalline Siliziumschicht ist, und daß die obere Schicht Dotierstoff desselben ersten Leitungstyps wie die erste polykristalline Siliziumschicht enthält.
  6. Halbleitervorrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die erste polykristalline Siliziumschicht eine Dicke aufweist, die nicht kleiner als diejenige der Metallsilizidschicht mit hohem Schmelzpunkt ist.
  7. Halbleitervorrichtung mit: einem Halbleitersubstrat (1), das eine Hauptoberfläche aufweist, einem Paar von Source/Drain-Bereichen (31, 32), die an der Hauptoberfläche des Halbleitersubstrates und zum Definieren eines Kanalbereiches zwischen sich um einen vorbestimmten Abstand voneinander getrennt ausgebildet sind, einer ersten polykristallinen Siliziumschicht (6), die auf dem Kanalbereich mit einer dazwischen angeordneten Gateisolierschicht (5) ausgebildet ist, einer Metallsilizidschicht (7) mit hohem Schmelzpunkt, die auf der ersten polykristallinen Siliziumschicht ausgebildet ist, einer oberen Schicht (8), die auf der Metallsilizidschicht mit hohem Schmelzpunkt und aus einer Schicht, die aus der Gruppe ausgewählt ist, die eine amorphe Siliziumschicht, eine polykristalline Siliziumschicht, eine TiN-Schicht und eine TiW-Schicht aufweist, ausgebildet ist, einer Seitenwandisolierschicht (13a), die in Kontakt mit mindestens den Seitenoberflächen der ersten polykristallinen Siliziumschicht und der Metallsilizidschicht mit hohem Schmelzpunkt ausgebildet ist, und einer Konkavität (14c), die an der Hauptoberfläche des Halbleitersubstrates, angeordnet außerhalb eines Endes einer unteren Oberfläche der Seitenwandisolierschicht, ausgebildet ist.
  8. Halbleitervorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß die erste polykristalline Siliziumschicht Dotierstoff eines ersten Leitungstyps enthält, daß die obere Schicht eine amorphe Siliziumschicht oder eine polykristalline Siliziumschicht ist, und daß die obere Schicht Dotierstoff desselben ersten Leitungstyps wie die polykristalline Siliziumschicht enthält.
  9. Halbleitervorrichtung nach Anspruch 7 oder 8, dadurch gekennzeichnet, daß die erste polykristalline Siliziumschicht eine Dicke aufweist, die nicht kleiner als diejenige der Metallsilizidschicht mit hohem Schmelzpunkt ist.
  10. Verfahren zur Herstellung einer Halbleitervorrichtung mit den Schritten: Ausbilden einer ersten polykristallinen Siliziumschicht (6, 20), die einen Abschnitt aufweist, der auf einem gestuften Abschnitt, der auf einem Halbleitersubstrat (1) ausgebildet ist, angeordnet und durch diesen angehoben ist; Ausbilden einer Metallsilizidschicht (7, 21) mit hohem Schmelzpunkt auf der ersten polykristallinen Siliziumschicht; Ausbilden einer oberen Schicht (8, 22), die aus einer Schicht ausgebildet wird, die aus der Gruppe ausgewählt wird, die eine amorphe Siliziumschicht, eine polykristalline Siliziumschicht, eine TiN-Schicht und eine TiW-Schicht aufweist, und die auf der Metallsilizidschicht mit hohem Schmelzpunkt angeordnet ist; Ausbilden eines Resistes auf der oberen Schicht; Bewirken einer Belichtung und Entwicklung des Resistes zur Ausbildung eines Resistmusters (9, 23); und Ätzen und dadurch Mustern der oberen Schicht, der Metallsilizidschicht und der ersten polykristallinen Siliziumschicht unter Verwendung des Resistmusters als Maske.
  11. Verfahren nach Anspruch 10, gekennzeichnet durch die Schritte: Ausbilden einer Seitenwandisolierschicht (13a) in Kontakt mit mindestens den Seitenoberflächen der gemusterten Metallsilizidschicht mit hohem Schmelzpunkt und der gemusterten polykristallinen Siliziumschicht; und Ausbilden einer Isolierschicht (15), die die obere Schicht und die Seitenwandisolierschicht bedeckt.
  12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß eine Konkavität (14a) an der Oberfläche des Halbleitersubstrates (1) durch ein Ätzen, das zur Ausbildung der Seitenwandisolierschicht bewirkt wird, ausgebildet wird.
  13. Verfahren zur Herstellung einer Halbleitervorrichtung mit den Schritten: Ausbilden einer ersten polykristallinen Siliziumschicht (6), in einem vorbestimmten Bereich auf einer Hauptoberfläche eines Halbleitersubstrates (1) mit einer Gateisolierschicht (5) dazwischen; Ausbilden einer Metallsilizidschicht (7) mit hohem Schmelzpunkt auf der polykristallinen Siliziumschicht; Ausbilden einer Siliziumschicht (8) auf der Metallsilizidschicht mit hohem Schmelzpunkt; Mustern der Siliziumschicht, der Metallsilizidschicht mit hohem Schmelzpunkt und der polykristallinen Siliziumschicht; Abscheiden einer Isolierschicht auf der Siliziumschicht, der Metallsilizidschicht mit hohem Schmelzpunkt und der polykristallinen Siliziumschicht, die derart gemustert sind, und nachfolgendes Bewirken eines anisotropen Ätzens zur Ausbildung einer Seitenwandisolierschicht (13a) in Kontakt mit mindestens den Seitenoberflächen der Metallsilizidschicht mit hohem Schmelzpunkt und der polykristallinen Siliziumschicht; Ausbilden einer Konkavität (14a) an der Hauptoberfläche des Halbleitersubstrates durch das anisotrope Ätzen, das zur Ausbildung der Seitenwandisolierschicht bewirkt wird; und Ausbilden einer Isolierschicht (15), die die Siliziumschicht und die Seitenwandisolierschicht bedeckt.
  14. Verfahren nach Anspruch 13, dadurch gekennzeichnet, daß Source/Drain-Bereiche mit einer LDD-Struktur durch Ionenimplantieren von Dotierstoff in die Hauptoberfläche des Halbleitersubstrates zur Ausbildung von leicht dotierten Dotierungsbereichen (30) vor der Ausbildung der Seitenwandisolierschicht und durch Ionenimplantation von Dotierstoff in die Oberfläche des Halbleitersubstrates zur Ausbildung von stark dotierten Dotierungsbereichen (31) nach der Ausbildung der Seitenwandisolierschicht ausgebildet werden.
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0138308B1 (ko) 1994-12-14 1998-06-01 김광호 층간접촉구조 및 그 방법
KR100207472B1 (ko) * 1996-06-07 1999-07-15 윤종용 티타늄 질화막 적층 구조의 게이트 전극을 갖춘 반도체장치 및 그 제조 방법
JPH10154711A (ja) * 1996-11-25 1998-06-09 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6642621B2 (en) * 1997-12-24 2003-11-04 Rohm Co., Ltd. Capacitor-type semiconductor device
US6696346B2 (en) 1997-12-24 2004-02-24 Rohm Co., Ltd. Method of manufacturing semiconductor device
US6077749A (en) * 1998-03-03 2000-06-20 Advanced Micro Devices, Inc. Method of making dual channel gate oxide thickness for MOSFET transistor design
DE19821999A1 (de) * 1998-05-15 1999-11-18 Siemens Ag SOI-Halbleiteranordnung und Verfahren zur Herstellung derselben
US6117793A (en) * 1998-09-03 2000-09-12 Micron Technology, Inc. Using silicide cap as an etch stop for multilayer metal process and structures so formed
US6096626A (en) * 1998-09-03 2000-08-01 Micron Technology, Inc. Semiconductor structures and semiconductor processing methods of forming silicon layers
EP1020922A3 (de) * 1998-12-28 2001-08-08 Infineon Technologies North America Corp. Isolierter Gatter-Feldeffekttransistor und dessen Herstellungsverfahren
US6737716B1 (en) * 1999-01-29 2004-05-18 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
JP2003282875A (ja) * 2002-03-27 2003-10-03 Toshiba Corp 半導体装置及び半導体装置の製造方法
KR100680958B1 (ko) * 2005-02-23 2007-02-09 주식회사 하이닉스반도체 피모스 트랜지스터의 제조방법
US8860135B2 (en) * 2012-02-21 2014-10-14 United Microelectronics Corp. Semiconductor structure having aluminum layer with high reflectivity
US9263272B2 (en) 2012-04-24 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. Gate electrodes with notches and methods for forming the same

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4128670A (en) * 1977-11-11 1978-12-05 International Business Machines Corporation Fabrication method for integrated circuits with polysilicon lines having low sheet resistance
JPS6376479A (ja) * 1986-09-19 1988-04-06 Oki Electric Ind Co Ltd 半導体装置の製造方法
JPH01205468A (ja) * 1988-02-10 1989-08-17 Nec Corp Ｍｏｓ型トランジスタのゲート電極並びにその製造方法
JPH03234018A (ja) * 1990-02-09 1991-10-18 Mitsubishi Electric Corp 半導体集積回路装置の製造方法
US5219784A (en) * 1990-04-02 1993-06-15 National Semiconductor Corporation Spacer formation in a bicmos device
JPH04245637A (ja) * 1991-01-31 1992-09-02 Kawasaki Steel Corp 半導体装置の製造方法
JPH0521785A (ja) * 1991-07-09 1993-01-29 Nippon Steel Corp 半導体装置
JPH0555130A (ja) * 1991-08-25 1993-03-05 Sony Corp 半導体装置の製造方法
JP3125943B2 (ja) * 1991-09-17 2001-01-22 日本電信電話株式会社 半導体装置の製造方法
US5276347A (en) * 1991-12-18 1994-01-04 Sgs-Thomson Microelectronics, Inc. Gate overlapping LDD structure
JPH0629524A (ja) * 1992-04-14 1994-02-04 Toshiba Corp 半導体装置の製造方法
JP3211377B2 (ja) * 1992-06-17 2001-09-25 ソニー株式会社 半導体装置の製造方法
JP2803548B2 (ja) * 1993-12-28 1998-09-24 日本電気株式会社 半導体装置の製造方法
US5448094A (en) * 1994-08-23 1995-09-05 United Microelectronics Corp. Concave channel MOS transistor and method of fabricating the same

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
VLSI Metallization: Phys.a.Techn., 1991, pp. 172-179 *

Also Published As

Publication number Publication date
TW455945B (en) 2001-09-21
KR100225327B1 (ko) 1999-10-15
KR960042923A (ko) 1996-12-21
JPH08321608A (ja) 1996-12-03
DE19603450A1 (de) 1996-11-28
US5801427A (en) 1998-09-01
JP3380086B2 (ja) 2003-02-24

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