JP2017208558A - 半導体装置 - Google Patents

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Abstract

【課題】半導体装置の開口率を向上させる。【解決手段】絶縁表面を有する基板４００上に透光性を有する導電膜を形成した後、第１のフォトリグラフィ工程によりゲート電極層４１１，４２１を形成する。また、画素部にはゲート電極層と同じ材料、同じ工程により容量配線を形成する。また、画素部だけでなく駆動回路に容量が必要な場には、駆動回路にも容量配線を形成する。次いで、ゲート電極層４１１、４２１上にゲート絶縁層４０２を形成する。次いで、第２のゲート絶縁層４０２ｂ上に、膜厚２ｎｍ以上２００ｎｍ以下の酸化物半導体膜４３０を形成する。次いで、酸化物半導体膜４３０を第２のフォトリソグラフィ工程により島状の酸化物半導体層に加工する。次いで、酸化物半導体層の脱水化または脱水素化を行う。【選択図】図２

Description

酸化物半導体を用いる半導体装置及びその作製方法に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指し、表示装置などの電気光学装置、半導体回路及び電子機器は全て半導体装置で
ある。
透光性を有する金属酸化物が半導体装置において利用されている。例えば、酸化インジウ
ム錫（ＩＴＯ）などの導電性を備える金属酸化物（以下、酸化物導電体という）は、液晶
ディスプレイなどの表示装置で必要とされる透明電極材料として適用されている。
加えて、半導体特性を示す材料としても透光性を有する金属酸化物が注目されている。例
えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物などは、液晶ディスプレイなどの表示装置で必要と
される半導体材料に適用することが期待されている。特に、薄膜トランジスタ（以下、Ｔ
ＦＴともいう）のチャネル層に適用することが期待されている。
半導体特性を備えた金属酸化物（以下、酸化物半導体という）を適用したＴＦＴは、低温
プロセスによって作製することが可能である。そのため、表示装置などで用いられるアモ
ルファスシリコンを代替又は凌駕する材料としての期待が高まっている。
また、酸化物導電体及び酸化物半導体は、共に透光性を有する。そのため、これらを用い
てＴＦＴを構成することによって、透光性を有するＴＦＴを作製することができる（例え
ば、非特許文献１参照。）。
また、酸化物半導体を適用したＴＦＴは、電界効果移動度が高い。そのため、当該ＴＦＴ
を用いて、表示装置などの駆動回路を構成することもできる（例えば、非特許文献２参照
。）。
野澤哲生「透明回路」日経エレクトロニクス２００７．８．２７（ｎｏ．９５９）ｐｐ．３９−５２ Ｔ．Ｏｓａｄａ，他８名，ＳＩＤ ’０９ ＤＩＧＥＳＴ，ｐｐ．１８４−１８７（２００９）
本発明の一態様は、半導体装置の製造コストを低減することを課題の一とする。
本発明の一態様は、半導体装置の開口率を向上することを課題の一とする。
本発明の一態様は、半導体装置の表示部で表示する画像を高精細化することを課題の一と
する。
本発明の一態様は、高速駆動が可能な半導体装置を提供することを課題の一とする。
本発明の一態様は、同一基板上に駆動回路部と、表示部（画素部ともいう）とを有し、当
該駆動回路部は、ソース電極（ソース電極層ともいう）及びドレイン電極（ドレイン電極
層ともいう）が金属によって構成され且つチャネル層が酸化物半導体によって構成された
駆動回路用薄膜トランジスタと、金属によって構成された駆動回路用配線とを有し、当該
表示部は、ソース電極層及びドレイン電極層が酸化物導電体によって構成され且つ半導体
層が酸化物半導体によって構成された画素用薄膜トランジスタと、酸化物導電体によって
構成された表示部用配線とを有する半導体装置である。
画素用薄膜トランジスタ及び駆動回路用薄膜トランジスタとして、ボトムゲート構造の逆
スタガ型薄膜トランジスタを用いる。画素用薄膜トランジスタ及び駆動回路用薄膜トラン
ジスタはソース電極層及びドレイン電極層との間に露呈した半導体層に接する酸化物絶縁
膜が設けられた薄膜トランジスタである。
なお、非特許文献１には、具体的なＴＦＴの作製工程及び半導体装置を構成する他の素子
（例えば、容量素子など）の構造などは開示されていない。また、同一基板上に駆動回路
と、透光性を有するＴＦＴとを作製する記載などもない。
本発明の一態様の半導体装置は、同一基板上において、駆動回路用ＴＦＴを有する駆動回
路部、及び画素用ＴＦＴを有する表示部が作製される。そのため、当該半導体装置の製造
コストを低減することができる。
また、本発明の一態様の半導体装置は、表示部に、ソース電極及びドレイン電極が酸化物
導電体によって構成され且つ半導体層が酸化物半導体によって構成された画素用ＴＦＴと
、酸化物導電体によって構成された表示部用配線とを有する。つまり、当該半導体装置は
、画素用ＴＦＴ及び画素用配線が形成された領域を開口部とすることができる。そのため
、当該半導体装置の開口率を向上させることができる。
また、本発明の一態様の半導体装置は、表示部に、ソース電極及びドレイン電極が酸化物
導電体によって構成され且つ半導体層が酸化物半導体によって構成された画素用ＴＦＴと
、酸化物導電体によって構成された表示部用配線とを有する。つまり、当該半導体装置は
、画素用ＴＦＴのサイズに制限されることなく画素サイズを設計することができる。その
ため、当該半導体装置の表示部で表示する画像を高精細化することができる。
また、本発明の一態様の半導体装置は、駆動回路部に、ソース電極及びドレイン電極が金
属によって構成され且つチャネル層が酸化物半導体によって構成された駆動回路用ＴＦＴ
と、金属によって構成された駆動回路用配線とを有する。つまり、当該半導体装置は、高
い電界効果移動度を示すＴＦＴと、抵抗の低い配線とによって駆動回路が構成される。そ
のため、当該半導体装置を高速駆動が可能な半導体装置とすることができる。
また、本明細書中で用いる酸化物半導体は、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記さ
れる薄膜を形成し、その薄膜を酸化物半導体層として用いた薄膜トランジスタを作製する
。なお、Ｍは、Ｇａ、Ｆｅ、Ｎｉ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の
金属元素を示す。例えばＭとして、Ｇａの場合があることの他、ＧａとＮｉまたはＧａと
Ｆｅなど、Ｇａ以外の上記金属元素が含まれる場合がある。また、上記酸化物半導体にお
いて、Ｍとして含まれる金属元素の他に、不純物元素としてＦｅ、Ｎｉその他の遷移金属
元素、または該遷移金属の酸化物が含まれているものがある。本明細書においては、Ｉｎ
ＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される構造の酸化物半導体層のうち、ＭとしてＧａ
を含む構造の酸化物半導体をＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とよび、その薄膜をＩ
ｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜とも呼ぶ。
また、酸化物半導体層に適用する金属酸化物として上記の他にも、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ
系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ
−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−
Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の金属酸化物を適用することができる。また上記金属酸化
物からなる酸化物半導体層に酸化珪素を含ませてもよい。
窒素、または希ガス（アルゴン、ヘリウムなど）の不活性気体雰囲気下での加熱処理を行
った場合、酸化物半導体層は加熱処理により酸素欠乏型となって低抵抗化、即ちＮ型化（
Ｎ−化など）させ、その後、酸化物半導体層に接する酸化物絶縁膜の形成を行うことによ
り酸化物半導体層を酸素過剰な状態とすることで高抵抗化、即ちｉ型化させているとも言
える。これにより、電気特性が良好で信頼性のよい薄膜トランジスタを有する半導体装置
を作製し、提供することが可能となる。
窒素、または希ガス（アルゴン、ヘリウムなど）の不活性気体雰囲気下での加熱処理を行
った場合、酸化物半導体層は加熱処理により酸素欠乏型となって低抵抗化、即ちＮ型化（
Ｎ−、Ｎ＋など）させ、その後、酸化物半導体層に接する酸化物絶縁膜の形成を行うこと
により酸化物半導体層を酸素過剰な状態とすることで高抵抗化、即ちｉ型化させていると
も言える。これにより、電気特性が良好で信頼性のよい薄膜トランジスタを有する半導体
装置を作製し、提供することが可能となる。
脱水化または脱水素化は、窒素、または希ガス（アルゴン、ヘリウムなど）の不活性気体
雰囲気下での３５０℃以上、好ましくは４００℃以上基板の歪み点未満の加熱処理を行い
、酸化物半導体層の含有水分などの不純物を低減することができる。
上記脱水化または脱水素化では、脱水化または脱水素化後の酸化物半導体層に対して、昇
温脱離ガス分光法（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ
：ＴＤＳ）で４５０℃まで測定を行っても水の２つのピーク、少なくとも３００℃付近に
現れる１つのピークが検出されない程度の熱処理条件とする。従って、脱水化または脱水
素化が行われた酸化物半導体層を用いた薄膜トランジスタに対してＴＤＳで４５０℃まで
測定を行っても少なくとも３００℃付近に現れる水のピークは検出されない。
そして、上記半導体装置の作製工程において、酸化物半導体層を大気に触れさせることな
く、酸化物半導体層に水又は水素を再び混入させないことが重要である。脱水化または脱
水素化を行い、酸化物半導体層を低抵抗化、即ちＮ型化（Ｎ−、Ｎ＋など）させた後、酸
素を供給することにより、高抵抗化させてｉ型とした酸化物半導体層を用いて薄膜トラン
ジスタを作製すると、薄膜トランジスタのしきい値電圧値をプラスとすることができ、所
謂ノーマリーオフのスイッチング素子を実現できる。薄膜トランジスタのゲート電圧が０
Ｖにできるだけ近い正のしきい値電圧でチャネルが形成されることが表示装置には望まし
い。なお、薄膜トランジスタのしきい値電圧値がマイナスであると、ゲート電圧が０Ｖで
もソース電極とドレイン電極の間に電流が流れる、所謂ノーマリーオンとなりやすい。ア
クティブマトリクス型の表示装置においては、回路を構成する薄膜トランジスタの電気特
性が重要であり、この電気特性が表示装置の性能を左右する。特に、薄膜トランジスタの
電気特性のうち、しきい値電圧（Ｖｔｈ）が重要である。電界効果移動度が高くともしき
い値電圧値が高い、或いはしきい値電圧値がマイナスであると、回路として制御すること
が困難である。しきい値電圧値が高く、しきい値電圧の絶対値が大きい薄膜トランジスタ
の場合には、駆動電圧が低い状態ではＴＦＴとしてのスイッチング機能を果たすことがで
きず、負荷となる恐れがある。ｎチャネル型の薄膜トランジスタの場合、ゲート電圧に正
の電圧を印加してはじめてチャネルが形成されて、ドレイン電流が流れ出すトランジスタ
が望ましい。駆動電圧を高くしないとチャネルが形成されないトランジスタや、負の電圧
状態でもチャネルが形成されてドレイン電流が流れるトランジスタは、回路に用いる薄膜
トランジスタとしては不向きである。
また、加熱温度Ｔから温度を下げる際のガス雰囲気は、加熱温度Ｔまで昇温したガス雰囲
気と異なるガス雰囲気に切り替えてもよい。例えば、脱水化または脱水素化を行った同じ
炉で大気に触れさせることなく、炉の中を高純度の酸素ガスまたはＮ２Ｏガスで満たして
冷却を行う。
脱水化または脱水素化を行う加熱処理によって膜中の含有水分を低減させた後、水分を含
まない雰囲気（露点が−４０℃以下、好ましくは−６０℃以下）下で徐冷（または冷却）
した酸化物半導体膜を用いて、薄膜トランジスタの電気特性を向上させるとともに、量産
性と高性能の両方を備えた薄膜トランジスタを実現する。
本明細書では、窒素、または希ガス（アルゴン、ヘリウムなど）の不活性気体雰囲気下で
の加熱処理を脱水化または脱水素化のための加熱処理と呼ぶ。本明細書では、この加熱処
理によってＨ２として脱離させていることのみを脱水素化と呼んでいるわけではなく、Ｈ
、ＯＨ−などを脱離することを含めて脱水化または脱水素化と便宜上呼ぶこととする。
窒素、または希ガス（アルゴン、ヘリウムなど）の不活性気体雰囲気下での加熱処理を行
った場合、ｉ型であった酸化物半導体層は加熱処理により酸素欠乏型となって低抵抗化、
即ちＮ型化（Ｎ−化など）させる。その結果、ドレイン電極層と重なる領域が酸素欠乏型
である高抵抗ドレイン領域（ＨＲＤ領域とも呼ぶ）として形成される。
具体的には、高抵抗ドレイン領域のキャリア濃度は、１×１０１７／ｃｍ３以上の範囲内
であり、少なくともチャネル形成領域のキャリア濃度（１×１０１７／ｃｍ３未満）より
も高い領域である。なお、本明細書のキャリア濃度は、室温にてＨａｌｌ効果測定から求
めたキャリア濃度の値を指す。
また、酸化物半導体層と金属材料からなるドレイン電極層の間に低抵抗ドレイン領域（Ｌ
ＲＮ領域とも呼ぶ）を形成してもよい。具体的には、低抵抗ドレイン領域のキャリア濃度
は、高抵抗ドレイン領域（ＨＲＤ領域）よりも大きく、例えば１×１０２０／ｃｍ３以上
１×１０２１／ｃｍ３以下の範囲内である。
そして、脱水化または脱水素化した酸化物半導体層の少なくとも一部を酸素過剰な状態と
することで、高抵抗化、即ちｉ型化させてチャネル形成領域を形成する。なお、脱水化ま
たは脱水素化した酸化物半導体層を酸素過剰な状態とする処理としては、脱水化または脱
水素化した酸化物半導体層に接する酸化物絶縁膜のスパッタ法の成膜、または酸化物絶縁
膜成膜後の加熱処理、または酸素を含む雰囲気での加熱処理、または不活性ガス雰囲気下
で加熱した後に酸素雰囲気で冷却する処理、超乾燥エア（露点が−４０℃以下、好ましく
は−６０℃以下）で冷却する処理などによって行う。
また、脱水化または脱水素化した酸化物半導体層の少なくとも一部（ゲート電極（ゲート
電極層ともいう）と重なる部分）をチャネル形成領域とするため、選択的に酸素過剰な状
態とすることで、高抵抗化、即ちｉ型化させることもできる。脱水化または脱水素化した
酸化物半導体層上に接してＴｉなどの金属電極からなるソース電極層やドレイン電極層を
形成し、ソース電極層やドレイン電極層に重ならない露出領域を選択的に酸素過剰な状態
としてチャネル形成領域を形成することができる。選択的に酸素過剰な状態とする場合、
ソース電極層に重なる第１の高抵抗ドレイン領域と、ドレイン電極層に重なる第２の高抵
抗ドレイン領域とが形成され、第１の高抵抗ドレイン領域と第２の高抵抗ドレイン領域と
の間の領域がチャネル形成領域となる。即ち、チャネル形成領域がソース電極層及びドレ
イン電極層の間に自己整合的に形成される。
これにより、電気特性が良好で信頼性のよい薄膜トランジスタを有する半導体装置を作製
し、提供することが可能となる。
なお、ドレイン電極層（及びソース電極層）と重畳した酸化物半導体層において高抵抗ド
レイン領域を形成することにより、駆動回路を形成した際の信頼性の向上を図ることがで
きる。具体的には、高抵抗ドレイン領域を形成することで、ドレイン電極層から高抵抗ド
レイン領域、チャネル形成領域にかけて、導電性を段階的に変化させうるような構造とす
ることができる。そのため、ドレイン電極層を、高電源電位ＶＤＤを供給する配線に接続
して動作させる場合、ゲート電極層とドレイン電極層との間に高電界が印加されても高抵
抗ドレイン領域がバッファとなり局所的な高電界が印加されず、トランジスタの耐圧を向
上させた構成とすることができる。
また、ドレイン電極層（及びソース電極層）と重畳した酸化物半導体層において高抵抗ド
レイン領域を形成することにより、駆動回路を形成した際のチャネル形成領域でのリーク
電流の低減を図ることができる。具体的には、高抵抗ドレイン領域を形成することで、ド
レイン電極層とソース電極層との間に流れるトランジスタのリーク電流の経路は、ドレイ
ン電極層、ドレイン電極層側の高抵抗ドレイン領域、チャネル形成領域、ソース電極層側
の高抵抗ドレイン領域、ソース電極層となる。このときチャネル形成領域では、ドレイン
電極層側の高抵抗ドレイン領域よりチャネル形成領域に流れるリーク電流を、トランジス
タがオフ時に高抵抗となるゲート絶縁層とチャネル形成領域の界面近傍に集中させること
ができ、バックチャネル部（ゲート電極層から離れているチャネル形成領域の表面の一部
）でのリーク電流を低減することができる。
また、ソース電極層に重なる高抵抗ドレイン領域と、ドレイン電極層に重なる高抵抗ドレ
イン領域は、ゲート電極層の幅にもよるが、ゲート電極層の一部とゲート絶縁層を介して
重なり、より効果的にドレイン電極層の端部近傍の電界強度を緩和させることができる。
本発明の一態様は、同一基板上に第１の薄膜トランジスタを有する画素部と第２の薄膜ト
ランジスタを有する駆動回路を有し、第１の薄膜トランジスタは、基板上にゲート電極層
と、ゲート電極層上にゲート絶縁層と、ゲート絶縁層上に酸化物半導体層と、酸化物半導
体層上に第１のソース電極層及び第１のドレイン電極層と、第１のソース電極層又は第１
のドレイン電極層上の一部と接する導電層と、ゲート絶縁層、酸化物半導体層、第１のソ
ース電極層、及び第１のドレイン電極層上に酸化物半導体層の一部と接する保護絶縁層と
、保護絶縁層上に導電層と電気的に接続された画素電極層とを有し、第１の薄膜トランジ
スタのゲート電極層、ゲート絶縁層、酸化物半導体層、第１のソース電極層、第１のドレ
イン電極層、保護絶縁層、及び画素電極層は透光性を有し、第２の薄膜トランジスタの第
２のソース電極層及び第２のドレイン電極層は、第１の薄膜トランジスタの第１のソース
電極層及び第１のドレイン電極層と材料が異なり、第１の薄膜トランジスタの第１のソー
ス電極層及び第１のドレイン電極層よりも低抵抗の導電材料であることを特徴とする半導
体装置である。
なお、上記構成において、第２の薄膜トランジスタのソース電極層及びドレイン電極層は
、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を主成分とする材料、若し
くはそれらの合金材料とを組み合わせた積層からなることを特徴とする半導体装置でもよ
い。また、第１の薄膜トランジスタの導電層は、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、
Ｗから選ばれた元素を主成分とする材料、若しくはそれらの合金材料とを組み合わせた積
層からなることを特徴とする半導体装置でもよい。
また、上記構成において、第１の薄膜トランジスタのソース電極層、ドレイン電極層、及
び画素電極層は、酸化インジウム、酸化インジウム酸化スズ合金、酸化インジウム酸化亜
鉛合金、または酸化亜鉛であることを特徴とする半導体装置でもよい。
また、上記構成において、さらに同一基板上に容量部を有し、容量部は、容量配線及び該
容量配線と重なる容量電極層を有し、容量配線及び容量電極層は透光性を有する半導体装
置でもよい。
また、上記構成において、さらに第２の薄膜トランジスタの保護絶縁層上にゲート電極層
と重なる導電層を有する半導体装置でもよい。
また、上記構成において、第２の薄膜トランジスタの酸化物半導体層と、ソース電極層及
びドレイン電極層との間には、低抵抗ドレイン領域を有し、低抵抗ドレイン領域は、第１
の薄膜トランジスタのソース電極層、ドレイン電極層と同じ材料である半導体装置でもよ
い。
また、上記構成において、第２の薄膜トランジスタの酸化物半導体層のソース電極層また
はドレイン電極層と重なる低抵抗ドレイン領域は、第２の薄膜トランジスタの酸化物半導
体層のチャネル形成領域よりも低抵抗である半導体装置でもよい。
また、本発明の他の一態様は、同一基板上に第１の薄膜トランジスタを有する画素部と第
２の薄膜トランジスタを有する駆動回路を有する半導体装置の作製方法であって、基板上
に透光性を有する導電膜を形成し、第１のフォトリソグラフィ工程により透光性を有する
導電膜を選択的に除去することにより第１の薄膜トランジスタのゲート電極層となる第１
のゲート電極層及び第２の薄膜トランジスタのゲート電極層となる第２のゲート電極層を
形成し、第１のゲート電極層及び第２のゲート電極層上にゲート絶縁層を形成し、ゲート
絶縁層の上に酸化物半導体膜を形成し、第２のフォトリソグラフィ工程により酸化物半導
体膜を選択的に除去することにより島状酸化物半導体層である第１の酸化物半導体層及び
第２の酸化物半導体層を形成し、第１の酸化物半導体層及び第２の酸化物半導体層を脱水
化または脱水素化し、脱水化または脱水素化された第１の酸化物半導体層及び第２の酸化
物半導体層上に酸化物導電膜及び導電膜を順次形成し、第３のフォトリソグラフィ工程及
び第４のフォトリソグラフィ工程により酸化物導電膜及び導電膜を選択的に除去し、第１
の酸化物半導体層上に第１の薄膜トランジスタのソース電極層及びドレイン電極層となる
第１のソース電極層及び第１のドレイン電極層と、第１のソース電極層又は第１のドレイ
ン電極層の一部と接する導電層と、第２の酸化物半導体層上に低抵抗ドレイン領域及び一
対の低抵抗ドレイン領域上に一対の導電層を形成することにより第２の薄膜トランジスタ
のソース電極層及びドレイン電極層となる第２のソース電極層及び第２のドレイン電極層
と、を形成し、ゲート絶縁層、第１の酸化物半導体層、第２の酸化物半導体層、第１のソ
ース電極層、第１のドレイン電極層、第１のソース電極層又は第１のドレイン電極層の一
部と接する導電層と、第２のソース電極層、及び第２のドレイン電極層上に第１の酸化物
半導体層及び第２の酸化物半導体層の一部と接する保護絶縁層を形成し、保護絶縁層上に
画素電極層を形成することを特徴とする半導体装置の作製方法である。
また、本発明の他の一態様は、同一基板上に第１の薄膜トランジスタを有する画素部と第
２の薄膜トランジスタを有する駆動回路を有する半導体装置の作製方法であって、基板上
に透光性を有する導電膜を形成し、第１のフォトリソグラフィ工程により透光性を有する
導電膜を選択的除去することにより第１の薄膜トランジスタのゲート電極層となる第１の
ゲート電極層及び第２の薄膜トランジスタのゲート電極層となる第２のゲート電極層を形
成し、第１のゲート電極層及び第２のゲート電極層上にゲート絶縁層を形成し、ゲート絶
縁層の上に酸化物半導体膜を形成し、酸化物半導体膜を脱水化又は脱水素化し、脱水化又
は脱水素化された酸化物半導体膜上に酸化物導電膜及び導電膜を順次形成し、第２のフォ
トリソグラフィ工程及び第３のフォトリソグラフィ工程により酸化物半導体膜、酸化物導
電膜、及び導電膜を選択的に除去し、第１の酸化物半導体層上に第１の薄膜トランジスタ
のソース電極層及びドレイン電極層となる第１のソース電極層及び第１のドレイン電極層
と、第１のソース電極層又は第１のドレイン電極層の一部と接する導電層と、第２の酸化
物半導体層上に低抵抗ドレイン領域及び一対の低抵抗ドレイン領域上に一対の導電層を形
成することにより第２の薄膜トランジスタのソース電極層及びドレイン電極層となる第２
のソース電極層及び第２のドレイン電極層と、を形成し、ゲート絶縁層、第１の酸化物半
導体層、第２の酸化物半導体層、第１のソース電極層、第１のドレイン電極層、第１のソ
ース電極層又は第１のドレイン電極層の一部と接する導電層と、第２のソース電極層、及
び第２のドレイン電極層上に第１の酸化物半導体層及び第２の酸化物半導体層の一部と接
する保護絶縁層を形成し、保護絶縁層上に画素電極層を形成することを特徴とする半導体
装置の作製方法である。
なお、本発明の一態様は、多階調マスクを用いて第３のフォトリソグラフィ工程を行うこ
とを特徴とする半導体装置の作製方法でもよい。
本明細書において、「膜」とは、全面に形成され、パターン形成されていないものをいう
。そして、「層」とは、レジストマスク等により所望の形状にパターン形成されたものを
いう。なお、前述のような「膜」と「層」の区別は便宜的に行うものであり、膜と層を特
に区別することなく用いることがある。また、積層膜の各層についても、膜と層を特に区
別することなく用いることがある。
なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順又は積層順を
示すものではない。また、本明細書において発明を特定するための事項として固有の名称
を示すものではない。
また、駆動回路を有する表示装置としては、液晶表示装置の他に、発光素子を用いた発光
表示装置や、電気泳動表示素子を用いた電子ペーパーとも称される表示装置が挙げられる
。
発光素子を用いた発光表示装置においては、画素部に複数の薄膜トランジスタを有し、画
素部においてもある薄膜トランジスタのゲート電極と他のトランジスタのソース配線（ソ
ース配線層ともいう）、或いはドレイン配線（ドレイン配線層ともいう）を接続させる箇
所を有している。また、発光素子を用いた発光表示装置の駆動回路においては、薄膜トラ
ンジスタのゲート電極とその薄膜トランジスタのソース配線、或いはドレイン配線を接続
させる箇所を有している。
安定した電気特性を有する薄膜トランジスタを作製し、提供することができる。よって、
電気特性が良好で信頼性のよい薄膜トランジスタを有する半導体装置を提供することがで
きる。
半導体装置を説明する図。 半導体装置の作製方法を説明する図。 半導体装置の作製方法を説明する図。 半導体装置の作製方法を説明する図。 半導体装置の作製方法を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置の画素等価回路を説明する図。 半導体装置を説明する図。 半導体装置の回路図およびタイミングチャート。 信号線駆動回路の構成を説明する図。 シフトレジスタの構成を示す回路図。 シフトレジスタの動作を説明する回路図およびタイミングチャート。 半導体装置を説明する図。 半導体装置を説明する図。 電子書籍の一例を示す外観図。 テレビジョン装置およびデジタルフォトフレームの例を示す外観図。 遊技機の例を示す外観図。 携帯型のコンピュータ及び携帯電話機の一例を示す外観図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置の作製方法を説明する図。 半導体装置の作製方法を説明する図。 半導体装置の作製方法を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。
実施の形態について、図面を用いて詳細に説明する。但し、以下の説明に限定されず、趣
旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者
であれば容易に理解される。従って、以下に示す実施の形態の記載内容に限定して解釈さ
れるものではない。なお、以下に説明する構成において、同一部分又は同様な機能を有す
る部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
（実施の形態１）
本実施の形態では、半導体装置及び半導体装置の作製方法を図１乃至図３及び図４１を用
いて説明する。図１（Ｂ）に、同一基板上に作製された２つの薄膜トランジスタの断面構
造の一例を示す。図１（Ｂ）に示す薄膜トランジスタ４１０及び薄膜トランジスタ４２０
は、ボトムゲート構造の一つである。
図１（Ａ１）は駆動回路に配置される薄膜トランジスタ４１０の平面図であり、図１（Ｂ
１）は図１（Ａ１）の線Ｃ１−Ｃ２における断面図である。また、図１（Ｃ１）は、図１
（Ａ１）の線Ｃ３−Ｃ４における断面図である。
駆動回路に配置される薄膜トランジスタ４１０は、絶縁表面を有する基板４００上に、ゲ
ート電極層４１１、第１のゲート絶縁層４０２ａ、第２のゲート絶縁層４０２ｂ、少なく
ともチャネル形成領域４１３、高抵抗ドレイン領域４１４ａ及び高抵抗ドレイン領域４１
４ｂを有する酸化物半導体層４１２、低抵抗ドレイン領域４０８ａ及び低抵抗ドレイン領
域４０８ｂ、ソース電極層４１５ａ、及びドレイン電極層４１５ｂを含む。また、薄膜ト
ランジスタ４１０を覆い、チャネル形成領域４１３に接する酸化物絶縁膜４１６が設けら
れている。
なお、高抵抗ドレイン領域は、チャネル形成領域より抵抗値の低い領域であり、低抵抗ド
レイン領域は、高抵抗ドレイン領域より抵抗値の低い領域である。
低抵抗ドレイン領域４０８ａの下面に接して高抵抗ドレイン領域４１４ａが自己整合的に
形成されている。また、低抵抗ドレイン領域４０８ｂの下面に接して高抵抗ドレイン領域
４１４ｂが自己整合的に形成されている。また、チャネル形成領域４１３は、酸化物絶縁
膜４１６と接し、高抵抗ドレイン領域４１４ａ、及び高抵抗ドレイン領域４１４ｂよりも
高抵抗の領域（ｉ型領域）とする。
また、薄膜トランジスタ４１０は配線を低抵抗化するためにソース電極層４１５ａ、及び
ドレイン電極層４１５ｂとして金属材料を用いることが好ましい。
また、薄膜トランジスタ４１０のゲート電極層４１１は、透光性を有する導電膜の単層又
は積層で形成することもできるし、透光性を有する導電層と金属材料からなる導電層との
積層で形成することもできる。
また、液晶表示装置において、同一基板上に画素と駆動回路を形成する場合、駆動回路に
おいて、インバータ回路、ＮＡＮＤ回路、ＮＯＲ回路、ラッチ回路といった論理ゲートを
構成する薄膜トランジスタや、センスアンプ、定電圧発生回路、ＶＣＯといったアナログ
回路を構成する薄膜トランジスタは、ソース電極とドレイン電極間に正極性のみ、もしく
は負極性のみが印加される。従って、耐圧が要求される一方の高抵抗ドレイン領域４１４
ｂの幅をもう一方の高抵抗ドレイン領域４１４ａの幅よりも広く設計してもよい。また、
高抵抗ドレイン領域４１４ａ、及び高抵抗ドレイン領域４１４ｂがゲート電極層４１１と
重なる幅を広くしてもよい。
また、駆動回路に配置される薄膜トランジスタ４１０はシングルゲート構造の薄膜トラン
ジスタを用いて説明したが、必要に応じて、チャネル形成領域を複数有するマルチゲート
構造の薄膜トランジスタも形成することができる。
また、低抵抗ドレイン領域４０８ａ及び低抵抗ドレイン領域４０８ｂを設けることにより
、ショットキー接合と比べて熱的にも安定動作させることができる。このように酸化物半
導体層よりもキャリア濃度の高い低抵抗ドレイン領域を意図的に設けることによってオー
ミック性のコンタクトを形成する。
また、チャネル形成領域４１３上方に重なる導電層４１７を設ける。導電層４１７をゲー
ト電極層４１１と電気的に接続し、同電位とすることで、ゲート電極層４１１と導電層４
１７の間に配置された酸化物半導体層４１２に上下からゲート電圧を印加することができ
る。また、ゲート電極層４１１と導電層４１７を異なる電位、例えば固定電位、ＧＮＤ、
０Ｖとする場合には、ＴＦＴの電気特性、例えばしきい値電圧などを制御することができ
る。
また、導電層４１７と酸化物絶縁膜４１６の間には保護絶縁層４０３が設けられている。
また、保護絶縁層４０３は、保護絶縁層４０３の下方に設ける第１のゲート絶縁層４０２
ａまたは下地となる絶縁膜と接する構成とすることが好ましく、基板の側面からの水分や
、水素イオンや、ＯＨ−などの不純物が侵入することをブロックする。特に、保護絶縁層
４０３と接する第１のゲート絶縁層４０２ａまたは下地となる絶縁膜を窒化珪素膜とする
と有効である。
また、図１（Ａ２）は画素に配置される薄膜トランジスタ４２０の平面図であり、図１（
Ｂ２）は図１（Ａ２）の線Ｄ１−Ｄ２における断面図である。また、図１（Ｃ２）は、図
１（Ａ２）の線Ｄ３−Ｄ４における断面図である。
画素に配置される薄膜トランジスタ４２０は、絶縁表面を有する基板４００上に、ゲート
電極層４２１、第１のゲート絶縁層４０２ａ、第２のゲート絶縁層４０２ｂ、少なくとも
チャネル形成領域４２３、高抵抗ドレイン領域４２４ａ及び高抵抗ドレイン領域４２４ｂ
を有する酸化物半導体層４２２、ソース電極層４０９ａ、及びドレイン電極層４０９ｂを
含む。また、薄膜トランジスタ４２０を覆い、酸化物半導体層４２２の上面に接する酸化
物絶縁膜４１６が設けられている。
ここで、液晶表示装置では、液晶の劣化を防ぐため、交流駆動が行われている。この交流
駆動により、一定の期間毎に画素電極層に印加する信号電位の極性が正極性或いは負極性
に反転する。画素電極層に接続する薄膜トランジスタは、一対の電極が交互にソース電極
層とドレイン電極層の役割を果たす。本明細書では、便宜上、画素の薄膜トランジスタの
一対の電極の一方をソース電極層と呼び、もう一方をドレイン電極層と呼ぶが、実際には
、交流駆動の際に一方の電極が交互にソース電極層とドレイン電極層として機能する。ま
た、リーク電流の低減を図るため、画素に配置する薄膜トランジスタ４２０のゲート電極
層の幅を駆動回路の薄膜トランジスタ４１０のゲート電極層の幅よりも狭くしてもよい。
また、リーク電流の低減を図るため、画素に配置する薄膜トランジスタ４２０のゲート電
極層がソース電極層またはドレイン電極層と重ならないように設計してもよい。
また、ドレイン電極層４０９ｂ上の一部には、導電層４２６が設けられており、画素電極
層とのコンタクトは、導電層４２６とでとることとしている。ドレイン電極層上に導電層
４２６を設けることにより、コンタクト抵抗を低減することができる。
ソース電極層４０９ａの下面に接して高抵抗ドレイン領域４２４ａが自己整合的に形成さ
れている。また、ドレイン電極層４０９ｂの下面に接して高抵抗ドレイン領域４２４ｂが
自己整合的に形成されている。また、チャネル形成領域４２３は、酸化物絶縁膜４１６と
接し、高抵抗ドレイン領域４２４ａ、及び高抵抗ドレイン領域４２４ｂよりも高抵抗の領
域（ｉ型領域）とする。
また、酸化物半導体膜の成膜以後に、不純物である水分などを低減する加熱処理（脱水化
または脱水素化のための加熱処理）が行われる。脱水化または脱水素化のための加熱処理
、及び徐冷させた後、酸化物半導体層に接して酸化物絶縁膜の形成などを行って酸化物半
導体層のキャリア濃度を低減することが、薄膜トランジスタ４２０の電気特性の向上及び
信頼性の向上に繋がる。
なお、酸化物半導体層４１２は、ソース電極層４１５ａ、及びドレイン電極層４１５ｂの
下方に形成し、一部重なっている。また、酸化物半導体層４１２は、ゲート電極層４１１
と第１のゲート絶縁層４０２ａ及び第２のゲート絶縁層４０２ｂを介して重なっている。
また、酸化物半導体層４２２は、ソース電極層４０９ａ、及びドレイン電極層４０９ｂの
下方に形成し、一部重なっている。また、酸化物半導体層４２２は、ゲート電極層４２１
と第１のゲート絶縁層４０２ａ及び第２のゲート絶縁層４０２ｂを介して重なっている。
また、薄膜トランジスタ４２０は透光性を有する薄膜トランジスタとして高開口率を有す
る表示装置を実現するためにソース電極層４０９ａ、及びドレイン電極層４０９ｂは、透
光性を有する導電膜を用いる。また、薄膜トランジスタ４２０のゲート電極層４２１も透
光性を有する導電膜を用いる。
また、薄膜トランジスタ４２０が配置される画素には、画素電極層４２７、またはその他
の電極層（容量電極層など）や、その他の配線層（容量配線層など）に可視光に対して透
光性を有する導電膜を用い、高開口率を有する表示装置を実現する。勿論、第１のゲート
絶縁層４０２ａ、第２のゲート絶縁層４０２ｂ、酸化物絶縁膜４１６も可視光に対して透
光性を有する膜を用いることが好ましい。
また、画素電極層４２７と酸化物絶縁膜４１６の間には保護絶縁層４０３及び平坦化絶縁
層４０４が積層されている。
本明細書において、可視光に対して透光性を有する膜とは可視光の透過率が７５〜１００
％である膜厚を有する膜を指し、その膜が導電性を有する場合は透明の導電膜とも呼ぶ。
また、ゲート電極層、ソース電極層、ドレイン電極層、画素電極層、またはその他の電極
層や、その他の配線層に適用する金属酸化物として、可視光に対して半透明の導電膜を用
いてもよい。可視光に対して半透明とは可視光の透過率が５０〜７５％であることを指す
。
以下、図２（Ａ）乃至図２（Ｅ）、及び図３（Ａ）乃至図３（Ｅ）を用い、同一基板上に
薄膜トランジスタ４１０及び薄膜トランジスタ４２０を作製する工程について説明する。
まず、絶縁表面を有する基板４００上に透光性を有する導電膜を形成した後、第１のフォ
トリソグラフィ工程によりゲート電極層４１１、４２１を形成する。また、画素部にはゲ
ート電極層４１１、４２１と同じ材料、同じ第１のフォトリソグラフィ工程により容量配
線（容量配線層ともいう）を形成する。また、画素部だけでなく駆動回路に容量が必要な
場合には、駆動回路にも容量配線を形成する。なお、レジストマスクをインクジェット法
で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用
しないため、製造コストを低減できる。
絶縁表面を有する基板４００に使用することができる基板に大きな制限はないが、少なく
とも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。絶縁表面を
有する基板４００にはバリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラ
ス基板を用いることができる。
また、基板４００としては、後の加熱処理の温度が高い場合には、ガラスの歪み点が７３
０℃以上のものを用いると良い。また、基板４００には、例えば、アルミノシリケートガ
ラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材料が用いら
れている。なお、ホウ酸と比較して酸化バリウム（ＢａＯ）を多く含ませることで、より
実用的な耐熱ガラスが得られる。このため、Ｂ２Ｏ３よりＢａＯを多く含むガラス基板を
用いることが好ましい。
なお、上記の基板４００に代えて、セラミック基板、石英基板、サファイア基板などの絶
縁体でなる基板を用いても良い。他にも、結晶化ガラスなどを用いることができる。
また、下地膜となる絶縁膜を基板４００とゲート電極層４１１、４２１の間に設けてもよ
い。下地膜は、基板４００からの不純物元素の拡散を防止する機能があり、窒化珪素膜、
酸化珪素膜、窒化酸化珪素膜、又は酸化窒化珪素膜から選ばれた一又は複数の膜による積
層構造により形成することができる。
ゲート電極層４１１、４２１の材料は、可視光に対して透光性を有する導電材料、例えば
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇ
ａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ
−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｏ系の金属酸化物を
用いことができる。ゲート電極層４１１、４２１に用いる金属酸化物膜の成膜方法は、ス
パッタ法や真空蒸着法（電子ビーム蒸着法など）や、アーク放電イオンプレーティング法
や、スプレー法を用いる。また、スパッタ法を用いる場合、ＳｉＯ２を２重量％以上１０
重量％以下含むターゲットを用いて成膜を行い、金属酸化物膜に結晶化を阻害するＳｉＯ
ｘ（Ｘ＞０）を含ませてもよい。後の工程で行う脱水化または脱水素化のための加熱処理
の際に結晶化してしまうのを抑制することができる。
また、ゲート電極層４１１、４２１の材料は、Ａｌ、Ｃｒ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選
ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金
膜等を用いて形成することができる。
ゲート電極層４１１、４２１の膜厚は、５０ｎｍ以上３００ｎｍ以下の範囲内で適宜選択
することができる。本実施の形態では、ゲート電極層４１１、４２１は、透光性を有する
導電材料を用いて形成する場合を示すが、これに限定されない。例えば、駆動回路に設け
られるトランジスタのゲート電極層は、透光性を有する導電材料からなる膜と、金属膜と
の積層構造で形成し、画素部に設けられるトランジスタのゲート電極は、透光性を有する
導電材料からなる膜で形成することもできる。
次いで、ゲート電極層４１１及びゲート電極層４２１上にゲート絶縁層４０２を形成する
。
ゲート絶縁層４０２は、プラズマＣＶＤ法又はスパッタリング法等を用いて、酸化珪素膜
、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜、酸化アルミニウム膜、又は酸化窒化ア
ルミニウム膜を単層で又は積層して形成することができる。例えば、成膜ガスとして、Ｓ
ｉＨ４、酸素及び窒素を用いてプラズマＣＶＤ法により酸化窒化珪素膜を形成すればよい
。または、例えば、ボロンがドープされたシリコンターゲットを用いて酸化珪素膜を形成
することで、水、または水素に対するバリア性を高めることができる。ゲート絶縁層４０
２の膜厚は、１００ｎｍ以上５００ｎｍ以下とし、積層の場合は、例えば、膜厚５０ｎｍ
以上２００ｎｍ以下の第１のゲート絶縁層と、第１のゲート絶縁層上に膜厚５ｎｍ以上３
００ｎｍ以下の第２のゲート絶縁層の積層とする。
本実施の形態では、膜厚５０ｎｍ以上２００ｎｍ以下の第１のゲート絶縁層４０２ａと、
膜厚５０ｎｍ以上３００ｎｍ以下の第２のゲート絶縁層４０２ｂの積層のゲート絶縁層４
０２とする。第１のゲート絶縁層４０２ａとしては膜厚１００ｎｍの窒化珪素膜または窒
化酸化珪素膜を用いる。また、第２のゲート絶縁層４０２ｂとしては、膜厚１００ｎｍの
酸化珪素膜を用いる。
次いで、第２のゲート絶縁層４０２ｂ上に、膜厚２ｎｍ以上２００ｎｍ以下の酸化物半導
体膜４３０を形成する。酸化物半導体膜４３０の形成後に脱水化または脱水素化のための
加熱処理を行っても酸化物半導体膜を非晶質な状態とするため、膜厚を５０ｎｍ以下と薄
くすることが好ましい。酸化物半導体膜の膜厚を薄くすることで酸化物半導体膜の形成後
に加熱処理した場合に、結晶化してしまうのを抑制することができる。
なお、酸化物半導体膜４３０をスパッタ法により成膜する前に、アルゴンガスを導入して
プラズマを発生させる逆スパッタを行い、第２のゲート絶縁層４０２ｂの表面に付着して
いるゴミを除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに
、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形
成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素
などを用いてもよい。
酸化物半導体膜４３０は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系
、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−
Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ
系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｏ系の材料を用いる。本実施の形態では、Ｉ
ｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体ターゲットを用いてスパッタ法により成膜する。また
、酸化物半導体膜４３０は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又
は希ガス（代表的にはアルゴン）及び酸素雰囲気下においてスパッタ法により形成するこ
とができる。また、スパッタ法を用いる場合、ＳｉＯ２を２重量％以上１０重量％以下含
むターゲットを用いて成膜を行い、酸化物半導体膜４３０に結晶化を阻害するＳｉＯｘ（
Ｘ＞０）を含ませてもよい。後の工程で行う脱水化または脱水素化のための加熱処理の際
に結晶化してしまうのを抑制することができる。
ここでは、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ
３：ＺｎＯ＝１：１：１［ｍｏｌ％］、Ｉｎ：Ｇａ：Ｚｎ＝１：１：０．５［ａｔ％］、
Ｉｎ：Ｇａ：Ｚｎ＝１：１：４［ａｔ％］）を用いて、基板とターゲットの間との距離を
１００ｍｍ、圧力０．２Ｐａ、直流（ＤＣ）電源０．５ｋＷ、アルゴン及び酸素（アルゴ
ン：酸素＝３０ｓｃｃｍ：２０ｓｃｃｍ 酸素流量比率４０％）雰囲気下で成膜する。な
お、パルス直流（ＤＣ）電源を用いると、ごみが軽減でき、膜厚分布も均一となるために
好ましい。Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜の膜厚は、５ｎｍ以上２００ｎｍ以下とす
る。
本実施の形態では、酸化物半導体膜４３０として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体
ターゲットを用いてスパッタ法により膜厚２０ｎｍのＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜
を成膜する。
スパッタ法にはスパッタ用電源に高周波電源を用いるＲＦスパッタ法と、ＤＣスパッタ法
があり、さらにパルス的にバイアスを与えるパルスＤＣスパッタ法もある。ＲＦスパッタ
法は主に絶縁膜を成膜する場合に用いられ、ＤＣスパッタ法は主に金属膜を成膜する場合
に用いられる。
また、材料の異なるターゲットを複数設置できる多元スパッタ装置もある。多元スパッタ
装置は、同一チャンバーで異なる材料膜を積層成膜することも、同一チャンバーで複数種
類の材料を同時に放電させて成膜することもできる。
また、チャンバー内部に磁石機構を備えたマグネトロンスパッタ法を用いるスパッタ装置
や、グロー放電を使わずマイクロ波を用いて発生させたプラズマを用いるＥＣＲスパッタ
法を用いるスパッタ装置がある。
また、スパッタ法を用いる成膜方法として、成膜中にターゲット物質とスパッタガス成分
とを化学反応させてそれらの化合物薄膜を形成するリアクティブスパッタ法や、成膜中に
基板にも電圧をかけるバイアススパッタ法もある。
次いで、酸化物半導体膜４３０を第２のフォトリソグラフィ工程により島状の酸化物半導
体層に加工する。また、島状の酸化物半導体層を形成するためのレジストマスクをインク
ジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマ
スクを使用しないため、製造コストを低減できる。
次いで、酸化物半導体層の脱水化または脱水素化を行う。脱水化または脱水素化を行う第
１の加熱処理の温度は、４００℃以上基板の歪み点未満、例えば、４００℃以上７００℃
以下とする。好ましくは４２５℃以上とする。なお、４２５℃以上であれば熱処理時間は
１時間以下でよいが、４２５℃未満であれば加熱処理時間は、１時間よりも長時間行うこ
ととすることが好ましい。ここでは、加熱処理装置の一つである電気炉に基板を導入し、
酸化物半導体層に対して窒素雰囲気下において加熱処理を行った後、大気に触れることな
く、酸化物半導体層への水や水素の再混入を防ぎ、酸化物半導体層４３１、４３２を得る
（図２（Ｂ）参照。）。本実施の形態では、酸化物半導体層の脱水化または脱水素化を行
う加熱温度Ｔから、再び水が入らないような十分な温度まで同じ炉を用い、具体的には加
熱温度Ｔよりも１００℃以上下がるまで窒素雰囲気下で徐冷する。また、窒素雰囲気に限
定されず、ヘリウム、ネオン、アルゴン等）の希ガス雰囲気下において脱水化または脱水
素化を行ってもよい。
なお、第１の加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガス
に、水、水素などが含まれないことが好ましい。または、加熱処理装置に導入する窒素、
またはヘリウム、ネオン、アルゴン等の希ガスの純度を、４Ｎ（９９．９９％）以上、好
ましくは６Ｎ（９９．９９９９％）以上、（即ち不純物濃度を２０ｐｐｍ以下、好ましく
は１ｐｐｍ以下）とすることが好ましい。
また、第１の加熱処理の条件、または酸化物半導体層の材料によっては、酸化物半導体層
は、結晶化し、微結晶膜または多結晶膜となる場合もある。
また、酸化物半導体層の第１の加熱処理は、島状の酸化物半導体層に加工する前の酸化物
半導体膜４３０に行うこともできる。その場合には、第１の加熱処理後に、加熱装置から
基板を取り出し、フォトリソグラフィ工程を行う。
また、酸化物半導体膜４３０の成膜前に、不活性ガス雰囲気（窒素、またはヘリウム、ネ
オン、アルゴン等）下、酸素雰囲気において加熱処理（４００℃以上基板の歪み点未満）
を行い、ゲート絶縁層４０２内に含まれる水素及び水などの不純物を除去してもよい。
次いで、酸化物半導体層４３１、４３２及び第２のゲート絶縁層４０２ｂ上に、酸化物導
電膜を形成し、酸化物導電膜上に、金属導電膜を形成した後、第３のフォトリソグラフィ
工程によりレジストマスク４３３ａ及び４３３ｂを形成し、選択的にエッチングを行って
酸化物導電層４０６、４０７及び導電層４３４、４３５を形成する（図２（Ｃ）参照）。
酸化物導電膜の材料としては、可視光に対して透光性を有する導電材料、例えばＩｎ−Ｓ
ｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ
−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−
Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｏ系の金属酸化物を適用する
ことができ、膜厚は５０ｎｍ以上３００ｎｍ以下の範囲内で適宜選択する。また、スパッ
タ法を用いる場合、ＳｉＯ２を２重量％以上１０重量％以下含むターゲットを用いて成膜
を行い、透光性を有する導電膜に結晶化を阻害するＳｉＯｘ（Ｘ＞０）を含ませてもよい
。後の工程で行う第２の加熱処理の際に結晶化してしまうのを抑制することができる。
また、金属導電膜の材料としては、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれ
た元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金等が
ある。金属導電膜としては、チタン層上にアルミニウム層と、該アルミニウム層上にチタ
ン層が積層された三層の積層構造、またはモリブデン層上にアルミニウム層と、該アルミ
ニウム層上にモリブデン層を積層した三層の積層構造とすることが好ましい。勿論、金属
導電膜として単層、２層構造、または４層以上の積層構造としてもよい。
また、導電層４３４、４３５を形成するためのレジストマスクをインクジェット法で形成
してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しない
ため、製造コストを低減できる。
次いで、レジストマスク４３３ａ及びレジストマスク４３３ｂを除去し、第４のフォトリ
ソグラフィ工程によりレジストマスク４３６ａ及びレジストマスク４３６ｂを形成し、選
択的にエッチングを行ってソース電極層４１５ａ及びドレイン電極層４１５ｂ、低抵抗ド
レイン領域４０８ａ、４０８ｂ、ソース電極層４０９ａ及びドレイン電極層４０９ｂ、導
電層４２５ａ、４２５ｂを形成する（図２（Ｄ）参照）。なお、第４のフォトリソグラフ
ィ工程のためのレジストマスクをインクジェット法で形成してもよい。レジストマスクを
インクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる
。
酸化物半導体層４３１、４３２と酸化物導電層４０６、４０７のエッチング速度の差を利
用して、チャネル領域を形成するために酸化物導電層４０６、４０７領域を分割するため
のエッチング処理を行う。酸化物導電層４０６、４０７のエッチング速度が酸化物半導体
層４３１、４３２と比較して速いことを利用して、酸化物半導体層４３１、４３２上の酸
化物導電層４０６、４０７を選択的にエッチングする。
酸化物導電層４０６、４０７は酸化亜鉛を成分として含むものが好ましく、酸化インジウ
ムを含まないものであることが好ましい。そのような酸化物導電層４０６、４０７として
、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウムなどを
適用することができる。
酸化物導電層４０６、４０７は、その上のソース電極層４１５ａ及びドレイン電極層４１
５ｂをマスクとしてエッチングすることができる。酸化亜鉛を成分とする酸化物導電層４
０６、４０７は、例えばレジストの剥離液のようなアルカリ性溶液を用いて容易にエッチ
ングすることができる。
以上により、酸化物半導体膜４３０をエッチングすることにより島状の酸化物半導体層４
３１、４３２を形成した後に、酸化物導電層４０６、４０７と金属膜を積層させて、同一
マスクでソース電極及びドレイン電極を含む配線パターンをエッチングすることにより、
金属膜の配線パターンの下に酸化物導電層４０６、４０７を残存させることができる。
次いで、レジストマスク４３６ａ及びレジストマスク４３６ｂを除去し、第５のフォトリ
ソグラフィ工程によりレジストマスク４３８ａ、４３８ｂを形成し、選択的にエッチング
を行って導電層４２５ａ、及び導電層４２５ｂのレジストマスク４３８ｂが形成されてい
ない部分を除去する。導電層４２５ｂのレジストマスク４３８ｂが形成されていない部分
を除去することで、導電層４２６を形成することができる（図２（Ｅ）参照）。
なお、第５のフォトリソグラフィ工程でソース電極層４０９ａ、及びドレイン電極層４０
９ｂと重なる導電層を選択的に除去するため、導電層のエッチングの際に、酸化物半導体
層４３２、ソース電極層４０９ａ、及びドレイン電極層４０９ｂも除去されないようにそ
れぞれの材料及びエッチング条件を適宜調節する。
また、第５のフォトリソグラフィ工程においては、酸化物半導体層上に接する導電層のみ
を選択的に除去する部分がある。従って、酸化物半導体層上に接する導電層のみを選択的
に除去するため、アルカリ性のエッチャントとしてアンモニア過水（３１重量％過酸化水
素水：２８重量％アンモニア水：水＝５：２：２）などを用いれば、金属導電膜を選択的
に除去し、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体からなる酸化物半導体層を残存させるこ
とができる。
ドレイン電極層４０９ｂ上の一部に、導電層４２６を設けることにより、画素電極層４２
７とのコンタクトを、導電層４２６でとることができる。このように、ドレイン電極層４
０９ｂ上に導電層４２６を設けることにより、コンタクト抵抗を低減することができる。
次いで、酸化物半導体層４３１及び酸化物半導体層４３２に接する保護絶縁膜となる酸化
物絶縁膜４１６を形成する。
酸化物絶縁膜４１６は、少なくとも１ｎｍ以上の膜厚とし、スパッタリング法など、酸化
物絶縁膜４１６に水、水素等の不純物を混入させない方法を適宜用いて形成することがで
きる。また、低抵抗化した酸化物半導体層に接して形成する酸化物絶縁膜４１６は、水分
や、水素イオンや、ＯＨ−などの不純物を含まず、これらが外部から侵入することをブロ
ックする無機絶縁膜を用い、代表的には酸化珪素膜、窒化酸化珪素膜、酸化アルミニウム
膜、または酸化窒化アルミニウム膜などを用いる。本実施の形態では、酸化物絶縁膜４１
６として膜厚３００ｎｍの酸化珪素膜を、スパッタリング法を用いて成膜する。成膜時の
基板温度は、室温以上３００℃以下とすればよく、本実施の形態では１００℃とする。酸
化珪素膜のスパッタリング法による成膜は、希ガス（代表的にはアルゴン）雰囲気下、酸
素雰囲気下、または希ガス（代表的にはアルゴン）及び酸素雰囲気下において行うことが
できる。また、ターゲットとして酸化珪素ターゲットまたは珪素ターゲットを用いること
ができる。または、ボロンがドープされた珪素ターゲットを用いて酸化珪素膜を形成する
ことで、水、または水素に対するバリア性を高めることができる。例えば、珪素ターゲッ
トを用いて、酸素、及び窒素雰囲気下でスパッタリング法により酸化珪素膜を形成するこ
とができる（図３（Ａ）参照）。
次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で第２の加熱処理（好ましくは２
００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う。例えば、窒素雰囲
気下で２５０℃、１時間の第２の加熱処理を行う。第２の加熱処理を行うと、酸化物半導
体層４３１及び酸化物半導体層４３２が酸化物絶縁膜４１６と接した状態で加熱される。
このように、スパッタリング法により、バックチャネル側の保護膜としての酸化珪素膜を
形成した後、２５０℃以上３５０℃以下の熱処理をして、ソース領域とドレイン領域の間
の酸化物半導体層４３１、４３２の露出部分より、酸化物半導体層４３１、４３２中へ酸
素を含侵・拡散を行う。スパッタリング法で酸化珪素膜を作製することで、当該酸化珪素
膜中に過剰な酸素を含ませることができ、その酸素を熱処理により酸化物半導体層４１２
、４２２中に含侵・拡散させることができる。酸化物半導体層４１２、４２２中への酸素
の含侵・拡散によりチャネル形成領域を高抵抗化（ｉ型化）を図ることができる。それに
より、ノーマリ・オフとなる薄膜トランジスタを得ることができる。酸化物半導体層４１
２、４２２中に含侵・拡散させる熱処理によって、ソース領域とドレイン領域として形成
された酸化物半導体層４１２、４２２を結晶化させ、また導電性を向上させることができ
る。
さらに、成膜後の酸化物半導体膜に対して脱水化または脱水素化のための加熱処理を行っ
て低抵抗化して高抵抗ドレイン領域（ＨＲＤ領域）に変え、その高抵抗ドレイン領域の一
部を選択的に酸素過剰な状態とする。その結果、ゲート電極層４１１と重なるチャネル形
成領域４１３は、ｉ型となり、ゲート電極層４２１と重なるチャネル形成領域４２３は、
ｉ型となり、ソース電極層４１５ａに重なる高抵抗ドレイン領域４１４ａと、ドレイン電
極層４１５ｂに重なる高抵抗ドレイン領域４１４ｂとが自己整合的に形成され、ソース電
極層４０９ａに重なる高抵抗ドレイン領域４２４ａと、ドレイン電極層４０９ｂに重なる
高抵抗ドレイン領域４２４ｂとが自己整合的に形成される（図３（Ａ）参照）。
ドレイン電極層４１５ｂ（及びソース電極層４１５ａ）と重畳した酸化物半導体層におい
て高抵抗ドレイン領域４１４ｂ（または高抵抗ドレイン領域４１４ａ）を形成することに
より、駆動回路を形成した際の信頼性の向上を図ることができる。具体的には、高抵抗ド
レイン領域４１４ｂを形成することで、ドレイン電極層４１５ｂから高抵抗ドレイン領域
４１４ｂ、チャネル形成領域４１３にかけて、導電性を段階的に変化させうるような構造
とすることができる。そのため、ドレイン電極層４１５ｂに高電源電位ＶＤＤを供給する
配線に接続して動作させる場合、ゲート電極層４１１とドレイン電極層４１５ｂとの間に
高電界が印加されても高抵抗ドレイン領域４１４ｂがバッファとなり局所的な高電界が印
加されず、トランジスタの耐圧を向上させた構成とすることができる。
また、ドレイン電極層４１５ｂ（及びソース電極層４１５ａ）と重畳した酸化物半導体層
において高抵抗ドレイン領域４１４ｂ（または高抵抗ドレイン領域４１４ａ）を形成する
ことにより、駆動回路を形成した際のチャネル形成領域４１３でのリーク電流の低減を図
ることができる。
また、ドレイン電極層４０９ｂ（及びソース電極層４０９ａ）と重畳した酸化物半導体層
において高抵抗ドレイン領域４２４ｂ（または高抵抗ドレイン領域４２４ａ）を形成する
ことにより、画素を形成した際の信頼性の向上を図ることができる。具体的には、高抵抗
ドレイン領域４２４ｂを形成することで、ドレイン電極層４０９ｂから高抵抗ドレイン領
域４２４ｂ、チャネル形成領域４２３にかけて、導電性を段階的に変化させうるような構
造とすることができる。そのため、ドレイン電極層４０９ｂに高電源電位ＶＤＤを供給す
る配線に接続して動作させる場合、ゲート電極層４２１とドレイン電極層４０９ｂとの間
に高電界が印加されても高抵抗ドレイン領域４２４ｂがバッファとなり局所的な高電界が
印加されず、トランジスタの耐圧を向上させた構成とすることができる。
また、ドレイン電極層４０９ｂ（及びソース電極層４０９ａ）と重畳した酸化物半導体層
４１２において高抵抗ドレイン領域４２４ｂ（または高抵抗ドレイン領域４２４ａ）を形
成することにより、画素を形成した際のチャネル形成領域４２３でのリーク電流の低減を
図ることができる。
さらに、酸化物導電層を酸化物半導体層４１２とソース電極層４１５ａ及びドレイン電極
層４１５ｂとの間に設けることで、酸化物半導体層４１２とソース電極層４１５ａ及びド
レイン電極層４１５ｂの接触を、低抵抗化を図ることができ、トランジスタの高速動作を
することができる。
酸化物導電層で形成される低抵抗ドレイン領域４０８ａ、４０８ｂを用いることは、周辺
回路（駆動回路）の周波数特性を向上させるために有効である。金属電極（チタン等）と
酸化物半導体層４１２との接触に比べ、金属電極（チタン等）と酸化物導電層（低抵抗ド
レイン領域４０８ａ、４０８ｂ）との接触は、接触抵抗を下げることができるからである
。また、モリブデンは（例えば、モリブデンとアルミニウムとモリブデンの積層構造）、
酸化物半導体層４１２との接触抵抗が高いことが課題であった。これは、チタンに比べモ
リブデンは酸化しにくいため酸化物半導体層４１２から酸素を引き抜く作用が弱く、モリ
ブデンと酸化物半導体層４１２の接触界面がｎ型化しないためである。しかし、かかる場
合でも、酸化物半導体層４１２とソース電極層４１５ａ（またはドレイン電極層４１５ｂ
）との間に酸化物導電層で形成された低抵抗ドレイン領域４０８ａ（または低抵抗ドレイ
ン領域４０８ｂ）を介在させることで接触抵抗を低減でき、周辺回路（駆動回路）の周波
数特性を向上させることができる。薄膜トランジスタのチャネル長が、酸化物導電層４０
６、４０７のエッチングの際に決められるため、よりチャネル長を短くすることができる
。
次いで、酸化物絶縁膜４１６上に保護絶縁層４０３を形成する（図３（Ｂ）参照）。本実
施の形態では、ＲＦスパッタ法を用いて窒化珪素膜を形成する。ＲＦスパッタ法は、量産
性がよいため、保護絶縁層４０３の成膜方法として好ましい。保護絶縁層４０３は、水分
や、水素イオンや、ＯＨ−などの不純物を含まず、これらが外部から侵入することをブロ
ックする無機絶縁膜を用い、窒化珪素膜、窒化アルミニウム膜、窒化酸化珪素膜、酸化窒
化アルミニウム膜などを用いる。勿論、保護絶縁層４０３は透光性を有する絶縁膜である
。または、ボロンがドープされた珪素ターゲットを用いて酸化珪素膜を形成することで、
水、または水素に対するバリア性を高めることができる。
また、保護絶縁層４０３は、保護絶縁層４０３の下方に設けられた第２のゲート絶縁層４
０２ｂまたは下地となる絶縁膜と接する構成とすることが好ましく、基板の側面近傍から
の水分や、水素イオンや、ＯＨ−などの不純物が侵入することをブロックする。特に、第
１のゲート絶縁層４０２ａまたは下地となる絶縁膜を窒化珪素膜とすると有効である。即
ち、酸化物半導体層の下面、上面、及び側面を囲むように窒化珪素膜を設けると、表示装
置の信頼性が向上する。
次いで、保護絶縁層４０３上に平坦化絶縁層４０４を形成する。平坦化絶縁層４０４とし
ては、ポリイミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性
を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏ
ｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス
）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させるこ
とで、平坦化絶縁層４０４を形成してもよい。
なお、シロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−
Ｓｉ結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基（例えばアル
キル基やアリール基）やフルオロ基を用いても良い。また、有機基はフルオロ基を有して
いても良い。
平坦化絶縁層４０４の形成法は、特に限定されず、その材料に応じて、スパッタ法、ＳＯ
Ｇ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリ
ーン印刷、オフセット印刷等）等の方法や、ドクターナイフ、ロールコーター、カーテン
コーター、ナイフコーター等を用いることができる。
なお、保護絶縁層４０３を設けず、酸化物絶縁膜４１６上に平坦化絶縁層４０４を設ける
構成としてもよい。
次に、第６のフォトリソグラフィ工程を行い、レジストマスクを形成し、駆動回路部にお
ける平坦化絶縁層４０４を除去する（図３（Ｃ）参照）。
次に、レジストマスクを除去した後、第７のフォトリソグラフィ工程を行い、レジストマ
スクを形成し、平坦化絶縁層４０４、保護絶縁層４０３、及び酸化物絶縁膜４１６のエッ
チングにより導電層４２６に達するコンタクトホール４４１を形成する（図３（Ｄ）参照
）。また、ここでのエッチングによりゲート電極層４１１、４２１に達するコンタクトホ
ールも形成する（図示せず）。また、導電層４２６に達するコンタクトホールを形成する
ためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジ
ェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
次いで、レジストマスクを除去した後、透光性を有する導電膜を成膜する。透光性を有す
る導電膜の材料としては、酸化インジウム（Ｉｎ２Ｏ３）や酸化インジウム酸化スズ合金
（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する）などをスパッタ法や真空蒸着法などを用い
て形成する。透光性を有する導電膜の他の材料として、窒素を含ませたＡｌ−Ｚｎ−Ｏ系
非単結晶膜、即ちＡｌ−Ｚｎ−Ｏ−Ｎ系非単結晶膜や、窒素を含ませたＺｎ−Ｏ−Ｎ系非
単結晶膜や、窒素を含ませたＳｎ−Ｚｎ−Ｏ−Ｎ系非単結晶膜を用いてもよい。なお、Ａ
ｌ−Ｚｎ−Ｏ−Ｎ系非単結晶膜の亜鉛の組成比（原子％）は、４７原子％以下とし、非単
結晶膜中のアルミニウムの組成比（原子％）より大きく、非単結晶膜中のアルミニウムの
組成比（原子％）は、非単結晶膜中の窒素の組成比（原子％）より大きい。このような材
料のエッチング処理は塩酸系の溶液により行う。しかし、特にＩＴＯのエッチングは残渣
が発生しやすいので、エッチング加工性を改善するために酸化インジウム酸化亜鉛合金（
Ｉｎ２Ｏ３―ＺｎＯ）を用いても良い。
なお、透光性を有する導電膜の組成比の単位は原子％とし、電子線マイクロアナライザー
（ＥＰＭＡ：Ｅｌｅｃｔｒｏｎ Ｐｒｏｂｅ Ｘ−ｒａｙ ＭｉｃｒｏＡｎａｌｙｚｅｒ
）を用いた分析により評価するものとする。
次に、第８のフォトリソグラフィ工程を行い、レジストマスクを形成し、エッチングによ
り不要な部分を除去して画素電極層４２７及び導電層４１７を形成する（図３（Ｅ）参照
）。
以上の工程により、８枚のマスクを用いて、同一基板上に薄膜トランジスタ４１０及び薄
膜トランジスタ４２０をそれぞれ駆動回路または画素部に作り分けて作製することができ
る。駆動回路用の薄膜トランジスタ４１０は、高抵抗ドレイン領域４１４ａ、高抵抗ドレ
イン領域４１４ｂ、及びチャネル形成領域４１３を含む酸化物半導体層４１２を含む薄膜
トランジスタであり、画素用の薄膜トランジスタ４２０は、高抵抗ドレイン領域４２４ａ
、高抵抗ドレイン領域４２４ｂ、及びチャネル形成領域４２３を含む酸化物半導体層４２
２を含む薄膜トランジスタである。薄膜トランジスタ４１０及び薄膜トランジスタ４２０
は、高電界が印加されても高抵抗ドレイン領域がバッファとなり局所的な高電界が印加さ
れず、トランジスタの耐圧を向上させた構成となっている。
また、駆動回路に設けられる薄膜トランジスタ４１０は、画素部に設けられる薄膜トラン
ジスタ４２０に比べチャネル長Ｌを短くすることが好ましい。駆動回路に設けられる薄膜
トランジスタ４１０のチャネル長Ｌを短くすることで、動作速度を高速化することができ
る。駆動回路に設けられる薄膜トランジスタ４１０のチャネル長Ｌは、１μｍ以上５μｍ
以下とすることが好ましい。また、画素部に設けられる薄膜トランジスタ４２０のチャネ
ル長は、５μｍ以上２０μｍ以下とすることが好ましい。
また、第１のゲート絶縁層４０２ａ、第２のゲート絶縁層４０２ｂを誘電体とし容量配線
層と容量電極層とで形成される保持容量も同一基板上に形成することができる。薄膜トラ
ンジスタ４１０と保持容量を個々の画素に対応してマトリクス状に配置して画素部を構成
し、画素部の周辺に薄膜トランジスタ４２０を有する駆動回路を配置することによりアク
ティブマトリクス型の表示装置を作製するための一方の基板とすることができる。本明細
書では便宜上このような基板をアクティブマトリクス基板と呼ぶ。
なお、画素電極層４２７は、平坦化絶縁層４０４、保護絶縁層４０３、及び酸化物絶縁膜
４１６に形成されたコンタクトホールを介して容量電極層と電気的に接続する。なお、容
量電極層は、ソース電極層４０９ａ、ドレイン電極層４０９ｂと同じ材料、同じ工程で形
成することができる。
導電層４１７を酸化物半導体層のチャネル形成領域４１３と重なる位置に設けることによ
って、薄膜トランジスタの信頼性を調べるためのバイアス−熱ストレス試験（以下、ＢＴ
試験という）において、ＢＴ試験前後における薄膜トランジスタ４１０のしきい値電圧の
変化量を低減することができる。また、導電層４１７は、電位がゲート電極層４１１と同
じでもよいし、異なっていても良く、第２のゲート電極層として機能させることもできる
。また、導電層４１７の電位がＧＮＤ、０Ｖ、或いはフローティング状態であってもよい
。
また、画素電極層４２７を形成するためのレジストマスクをインクジェット法で形成して
もよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため
、製造コストを低減できる。
なお、本実施の形態では、酸化物半導体層４１２、４２２の上層及び下層は酸化珪素膜で
ある。ゲート電極及びゲート絶縁膜はプラズマＣＶＤ装置で形成することができるため、
これまでの液晶パネル製造ラインをそのまま使える。バックチャネル側に形成する酸化珪
素膜は、スパッタリング装置を用い、Ｓｉをターゲットとし、スパッタガスとしてＡｒと
酸素を用い、室温にて成膜することができる。
なお、本実施の形態において、図１（Ｂ２）に示すように、画素部の薄膜トランジスタ４
２０のドレイン電極層４０９ｂ上に導電層４２６を設ける構成を説明したが、図４１（Ａ
）に示すように、導電層４２６を設けない構成とすることができる。また、図１（Ｂ１）
に示すように駆動回路部の薄膜トランジスタ４１０を覆う保護絶縁層４０３上に導電層４
１７を設ける構成を説明したが、図４１（Ｂ）に示すように、保護絶縁層４０３を設けず
に、酸化物絶縁膜４１６上に導電層４１７を設ける構成とすることもできる。
本実施の形態は他の実施の形態と自由に組み合わせることができる。
（実施の形態２）
本実施の形態では、第１の加熱処理が実施の形態１と異なる例を図４に示す。図１乃至図
３と工程が一部異なる点以外は同じであるため、同じ箇所には同じ符号を用い、同じ箇所
の詳細な説明は省略する。
図４（Ａ）乃至図４（Ｃ）に２つの薄膜トランジスタの作製工程の断面図を示す。
まず、実施の形態１に従って、絶縁表面を有する基板４００上に透光性を有する導電膜を
形成した後、第１のフォトリソグラフィ工程によりゲート電極層４１１、４２１を形成す
る。
次いで、ゲート電極層４１１、４２１上に第１のゲート絶縁層４０２ａと第２のゲート絶
縁層４０２ｂの積層を形成する。
次いで、第２のゲート絶縁層４０２ｂ上に、膜厚２ｎｍ以上２００ｎｍ以下の酸化物半導
体膜４３０を形成する（図４（Ａ）参照）。なお、ここまでの工程は、実施の形態１と同
一であり、図４（Ａ）は図２（Ａ）と対応している。
次いで、不活性ガス雰囲気下において、酸化物半導体膜の脱水化または脱水素化を行う。
脱水化または脱水素化を行う第１の加熱処理の温度は、３５０℃以上基板の歪み点未満、
好ましくは４００℃以上とする。ここでは、加熱処理装置の一つである電気炉に基板を導
入し、酸化物半導体膜に対して窒素雰囲気下において加熱処理を行った後、大気に触れる
ことなく、酸化物半導体膜への水や水素の再混入を防ぎ、酸化物半導体膜を酸素欠乏型と
して低抵抗化、即ちＮ型化（Ｎ−、Ｎ＋など）させる。その後、同じ炉に高純度の酸素ガ
スまたは高純度のＮ２Ｏガス、または超乾燥エア（露点が−４０℃以下、好ましくは−６
０℃以下）を導入して冷却を行う。酸素ガスまたはＮ２Ｏガスに、水、水素などが含まれ
ないことが好ましい。または、加熱処理装置に導入する酸素ガスまたはＮ２Ｏガスの純度
を、４Ｎ（９９．９９％）以上、好ましくは６Ｎ（９９．９９９９％）以上、（即ち酸素
ガスまたはＮ２Ｏガス中の不純物濃度を２０ｐｐｍ以下、好ましくは１ｐｐｍ以下）とす
ることが好ましい。
また、脱水化または脱水素化を行う第１の加熱処理後に２００℃以上４００℃以下、好ま
しくは２００℃以上３００℃以下の温度で酸素ガス雰囲気下、Ｎ２Ｏガス雰囲気下、また
は超乾燥エア（露点が−４０℃以下、好ましくは−６０℃以下）雰囲気下での加熱処理を
行ってもよい。
以上の工程を経ることによって酸化物半導体膜４３０全体を酸素過剰な状態とすることで
、高抵抗化、即ちｉ型化させ、酸化物半導体膜４４４を形成する（図４（Ｂ）参照）。こ
の結果、後に形成される薄膜トランジスタの信頼性を高めることができる。
なお、本実施の形態では、酸化物半導体膜の成膜後に、脱水化または脱水素化を行う例を
示したが、特に限定されず、第１の加熱処理は、実施の形態１と同様に島状の酸化物半導
体層に加工した後に行うこともできる。
また、不活性ガス雰囲気下において、酸化物半導体膜の脱水化または脱水素化を行い、不
活性ガス雰囲気下で冷却した後、フォトリソグラフィ工程により島状の酸化物半導体層で
ある酸化物半導体層４４３、４５５に加工し、その後で２００℃以上４００℃以下、好ま
しくは２００℃以上３００℃以下の温度で酸素ガス雰囲気下、Ｎ２Ｏガス雰囲気下、また
は超乾燥エア（露点が−４０℃以下、好ましくは−６０℃以下）雰囲気下、での加熱処理
を行ってもよい。
また、酸化物半導体膜４３０の成膜前に、不活性ガス雰囲気（窒素、またはヘリウム、ネ
オン、アルゴン等）下、酸素雰囲気、超乾燥エア（露点が−４０℃以下、好ましくは−６
０℃以下）雰囲気において加熱処理（４００℃以上基板の歪み点未満）を行い、層内に含
まれる水素及び水などの不純物を除去したゲート絶縁層としてもよい。
次いで、酸化物半導体膜４４４を第２のフォトリソグラフィ工程により島状の酸化物半導
体層である酸化物半導体層４４３、４５５に加工する。
次いで、実施の形態１の図２（Ｃ）乃至図２（Ｅ）、図３（Ａ）乃至図３（Ｅ）と同様に
、周辺駆動回路部において、酸化物半導体層４４３に接する低抵抗ドレイン領域４０８ａ
、４０８ｂを形成し、低抵抗ドレイン領域４０８ａ、４０８ｂに接し、金属導電層である
ソース電極層４１５ａ、ドレイン電極層４１５ｂ、酸化物半導体層４４３に接する酸化物
絶縁膜４１６を形成して、駆動回路用の薄膜トランジスタ４４９を作製する。一方、画素
部においては、酸化物半導体層４５５に接し、透光性を有する導電層であるソース電極層
４０９ａ及びドレイン電極層４０９ｂを形成し、ドレイン電極層４０９ｂ上に導電層４２
６を形成し、酸化物半導体層４５５に接する酸化物絶縁膜４１６を形成して、画素用の薄
膜トランジスタ４５０を作製する。
次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で第２の加熱処理（好ましくは２
００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う。例えば、窒素雰囲
気下で２５０℃、１時間の第２の加熱処理を行う。
次いで、薄膜トランジスタ４４９、４５０を覆い、酸化物絶縁膜４１６に接して保護絶縁
層４０３、及び平坦化絶縁層４０４を積層して形成する。酸化物絶縁膜４１６、保護絶縁
層４０３、及び平坦化絶縁層４０４にドレイン電極層４０９ｂ上の導電層４２６に達する
コンタクトホールを形成し、コンタクトホール及び平坦化絶縁層４０４上に透光性を有す
る導電膜を成膜する。透光性を有する導電膜を選択的にエッチングして薄膜トランジスタ
４５０と電気的に接続する画素電極層４２７、及び酸化物半導体層４４３のチャネル形成
領域と重なる位置に導電層４１７を形成する（図４（Ｃ）参照）。
以上の工程により、８枚のマスクを用いて、同一基板上に酸化物半導体層全体がｉ型であ
る薄膜トランジスタ４４９及び薄膜トランジスタ４５０をそれぞれ駆動回路または画素部
に作り分けて作製することができる。駆動回路用の薄膜トランジスタ４４９は、全体がｉ
型化した酸化物半導体層４４３を含む薄膜トランジスタであり、画素用の薄膜トランジス
タ４５０も、全体がｉ型化した酸化物半導体層４５５を含む薄膜トランジスタである。
また、第１のゲート絶縁層４０２ａ、第２のゲート絶縁層４０２ｂを誘電体とし容量配線
層と容量電極層とで形成される保持容量も同一基板上に形成することができる。薄膜トラ
ンジスタ４５０と保持容量を個々の画素に対応してマトリクス状に配置して画素部を構成
し、画素部の周辺に薄膜トランジスタ４４９を有する駆動回路を配置することによりアク
ティブマトリクス型の表示装置を作製するための一方の基板とすることができる。
導電層４１７を酸化物半導体層４４３のチャネル形成領域と重なる位置に設けることによ
って、薄膜トランジスタの信頼性を調べるためのバイアス−熱ストレス試験（以下、ＢＴ
試験という）において、ＢＴ試験前後における薄膜トランジスタ４４９のしきい値電圧の
変化量を低減することができる。また、導電層４１７は、電位がゲート電極層４１１と同
じでもよいし、異なっていても良く、第２のゲート電極層として機能させることもできる
。また、導電層４１７の電位がＧＮＤ、０Ｖ、或いはフローティング状態であってもよい
。
また、画素電極層４２７を形成するためのレジストマスクをインクジェット法で形成して
もよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため
、製造コストを低減できる。
なお、本実施の形態では、酸化物半導体層４８３、４８５の上層及び下層は酸化珪素膜で
ある。ゲート電極及びゲート絶縁膜はプラズマＣＶＤ装置で形成することができるため、
これまでの液晶パネル製造ラインをそのまま使える。バックチャネル側に形成する酸化珪
素膜は、スパッタリング装置を用い、Ｓｉをターゲットとし、スパッタガスとしてＡｒと
酸素を用い、室温にて成膜することができる。
本実施の形態は他の実施の形態と自由に組み合わせることができる。
（実施の形態３）
実施の形態１と異なる半導体装置の作製方法について図５を用いて説明する。実施の形態
１と同一部分または同様な機能を有する部分、及び工程は、実施の形態１と同様に行うこ
とができ、繰り返しの説明は省略する。
図５（Ａ）乃至図５（Ｅ）に２つの薄膜トランジスタの作製工程の断面図を示す。
実施の形態１の図２（Ａ）と同様に、絶縁表面を有する基板４００上に第１のフォトリソ
グラフィ工程によりゲート電極層４１１、ゲート電極層４２１を形成し、ゲート電極層４
１１及びゲート電極層４２１上にゲート絶縁層として第１のゲート絶縁層４０２ａ及び第
２のゲート絶縁層４０２ｂを形成し、第２のゲート絶縁層４０２ｂ上に、酸化物半導体膜
４３０を形成する（図５（Ａ）参照）。
次いで、酸化物半導体膜４３０を第２のフォトリソグラフィ工程により島状の酸化物半導
体層である酸化物半導体層に加工する。
次いで、実施の形態１の図２（Ｂ）と同様に第１の加熱処理を行うことで酸化物半導体層
の脱水化または脱水素化を行う。脱水化または脱水素化を行う第１の加熱処理の温度は、
３５０℃以上基板の歪み点未満、好ましくは４００℃以上とする。ここでは、加熱処理装
置の一つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気下において加
熱処理を行った後、大気に触れることなく、酸化物半導体層への水や水素の再混入を防ぎ
酸化物半導体層４３１、４３２を得る（図５（Ｂ）参照）。
次いで、酸化物半導体層４３１、４３２及び第２のゲート絶縁層４０２ｂ上に、酸化物導
電膜を形成し、酸化物導電膜上に、金属導電膜を形成した後、第３のフォトリソグラフィ
工程によりレジストマスク４４５ａ、４４５ｂを形成し、選択的にエッチングを行って低
抵抗ドレイン領域４０８ａ、４０８ｂ、ソース電極層４０９ａ、ドレイン電極層４０９ｂ
、及びソース電極層４１５ａ、ドレイン電極層４１５ｂ、導電層４２５ａ、４２５ｂを形
成する（図５（Ｃ）参照）。酸化物導電膜及び金属導電膜の材料としては、実施の形態１
と同様の材料を用いることができる。
なお、このときのエッチング工程は、下層の酸化物半導体層４３１及び酸化物半導体層４
３２が残存するように、エッチング条件を適宜設定すればよい。例えば、エッチング時間
を制御すればよい。
また、酸化物半導体層４３１及び４３２を構成する材料並びに酸化物導電層４０６及び４
０７を構成する材料として、エッチング選択比が高い材料をそれぞれ用いることが好まし
い。例えば、酸化物半導体層を構成する材料として、Ｓｎを含む金属酸化物材料（例えば
ＳｎＺｎＯｘ、又はＳｎＧａＺｎＯｘなど）を用い、酸化物導電層を構成する材料として
ＩＴＯ、ＡＺＯ、ＡＺＯＮ、ＺｎＯ、ＧＺＯ、ＩＺＯなどを用いればよい。
次いで、レジストマスク４４５ａ及びレジストマスク４４５ｂを除去し、第４のフォトリ
ソグラフィ工程によりレジストマスク４３８ａ、４３８ｂを形成し、選択的にエッチング
を行って導電層４２５ａ及び導電層４２５ｂのレジストマスク４３８ｂが形成されていな
い部分を除去する。導電層４２５ｂのレジストマスク４３８ｂが形成されていない部分を
除去することで、導電層４２６を形成することができる（図５（Ｄ）参照）。
なお、第４のフォトリソグラフィ工程でソース電極層４０９ａ、及びドレイン電極層４０
９ｂと重なる導電層を選択的に除去するため、導電層のエッチングの際に、酸化物半導体
層４３２、ソース電極層４０９ａ、及びドレイン電極層４０９ｂも除去されないようにそ
れぞれの材料及びエッチング条件を適宜調節する。
なお、酸化物半導体膜４３０は、非晶質の状態を保つために膜厚５０ｎｍ以下とすること
が好ましい。より好ましくは、最終的に作製された薄膜トランジスタの膜厚の薄い領域の
膜厚は５ｎｍ以上２０ｎｍ以下とする。
また、最終的に作成された駆動回路に設けられる薄膜トランジスタ４１０は、画素部に設
けられる薄膜トランジスタ４２０に比べチャネル長Ｌを短くすることが好ましい。駆動回
路に設けられる薄膜トランジスタ４１０のチャネル長Ｌを短くすることで、動作速度を高
速化することができる。駆動回路に設けられる薄膜トランジスタ４１０のチャネル長Ｌは
、１μｍ以上５μｍ以下とすることが好ましい。また、画素部に設けられる薄膜トランジ
スタ４２０のチャネル長は、５μｍ以上２０μｍ以下とすることが好ましい。
次いで、実施の形態１の図３（Ａ）と同様に、酸化物半導体層４３１及び酸化物半導体層
４３２に接する保護絶縁膜となる酸化物絶縁膜４１６を形成し、第２の加熱処理を行い、
ゲート電極層４１１と重なるチャネル形成領域４１３を、ｉ型とし、ゲート電極層４２１
と重なるチャネル形成領域４２３をｉ型とし、ソース電極層４１５ａに重なる高抵抗ドレ
イン領域４１４ａと、ドレイン電極層４１５ｂに重なる高抵抗ドレイン領域４１４ｂとが
自己整合的に形成され、ソース電極層４０９ａに重なる高抵抗ドレイン領域４２４ａと、
ドレイン電極層４０９ｂに重なる高抵抗ドレイン領域４２４ｂと、が自己整合的に形成さ
れる。
次いで、実施の形態１の図３（Ｂ）と同様に、酸化物絶縁膜４１６上に保護絶縁層４０３
を形成し、保護絶縁層４０３上に平坦化絶縁層４０４を形成し、実施の形態１の図３（Ｃ
）と同様に、第５のフォトリソグラフィ工程を行い、レジストマスクを形成し、駆動回路
部における平坦化絶縁層４０４を除去する。その後、実施の形態１の図３（Ｄ）と同様に
、第６のフォトリソグラフィ工程を行い、レジストマスクを形成し、平坦化絶縁層４０４
、保護絶縁層４０３、及び酸化物絶縁膜４１６のエッチングにより導電層４２６に達する
コンタクトホール４４１を形成する。
次いで、実施の形態１の図３（Ｅ）と同様に、透光性を有する導電膜を成膜し、第７のフ
ォトリソグラフィ工程を行い、レジストマスクを形成し、エッチングにより不要な部分を
除去して画素電極層４２７及び導電層４１７を形成する（図５（Ｅ）参照）。
以上の工程により、７枚のマスクを用いて、同一基板上に薄膜トランジスタ４１０及び薄
膜トランジスタ４２０をそれぞれ駆動回路または画素部に作り分けて作製することができ
、また実施の形態１の作製工程よりマスク数を低減することができる。駆動回路用の薄膜
トランジスタ４１０は、高抵抗ドレイン領域４１４ａ、高抵抗ドレイン領域４１４ｂ、及
びチャネル形成領域４１３を含む酸化物半導体層４１２を含む薄膜トランジスタであり、
画素用の薄膜トランジスタ４２０は、高抵抗ドレイン領域４２４ａ、高抵抗ドレイン領域
４２４ｂ、及びチャネル形成領域４２３を含む酸化物半導体層４２２を含む薄膜トランジ
スタである。薄膜トランジスタ４１０及び薄膜トランジスタ４２０は、高電界が印加され
ても高抵抗ドレイン領域がバッファとなり局所的な高電界が印加されず、トランジスタの
耐圧を向上させた構成となっている。
なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
（実施の形態４）
実施の形態１と異なる半導体装置及び半導体装置の作製方法を図６、図３８、及び図３９
を用いて説明する。図６（Ｂ１）、（Ｂ２）、（Ｃ１）、（Ｃ２）には同一基板上に作製
された異なる構造の２つの薄膜トランジスタの断面構造の一例を示す。図６に示す薄膜ト
ランジスタ４６０及び薄膜トランジスタ４７０は、ボトムゲート構造の一つである。
図６（Ａ１）は駆動回路に配置される薄膜トランジスタ４６０の平面図であり、図６（Ｂ
１）は図６（Ａ１）の線Ｇ１−Ｇ２における断面図である。また、図６（Ｃ１）は、図６
（Ａ１）の線Ｇ３−Ｇ４における断面図である。
駆動回路に配置される薄膜トランジスタ４６０は、絶縁表面を有する基板４５１上に、ゲ
ート電極層４６１、第１のゲート絶縁層４５２ａ、第２のゲート絶縁層４５２ｂ、少なく
ともチャネル形成領域４６３、高抵抗ドレイン領域４６４ａ及び高抵抗ドレイン領域４６
４ｂを有する酸化物半導体層４６２、低抵抗ドレイン領域４４６ａ及び低抵抗ドレイン領
域４４６ｂ、ソース電極層４６５ａ、及びドレイン電極層４６５ｂを含む。また、薄膜ト
ランジスタ４６０を覆い、チャネル形成領域４６３に接する酸化物絶縁膜４６６が設けら
れている。
低抵抗ドレイン領域４４６ａの下面に接して高抵抗ドレイン領域４６４ａが自己整合的に
形成されている。また、低抵抗ドレイン領域４４６ｂの下面に接して高抵抗ドレイン領域
４６４ｂが自己整合的に形成されている。また、チャネル形成領域４６３は、酸化物絶縁
膜４６６と接し、高抵抗ドレイン領域４６４ａ、及び高抵抗ドレイン領域４６４ｂよりも
高抵抗の領域（ｉ型領域）とする。
また、低抵抗ドレイン領域４４６ａ、４４６ｂを設けることにより、ショットキー接合と
比べて熱的にも安定動作を有せしめる。このように酸化物半導体層よりもキャリア濃度の
高い低抵抗ドレイン領域を意図的に設けることによってオーミック性のコンタクトを形成
する。
また、薄膜トランジスタ４６０は配線を低抵抗化するためにソース電極層４６５ａ、及び
ドレイン電極層４６５ｂとして金属材料を用いることが好ましい。
また、液晶表示装置において、同一基板上に画素と駆動回路を形成する場合、駆動回路に
おいて、インバータ回路、ＮＡＮＤ回路、ＮＯＲ回路、ラッチ回路といった論理ゲートを
構成する薄膜トランジスタや、センスアンプ、定電圧発生回路、ＶＣＯといったアナログ
回路を構成する薄膜トランジスタは、ソース電極とドレイン電極間に正極性のみ、もしく
は負極性のみが印加される。従って、耐圧が要求される一方の高抵抗ドレイン領域４６４
ｂの幅をもう一方の高抵抗ドレイン領域４６４ａの幅よりも広く設計してもよい。また、
高抵抗ドレイン領域４６４ａ、及び高抵抗ドレイン領域４６４ｂがゲート電極層と重なる
幅を広くしてもよい。
また、駆動回路に配置される薄膜トランジスタ４６０はシングルゲート構造の薄膜トラン
ジスタを用いて説明したが、必要に応じて、チャネル形成領域を複数有するマルチゲート
構造の薄膜トランジスタも形成することができる。
また、チャネル形成領域４６３上方に重なる導電層４６７を設ける。導電層４６７をゲー
ト電極層４６１と電気的に接続し、同電位とすることで、ゲート電極層４６１と導電層４
６７の間に配置された酸化物半導体層４６２に上下からゲート電圧を印加することができ
る。また、ゲート電極層４６１と導電層４６７を異なる電位、例えば固定電位、ＧＮＤ、
０Ｖとする場合には、ＴＦＴの電気特性、例えば、しきい値電圧などを制御することがで
きる。
また、導電層４６７と酸化物絶縁膜４６６の間には保護絶縁層４５３が設けられている。
また、保護絶縁層４５３は、保護絶縁層４５３の下方に設ける第２のゲート絶縁層４５２
ｂまたは下地となる絶縁膜と接する構成とすることが好ましく、基板の側面からの水分や
、水素イオンや、ＯＨ−などの不純物が侵入することをブロックする。特に、保護絶縁層
４５３と、第１のゲート絶縁層４５２ａまたは下地となる絶縁膜を窒化珪素膜とすると有
効である。
また、図６（Ａ２）は画素に配置される薄膜トランジスタ４７０の平面図であり、図６（
Ｂ２）は図６（Ａ２）の線Ｈ１−Ｈ２における断面図である。また、図６（Ｃ２）は、図
６（Ａ２）の線Ｈ３−Ｈ４における断面図である。
画素に配置される薄膜トランジスタ４７０は、絶縁表面を有する基板４５１上に、ゲート
電極層４７１、第１のゲート絶縁層４５２ａ、第２のゲート絶縁層４５２ｂ、少なくとも
チャネル形成領域４７３、高抵抗ドレイン領域４７４ａ及び高抵抗ドレイン領域４７４ｂ
を有する酸化物半導体層４７２、ソース電極層４４７ａ、及びドレイン電極層４４７ｂを
含む。また、薄膜トランジスタ４７０を覆い、酸化物半導体層４７２の上面及び側面に接
する酸化物絶縁膜４６６が設けられている。
ただし、液晶表示装置は、液晶の劣化を防ぐため、交流駆動が行われている。この交流駆
動により、一定の期間毎に画素電極層に印加する信号電位の極性が正極性或いは負極性に
反転する。画素電極層に接続するＴＦＴは、一対の電極が交互にソース電極層とドレイン
電極層の役割を果たす。本明細書では、便宜上、画素の薄膜トランジスタの一方をソース
電極層と呼び、もう一方をドレイン電極層と呼ぶが、実際には、交流駆動の際に一方の電
極が交互にソース電極層とドレイン電極層として機能する。また、リーク電流の低減を図
るため、画素に配置する薄膜トランジスタ４７０のゲート電極層の幅を駆動回路の薄膜ト
ランジスタ４６０のゲート電極層の幅よりも狭くしてもよい。また、リーク電流の低減を
図るため、画素に配置する薄膜トランジスタ４７０のゲート電極層がソース電極層または
ドレイン電極層と重ならないように設計してもよい。
また、ドレイン電極層４４７ｂ上の一部には、導電層４７６が設けられており、画素電極
層とのコンタクトは、導電層４７６とでとることとしている。ドレイン電極層４４７ｂ上
に導電層４７６を設けることにより、コンタクト抵抗を低減することができる。
ソース電極層４４７ａの下面に接して高抵抗ドレイン領域４７４ａが自己整合的に形成さ
れている。また、ドレイン電極層４４７ｂの下面に接して高抵抗ドレイン領域４７４ｂが
自己整合的に形成されている。また、チャネル形成領域４７３は、酸化物絶縁膜４６６と
接し、高抵抗ドレイン領域４７４ａ、及び高抵抗ドレイン領域４７４ｂよりも高抵抗の領
域（ｉ型領域）とする。
また、酸化物半導体層４６２及び酸化物半導体層４７２は、少なくとも酸化物半導体膜の
成膜後に不純物である水分などを低減する加熱処理（脱水化または脱水素化のための加熱
処理）が行われる。脱水化または脱水素化のための加熱処理及び徐冷させた後、酸化物半
導体層に接して酸化物絶縁膜の形成などを行って酸化物半導体層のキャリア濃度を低減す
ることが、薄膜トランジスタ４７０の電気特性の向上及び信頼性の向上に繋がる。
なお、酸化物半導体層４６２は、ソース電極層４６５ａ、及びドレイン電極層４６５ｂの
下方に形成し、一部重なっている。また、酸化物半導体層４６２は、ゲート電極層４６１
と第１のゲート絶縁層４５２ａ及び第２のゲート絶縁層４５２ｂを介して重なっている。
また、酸化物半導体層４７２は、ソース電極層４４７ａ、及びドレイン電極層４４７ｂの
下方に形成し、一部重なっている。また、酸化物半導体層４７２は、ゲート電極層４７１
と第１のゲート絶縁層４５２ａ及び第２のゲート絶縁層４５２ｂを介して重なっている。
また、薄膜トランジスタ４７０は透光性を有する薄膜トランジスタとして高開口率を有す
る表示装置を実現するためにソース電極層４４７ａ、及びドレイン電極層４４７ｂは、透
光性を有する導電膜を用いる。また、薄膜トランジスタ４２０のゲート電極層４２１も透
光性を有する導電膜を用いる。
また、薄膜トランジスタ４７０が配置される画素には、画素電極層４７７、またはその他
の電極層（容量電極層など）や、その他の配線層（容量配線層など）に可視光に対して透
光性を有する導電膜を用い、高開口率を有する表示装置を実現する。勿論、第１のゲート
絶縁層４５２ａ、第２のゲート絶縁層４５２ｂ、酸化物絶縁膜４６６も可視光に対して透
光性を有する膜を用いることが好ましい。
また、画素電極層４７７と酸化物絶縁膜４６６の間には保護絶縁層４５３及び平坦化絶縁
層４５４が積層されている。
本明細書において、可視光に対して透光性を有する膜とは可視光の透過率が７５〜１００
％である膜厚を有する膜を指し、その膜が導電性を有する場合は透明の導電膜とも呼ぶ。
また、ゲート電極層、ソース電極層、ドレイン電極層、画素電極層、またはその他の電極
層や、その他の配線層に適用する金属酸化物として、可視光に対して半透明の導電膜を用
いてもよい。可視光に対して半透明とは可視光の透過率が５０〜７５％であることを指す
。
以下、図３８（Ａ）乃至図３８（Ｅ）、及び図３９（Ａ）乃至図３９（Ｅ）を用い、同一
基板上に薄膜トランジスタ４６０及び薄膜トランジスタ４７０の作製工程を説明する。
まず、絶縁表面を有する基板４５１上に透光性を有する導電膜を形成した後、第１のフォ
トリソグラフィ工程によりゲート電極層４６１、４７１を形成する。また、画素部にはゲ
ート電極層４６１、４７１と同じ材料、同じ第１のフォトリソグラフィ工程により容量配
線を形成する。また、画素部だけでなく駆動回路に容量が必要な場合には、駆動回路にも
容量配線を形成する。なお、レジストマスクをインクジェット法で形成してもよい。レジ
ストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コスト
を低減できる。次いで、ゲート電極層４６１上に第１のゲート絶縁層４５２ａ、第２のゲ
ート絶縁膜４５２ｂを形成する。
絶縁表面を有する基板４５１、ゲート電極層４６１、４７１、第１のゲート絶縁層４５２
ａ、第２のゲート絶縁層４５２ｂについては、実施の形態１で説明した絶縁表面を有する
基板４００、ゲート電極層４１１、４２１、第１のゲート絶縁層４０２ａ、第２のゲート
絶縁層４０２ｂを参照すればよいため、詳細な説明は省略する。
次いで、第２のゲート絶縁層４５２ｂ上に、膜厚２ｎｍ以上２００ｎｍ以下の酸化物半導
体膜４８０を形成する（図３８（Ａ）参照）。酸化物半導体膜４８０の形成後に脱水化ま
たは脱水素化のための加熱処理を行っても酸化物半導体膜４８０を非晶質な状態とするた
め、膜厚を５０ｎｍ以下と薄くすることが好ましい。酸化物半導体膜４８０の膜厚を薄く
することで酸化物半導体膜４８０の形成後に加熱処理した場合に、結晶化してしまうのを
抑制することができる。
なお、酸化物半導体膜４８０をスパッタ法により成膜する前に、アルゴンガスを導入して
プラズマを発生させる逆スパッタを行い、第２のゲート絶縁層４５２ｂの表面に付着して
いるゴミを除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに
、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形
成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素
などを用いてもよい。
酸化物半導体膜４８０は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系
、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−
Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ
系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｏ系の酸化物半導体膜を用いる。本実施の形
態では、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体ターゲットを用いてスパッタ法により成膜
する。また、酸化物半導体膜４８０は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰
囲気下、又は希ガス（代表的にはアルゴン）及び酸素雰囲気下においてスパッタ法により
形成することができる。また、スパッタ法を用いる場合、ＳｉＯ２を２重量％以上１０重
量％以下含むターゲットを用いて成膜を行い、酸化物半導体膜に結晶化を阻害するＳｉＯ
ｘ（Ｘ＞０）を含ませてもよい。後の工程で行う脱水化または脱水素化のための加熱処理
の際に結晶化してしまうのを抑制することができる。
次いで、酸化物半導体膜４８０の脱水化または脱水素化を行う。脱水化または脱水素化を
行う第１の加熱処理の温度は、３５０℃以上基板の歪み点未満、好ましくは４００℃以上
とする。ここでは、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体膜に
対して窒素雰囲気下において加熱処理を行った後、大気に触れることなく、酸化物半導体
膜への水や水素の再混入を防ぎ、酸化物半導体膜４８１を得る（図３８（Ｂ）参照）。本
実施の形態では、酸化物半導体膜４８０の脱水化または脱水素化を行う加熱温度Ｔから、
再び水が入らないような十分な温度まで同じ炉を用い、具体的には加熱温度Ｔよりも１０
０℃以上下がるまで窒素雰囲気下で徐冷する。また、窒素雰囲気に限定されず、ヘリウム
、ネオン、アルゴン等の希ガス雰囲気下において脱水化または脱水素化を行う。
なお、第１の加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガス
に、水、水素などが含まれないことが好ましい。または、加熱処理装置に導入する窒素、
またはヘリウム、ネオン、アルゴン等の希ガスの純度を、４Ｎ（９９．９９％）以上、好
ましくは６Ｎ（９９．９９９９％）以上、（即ち不純物濃度を２０ｐｐｍ以下、好ましく
は１ｐｐｍ以下）とすることが好ましい。
また、第１の加熱処理の条件、または酸化物半導体膜４８０の材料によっては、酸化物半
導体膜は、結晶化し、微結晶膜または多結晶膜となる場合もある。
なお、第１の加熱処理は、酸化物半導体膜を島状に加工した後に行うこともできる。
また、酸化物半導体膜４８０の成膜前に、不活性ガス雰囲気（窒素、またはヘリウム、ネ
オン、アルゴン等）下、酸素雰囲気において加熱処理（４００℃以上基板の歪み点未満）
を行い、層内に含まれる水素及び水などの不純物を除去したゲート絶縁層としてもよい。
次いで、酸化物半導体膜４８１上に、酸化物導電膜、金属導電膜を順次形成する。
酸化物導電膜の成膜方法は、スパッタ法や真空蒸着法（電子ビーム蒸着法など）や、アー
ク放電イオンプレーティング法や、スプレー法を用いる。酸化物導電膜４４２の材料とし
ては、酸化物半導体層４８３よりも抵抗が低く、金属導電層４８４よりも抵抗が高い材料
を用いることができ、例えば、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ
−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−
Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系、Ｉ
ｎ−Ｓｎ−Ｏ系の金属酸化物を適用することができる。また、膜厚は５０ｎｍ以上３００
ｎｍ以下の範囲内で適宜選択する。また、スパッタ法を用いる場合、ＳｉＯ２を２重量％
以上１０重量％以下含むターゲットを用いて成膜を行い、酸化物導電膜に結晶化を阻害す
るＳｉＯｘ（Ｘ＞０）を含ませてもよい。後の工程で行う脱水化または脱水素化のための
加熱処理の際に結晶化してしまうのを抑制することができる。
また、金属導電膜の材料としては、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれ
た元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金等が
ある。
金属導電膜としては、チタン層上にアルミニウム層と、該アルミニウム層上にチタン層が
積層された三層の積層構造、またはモリブデン層上にアルミニウム層と、該アルミニウム
層上にモリブデン層を積層した三層の積層構造とすることが好ましい。勿論、金属導電膜
として単層、または２層構造、または４層以上の積層構造としてもよい。
なお、酸化物導電膜及び金属導電膜を形成した後に、第１の熱処理を行ってもよい。酸化
物導電膜及び金属導電膜を形成した後に、第１の熱処理を行う場合には、酸化物導電膜と
酸化物半導体膜４８０を積層させた状態で脱水化、脱水素化の熱処理を行う。この熱処理
により、酸化物半導体膜４８０に酸化シリコンのような結晶化阻害物質が含まれていない
限り、酸化物半導体膜４８０は結晶化する。酸化物半導体膜４８０の結晶は下地面に対し
て柱状に成長する。その結果、ソース電極及びドレイン電極を形成するために、酸化物半
導体膜４８０の上層の金属膜をエッチングする場合、下層の酸化物半導体膜４８０にアン
ダーカットが形成されるのを防ぐことができる。酸化物導電膜の脱水化・脱水素化の熱処
理によって、酸化物半導体膜４８０の導電性を向上させることができる。なお、酸化物半
導体膜４８０のみ酸化物導電膜の熱処理より低温で熱処理しても良い。
酸化物導電膜及び金属導電膜を形成した後、第２のフォトリソグラフィ工程に用いるレジ
ストマスク４８２ａ及び４８２ｂを形成する。なお、レジストマスク４８２ａ及び４８２
ｂをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成する
とフォトマスクを使用しないため、製造コストを低減できる。
本実施の形態におけるレジストマスク４８２ａ及びレジストマスク４８２ｂは凹部又は凸
部を有するレジストマスクである。換言すると、厚さの異なる複数の領域（ここでは、２
つの領域）からなるレジストマスクともいうことができる。レジストマスク４８２ａ又は
レジストマスク４８２ｂにおいて、厚い領域をレジストマスク４８２ａ又はレジストマス
ク４８２ｂの凸部と呼び、薄い領域をレジストマスク４８２ａ又はレジストマスク４８２
ｂの凹部と呼ぶこととする。
レジストマスク４８２ａ及びレジストマスク４８２ｂにおいて、後にソース電極層及びド
レイン電極層が形成される部分には凸部が形成され、ソース電極層及びドレイン電極層に
挟まれ、後のチャネル形成領域となる部分には凹部が形成される。
レジストマスク４８２ａ及びレジストマスク４８２ｂは、多階調マスクを用いることで形
成することができる。多階調マスクとは、多段階の光量で露光を行うことが可能なマスク
であり、代表的には、露光領域、半露光領域及び未露光領域の３段階の光量で露光を行う
ものをいう。多階調マスクを用いることで、一度の露光及び現像工程によって、複数（代
表的には２種類）の厚さを有するレジストマスクを形成することができる。そのため、多
階調マスクを用いることで、フォトマスクの枚数を削減することができる。
多階調マスクを用いて露光して現像を行うことで、厚さの異なる領域を有するレジストマ
スク４８２ａ及びレジストマスク４８２ｂを形成することができる。ただし、これに限定
されず、多階調マスクを用いることなくレジストマスク４８２ａ及びレジストマスク４８
２ｂを形成してもよい。
次いで、レジストマスク４８２ａ及びレジストマスク４８２ｂを用いて、金属導電膜、酸
化物導電膜、及び酸化物半導体膜４８１を選択的かつ同時にエッチングを行い、島状の酸
化物半導体層である酸化物半導体層４８３、４８５と、酸化物導電層４４２、４７５と、
金属導電層４８４、４８６を形成する（図３８（Ｃ）参照）。金属導電層として、チタン
膜、アルミニウム膜及びチタン膜の積層導電膜を用いた場合は、塩素ガスを用いたドライ
エッチング法でエッチングすることが出来る。
次いで、レジストマスク４８２ａ及び４８２ｂを後退（縮小）させることで、レジストマ
スク４８７ａ、４８７ｂを形成する。レジストマスクを後退（縮小）させるには、酸素プ
ラズマによるアッシング等を行えばよい。レジストマスクを後退（縮小）させることによ
り、金属導電層４８４及び金属導電層４８６の一部が露出する。
次いで、レジストマスク４８７ａ及びレジストマスク４８７ｂを用いて選択的にエッチン
グすることにより、ソース電極層４６５ａ及びドレイン電極層４６５ｂ、低抵抗ドレイン
領域４４６ａ、４４６ｂ及びソース電極層４４７ａ、ドレイン電極層４４７ｂ、導電層４
９０ａ、４９０ｂを形成する（図３８（Ｄ）参照）。なお、酸化物半導体層４８３は、ソ
ース電極層４６５ａ及びドレイン電極層４６５ｂの外縁部から突出した形状となる。同様
に、酸化物半導体層４８５は、導電層４９０ａ及び導電層４９０ｂの外縁部から突出した
形状となる。なお、酸化物半導体層４８３および酸化物半導体層４８５の突出した部分は
、突出した領域の膜厚が薄くなった形状となることもある。
なお、図３８（Ｄ）に示すように、レジストマスク４８２ａ、４８２ｂを後退（縮小）さ
せたレジストマスク４８７ａ及びレジストマスク４８７ｂを用いたエッチングにより、酸
化物半導体層４８３の端部は、低抵抗ドレイン領域４４６ａ、４４６ｂの端部よりも突出
し、酸化物半導体層４８５の端部は、ソース電極層４４７ａ、ドレイン電極層４４７ｂの
端部よりも突出している。なお、酸化物半導体層４８３の周縁部と、後にチャネル形成領
域となる酸化物半導体層４８３とは、同じ膜厚を有している。
酸化物導電層４４２、４７５と金属導電層４８４、４８６のエッチング速度の差を利用し
て、チャネル領域を形成するために金属導電層４８４、４８６領域を分割するためのエッ
チング処理を行う。金属導電層４８４、４８６のエッチング速度が酸化物導電層４４２、
４７５と比較して速いことを利用して酸化物導電層４４２、４７５上の金属導電層４８４
、４８６を選択的にエッチングする。
酸化物導電層４４２、４７５は酸化亜鉛を成分として含むものが好ましく、酸化インジウ
ムを含まないものであることが好ましい。そのような酸化物導電層４４２、４７５として
、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウムなどを
適用することができる。
酸化物導電層４４２、４７５は、その上のソース電極層４６５ａ及びドレイン電極層４６
５ｂ、導電層４９０ａ及び導電層４９０ｂをマスクとしてエッチングすることができる。
酸化亜鉛を成分とする酸化物導電層４４２、４７５は、例えばレジストの剥離液のような
アルカリ性溶液を用いて容易にエッチングすることができる。
酸化物導電層４４２、４７５を島状にエッチングした後に、酸化物導電層４４２、４７５
と金属導電膜を積層させて、同一マスクでソース電極層及びドレイン電極層を含む配線パ
ターンをエッチングすることにより、金属導電膜の配線パターンの下に酸化物導電層４４
２、４７５を残存させることができる。
次いで、レジストマスク４８７ａ及びレジストマスク４８７ｂを除去し、第３のフォトリ
ソグラフィ工程によりレジストマスク４９１ａ、４９１ｂを形成し、選択的にエッチング
を行って導電層４９０ａ及び導電層４９０ｂのレジストマスク４９１ｂが形成されていな
い部分を除去する。導電層４９０ｂのレジストマスク４９１ｂが形成されていない部分を
除去することで、導電層４７６を形成することができる（図３８（Ｅ）参照）。
なお、第３のフォトリソグラフィ工程でソース電極層４４７ａ、及びドレイン電極層４４
７ｂと重なる導電層を選択的に除去するため、導電層のエッチングの際に、酸化物半導体
層４８５、ソース電極層４４７ａ及びドレイン電極層４４７ｂも除去されないようにそれ
ぞれの材料及びエッチング条件を適宜調節する。
また、ドレイン電極層４４７ｂ上の一部に、導電層４７６を設けることにより、後に形成
される画素電極層４７７とのコンタクトを、導電層４７６でとることができる。このよう
に、ドレイン電極層４４７ｂ上に導電層４７６を設けることにより、コンタクト抵抗を低
減することができる。
次いで、酸化物半導体層４８３及び酸化物半導体層４８５に接する保護絶縁膜となる酸化
物絶縁膜４６６を形成する。
酸化物絶縁膜４６６は、少なくとも１ｎｍ以上の膜厚とし、スパッタリング法など、酸化
物絶縁膜４６６に水、水素等の不純物を混入させない方法を適宜用いて形成することがで
きる。本実施の形態では、酸化物絶縁膜４６６として膜厚３００ｎｍの酸化珪素膜を、ス
パッタリング法を用いて成膜する。成膜時の基板温度は、室温以上３００℃以下とすれば
よく、本実施の形態では１００℃とする。酸化珪素膜のスパッタリング法による成膜は、
希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または希ガス（代表的にはアル
ゴン）及び酸素雰囲気下において行うことができる。また、ターゲットとして酸化珪素タ
ーゲットまたは珪素ターゲットを用いることができる。または、ボロンがドープされた珪
素ターゲットを用いて酸化珪素膜を形成することで、水、または水素に対するバリア性を
高めることができる。例えば、珪素ターゲットを用いて、酸素、及び窒素雰囲気下でスパ
ッタリング法により酸化珪素膜を形成することができる。低抵抗化した酸化物半導体層に
接して形成する酸化物絶縁膜４６６は、水分や、水素イオンや、ＯＨ−などの不純物を含
まず、これらが外部から侵入することをブロックする無機絶縁膜を用い、代表的には酸化
珪素膜、窒化酸化珪素膜、酸化アルミニウム膜、または酸化窒化アルミニウム膜などを用
いる。
次いで、第２の加熱処理（好ましくは２００℃以上４００℃以下、例えば２５０℃以上３
５０℃以下）を行う（図３９（Ａ）参照）。例えば、窒素雰囲気下で２５０℃、１時間の
第２の加熱処理を行う。第２の加熱処理を行うと、酸化物半導体層４８３及び酸化物半導
体層４８５が酸化物絶縁膜４６６と接した状態で加熱される。
このように、スパッタリング法により、バックチャネル側の保護膜としての酸化珪素膜を
形成した後、２５０℃以上３５０℃以下の熱処理をして、ソース領域とドレイン領域の間
の酸化物半導体層４８５、４８３の露出部分より、酸化物半導体層４８５、４８３中へ酸
素を含侵・拡散を行う。スパッタリング法で酸化珪素膜を作製することで、当該酸化珪素
膜中に過剰な酸素を含ませることができ、その酸素を熱処理により酸化物半導体層４８５
、４８３中に含侵・拡散させることができる。酸化物半導体層４８５、４８３中への酸素
の含侵・拡散によりチャネル領域を高抵抗化（ｉ型化）を図ることができる。それにより
、ノーマリ・オフとなる薄膜トランジスタを得ることができる。酸化物半導体層４８５、
４８３中に含侵・拡散させる熱処理によって、ソース領域とドレイン領域として形成され
た酸化物半導体層４８５、４８３を結晶化させ、また導電性を向上させることができる。
さらに、成膜後の酸化物半導体膜に対して脱水化または脱水素化のための加熱処理を行っ
て低抵抗化して高抵抗ドレイン領域（ＬＲＮ領域）に変え、その高抵抗ドレイン領域の一
部を選択的に酸素過剰な状態とする。その結果、ゲート電極層４６１と重なるチャネル形
成領域４６３、突出領域４５６ａ、４５６ｂ、及び突出領域４５７ａ、４５７ｂは、ｉ型
となり、ゲート電極層４７１と重なるチャネル形成領域４７３は、ｉ型となり、ソース電
極層４６５ａに重なる高抵抗ドレイン領域４６４ａと、ドレイン電極層４６５ｂに重なる
高抵抗ドレイン領域４６４ｂとが自己整合的に形成され、ソース電極層４４７ａに重なる
高抵抗ドレイン領域４７４ａと、ドレイン電極層４４７ｂに重なる高抵抗ドレイン領域４
７４ｂとが自己整合的に形成される。
なお、ドレイン電極層４６５ｂ（及びソース電極層４６５ａ）と重畳した酸化物半導体層
において高抵抗ドレイン領域４６４ｂ（または高抵抗ドレイン領域４６４ａ）を形成する
ことにより、駆動回路を形成した際の信頼性の向上を図ることができる。具体的には、高
抵抗ドレイン領域４６４ｂを形成することで、ドレイン電極層４６５ｂから高抵抗ドレイ
ン領域４６４ｂ、チャネル形成領域４６３にかけて、導電性を段階的に変化させうるよう
な構造とすることができる。そのため、ドレイン電極層４６５ｂを、高電源電位ＶＤＤを
供給する配線に接続して動作させる場合、ゲート電極層４６１とドレイン電極層４６５ｂ
との間に高電界が印加されても高抵抗ドレイン領域４６４ｂがバッファとなり局所的な高
電界が印加されず、トランジスタの耐圧を向上させた構成とすることができる。
また、ドレイン電極層４６５ｂ（及びソース電極層４６５ａ）と重畳した酸化物半導体層
において高抵抗ドレイン領域４６４ｂ（または高抵抗ドレイン領域４６４ａ）を形成する
ことにより、駆動回路を形成した際のチャネル形成領域４６３でのリーク電流の低減を図
ることができる。
また、ドレイン電極層４４７ｂ（及びソース電極層４４７ａ）と重畳した酸化物半導体層
において高抵抗ドレイン領域４７４ｂ（または高抵抗ドレイン領域４７４ａ）を形成する
ことにより、画素を形成した際の信頼性の向上を図ることができる。具体的には、高抵抗
ドレイン領域４７４ｂを形成することで、ドレイン電極層４４７ｂから高抵抗ドレイン領
域４７４ｂ、チャネル形成領域４７３にかけて、導電性を段階的に変化させうるような構
造とすることができる。そのため、ドレイン電極層４４７ｂを、高電源電位ＶＤＤを供給
する配線に接続して動作させる場合、ゲート電極層４７１とドレイン電極層４４７ｂとの
間に高電界が印加されても高抵抗ドレイン領域４７４ｂがバッファとなり局所的な高電界
が印加されず、トランジスタの耐圧を向上させた構成とすることができる。
また、ドレイン電極層４４７ｂ（及びソース電極層４４７ａ）と重畳した酸化物半導体層
において高抵抗ドレイン領域４７４ｂ（または高抵抗ドレイン領域４７４ａ）を形成する
ことにより、画素を形成した際のチャネル形成領域４７３でのリーク電流の低減を図るこ
とができる。
さらに、酸化物導電層を酸化物半導体層４８３とソース電極層４６５ａ及びドレイン電極
層４６５ｂとの間に設けることで、低抵抗化を図ることができ、トランジスタの高速動作
をすることができる。
酸化物導電層で形成される低抵抗ドレイン領域４４６ａ、４４６ｂを用いることは、周辺
回路（駆動回路）の周波数特性を向上させるために有効である。金属電極（チタン等）と
酸化物半導体層４８３との接触に比べ、金属電極（チタン等）と酸化物導電層（低抵抗ド
レイン領域４４６ａ、４４６ｂ）との接触は、接触抵抗を下げることができるからである
。また、モリブデンは（例えば、モリブデンとアルミニウムとモリブデンの積層構造）、
酸化物半導体層４８３との接触抵抗が高くて課題であった。これは、チタンに比べモリブ
デンは酸化しにくいため酸化物半導体層４８３から酸素を引き抜く作用が弱く、モリブデ
ンと酸化物半導体層４８３の接触界面がｎ型化しないためである。しかし、かかる場合で
も、酸化物半導体層４８３とソース電極層４６５ａ（またはドレイン電極層４６５ｂ）と
の間に酸化物導電層で形成された低抵抗ドレイン領域４４６ａ（または、低抵抗ドレイン
領域４４６ｂ）を介在させることで接触抵抗を低減でき、周辺回路（駆動回路）の周波数
特性を向上させることができる。薄膜トランジスタのチャネル長が、酸化物導電層（低抵
抗ドレイン領域４４６ａ、４４６ｂ）のエッチングの際に決められるため、よりチャネル
長を短くすることができる。
次いで、酸化物絶縁膜４６６上に保護絶縁層４５３を形成する。本実施の形態では、ＲＦ
スパッタ法を用いて窒化珪素膜を形成する。ＲＦスパッタ法は、量産性がよいため、保護
絶縁層４５３の成膜方法として好ましい。保護絶縁層４５３は、水分や、水素イオンや、
ＯＨ−などの不純物を含まず、これらが外部から侵入することをブロックする無機絶縁膜
を用い、窒化珪素膜、窒化アルミニウム膜、窒化酸化珪素膜、酸化窒化アルミニウムなど
を用いる。勿論、保護絶縁層４５３は透光性を有する絶縁膜である。または、ボロンがド
ープされた珪素ターゲットを用いて酸化珪素膜を形成することで、水、または水素に対す
るバリア性を高めることができる。
また、保護絶縁層４５３は、保護絶縁層４５３の下方に設ける第２のゲート絶縁層４５２
ｂまたは下地となる絶縁膜と接する構成とすることが好ましく、基板の側面近傍からの水
分や、水素イオンや、ＯＨ−などの不純物が侵入することをブロックする。特に、第１の
ゲート絶縁層４５２ａまたは下地となる絶縁膜を窒化珪素膜とすると有効である。即ち、
酸化物半導体層の下面、上面、及び側面を囲むように窒化珪素膜を設けると、表示装置の
信頼性が向上する。
次いで、保護絶縁層４５３上に平坦化絶縁層４５４を形成する。平坦化絶縁層４５４とし
ては、アクリル、ポリイミド、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性
を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏ
ｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス
）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させるこ
とで、平坦化絶縁層４５４を形成してもよい。
なおシロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓ
ｉ結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基（例えばアルキ
ル基やアリール基）やフルオロ基を用いても良い。また、有機基はフルオロ基を有してい
ても良い。
平坦化絶縁層４５４の形成法は、特に限定されず、その材料に応じて、スパッタ法、ＳＯ
Ｇ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリ
ーン印刷、オフセット印刷等）等の方法や、ドクターナイフ、ロールコーター、カーテン
コーター、ナイフコーター等を用いることができる。
なお、保護絶縁層４５３を設けず、酸化物絶縁膜４６６上に平坦化絶縁層４５４を設ける
構成としてもよい。
次に、第４のフォトリソグラフィ工程を行い、レジストマスクを形成し、駆動回路部にお
ける平坦化絶縁層４５４を除去する（図３９（Ｃ）参照）。
次に、レジストマスクを除去した後、第５のフォトリソグラフィ工程を行い、レジストマ
スクを形成し、平坦化絶縁層４５４、保護絶縁層４５３、及び酸化物絶縁膜４６６のエッ
チングにより導電層４７６に達するコンタクトホール４９４を形成する（図３９（Ｄ）参
照）。また、ここでのエッチングによりゲート電極層４６１、４７１に達するコンタクト
ホールも形成する（図示せず）。また、導電層４７６に達するコンタクトホールを形成す
るためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインク
ジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
次いで、レジストマスクを除去した後、透光性を有する導電膜を成膜する。透光性を有す
る導電膜の材料としては、酸化インジウム（Ｉｎ２Ｏ３）や酸化インジウム酸化スズ合金
（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する）などをスパッタ法や真空蒸着法などを用い
て形成する。透光性を有する導電膜の他の材料として、窒素を含ませたＡｌ−Ｚｎ−Ｏ系
非単結晶膜、即ちＡｌ−Ｚｎ−Ｏ−Ｎ系非単結晶膜や、窒素を含ませたＺｎ−Ｏ系非単結
晶膜や、窒素を含ませたＳｎ−Ｚｎ−Ｏ系非単結晶膜を用いてもよい。なお、Ａｌ−Ｚｎ
−Ｏ−Ｎ系非単結晶膜の亜鉛の組成比（原子％）は、４７原子％以下とし、非単結晶膜中
のアルミニウムの組成比（原子％）より大きく、非単結晶膜中のアルミニウムの組成比（
原子％）は、非単結晶膜中の窒素の組成比（原子％）より大きい。このような材料のエッ
チング処理は塩酸系の溶液により行う。しかし、特にＩＴＯのエッチングは残渣が発生し
やすいので、エッチング加工性を改善するために酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ
３―ＺｎＯ）を用いても良い。
次に、第７のフォトリソグラフィ工程を行い、レジストマスクを形成し、エッチングによ
り不要な部分を除去して画素電極層４７７及び導電層４６７を形成する（図３９（Ｅ）参
照）。
以上の工程により、７枚のマスクを用いて、同一基板上に薄膜トランジスタ４６０及び薄
膜トランジスタ４７０をそれぞれ駆動回路または画素部に作り分けて作製することができ
る。駆動回路用の薄膜トランジスタ４６０は、高抵抗ドレイン領域４６４ａ、高抵抗ドレ
イン領域４６４ｂ、及びチャネル形成領域４６３を含む酸化物半導体層４８３を含む薄膜
トランジスタであり、画素用の薄膜トランジスタ４７０は、高抵抗ドレイン領域４７４ａ
、高抵抗ドレイン領域４７４ｂ、及びチャネル形成領域４７３を含む酸化物半導体層４８
５を含む薄膜トランジスタである。薄膜トランジスタ４６０及び薄膜トランジスタ４７０
は、高電界が印加されても高抵抗ドレイン領域がバッファとなり局所的な高電界が印加さ
れず、トランジスタの耐圧を向上させた構成となっている。
また、第１のゲート絶縁層４５２ａ、第２のゲート絶縁層４５２ｂを誘電体とし容量配線
と容量電極層とで形成される保持容量も同一基板上に形成することができる。薄膜トラン
ジスタ４６０と保持容量を個々の画素に対応してマトリクス状に配置して画素部を構成し
、画素部の周辺に薄膜トランジスタ４６０を有する駆動回路を配置することによりアクテ
ィブマトリクス型の表示装置を作製するための一方の基板とすることができる。
なお、画素電極層４７７は、平坦化絶縁層４５４、保護絶縁層４５３、及び酸化物絶縁膜
４６６に形成されたコンタクトホールを介して容量電極層と電気的に接続する。なお、容
量電極層は、ドレイン電極層４４７ｂと同じ材料、同じ工程で形成することができる。
導電層４６７を酸化物半導体層のチャネル形成領域４６３と重なる位置に設けることによ
って、薄膜トランジスタの信頼性を調べるためのバイアス−熱ストレス試験（以下、ＢＴ
試験という）において、ＢＴ試験前後における薄膜トランジスタ４６０のしきい値電圧の
変化量を低減することができる。また、導電層４６７は、電位がゲート電極層４６１と同
じでもよいし、異なっていても良く、第２のゲート電極層として機能させることもできる
。また、導電層４６７の電位がＧＮＤ、０Ｖ、或いはフローティング状態であってもよい
。
また、画素電極層４７７を形成するためのレジストマスクをインクジェット法で形成して
もよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため
、製造コストを低減できる。
なお、本実施の形態において、図６（Ｂ２）に示すように、画素部の薄膜トランジスタ４
７０のドレイン電極層４４７ｂ上に導電層４７６を設ける構成を説明したが、図４２（Ａ
）に示すように、導電層４７６を設けない構成とすることができる。また、図６（Ｂ１）
に示すように駆動回路部の薄膜トランジスタ４６０を覆う保護絶縁層４５３上に導電層４
６７を設ける構成を説明したが、図４２（Ｂ）に示すように、保護絶縁層４５３を設けず
に、酸化物絶縁膜４６６上に導電層４６７を設ける構成とすることもできる。
本実施の形態は他の実施の形態と自由に組み合わせることができる。
（実施の形態５）
本実施の形態では、第１の加熱処理が実施の形態４と異なる例を図４０に示す。図３８及
び図３９と工程が一部異なる点以外は同じであるため、同じ箇所には同じ符号を用い、同
じ箇所の詳細な説明は省略する。
図４０（Ａ）乃至図４０（Ｃ）に２つの薄膜トランジスタの作製工程の断面図を示す。
まず、実施の形態４に従って、絶縁表面を有する基板４５１上に透光性を有する導電膜を
形成した後、第１のフォトリソグラフィ工程によりゲート電極層４６１、４７１を形成す
る。
次いで、ゲート電極層４６１、４７１上に第１のゲート絶縁層４５２ａと第２のゲート絶
縁層４５２ｂの積層を形成する。次いで、第２のゲート絶縁層４５２ｂ上に、膜厚２ｎｍ
以上２００ｎｍ以下の酸化物半導体膜４８０を形成する（図４０（Ａ）参照）。なお、こ
こまでの工程は実施の形態４（図３８（Ａ）参照）と同様にして行うことができるため、
詳細な説明は省略する。
次いで、不活性ガス雰囲気下において、酸化物半導体膜４８０の脱水化または脱水素化を
行う。脱水化または脱水素化を行う第１の加熱処理の温度は、３５０℃以上基板の歪み点
未満、好ましくは４００℃以上とする。ここでは、加熱処理装置の一つである電気炉に基
板を導入し、酸化物半導体膜４８０に対して窒素雰囲気下において加熱処理を行った後、
大気に触れることなく、酸化物半導体膜４８０への水や水素の再混入を防ぎ、酸化物半導
体膜４８０を酸素欠乏型として低抵抗化、即ちＮ型化（Ｎ−、Ｎ＋など）させる。その後
、同じ炉に高純度の酸素ガスまたは高純度のＮ２Ｏガスを導入して冷却を行う。酸素ガス
またはＮ２Ｏガスに、水、水素などが含まれないことが好ましい。または、加熱処理装置
に導入する酸素ガスまたはＮ２Ｏガスの純度を、４Ｎ（９９．９９％）以上、好ましくは
６Ｎ（９９．９９９９％）以上、（即ち酸素ガスまたはＮ２Ｏガス中の不純物濃度を２０
ｐｐｍ以下、好ましくは１ｐｐｍ以下）とすることが好ましい。
また、脱水化または脱水素化を行う第１の加熱処理後に２００℃以上４００℃以下、好ま
しくは２００℃以上３００℃以下の温度で酸素ガス雰囲気下、Ｎ２Ｏガス雰囲気下、また
は超乾燥エア（露点が−４０℃以下、好ましくは−６０℃以下）雰囲気下での加熱処理を
行ってもよい。
以上の工程を経ることによって酸化物半導体層全体を酸素過剰な状態とすることで、高抵
抗化、即ちｉ型化させ、酸化物半導体膜４９６を形成する（図４０（Ｂ）参照）。この結
果、後に形成される薄膜トランジスタの信頼性を高めることができる。
なお、本実施の形態では、酸化物半導体膜４８０の成膜後に、脱水化または脱水素化を行
う例を示したが、特に限定されず、第１の加熱処理は、実施の形態４と同様に島状の酸化
物半導体層に加工した後に行うこともできる。
また、不活性ガス雰囲気下において、酸化物半導体膜４８０の脱水化または脱水素化を行
い、不活性ガス雰囲気下で冷却した後、フォトリソグラフィ工程により島状の酸化物半導
体層である酸化物半導体層４６９、４７９に加工し、その後で２００℃以上４００℃以下
、好ましくは２００℃以上３００℃以下の温度で酸素ガス雰囲気下、Ｎ２Ｏガス雰囲気下
、または超乾燥エア（露点が−４０℃以下、好ましくは−６０℃以下）雰囲気下、での加
熱処理を行ってもよい。
また、酸化物半導体膜４８０の成膜前に、不活性ガス雰囲気（窒素、またはヘリウム、ネ
オン、アルゴン等）下、酸素雰囲気、超乾燥エア（露点が−４０℃以下、好ましくは−６
０℃以下）雰囲気において加熱処理（４００℃以上基板の歪み点未満）を行い、層内に含
まれる水素及び水などの不純物を除去したゲート絶縁層としてもよい。
次いで、酸化物半導体膜４９６を第２のフォトリソグラフィ工程により島状の酸化物半導
体層である酸化物半導体層４６９、４７９に加工する。
次いで、実施の形態４の図３８（Ｃ）乃至図３８（Ｅ）、図３９（Ａ）乃至図３９（Ｅ）
と同様に、周辺駆動回路部において、酸化物半導体層４６９に接する低抵抗ドレイン領域
４４６ａ及び４４６ｂを形成し、低抵抗ドレイン領域４４６ａ及び４４６ｂに接し、金属
導電層であるソース電極層４６５ａ、ドレイン電極層４６５ｂ、酸化物半導体層４６９に
接する酸化物絶縁膜４６６を形成して、駆動回路用の薄膜トランジスタ４９２を作製する
。一方、画素部においては、酸化物半導体層４７９に接し、透光性を有する導電層である
ソース電極層４４７ａ及びドレイン電極層４４７ｂを形成し、ドレイン電極層４４７ｂ上
に導電層４７６を形成し、酸化物半導体層４７９に接する酸化物絶縁膜４６６を形成して
、画素用の薄膜トランジスタ４９３を作製する。
次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で第２の加熱処理（好ましくは２
００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う。例えば、窒素雰囲
気下で２５０℃、１時間の第２の加熱処理を行う。
次いで、薄膜トランジスタ４９２、４９３を覆い、酸化物絶縁膜４６６に接して保護絶縁
層４５３、及び平坦化絶縁層４５４を積層して形成する。酸化物絶縁膜４６６、保護絶縁
層４５３、及び平坦化絶縁層４５４にドレイン電極層４４７ｂに達するコンタクトホール
を形成し、コンタクトホール及び平坦化絶縁層４５４上に透光性を有する導電膜を成膜す
る。透光性を有する導電膜を選択的にエッチングして薄膜トランジスタ４９３と電気的に
接続する画素電極層４７７、及び導電層４６７を形成する（図４０（Ｃ）参照）。
以上の工程により、５枚のマスクを用いて同一基板上に酸化物半導体層全体がｉ型である
薄膜トランジスタ４９２及び薄膜トランジスタ４９３をそれぞれ駆動回路または画素部に
作り分けて作製することができる。駆動回路用の薄膜トランジスタ４９２は、全体がｉ型
化した酸化物半導体層４６９を含む薄膜トランジスタであり、画素用の薄膜トランジスタ
４９３も、全体がｉ型化した酸化物半導体層４７９を含む薄膜トランジスタである。
また、第１のゲート絶縁層４５２ａ、第２のゲート絶縁層４５２ｂを誘電体とし容量配線
層と容量電極層とで形成される保持容量も同一基板上に形成することができる。薄膜トラ
ンジスタ４９３と保持容量を個々の画素に対応してマトリクス状に配置して画素部を構成
し、画素部の周辺に薄膜トランジスタ４９２を有する駆動回路を配置することによりアク
ティブマトリクス型の表示装置を作製するための一方の基板とすることができる。
導電層４６７を酸化物半導体層４６９のチャネル形成領域と重なる位置に設けることによ
って、薄膜トランジスタの信頼性を調べるためのバイアス−熱ストレス試験（以下、ＢＴ
試験という）において、ＢＴ試験前後における薄膜トランジスタ４９２のしきい値電圧の
変化量を低減することができる。また、導電層４６７は、電位がゲート電極層４６１と同
じでもよいし、異なっていても良く、第２のゲート電極層として機能させることもできる
。また、導電層４６７の電位がＧＮＤ、０Ｖ、或いはフローティング状態であってもよい
。
なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
（実施の形態６）
本実施の形態では、実施の形態１に示したトランジスタを用いて、アクティブマトリクス
型の液晶表示装置を作製する一例を示す。
アクティブマトリクス基板の断面構造の一例を図７（Ａ）に示す。
実施の形態１では、同一基板上に駆動回路の薄膜トランジスタと画素部の薄膜トランジス
タを図示したが、本実施の形態では、それら薄膜トランジスタに加え、保持容量、ゲート
配線（ゲート配線層ともいう）、ソース配線の端子部も図示して説明する。容量、ゲート
配線、ソース配線の端子部は、実施の形態１に示す作製工程と同じ工程で形成することが
でき、フォトマスク枚数の増加や、工程数の増加することなく作製することができる。ま
た、画素部の表示領域となる部分においては、ゲート配線、ソース配線、及び容量配線層
は透光性を有する導電膜で形成されており、高い開口率を実現している。また、表示領域
でない部分のソース配線層は、配線抵抗を低抵抗とするため金属配線を用いることができ
る。
図７（Ａ）において、薄膜トランジスタ２１０は、駆動回路に配置される薄膜トランジス
タであり、画素電極層２２７と電気的に接続する薄膜トランジスタ２２０は、画素部に設
けられる薄膜トランジスタである。
基板２００上方に形成される薄膜トランジスタ２２０として、本実施の形態では、実施の
形態１の薄膜トランジスタ４１０と同じ構造を用いる。
薄膜トランジスタ２２０のゲート電極層と同じ透光性を有する材料、及び同じ工程で形成
される容量配線層２３０は、誘電体となる第１のゲート絶縁層２０２ａ、第２のゲート絶
縁層２０２ｂを介して容量電極層２３１と重なり、保持容量を形成する。なお、容量電極
層２３１は、薄膜トランジスタ２２０のソース電極層またはドレイン電極層と同じ透光性
を有する材料、及び同じ工程で形成される。従って、薄膜トランジスタ２２０が透光性を
有していることに加え、それぞれの保持容量も透光性を有するため、開口率を向上させる
ことができる。
保持容量が透光性を有することは、開口率を向上させる上で重要である。特に１０インチ
以下の小型の液晶表示パネルにおいて、ゲート配線の本数を増やすなどして表示画像の高
精細化を図るため、画素寸法を微細化しても、高い開口率を実現することができる。また
、薄膜トランジスタ２２０及び保持容量の構成部材に透光性を有する膜を用いることで、
広視野角を実現するため、１画素を複数のサブピクセルに分割しても高い開口率を実現す
ることができる。即ち、高密度の薄膜トランジスタ群を配置しても開口率を大きくとるこ
とができ、表示領域の面積を十分に確保することができる。例えば、一つの画素内に２〜
４個のサブピクセル及び保持容量を有する場合、薄膜トランジスタが透光性を有している
ことに加え、それぞれの保持容量も透光性を有するため、開口率を向上させることができ
る。
なお、保持容量は、画素電極層２２７の下方に設けられ、容量電極層２３１が画素電極層
２２７と電気的に接続される。
本実施の形態では、容量電極層２３１、及び容量配線層２３０を用いて保持容量を形成す
る例を示したが、保持容量を形成する構造については特に限定されない。例えば、容量配
線層を設けず、画素電極層を隣り合う画素のゲート配線と平坦化絶縁層、保護絶縁層、及
び第１のゲート絶縁層及び第２のゲート絶縁層を介して重ねて保持容量を形成してもよい
。
また、ゲート配線、ソース配線、及び容量配線層は画素密度に応じて複数本設けられるも
のである。また、端子部においては、ゲート配線と同電位の第１の端子電極、ソース配線
と同電位の第２の端子電極、容量配線層と同電位の第３の端子電極などが複数並べられて
配置される。それぞれの端子電極の数は、それぞれ任意な数で設ければ良いものとし、実
施者が適宣決定すれば良い。
端子部において、ゲート配線と同電位の第１の端子電極２３２は、画素電極層２２７と同
じ透光性を有する材料で形成することができる。第１の端子電極２３２は、ゲート配線に
達するコンタクトホールを介してゲート配線と電気的に接続される。第１の端子電極２３
２に達するコンタクトホールを形成する際に、酸化物半導体層上にレジストマスクを形成
してコンタクトホールの開口を行うことで、ゲート絶縁膜と酸化物半導体層の界面の汚染
を防ぐことができる。
また、ゲート絶縁膜に直接レジストマスクを形成してコンタクトホールの開口を行っても
良い。その場合には、レジストを剥離した後で熱処理を行い、ゲート絶縁膜表面の脱水化
、脱水素化、脱水酸基化の処理を行うことが好ましい。また、酸化物半導体層に対する脱
水化・脱水素化の熱処理は、酸化物半導体層の成膜後、酸化物半導体層上に酸化物導電層
を積層させた後、ソース電極及びドレイン電極上にパッシベーション膜を形成した後、の
いずれで行っても良い。ゲート配線とソース配線のコンタクトにおいても、ソース配線の
下層に酸化物導電層が形成されていることにより、バッファとなり、厚さ分の直列抵抗の
みであり、また、金属とは絶縁性の酸化物を作らないので好ましい。
また、駆動回路に配置される薄膜トランジスタ２１０のゲート電極層は、酸化物半導体層
の上方に設けられた導電層２１７と電気的に接続させる構造としてもよい。その場合には
、薄膜トランジスタ２２０のドレイン電極層上の導電層と、画素電極層２２７とを電気的
に接続するためのコンタクトホールと同じフォトマスクを用い、平坦化絶縁層２０４、保
護絶縁層２０３、酸化物絶縁層２１６、第２のゲート絶縁層２０２ｂ、及び第１のゲート
絶縁層２０２ａを選択的にエッチングしてコンタクトホールを形成する。このコンタクト
ホールを介して導電層２１７と駆動回路に配置される薄膜トランジスタ２１０のゲート電
極層とを電気的に接続する。
また、駆動回路に配置されるソース配線２３４と同電位の第２の端子電極２３５は、画素
電極層２２７と同じ透光性を有する材料で形成することができる。第２の端子電極２３５
は、ソース配線２３４に達するコンタクトホールを介してソース配線と電気的に接続され
る。ソース配線は金属配線であり、薄膜トランジスタ２１０のソース電極層と同じ材料、
同じ工程で形成され、同電位である。
また、アクティブマトリクス型の液晶表示装置を作製する場合には、アクティブマトリク
ス基板と、対向電極（対向電極層ともいう）が設けられた対向基板との間に液晶層を設け
、アクティブマトリクス基板と対向基板とを固定する。なお、対向基板に設けられた対向
電極と電気的に接続する共通電極をアクティブマトリクス基板上に設け、共通電極と電気
的に接続する第４の端子電極を端子部に設ける。この第４の端子電極は、共通電極を固定
電位、例えばＧＮＤ、０Ｖなどに設定するための端子である。第４の端子電極は、画素電
極層２２７と同じ透光性を有する材料で形成することができる。
なお、駆動回路の第１の端子電極２３２の断面構造を図７（Ａ）に示している。本実施の
形態は、１０インチ以下の小型の液晶表示パネルの例であるため、駆動回路の第１の端子
電極２３２は、薄膜トランジスタ２２０のゲート電極層と同じ透光性を有する材料を用い
ている。なお、第１の端子電極２３２は、配線としても機能できる。
また、ゲート電極層、ソース電極層、ドレイン電極層、画素電極層、またはその他の電極
層や、その他の配線層に同じ材料を用いれば共通のスパッタターゲットや共通の製造装置
を用いることができ、その材料コスト及びエッチング時に使用するエッチャント（または
エッチングガス）に要するコストを低減することができ、結果として製造コストを削減す
ることができる。
また、図７（Ａ）の構造において、平坦化絶縁層２０４として感光性の樹脂材料を用いる
場合、レジストマスクを形成する工程を省略することができる。
また、図７（Ｂ）に、図７（Ａ）とは一部異なる断面構造を示す。図７（Ｂ）は、図７（
Ａ）と平坦化絶縁層２０４が存在しない点以外は同じであるため、同じ箇所には同じ符号
を用い、同じ箇所の詳細な説明は省略する。図７（Ｂ）では、保護絶縁層２０３上に接し
て画素電極層２２７、導電層２１７、及び第２の端子電極２３５を形成する。
図７（Ｂ）の構造とすると、平坦化絶縁層２０４の工程を省略することができる。
また、図４３（Ａ）に、図７（Ａ）と一部異なる断面構造を示す。図４３（Ａ）において
、容量部は図７（Ａ）、（Ｂ）と同様であるため、省略している。図４３（Ａ）において
、薄膜トランジスタ４１０は、駆動回路に設けられる薄膜トランジスタであり、画素電極
層４７７と電気的に接続する薄膜トランジスタ４２０は、画素部に設けられる薄膜トラン
ジスタである。また、薄膜トランジスタ４１０及び薄膜トランジスタ４２０は、実施の形
態２と同様である。
端子部においてゲート配線と同電位の第１の端子電極４６８は、画素電極層４７７と同じ
透光性を有する材料で形成することができる。第１の端子電極４６８は、ゲート配線に達
するコンタクトホールを介してゲート配線と電気的に接続される。ゲート絶縁膜に第１の
端子電極に達するコンタクトホールを形成した後、酸化物半導体層、酸化物導電層、金属
膜を成膜する。次に、金属膜上にレジストマスクを形成しエッチングを行うことで、酸化
物半導体層４７８、導電層４４６ｃ、金属層４６５ｃを形成することができる。
ゲート絶縁膜に直接レジストマスクを形成してコンタクトホールを形成する場合には、レ
ジストを剥離した後で熱処理を行い、ゲート絶縁膜表面の脱水化、脱水素化、脱水酸基化
の処理を行うことが好ましい。また、酸化物半導体層に対する脱水化・脱水素化の熱処理
は、酸化物半導体層の成膜後、酸化物半導体層上に酸化物導電層を積層させた後、ソース
電極及びドレイン電極上にパッシベーション膜を形成した後、のいずれで行っても良い。
ゲート配線とソース配線のコンタクトにおいても、ソース配線の下層に酸化物導電層が形
成されていることにより、バッファとなり、厚さ分の直列抵抗のみであり、また、金属と
は絶縁性の酸化物を作らないので好ましい。
また、図４３（Ｂ）に図４３（Ａ）と一部異なる断面構造を示す。図４３（Ｂ）は、図４
３（Ａ）と平坦化絶縁層４５４が存在しない点以外は同じであるため、同じ箇所には同じ
符号を用い、同じ箇所の詳細な説明は省略する。図４３（Ｂ）では、保護絶縁層４５３上
に接して画素電極層４２７、導電層４１７を形成する。
また、図４４（Ａ）に図４３（Ａ）と一部異なる断面構造を示す。図４４（Ａ）において
、薄膜トランジスタ４１０は、駆動回路に設けられる薄膜トランジスタであり、画素電極
層４７７と電気的に接続する薄膜トランジスタ４２０は、画素部に設けられる薄膜トラン
ジスタである。
図４４（Ａ）に示す薄膜トランジスタ４１０及び薄膜トランジスタ４２０は、酸化膜半導
体層と酸化物導電層を成膜したのちに、エッチングを行っているため、図１に示す薄膜ト
ランジスタ４１０、４２０と酸化物半導体層と、酸化物導電層の形状が一部異なっている
。
その後に、金属膜を成膜してエッチングを行うことで、ソース電極層及びドレイン電極層
を形成することができる。
図４４（Ａ）においては、ゲート絶縁膜にコンタクトホールを形成する際に、酸化物半導
体層上にレジストパターンを形成してコンタクトホールの開口を行うことで、ゲート絶縁
膜と酸化物半導体層の界面の汚染を防ぐことができる。ゲート絶縁膜に直接レジストパタ
ーンを形成してコンタクトホールの開口を行っても良い。その場合には、レジストを剥離
した後で熱処理を行い、ゲート絶縁膜表面の脱水化、脱水素化、脱水酸基化の処理を行う
ことが好ましい。酸化物半導体層に対する脱水化・脱水素化の熱処理は、酸化物半導体層
成膜後、酸化物半導体層上に酸化物導電層を積層させた後、ソース電極及びドレイン電極
上にパッシベーション膜を形成した後、のいずれで行っても良い。ゲート配線とソース配
線のコンタクトにおいても、ソース配線の下層に酸化物導電層が形成されていることによ
り、バッファとなり、厚さ分の直列抵抗のみであり、また、金属とは絶縁性の酸化物を作
らないので好ましい。
端子部において、ゲート配線と同電位の第１の端子電極４６８は、画素電極層４７７と同
じ透光性を有する材料で形成することができる。第１の端子電極４６８は、ゲート配線に
達するコンタクトホールを介してゲート配線と電気的に接続される。第１の端子電極４６
８に達するコンタクトホールを形成する際に、酸化物半導体層上にレジストマスクを形成
してコンタクトホールの開口を行うことで、ゲート絶縁膜と酸化物半導体層の界面の汚染
を防ぐことができる。
また、ゲート絶縁膜に直接レジストマスクを形成してコンタクトホールの開口を行っても
良い。その場合には、レジストを剥離した後で熱処理を行い、ゲート絶縁膜表面の脱水化
、脱水素化、脱水酸基化の処理を行うことが好ましい。また、酸化物半導体層に対する脱
水化・脱水素化の熱処理は、酸化物半導体層の成膜後、酸化物半導体層上に酸化物導電層
を積層させた後、ソース電極及びドレイン電極上にパッシベーション膜を形成した後、の
いずれで行っても良い。ゲート配線とソース配線のコンタクトにおいても、ソース配線の
下層に酸化物導電層が形成されていることにより、バッファとなり、また、厚さ分の直列
抵抗のみであり、金属とは絶縁性の酸化物を作らないので好ましい。
また、図４４（Ｂ）に図４４（Ａ）と一部異なる断面構造を示す。図４４（Ｂ）は、図４
４（Ａ）と平坦化絶縁層４５４が存在しない点以外は同じであるため、同じ箇所には同じ
符号を用い、同じ箇所の詳細な説明は省略する。図４４（Ｂ）では、保護絶縁層４５３上
に接して画素電極層４７７、導電層４１７を形成する。
本実施の形態は他の実施の形態と自由に組み合わせることができる。
（実施の形態７）
本実施の形態では、液晶表示パネルのサイズが１０インチを超え、６０インチ、さらには
１２０インチとする場合には透光性を有する配線の配線抵抗が問題となる恐れがあるため
、ゲート配線の一部を金属配線として配線抵抗を低減する例を示す。
なお、図８（Ａ）は図７（Ａ）と同じ箇所には同じ符号を用い、同じ箇所の詳細な説明は
省略する。なお、本実施の形態は実施の形態１乃至４で示したアクティブマトリクス基板
を適用することができる。
図８（Ａ）は、駆動回路のゲート配線の一部を金属配線とし、薄膜トランジスタ２１０の
ゲート電極層と同じ透光性を有する配線と接して形成する例である。なお、金属配線を形
成するため、実施の形態１に比べ、フォトマスクの数は増える。
まず、基板２００上に脱水化または脱水素化のための第１の加熱処理に耐えることのでき
る耐熱性導電性材料膜（膜厚１００ｎｍ以上５００ｎｍ以下）を形成する。
本実施の形態では、膜厚３７０ｎｍのタングステン膜と膜厚５０ｎｍの窒化タンタル膜を
形成する。ここでは導電膜を窒化タンタル膜とタングステン膜との積層としたが、特に限
定されず、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または上述した元素を
成分とする合金か、上述した元素を組み合わせた合金膜、または上述した元素を成分とす
る窒化物で形成する。耐熱性導電性材料膜は、上述した元素を含む単層に限定されず、二
層以上の積層を用いることができる。
第１のフォトリソグラフィ工程により金属配線を形成し、第１の金属配線層２３６と第２
の金属配線層２３７を形成する。タングステン膜及び窒化タンタル膜のエッチングにはＩ
ＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）
エッチング法を用いると良い。ＩＣＰエッチング法を用い、エッチング条件（コイル型の
電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適
宜調節することによって所望のテーパー形状に膜をエッチングすることができる。第１の
金属配線層２３６と第２の金属配線層２３７をテーパー形状とすることで上に接して形成
する透光性を有する導電膜の成膜不良を低減することができる。
次いで、透光性を有する導電膜を形成した後、第２のフォトリソグラフィ工程によりゲー
ト配線層２３８、薄膜トランジスタ２１０のゲート電極層、薄膜トランジスタ２２０のゲ
ート電極層を形成する。透光性を有する導電膜は、実施の形態１に記載の可視光に対して
透光性を有する導電材料を用いる。
なお、透光性を有する導電膜の材料によっては、例えば、ゲート配線層２３８が第１の金
属配線層２３６または第２の金属配線層２３７に接する界面があると、後の熱処理などに
よって酸化膜が形成され、接触抵抗が高くなる恐れがあるため、第２の金属配線層２３７
は第１の金属配線層２３６の酸化を防ぐ窒化金属膜を用いることが好ましい。
次いで、実施の形態１と同じ工程でゲート絶縁層、酸化物半導体層などを形成する。以降
の工程は、実施の形態１に従ってアクティブマトリクス基板を作製する。
また、本実施の形態では、平坦化絶縁層２０４を形成した後、フォトマスクを用いて端子
部の平坦化絶縁層を選択的に除去する例を示す。端子部においては、平坦化絶縁層が存在
しないほうが、ＦＰＣとの良好な接続を行う上で好ましい。
図８（Ａ）では、第２の端子電極２３５は、保護絶縁層２０３上に形成される。また、図
８（Ａ）では、第２の金属配線層２３７の一部と重なるゲート配線層２３８を示したが、
第１の金属配線層２３６及び第２の金属配線層２３７の全部を覆うゲート配線層としても
よい。即ち、第１の金属配線層２３６及び第２の金属配線層２３７は、ゲート配線層２３
８を低抵抗化するための補助配線と呼ぶことができる。
また、端子部において、ゲート配線と同電位の第１の端子電極は、保護絶縁層２０３上に
形成され、第２の金属配線層２３７と電気的に接続する。端子部から引き回す配線も金属
配線で形成する。
また、表示領域でない部分のゲート配線層、容量配線層は、配線抵抗を低抵抗とするため
金属配線、即ち、第１の金属配線層２３６及び第２の金属配線層２３７を補助配線として
用いることもできる。
また、図８（Ｂ）に、図８（Ａ）とは一部異なる断面構造を示す。図８（Ｂ）は、図８（
Ａ）と駆動回路の薄膜トランジスタのゲート電極層の材料が異なる点以外は同じであるた
め、同じ箇所には同じ符号を用い、同じ箇所の詳細な説明は省略する。
図８（Ｂ）は、駆動回路の薄膜トランジスタのゲート電極層を金属配線とする例である。
駆動回路においては、ゲート電極層は透光性を有する材料に限定されない。
図８（Ｂ）において、駆動回路の薄膜トランジスタ２４０は第１の金属配線層２４１上に
第２の金属配線層２４２が積層されたゲート電極層とする。なお、第１の金属配線層２４
１は、第１の金属配線層２３６と同じ材料、同じ工程で形成することができる。また、第
２の金属配線層２４２は、第２の金属配線層２３７と同じ材料、同じ工程で形成すること
ができる。
また、第１の金属配線層２４１を導電層２１７と電気的に接続する場合、第１の金属配線
層２４１の酸化を防ぐための第２の金属配線層２４２が窒化金属膜であることが好ましい
。
本実施の形態では、金属配線を一部用いて配線抵抗を低減し、液晶表示パネルのサイズが
１０インチを超え、６０インチ、さらには１２０インチとする場合であっても表示画像の
高精細化を図り、高い開口率を実現することができる。
（実施の形態８）
本実施の形態では、保持容量の構成について、実施の形態６と異なる例を図９（Ａ）及び
図９（Ｂ）に示す。図９（Ａ）は、図７（Ａ）と保持容量の構成が異なる点以外は同じで
あるため、同じ箇所には同じ符号を用い、同じ箇所の詳細な説明は省略する。なお、図９
（Ａ）では画素に配置される薄膜トランジスタ２２０と保持容量の断面構造を示す。
図９（Ａ）は、誘電体を酸化物絶縁層２１６、保護絶縁層２０３、及び平坦化絶縁層２０
４とし、画素電極層２２７と、該画素電極層２２７と重なる容量電極層２３１とで保持容
量を形成する例である。容量電極層２３１は、画素に配置される薄膜トランジスタ２２０
のソース電極層と同じ透光性を有する材料、及び同じ工程で形成されるため、薄膜トラン
ジスタ２２０のソース配線層と重ならないようにレイアウトされる。
図９（Ａ）に示す保持容量は、一対の電極及び誘電体が透光性を有しており、保持容量全
体として透光性を有する。
また、図９（Ｂ）は、図９（Ａ）と異なる保持容量の構成の例である。図９（Ｂ）も、図
７（Ａ）と保持容量の構成が異なる点以外は同じであるため、同じ箇所には同じ符号を用
い、同じ箇所の詳細な説明は省略する。
図９（Ｂ）は、誘電体を第１のゲート絶縁層２０２ａ及び第２のゲート絶縁層２０２ｂと
し、容量配線層２３０と、該容量配線層２３０と重なる、酸化物半導体層２５１と容量電
極層２３１との積層で保持容量を形成する例である。また、酸化物半導体層２５１上に、
容量電極層２３１が接して積層されており、保持容量の一方の電極として機能する。なお
、容量電極層２３１は、薄膜トランジスタ２２０のソース電極層またはドレイン電極層と
同じ透光性を有する材料、同じ工程で形成する。また、容量配線層２３０は、薄膜トラン
ジスタ２２０のゲート電極層と同じ透光性を有する材料、同じ工程で形成されるため、薄
膜トランジスタ２２０のゲート配線層と重ならないようにレイアウトされる。
また、容量電極層２３１は画素電極層２２７と電気的に接続されている。
図９（Ｂ）に示す保持容量も、一対の電極及び誘電体が透光性を有しており、保持容量全
体として透光性を有する。
図９（Ａ）及び図９（Ｂ）に示す保持容量は、透光性を有しており、ゲート配線の本数を
増やすなどして表示画像の高精細化を図るため、画素寸法を微細化しても、十分な容量を
得ることができ、且つ、高い開口率を実現することができる。
本実施の形態は他の実施の形態と自由に組み合わせることができる。
（実施の形態９）
本実施の形態では、同一基板上に少なくとも駆動回路の一部と、画素部に配置する薄膜ト
ランジスタを作製する例について以下に説明する。
画素部に配置する薄膜トランジスタは、実施の形態１乃至実施の形態５に従って形成する
。また、実施の形態１乃至実施の形態５に示す薄膜トランジスタはｎチャネル型ＴＦＴで
あるため、駆動回路のうち、ｎチャネル型ＴＦＴで構成することができる駆動回路の一部
を画素部の薄膜トランジスタと同一基板上に形成する。
アクティブマトリクス型表示装置のブロック図の一例を図１４（Ａ）に示す。表示装置の
基板５３００上には、画素部５３０１、第１の走査線駆動回路５３０２、第２の走査線駆
動回路５３０３、信号線駆動回路５３０４を有する。画素部５３０１には、複数の信号線
が信号線駆動回路５３０４から延伸して配置され、複数の走査線が第１の走査線駆動回路
５３０２、及び第２の走査線駆動回路５３０３から延伸して配置されている。なお走査線
と信号線との交差領域には、各々、表示素子を有する画素がマトリクス状に配置されてい
る。また、表示装置の基板５３００はＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉ
ｒｃｕｉｔ）等の接続部を介して、タイミング制御回路５３０５（コントローラ、制御Ｉ
Ｃともいう）に接続されている。
図１４（Ａ）では、第１の走査線駆動回路５３０２、第２の走査線駆動回路５３０３、信
号線駆動回路５３０４は、画素部５３０１と同じ基板５３００上に形成される。そのため
、外部に設ける駆動回路等の部品の数が減るので、コストの低減を図ることができる。ま
た、基板５３００外部に駆動回路を設けた場合の配線を延伸させることによる接続部での
接続数を減らすことができ、信頼性の向上、又は歩留まりの向上を図ることができる。
なお、タイミング制御回路５３０５は、第１の走査線駆動回路５３０２に対し、一例とし
て、第１の走査線駆動回路用スタート信号（ＧＳＰ１）、第１の走査線駆動回路用クロッ
ク信号（ＧＣＫ１）を供給する。また、タイミング制御回路５３０５は、第２の走査線駆
動回路５３０３に対し、一例として、第２の走査線駆動回路用スタート信号（ＧＳＰ２）
（スタートパルスともいう）、第２の走査線駆動回路用クロック信号（ＧＣＫ２）を供給
する。信号線駆動回路５３０４に、信号線駆動回路用スタート信号（ＳＳＰ）、信号線駆
動回路用クロック信号（ＳＣＫ）、ビデオ信号用データ（ＤＡＴＡ）（単にビデオ信号と
もいう）、ラッチ信号（ＬＡＴ）を供給するものとする。なお、各クロック信号は、周期
のずれた複数のクロック信号でもよいし、クロック信号を反転させた信号（ＣＫＢ）とと
もに供給されるものであってもよい。なお、第１の走査線駆動回路５３０２と第２の走査
線駆動回路５３０３との一方を省略することが可能である。
図１４（Ｂ）では、駆動周波数が低い回路（例えば、第１の走査線駆動回路５３０２、第
２の走査線駆動回路５３０３）を画素部５３０１と同じ基板５３００に形成し、信号線駆
動回路５３０４を画素部５３０１とは別の基板に形成する構成について示している。当該
構成により、単結晶半導体を用いたトランジスタと比較すると電界効果移動度が小さい薄
膜トランジスタによって、基板５３００に形成する駆動回路を構成することができる。し
たがって、表示装置の大型化、工程数の削減、コストの低減、又は歩留まりの向上などを
図ることができる。
また、実施の形態１乃至実施の形態５に示す薄膜トランジスタは、ｎチャネル型ＴＦＴで
ある。図１５（Ａ）、図１５（Ｂ）ではｎチャネル型ＴＦＴで構成する信号線駆動回路の
構成、動作について一例を示し説明する。
信号線駆動回路は、シフトレジスタ５６０１、及びスイッチング回路５６０２を有する。
スイッチング回路５６０２は、スイッチング回路５６０２＿１〜５６０２＿Ｎ（Ｎは自然
数）という複数の回路を有する。スイッチング回路５６０２＿１〜５６０２＿Ｎは、各々
、薄膜トランジスタ５６０３＿１〜５６０３＿ｋ（ｋは自然数）という複数のトランジス
タを有する。薄膜トランジスタ５６０３＿１〜５６０３＿ｋが、Ｎチャネル型ＴＦＴであ
る例を説明する。
信号線駆動回路の接続関係について、スイッチング回路５６０２＿１を例にして説明する
。薄膜トランジスタ５６０３＿１〜５６０３＿ｋの第１端子は、各々、配線５６０４＿１
〜５６０４＿ｋと接続される。薄膜トランジスタ５６０３＿１〜５６０３＿ｋの第２端子
は、各々、信号線Ｓ１〜Ｓｋと接続される。薄膜トランジスタ５６０３＿１〜５６０３＿
ｋのゲートは、配線５６０５＿１と接続される。
シフトレジスタ５６０１は、配線５６０５＿１〜５６０５＿Ｎに順番にＨレベル（Ｈ信号
、高電源電位レベル、ともいう）の信号を出力し、スイッチング回路５６０２＿１〜５６
０２＿Ｎを順番に選択する機能を有する。
スイッチング回路５６０２＿１は、配線５６０４＿１〜５６０４＿ｋと信号線Ｓ１〜Ｓｋ
との導通状態（第１端子と第２端子との間の導通）に制御する機能、即ち配線５６０４＿
１〜５６０４＿ｋの電位を信号線Ｓ１〜Ｓｋに供給するか否かを制御する機能を有する。
このように、スイッチング回路５６０２＿１は、セレクタとしての機能を有する。また薄
膜トランジスタ５６０３＿１〜５６０３＿ｋは、各々、配線５６０４＿１〜５６０４＿ｋ
と信号線Ｓ１〜Ｓｋとの導通状態を制御する機能、即ち配線５６０４＿１〜５６０４＿ｋ
の電位を信号線Ｓ１〜Ｓｋに供給する機能を有する。このように、薄膜トランジスタ５６
０３＿１〜５６０３＿ｋは、各々、スイッチとしての機能を有する。
なお、配線５６０４＿１〜５６０４＿ｋには、各々、ビデオ信号用データ（ＤＡＴＡ）が
入力される。ビデオ信号用データ（ＤＡＴＡ）は、画像情報又は画像信号に応じたアナロ
グ信号である場合が多い。
次に、図１５（Ａ）の信号線駆動回路の動作について、図１５（Ｂ）のタイミングチャー
トを参照して説明する。図１５（Ｂ）には、信号Ｓｏｕｔ＿１〜Ｓｏｕｔ＿Ｎ、及び信号
Ｖｄａｔａ＿１〜Ｖｄａｔａ＿ｋの一例を示す。信号Ｓｏｕｔ＿１〜Ｓｏｕｔ＿Ｎは、各
々、シフトレジスタ５６０１の出力信号の一例であり、信号Ｖｄａｔａ＿１〜Ｖｄａｔａ
＿ｋは、各々、配線５６０４＿１〜５６０４＿ｋに入力される信号の一例である。なお、
信号線駆動回路の１動作期間は、表示装置における１ゲート選択期間に対応する。１ゲー
ト選択期間は、一例として、期間Ｔ１〜期間ＴＮに分割される。期間Ｔ１〜ＴＮは、各々
、選択された行に属する画素にビデオ信号用データ（ＤＡＴＡ）を書き込むための期間で
ある。
なお、本実施の形態の図面等において示す各構成の、信号波形のなまり等は、明瞭化のた
めに誇張して表記している場合がある。よって、必ずしもそのスケールに限定されないも
のであることを付記する。
期間Ｔ１〜期間ＴＮにおいて、シフトレジスタ５６０１は、Ｈレベルの信号を配線５６０
５＿１〜５６０５＿Ｎに順番に出力する。例えば、期間Ｔ１において、シフトレジスタ５
６０１は、ハイレベルの信号を配線５６０５＿１に出力する。すると、薄膜トランジスタ
５６０３＿１〜５６０３＿ｋはオンになるので、配線５６０４＿１〜５６０４＿ｋと、信
号線Ｓ１〜Ｓｋとが導通状態になる。このとき、配線５６０４＿１〜５６０４＿ｋには、
Ｄａｔａ（Ｓ１）〜Ｄａｔａ（Ｓｋ）が入力される。Ｄａｔａ（Ｓ１）〜Ｄａｔａ（Ｓｋ
）は、各々、薄膜トランジスタ５６０３＿１〜５６０３＿ｋを介して、選択される行に属
する画素のうち、１列目〜ｋ列目の画素に書き込まれる。こうして、期間Ｔ１〜ＴＮにお
いて、選択された行に属する画素に、ｋ列ずつ順番にビデオ信号用データ（ＤＡＴＡ）が
書き込まれる。
以上のように、ビデオ信号用データ（ＤＡＴＡ）が複数の列ずつ画素に書き込まれること
によって、ビデオ信号用データ（ＤＡＴＡ）の数、又は配線の数を減らすことができる。
よって、外部回路との接続数を減らすことができる。また、ビデオ信号が複数の列ずつ画
素に書き込まれることによって、書き込み時間を長くすることができ、ビデオ信号の書き
込み不足を防止することができる。
なお、シフトレジスタ５６０１及びスイッチング回路５６０２としては、実施の形態１乃
至実施の形態５に示す薄膜トランジスタで構成される回路を用いることが可能である。こ
の場合、シフトレジスタ５６０１が有する全てのトランジスタの極性をＮチャネル型、又
はＰチャネル型のいずれかの極性のみで構成することができる。
走査線駆動回路及び／または信号線駆動回路の一部に用いるシフトレジスタの一形態につ
いて図１６及び図１７を用いて説明する。
走査線駆動回路は、シフトレジスタを有している。また場合によってはレベルシフタやバ
ッファ等を有していても良い。走査線駆動回路において、シフトレジスタにクロック信号
（ＣＬＫ）及びスタートパルス信号（ＳＰ）が入力されることによって、選択信号が生成
される。生成された選択信号はバッファにおいて緩衝増幅され、対応する走査線に供給さ
れる。走査線には、１ライン分の画素のトランジスタのゲート電極が接続されている。そ
して、１ライン分の画素のトランジスタを一斉にＯＮにしなくてはならないので、バッフ
ァは大きな電流を流すことが可能なものが用いられる。
シフトレジスタは、第１のパルス出力回路１０＿１乃至第Ｎのパルス出力回路１０＿Ｎ（
Ｎは３以上の自然数）を有している（図１６（Ａ）参照）。図１６（Ａ）に示すシフトレ
ジスタの第１のパルス出力回路１０＿１乃至第Ｎのパルス出力回路１０＿Ｎには、第１の
配線１１より第１のクロック信号ＣＫ１、第２の配線１２より第２のクロック信号ＣＫ２
、第３の配線１３より第３のクロック信号ＣＫ３、第４の配線１４より第４のクロック信
号ＣＫ４が供給される。また第１のパルス出力回路１０＿１では、第５の配線１５からの
スタートパルスＳＰ１（第１のスタートパルス）が入力される。また２段目以降の第ｎの
パルス出力回路１０＿ｎ（ｎは、２以上Ｎ以下の自然数）では、一段前段のパルス出力回
路からの信号（前段信号ＯＵＴ（ｎ−１）という）（ｎは２以上の自然数）が入力される
。また第１のパルス出力回路１０＿１では、２段後段の第３のパルス出力回路１０＿３か
らの信号が入力される。同様に、２段目以降の第ｎのパルス出力回路１０＿ｎでは、２段
後段の第（ｎ＋２）のパルス出力回路１０＿（ｎ＋２）からの信号（後段信号ＯＵＴ（ｎ
＋２）という）が入力される。従って各段のパルス出力回路からは、後段及び／または二
つ前段のパルス出力回路に入力するための第１の出力信号（ＯＵＴ（１）（ＳＲ）〜ＯＵ
Ｔ（Ｎ）（ＳＲ））、別の回路等に入力される第２の出力信号（ＯＵＴ（１）〜ＯＵＴ（
Ｎ））が出力される。なお、図１６（Ａ）に示すように、シフトレジスタの最終段の２つ
の段には、後段信号ＯＵＴ（ｎ＋２）が入力されないため、一例としては、別途第２のス
タートパルスＳＰ２、第３のスタートパルスＳＰ３をそれぞれ入力する構成とすればよい
。
なお、クロック信号（ＣＫ）は、一定の間隔でＨレベルとＬレベル（Ｌ信号、低電源電位
レベル、ともいう）を繰り返す信号である。ここで、第１のクロック信号（ＣＫ１）〜第
４のクロック信号（ＣＫ４）は、順に１／４周期分遅延している。本実施の形態では、第
１のクロック信号（ＣＫ１）〜第４のクロック信号（ＣＫ４）を利用して、パルス出力回
路の駆動の制御等を行う。なお、クロック信号は、入力される駆動回路に応じて、ＧＣＫ
、ＳＣＫということもあるが、ここではＣＫとして説明を行う。
第１の入力端子２１、第２の入力端子２２及び第３の入力端子２３は、第１の配線１１〜
第４の配線１４のいずれかと電気的に接続されている。例えば、図１６（Ａ）において、
第１のパルス出力回路１０＿１は、第１の入力端子２１が第１の配線１１と電気的に接続
され、第２の入力端子２２が第２の配線１２と電気的に接続され、第３の入力端子２３が
第３の配線１３と電気的に接続されている。また、第２のパルス出力回路１０＿２は、第
１の入力端子２１が第２の配線１２と電気的に接続され、第２の入力端子２２が第３の配
線１３と電気的に接続され、第３の入力端子２３が第４の配線１４と電気的に接続されて
いる。
第１のパルス出力回路１０＿１〜第Ｎのパルス出力回路１０＿Ｎの各々は、第１の入力端
子２１、第２の入力端子２２、第３の入力端子２３、第４の入力端子２４、第５の入力端
子２５、第１の出力端子２６、第２の出力端子２７を有しているとする（図１６（Ｂ）参
照）。第１のパルス出力回路１０＿１において、第１の入力端子２１に第１のクロック信
号ＣＫ１が入力され、第２の入力端子２２に第２のクロック信号ＣＫ２が入力され、第３
の入力端子２３に第３のクロック信号ＣＫ３が入力され、第４の入力端子２４にスタート
パルスが入力され、第５の入力端子２５に後段信号ＯＵＴ（３）が入力され、第１の出力
端子２６より第１の出力信号ＯＵＴ（１）（ＳＲ）が出力され、第２の出力端子２７より
第２の出力信号ＯＵＴ（１）が出力されていることとなる。
なお第１のパルス出力回路１０＿１〜第Ｎのパルス出力回路１０＿Ｎは、３端子の薄膜ト
ランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒともいう）の他に、上
記実施の形態で説明した４端子の薄膜トランジスタを用いることができる。なお、本明細
書において、薄膜トランジスタが半導体層を介して二つのゲート電極を有する場合、半導
体層より下方のゲート電極を下方のゲート電極、半導体層に対して上方のゲート電極を上
方のゲート電極とも呼ぶ。
酸化物半導体を薄膜トランジスタのチャネル層に用いた場合、製造工程により、しきい値
電圧がマイナス側、或いはプラス側にシフトすることがある。そのため、チャネル層に酸
化物半導体を用いた薄膜トランジスタでは、しきい値電圧の制御を行うことのできる構成
が好適である。４端子の薄膜トランジスタのしきい値電圧は、上方及び／または下方のゲ
ート電極の電位を制御することにより所望の値に制御することができる。
次に、図１６（Ｂ）に示したパルス出力回路の具体的な回路構成の一例について、図１６
（Ｃ）で説明する。
図１６（Ｃ）に示したパルス出力回路は、第１のトランジスタ３１〜第１３のトランジス
タ４３を有している。また、上述した第１の入力端子２１〜第５の入力端子２５、及び第
１の出力端子２６、第２の出力端子２７に加え、第１の高電源電位ＶＤＤが供給される電
源線５１、第２の高電源電位ＶＣＣが供給される電源線５２、低電源電位ＶＳＳが供給さ
れる電源線５３から、第１のトランジスタ３１〜第１３のトランジスタ４３に信号、また
は電源電位が供給される。ここで、図１６（Ｃ）における各電源線の電源電位の大小関係
は、第１の電源電位ＶＤＤは第２の電源電位ＶＣＣ以上の電位とし、第２の電源電位ＶＣ
Ｃは第３の電源電位ＶＳＳより大きい電位とする。なお、第１のクロック信号（ＣＫ１）
〜第４のクロック信号（ＣＫ４）は、一定の間隔でＨレベルとＬレベルを繰り返す信号で
あるが、ＨレベルのときＶＤＤ、ＬレベルのときＶＳＳであるとする。なお電源線５１の
電位ＶＤＤを、電源線５２の電位ＶＣＣより高くすることにより、動作に影響を与えるこ
となく、トランジスタのゲート電極に印加される電位を低く抑えることができ、トランジ
スタのしきい値のシフトを低減し、劣化を抑制することができる。なお、第１のトランジ
スタ３１〜第１３のトランジスタ４３のうち、第１のトランジスタ３１、第６のトランジ
スタ３６乃至第９のトランジスタ３９には、４端子の薄膜トランジスタを用いることが好
ましい。第１のトランジスタ３１、第６のトランジスタ３６乃至第９のトランジスタ３９
の動作は、ソースまたはドレインとなる電極の一方が接続されたノードの電位を、ゲート
電極の制御信号によって切り替えることが求められるトランジスタであり、ゲート電極に
入力される制御信号に対する応答が速い（オン電流の立ち上がりが急峻）ことでよりパル
ス出力回路の誤動作を低減することができるトランジスタである。そのため、４端子の薄
膜トランジスタを用いることによりしきい値電圧を制御することができ、誤動作がより低
減できるパルス出力回路とすることができる。
図１６（Ｃ）において第１のトランジスタ３１は、第１端子が電源線５１に電気的に接続
され、第２端子が第９のトランジスタ３９の第１端子に電気的に接続され、ゲート電極（
第１のゲート電極及び第２のゲート電極）が第４の入力端子２４に電気的に接続されてい
る。第２のトランジスタ３２は、第１端子が電源線５３に電気的に接続され、第２端子が
第９のトランジスタ３９の第１端子に電気的に接続され、ゲート電極が第４のトランジス
タ３４のゲート電極に電気的に接続されている。第３のトランジスタ３３は、第１端子が
第１の入力端子２１に電気的に接続され、第２端子が第１の出力端子２６に電気的に接続
されている。第４のトランジスタ３４は、第１端子が電源線５３に電気的に接続され、第
２端子が第１の出力端子２６に電気的に接続されている。第５のトランジスタ３５は、第
１端子が電源線５３に電気的に接続され、第２端子が第２のトランジスタ３２のゲート電
極及び第４のトランジスタ３４のゲート電極に電気的に接続され、ゲート電極が第４の入
力端子２４に電気的に接続されている。第６のトランジスタ３６は、第１端子が電源線５
２に電気的に接続され、第２端子が第２のトランジスタ３２のゲート電極及び第４のトラ
ンジスタ３４のゲート電極に電気的に接続され、ゲート電極（第１のゲート電極及び第２
のゲート電極）が第５の入力端子２５に電気的に接続されている。第７のトランジスタ３
７は、第１端子が電源線５２に電気的に接続され、第２端子が第８のトランジスタ３８の
第２端子に電気的に接続され、ゲート電極（第１のゲート電極及び第２のゲート電極）が
第３の入力端子２３に電気的に接続されている。第８のトランジスタ３８は、第１端子が
第２のトランジスタ３２のゲート電極及び第４のトランジスタ３４のゲート電極に電気的
に接続され、ゲート電極（第１のゲート電極及び第２のゲート電極）が第２の入力端子２
２に電気的に接続されている。第９のトランジスタ３９は、第１端子が第１のトランジス
タ３１の第２端子及び第２のトランジスタ３２の第２端子に電気的に接続され、第２端子
が第３のトランジスタ３３のゲート電極及び第１０のトランジスタ４０のゲート電極に電
気的に接続され、ゲート電極（第１のゲート電極及び第２のゲート電極）が電源線５２に
電気的に接続されている。第１０のトランジスタ４０は、第１端子が第１の入力端子２１
に電気的に接続され、第２端子が第２の出力端子２７に電気的に接続され、ゲート電極が
第９のトランジスタ３９の第２端子に電気的に接続されている。第１１のトランジスタ４
１は、第１端子が電源線５３に電気的に接続され、第２端子が第２の出力端子２７に電気
的に接続され、ゲート電極が第２のトランジスタ３２のゲート電極及び第４のトランジス
タ３４のゲート電極に電気的に接続されている。第１２のトランジスタ４２は、第１端子
が電源線５３に電気的に接続され、第２端子が第２の出力端子２７に電気的に接続され、
ゲート電極が第７のトランジスタ３７のゲート電極（第１のゲート電極及び第２のゲート
電極）に電気的に接続されている。第１３のトランジスタ４３は、第１端子が電源線５３
に電気的に接続され、第２端子が第１の出力端子２６に電気的に接続され、ゲート電極が
第７のトランジスタ３７のゲート電極（第１のゲート電極及び第２のゲート電極）に電気
的に接続されている。
図１６（Ｃ）において、第３のトランジスタ３３のゲート電極、第１０のトランジスタ４
０のゲート電極、及び第９のトランジスタ３９の第２端子の接続箇所をノードＡとする。
また、第２のトランジスタ３２のゲート電極、第４のトランジスタ３４のゲート電極、第
５のトランジスタ３５の第２端子、第６のトランジスタ３６の第２端子、第８のトランジ
スタ３８の第１端子、及び第１１のトランジスタ４１のゲート電極の接続箇所をノードＢ
とする。
図１７（Ａ）に、図１６（Ｃ）で説明したパルス出力回路を第１のパルス出力回路１０＿
１に適用した場合に、第１の入力端子２１乃至第５の入力端子２５と第１の出力端子２６
及び第２の出力端子２７に入力または出力される信号を示している。
具体的には、第１の入力端子２１に第１のクロック信号ＣＫ１が入力され、第２の入力端
子２２に第２のクロック信号ＣＫ２が入力され、第３の入力端子２３に第３のクロック信
号ＣＫ３が入力され、第４の入力端子２４にスタートパルスが入力され、第５の入力端子
２５に後段信号ＯＵＴ（３）が入力され、第１の出力端子２６より第１の出力信号ＯＵＴ
（１）（ＳＲ）が出力され、第２の出力端子２７より第２の出力信号ＯＵＴ（１）が出力
される。
なお、薄膜トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの
端子を有する素子である。また、ゲートと重畳した領域にチャネル領域が形成される半導
体を有しており、ゲートの電位を制御することで、チャネル領域を介してドレインとソー
スの間に流れる電流を制御することができる。ここで、ソースとドレインとは、薄膜トラ
ンジスタの構造や動作条件等によって変わるため、いずれがソースまたはドレインである
かを限定することが困難である。そこで、ソース及びドレインとして機能する領域を、ソ
ースもしくはドレインと呼ばない場合がある。その場合、一例としては、それぞれを第１
端子、第２端子と表記する場合がある。
なお図１６（Ｃ）、図１７（Ａ）において、ノードＡを浮遊状態とすることによりブート
ストラップ動作を行うための、容量素子を別途設けても良い。またノードＢの電位を保持
するため、一方の電極をノードＢに電気的に接続した容量素子を別途設けてもよい。
ここで、図１７（Ａ）に示したパルス出力回路を複数具備するシフトレジスタのタイミン
グチャートについて図１７（Ｂ）に示す。なおシフトレジスタが走査線駆動回路である場
合、図１７（Ｂ）中の期間６１は垂直帰線期間であり、期間６２はゲート選択期間に相当
する。
なお、図１７（Ａ）に示すように、ゲートに第２の電源電位ＶＣＣが印加される第９のト
ランジスタ３９を設けておくことにより、ブートストラップ動作の前後において、以下の
ような利点がある。
ゲート電極に第２の電位ＶＣＣが印加される第９のトランジスタ３９がない場合、ブート
ストラップ動作によりノードＡの電位が上昇すると、第１のトランジスタ３１の第２端子
であるソースの電位が上昇していき、第１の電源電位ＶＤＤより大きくなる。そして、第
１のトランジスタ３１のソースが第１端子側、即ち電源線５１側に切り替わる。そのため
、第１のトランジスタ３１においては、ゲートとソースの間、ゲートとドレインの間とも
に、大きなバイアス電圧が印加されるために大きなストレスがかかり、トランジスタの劣
化の要因となりうる。そこで、ゲート電極に第２の電源電位ＶＣＣが印加される第９のト
ランジスタ３９を設けておくことにより、ブートストラップ動作によりノードＡの電位は
上昇するものの、第１のトランジスタ３１の第２端子の電位の上昇を生じないようにする
ことができる。つまり、第９のトランジスタ３９を設けることにより、第１のトランジス
タ３１のゲートとソースの間に印加される負のバイアス電圧の値を小さくすることができ
る。よって、本実施の形態の回路構成とすることにより、第１のトランジスタ３１のゲー
トとソースの間に印加される負のバイアス電圧も小さくできるため、ストレスによる第１
のトランジスタ３１の劣化を抑制することができる。
なお、第９のトランジスタ３９を設ける箇所については、第１のトランジスタ３１の第２
端子と第３のトランジスタ３３のゲートとの間に第１端子と第２端子を介して接続される
ように設ける構成であればよい。なお、本実施形態でのパルス出力回路を複数具備するシ
フトレジスタの場合、走査線駆動回路より段数の多い信号線駆動回路では、第９のトラン
ジスタ３９を省略してもよく、トランジスタ数を削減することが利点がある。
なお第１のトランジスタ３１乃至第１３のトランジスタ４３の半導体層として、酸化物半
導体を用いることにより、薄膜トランジスタのオフ電流を低減すると共に、オン電流及び
電界効果移動度を高めることが出来ると共に、劣化の度合いを低減することが出来るため
、回路内の誤動作を低減することができる。また酸化物半導体を用いたトランジスタ、ア
モルファスシリコンを用いたトランジスタに比べ、ゲート電極に高電位が印加されること
によるトランジスタの劣化の程度が小さい。そのため、第２の電源電位ＶＣＣを供給する
電源線に、第１の電源電位ＶＤＤを供給しても同様の動作が得られ、且つ回路間を引き回
す電源線の数を低減することができるため、回路の小型化を図ることが出来る。
なお、第７のトランジスタ３７のゲート電極（第１のゲート電極及び第２のゲート電極）
に第３の入力端子２３によって供給されるクロック信号、第８のトランジスタ３８のゲー
ト電極（第１のゲート電極及び第２のゲート電極）に第２の入力端子２２によって供給さ
れるクロック信号は、第７のトランジスタ３７のゲート電極（第１のゲート電極及び第２
のゲート電極）に第２の入力端子２２によって供給されるクロック信号、第８のトランジ
スタ３８のゲート電極（第１のゲート電極及び第２のゲート電極）に第３の入力端子２３
によって供給されるクロック信号となるように、結線関係を入れ替えても同様の作用を奏
する。なお、図１７（Ａ）に示すシフトレジスタにおいて、第７のトランジスタ３７及び
第８のトランジスタ３８が共にオンの状態から、第７のトランジスタ３７がオフ、第８の
トランジスタ３８がオンの状態、次いで第７のトランジスタ３７がオフ、第８のトランジ
スタ３８がオフの状態とすることによって、第２の入力端子２２及び第３の入力端子２３
の電位が低下することで生じる、ノードＢの電位の低下が第７のトランジスタ３７のゲー
ト電極の電位の低下、及び第８のトランジスタ３８のゲート電極の電位の低下に起因して
２回生じることとなる。一方、図１７（Ａ）に示すシフトレジスタを図１７（Ｂ）の期間
のように、第７のトランジスタ３７及び第８のトランジスタ３８が共にオンの状態から、
第７のトランジスタ３７がオン、第８のトランジスタ３８がオフの状態、次いで、第７の
トランジスタ３７がオフ、第８のトランジスタ３８がオフの状態とすることによって、第
２の入力端子２２及び第３の入力端子２３の電位が低下することで生じるノードＢの電位
の低下を、第８のトランジスタ３８のゲート電極の電位の低下による一回に低減すること
ができる。そのため、第７のトランジスタ３７のゲート電極（第１のゲート電極及び第２
のゲート電極）に第３の入力端子２３からクロック信号が供給され、第８のトランジスタ
３８のゲート電極（第１のゲート電極及び第２のゲート電極）に第２の入力端子２２から
クロック信号が供給される結線関係とすることが好適である。なぜなら、ノードＢの電位
の変動回数が低減され、ノイズを低減することが出来るからである。
このように、第１の出力端子２６及び第２の出力端子２７の電位をＬレベルに保持する期
間に、ノードＢに定期的にＨレベルの信号が供給される構成とすることにより、パルス出
力回路の誤動作を抑制することができる。
（実施の形態１０）
薄膜トランジスタを作製し、該薄膜トランジスタを画素部、さらには駆動回路に用いて表
示機能を有する半導体装置（表示装置ともいう）を作製することができる。また、薄膜ト
ランジスタを有する駆動回路の一部または全体を、画素部と同じ基板上に一体形成し、シ
ステムオンパネルを形成することができる。
表示装置は表示素子を含む。表示素子としては液晶素子（液晶表示素子ともいう）、発光
素子（発光表示素子ともいう）を用いることができる。発光素子は、電流または電圧によ
って輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒ
ｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子、有機ＥＬ素子等が含まれる。また、電子インクな
ど、電気的作用によりコントラストが変化する表示媒体も適用することができる。
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラ
を含むＩＣ等を実装した状態にあるモジュールとを含む。さらに、該表示装置を作製する
過程における、表示素子が完成する前の一形態に相当する素子基板に関し、該素子基板は
、電流を表示素子に供給するための手段を複数の各画素に備える。素子基板は、具体的に
は、表示素子の画素電極（画素電極層ともいう）のみが形成された状態であっても良いし
、画素電極となる導電膜を成膜した後であって、エッチングして画素電極を形成する前の
状態であっても良いし、あらゆる形態があてはまる。
なお、本明細書中における表示装置とは、画像表示デバイス、表示デバイス、もしくは光
源（照明装置含む）を指す。また、コネクター、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒ
ｉｎｔｅｄ ｃｉｒｃｕｉｔ）もしくはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎ
ｄｉｎｇ）テープもしくはＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）が取り
付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が設けられたモジュ
ール、または表示素子にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式によりＩＣ（集積回
路）が直接実装されたモジュールも全て表示装置に含むものとする。
半導体装置の一形態に相当する液晶表示パネルの外観及び断面について、図１０を用いて
説明する。図１０は、薄膜トランジスタ４０１０、４０１１、及び液晶素子４０１３を、
第１の基板４００１及び第２の基板４００６との間にシール材４００５によって封止した
、パネルの平面図であり、図１０（Ｂ）は、図１０（Ａ１）（Ａ２）のＭ−Ｎにおける断
面図に相当する。
第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４とを囲む
ようにして、シール材４００５が設けられている。また画素部４００２と、走査線駆動回
路４００４の上に第２の基板４００６が設けられている。よって画素部４００２と、走査
線駆動回路４００４とは、第１の基板４００１とシール材４００５と第２の基板４００６
とによって、液晶層４００８と共に封止されている。また第１の基板４００１上のシール
材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶
半導体膜又は多結晶半導体膜で形成された信号線駆動回路４００３が実装されている。
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ＣＯＧ方法、
ワイヤボンディング方法、或いはＴＡＢ方法などを用いることができる。図１０（Ａ１）
は、ＣＯＧ方法により信号線駆動回路４００３を実装する例であり、図１０（Ａ２）は、
ＴＡＢ方法により信号線駆動回路４００３を実装する例である。
また第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は、
薄膜トランジスタを複数有しており、図１０（Ｂ）では、画素部４００２に含まれる薄膜
トランジスタ４０１０と、走査線駆動回路４００４に含まれる薄膜トランジスタ４０１１
とを例示している。薄膜トランジスタ４０１０、４０１１上には保護絶縁層４０２０、４
０２１が設けられている。
薄膜トランジスタ４０１０、４０１１は、実施の形態１乃至４で示した酸化物半導体層を
含む信頼性の高い薄膜トランジスタを適用することができる。駆動回路用の薄膜トランジ
スタ４０１１としては、先の実施の形態で示した薄膜トランジスタ４１０、４４９、画素
用の薄膜トランジスタ４０１０としては、薄膜トランジスタ４２０、４５０を用いること
ができる。本実施の形態において、薄膜トランジスタ４０１０、４０１１はｎチャネル型
薄膜トランジスタである。
絶縁層４０２１上において、駆動回路用の薄膜トランジスタ４０１１の酸化物半導体層の
チャネル形成領域と重なる位置に導電層４０４０が設けられている。導電層４０４０を酸
化物半導体層のチャネル形成領域と重なる位置に設けることによって、ＢＴ試験前後にお
ける薄膜トランジスタ４０１１のしきい値電圧の変化量を低減することができる。また、
導電層４０４０は、電位が薄膜トランジスタ４０１１のゲート電極層と同じでもよいし、
異なっていても良く、第２のゲート電極層として機能させることもできる。また、導電層
４０４０の電位がＧＮＤ、０Ｖ、或いはフローティング状態であってもよい。
また、液晶素子４０１３が有する画素電極層４０３０は、薄膜トランジスタ４０１０と電
気的に接続されている。そして液晶素子４０１３の対向電極層４０３１は第２の基板４０
０６上に形成されている。画素電極層４０３０と対向電極層４０３１と液晶層４００８と
が重なっている部分が、液晶素子４０１３に相当する。なお、画素電極層４０３０、対向
電極層４０３１はそれぞれ配向膜として機能する絶縁層４０３２、４０３３が設けられ、
絶縁層４０３２、４０３３を介して液晶層４００８を挟持している。
なお、第１の基板４００１、第２の基板４００６としては、透光性基板を用いることがで
き、ガラス、セラミックス、プラスチックを用いることができる。プラスチックとしては
、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶ
Ｆ（ポリビニルフルオライド）フィルム、ポリエステルフィルムまたはアクリル樹脂フィ
ルムを用いることができる。
また、４０３５は絶縁膜を選択的にエッチングすることで得られる柱状のスペーサ４０３
５であり、画素電極層４０３０と対向電極層４０３１との間の距離（セルギャップ）を制
御するために設けられている。なお球状のスペーサを用いていても良い。また、対向電極
層４０３１は、薄膜トランジスタ４０１０と同一基板上に設けられる共通電位線と電気的
に接続される。共通接続部を用いて、一対の基板間に配置される導電性粒子を介して対向
電極層４０３１と共通電位線とを電気的に接続することができる。なお、導電性粒子はシ
ール材４００５に含有させる。
また、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つで
あり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直
前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善
するために５重量％以上のカイラル剤を混合させた液晶組成物を用いて液晶層４００８に
用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１ｍｓｅｃ
以下と短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さい。
なお透過型液晶表示装置の他に、半透過型液晶表示装置でも適用できる。
また、液晶表示装置では、基板の外側（視認側）に偏光板を設け、内側に着色層（カラー
フィルター）、表示素子に用いる電極層という順に設ける例を示すが、偏光板は基板の内
側に設けてもよい。また、偏光板と着色層の積層構造も本実施の形態に限定されず、偏光
板及び着色層の材料や作製工程条件によって適宜設定すればよい。
薄膜トランジスタ４０１１は、保護絶縁膜としてチャネル形成領域を含む酸化物半導体層
に接して絶縁層４０４１が形成されている。絶縁層４０４１は実施の形態１で示した酸化
物絶縁膜４１６と同様な材料及び方法で形成すればよい。また、薄膜トランジスタの表面
凹凸を低減するため平坦化絶縁膜として機能する絶縁層４０２１で覆う構成となっている
。ここでは、絶縁層４０４１として、実施の形態１を用いてスパッタ法により酸化珪素膜
を形成する。
また、薄膜トランジスタ４０１０、４０１１には、保護絶縁層４０２０が形成されている
。保護絶縁層４０２０は実施の形態１で示した保護絶縁層４０３と同様な材料及び方法で
形成することができるが、ここでは、保護絶縁層４０２０として、ＰＣＶＤ法により窒化
珪素膜を形成する。
また、平坦化絶縁膜として絶縁層４０２１を形成する。絶縁層４０２１としては、実施の
形態１で示した平坦化絶縁層４０４と同様な材料及び方法で形成すればよく、アクリル、
ポリイミド、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機材料
を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シ
ロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いること
ができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、絶縁層４０
２１を形成してもよい。
なおシロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓ
ｉ結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基（例えばアルキ
ル基やアリール基）やフルオロ基を用いても良い。また、有機基はフルオロ基を有してい
ても良い。
絶縁層４０２１の形成法は、特に限定されず、その材料に応じて、スパッタ法、ＳＯＧ法
、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン
印刷、オフセット印刷等）、ロールコーティング法、カーテンコーティング法、ナイフコ
ーティング法等を用いることができる。絶縁層４０２１の焼成工程と酸化物半導体層のア
ニールを兼ねることで効率よく半導体装置を作製することが可能となる。
画素電極層４０３０、対向電極層４０３１は、酸化タングステンを含むインジウム酸化物
、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、
酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、
インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する
透光性の導電性材料を用いることができる。
また、画素電極層４０３０、対向電極層４０３１として、導電性高分子（導電性ポリマー
ともいう）を含む導電性組成物を用いて形成することができる。導電性組成物を用いて形
成した画素電極は、シート抵抗が１００００Ω／□以下、波長５５０ｎｍにおける光の透
過率が７０％以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の
抵抗率が０．１Ω・ｃｍ以下であることが好ましい。
導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例え
ば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンま
たはその誘導体、若しくはこれらの２種以上の共重合体などがあげられる。
また別途形成された信号線駆動回路４００３と、走査線駆動回路４００４または画素部４
００２に与えられる各種信号及び電位は、ＦＰＣ４０１８から供給されている。
接続端子電極４０１５が、液晶素子４０１３が有する画素電極層４０３０と同じ導電膜か
ら形成され、端子電極４０１６は、薄膜トランジスタ４０１１のソース電極層及びドレイ
ン電極層と同じ導電膜で形成されている。
接続端子電極４０１５は、ＦＰＣ４０１８が有する端子と、異方性導電膜４０１９を介し
て電気的に接続されている。
また図１０においては、信号線駆動回路４００３を別途形成し、第１の基板４００１に実
装している例を示しているがこの構成に限定されない。走査線駆動回路を別途形成して実
装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみを別途形成して
実装しても良い。
図１９は、本明細書に開示する作製方法により作製されるＴＦＴ基板２６００を用いて半
導体装置として液晶表示モジュールを構成する一例を示している。
図１９は液晶表示モジュールの一例であり、ＴＦＴ基板２６００と対向基板２６０１がシ
ール材２６０２により固着され、その間にＴＦＴ等を含む画素部２６０３、液晶層を含む
表示素子２６０４、着色層２６０５が設けられ表示領域を形成している。着色層２６０５
はカラー表示を行う場合に必要であり、ＲＧＢ方式の場合は、赤、緑、青の各色に対応し
た着色層が各画素に対応して設けられている。ＴＦＴ基板２６００と対向基板２６０１の
外側には偏光板２６０６、偏光板２６０７、拡散板２６１３が配設されている。光源は冷
陰極管２６１０と反射板２６１１により構成され、回路基板２６１２は、フレキシブル配
線基板２６０９によりＴＦＴ基板２６００の配線回路部２６０８と接続され、コントロー
ル回路や電源回路などの外部回路が組みこまれている。また偏光板と、液晶層との間に位
相差板を有した状態で積層してもよい。
液晶表示モジュールには、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉ
ｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓ
ｗｉｔｃｈｉｎｇ）モード、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａ
ｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇ
ｎｍｅｎｔ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ
Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔｅｄ
Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑ
ｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌ
ｉｑｕｉｄ Ｃｒｙｓｔａｌ）モードなどを用いることができる。
以上の工程により、半導体装置として信頼性の高い液晶表示パネルを作製することができ
る。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態１１）
半導体装置の一形態として電子ペーパーの例を示す。
スイッチング素子と電気的に接続する素子を利用して電子インクを駆動させる電子ペーパ
ーに用いてもよい。電子ペーパーは、電気泳動表示装置（電気泳動ディスプレイ）とも呼
ばれており、紙と同じ読みやすさ、他の表示装置に比べ低消費電力、薄くて軽い形状とす
ることが可能という利点を有している。
電気泳動ディスプレイは、様々な形態が考えられ得るが、プラスの電荷を有する第１の粒
子と、マイナスの電荷を有する第２の粒子とを含むマイクロカプセルが溶媒または溶質に
複数分散されたものであり、マイクロカプセルに電界を印加することによって、マイクロ
カプセル中の粒子を互いに反対方向に移動させて一方側に集合した粒子の色のみを表示す
るものである。なお、第１の粒子または第２の粒子は染料を含み、電界がない場合におい
て移動しないものである。また、第１の粒子の色と第２の粒子の色は異なるもの（無色を
含む）とする。
このように、電気泳動ディスプレイは、誘電定数の高い物質が高い電界領域に移動する、
いわゆる誘電泳動的効果を利用したディスプレイである。なお、電気泳動ディスプレイは
、液晶表示装置には必要な偏光板は必要ない。
上記マイクロカプセルを溶媒中に分散させたものが電子インクと呼ばれるものであり、こ
の電子インクはガラス、プラスチック、布、紙などの表面に印刷することができる。また
、カラーフィルタや色素を有する粒子を用いることによってカラー表示も可能である。
また、アクティブマトリクス基板上に適宜、二つの電極の間に挟まれるように上記マイク
ロカプセルを複数配置すればアクティブマトリクス型の表示装置が完成し、マイクロカプ
セルに電界を印加すれば表示を行うことができる。例えば、実施の形態１乃至４の薄膜ト
ランジスタによって得られるアクティブマトリクス基板を用いることができる。
なお、マイクロカプセル中の第１の粒子および第２の粒子は、導電体材料、絶縁体材料、
半導体材料、磁性材料、液晶材料、強誘電性材料、エレクトロルミネセント材料、エレク
トロクロミック材料、磁気泳動材料から選ばれた一種の材料、またはこれらの複合材料を
用いればよい。
図１８は、半導体装置の例としてアクティブマトリクス型の電子ペーパーを示す。半導体
装置に用いられる薄膜トランジスタ５８１としては、実施の形態１で示す薄膜トランジス
タと同様に作製でき、酸化物半導体層を含む信頼性の高い薄膜トランジスタである。また
、実施の形態２乃至４で示す薄膜トランジスタも本実施形態の薄膜トランジスタ５８１と
して適用することもできる。
図１８の電子ペーパーは、ツイストボール表示方式を用いた表示装置の例である。ツイス
トボール表示方式とは、白と黒に塗り分けられた球形粒子を表示素子に用いる電極層であ
る第１の電極層及び第２の電極層の間に配置し、第１の電極層及び第２の電極層に電位差
を生じさせての球形粒子の向きを制御することにより、表示を行う方法である。
基板５８０上に形成された薄膜トランジスタ５８１はボトムゲート構造の薄膜トランジス
タであり、半導体層と接する絶縁膜５８３に覆われている。薄膜トランジスタ５８１のソ
ース電極層又はドレイン電極層は第１の電極層５８７と、絶縁層５８３、５８４、５８５
に形成する開口で接しており電気的に接続している。第１の電極層５８７と基板５９６上
に形成された第２の電極層５８８との間には黒色領域５９０ａ及び白色領域５９０ｂを有
し、周りに液体で満たされているキャビティ５９４を含む球形粒子５８９が設けられてお
り、球形粒子５８９の周囲は樹脂等の充填材５９５で充填されている。第１の電極層５８
７が画素電極に相当し、第２の電極層５８８が共通電極に相当する。第２の電極層５８８
は、薄膜トランジスタ５８１と同一基板上に設けられる共通電位線と電気的に接続される
。共通接続部を用いて、一対の基板間に配置される導電性粒子を介して第２の電極層５８
８と共通電位線とを電気的に接続することができる。
また、ツイストボールの代わりに、電気泳動素子を用いることも可能である。透明な液体
と、正に帯電した白い微粒子と負に帯電した黒い微粒子とを封入した直径１０μｍ〜２０
０μｍ程度のマイクロカプセルを用いる。第１の電極層と第２の電極層との間に設けられ
るマイクロカプセルは、第１の電極層と第２の電極層によって、電場が与えられると、白
い微粒子と、黒い微粒子が逆の方向に移動し、白または黒を表示することができる。この
原理を応用した表示素子が電気泳動表示素子であり、一般的に電子ペーパーとよばれてい
る。電気泳動表示素子は、液晶表示素子に比べて反射率が高いため、補助ライトは不要で
あり、また消費電力が小さく、薄暗い場所でも表示部を認識することが可能である。また
、表示部に電源が供給されない場合であっても、一度表示した像を保持することが可能で
あるため、電波発信源から表示機能付き半導体装置（単に表示装置、又は表示装置を具備
する半導体装置ともいう）を遠ざけた場合であっても、表示された像を保存しておくこと
が可能となる。
以上の工程により、半導体装置として信頼性の高い電子ペーパーを作製することができる
。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態１２）
半導体装置として発光表示装置の例を示す。表示装置の有する表示素子としては、ここで
はエレクトロルミネッセンスを利用する発光素子を用いて示す。エレクトロルミネッセン
スを利用する発光素子は、発光材料が有機化合物であるか、無機化合物であるかによって
区別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔
がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャ
リア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成
し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このよう
な発光素子は、電流励起型の発光素子と呼ばれる。
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分
類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有
するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−ア
クセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、
さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利
用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明す
る。
図１２は、半導体装置の例としてデジタル時間階調駆動を適用可能な画素構成の一例を示
す図である。
デジタル時間階調駆動を適用可能な画素の構成及び画素の動作について説明する。ここで
は酸化物半導体層をチャネル形成領域に用いるｎチャネル型のトランジスタを１つの画素
に２つ用いる例を示す。
画素６４００は、スイッチング用トランジスタ６４０１、発光素子駆動用トランジスタ６
４０２、発光素子６４０４及び容量素子６４０３を有している。スイッチング用トランジ
スタ６４０１はゲートが走査線６４０６に接続され、第１電極（ソース電極及びドレイン
電極の一方）が信号線６４０５に接続され、第２電極（ソース電極及びドレイン電極の他
方）が発光素子駆動用トランジスタ６４０２のゲートに接続されている。発光素子駆動用
トランジスタ６４０２は、ゲートが容量素子６４０３を介して電源線６４０７に接続され
、第１電極が電源線６４０７に接続され、第２電極が発光素子６４０４の第１電極（画素
電極）に接続されている。発光素子６４０４の第２電極は共通電極６４０８に相当する。
共通電極６４０８は、同一基板上に形成される共通電位線と電気的に接続される。
なお、発光素子６４０４の第２電極（共通電極６４０８）には低電源電位が設定されてい
る。なお、低電源電位とは、電源線６４０７に設定される高電源電位を基準にして低電源
電位＜高電源電位を満たす電位であり、低電源電位としては例えばＧＮＤ、０Ｖなどが設
定されていても良い。この高電源電位と低電源電位との電位差を発光素子６４０４に印加
して、発光素子６４０４に電流を流して発光素子６４０４を発光させるため、高電源電位
と低電源電位との電位差が発光素子６４０４の順方向しきい値電圧以上となるようにそれ
ぞれの電位を設定する。
なお、容量素子６４０３は発光素子駆動用トランジスタ６４０２のゲート容量を代用して
省略することも可能である。発光素子駆動用トランジスタ６４０２のゲート容量について
は、チャネル領域とゲート電極との間で容量が形成されていてもよい。
ここで、電圧入力電圧駆動方式の場合には、発光素子駆動用トランジスタ６４０２のゲー
トには、発光素子駆動用トランジスタ６４０２が十分にオンするか、オフするかの二つの
状態となるようなビデオ信号を入力する。つまり、発光素子駆動用トランジスタ６４０２
は線形領域で動作させる。発光素子駆動用トランジスタ６４０２は線形領域で動作させる
ため、電源線６４０７の電圧よりも高い電圧を発光素子駆動用トランジスタ６４０２のゲ
ートにかける。なお、信号線６４０５には、（電源線電圧＋発光素子駆動用トランジスタ
６４０２のＶｔｈ）以上の電圧をかける。
また、デジタル時間階調駆動に代えて、アナログ階調駆動を行う場合、信号の入力を異な
らせることで、図１２と同じ画素構成を用いることができる。
アナログ階調駆動を行う場合、発光素子駆動用トランジスタ６４０２のゲートに発光素子
６４０４の順方向電圧＋発光素子駆動用トランジスタ６４０２のＶｔｈ以上の電圧をかけ
る。発光素子６４０４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少
なくとも順方向しきい値電圧を含む。なお、発光素子駆動用トランジスタ６４０２が飽和
領域で動作するようなビデオ信号を入力することで、発光素子６４０４に電流を流すこと
ができる。発光素子駆動用トランジスタ６４０２を飽和領域で動作させるため、電源線６
４０７の電位は、発光素子駆動用トランジスタ６４０２のゲート電位よりも高くする。ビ
デオ信号をアナログとすることで、発光素子６４０４にビデオ信号に応じた電流を流し、
アナログ階調駆動を行うことができる。
なお、図１２に示す画素構成は、これに限定されない。例えば、図１２に示す画素に新た
にスイッチ、抵抗素子、容量素子、トランジスタ又は論理回路などを追加してもよい。
次に、発光素子の構成について、図３を用いて説明する。ここでは、発光素子駆動用ＴＦ
Ｔがｎ型の場合を例に挙げて、画素の断面構造について説明する。図１３（Ａ）（Ｂ）（
Ｃ）の半導体装置に用いられる発光素子駆動用ＴＦＴであるＴＦＴ７００１、７０１１、
７０２１は、実施の形態１で示す画素に配置される薄膜トランジスタと同様に作製でき、
酸化物半導体層を含む信頼性の高い薄膜トランジスタである。
発光素子は発光を取り出すために少なくとも陽極又は陰極の一方が透明であればよい。そ
して、基板上に薄膜トランジスタ及び発光素子を形成し、基板とは逆側の面から発光を取
り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対
側の面から発光を取り出す両面射出構造の発光素子があり、画素構成はどの射出構造の発
光素子にも適用することができる。
下面射出構造の発光素子について図１３（Ａ）を用いて説明する。
図１３（Ａ）に発光素子駆動用のＴＦＴ７０１１がｎ型で、発光素子７０１２から発せら
れる光が陰極７０１３側に射出する場合の、画素の断面図を示す。図１３（Ａ）では、発
光素子駆動用のＴＦＴ７０１１と接続電極層７０３０を介して電気的に接続された透光性
を有する導電膜７０１７上に、発光素子７０１２の陰極７０１３が形成されており、陰極
７０１３上にＥＬ層７０１４、陽極７０１５が順に積層されている。なお、導電膜７０１
７は酸化物絶縁層７０３１、絶縁層７０３２、保護絶縁層７０３５に形成されたコンタク
トホールにおいて接続電極層７０３０を介して発光素子駆動用のＴＦＴ７０１１のドレイ
ン電極層と電気的に接続されている。
透光性を有する導電膜７０１７としては、酸化タングステンを含むインジウム酸化物、酸
化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化
チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、イン
ジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電
膜を用いることができる。
また、陰極７０１３は様々な材料を用いることができるが、仕事関数が小さい材料、例え
ば、具体的には、ＬｉやＣｓ等のアルカリ金属、およびＭｇ、Ｃａ、Ｓｒ等のアルカリ土
類金属、およびこれらを含む合金（Ｍｇ：Ａｇ、Ａｌ：Ｌｉなど）の他、ＹｂやＥｒ等の
希土類金属等が好ましい。図１３（Ａ）では、陰極７０１３の膜厚は、光を透過する程度
（好ましくは、５ｎｍ〜３０ｎｍ程度）とする。例えば２０ｎｍの膜厚を有するアルミニ
ウム膜を、陰極７０１３として用いる。
なお、透光性を有する導電膜とアルミニウム膜を積層成膜した後、選択的にエッチングし
て透光性を有する導電膜７０１７と陰極７０１３を形成してもよく、この場合、同じマス
クを用いてエッチングすることができ、好ましい。
また、陰極７０１３の周縁部は、隔壁７０１９で覆う。隔壁７０１９は、ポリイミド、ア
クリル、ポリアミド、エポキシ等の有機樹脂膜、無機絶縁膜または有機ポリシロキサンを
用いて形成する。隔壁７０１９は、特に感光性の樹脂材料を用い、陰極７０１３上に開口
部を形成し、その開口部の側壁が連続した曲率を持って形成される傾斜面となるように形
成することが好ましい。隔壁７０１９として感光性の樹脂材料を用いる場合、レジストマ
スクを形成する工程を省略することができる。
また、陰極７０１３及び隔壁７０１９上に形成するＥＬ層７０１４は、単数の層で構成さ
れていても、複数の層が積層されるように構成されていてもどちらでも良い。ＥＬ層７０
１４が複数の層で構成されている場合、陰極７０１３上に電子注入層、電子輸送層、発光
層、ホール輸送層、ホール注入層の順に積層する。なおこれらの層を全て設ける必要はな
い。
また、上記積層順に限定されず、陰極７０１３上にホール注入層、ホール輸送層、発光層
、電子輸送層、電子注入層の順に積層してもよい。ただし、消費電力を比較する場合、陰
極７０１３上に電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積
層するほうが消費電力が少ないため好ましい。
また、ＥＬ層７０１４上に形成する陽極７０１５としては、様々な材料を用いることがで
きるが、仕事関数が大きい材料、例えば、ＺｒＮ、Ｔｉ、Ｗ、Ｎｉ、Ｐｔ、Ｃｒ等や、Ｉ
ＴＯ、ＩＺＯ、ＺｎＯなどの透明導電性材料が好ましい。また、窒化チタンを含む膜を用
いることが好ましい。また、陽極７０１５上に遮蔽膜７０１６を、例えば光を遮光する金
属、光を反射する金属等を用いて形成する。本実施の形態では、陽極７０１５としてＩＴ
Ｏ膜を用い、遮蔽膜７０１６としてＴｉ膜を用いる。
陰極７０１３及び陽極７０１５で、ＥＬ層７０１４を挟んでいる領域が発光素子７０１２
に相当する。図１３（Ａ）に示した素子構造の場合、発光素子７０１２から発せられる光
は、矢印で示すように陰極７０１３側に射出する。
なお、図１３（Ａ）ではゲート電極層として透光性を有する導電膜を用いる例を示してお
り、発光素子７０１２から発せられる光は、カラーフィルタ層７０３３を通過し、ＴＦＴ
７０１１のゲート電極層やソース電極層を通過して射出させる。ＴＦＴ７０１１のゲート
電極層やソース電極層として透光性を有する導電膜を用い、開口率を向上することができ
る。
カラーフィルタ層７０３３はインクジェット法などの液滴吐出法や、印刷法、フォトリソ
グラフィ技術を用いたエッチング方法などでそれぞれ形成する。
また、カラーフィルタ層７０３３はオーバーコート層７０３４で覆われ、さらに保護絶縁
層７０３５によって覆う。なお、図１３（Ａ）ではオーバーコート層７０３４は薄い膜厚
で図示したが、オーバーコート層７０３４は、カラーフィルタ層７０３３に起因する凹凸
を平坦化する機能を有している。
また、酸化物絶縁層７０３１、絶縁層７０３２、保護絶縁層７０３５に形成され、且つ、
接続電極層７０３０に達するコンタクトホールは、隔壁７０１９と重なる位置に配置する
。図１３（Ａ）では、接続電極層７０３０は金属導電膜を用いる例であるため、接続電極
層７０３０に達するコンタクトホールと、隔壁７０１９と、導電膜７０１７とを重ねるレ
イアウトとすることで開口率の向上を図ることができる。
次に、両面射出構造の発光素子について、図１３（Ｂ）を用いて説明する。
図１３（Ｂ）では、駆動用ＴＦＴ７０２１と接続電極層７０４０を介して電気的に接続さ
れた透光性を有する導電膜７０２７上に、発光素子７０２２の陰極７０２３が形成されて
おり、陰極７０２３上にＥＬ層７０２４、陽極７０２５が順に積層されている。なお、導
電膜７０２７は酸化物絶縁層７０４１、絶縁層７０４２、保護絶縁層７０４５に形成され
たコンタクトホールにおいて接続電極層７０４０を介して駆動用ＴＦＴ７０２１のドレイ
ン電極層と電気的に接続されている。
透光性を有する導電膜７０２７としては、酸化タングステンを含むインジウム酸化物、酸
化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化
チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、イン
ジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電
膜を用いることができる。
また、陰極７０２３は様々な材料を用いることができるが、仕事関数が小さい材料、例え
ば、具体的には、ＬｉやＣｓ等のアルカリ金属、およびＭｇ、Ｃａ、Ｓｒ等のアルカリ土
類金属、およびこれらを含む合金（Ｍｇ：Ａｇ、Ａｌ：Ｌｉなど）の他、ＹｂやＥｒ等の
希土類金属等が好ましい。本実施の形態では、陰極７０２３の膜厚は、光を透過する程度
（好ましくは、５ｎｍ〜３０ｎｍ程度）とする。例えば２０ｎｍの膜厚を有するアルミニ
ウム膜を、陰極７０２３として用いる。
なお、透光性を有する導電膜とアルミニウム膜を積層成膜した後、選択的にエッチングし
て透光性を有する導電膜７０２７と陰極７０２３を形成してもよく、この場合、同じマス
クを用いてエッチングすることができ、好ましい。
また、陰極７０２３の周縁部は、隔壁７０２９で覆う。隔壁７０２９は、ポリイミド、ア
クリル、ポリアミド、エポキシ等の有機樹脂膜、無機絶縁膜または有機ポリシロキサンを
用いて形成する。隔壁７０２９は、特に感光性の樹脂材料を用い、陰極７０２３上に開口
部を形成し、その開口部の側壁が連続した曲率を持って形成される傾斜面となるように形
成することが好ましい。隔壁７０２９として感光性の樹脂材料を用いる場合、レジストマ
スクを形成する工程を省略することができる。
また、陰極７０２３及び隔壁７０２９上に形成するＥＬ層７０２４は、単数の層で構成さ
れていても、複数の層が積層されるように構成されていてもどちらでも良い。ＥＬ層７０
２４が複数の層で構成されている場合、陰極７０２３上に電子注入層、電子輸送層、発光
層、ホール輸送層、ホール注入層の順に積層する。なおこれらの層を全て設ける必要はな
い。
また、上記積層順に限定されず、陰極７０２３上にホール注入層、ホール輸送層、発光層
、電子輸送層、電子注入層の順に積層してもよい。ただし、消費電力を比較する場合、陰
極７０２３上に電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積
層するほうが消費電力が少ないため好ましい。
また、ＥＬ層７０２４上に形成する陽極７０２５としては、様々な材料を用いることがで
きるが、仕事関数が大きい材料、例えば、ＩＴＯ、ＩＺＯ、ＺｎＯなどの透明導電性材料
が好ましい。本実施の形態では、陽極７０２６として酸化珪素を含むＩＴＯ膜を用いる。
陰極７０２３及び陽極７０２５で、ＥＬ層７０２４を挟んでいる領域が発光素子７０２２
に相当する。図１３（Ｂ）に示した素子構造の場合、発光素子７０２２から発せられる光
は、矢印で示すように陽極７０２５側と陰極７０２３側の両方に射出する。
なお、図１３（Ｂ）ではゲート電極層として透光性を有する導電膜を用いる例を示してお
り、発光素子７０２２から陰極７０２３側に発せられる光は、カラーフィルタ層７０４３
を通過し、駆動用ＴＦＴ７０２１のゲート電極層やソース電極層を通過して射出させる。
駆動用ＴＦＴ７０２１のゲート電極層やソース電極層として透光性を有する導電膜を用い
ることで、陽極７０２５側の開口率と陰極７０２３側の開口率をほぼ同一とすることがで
きる。
カラーフィルタ層７０４３はインクジェット法などの液滴吐出法や、印刷法、フォトリソ
グラフィ技術を用いたエッチング方法などでそれぞれ形成する。
また、カラーフィルタ層７０４３はオーバーコート層７０４４で覆われ、さらに保護絶縁
層７０４５によって覆う。
また、酸化物絶縁層７０４１、絶縁層７０４２、保護絶縁層７０４５に形成され、且つ、
接続電極層７０４０に達するコンタクトホールは、隔壁７０２９と重なる位置に配置する
。図１３（Ｂ）では、接続電極層７０４０は金属導電膜を用いる例であるため、接続電極
層７０４０に達するコンタクトホールと、隔壁７０２９と、接続電極層７０４０とを重ね
るレイアウトとすることで陽極７０２５側の開口率と陰極７０２３側の開口率をほぼ同一
とすることができる。
ただし、両面射出構造の発光素子を用い、どちらの表示面もフルカラー表示とする場合、
陽極７０２５側からの光はカラーフィルタ層７０４３を通過しないため、別途カラーフィ
ルタ層を備えた封止基板を陽極７０２５上方に設けることが好ましい。
次に、上面射出構造の発光素子について、図１３（Ｃ）を用いて説明する。
図１３（Ｃ）に、駆動用ＴＦＴであるＴＦＴ７００１がｎ型で、発光素子７００２から発
せられる光が陽極７００５側に抜ける場合の、画素の断面図を示す。図１３（Ｃ）では、
ＴＦＴ７００１と接続電極層７０５０を介して電気的に接続された発光素子７００２の陰
極７００３が形成されており、陰極７００３上にＥＬ層７００４、陽極７００５が順に積
層されている。
また、陰極７００３は様々な材料を用いることができるが、仕事関数が小さい材料、例え
ば、具体的には、ＬｉやＣｓ等のアルカリ金属、およびＭｇ、Ｃａ、Ｓｒ等のアルカリ土
類金属、およびこれらを含む合金（Ｍｇ：Ａｇ、Ａｌ：Ｌｉなど）の他、ＹｂやＥｒ等の
希土類金属等が好ましい。
また、陰極７００３の周縁部は、隔壁７００９で覆う。隔壁７００９は、ポリイミド、ア
クリル、ポリアミド、エポキシ等の有機樹脂膜、無機絶縁膜または有機ポリシロキサンを
用いて形成する。隔壁７００９は、特に感光性の樹脂材料を用い、陰極７００３上に開口
部を形成し、その開口部の側壁が連続した曲率を持って形成される傾斜面となるように形
成することが好ましい。隔壁７００９として感光性の樹脂材料を用いる場合、レジストマ
スクを形成する工程を省略することができる。
また、陰極７００３及び隔壁７００９上に形成するＥＬ層７００４は、単数の層で構成さ
れていても、複数の層が積層されるように構成されていてもどちらでも良い。ＥＬ層７０
０４が複数の層で構成されている場合、陰極７００３上に電子注入層、電子輸送層、発光
層、ホール輸送層、ホール注入層の順に積層する。なおこれらの層を全て設ける必要はな
い。
また、上記積層順に限定されず、陰極７００３上にホール注入層、ホール輸送層、発光層
、電子輸送層、電子注入層の順に積層してもよい。この順に積層する場合は、陰極７００
３は陽極として機能することとなる。
図１３（Ｃ）ではＴｉ膜、アルミニウム膜、Ｔｉ膜の順に積層した積層膜上に、ホール注
入層、ホール輸送層、発光層、電子輸送層、電子注入層の順に積層し、その上にＭｇ：Ａ
ｇ合金薄膜とＩＴＯとの積層を形成する。
ただし、消費電力を比較する場合、陰極７００３上に電子注入層、電子輸送層、発光層、
ホール輸送層、ホール注入層の順に積層するほうが消費電力が少ないため好ましい。
陽極７００５は透光性を有する導電性材料を用いて形成し、例えば酸化タングステンを含
むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含む
インジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物、インジ
ウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電膜
を用いても良い。
陰極７００３及び陽極７００５でＥＬ層７００４を挟んでいる領域が発光素子７００２に
相当する。図１３（Ｃ）に示した素子構造の場合、発光素子７００２から発せられる光は
、矢印で示すように陽極７００５側に射出する。
また、図１３（Ｃ）において、ＴＦＴ７００１は薄膜トランジスタ４２０を用いる例を示
しているが、特に限定されない。
また、図１３（Ｃ）において、ＴＦＴ７００１のドレイン電極層は、接続電極層７０５０
と電気的に接続し、接続電極層は、陰極７００３と電気的に接続する。平坦化絶縁層７０
５３は、ポリイミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の樹脂材
料を用いることができる。また上記樹脂材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、
シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いるこ
とができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、平坦化絶
縁層７０５３を形成してもよい。平坦化絶縁層７０５３の形成法は、特に限定されず、そ
の材料に応じて、スパッタ法、ＳＯＧ法、スピンコート、ディップ、スプレー塗布、液滴
吐出法（インクジェット法、スクリーン印刷、オフセット印刷等）などの方法や、ドクタ
ーナイフ、ロールコーター、カーテンコーター、ナイフコーター等を用いることができる
。
また、陰極７００３と、隣り合う画素の陰極とを絶縁するために隔壁７００９を設ける。
隔壁７００９は、ポリイミド、アクリル、ポリアミド、エポキシ等の有機樹脂膜、無機絶
縁膜または有機ポリシロキサンを用いて形成する。隔壁７００９は、特に感光性の樹脂材
料を用い、陰極７００３上に開口部を形成し、その開口部の側壁が連続した曲率を持って
形成される傾斜面となるように形成することが好ましい。隔壁７００９として感光性の樹
脂材料を用いる場合、レジストマスクを形成する工程を省略することができる。
また、図１３（Ｃ）の構造においては、フルカラー表示を行う場合、例えば発光素子７０
０２として緑色発光素子とし、隣り合う一方の発光素子を赤色発光素子とし、もう一方の
発光素子を青色発光素子とする。また、３種類の発光素子だけでなく白色発光素子を加え
た４種類の発光素子でフルカラー表示ができる発光表示装置を作製してもよい。
また、図１３（Ｃ）の構造においては、配置する複数の発光素子を全て白色発光素子とし
て、発光素子７００２上方にカラーフィルタなどを有する封止基板を配置する構成とし、
フルカラー表示ができる発光表示装置を作製してもよい。白色などの単色の発光を示す材
料を形成し、カラーフィルタや色変換層を組み合わせることによりフルカラー表示を行う
ことができる。
もちろん単色発光の表示を行ってもよい。例えば、白色発光を用いて照明装置を形成して
もよいし、単色発光を用いてエリアカラータイプの発光装置を形成してもよい。
また、必要があれば、円偏光板などの偏光フィルムなどの光学フィルムを設けてもよい。
なお、ここでは、発光素子として有機ＥＬ素子について述べたが、発光素子として無機Ｅ
Ｌ素子を設けることも可能である。
なお、発光素子の駆動を制御する薄膜トランジスタ（駆動用ＴＦＴ）と発光素子が電気的
に接続されている例を示したが、駆動用ＴＦＴと発光素子との間に電流制御用ＴＦＴが接
続されている構成であってもよい。
また、本発明の一態様は、発光素子、及び隔壁を設けない構成であれば液晶表示装置にも
適用することができる。液晶表示装置の場合について図４５に示す。
駆動用ＴＦＴ７０７１がｎ型の場合について示す。図４５では、駆動用ＴＦＴ７０７１は
電気的に接続された透光性を有する導電膜７０６７を有し、透光性を有する導電膜７０６
７は、酸化物絶縁層７０６１及び保護絶縁層７０６２に形成されたコンタクトホールにお
いて、接続電極層７０６０を介して駆動用ＴＦＴ７０７１のドレイン電極層と電気的に接
続されている。
透光性を有する導電膜７０６７としては、酸化タングステンを含むインジウム酸化物、酸
化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化
チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、イン
ジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電
性導電膜を用いることができる。
なお、図４５ではゲート電極層として透光性を有する導電膜を用いる例を示しており、バ
ックライトなどから発せられる光は、カラーフィルタ層７０６３を通過して射出させる。
よって、駆動用ＴＦＴ７０７１のゲート電極層やソース電極層として透光性を有する導電
膜を用い、開口率を向上することができる。
カラーフィルタ層７０６３はインクジェット法などの液滴吐出法や、印刷法、フォトリソ
グラフィ技術を用いたエッチング方法などでそれぞれ形成する。
また、カラーフィルタ層７０６３はオーバーコート層７０６４で覆われ、さらに保護絶縁
層７０６５によって覆われる。なお、図４５ではオーバーコート層７０６４は薄い膜厚で
図示したが、オーバーコート層７０６４は、カラーフィルタ層７０６３に起因する凹凸を
平坦化する機能を有している。
以上のように、本発明の一態様は液晶表示装置にも適用することができる。
なお半導体装置は、図１２、図１３、及び図４５に示した構成に限定されるものではなく
、本明細書に開示する技術的思想に基づく各種の変形が可能である。
次に、半導体装置の一形態に相当する発光表示パネル（発光パネルともいう）の外観及び
断面について、図１１を用いて説明する。図１１（Ａ）は、第１の基板上に形成された薄
膜トランジスタ及び発光素子を、第２の基板との間にシール材によって封止した、パネル
の平面図であり、図１１（Ｂ）は、図１１（Ａ）のＨ−Ｉにおける断面図に相当する。
第１の基板４５０１上に設けられた画素部４５０２、信号線駆動回路４５０３ａ、４５０
３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂを囲むようにして、シール材４５０５
が設けられている。また画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び
走査線駆動回路４５０４ａ、４５０４ｂの上に第２の基板４５０６が設けられている。よ
って画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５
０４ａ、４５０４ｂは、第１の基板４５０１とシール材４５０５と第２の基板４５０６と
によって、充填材４５０７と共に密封されている。このように外気に曝されないように気
密性が高く、脱ガスの少ない保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィル
ム等）やカバー材でパッケージング（封入）することが好ましい。
また第１の基板４５０１上に設けられた画素部４５０２、信号線駆動回路４５０３ａ、４
５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは、薄膜トランジスタを複数有し
ており、図１１（Ｂ）では、画素部４５０２に含まれる薄膜トランジスタ４５１０と、信
号線駆動回路４５０３ａに含まれる薄膜トランジスタ４５０９とを例示している。
薄膜トランジスタ４５０９、４５１０は、実施の形態１乃至５で示した酸化物半導体層を
含む信頼性の高い薄膜トランジスタを適用することができる。駆動回路用の薄膜トランジ
スタ４５０９としては、先の実施の形態で示した薄膜トランジスタ４１０、４６０、４４
９、４９２、画素用の薄膜トランジスタ４５１０としては、薄膜トランジスタ４２０、４
５０、４７０、４９３を用いることができる。本実施の形態において、薄膜トランジスタ
４５０９、４５１０はｎチャネル型薄膜トランジスタである。
絶縁層４５４４上において駆動回路用の薄膜トランジスタ４５０９の酸化物半導体層のチ
ャネル形成領域と重なる位置に導電層４５４０が設けられている。導電層４５４０を酸化
物半導体層のチャネル形成領域と重なる位置に設けることによって、ＢＴ試験前後におけ
る薄膜トランジスタ４５０９のしきい値電圧の変化量を低減することができる。また、導
電層４５４０は、電位が薄膜トランジスタ４５０９のゲート電極層と同じでもよいし、異
なっていても良く、第２のゲート電極層として機能させることもできる。また、導電層４
５４０の電位がＧＮＤ、０Ｖ、或いはフローティング状態であってもよい。
薄膜トランジスタ４５０９は、保護絶縁膜としてチャネル形成領域を含む酸化物半導体層
に接して絶縁層４５４１が形成されている。絶縁層４５４１は実施の形態１で示した酸化
物絶縁膜４１６と同様な材料及び方法で形成すればよい。また、薄膜トランジスタの表面
凹凸を低減するため平坦化絶縁膜として機能する絶縁層４５４４で覆う構成となっている
。ここでは、絶縁層４５４１として、実施の形態１を用いてスパッタ法により酸化珪素膜
を形成する。
また、絶縁層４５４１上に保護絶縁層４５４３が形成されている。保護絶縁層４５４３は
実施の形態１で示した保護絶縁層４０３と同様な材料及び方法で形成すればよい。ここで
は、保護絶縁層４５４３として、ＰＣＶＤ法により窒化珪素膜を形成する。
また、平坦化絶縁膜として絶縁層４５４４を形成する。絶縁層４５４４としては、実施の
形態１で示した平坦化絶縁層４０４と同様な材料及び方法で形成すればよい。ここでは、
平坦化絶縁層として、絶縁層４５４４はアクリルを用いる。
また４５１１は発光素子に相当し、発光素子４５１１が有する画素電極である第１の電極
層４５１７は、薄膜トランジスタ４５１０のソース電極層またはドレイン電極層と電気的
に接続されている。なお発光素子４５１１の構成は、第１の電極層４５１７、電界発光層
４５１２、第２の電極層４５１３の積層構造であるが、示した構成に限定されない。発光
素子４５１１から取り出す光の方向などに合わせて、発光素子４５１１の構成は適宜変え
ることができる。
隔壁４５２０は、有機樹脂膜、無機絶縁膜または有機ポリシロキサンを用いて形成する。
特に感光性の材料を用い、第１の電極層４５１７上に開口部を形成し、その開口部の側壁
が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
電界発光層４５１２は、単数の層で構成されていても、複数の層が積層されるように構成
されていてもどちらでも良い。
発光素子４５１１に酸素、水素、水分、二酸化炭素等が侵入しないように、第２の電極層
４５１３及び隔壁４５２０上に保護膜を形成してもよい。保護膜としては、窒化珪素膜、
窒化酸化珪素膜、ＤＬＣ膜等を形成することができる。
また、信号線駆動回路４５０３ａ、４５０３ｂ、走査線駆動回路４５０４ａ、４５０４ｂ
、または画素部４５０２に与えられる各種信号及び電位は、ＦＰＣ４５１８ａ、４５１８
ｂから供給されている。
接続端子電極４５１５が、発光素子４５１１が有する第１の電極層４５１７と同じ導電膜
から形成され、端子電極４５１６は、薄膜トランジスタ４５０９、４５１０が有するソー
ス電極層及びドレイン電極層と同じ導電膜から形成されている。
接続端子電極４５１５は、ＦＰＣ４５１８ａが有する端子と、異方性導電膜４５１９を介
して電気的に接続されている。
発光素子４５１１からの光の取り出し方向に位置する第２の基板４５０６は透光性でなけ
ればならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたは
アクリルフィルムのような透光性を有する材料を用いる。
また、充填材４５０７としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹
脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、
ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶ
Ａ（エチレンビニルアセテート）を用いることができる。例えば充填材として窒素を用い
ればよい。
また、必要であれば、発光素子の射出面に偏光板、又は円偏光板（楕円偏光板を含む）、
位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けてもよ
い。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により
反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは
、別途用意された基板上に単結晶半導体膜又は多結晶半導体膜によって形成された駆動回
路で実装されていてもよい。また、信号線駆動回路のみ、或いは一部、又は走査線駆動回
路のみ、或いは一部のみを別途形成して実装しても良く、図１１の構成に限定されない。
以上の工程により、半導体装置として信頼性の高い発光表示装置（表示パネル）を作製す
ることができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態１３）
本明細書に開示する半導体装置は、電子ペーパーとして適用することができる。電子ペー
パーは、情報を表示するものであればあらゆる分野の電子機器に用いることが可能である
。例えば、電子ペーパーを用いて、電子書籍（電子ブック）、ポスター、電車などの乗り
物の車内広告、クレジットカード等の各種カードにおける表示等に適用することができる
。電子機器の一例を図２０に示す。
図２０は、電子書籍の一例を示している。例えば、電子書籍２７００は、筐体２７０１お
よび筐体２７０３の２つの筐体で構成されている。筐体２７０１および筐体２７０３は、
軸部２７１１により一体とされており、該軸部２７１１を軸として開閉動作を行うことが
できる。このような構成により、紙の書籍のような動作を行うことが可能となる。
筐体２７０１には表示部２７０５が組み込まれ、筐体２７０３には表示部２７０７が組み
込まれている。表示部２７０５および表示部２７０７は、続き画面を表示する構成として
もよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とするこ
とで、例えば右側の表示部（図２０では表示部２７０５）に文章を表示し、左側の表示部
（図２０では表示部２７０７）に画像を表示することができる。
また、図２０では、筐体２７０１に操作部などを備えた例を示している。例えば、筐体２
７０１において、電源２７２１、操作キー２７２３、スピーカ２７２５などを備えている
。操作キー２７２３により、頁を送ることができる。なお、筐体の表示部と同一面にキー
ボードやポインティングデバイスなどを備える構成としてもよい。また、筐体の裏面や側
面に、外部接続用端子（イヤホン端子、ＵＳＢ端子、またはＡＣアダプタおよびＵＳＢケ
ーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成と
してもよい。さらに、電子書籍２７００は、電子辞書としての機能を持たせた構成として
もよい。
また、電子書籍２７００は、無線で情報を送受信できる構成としてもよい。無線により、
電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすること
も可能である。
（実施の形態１４）
本明細書に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用すること
ができる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョン
受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメ
ラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型
ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられ
る。
図２１（Ａ）は、テレビジョン装置の一例を示している。テレビジョン装置９６００は、
筐体９６０１に表示部９６０３が組み込まれている。表示部９６０３により、映像を表示
することが可能である。また、ここでは、スタンド９６０５により筐体９６０１を支持し
た構成を示している。
テレビジョン装置９６００の操作は、筐体９６０１が備える操作スイッチや、別体のリモ
コン操作機９６１０により行うことができる。リモコン操作機９６１０が備える操作キー
９６０９により、チャンネルや音量の操作を行うことができ、表示部９６０３に表示され
る映像を操作することができる。また、リモコン操作機９６１０に、当該リモコン操作機
９６１０から出力する情報を表示する表示部９６０７を設ける構成としてもよい。
なお、テレビジョン装置９６００は、受信機やモデムなどを備えた構成とする。受信機に
より一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線に
よる通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向
（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
図２１（Ｂ）は、デジタルフォトフレームの一例を示している。例えば、デジタルフォト
フレーム９７００は、筐体９７０１に表示部９７０３が組み込まれている。表示部９７０
３は、各種画像を表示することが可能であり、例えばデジタルカメラなどで撮影した画像
データを表示させることで、通常の写真立てと同様に機能させることができる。
なお、デジタルフォトフレーム９７００は、操作部、外部接続用端子（ＵＳＢ端子、ＵＳ
Ｂケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構
成とする。これらの構成は、表示部と同一面に組み込まれていてもよいが、側面や裏面に
備えるとデザイン性が向上するため好ましい。例えば、デジタルフォトフレーム９７００
の記録媒体挿入部に、デジタルカメラで撮影した画像データを記憶したメモリを挿入して
画像データを取り込み、取り込んだ画像データを表示部９７０３に表示させることができ
る。
また、デジタルフォトフレーム９７００は、無線で情報を送受信できる構成としてもよい
。無線により、所望の画像データを取り込み、表示させる構成とすることもできる。
図２２（Ａ）は携帯型遊技機であり、筐体９８８１と筐体９８９１の２つの筐体で構成さ
れており、連結部９８９３により、開閉可能に連結されている。筐体９８８１には表示部
９８８２が組み込まれ、筐体９８９１には表示部９８８３が組み込まれている。また、図
２２（Ａ）に示す携帯型遊技機は、その他、スピーカ部９８８４、記録媒体挿入部９８８
６、ＬＥＤランプ９８９０、入力手段（操作キー９８８５、接続端子９８８７、センサ９
８８８（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、
化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振
動、におい又は赤外線を測定する機能を含むもの）、マイクロフォン９８８９）等を備え
ている。もちろん、携帯型遊技機の構成は上述のものに限定されず、少なくとも本明細書
に開示する半導体装置を備えた構成であればよく、その他付属設備が適宜設けられた構成
とすることができる。図２２（Ａ）に示す携帯型遊技機は、記録媒体に記録されているプ
ログラム又はデータを読み出して表示部に表示する機能や、他の携帯型遊技機と無線通信
を行って情報を共有する機能を有する。なお、図２２（Ａ）に示す携帯型遊技機が有する
機能はこれに限定されず、様々な機能を有することができる。
図２２（Ｂ）は大型遊技機であるスロットマシンの一例を示している。スロットマシン９
９００は、筐体９９０１に表示部９９０３が組み込まれている。また、スロットマシン９
９００は、その他、スタートレバーやストップスイッチなどの操作手段、コイン投入口、
スピーカなどを備えている。もちろん、スロットマシン９９００の構成は上述のものに限
定されず、少なくとも本明細書に開示する半導体装置を備えた構成であればよく、その他
付属設備が適宜設けられた構成とすることができる。
図２３（Ａ）は携帯型のコンピュータの一例を示す斜視図である。
図２３（Ａ）の携帯型のコンピュータは、上部筐体９３０１と下部筐体９３０２とを接続
するヒンジユニットを閉状態として表示部９３０３を有する上部筐体９３０１と、キーボ
ード９３０４を有する下部筐体９３０２とを重ねた状態とすることができ、持ち運ぶこと
が便利であるとともに、使用者がキーボード入力する場合には、ヒンジユニットを開状態
として、表示部９３０３を見て入力操作を行うことができる。
また、下部筐体９３０２はキーボード９３０４の他に入力操作を行うポインティングデバ
イス９３０６を有する。また、表示部９３０３をタッチ入力パネルとすれば、表示部の一
部に触れることで入力操作を行うこともできる。また、下部筐体９３０２はＣＰＵやハー
ドディスク等の演算機能部を有している。また、下部筐体９３０２は他の機器、例えばＵ
ＳＢの通信規格に準拠した通信ケーブルが差し込まれる外部接続ポート９３０５を有して
いる。
上部筐体９３０１には更に上部筐体９３０１内部にスライドさせて収納可能な表示部９３
０７を有しており、広い表示画面を実現することができる。また、収納可能な表示部９３
０７の画面の向きを使用者は調節できる。また、収納可能な表示部９３０７をタッチ入力
パネルとすれば、収納可能な表示部の一部に触れることで入力操作を行うこともできる。
表示部９３０３または収納可能な表示部９３０７は、液晶表示パネル、有機発光素子また
は無機発光素子などの発光表示パネルなどの映像表示装置を用いる。
また、図２３（Ａ）の携帯型のコンピュータは、受信機などを備えた構成として、テレビ
放送を受信して映像を表示部９３０３または表示部９３０７に表示することができる。ま
た、上部筐体９３０１と下部筐体９３０２とを接続するヒンジユニットを閉状態としたま
ま、表示部９３０７をスライドさせて画面全面を露出させ、画面角度を調節して使用者が
テレビ放送を見ることもできる。この場合には、ヒンジユニットを開状態として表示部９
３０３を表示させず、さらにテレビ放送を表示するだけの回路の起動のみを行うため、最
小限の消費電力とすることができ、バッテリー容量の限られている携帯型のコンピュータ
において有用である。
また、図２３（Ｂ）は、腕時計のように使用者の腕に装着可能な形態を有している携帯電
話の一例を示す斜視図である。
この携帯電話は、少なくとも電話機能を有する通信装置及びバッテリーを有する本体、本
体を腕に装着するためのバンド部９２０４、腕に対するバンド部の固定状態を調節する調
節部９２０５、表示部９２０１、スピーカ９２０７、及びマイク９２０８から構成されて
いる。
また、本体は、操作スイッチ９２０３を有し、電源入力スイッチや、表示切り替えスイッ
チや、撮像開始指示スイッチの他、例えばボタンを押すとインタネット用のプログラムが
起動されるなど、各ファンクションを対応づけることができる。
この携帯電話の入力操作は、表示部９２０１に指や入力ペンなどで触れること、又は操作
スイッチ９２０３の操作、またはマイク９２０８への音声入力により行われる。なお、図
２３（Ｂ）では、表示部９２０１に表示された表示ボタン９２０２を図示しており、指な
どで触れることにより入力を行うことができる。
また、本体は、撮影レンズを通して結像される被写体像を電子画像信号に変換する撮像手
段を有するカメラ部９２０６を有する。なお、特にカメラ部は設けなくともよい。
また、図２３（Ｂ）に示す携帯電話は、テレビ放送の受信機などを備えた構成として、テ
レビ放送を受信して映像を表示部９２０１に表示することができ、さらにメモリなどの記
憶装置などを備えた構成として、テレビ放送をメモリに録画できる。また、図２３（Ｂ）
に示す携帯電話は、ＧＰＳなどの位置情報を収集できる機能を有していてもよい。
表示部９２０１は、液晶表示パネル、有機発光素子または無機発光素子などの発光表示パ
ネルなどの映像表示装置を用いる。図２３（Ｂ）に示す携帯電話は、小型、且つ、軽量で
あるため、バッテリー容量が限られており、表示部９２０１に用いる表示装置は低消費電
力で駆動できるパネルを用いることが好ましい。
なお、図２３（Ｂ）では”腕”に装着するタイプの電子機器を図示したが、特に限定され
ず、携行できる形状を有しているものであればよい。
（実施の形態１５）
本実施の形態では、半導体装置の一形態として、実施の形態１乃至５で示す薄膜トランジ
スタを有する表示装置の例を図２４乃至図３７を用いて説明する。本実施の形態は、表示
素子として液晶素子を用いた液晶表示装置の例を図２４乃至図３７を用いて説明する。図
２４乃至図３７の液晶表示装置に用いられるＴＦＴ６２８、６２９は、実施の形態１乃至
５で示す薄膜トランジスタを適用することができ、実施の形態１乃至５で示す工程で同様
に作製できる電気特性及び信頼性の高い薄膜トランジスタである。ＴＦＴ６２８及びＴＦ
Ｔ６２９は、酸化物半導体層をチャネル形成領域とする薄膜トランジスタである。図２４
乃至図３７では、薄膜トランジスタの一例として図４に示す薄膜トランジスタを用いる場
合について説明するが、これに限定されるものではない。
はじめにＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）型の液晶表示装置について示す
。ＶＡ型の液晶表示装置とは、液晶表示パネルの液晶分子の配列を制御する方式の一種で
ある。ＶＡ型の液晶表示装置は、電圧が印加されていないときにパネル面に対して液晶分
子が垂直方向を向く方式である。本実施の形態では、特に画素（ピクセル）をいくつかの
領域（サブピクセル）に分け、それぞれ別の方向に分子を倒すよう工夫されている。これ
をマルチドメイン化あるいはマルチドメイン設計という。以下の説明では、マルチドメイ
ン設計が考慮された液晶表示装置について説明する。
図２５及び図２６は、それぞれ画素電極及び対向電極を示している。なお、図２５は画素
電極が形成される基板側の平面図であり、図中に示す切断線Ｅ−Ｆに対応する断面構造を
図２４に表している。また、図２６は対向電極が形成される基板側の平面図である。以下
の説明ではこれらの図を参照して説明する。
図２４は、ＴＦＴ６２８とそれに接続する画素電極層６２４、及び保持容量部６３０が形
成された基板６００と、対向電極層６４０等が形成される対向基板６０１とが重ね合わせ
られ、液晶が注入された状態を示している。
対向基板６０１には、着色膜６３６、対向電極層６４０が形成され、対向電極層６４０上
に突起６４４が形成されている。画素電極層６２４上には配向膜６４８が形成され、同様
に対向電極層６４０及び突起６４４上にも配向膜６４６が形成されている。基板６００と
対向基板６０１の間に液晶層６５０が形成されている。
基板６００上には、ＴＦＴ６２８とそれに接続する画素電極層６２４、及び保持容量部６
３０が形成される。画素電極層６２４は、ＴＦＴ６２８、配線６１６、及び保持容量部６
３０を覆う絶縁膜６２０、絶縁膜６２０を覆う絶縁膜６２１、絶縁膜６２１を覆う絶縁膜
６２２をそれぞれ貫通するコンタクトホール６２３で、配線６１８と接続する。ＴＦＴ６
２８は実施の形態１乃至５で示す薄膜トランジスタを適宜用いることができる。また、保
持容量部６３０は、ＴＦＴ６２８のゲート配線６０２と同時に形成した第１の容量配線で
ある容量配線６０４と、第１のゲート絶縁膜６０６ａ、第２のゲート絶縁膜６０６ｂと、
配線６１６、６１８と同時に形成した第２の容量配線である容量配線６１７で構成される
。
画素電極層６２４と液晶層６５０と対向電極層６４０が重なり合うことで、液晶素子が形
成されている。
図２５に基板６００上の平面構造を示す。画素電極層６２４は実施の形態１乃至５で示し
た材料を用いて形成する。画素電極層６２４にはスリット６２５を設ける。スリット６２
５は液晶の配向を制御するためのものである。
図２５に示すＴＦＴ６２９とそれに接続する画素電極層６２６及び保持容量部６３１は、
それぞれＴＦＴ６２８、画素電極層６２４及び保持容量部６３０と同様に形成することが
できる。ＴＦＴ６２８とＴＦＴ６２９は共に配線６１６と接続している。この液晶表示パ
ネルの画素（ピクセル）は、画素電極層６２４と画素電極層６２６により構成されている
。画素電極層６２４と画素電極層６２６はサブピクセルである。
図２６に対向基板側の平面構造を示す。対向電極層６４０は、画素電極層６２４と同様の
材料を用いて形成することが好ましい。対向電極層６４０上には液晶の配向を制御する突
起６４４が形成されている。なお、図２６に基板６００上に形成される画素電極層６２４
及び画素電極層６２６を破線で示し、対向電極層６４０と、画素電極層６２４及び画素電
極層６２６が重なり合って配置されている様子を示している。
この画素構造の等価回路を図２７に示す。ＴＦＴ６２８とＴＦＴ６２９は、共にゲート配
線６０２、配線６１６と接続している。この場合、容量配線６０４と容量配線６０５の電
位を異ならせることで、液晶素子６５１と液晶素子６５２の動作を異ならせることができ
る。すなわち、容量配線６０４と容量配線６０５の電位を個別に制御することにより液晶
の配向を精密に制御して視野角を広げている。
スリット６２５を設けた画素電極層６２４に電圧を印加すると、スリット６２５の近傍に
は電界の歪み（斜め電界）が発生する。このスリット６２５と、対向基板６０１側の突起
６４４とを交互に咬み合うように配置することで、斜め電界を効果的に発生させて液晶の
配向を制御することで、液晶が配向する方向を場所によって異ならせている。すなわち、
マルチドメイン化して液晶表示パネルの視野角を広げている。
次に、上記とは異なるＶＡ型の液晶表示装置について、図２８乃至図３１を用いて説明す
る。
図２８と図２９は、ＶＡ型液晶表示パネルの画素構造を示している。図２９は基板６００
の平面図であり、図中に示す切断線Ｙ−Ｚに対応する断面構造を図２８に表している。
この画素構造は、一つの画素に複数の画素電極が有り、それぞれの画素電極にＴＦＴが接
続されている。各ＴＦＴは、異なるゲート信号で駆動されるように構成されている。すな
わち、マルチドメイン設計された画素において、個々の画素電極に印加する信号を、独立
して制御する構成を有している。
画素電極層６２４は、絶縁膜６２０、絶縁膜６２１及び絶縁膜６２２をそれぞれ貫通する
コンタクトホール６２３において、配線６１８でＴＦＴ６２８と接続している。また、画
素電極層６２６は、絶縁膜６２０、絶縁膜６２１及び絶縁膜６２２をそれぞれ貫通するコ
ンタクトホール６２７において、配線６１９でＴＦＴ６２９と接続している。ＴＦＴ６２
８のゲート配線６０２と、ＴＦＴ６２９のゲート配線６０３には、異なるゲート信号を与
えることができるように分離されている。一方、データ線として機能する配線６１６は、
ＴＦＴ６２８とＴＦＴ６２９で共通に用いられている。ＴＦＴ６２８とＴＦＴ６２９は実
施の形態１乃至５で示す薄膜トランジスタを適宜用いることができる。なお、ゲート配線
６０２、ゲート配線６０３及び容量配線６９０上には第１のゲート絶縁膜６０６ａ、第２
のゲート絶縁膜６０６ｂが形成されている。
画素電極層６２４と画素電極層６２６の形状は異なっており、スリット６２５によって分
離されている。Ｖ字型に広がる画素電極層６２４の外側を囲むように画素電極層６２６が
形成されている。画素電極層６２４と画素電極層６２６に印加する電圧を、ＴＦＴ６２８
及びＴＦＴ６２９により異ならせることで、液晶の配向を制御している。この画素構造の
等価回路を図３１に示す。ＴＦＴ６２８はゲート配線６０２と接続し、ＴＦＴ６２９はゲ
ート配線６０３と接続している。また、ＴＦＴ６２８とＴＦＴ６２９は、共に配線６１６
と接続している。ゲート配線６０２とゲート配線６０３に異なるゲート信号を与えること
で、液晶素子６５１と液晶素子６５２の動作を異ならせることができる。すなわち、ＴＦ
Ｔ６２８とＴＦＴ６２９の動作を個別に制御することにより、液晶素子６５１と液晶素子
６５２の液晶の配向を精密に制御して視野角を広げることができる。
対向基板６０１には、着色膜６３６、対向電極層６４０が形成されている。また、着色膜
６３６と対向電極層６４０の間には平坦化膜６３７が形成され、液晶の配向乱れを防いで
いる。図３０に対向基板側の平面構造を示す。対向電極層６４０は異なる画素間で共通化
されている電極であるが、スリット６４１が形成されている。このスリット６４１と、画
素電極層６２４及び画素電極層６２６側のスリット６２５とを交互に咬み合うように配置
することで、斜め電界を効果的に発生させて液晶の配向を制御することができる。これに
より、液晶が配向する方向を場所によって異ならせることができ、視野角を広げている。
なお、図３０に基板６００上に形成される画素電極層６２４及び画素電極層６２６を破線
で示し、対向電極層６４０と、画素電極層６２４及び画素電極層６２６が重なり合って配
置されている様子を示している。
画素電極層６２４及び画素電極層６２６上には配向膜６４８が形成され、同様に対向電極
層６４０上にも配向膜６４６が形成されている。基板６００と対向基板６０１の間に液晶
層６５０が形成されている。また、画素電極層６２４と液晶層６５０と対向電極層６４０
が重なり合うことで、第１の液晶素子が形成されている。また、画素電極層６２６と液晶
層６５０と対向電極層６４０が重なり合うことで、第２の液晶素子が形成されている。図
３０乃至図３３で説明する表示パネルの画素構造は、一画素に第１の液晶素子と第２の液
晶素子が設けられたマルチドメイン構造となっている。
次に、横電界方式の液晶表示装置について示す。横電界方式は、セル内の液晶分子に対し
て水平方向に電界を加えることで液晶を駆動して階調表現する方式である。この方式によ
れば、視野角を約１８０度にまで広げることができる。以下の説明では、横電界方式を採
用する液晶表示装置について説明する。
図３２は、電極層６０７、ＴＦＴ６２８、ＴＦＴ６２８に接続する画素電極層６２４が形
成された基板６００と、対向基板６０１を重ね合わせ、液晶を注入した状態を示している
。対向基板６０１には着色膜６３６、平坦化膜６３７などが形成されている。なお、対向
基板６０１側に対向電極は設けられていない。また、基板６００と対向基板６０１の間に
、配向膜６４６及び配向膜６４６を介して液晶層６５０が形成されている。
基板６００上には、電極層６０７及び電極層６０７に接続する容量配線６０４、並びにＴ
ＦＴ６２８が形成される。容量配線６０４はＴＦＴ６２８のゲート配線６０２と同時に形
成することができる。ＴＦＴ６２８としては、実施の形態１乃至５で示した薄膜トランジ
スタを適用することができる。電極層６０７は、実施の形態１乃至５で示す画素電極層４
２７と同様の材料を用いることができる。また、電極層６０７は略画素の形状に区画化し
た形状で形成する。なお、電極層６０７及び容量配線６０４上には第１のゲート絶縁膜６
０６ａ、第２のゲート絶縁膜６０６ｂが形成される。
ＴＦＴ６２８の配線６１６、配線６１８が、第１のゲート絶縁膜６０６ａ、第２のゲート
絶縁膜６０６ｂ上に形成される。配線６１６は液晶表示パネルにおいてビデオ信号をのせ
るデータ線であり一方向に伸びる配線であると同時に、ＴＦＴ６２８のソース領域又はド
レイン領域と接続し、ソース及びドレインの一方の電極となる。配線６１８はソース及び
ドレインの他方の電極となり、画素電極層６２４と接続する配線である。
配線６１６、配線６１８上に絶縁膜６２０が形成され、絶縁膜６２０の上に絶縁膜６２１
が形成される。また、絶縁膜６２１上には、絶縁膜６２０及び絶縁膜６２１に形成される
コンタクトホール６２３を介して、配線６１８に接続する画素電極層６２４が形成される
。画素電極層６２４は実施の形態１乃至５で示した画素電極と同様の材料を用いて形成す
る。
このようにして、基板６００上にＴＦＴ６２８とそれに接続する画素電極層６２４が形成
される。なお、保持容量は電極層６０７と画素電極層６２４の間で形成している。
図３３は、画素電極の構成を示す平面図である。図３３に示す切断線Ｏ−Ｐに対応する断
面構造を図３２に表している。画素電極層６２４にはスリット６２５が設けられる。スリ
ット６２５は液晶の配向を制御するためのものである。この場合、電界は電極層６０７と
画素電極層６２４の間で発生する。電極層６０７と画素電極層６２４の間には第１のゲー
ト絶縁膜６０６ａ、第２のゲート絶縁膜６０６ｂが形成されているが、第１のゲート絶縁
膜６０６ａ、第２のゲート絶縁膜６０６ｂの厚さは５０〜２００ｎｍであり、２〜１０μ
ｍである液晶層の厚さと比較して十分薄いので、実質的に基板６００と平行な方向（水平
方向）に電界が発生する。この電界により液晶の配向が制御される。この基板と略平行な
方向の電界を利用して液晶分子を水平に回転させる。この場合、液晶分子はどの状態でも
水平であるため、見る角度によるコントラストなどの影響は少なく、視野角が広がること
となる。また、電極層６０７と画素電極層６２４は共に透光性の電極であるので、開口率
を向上させることができる。
次に、横電界方式の液晶表示装置の他の一例について示す。
図３４と図３５は、ＩＰＳ型の液晶表示装置の画素構造を示している。図３５は平面図で
あり、図中に示す切断線Ｖ−Ｗに対応する断面構造を図３４に表している。以下の説明で
はこの両図を参照して説明する。
図３４は、ＴＦＴ６２８とそれに接続する画素電極層６２４が形成された基板６００と、
対向基板６０１を重ね合わせ、液晶を注入した状態を示している。対向基板６０１には着
色膜６３６、平坦化膜６３７などが形成されている。なお、対向基板６０１側に対向電極
は設けられていない。基板６００と対向基板６０１の間に、配向膜６４６及び配向膜６４
８を介して液晶層６５０が形成されている。
基板６００上には、共通電位線６０９、及びＴＦＴ６２８が形成される。共通電位線６０
９はＴＦＴ６２８のゲート配線６０２と同時に形成することができる。また、画素電極層
６２４は、略画素の形状に区画化した形状で形成する。ＴＦＴ６２８としては、実施の形
態１乃至６で示した薄膜トランジスタを適用することができる。
ＴＦＴ６２８の配線６１６、配線６１８が第１のゲート絶縁膜６０６ａ、第２のゲート絶
縁膜６０６ｂ上に形成される。配線６１６は液晶表示パネルにおいてビデオ信号をのせる
データ線であり一方向に伸びる配線であると同時に、ＴＦＴ６２８のソース領域又はドレ
イン領域と接続し、ソース及びドレインの一方の電極となる。配線６１８は、ソース及び
ドレインの他方の電極となり、画素電極層６２４と接続する配線である。
配線６１６、配線６１８上に絶縁膜６２０が形成され、絶縁膜６２０上に絶縁膜６２１が
形成される。また、絶縁膜６２１上には、絶縁膜６２０及び絶縁膜６２１に形成されるコ
ンタクトホール６２３において、配線６１８に接続する画素電極層６２４が形成される。
画素電極層６２４は実施の形態１で示した画素電極層４２７と同様の材料を用いて形成す
る。なお、図３５に示すように、画素電極層６２４は、共通電位線６０９と同時に形成し
た櫛形の電極と横電界が発生するように形成される。また、画素電極層６２４の櫛歯の部
分が共通電位線６０９と同時に形成した櫛形の電極と交互に咬み合うように形成される。
画素電極層６２４に印加される電位と共通電位線６０９の電位との間に電界が生じると、
この電界により液晶の配向が制御される。この基板と略平行な方向の電界を利用して液晶
分子を水平に回転させる。この場合、液晶分子はどの状態でも水平であるため、見る角度
によるコントラストなどの影響は少なく、視野角が広がることとなる。
このようにして、基板６００上にＴＦＴ６２８とそれに接続する画素電極層６２４が形成
される。保持容量は共通電位線６０９と容量電極層６１５の間に第１のゲート絶縁膜６０
６ａ、第２のゲート絶縁膜６０６ｂを設け、それにより形成している。容量電極層６１５
と画素電極層６２４はコンタクトホール６２３において接続されている。
次に、ＴＮ型の液晶表示装置の形態について示す。
図３６と図３７は、ＴＮ型の液晶表示装置の画素構造を示している。図３７は平面図であ
り、図中に示す切断線Ｋ−Ｌに対応する断面構造を図３６に表している。以下の説明では
この両図を参照して説明する。
画素電極層６２４は、絶縁膜６２０、６２１に形成されるコンタクトホール６２３及び配
線６１８を介してＴＦＴ６２８と接続している。データ線として機能する配線６１６は、
ＴＦＴ６２８と接続している。ＴＦＴ６２８は実施の形態１乃至５に示すＴＦＴのいずれ
かを適用することができる。
画素電極層６２４は、実施の形態１乃至５で示す画素電極層４２７と同様の材料を用いて
形成されている。容量配線６０４はＴＦＴ６２８のゲート配線６０２と同時に形成するこ
とができる。ゲート配線６０２及び容量配線６０４上には第１のゲート絶縁膜６０６ａ、
第２のゲート絶縁膜６０６ｂが形成される。保持容量は、容量配線６０４と容量電極層６
１５の間に第１のゲート絶縁膜６０６ａ、第２のゲート絶縁膜６０６ｂを介して形成して
いる。容量電極層６１５と画素電極層６２４はコンタクトホール６３３を介して接続され
ている。
対向基板６０１には、着色膜６３６、対向電極層６４０が形成されている。また、着色膜
６３６と対向電極層６４０の間には平坦化膜６３７が形成され、液晶の配向乱れを防いで
いる。液晶層６５０は画素電極層６２４と対向電極層６４０の間に配向膜６４８及び配向
膜６４６を介して形成されている。
画素電極層６２４と液晶層６５０と対向電極層６４０が重なり合うことで、液晶素子が形
成されている。
また、着色膜６３６は、基板６００側に形成されていても良い。また、基板６００の薄膜
トランジスタが形成されている面とは逆の面に偏光板を貼り合わせ、また対向基板６０１
の対向電極層６４０が形成されている面とは逆の面に、偏光板を貼り合わせておく。
以上の工程により、表示装置として液晶表示装置を作製することができる。本実施の形態
の液晶表示装置は、開口率が高い液晶表示装置である。
１１ 配線
１２ 配線
１３ 配線
１４ 配線
１５ 配線
２１ 入力端子
２２ 入力端子
２３ 入力端子
２４ 入力端子
２５ 入力端子
２６ 出力端子
２７ 出力端子
３１ トランジスタ
３２ トランジスタ
３３ トランジスタ
３４ トランジスタ
３５ トランジスタ
３６ トランジスタ
３７ トランジスタ
３８ トランジスタ
３９ トランジスタ
４０ トランジスタ
４１ トランジスタ
４２ トランジスタ
４３ トランジスタ
５１ 電源線
５２ 電源線
５３ 電源線
６１ 期間
６２ 期間
２００ 基板
２０２ａ 第１のゲート絶縁層
２０２ｂ 第２のゲート絶縁層
２０３ 保護絶縁層
２０４ 平坦化絶縁層
２１０ 薄膜トランジスタ
２１６ 酸化物絶縁層
２１７ 導電層
２２０ 薄膜トランジスタ
２２７ 画素電極層
２３０ 容量配線層
２３１ 容量電極層
２３２ 端子電極
２３４ ソース配線
２３５ 端子電極
２３６ 金属配線層
２３７ 金属配線層
２３８ ゲート配線層
２３９ 酸化物半導体層
２４０ 薄膜トランジスタ
２４１ 金属配線層
２４２ 金属配線層
２５１ 酸化物半導体層
４００ 基板
４０２ ゲート絶縁層
４０２ａ 第１のゲート絶縁層
４０２ｂ 第２のゲート絶縁層
４０３ 保護絶縁層
４０４ 平坦化絶縁層
４０６ 酸化物導電層
４０７ 酸化物絶縁膜
４０８ａ 低抵抗ドレイン領域
４０８ｂ 低抵抗ドレイン領域
４０９ａ ソース電極層
４０９ｂ ドレイン電極層
４１０ 薄膜トランジスタ
４１１ ゲート電極層
４１２ 酸化物半導体層
４１３ チャネル形成領域
４１４ａ 高抵抗ドレイン領域
４１４ｂ 高抵抗ドレイン領域
４１５ａ ソース電極層
４１５ｂ ドレイン電極層
４１６ 酸化物絶縁膜
４１７ 導電層
４２０ 薄膜トランジスタ
４２１ ゲート電極層
４２２ 酸化物半導体層
４２３ チャネル形成領域
４２４ａ 高抵抗ドレイン領域
４２４ｂ 高抵抗ドレイン領域
４２５ａ 導電層
４２５ｂ 導電層
４２６ 導電層
４２７ 画素電極層
４３０ 酸化物半導体膜
４３１ 酸化物半導体層
４３２ 酸化物半導体層
４３３ａ レジストマスク
４３３ｂ レジストマスク
４３４ 導電層
４３６ａ レジストマスク
４３６ｂ レジストマスク
４３８ａ レジストマスク
４３８ｂ レジストマスク
４４１ コンタクトホール
４４２ 酸化物導電層
４４３ 酸化物半導体層
４４４ 酸化物半導体膜
４４５ａ レジストマスク
４４５ｂ レジストマスク
４４６ａ 低抵抗ドレイン領域
４４６ｂ 低抵抗ドレイン領域
４４６ｃ 導電層
４４７ａ ソース電極層
４４７ｂ ドレイン電極層
４４８ 画素電極層
４４９ 薄膜トランジスタ
４５０ 薄膜トランジスタ
４５１ 基板
４５２ａ 第１のゲート絶縁層
４５２ｂ 第２のゲート絶縁層
４５３ 保護絶縁層
４５４ 平坦化絶縁層
４５５ 酸化物半導体層
４５６ａ 突出領域
４５６ｂ 突出領域
４５７ａ 突出領域
４６７ｂ 突出領域
４６０ 薄膜トランジスタ
４６１ ゲート電極層
４６２ 酸化物半導体層
４６３ チャネル形成領域
４６４ａ 高抵抗ドレイン領域
４６４ｂ 高抵抗ドレイン領域
４６４ｃ 金属層
４６５ａ ソース電極層
４６５ｂ ドレイン電極層
４６５ｃ 酸化物導電層
４６６ 酸化物絶縁膜
４６７ 導電層
４６８ 端子電極
４６９ 酸化物半導体層
４７０ 薄膜トランジスタ
４７１ ゲート電極層
４７２ 酸化物半導体層
４７３ チャネル形成領域
４７４ａ 高抵抗ドレイン領域
４７４ｂ 高抵抗ドレイン領域
４７６ 導電層
４７７ 画素電極層
４７８ 酸化物半導体層
４７９ 酸化物半導体層
４８０ 酸化物半導体膜
４８１ 酸化物半導体膜
４８２ａ レジストマスク
４８２ｂ レジストマスク
４８３ 酸化物半導体層
４８４ 金属導電層
４８５ 酸化物半導体層
４８６ 金属導電層
４８７ａ レジストマスク
４８７ｂ レジストマスク
４９０ａ 導電層
４９０ｂ 導電層
４９１ａ レジストマスク
４９１ｂ レジストマスク
４９２ 薄膜トランジスタ
４９３ 薄膜トランジスタ
４９４ コンタクトホール
４９６ 酸化物半導体膜
４９７ 酸化物半導体層
４９８ 酸化物半導体層
５８０ 基板
５８１ 薄膜トランジスタ
５８３ 絶縁膜
５８５ 絶縁層
５８７ 電極層
５８８ 電極層
５８９ 球形粒子
５９０ａ 黒色領域
５９０ｂ 白色領域
５９４ キャビティ
５９５ 充填材
５９６ 基板
６００ 基板
６０１ 対向基板
６０２ ゲート配線
６０３ ゲート配線
６０４ 容量配線
６０５ 容量配線
６０６ａ ゲート絶縁膜
６０６ｂ ゲート絶縁膜
６０７ 電極層
６０９ 共通電位線
６１５ 容量電極層
６１６ 配線
６１７ 容量配線
６１８ 配線
６１９ 配線
６２０ 絶縁膜
６２１ 絶縁膜
６２２ 絶縁膜
６２３ コンタクトホール
６２４ 画素電極層
６２５ スリット
６２６ 画素電極層
６２７ コンタクトホール
６２８ ＴＦＴ
６２９ ＴＦＴ
６３０ 保持容量部
６３１ 保持容量部
６３３ コンタクトホール
６３６ 着色膜
６３７ 平坦化膜
６４０ 対向電極層
６４１ スリット
６４４ 突起
６４６ 配向膜
６４８ 配向膜
６５０ 液晶層
６５１ 液晶素子
６５２ 液晶素子
６９０ 容量配線
２６００ ＴＦＴ基板
２６０１ 対向基板
２６０２ シール材
２６０３ 画素部
２６０４ 表示素子
２６０５ 着色層
２６０６ 偏光板
２６０７ 偏光板
２６０８ 配線回路部
２６０９ フレキシブル配線基板
２６１０ 冷陰極管
２６１１ 反射板
２６１２ 回路基板
２６１３ 拡散板
２７００ 電子書籍
２７０１ 筐体
２７０３ 筐体
２７０５ 表示部
２７０７ 表示部
２７１１ 軸部
２７２１ 電源
２７２３ 操作キー
２７２５ スピーカ
４００１ 基板
４００２ 画素部
４００３ 信号線駆動回路
４００４ 走査線駆動回路
４００５ シール材
４００６ 基板
４００８ 液晶層
４０１０ 薄膜トランジスタ
４０１１ 薄膜トランジスタ
４０１３ 液晶素子
４０１５ 接続端子電極
４０１６ 端子電極
４０１８ ＦＰＣ
４０１９ 異方性導電膜
４０２０ 保護絶縁層
４０２１ 絶縁層
４０３０ 画素電極層
４０３１ 対向電極層
４０３２ 絶縁層
４０３５ スペーサ
４０４０ 導電層
４０４１ 絶縁層
４５０１ 基板
４５０２ 画素部
４５０３ａ 信号線駆動回路
４５０３ｂ 信号線駆動回路
４５０４ａ 走査線駆動回路
４５０４ｂ 走査線駆動回路
４５０５ シール材
４５０６ 基板
４５０７ 充填材
４５０９ 薄膜トランジスタ
４５１０ 薄膜トランジスタ
４５１１ 発光素子
４５１２ 電界発光層
４５１３ 電極層
４５１５ 接続端子電極
４５１６ 端子電極
４５１７ 電極層
４５１８ａ ＦＰＣ
４５１８ｂ ＦＰＣ
４５１９ 異方性導電膜
４５２０ 隔壁
４５４０ 導電層
４５４１ 絶縁層
４５４３ 保護絶縁層
４５４３ 絶縁層
４５４４ 絶縁層
５３００ 基板
５３０１ 画素部
５３０２ 走査線駆動回路
５３０３ 走査線駆動回路
５３０４ 信号線駆動回路
５３０５ タイミング制御回路
５６０１ シフトレジスタ
５６０２ スイッチング回路
５６０３ 薄膜トランジスタ
５６０４ 配線
５６０５ 配線
６４００ 画素
６４０１ スイッチング用トランジスタ
６４０２ 発光素子駆動用トランジスタ
６４０３ 容量素子
６４０４ 発光素子
６４０５ 信号線
６４０６ 走査線
６４０７ 電源線
６４０８ 共通電極
７００１ ＴＦＴ
７００２ 発光素子
７００３ 陰極
７００４ ＥＬ層
７００５ 陽極
７００８ 陰極
７００９ 隔壁
７０１１ ＴＦＴ
７０１２ 発光素子
７０１３ 陰極
７０１４ ＥＬ層
７０１５ 陽極
７０１６ 遮蔽膜
７０１７ 導電膜
７０１９ 隔壁
７０２１ 駆動用ＴＦＴ
７０２２ 発光素子
７０２３ 陰極
７０２４ ＥＬ層
７０２５ 陽極
７０２６ 陽極
７０２７ 導電膜
７０２９ 隔壁
７０３０ 接続電極層
７０３１ 酸化物絶縁層
７０３２ 絶縁層
７０３３ カラーフィルタ層
７０３４ オーバーコート層
７０３５ 保護絶縁層
７０４０ 接続電極層
７０４１ 酸化物絶縁層
７０４２ 絶縁層
７０４３ カラーフィルタ層
７０４４ オーバーコート層
７０４５ 保護絶縁層
７０５０ 接続電極層
７０５１ 酸化物絶縁層
７０５２ 保護絶縁層
７０５３ 平坦化絶縁層
７０５５ 絶縁層
７０６１ 酸化物絶縁層
７０６２ 保護絶縁層
７０６３ カラーフィルタ層
７０６７ 導電膜
７０７１ 駆動用ＴＦＴ
７０７３ カラーフィルタ層
７０７４ オーバーコート層
７０７５ 保護絶縁層
９２０１ 表示部
９２０２ 表示ボタン
９２０３ 操作スイッチ
９２０４ バンド部
９２０５ 調節部
９２０６ カメラ部
９２０７ スピーカ
９２０８ マイク
９３０１ 上部筐体
９３０２ 下部筐体
９３０３ 表示部
９３０４ キーボード
９３０５ 外部接続ポート
９３０６ ポインティングデバイス
９３０７ 表示部
９６００ テレビジョン装置
９６０１ 筐体
９６０３ 表示部
９６０５ スタンド
９６０７ 表示部
９６０９ 操作キー
９６１０ リモコン操作機
９７００ デジタルフォトフレーム
９７０１ 筐体
９７０３ 表示部
９８８１ 筐体
９８８２ 表示部
９８８３ 表示部
９８８４ スピーカ部
９８８５ 操作キー
９８８６ 記録媒体挿入部
９８８７ 接続端子
９８８８ センサ
９８８９ マイクロフォン
９８９０ ＬＥＤランプ
９８９１ 筐体
９８９３ 連結部
９９００ スロットマシン
９９０１ 筐体
９９０３ 表示部

Claims (1)

  1. 同一基板上に第１の薄膜トランジスタを有する画素部と第２の薄膜トランジスタを有する駆動回路を有し、
    前記第１の薄膜トランジスタは、基板上に第１のゲート電極層と、
    前記第１のゲート電極層上にゲート絶縁層と、
    前記ゲート絶縁層上に酸化物半導体層と、
    前記酸化物半導体層上に第１のソース電極層及び第１のドレイン電極層と、
    前記第１のソース電極層又は前記第１のドレイン電極層上の一部と接する導電層と、
    前記ゲート絶縁層、前記酸化物半導体層、前記第１のソース電極層、及び前記第１のドレイン電極層上に前記酸化物半導体層の一部と接する保護絶縁層と、
    前記保護絶縁層上に前記導電層と電気的に接続された画素電極層とを有し、
    前記第１の薄膜トランジスタの前記第１のゲート電極層、前記ゲート絶縁層、前記酸化物半導体層、前記第１のソース電極層、前記第１のドレイン電極層、前記保護絶縁層、及び前記画素電極層は透光性を有し、
    前記第２の薄膜トランジスタの第２のソース電極層及び第２のドレイン電極層は、前記第１の薄膜トランジスタの前記第１のソース電極層及び前記第１のドレイン電極層と材料が異なり、前記第１の薄膜トランジスタの前記第１のソース電極層及び前記第１のドレイン電極層よりも低抵抗の導電材料であることを特徴とする半導体装置。
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