JP2714016B2 - 表示装置 - Google Patents
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- JP2714016B2 JP2714016B2 JP19451988A JP19451988A JP2714016B2 JP 2714016 B2 JP2714016 B2 JP 2714016B2 JP 19451988 A JP19451988 A JP 19451988A JP 19451988 A JP19451988 A JP 19451988A JP 2714016 B2 JP2714016 B2 JP 2714016B2
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Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明はアクティブマトリックス型表示装置に関す
る。
る。
（従来の技術） 近年、非晶質シリコン膜（以下ａ−Si膜と略称）を用
いた薄膜トランジスタ（以下TFTと略称）をスイッチン
グ素子として用いたアクティブマトリックス型液晶表示
装置が注目されている。これは、廉価なガラス基板が利
用できるために、大面積，高精細，高画質，廉価等が達
成できる可能性があるからである。
いた薄膜トランジスタ（以下TFTと略称）をスイッチン
グ素子として用いたアクティブマトリックス型液晶表示
装置が注目されている。これは、廉価なガラス基板が利
用できるために、大面積，高精細，高画質，廉価等が達
成できる可能性があるからである。
第３図にTFTアレイを用いたディスプレイの等価回路
を示す。この第３図において、31（311，312，…31n）
は行方向のTFT33のゲート電極を共通にドライブするア
ドレスライン、32（321，322，…32n）はディスプレイ
信号を列方向のTFT33のソースに送るデータラインであ
る。TFT33はアドレスライン31とデータライン32の各ク
ロスポイントに対応した画素毎に用いられ、各ドレイン
電極は表示素子35と共にキャパシタ34にも接続されてい
る。表示素子35は例えば液晶やエレクトロルミネッセン
ス素子である具体的に液晶ディスプレイパネルを例にと
ると、アドレスライン31、データライン32、トランジス
タ33およびキャパシタ34を集積形成した駆動回路基板
と、これに対向する透明電極を全面に形成した基板との
間に液晶層を挟持することにより構成される。このよう
なディスプレイパネルはアドレスライン毎にデータを書
き込む線順次方式で駆動され、表示素子35をデューティ
比ほぼ100％で駆動できる利点がある。なお、上記構成
でキャパシタ34は付けられないこともある。
を示す。この第３図において、31（311，312，…31n）
は行方向のTFT33のゲート電極を共通にドライブするア
ドレスライン、32（321，322，…32n）はディスプレイ
信号を列方向のTFT33のソースに送るデータラインであ
る。TFT33はアドレスライン31とデータライン32の各ク
ロスポイントに対応した画素毎に用いられ、各ドレイン
電極は表示素子35と共にキャパシタ34にも接続されてい
る。表示素子35は例えば液晶やエレクトロルミネッセン
ス素子である具体的に液晶ディスプレイパネルを例にと
ると、アドレスライン31、データライン32、トランジス
タ33およびキャパシタ34を集積形成した駆動回路基板
と、これに対向する透明電極を全面に形成した基板との
間に液晶層を挟持することにより構成される。このよう
なディスプレイパネルはアドレスライン毎にデータを書
き込む線順次方式で駆動され、表示素子35をデューティ
比ほぼ100％で駆動できる利点がある。なお、上記構成
でキャパシタ34は付けられないこともある。
次に、第４図にこの種のディスプレイの具体的な構造
を示す。第４図において、ガラス基板41の上にアドレス
線及びゲートとなる配線パターン42を形成し、ゲート絶
縁膜43、ａ−Si44を堆積し、ａ−Siの島を形成する。表
示電極45を形成した後にソース461、ドレイン電極462、
データ線となる配線を形成する。
を示す。第４図において、ガラス基板41の上にアドレス
線及びゲートとなる配線パターン42を形成し、ゲート絶
縁膜43、ａ−Si44を堆積し、ａ−Siの島を形成する。表
示電極45を形成した後にソース461、ドレイン電極462、
データ線となる配線を形成する。
この種のディスプレイを大面積、高精細化すると、コ
ストの増加、配線抵抗の増化及び開口率の減少の問題が
生じ製造が困難になる。コストを減少させるためには、
製作プロセスの減少、特にマスクプロセスの減少が効果
的である。例えばTFTのソース，ドレイン及び表示用透
明電極を同一のITOで製造することが行なわれている（J
apan Display 86,PD−３）。このようにソース（画素電
極側）を透明電極にすることは開口率を増大させるのに
効果的である。しかし、ITOは抵抗率が数ｍΩcmと金属
の10-5〜10-4Ωcmより１桁以上大きい。このため対角10
インチの表示装置では巾20μｍ、2mΩcm、厚さ2000Å、
長さ20cmの配線では配線抵抗が1MΩと大きいためパルス
の伝播遅延が４msecと大きくこれは書き込み時間30μ
secに比較して非常に大きく駆動が不可能である。
ストの増加、配線抵抗の増化及び開口率の減少の問題が
生じ製造が困難になる。コストを減少させるためには、
製作プロセスの減少、特にマスクプロセスの減少が効果
的である。例えばTFTのソース，ドレイン及び表示用透
明電極を同一のITOで製造することが行なわれている（J
apan Display 86,PD−３）。このようにソース（画素電
極側）を透明電極にすることは開口率を増大させるのに
効果的である。しかし、ITOは抵抗率が数ｍΩcmと金属
の10-5〜10-4Ωcmより１桁以上大きい。このため対角10
インチの表示装置では巾20μｍ、2mΩcm、厚さ2000Å、
長さ20cmの配線では配線抵抗が1MΩと大きいためパルス
の伝播遅延が４msecと大きくこれは書き込み時間30μ
secに比較して非常に大きく駆動が不可能である。
（本発明が解決しようとする課題） 上述のごとく、従来の逆スタッガ型のTFTを用いた表
示装置用基板では、コストの増加、配線抵抗の増加及び
開口率の減少の問題を同時に解決することは困難であっ
た。本発明は上記の問題を同時に解決することを目的と
する。
示装置用基板では、コストの増加、配線抵抗の増加及び
開口率の減少の問題を同時に解決することは困難であっ
た。本発明は上記の問題を同時に解決することを目的と
する。
（課題を解決するための手段） 本発明は、絶縁性基板上に形成された複数のアドレス
配線と、このアドレス配線に絶縁的に交差部を形成する
複数のデータ線と、これら交差部近傍に配置された画素
電極と、前記交差部に隣接して配置されており、前記ア
ドレス線に電気的接続されたゲート電極、前記データ線
に電気的接続されたドレイン電極、前記画素電極に電気
的接続されたソース電極とからなる薄膜トランジスタと
を具備した表示装置において、前記薄膜トランジスタは
前記絶縁基板上に前記ゲート電極、半導体層、前記ソー
ス・ドレイン電極が順次積層された構造であり、前記デ
ータ線及び前記ドレイン電極は透明導体とその上に積層
された金属層により形成され、前記画素電極及び前記ソ
ース電極が透明導体のみにより形成されていることを特
徴とする表示装置を提供するものである。
配線と、このアドレス配線に絶縁的に交差部を形成する
複数のデータ線と、これら交差部近傍に配置された画素
電極と、前記交差部に隣接して配置されており、前記ア
ドレス線に電気的接続されたゲート電極、前記データ線
に電気的接続されたドレイン電極、前記画素電極に電気
的接続されたソース電極とからなる薄膜トランジスタと
を具備した表示装置において、前記薄膜トランジスタは
前記絶縁基板上に前記ゲート電極、半導体層、前記ソー
ス・ドレイン電極が順次積層された構造であり、前記デ
ータ線及び前記ドレイン電極は透明導体とその上に積層
された金属層により形成され、前記画素電極及び前記ソ
ース電極が透明導体のみにより形成されていることを特
徴とする表示装置を提供するものである。
（作用） 本発明は、データ線及びTFTのドレインを透明導体と
その上に積層された金属層により形成し、画素電極及び
TFTのソースを透明導体により形成し、開口率を減少さ
せずにデータラインの配線抵抗を減少させることができ
る。すなわち、信号の伝播に関係するデータ線及びドレ
インは透明導体上に金属（好ましくは低抵抗金属）層が
積層されているため、データライン抵抗が低く、表示作
用のある画素電極及びソース電極を透明導体のみで形成
するため、ソースの部分まで表示電極として開口率を上
げることができる。
その上に積層された金属層により形成し、画素電極及び
TFTのソースを透明導体により形成し、開口率を減少さ
せずにデータラインの配線抵抗を減少させることができ
る。すなわち、信号の伝播に関係するデータ線及びドレ
インは透明導体上に金属（好ましくは低抵抗金属）層が
積層されているため、データライン抵抗が低く、表示作
用のある画素電極及びソース電極を透明導体のみで形成
するため、ソースの部分まで表示電極として開口率を上
げることができる。
また、本発明ではデータ線及びドレインの金属層をメ
ッキ法により形成すれば、製造プロセスを簡素化するこ
とができる。
ッキ法により形成すれば、製造プロセスを簡素化するこ
とができる。
（実施例） 以下、本発明の第１の実施例を第１図を用いて説明す
る。ガラス基板11の上にTa12を2000Åスパッタし、CF4
とO2を用いたプラズマエッチングによりテーパエッチン
グを行ないゲート電極をパターン形成した。次に、プラ
ズマCVD法によりSiO×13を2000Å、アンドープａ−Si14
を3000Å、n+a−Si15-1を500Å堆積した。Mo15-2を500
Å堆積した後にパターニングしてａ−Siの島を形成し
た。次にコンタクトホールを開口した後に、ITO膜16を2
000Å、Ni17を500Åを堆積し、Ni/ITOをエッチングし
て、データ線及びソース，ドレイン及び画素電極を形成
した。次にデータ線の端に電気的接触を取り、ワット浴
中でデータ線及びドレインのみにCu18を１μｍメッキ形
成した。次に、HClによりソース及び画素電極上のNiを
エッチングし、除去した。
る。ガラス基板11の上にTa12を2000Åスパッタし、CF4
とO2を用いたプラズマエッチングによりテーパエッチン
グを行ないゲート電極をパターン形成した。次に、プラ
ズマCVD法によりSiO×13を2000Å、アンドープａ−Si14
を3000Å、n+a−Si15-1を500Å堆積した。Mo15-2を500
Å堆積した後にパターニングしてａ−Siの島を形成し
た。次にコンタクトホールを開口した後に、ITO膜16を2
000Å、Ni17を500Åを堆積し、Ni/ITOをエッチングし
て、データ線及びソース，ドレイン及び画素電極を形成
した。次にデータ線の端に電気的接触を取り、ワット浴
中でデータ線及びドレインのみにCu18を１μｍメッキ形
成した。次に、HClによりソース及び画素電極上のNiを
エッチングし、除去した。
次に、CDEによりチャネル部のn+a−Siをエッチングし
て、TFTアレイを完成させた。次にSiN×19をプラズマCV
Dにより堆積してパシベーションを行なった。コンタク
ト部のSiN×19をエッチング除去した後に、ポリイミド2
0を800Å形成した後にラビング配向を行なった。同様に
ポリイミド配向21を行なった対向基板22を接着して、TN
液晶23を封入して液晶ディスプレイを形成した。
て、TFTアレイを完成させた。次にSiN×19をプラズマCV
Dにより堆積してパシベーションを行なった。コンタク
ト部のSiN×19をエッチング除去した後に、ポリイミド2
0を800Å形成した後にラビング配向を行なった。同様に
ポリイミド配向21を行なった対向基板22を接着して、TN
液晶23を封入して液晶ディスプレイを形成した。
このようなアドレス線を形成することによりライン抵
抗は、1MΩから1kΩと大きく減少できた。又、このよう
なメッキプロセスを用いることにより、データ線と画素
電極を同一のマスクで形成できるためマスク数を１枚減
少することができた。又、ソース部の電極を除去するこ
とにより、画素の開口率を大きくできた。
抗は、1MΩから1kΩと大きく減少できた。又、このよう
なメッキプロセスを用いることにより、データ線と画素
電極を同一のマスクで形成できるためマスク数を１枚減
少することができた。又、ソース部の電極を除去するこ
とにより、画素の開口率を大きくできた。
次に、第２図に別の実施例を示す。ガラス基板11の上
に実施例１と同様にａ−Siの島及びコンタクトホールを
形成する。次に、ITO膜16、Cv27を500Å、Al28を5000Å
堆積し、Al/Cv/ITOをエッチングして、データ線及びソ
ース，ドレイン及び画素電極を形成した。次にパターニ
ングによりソース及び画素電極上のAl/Cvをエッチング
除去した。
に実施例１と同様にａ−Siの島及びコンタクトホールを
形成する。次に、ITO膜16、Cv27を500Å、Al28を5000Å
堆積し、Al/Cv/ITOをエッチングして、データ線及びソ
ース，ドレイン及び画素電極を形成した。次にパターニ
ングによりソース及び画素電極上のAl/Cvをエッチング
除去した。
次に、実施例１と同様にして液晶ディスプレイを形成
した。
した。
このようなアドレス線を形成することにより、ライン
抵抗は1MΩか2kΩと大きく減少できた。又、第１の実施
例と同様にドレイン部の電極を除去することにより画面
の開口率を大きくできた。
抵抗は1MΩか2kΩと大きく減少できた。又、第１の実施
例と同様にドレイン部の電極を除去することにより画面
の開口率を大きくできた。
データライン上層の金属はAl,Cuに限らずAu,Ag等の低
抵抗金属でも良い。ITO上の中間金属はCv,Niに限らず、
密着性の良い金属ならば何でも良い。
抵抗金属でも良い。ITO上の中間金属はCv,Niに限らず、
密着性の良い金属ならば何でも良い。
又、ディスプレイは本実施例のような、白黒形に限ら
ず、カラーフィルターを装置したカラーディスプレイで
も同様の効果が得られる。
ず、カラーフィルターを装置したカラーディスプレイで
も同様の効果が得られる。
本発明によれば、開口率を増加して、且つ配設抵抗が
減少でき、又マスクプロセスを減少することができ、デ
ィスプレイの性能向上及びコストの低減が実現できる。
減少でき、又マスクプロセスを減少することができ、デ
ィスプレイの性能向上及びコストの低減が実現できる。
第１図及び第２図は本発明の一実施例の表示装置の概略
図、第３図はアクティブマトリックス型ディスプレイの
等価回路図、第４図は従来の表示装置の概略図を示す。 11…ガラス基板、12…ゲート及びアドレス電極、13…ａ
−Si、14…ゲート絶縁膜、15…Mo/n+a−Si、16…ITO、1
7…Ni、18…Cu、27…Cv、28…Al。
図、第３図はアクティブマトリックス型ディスプレイの
等価回路図、第４図は従来の表示装置の概略図を示す。 11…ガラス基板、12…ゲート及びアドレス電極、13…ａ
−Si、14…ゲート絶縁膜、15…Mo/n+a−Si、16…ITO、1
7…Ni、18…Cu、27…Cv、28…Al。
Claims (2)
- 【請求項１】絶縁性基板上に形成された複数のアドレス
配線と、このアドレス配線に絶縁的に交差部を形成する
複数のデータ線と、これら交差部近傍に配置された画素
電極と、前記交差部に隣接して配置されており、前記ア
ドレス線に電気的接続されたゲート電極、前記データ線
に電気的接続されたドレイン電極、前記画素電極に電気
的接続されたソース電極とからなる薄膜トランジスタと
を具備した表示装置において、前記薄膜トランジスタは
前記絶縁基板上に前記ゲート電極、半導体層、前記ソー
ス・ドレイン電極が順次積層された構造であり、前記デ
ータ線及び前記ドレイン電極は透明導体とその上に積層
された金属層により形成され、前記画素電極及び前記ソ
ース電極が透明導体のみにより形成されていることを特
徴とする表示装置。 - 【請求項２】前記データ線及び前記ドレイン電極の金属
層がメッキ法により形成されていることを特徴とする請
求項１に記載の表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19451988A JP2714016B2 (ja) | 1988-08-05 | 1988-08-05 | 表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19451988A JP2714016B2 (ja) | 1988-08-05 | 1988-08-05 | 表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0244318A JPH0244318A (ja) | 1990-02-14 |
| JP2714016B2 true JP2714016B2 (ja) | 1998-02-16 |
Family
ID=16325884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19451988A Expired - Fee Related JP2714016B2 (ja) | 1988-08-05 | 1988-08-05 | 表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2714016B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3387981B2 (ja) * | 1992-10-09 | 2003-03-17 | 富士通株式会社 | 薄膜トランジスタマトリクス装置の製造方法 |
| JPH07175084A (ja) * | 1993-12-21 | 1995-07-14 | Hitachi Ltd | 液晶表示装置及びその製造方法 |
| JP3473514B2 (ja) * | 1999-07-28 | 2003-12-08 | 日本電気株式会社 | 薄膜トランジスタアレイの製造方法、トランジスタの製造方法及び薄膜トランジスタの製造方法 |
| TW525216B (en) | 2000-12-11 | 2003-03-21 | Semiconductor Energy Lab | Semiconductor device, and manufacturing method thereof |
| KR100750872B1 (ko) | 2001-01-18 | 2007-08-22 | 엘지.필립스 엘시디 주식회사 | 액정표장치용 어레이기판과 그 제조방법 |
| GB0102756D0 (en) * | 2001-02-03 | 2001-03-21 | Koninkl Philips Electronics Nv | Method of improving the conductivity of transparent conductor lines |
| KR101851403B1 (ko) | 2009-07-18 | 2018-04-23 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 반도체 장치 제조 방법 |
| TWI596741B (zh) * | 2009-08-07 | 2017-08-21 | 半導體能源研究所股份有限公司 | 半導體裝置和其製造方法 |
| KR101779349B1 (ko) * | 2009-10-14 | 2017-09-18 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 그 제작 방법 |
| JP2019050394A (ja) * | 2018-10-31 | 2019-03-28 | 株式会社半導体エネルギー研究所 | 半導体装置、及び電子機器 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61179486A (ja) * | 1985-02-04 | 1986-08-12 | 三菱電機株式会社 | 半導体装置 |
| JPS62288883A (ja) * | 1986-06-09 | 1987-12-15 | アルプス電気株式会社 | 薄膜トランジスタの製造方法 |
| JPS63221324A (ja) * | 1987-03-11 | 1988-09-14 | Hitachi Ltd | 液晶表示装置 |
-
1988
- 1988-08-05 JP JP19451988A patent/JP2714016B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0244318A (ja) | 1990-02-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |