JP2605346B2 - 表示装置の製造方法 - Google Patents
表示装置の製造方法Info
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- JP2605346B2 JP2605346B2 JP12093288A JP12093288A JP2605346B2 JP 2605346 B2 JP2605346 B2 JP 2605346B2 JP 12093288 A JP12093288 A JP 12093288A JP 12093288 A JP12093288 A JP 12093288A JP 2605346 B2 JP2605346 B2 JP 2605346B2
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- Japan
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- gate
- wiring
- terminal
- display device
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、液晶等のマトリクス形表示装置の製造方
法に関するものである。
法に関するものである。
この種のマトリクス形表示装置は、通常２枚の対向基
板の間に液晶等の表示材料が挾持され、この表示材料に
電圧を印加する方法で構成される。この際少くとも一方
の基板にマトリクス状に配列した画素電極を設け、これ
らの画素を選択的に動作するために、各画素毎にTFT等
の非線形特性を有する能動素子を設けている。
板の間に液晶等の表示材料が挾持され、この表示材料に
電圧を印加する方法で構成される。この際少くとも一方
の基板にマトリクス状に配列した画素電極を設け、これ
らの画素を選択的に動作するために、各画素毎にTFT等
の非線形特性を有する能動素子を設けている。
従来、この種の表示装置としては例えば特開昭61−24
8564号公報に開示されているものがあり、第４図〜第６
図にその構造を示す。第４図は従来のマトリクス形表示
装置の製造方法により形成したTFTアレイ基板の全体を
示す平面図、第５図はその一画素の平面図、そして第６
図は第５図のII−II線断面図である。各図において、１
は透明絶縁基板、２はこの基板１上の画素電極、３は同
じく基板１上に設けたゲート電極とその配線、４はゲー
ト電極３上のゲート絶縁膜、５はこの絶縁膜４上に形成
した半導体膜、６および７は半導体膜５に接続したソー
ス電極とその配線およびドレイン電極である。８はゲー
ト端子、９はソース端子である。
8564号公報に開示されているものがあり、第４図〜第６
図にその構造を示す。第４図は従来のマトリクス形表示
装置の製造方法により形成したTFTアレイ基板の全体を
示す平面図、第５図はその一画素の平面図、そして第６
図は第５図のII−II線断面図である。各図において、１
は透明絶縁基板、２はこの基板１上の画素電極、３は同
じく基板１上に設けたゲート電極とその配線、４はゲー
ト電極３上のゲート絶縁膜、５はこの絶縁膜４上に形成
した半導体膜、６および７は半導体膜５に接続したソー
ス電極とその配線およびドレイン電極である。８はゲー
ト端子、９はソース端子である。
上記のように構成した表示装置は全体として複数のゲ
ート配線３が並設されており、このゲート配線３に交叉
して複数のソース配線６が並設され、そしてゲートおよ
びソース配線3,6の交叉部に設けられたドレイン電極
７、ゲート絶縁膜４、半導体膜５およびゲート電極３と
ソース電極６とで非線形特性を有するTFTを構成し、こ
の能動素子と画素電極２とでTFTアレイ基板を構成して
いる。このTFTアレイ基板に対向して、かつ表面に透明
電極等を有する対向電極基板（図示せず）が設けられ、
TFTアレイ基板と対向電極基板の間に液晶等の表示材料
が挾持されてマトリクス形表示装置を構成する。
ート配線３が並設されており、このゲート配線３に交叉
して複数のソース配線６が並設され、そしてゲートおよ
びソース配線3,6の交叉部に設けられたドレイン電極
７、ゲート絶縁膜４、半導体膜５およびゲート電極３と
ソース電極６とで非線形特性を有するTFTを構成し、こ
の能動素子と画素電極２とでTFTアレイ基板を構成して
いる。このTFTアレイ基板に対向して、かつ表面に透明
電極等を有する対向電極基板（図示せず）が設けられ、
TFTアレイ基板と対向電極基板の間に液晶等の表示材料
が挾持されてマトリクス形表示装置を構成する。
しかしながら、TFTアレイ基板を製造する場合、少な
くとも５回のパターン加工工程が必要であり、その都度
パターニング不良による欠陥あるいは工程を経るごとに
基板に付着する異物による欠陥が発生し、これによって
製品歩留りの低下を招き、また工程数が多いことによる
高コスト化がまぬがれない。さらに、ゲート端子８、ソ
ース端子９はそれぞれゲート電極とその配線３およびソ
ース電極とその配線６と同時にAlやCrの材料で形成され
ているため、端子と外部回路を接続する際、信頼性の高
い半田を使用できないといった問題があった。
くとも５回のパターン加工工程が必要であり、その都度
パターニング不良による欠陥あるいは工程を経るごとに
基板に付着する異物による欠陥が発生し、これによって
製品歩留りの低下を招き、また工程数が多いことによる
高コスト化がまぬがれない。さらに、ゲート端子８、ソ
ース端子９はそれぞれゲート電極とその配線３およびソ
ース電極とその配線６と同時にAlやCrの材料で形成され
ているため、端子と外部回路を接続する際、信頼性の高
い半田を使用できないといった問題があった。
この発明は上記の様な従来の問題を解消するためにな
されたもので、少くともパターン加工工程を１つ少くし
て製造できるマトリクス形の表示装置の製造方法を得る
ことを目的とする。
されたもので、少くともパターン加工工程を１つ少くし
て製造できるマトリクス形の表示装置の製造方法を得る
ことを目的とする。
この発明に係る表示装置の製造方法は、マトリクス形
の表示装置において、ゲート電極とその配線、ゲート端
子、ソース端子、および全ての上記ゲート端子とソース
端子とを電気的に接続するショートリングを、画素電極
と同工程で形成し、ショートリングに通電してゲート電
極やゲート端子およびソース端子に金属メッキを施こす
ものである。
の表示装置において、ゲート電極とその配線、ゲート端
子、ソース端子、および全ての上記ゲート端子とソース
端子とを電気的に接続するショートリングを、画素電極
と同工程で形成し、ショートリングに通電してゲート電
極やゲート端子およびソース端子に金属メッキを施こす
ものである。
この発明においては、ゲート電極とその配線、ゲート
端子、ソース端子、およびゲート端子とソース端子とを
電気的に接続するショートリングを、画素電極と同時に
ITO等でパターン形成し、その後ショートリングを電気
メッキの電極として、ゲート電極とその配線、ゲート端
子およびソース端子に金属を析出させることにより、ゲ
ート電極とその配線、ゲート端子及びソース端子をITO
と析出された金属とで形成できるので、従来の製造方法
よりパターン加工工程が１回少なくできる。
端子、ソース端子、およびゲート端子とソース端子とを
電気的に接続するショートリングを、画素電極と同時に
ITO等でパターン形成し、その後ショートリングを電気
メッキの電極として、ゲート電極とその配線、ゲート端
子およびソース端子に金属を析出させることにより、ゲ
ート電極とその配線、ゲート端子及びソース端子をITO
と析出された金属とで形成できるので、従来の製造方法
よりパターン加工工程が１回少なくできる。
以下、この発明の一実施例を図について説明する。第
１図はこの発明の製造方法によって製作したマトリクス
形表示装置のTFTアレイ基板の全体の平面図、第２図は
その一画素の拡大平面図、第３図は第２図のIII−III線
断面図であって、11はゲート電極およびその配線３の表
面を被覆した金属のメッキ膜で、その他の符号は従来例
の場合と全て同一であるので同一符号を付して説明は省
略する。
１図はこの発明の製造方法によって製作したマトリクス
形表示装置のTFTアレイ基板の全体の平面図、第２図は
その一画素の拡大平面図、第３図は第２図のIII−III線
断面図であって、11はゲート電極およびその配線３の表
面を被覆した金属のメッキ膜で、その他の符号は従来例
の場合と全て同一であるので同一符号を付して説明は省
略する。
次に上記したTFTアレイ基板の製造方法について説明
する。
する。
まずガラス等の透明絶縁基板１上に、ITO（Indium Ti
n Oxide）等の透明導電膜を、EB蒸着法等で堆積する。
次にホトエッチング法等の方法で、画素電極２と同時
に、ライン状のゲート電極とその配線３、ゲート端子
８、ソース端子９、及びゲート端子８とソース端子９と
をその外側で電気的に短絡させるショートリング10をパ
ターン形成する。次に電気メッキ法により、ゲート電極
とその配線３、ゲート端子８、ソース端子９、ショート
リング10にNi,Cr等の金属のメッキ膜11を析出させる。
このとき画素電極２は、ゲート電極等とは完全に独立分
離されたパターンで電気的に導通がないので、メッキ膜
は、析出しない。
n Oxide）等の透明導電膜を、EB蒸着法等で堆積する。
次にホトエッチング法等の方法で、画素電極２と同時
に、ライン状のゲート電極とその配線３、ゲート端子
８、ソース端子９、及びゲート端子８とソース端子９と
をその外側で電気的に短絡させるショートリング10をパ
ターン形成する。次に電気メッキ法により、ゲート電極
とその配線３、ゲート端子８、ソース端子９、ショート
リング10にNi,Cr等の金属のメッキ膜11を析出させる。
このとき画素電極２は、ゲート電極等とは完全に独立分
離されたパターンで電気的に導通がないので、メッキ膜
は、析出しない。
次にゲート絶縁膜４となるSiN又はSiO2等、及び半導
体膜５となる水素化アモルファス・シリコン（ａ−Si:
H）等を連続してCVD法等により堆積する。次いで順次半
導体膜５をアイランド状に形成し、ゲート絶縁膜４を少
くとも画素電極２とドレイン電極７が接続され、さらに
ソース端子９とソース配線６が接続される様にパターン
形成を行う。次にAl,Cr等の金属を堆積し、ソース電極
とその配線６及びドレイン電極７を形成する。これでTF
Tアレイ基板が完成する。
体膜５となる水素化アモルファス・シリコン（ａ−Si:
H）等を連続してCVD法等により堆積する。次いで順次半
導体膜５をアイランド状に形成し、ゲート絶縁膜４を少
くとも画素電極２とドレイン電極７が接続され、さらに
ソース端子９とソース配線６が接続される様にパターン
形成を行う。次にAl,Cr等の金属を堆積し、ソース電極
とその配線６及びドレイン電極７を形成する。これでTF
Tアレイ基板が完成する。
この様にして形成されたTFTアレイ基板と、透明導電
電極及びカラーフィルタ等を有する対向電極基板との間
に、液晶等の表示材料が挾持され、マトリクス形表示装
置が製造される。
電極及びカラーフィルタ等を有する対向電極基板との間
に、液晶等の表示材料が挾持され、マトリクス形表示装
置が製造される。
以上説明したようにこの発明によれば、ゲート電極と
その配線、ゲート端子、ソース端子、および全ての上記
ゲート端子とソース端子とを電気的に接続するショート
リングを、画素電極と同工程で形成し、これに通電して
ゲート電極とその配線、ゲート端子およびソース端子に
金属メッキを施こしたので、ゲート電極とその配線、ゲ
ート端子及びソース端子はITOとその上にメッキ析出さ
れた金属とからなり、従来の方法よりパターン加工工程
が１回少く低コスト化及び高歩留化が期待できる。また
ゲート電極とその配線は従来スパッタ法等で成膜するた
め高価な装置が必要であったがこの発明ではメッキ法で
あるので高価な装置は不要で安価となる。さらにメッキ
する金属をNiに選べば、端子と外部回路との接続に、は
んだづけが使用でき、安価で信頼性が高くなることが期
待できる。
その配線、ゲート端子、ソース端子、および全ての上記
ゲート端子とソース端子とを電気的に接続するショート
リングを、画素電極と同工程で形成し、これに通電して
ゲート電極とその配線、ゲート端子およびソース端子に
金属メッキを施こしたので、ゲート電極とその配線、ゲ
ート端子及びソース端子はITOとその上にメッキ析出さ
れた金属とからなり、従来の方法よりパターン加工工程
が１回少く低コスト化及び高歩留化が期待できる。また
ゲート電極とその配線は従来スパッタ法等で成膜するた
め高価な装置が必要であったがこの発明ではメッキ法で
あるので高価な装置は不要で安価となる。さらにメッキ
する金属をNiに選べば、端子と外部回路との接続に、は
んだづけが使用でき、安価で信頼性が高くなることが期
待できる。
第１図はこの発明の一実施例によるマトリクス形の表示
装置の製造方法によって製造されたTFTアレイ基板の全
体を示す平面図、第２図はその一画素の拡大平面図、第
３図は第２図のIII−III線断面図、第４図は従来のマト
リクス形表示装置の製造方法によって製造されたTFTア
レイ基板の全体を示す平面図、第５図はその一画素の拡
大平面図、第６図は第５図のVI−VI断面図である。 １は透明絶縁基板、２は画素電極、３はゲート電極とそ
の配線、４はゲート絶縁膜、５は半導体膜、６はソース
電極とその配線、７はドレイン電極、８はゲート端子、
９はソース端子、10はショートリング、11は金属メッキ
膜。 なお図中、同一符号は同一又は相当部分を示す。
装置の製造方法によって製造されたTFTアレイ基板の全
体を示す平面図、第２図はその一画素の拡大平面図、第
３図は第２図のIII−III線断面図、第４図は従来のマト
リクス形表示装置の製造方法によって製造されたTFTア
レイ基板の全体を示す平面図、第５図はその一画素の拡
大平面図、第６図は第５図のVI−VI断面図である。 １は透明絶縁基板、２は画素電極、３はゲート電極とそ
の配線、４はゲート絶縁膜、５は半導体膜、６はソース
電極とその配線、７はドレイン電極、８はゲート端子、
９はソース端子、10はショートリング、11は金属メッキ
膜。 なお図中、同一符号は同一又は相当部分を示す。
Claims (1)
- 【請求項１】透明絶縁基板上に並設された複数のゲート
電極とその配線、この電極配線に交叉する複数のソース
電極とその配線および両電極配線の交叉部に設けられた
非線形特性を有する能動素子と画素電極を有する薄膜ト
ランジスタ（TFT）アレイ基板、このアレイ基板に対向
しかつ、表面に透明導電膜を有する対向電極基板並びに
該対向電極基板と上記アレイ基板の間に挟持される液晶
等の表示材料を備えたマトリクス形表示装置の製造方法
において、ゲート電極とその配線、ゲート端子、ソース
端子および全てのゲート端子とソース端子とを電気的に
接続するショートリングを、画素電極と同工程で形成
し、次にショートリングに通電することによりゲート電
極とその配線、ゲート端子およびソース端子に金属をメ
ッキすることにより形成したことを特徴とする表示装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12093288A JP2605346B2 (ja) | 1988-05-17 | 1988-05-17 | 表示装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12093288A JP2605346B2 (ja) | 1988-05-17 | 1988-05-17 | 表示装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01289919A JPH01289919A (ja) | 1989-11-21 |
| JP2605346B2 true JP2605346B2 (ja) | 1997-04-30 |
Family
ID=14798542
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12093288A Expired - Lifetime JP2605346B2 (ja) | 1988-05-17 | 1988-05-17 | 表示装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2605346B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4112168B2 (ja) * | 2000-12-11 | 2008-07-02 | 株式会社半導体エネルギー研究所 | 半導体装置およびその作製方法 |
| TW525216B (en) | 2000-12-11 | 2003-03-21 | Semiconductor Energy Lab | Semiconductor device, and manufacturing method thereof |
| SG111923A1 (en) | 2000-12-21 | 2005-06-29 | Semiconductor Energy Lab | Light emitting device and method of manufacturing the same |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60209780A (ja) * | 1984-04-04 | 1985-10-22 | セイコーエプソン株式会社 | 液晶表示体の製造方法 |
-
1988
- 1988-05-17 JP JP12093288A patent/JP2605346B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01289919A (ja) | 1989-11-21 |
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