JPH0194670A - アクティブマトリクス型表示装置 - Google Patents
アクティブマトリクス型表示装置Info
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- JPH0194670A JPH0194670A JP62252727A JP25272787A JPH0194670A JP H0194670 A JPH0194670 A JP H0194670A JP 62252727 A JP62252727 A JP 62252727A JP 25272787 A JP25272787 A JP 25272787A JP H0194670 A JPH0194670 A JP H0194670A
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- gate electrode
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
- H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
本０発明はアクティブマトリクス型表示装置に関し、
闇値不良により歩留低下と経時不良の問題を解決するた
めに、電気的な手段で容易に薄膜トランジスタの闇値を
制御することのできるアクティブマトリクス型表示装置
を提供することを目的とし、対向配置された一対の透明
基板と、該一対の透明基板の一方の表面に、平行に配列
された複数本のスキャンバスラインと、マトリクス状に
配置された複数個の表示電極と、該表示電極に対応する
薄膜トランジスタの第１′ゲート電極と、該第１ゲート
電極にゲート絶縁膜、動作半導体層を介して対向配置さ
れたソース電極、ドレイン電極が、それぞれ当該薄膜ト
ランジスタに対応するスキャンバスライン、対応する表
示電極、隣のスキャンバスラインに接続され、他方の透
明基板の表面に複数本のデータバスラインが配設された
構成を有する薄膜トランジスタマトリクスにおいて、前
記ソース電極およびドレイン電極の前記第１ゲート電極
と反対側に１．絶縁膜を介して配設された第２ゲート電
極を具備するよう構成した。
めに、電気的な手段で容易に薄膜トランジスタの闇値を
制御することのできるアクティブマトリクス型表示装置
を提供することを目的とし、対向配置された一対の透明
基板と、該一対の透明基板の一方の表面に、平行に配列
された複数本のスキャンバスラインと、マトリクス状に
配置された複数個の表示電極と、該表示電極に対応する
薄膜トランジスタの第１′ゲート電極と、該第１ゲート
電極にゲート絶縁膜、動作半導体層を介して対向配置さ
れたソース電極、ドレイン電極が、それぞれ当該薄膜ト
ランジスタに対応するスキャンバスライン、対応する表
示電極、隣のスキャンバスラインに接続され、他方の透
明基板の表面に複数本のデータバスラインが配設された
構成を有する薄膜トランジスタマトリクスにおいて、前
記ソース電極およびドレイン電極の前記第１ゲート電極
と反対側に１．絶縁膜を介して配設された第２ゲート電
極を具備するよう構成した。
本発明はアクティブマトリクス型表示装置に関する。
アクティブマトリクス型の表示装置は、多数の画素をそ
れぞれ独立に駆動させることができるので、表示容量の
増大に伴ってライン数が増大しても、単純マトリクス型
表示装置のように駆動デユーティ比が低下して、コント
ラストの低下や視野角の減少をきたす等の問題が生じな
い利点を有する。しかし各画素ごとにスイッチング素子
を設けるためコストアップとなり、また構造が複雑とな
ることから製造歩留に問題があった。
れぞれ独立に駆動させることができるので、表示容量の
増大に伴ってライン数が増大しても、単純マトリクス型
表示装置のように駆動デユーティ比が低下して、コント
ラストの低下や視野角の減少をきたす等の問題が生じな
い利点を有する。しかし各画素ごとにスイッチング素子
を設けるためコストアップとなり、また構造が複雑とな
ることから製造歩留に問題があった。
そこで本願発明者らは先に、アクティブマトリクス型表
示装置の製造歩留を向上させると同時に、高い表示品質
を実現できるスキャンバス階梯状接続対向マトリクス方
式〔これをゲート接続方式とも言う、〕を、〕特願昭６
１−２１２６９６にて提案した。
示装置の製造歩留を向上させると同時に、高い表示品質
を実現できるスキャンバス階梯状接続対向マトリクス方
式〔これをゲート接続方式とも言う、〕を、〕特願昭６
１−２１２６９６にて提案した。
上記スキャンバス階梯状接続対向マトリクス方式は、第
５図及び第６図に示す如く、データバスラインＤＢとス
キャンバスラインＳＢを別々の透明基板３．３°に配置
し、且つ各表示セルＬＣを駆動するＴＰＴ（ＦＪ膜トラ
ンジスタ）１のゲート電極Ｇは対応するスキャンバスラ
インＳＢに、ソース電極Ｓは対応する表示セルＬＣの表
示電極Ｅに接続し、ドレイン電極りは隣の例えば走査順
位が次位のスキャンバスラインＳＢ’ に接続した、階
梯状接続のスキャンバス接続群を少なくとも１個設けた
構造である。
５図及び第６図に示す如く、データバスラインＤＢとス
キャンバスラインＳＢを別々の透明基板３．３°に配置
し、且つ各表示セルＬＣを駆動するＴＰＴ（ＦＪ膜トラ
ンジスタ）１のゲート電極Ｇは対応するスキャンバスラ
インＳＢに、ソース電極Ｓは対応する表示セルＬＣの表
示電極Ｅに接続し、ドレイン電極りは隣の例えば走査順
位が次位のスキャンバスラインＳＢ’ に接続した、階
梯状接続のスキャンバス接続群を少なくとも１個設けた
構造である。
この方式は、表示欠陥の一つの大きな要因となっていた
パスラインのクロスオーバがなく、データ電圧波形の振
幅を小さくできることから、クロストークを抑えること
ができ、高画質表示が得られるものである。
パスラインのクロスオーバがなく、データ電圧波形の振
幅を小さくできることから、クロストークを抑えること
ができ、高画質表示が得られるものである。
この方式のアクティブマトリクス回路が本来の動作を行
うためには、これを構成するＴＦＴｌがゲートバイアス
ＯＶの状態でオフ状態となる必要がある。即ち、通常用
いられるエレクトロンアキュムレーション型のＴＰＴの
場合、闇値電圧が正の値をとることが必要である。
うためには、これを構成するＴＦＴｌがゲートバイアス
ＯＶの状態でオフ状態となる必要がある。即ち、通常用
いられるエレクトロンアキュムレーション型のＴＰＴの
場合、闇値電圧が正の値をとることが必要である。
しかしＴＦＴの閾値電圧は、プロセスの不安定要因、特
にプラズマを用いたプロセス等での電極の帯電により影
響を受け、これが製造歩留を下げる要因となる。また闇
値は数時間の駆動により変化するため、この闇値の変化
が寿命を決定するということも問題となる。
にプラズマを用いたプロセス等での電極の帯電により影
響を受け、これが製造歩留を下げる要因となる。また闇
値は数時間の駆動により変化するため、この闇値の変化
が寿命を決定するということも問題となる。
本発明は閾値不良により歩留低下と経時不良の問題を解
決するために、電気的な手段で容易にＴＰＴの闇値を制
御することのできるアクティブマトリクス型表示装置を
提供することを目的とする。
決するために、電気的な手段で容易にＴＰＴの闇値を制
御することのできるアクティブマトリクス型表示装置を
提供することを目的とする。
第１図は本発明の詳細な説明するための要部構成図であ
る。
る。
同図に示すように本発明は、従来から具備する通常のゲ
ート電極を第１ゲート電極Ｇ１とし、チャネル部の反対
側に絶縁層を介して形成した第２ゲート電極Ｇ２を配設
し、同一行に属する第２ゲート電極を共通に接続してパ
ネル端部に引き出した構成としたものである。
ート電極を第１ゲート電極Ｇ１とし、チャネル部の反対
側に絶縁層を介して形成した第２ゲート電極Ｇ２を配設
し、同一行に属する第２ゲート電極を共通に接続してパ
ネル端部に引き出した構成としたものである。
この第２ゲート電極Ｇｔには、動作時にバイアス電圧■
、を印加する。
、を印加する。
上記第２ゲート電極Ｇ２へのバイアス電圧印加によって
、ＴＦＴｌのチャネル部の電位が影響を受ける結果、Ｔ
ＰＴＩの特性は第２図に示すように変化する。
、ＴＦＴｌのチャネル部の電位が影響を受ける結果、Ｔ
ＰＴＩの特性は第２図に示すように変化する。
同図にはｎチャネル型のＴＰＴの特性例を示す。
図示したように、第２ゲート電極Ｇ、に負のバイアス電
圧■８を印加することによって、ドレイン電流−第１ゲ
ート電圧特性は正の方向に移動し、闇値電圧（図示の例
では１０−” Ａのドレイン電流となるゲート電圧）も
正の方向に移動する。また第２ゲート電極に印加するバ
イアス電圧■、を正の電圧とすることにより、闇値電圧
は負の方向に移動する。
圧■８を印加することによって、ドレイン電流−第１ゲ
ート電圧特性は正の方向に移動し、闇値電圧（図示の例
では１０−” Ａのドレイン電流となるゲート電圧）も
正の方向に移動する。また第２ゲート電極に印加するバ
イアス電圧■、を正の電圧とすることにより、闇値電圧
は負の方向に移動する。
これを利用し、第２ゲート電極Ｇ２へ印加するバイアス
電圧ＶＩＩを制御することにより、闇値電圧を制御する
ことが可能となる。この結果、従来では闇値が負の値と
なり表示が行えないパネルについては、正のバイアス印
加によって闇値を正の値にして良好な表示を行わせるこ
とができる。また闇値が経時変化によって負の値となる
場合にも、予め第２ゲート電極に正のバイアスを印加し
ておくか、あるいはバイアス電圧■８を駆動時間に従っ
て変えられるようにしておくことにより、表示不良の発
生を防止できる。
電圧ＶＩＩを制御することにより、闇値電圧を制御する
ことが可能となる。この結果、従来では闇値が負の値と
なり表示が行えないパネルについては、正のバイアス印
加によって闇値を正の値にして良好な表示を行わせるこ
とができる。また闇値が経時変化によって負の値となる
場合にも、予め第２ゲート電極に正のバイアスを印加し
ておくか、あるいはバイアス電圧■８を駆動時間に従っ
て変えられるようにしておくことにより、表示不良の発
生を防止できる。
第２のゲート電極Ｇｔを設け、これに所望のバイアス電
圧を印加することにより、上述した如く闇値電圧を制御
できる理由は、次のように解される。
圧を印加することにより、上述した如く闇値電圧を制御
できる理由は、次のように解される。
ＴＦＴｌのスイッチング動作は、ゲート電極（本発明の
ＴＰＴでは第１ゲート電極Ｇ、）に正電圧を印加するこ
とにより、動作半導体層の伝導バンドをフェルミレベル
に近づけ、キャリア電子の蓄積を生じさせ、動作半導体
層を導通状態とすることによって行う。これに裏面の第
２ゲート電極Ｇ２よりゲートを逆極性の負電圧を印加す
ると、伝導バンドをフェルミレベルから遠ざける効果を
生じ、キャリア電子の蓄積を生じさせるためには、正方
向のゲート電圧を余分に印加することが必要となり、こ
の結果ＴＦＴ１の閾値電圧は正の方向にシフトすること
となると考えられる。
ＴＰＴでは第１ゲート電極Ｇ、）に正電圧を印加するこ
とにより、動作半導体層の伝導バンドをフェルミレベル
に近づけ、キャリア電子の蓄積を生じさせ、動作半導体
層を導通状態とすることによって行う。これに裏面の第
２ゲート電極Ｇ２よりゲートを逆極性の負電圧を印加す
ると、伝導バンドをフェルミレベルから遠ざける効果を
生じ、キャリア電子の蓄積を生じさせるためには、正方
向のゲート電圧を余分に印加することが必要となり、こ
の結果ＴＦＴ１の閾値電圧は正の方向にシフトすること
となると考えられる。
なお第１ゲート電極Ｇ、に印加される電圧は、当該ＴＰ
ＴＩの第１ゲート電極Ｇ１が接続されているスキャンバ
スラインＳＢの電位Ｖ！ｅＡＮ＋ｆｌとドレイン電極り
が接続されている次位のスキャンバスラインＳＢ’ の
電位ＶＳＣＡＭ＋ｎ＋１との差電圧となる。
ＴＩの第１ゲート電極Ｇ１が接続されているスキャンバ
スラインＳＢの電位Ｖ！ｅＡＮ＋ｆｌとドレイン電極り
が接続されている次位のスキャンバスラインＳＢ’ の
電位ＶＳＣＡＭ＋ｎ＋１との差電圧となる。
以下本発明の実施例を図面により説明する。
第３図に本発明の第１の実施例を示す。透明基板３上に
第２ゲート電極（例えばＣｒ、 Ｔｔ、 Ｎｉ ／ Ｃ
ｒ膜等からなり、厚さ約１０００人）Ｇ′を形成した後
、絶縁膜（例えばＳ ｉＮ、 Ｓ ｉ Ｏｚ膜等からな
り、厚さ約２０００人）４を全面に被覆し、その上層に
ドレイン電極り及びソース電極Ｓ、動作半辱体層５．ゲ
ート絶縁膜６．及び第１ゲート電極Ｇを形成して、スタ
ガード型のＴＰＴを形成したものである。
第２ゲート電極（例えばＣｒ、 Ｔｔ、 Ｎｉ ／ Ｃ
ｒ膜等からなり、厚さ約１０００人）Ｇ′を形成した後
、絶縁膜（例えばＳ ｉＮ、 Ｓ ｉ Ｏｚ膜等からな
り、厚さ約２０００人）４を全面に被覆し、その上層に
ドレイン電極り及びソース電極Ｓ、動作半辱体層５．ゲ
ート絶縁膜６．及び第１ゲート電極Ｇを形成して、スタ
ガード型のＴＰＴを形成したものである。
第４図は本発明の第２の実施例を示す図で、本発明を逆
スタガード型に適用した例である。透明基板３上に、第
１ゲート電極Ｇ、ゲート絶縁膜６゜動作半導体層５．ド
レイン電極り及びソース電極Ｓを形成して、逆スタガー
ド型のＴＰＴを構成した後、ＴＰＴのチャネル領域を被
覆するように選択形成された絶縁膜（ＳｉＯ，、ＳｉＮ
膜等、からなり、厚さ約２０００人）４の上に、ソース
電極Ｓ及びドレイン電極りが絶縁されるようにして、第
２ゲート電極（ＡＣＴｉ膜等からなり、厚さ約１０００
人）Ｇ゛を形成する。
スタガード型に適用した例である。透明基板３上に、第
１ゲート電極Ｇ、ゲート絶縁膜６゜動作半導体層５．ド
レイン電極り及びソース電極Ｓを形成して、逆スタガー
ド型のＴＰＴを構成した後、ＴＰＴのチャネル領域を被
覆するように選択形成された絶縁膜（ＳｉＯ，、ＳｉＮ
膜等、からなり、厚さ約２０００人）４の上に、ソース
電極Ｓ及びドレイン電極りが絶縁されるようにして、第
２ゲート電極（ＡＣＴｉ膜等からなり、厚さ約１０００
人）Ｇ゛を形成する。
第１．第２の実施例のどちらの場合も第２ゲート電極Ｇ
′ として不透明の金属膜を用いているので・、チャネ
ル部への光の照射を防ぐ光シールド層を兼ね、従って光
電流によってＴＰＴのオフ電流が上昇することを同時に
防止できる。
′ として不透明の金属膜を用いているので・、チャネ
ル部への光の照射を防ぐ光シールド層を兼ね、従って光
電流によってＴＰＴのオフ電流が上昇することを同時に
防止できる。
これら第１〜第２の実施例のいずれの場合も、第２ゲー
ト電極Ｇ゛に印加するバイアス電圧Ｖ。
ト電極Ｇ゛に印加するバイアス電圧Ｖ。
を３〜１５Ｖの範囲で制御することにより、闇値電圧を
１〜５ｖの範囲で制御することが可能であった。従って
闇値電圧が低すぎる場合や、経時変化を生じた場合にお
いても、第２ゲート電圧に適当なバイアス電圧を印加す
ることによって、正常な表示を得ることができ、製造歩
留が向上するとともに、安定に動作させることが可能と
なる。
１〜５ｖの範囲で制御することが可能であった。従って
闇値電圧が低すぎる場合や、経時変化を生じた場合にお
いても、第２ゲート電圧に適当なバイアス電圧を印加す
ることによって、正常な表示を得ることができ、製造歩
留が向上するとともに、安定に動作させることが可能と
なる。
（発明の効果〕
以上の説明から明らかなように本発明によれば、ゲート
接続対向マトリクス方式パネルにおいて、これまで不良
原因となっていたＴＰＴの闇値電圧不良の発生を、第２
ゲート電極の電位を電気的に制御することによってなく
すことができ、歩留の大幅な向上が図れる。またＴＰＴ
の闇値の経時変化による表示不良の発生も防止すること
ができ、素子寿命の大幅な改善を図ることができる。
接続対向マトリクス方式パネルにおいて、これまで不良
原因となっていたＴＰＴの闇値電圧不良の発生を、第２
ゲート電極の電位を電気的に制御することによってなく
すことができ、歩留の大幅な向上が図れる。またＴＰＴ
の闇値の経時変化による表示不良の発生も防止すること
ができ、素子寿命の大幅な改善を図ることができる。
第１図は本発明の詳細な説明図、
第２図は本発明の効果を示す特性図、
第３図は本発明の第１の実施例を示す図、第４図は本発
明の第２の実施例を示す図、第５図は従来のゲート接続
方式の表示パネルの等価回路図、 第６図は上記ゲート接４方式表示パネルの構成を示す斜
視図である。 図において、１はＴＰＴ （薄膜トランジスタ）、３．
３′は透明基板、４は絶縁膜、５は動作半導体層、６は
ゲート絶縁膜、Ｄはドレイン電極、Ｓはソース電極、Ｇ
、Ｇ” は第１および第２ゲート電極、Ｅは表示電極、
ＬＣは表示セルを示す。 徊す脂ｔａｎ六゛註朗図 第１図 へ 手発明偽靭彩誂す将作ｍ 第２図 本発明才［／１更詰ｆＦ柁相届 第３図 子発明才２の勉明を水１図 第４図
明の第２の実施例を示す図、第５図は従来のゲート接続
方式の表示パネルの等価回路図、 第６図は上記ゲート接４方式表示パネルの構成を示す斜
視図である。 図において、１はＴＰＴ （薄膜トランジスタ）、３．
３′は透明基板、４は絶縁膜、５は動作半導体層、６は
ゲート絶縁膜、Ｄはドレイン電極、Ｓはソース電極、Ｇ
、Ｇ” は第１および第２ゲート電極、Ｅは表示電極、
ＬＣは表示セルを示す。 徊す脂ｔａｎ六゛註朗図 第１図 へ 手発明偽靭彩誂す将作ｍ 第２図 本発明才［／１更詰ｆＦ柁相届 第３図 子発明才２の勉明を水１図 第４図
Claims (2)
- （１）表示媒体を介して対向配置された一対の透明基板
（３、３′）と、該一対の透明基板の一方（３）の表面
に、平行に配列された複数本のスキャンバスライン（Ｓ
Ｂ、ＳＢ′）と、マトリクス状に配置された複数個の表
示電極（Ｅ）と、該表示電極に対応する薄膜トランジス
タ（１）の第１ゲート電極（Ｇ）と、該第１ゲート電極
にゲート絶縁膜、動作半導体層を介して対向配置された
ソース電極（Ｓ）、ドレイン電極（Ｄ）が、それぞれ当
該薄膜トランジスタに対応するスキャンバスライン（Ｓ
Ｂ）、対応する表示電極（Ｅ）、隣のスキャンバスライ
ン（ＳＢ′）に接続され、他方の透明基板（３′）の表
面に複数本のデータバスライン（ＤＢ）が配設された構
成を有する薄膜トランジスタマトリクスにおいて、 前記ソース電極（Ｓ）およびドレイン電極（Ｄ）の前記
第１ゲート電極（Ｇ）と反対側に、絶縁膜（４）を介し
て配設された第２ゲート電極（Ｇ′）を具備することを
特徴とするアクティブマトリクス型表示装置。 - （２）前記第２ゲート電極（Ｇ′）が不透明導電膜から
なり、薄膜トランジスタ（１）の光シールド層を兼ねる
ことを特徴とする特許請求の範囲第１項記載のアクティ
ブマトリクス型表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25272787A JP2503030B2 (ja) | 1987-10-06 | 1987-10-06 | アクティブマトリクス型表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25272787A JP2503030B2 (ja) | 1987-10-06 | 1987-10-06 | アクティブマトリクス型表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0194670A true JPH0194670A (ja) | 1989-04-13 |
| JP2503030B2 JP2503030B2 (ja) | 1996-06-05 |
Family
ID=17241422
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25272787A Expired - Lifetime JP2503030B2 (ja) | 1987-10-06 | 1987-10-06 | アクティブマトリクス型表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2503030B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02156676A (ja) * | 1988-12-09 | 1990-06-15 | Fuji Xerox Co Ltd | 薄膜半導体装置 |
| JPH03116876A (ja) * | 1989-08-03 | 1991-05-17 | Ind Technol Res Inst | アモルファスシリコン薄膜トランジスタの製造工程及びアモルファス半導体薄膜電界効果型トランジスタ |
| JPH0553147A (ja) * | 1991-08-23 | 1993-03-05 | Nec Corp | 液晶表示装置およびその製造方法 |
| JP2004047566A (ja) * | 2002-07-09 | 2004-02-12 | Sharp Corp | 電界効果型トランジスタ、その製造方法及び画像表示装置 |
| WO2005036653A1 (en) * | 2003-10-13 | 2005-04-21 | Samsung Electronics Co., Ltd. | Thin film transistor, thin film transistor array panel, and display device |
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| CN105428421A (zh) * | 2015-11-11 | 2016-03-23 | 友达光电股份有限公司 | 薄膜晶体管及其操作方法 |
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