KR102124063B1 - 표시 장치 및 이의 제조 방법 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 표시 장치는 기판 위에 위치하는 제1 제어 전극, 상기 제1 제어 전극 위에 위치하는 반도체, 상기 반도체 위에 위치하는 에치 스타퍼, 상기 반도체 위에 위치하며, 상기 에치 스타퍼와 중첩하지 않는 제1 입력 전극 및 제1 출력 전극, 상기 에치 스타퍼 위에 위치하는 제3 제어 전극, 상기 제1 입력 전극, 상기 제1 출력 전극 및 상기 제3 제어 전극 위에 위치하는 보호막, 상기 보호막 위에 위치하며, 상기 제1 출력 전극과 연결된 화소 전극을 포함한다.

Description

표시 장치 및 이의 제조 방법{DISPLAY DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 표시 장치 및 이의 제조 방법에 관한 것이다.
액정 디스플레이 소자나 유기 전계 발광 디스플레이 소자 또는 무기 전계 발광 디스플레이 소자 등 평판 표시 장치에 사용되는 박막 트랜지스터(Thin Film Transistor)는 각 화소의 동작을 제어하는 스위칭 소자 및 화소를 구동시키는 구동 소자로 사용된다.
일반적으로 이러한 TFT는 고농도의 불순물로 도핑된 소스/드레인 영역과, 이 소스/드레인 영역의 사이에 형성된 채널 영역을 갖는 활성층을 가지며, 이 활성층과 절연되어 상기 채널 영역에 대응되는 영역에 위치하는 게이트 전극과, 상기 소스/드레인 영역에 각각 접촉되는 소스/드레인 전극을 갖는다.
상기 활성층은 비정질 실리콘(amorphous silicon)이나 다결정 실리콘(poly silicon)과 같은 반도체 물질로 형성된다. 활성층이 비정질 실리콘으로 형성되면 캐리어의 이동도(mobility)가 낮아 고속으로 동작되는 구동 회로의 구현이 어렵다. 활성층이 다결정 실리콘으로 형성되면 캐리어의 이동도는 높지만 문턱 전압(Threshold Voltage:Vth)이 불균일하여 별도의 보상 회로가 부가되어야 하는 문제점이 있다.
최근에는 이러한 문제점을 해결하기 위해 산화물 반도체를 활성층으로 이용하는 연구가 활발하다. 산화물 반도체를 활성층으로 이용하는 산화물 TFT는 저온 공정으로 제작이 가능하고 비정질 상이기 때문에 대면적화가 용이하고, 다결정 실리콘과 같은 매우 양호한 전기적 특성을 갖는다.
본 발명은 소스 전극 및 드레인 전극과 동시에 제조되는 더블 게이트 전극을 통해 제조 공정을 간단히 하고, 이를 포함하는 표시 장치의 향상된 성능을 제공하고자 한다.
본 발명의 일 실시예에 따른 표시 장치는 기판 위에 위치하는 제1 제어 전극, 상기 제1 제어 전극 위에 위치하는 반도체, 상기 반도체 위에 위치하는 에치 스타퍼, 상기 반도체 위에 위치하며, 상기 에치 스타퍼와 중첩하지 않는 제1 입력 전극 및 제1 출력 전극, 상기 에치 스타퍼 위에 위치하는 제3 제어 전극, 상기 제1 입력 전극, 상기 제1 출력 전극 및 상기 제3 제어 전극 위에 위치하는 보호막, 상기 보호막 위에 위치하며, 상기 제1 출력 전극과 연결된 화소 전극을 포함한다.
상기 제1 입력 전극, 상기 제1 출력 전극 및 상기 제3 제어 전극의 재질은 동일할 수 있다.
상기 제3 제어 전극의 폭은 상기 에치 스타퍼의 폭보다 작을 수 있다.
상기 제3 제어 전극의 일단과 상기 에치 스타퍼의 일단 사이의 간격은 약 0.1 내지 2μm일 수 있다.
상기 반도체는 산화물 반도체를 포함할 수 있다.
상기 제1 입력 전극과 상기 에치 스타퍼 사이 및 상기 제1 출력 전극과 상기 에치 스타퍼 사이에 위치하는 상기 반도체는 n+ 도핑될 수 있다.
상기 제1 제어 전극 및 상기 제3 제어 전극은 동일한 전압을 인가 받을 수 있다.
상기 제1 입력 전극 및 상기 제1 출력 전극과 중첩하는 에치 스타퍼를 더 포함할 수 있다.
본 발명의 일 실시예에 따른 표시 장치의 제조 방법은 기판 상에 제1 제어 전극을 포함하는 게이트 도전체를 형성하는 단계, 상기 게이트 도전체 위에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 위에 반도체를 형성하는 단계, 상기 반도체 위에 에치 스타퍼를 형성하는 단계, 상기 에치 스타퍼 및 상기 반도체 위에 제1 입력 전극, 제1 출력 전극 및 제3 제어 전극을 형성하는 단계, 상기 제1 입력 전극, 상기 제1 출력 전극 및 상기 제3 제어 전극 위에 보호막을 형성하는 단계, 상기 보호막 위에 상기 제1 출력 전극과 연결되는 화소 전극을 형성하는 단계를 포함한다.
상기 제1 입력 전극, 상기 제1 출력 전극 및 상기 제3 제어 전극의 재질은 동일하며 동시에 형성될 수 있다.
상기 제3 제어 전극의 폭은 상기 에치 스타퍼의 폭 보다 작도록 형성될 수 있다.
상기 제3 제어 전극의 일단과 상기 에치 스타퍼의 일단 사이의 간격은 약 0.1 내지 2 μm가 되도록 형성될 수 있다.
상기 반도체는 산화물 반도체를 포함하도록 형성하고, 상기 제1 입력 전극과 상기 에치 스타퍼 사이 및 상기 제1 출력 전극과 상기 에치 스타퍼 사이에 위치하는 상기 반도체를 n+ 도핑하는 단계를 더 포함할 수 있다.
상기 도핑하는 단계는 상기 에치 스타퍼를 형성한 후 상기 반도체를 n+ 도핑할 수 있다.
상기 도핑하는 단계는 상기 제1 입력 전극, 상기 제1 출력 전극 및 상기 제3 제어 전극을 형성한 후 상기 반도체를 n+ 도핑할 수 있다.
상기 보호막의 재질은 규소를 포함하며, 상기 보호막을 열처리 함에 따라 상기 보호막과 접촉하는 상기 반도체는 n+ 도핑된 영역을 형성할 수 있다.
상기 제1 제어 전극 및 상기 제3 제어 전극은 동일한 전압을 인가 받을 수 있다.
상기 제1 입력 전극 및 상기 제1 출력 전극과 중첩하는 에치 스타퍼를 더 형성할 수 있다.
이상과 같은 표시 장치 및 이의 제조 방법에 따르면, 제조 공정이 간단한 더블 게이트 구조를 제공할 수 있으며, 이를 포함하는 우수한 성능의 표시 장치를 제공하는 것이 가능하다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 구조를 개략적으로 나타낸 평면도이다.
도 2는 도 1의 표시 장치가 갖는 화소 회로를 나타낸 회로도이다.
도 3은 도 1의 표시 장치가 가지는 하나의 화소를 나타낸 배치도이다.
도 4는 도 3의 IV-IV선을 따라 자른 단면도이다.
도 5는 도 3의 V-V선을 따라 자른 단면도이다.
도 6 내지 도 8은 본 발명의 일 실시예에 따른 제조 공정에 따라 도 3의 IV-IV선에 대한 단면도이다.
도 9 내지 도 11은 본 발명의 다른 실시예에 따른 제조 공정에 따라 도 3의 IV-IV선에 대한 단면도이다.
도 12 내지 도 14는 본 발명의 또다른 실시예에 따른 제조 공정에 따라 도 3의 IV-IV선에 대한 단면도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면들은 개략적이고 축적에 맞게 도시되지 않았다는 것을 일러둔다. 도면에 있는 부분들의 상대적인 치수 및 비율은 도면에서의 명확성 및 편의를 위해 그 크기에 있어 과장되거나 감소되어 도시되었으며 임의의 치수는 단지 예시적인 것이지 한정적인 것은 아니다. 그리고 둘 이상의 도면에 나타나는 동일한 구조물, 요소 또는 부품에는 동일한 참조 부호가 유사한 특징을 나타내기 위해 사용된다. 어느 부분이 다른 부분의 "위에" 있다고 언급하는 경우, 이는 바로 다른 부분의 위에 있을 수 있거나 그 사이에 다른 부분이 수반될 수도 있다.
본 발명의 실시예는 본 발명의 이상적인 실시예를 구체적으로 나타낸다. 그 결과, 도해의 다양한 변형이 예상된다. 따라서 실시예는 도시한 영역의 특정 형태에 국한되지 않으며, 예를 들면 제조에 의한 형태의 변형도 포함한다.
이하, 도 1 내지 도 5를 참조하여 본 발명의 일 실시예에 따른 박막 트랜지스터(10)를 포함한 표시 장치(101)를 설명한다. 도 1은 본 발명의 일 실시예에 따른 표시 장치의 구조를 개략적으로 나타낸 평면도이고, 도 2는 도 1의 표시 장치가 갖는 화소 회로를 나타낸 회로도이고, 도 3은 도 1의 표시 장치가 가지는 하나의 화소를 나타낸 배치도이고, 도 4는 도 3의 IV-IV선을 따라 자른 단면도이고, 도 5는 도 3의 V-V선을 따라 자른 단면도이다.
도 1에 도시한 바와 같이, 표시 장치(101)는 표시 영역(DA)과 비표시 영역(NA)으로 구분된 기판 본체(111)를 포함한다. 기판 본체(111)의 표시 영역(DA)에는 다수의 화소 영역들(PE)이 형성되어 화상을 표시하고, 비표시 영역(NA)에는 하나 이상의 구동 회로(910, 920)가 형성된다. 여기서, 화소 영역(PE)은 화상을 표시하는 최소 단위인 화소가 형성된 영역을 말한다. 하지만, 본 발명의 일 실시예에서, 반드시 비표시 영역(NA)에 모든 구동 회로(910, 920)가 형성되어야 하는 것은 아니며 구동 회로(910, 920)의 일부 또는 전부 생략될 수도 있다.
도 2에 도시한 바와 같이, 본 발명의 일 실시예에 따른 표시 장치(101)는 하나의 화소 영역(PE)마다 유기 발광 소자(organic light emitting diode)(70), 두 개의 박막 트랜지스터(thin film transistor, TFT)들(10, 20), 그리고 하나의 캐패시터(capacitor)(80)이 배치된 2Tr-1Cap 구조를 갖는 유기 발광 표시 장치이다. 하지만, 본 발명의 일 실시예가 이에 한정되는 것은 아니다. 따라서 표시 장치(101)는 하나의 화소 영역(PE)마다 셋 이상의 박막 트랜지스터와 둘 이상의 캐패시터가 배치된 구조를 갖는 유기 발광 표시 장치일 수도 있다. 또한, 표시 장치(101)는 별도의 배선이 더 형성되어 다양한 구조를 갖도록 형성될 수도 있다. 이와 같이, 추가로 형성되는 박막 트랜지스터 및 캐패시터 중 하나 이상은 보상 회로의 구성이 될 수 있다.
보상 회로는 각 화소 영역(PE)마다 형성된 유기 발광 소자(70)의 균일성을 향상시켜 화질(畵質)에 편차가 생기는 것을 억제한다. 일반적으로 보상 회로는 2개 내지 8개의 박막 트랜지스터를 포함할 수 있다.
또한, 기판 본체(111)의 비표시 영역(NA) 상에 형성된 구동 회로(910, 920)(도 1에 도시)도 추가의 박막 트랜지스터들을 포함할 수 있다.
유기 발광 소자(70)는 정공 주입 전극인 애노드(anode) 전극과, 전자 주입 전극인 캐소드(cathode) 전극, 그리고 애노드 전극과 캐소드 전극 사이에 배치된 유기 발광층을 포함한다.
구체적으로, 본 발명의 일 실시예에서, 표시 장치(101)는 하나의 화소 영역(PE)마다 제1 박막 트랜지스터(10)와 제2 박막 트랜지스터(20)를 포함한다. 제1 박막 트랜지스터(10) 및 제2 박막 트랜지스터(20)는 각각 게이트 전극, 반도체, 소스 전극(또는 입력 전극), 및 드레인 전극(또는 출력 전극)을 포함한다.
도 2에는 게이트 라인(GL), 데이터 라인(DL), 및 공통 전원 라인(VDD)과 함께 캐패시터 라인(CL)이 나타나 있으나, 본 발명의 일 실시예가 도 2에 도시된 구조에 한정되는 것은 아니다. 따라서 캐패시터 라인(CL)은 경우에 따라 생략될 수도 있다.
데이터 라인(DL)에는 제2 박막 트랜지스터(20)의 소스 전극이 연결되고, 게이트 라인(GL)에는 제2 박막 트랜지스터(20)의 게이트 전극이 연결된다. 그리고 제2 박막 트랜지스터(20)의 드레인 전극은 캐패시터(80)을 통하여 캐패시터 라인(CL)에 연결된다. 그리고 제2 박막 트랜지스터(20)의 드레인 전극과 캐패시터(80) 사이에 노드가 형성되어 제1 박막 트랜지스터(10)의 게이트 전극이 연결된다. 그리고 제1 박막 트랜지스터(10)의 드레인 전극에는 공통 전원 라인(VDD)이 연결되며, 소스 전극에는 유기 발광 소자(70)의 애노드 전극이 연결된다.
제2 박막 트랜지스터(20)는 발광시키고자 하는 화소 영역(PE)을 선택하는 스위칭 소자로 사용된다. 제2 박막 트랜지스터(20)가 순간적으로 턴온되면 캐패시터(80)는 축전되고, 이때 축전되는 전하량은 데이터 라인(DL)으로부터 인가되는 전압의 전위에 비례한다. 그리고 제2 박막 트랜지스터(20)가 턴오프된 상태에서 캐패시터 라인(CL)에 한 프레임 주기로 전압이 증가하는 신호가 입력되면, 제1 박막 트랜지스터(10)의 게이트 전위는 캐패시터(80)에 축전된 전위를 기준으로 인가되는 전압의 레벨이 캐패시터 라인(CL)을 통하여 인가되는 전압을 따라서 상승한다. 그리고 제1 박막 트랜지스터(10)는 게이트 전위가 문턱 전압을 넘으면 턴온된다. 그러면 공통 전원 라인(VDD)에 인가되던 전압이 제1 박막 트랜지스터(10)를 통하여 유기 발광 소자(70)에 인가되고, 유기 발광 소자(70)는 발광된다.
이와 같은 화소 영역(PE)의 구성은 전술한 바에 한정되지 않고 해당 기술 분야의 종사자가 용이하게 변형 실시할 수 있는 범위 내에서 다양하게 변형 가능하다.
또한, 본 발명의 일 실시예에 따른 표시 장치(101)는, 도시하지는 않았으나, 액정 표시 장치일 수도 있다. 이때, 표시 장치(101)는 액정층을 포함하며, 해당 기술 분야의 종사자에게 공지된 다양한 구조로 형성될 수 있다.
그러면 도 1 내지 도 2에 도시한 표시 장치에 대하여 도 3 내지 도 5를 참고하여 상세하게 설명한다.
투명한 유리 또는 플라스틱 따위로 만들어진 절연 기판(110) 위에 제1 제어 전극(control electrode)(124a)을 포함하는 복수의 게이트선(121) 및 복수의 제2 제어 전극(124b)을 포함하는 복수의 게이트 도전체(gate conductor)가 위치한다.
게이트선(121)은 게이트 신호를 전달하며 주로 가로 방향으로 뻗어 있다. 각 게이트선(121)은 다른 층 또는 외부 구동 회로와의 접속을 위하여 면적이 넓은 끝 부분(129)을 포함하며, 제1 제어 전극(124a)은 게이트선(121)으로부터 위로 뻗어 있다. 게이트 신호를 생성하는 게이트 구동 회로(도시하지 않음)가 기판(110) 위에 집적되어 있는 경우 게이트선(121)이 연장되어 게이트 구동 회로와 직접 연결될 수 있다.
제2 제어 전극(124b)은 게이트선(121)과 분리되어 있으며, 아래 방향으로 뻗다가 오른 쪽으로 잠시 방향을 바꾸었다가 위로 길게 뻗은 유지 전극(storage electrode)(127)을 포함한다.
게이트 도전체(121, 124b)는 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속, 은(Ag)이나 은 합금 등 은 계열 금속, 구리(Cu)나 구리 합금 등 구리 계열 금속, 몰리브덴(Mo)이나 몰리브덴 합금 등 몰리브덴 계열 금속, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti) 따위로 만들어질 수 있다. 그러나 이들은 물리적 성질이 다른 두 개의 도전막(도시하지 않음)을 포함하는 다중막 구조를 가질 수도 있다. 이 중 한 도전막은 신호 지연이나 전압 강하를 줄일 수 있도록 비저항(resistivity)이 낮은 금속, 예를 들면 알루미늄 계열 금속, 은 계열 금속, 구리 계열 금속 등으로 만들어진다. 이와는 달리, 다른 도전막은 다른 물질, 특히 ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 물리적, 화학적, 전기적 접촉 특성이 우수한 물질, 이를테면 몰리브덴 계열 금속, 크롬, 티타늄, 탄탈륨 등으로 만들어진다. 이러한 조합의 좋은 예로는 크롬 하부막과 알루미늄 (합금) 상부막 및 알루미늄 (합금) 하부막과 몰리브덴 (합금) 상부막을 들 수 있다. 그러나 게이트 도전체(121, 124b)는 이외에도 여러 가지 다양한 금속 또는 도전체로 만들어질 수 있다.
게이트 도전체(121, 124b)의 측면은 기판(110) 면에 대하여 경사져 있으며 그 경사각은 약 30° 내지 약 80°인 것이 바람직하다.
게이트 도전체(121, 124b) 위에는 질화규소(SiNx) 또는 산화규소(SiOx) 따위로 만들어진 게이트 절연막(gate insulating layer)(140)이 위치한다.
게이트 절연막(140) 상부에는 수소화 비정질 규소(hydrogenated amorphous silicon)(비정질 규소는 약칭 a-Si로 씀) 등으로 이루어진 반도체(154a)이 제어 전극(124)과 중첩하도록 게이트선(121)과 평행하며 뻗어있다.
반도체(154a)의 돌출된 상부에는 에치 스타퍼(160)가 위치한다. 에치 스타퍼(160)는 반도체(154a)의 일부가 n+ 도핑되도록 나머지 일부를 보호한다.
에치 스타퍼(160)는 후술할 제3 제어 전극(124c)과 평면상으로 볼 때 상호 유사한 형상이다.
본 명세서에서 에치 스타퍼(160)는 제3 제어 전극(124c)과 평면상으로 유사한 형상을 가지나, 이외에도 소스 전극 및 드레인 전극이 반도체와 중첩하는 영역에 더 위치할 수 있다. 상기 소스 전극 및 드레인 전극과 반도체가 중첩하는 영역에 위치하는 에치 스타퍼는 제1 제어 전극(124a) 및 제3 제어 전극(124c) 사이의 연결을 용이하게 한다.
반도체(154a)의 상부에는 실리사이드(silicide) 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어진 복수의 선형 및 섬형 저항성 접촉 부재(ohmic contact)(미도시)가 형성될 수 있으나, 본 명세서에서는 생략하였다.
반도체(154a)의 측면 역시 경사져 있으며 경사각은 30-80°이다.
반도체(154a) 및 에치 스타퍼(160) 위에는 복수의 데이터선(171)과 복수의 구동 전압선(172)과 복수의 제1 및 제2 출력 전극(output electrode)(175a, 175b)을 포함하는 복수의 데이터 도전체(data conductor)가 위치한다.
데이터선(171)은 데이터 신호를 전달하며 주로 세로 방향으로 뻗어 게이트선(121)과 교차한다. 각 데이터선(171)은 제1 제어 전극(124a)을 향하여 뻗은 복수의 제1 입력 전극(input electrode)(173a)과 다른 층 또는 외부 구동 회로와의 접속을 위하여 면적이 넓은 끝 부분(179)을 포함한다. 데이터 신호를 생성하는 데이터 구동 회로(도시하지 않음)가 기판(110) 위에 집적되어 있는 경우, 데이터선(171)이 연장되어 데이터 구동 회로와 직접 연결될 수 있다.
구동 전압선(172)은 구동 전압을 전달하며 주로 세로 방향으로 뻗어 게이트선(121)과 교차한다. 각 구동 전압선(172)은 제2 제어 전극(124b)을 향하여 뻗은 복수의 제2 입력 전극(173b)을 포함한다. 구동 전압선(172)은 유지 전극(127)과 중첩하며, 서로 연결될 수 있다.
제1 및 제2 출력 전극(175a, 175b)은 서로 분리되어 있고 데이터선(171) 및 구동 전압선(172)과도 분리되어 있다. 제1 입력 전극(173a)과 제1 출력 전극(175a)은 제1 제어 전극(124a) 및 에치 스타퍼(160)를 중심으로 서로 마주하고, 제2 입력 전극(173b)과 제2 출력 전극(175b)은 제2 제어 전극(124b)을 중심으로 서로 마주한다.
데이터 도전층과 동일한 층인 에치 스타퍼(160) 위에 제3 제어 전극(124c)이 위치한다. 제3 제어 전극(124c)과 에치 스타퍼(160)는 평면 상으로 볼 때, 유사한 평면 형태를 가진다. 특히 제3 제어 전극(124c)의 폭은 에치 스타퍼(160)의 폭보다 작다. 일례로써, 제3 제어 전극(124c)의 일단과 에치 스타퍼(160)의 일단 사이의 간격(d)은 약 0.1 내지 2 μm일 수 있다.
제3 제어 전극(124c)은 도 3에 도시된 바와 같이 제1 제어 전극(124a)의 평면 형상과도 상호 유사하나, 제1 제어 전극(124a) 보다는 작은 폭을 가진다.
제3 제어 전극(124c)은 제1 입력 전극(173a) 및 제1 출력 전극(175a)와 동시에 형성되어 중첩하지 않음은 물론, 에치 스타퍼(160)보다 작은 형상으로 제1 제어 전극(124a)과도 중첩하지 않는다. 따라서 제3 제어 전극(124c)은 별도의 유지 축전 용량(storage capacitor)(Cst)을 형성하지 않는다.
제3 제어 전극(124c)과 제1 제어 전극(124a)는 개구부(21)를 통해서 연결되며, 동일한 전압을 인가 받을 수 있다. 그러나 이에 제한되지 않고 제1 제어 전극(124a) 및 제3 제어 전극(124c)이 독립적으로 전압을 인가 받을 수 있음은 물론이다.
데이터 도전체(171, 172, 175a, 175b)는 몰리브덴, 크롬, 탄탈륨 및 티타늄 등 내화성 금속 또는 이들의 합금으로 만들어지는 것이 바람직하며, 내화성 금속막(도시하지 않음)과 저저항 도전막(도시하지 않음)을 포함하는 다중막 구조를 가질 수 있다. 한편, 데이터 도전체의 형성과 함께 형성되는 제3 제어 전극(124c) 역시 동일한 재질을 가질 수 있다.
다중막 구조의 예로는 크롬 또는 몰리브덴 (합금) 하부막과 알루미늄 (합금) 상부막의 이중막, 몰리브덴 (합금) 하부막과 알루미늄 (합금) 중간막과 몰리브덴 (합금) 상부막의 삼중막을 들 수 있다. 그러나 데이터 도전체(171, 172, 175a, 175b) 및 제3 제어 전극(124c)는 이외에도 여러 가지 다양한 금속 또는 도전체로 만들어질 수 있다.
게이트 도전체(121, 124b)와 마찬가지로 데이터 도전체(171, 172, 175a, 175b) 및 제3 제어 전극(124c) 또한 그 측면이 기판(110) 면에 대하여 30° 내지 80° 정도의 경사각으로 기울어진 것이 바람직하다.
저항성 접촉 부재(미도시)는 그 아래의 반도체(154a, 154b)와 그 위의 데이터 도전체(171, 172, 175a, 175b) 사이에만 존재하며 접촉 저항을 낮추어 준다.
반도체(154a)에는 입력 전극(173a)과 제3 제어 전극(124c) 사이 및 출력 전극(175a)과 제3 제어 전극(124c) 사이에 데이터 도전체(171, 172, 175a, 175b)로 가리지 않고 노출된 부분이 있다.
상기 입력 전극(173a)과 제3 제어 전극(124c) 사이 및 출력 전극(175a)과 제3 제어 전극(124c) 사이는 n+ 도핑될 수 있으며, 이에 제한 되지 않고 출력 전극(175a) 또는 입력 전극(173a)과 중첩하는 부분의 반도체도 n+로 도핑될 수 있다.
데이터 도전체(171, 172, 175a, 175b) 및 노출된 반도체(154a, 154b) 부분 위에는 보호막(passivation layer)(180)이 형성되어 있다. 보호막(180)은 질화규소나 산화규소 따위의 무기 절연물, 유기 절연물, 저유전율 절연물 따위로 만들어진다. 유기 절연물과 저유전율 절연물의 유전 상수는 4.0 이하인 것이 바람직하며 저유전율 절연물의 예로는 플라스마 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)으로 형성되는 불소화가 함유된 산화물(a-SiOF) 등을 들 수 있다. 유기 절연물 중 감광성(photosensitivity)을 가지는 것으로 보호막(180)을 만들 수도 있으며, 보호막(180)의 표면은 평탄할 수 있다. 그러나 보호막(180)은 유기막의 우수한 절연 특성을 살리면서도 노출된 반도체(154a, 154b) 부분에 해가 가지 않도록 하부 무기막과 상부 유기막의 이중막 구조를 가질 수 있다.
보호막(180)에는 데이터선(171)의 끝 부분(179)과 제1 및 제2 출력 전극(175b)을 각각 드러내는 복수의 접촉 구멍(contact hole)(182, 185a, 185b)이 형성되어 있으며, 보호막(180)과 게이트 절연막(140)에는 게이트선(121)의 끝 부분(129)과 제2 제어 전극(124b)을 각각 드러내는 복수의 접촉 구멍(181, 184)이 형성되어 있다.
보호막(180) 위에는 복수의 화소 전극(pixel electrode)(191), 복수의 연결 부재(connecting member)(85) 및 복수의 접촉 보조 부재(contact assistant)(81, 82)가 형성되어 있다. 이들은 ITO 또는 IZO 등의 투명한 도전 물질이나 알루미늄, 은 또는 그 합금 등의 반사성 금속으로 만들어질 수 있다.
화소 전극(191)은 접촉 구멍(185b)을 통하여 제2 출력 전극(175b)과 물리적ㅇ전기적으로 연결되어 있으며, 연결 부재(85)는 접촉 구멍(184, 185a)을 통하여 제2 제어 전극(124b) 및 제1 출력 전극(175a)과 연결되어 있다.
접촉 보조 부재(81, 82)는 각각 접촉 구멍(181, 182)을 통하여 게이트선(121)의 끝 부분(129) 및 데이터선(171)의 끝 부분(179)과 연결된다. 접촉 보조 부재(81, 82)는 게이트선(121)의 끝 부분(129) 및 데이터선(171)의 끝 부분(179)과 외부 장치와의 접착성을 보완하고 이들을 보호한다.
보호막(180) 위에는 격벽(partition)(361)이 형성되어 있다. 격벽(361)은 화소 전극(191) 가장자리 주변을 둑(bank)처럼 둘러싸서 개구부(opening)(365)를 정의하며 유기 절연물 또는 무기 절연물로 만들어진다. 격벽(361)은 또한 검정색 안료를 포함하는 감광제로 만들어질 수 있는데, 이 경우 격벽(361)은 차광 부재의 역할을 하며 그 형성 공정이 간단하다.
격벽(361)이 정의하는 화소 전극(191) 위의 개구부(365) 내에는 유기 발광 부재(organic light emitting member)(370)가 형성되어 있다. 유기 발광 부재(370)는 적색, 녹색, 청색의 삼원색 등 기본색(primary color) 중 어느 하나의 빛을 고유하게 내는 유기 물질로 만들어진다. 유기 발광 표시 장치는 유기 발광 부재(370)들이 내는 기본색 색광의 공간적인 합으로 원하는 영상을 표시한다.
유기 발광 부재(370)는 빛을 내는 발광층(emitting layer)(도시하지 않음) 외에 발광층의 발광 효율을 향상하기 위한 부대층(auxiliary layer)(도시하지 않음)을 포함하는 다층 구조를 가질 수 있다. 부대층에는 전자와 정공의 균형을 맞추기 위한 전자 수송층(electron transport layer)(도시하지 않음) 및 정공 수송층(hole transport layer)(도시하지 않음)과 전자와 정공의 주입을 강화하기 위한 전자 주입층(electron injecting layer)(도시하지 않음) 및 정공 주입층(hole injecting layer)(도시하지 않음) 등이 있다.
유기 발광 부재(370) 위에는 공통 전극(common electrode)(270)이 형성되어 있다. 공통 전극(270)은 공통 전압(Vss)을 인가 받으며, 칼슘(Ca), 바륨(Ba), 마그네슘(Mg), 알루미늄, 은 등을 포함하는 반사성 금속 또는 ITO 또는 IZO 등의 투명한 도전 물질로 만들어진다.
이러한 유기 발광 표시 장치에서, 게이트선(121)에 연결되어 있는 제1 제어 전극(124a) 및 제3 제어 전극(124c), 데이터선(171)에 연결되어 있는 제1 입력 전극(173a) 및 제1 출력 전극(175a)은 제1 반도체(154a)와 함께 스위칭 박막 트랜지스터(switching TFT)(Qs)를 이루며, 스위칭 박막 트랜지스터(Qs)의 채널(channel)은 제1 입력 전극(173a)과 제1 출력 전극(175a) 사이의 제1 반도체(154a)에 형성된다. 제1 출력 전극(175a)에 연결되어 있는 제2 제어 전극(124b), 구동 전압선(172)에 연결되어 있는 제2 입력 전극(173b) 및 화소 전극(191)에 연결되어 있는 제2 출력 전극(175b)은 제2 반도체(154b)와 함께 구동 박막 트랜지스터(driving TFT)(Qd)를 이루며, 구동 박막 트랜지스터(Qd)의 채널은 제2 입력 전극(173b)과 제2 출력 전극(175b) 사이의 제2 반도체(154b)에 형성된다. 화소 전극(191), 유기 발광 부재(370) 및 공통 전극(270)은 유기 발광 다이오드(LD)를 이루며, 화소 전극(191)이 애노드(anode), 공통 전극(270)이 캐소드(cathode)가 되거나 반대로 화소 전극(191)이 캐소드, 공통 전극(270)이 애노드가 된다. 서로 중첩하는 유지 전극(127)과 구동 전압선(172)은 유지 축전기(storage capacitor)(Cst)를 이룬다.
이러한 유기 발광 표시 장치는 기판(110)의 위쪽 또는 아래쪽으로 빛을 내보내어 영상을 표시한다. 불투명한 화소 전극(191)과 투명한 공통 전극(270)은 기판(110)의 위쪽 방향으로 영상을 표시하는 전면 발광(top emission) 방식의 유기 발광 표시 장치에 적용하며, 투명한 화소 전극(191)과 불투명한 공통 전극(270)은 기판(110)의 아래 방향으로 영상을 표시하는 배면 발광(bottom emission) 방식의 유기 발광 표시 장치에 적용한다.
또한, 제어 전극(124a, 124b, 124c)을 반도체(154a, 154b) 위에 둘 수 있으며 이때에도 게이트 절연막(140)은 반도체(154a, 154b)와 제어 전극(124a, 124b, 124c) 사이에 위치한다. 이때, 데이터 도전체(171, 172, 173b, 175b)는 게이트 절연막(140) 위에 위치하고 게이트 절연막(140)에 뚫린 접촉 구멍(도시하지 않음)을 통하여 반도체(154a, 154b)와 전기적으로 연결될 수 있다. 이와는 달리 데이터 도전체(171, 172, 173b, 175b)가 반도체(154a, 154b) 아래에 위치하여 그 위의 반도체(154a, 154b)와 전기적으로 접촉할 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 제1 제어 전극(124a) 및 제3 제어 전극(124c)이 소스 전극(또는 입력 전극) 또는 드레인 전극(또는 출력 전극)과 중첩하는 영역이 없어 제1 제어 전극(124a) 및 제3 제어 전극(124c)과 소스 전극(또는 입력 전극) 또는 드레인 전극(또는 출력 전극) 사이에 발생할 수 있는 기생 축전 용량을 방지할 수 있다. 따라서, 이러한 기생 축전 용량에 의하여 발생하는 신호 지연을 방지할 수 있다.
또한, 제3 제어 전극은 데이터 도전체와 동일한 재질로 형성되어 별도의 마스크를 사용하지 않고 단순한 공정을 통해 더블 게이트 구조를 제공할 수 있다.
이하에서 도 3 내지 도 5와 함께, 도 6 내지 도 8을 참조하여 본 발명의 일 실시예에 따른 제조 공정에 대하여 설명한다. 도 6 내지 도 8은 도 3의 IV-IV선에 대한 단면도이며, 일반적인 제조 공정에 대한 구체적인 설명은 생략한다.
우선, 도 6을 참조하면, 투명한 유리 또는 플라스틱 따위로 만들어진 절연 기판(110) 위에 제1 제어 전극(control electrode)(124a)을 포함하는 복수의 게이트선(121) 및 복수의 제2 제어 전극(124b)을 포함하는 복수의 게이트 도전체(gate conductor)를 형성한다.
다음, 게이트 도전체(121, 124b) 위에 질화규소(SiNx) 또는 산화규소(SiOx) 따위로 만들어진 게이트 절연막(gate insulating layer)(140)을 형성한다.
그 다음, 게이트 절연막(140) 상부에 수소화 비정질 규소(hydrogenated amorphous silicon)(비정질 규소는 약칭 a-Si로 씀) 등으로 이루어진 반도체(154a)이 제1 제어 전극(124a)과 중첩하면서 게이트선(121)과 평행하도록 형성된다.
이때 상기 반도체(154a)의 돌출된 상부에 위치하는 에치 스타퍼(160)를 형성하고, 에치 스타퍼(160)를 마스크로 하여, 반도체(154a)에 n+를 도핑한다.
이와 같이 도핑을 실시할 경우, 에치 스타퍼(160)가 위치한 영역을 제외하고는 모두 n+이 도핑된 반도체(빗금친 영역)을 형성한다. n+ 도핑된 반도체는 도체와 같이 전도도가 우수하게 된다.
다음, 도 7에 도시된 바와 같이 반도체(154a) 위에 복수의 데이터선(171)과 복수의 구동 전압선(172)과 복수의 제1 및 제2 출력 전극(output electrode)(175a, 175b)을 포함하는 복수의 데이터 도전체(data conductor)를 형성한다.
이때, 데이터 도전체를 형성하는 마스크를 사용하여, 에치 스타퍼(160) 위에 위치하는 제3 제어 전극(124c)을 동시 형성한다. 제3 제어 전극(124c)은 에치 스타퍼(160)와 평면 상으로 볼때, 상호 유사한 형상을 가지며, 제3 제어 전극(124c)의 폭은 에치 스타퍼(160)의 폭보다 작도록 형성된다. 일례로써, 제3 제어 전극(124c)의 일단과 에치 스타퍼(160)의 일단 사이의 간격은 약 0.1 내지 2 μm가 되도록 형성될 수 있다.
이때 제3 제어 전극(124c)은 제1 제어 전극(124a)과 연결되어 동일한 전압을 인가 받을 수 있으며, 이에 제한되지 않고 독립적인 전압을 인가 받을 수 있음은 물론이다.
다음으로, 도 8에 도시된 바와 같이 제1 입력 전극(173a), 제1 출력 전극(175a) 및 제3 제어 전극(124c) 위에 접촉 구멍(185a)을 가지는 보호막(180)을 형성한다.
도 3 내지 도 5에 도시한 바와 같이, 보호막(180)의 접촉 구멍(185a)을 통하여, 드레인 전극(175a)과 화소 전극(191)이 서로 연결된다.
이후, 보호막(180) 및 화소 전극(191) 위에 개구부(365)를 포함하는 격벽(361)을 형성하고, 상기 개구부(365) 내에는 유기 발광 부재(370)를 형성한다.
다음 유기 발광 부재(370) 위에는 공통 전극(270)을 형성하여 도 3 내지 도 5에 도시된 표시 장치를 형성한다.
이상과 같은 본 발명의 일 실시예에 따른 제조 공정에 따르면, 더블 게이트 전극 구조를 형성함에 있어 별도의 마스크가 필요하지 않아, 단순한 공정 및 절감된 비용으로 우수한 성능의 표시 장치를 제공하는 것이 가능하다.
이하에서는 도 9 내지 도 11을 참조하여 본 발명의 다른 실시예에 따른 제조 공정을 살펴본다. 도 9 내지 도 11은 도 3의 IV-IV선에 대한 단면도이다.
도 9를 참조하면, 본 발명의 일 실시예에서 살펴본 바와 같이 반도체(154a) 위에 위치하는 에치 스타퍼(160)를 형성한다. 다만, 도 6과는 달리 이후 n+의 도핑 공정이 없다.
에치 스타퍼(160)가 형성된 다음, 도 10과 같이 반도체(154a) 위에 복수의 데이터선(171)과 복수의 구동 전압선(172)과 복수의 제1 및 제2 출력 전극(output electrode)(175a, 175b)을 포함하는 복수의 데이터 도전체(data conductor)를 형성한다.
이때 역시 데이터 도전체를 형성하는 마스크를 사용하여, 에치 스타퍼(160) 위에 위치하는 제3 제어 전극(124c)을 동시 형성한다. 제3 제어 전극(124c)은 에치 스타퍼(160)와 평면 상으로 볼 때 평면 형상이 상호 유사하며, 특히 제3 제어 전극(124c)의 폭은 에치 스타퍼(160)의 폭보다 작게 형성된다.
상기와 같이 데이터 도전체(171) 및 제3 제어 전극(124c)을 형성한 다음, 데이터 도전체(171) 및 제3 제어 전극(124c)을 마스크로 하여, 반도체(154a)에 n+ 도핑을 실시하여, 도 11에 도시된 바와 같이, 소스 전극과 제3 제어 전극 사이 및 드레인 전극과 제3 제어 전극 사이에 위치하며 노출된 반도체 부분을 n+로 도핑한다. 다른 영역은 입력 전극, 출력 전극 또는 제3 제어 전극으로 가려지기 때문이다. 이와 같이 도핑된 영역은 도체와 같이 작용하여 전도도가 우수하다.
이후, 도 11과 같이 데이터 도전체(171) 및 제3 제어 전극(124c) 위에 보호막(180)을 형성하며, 접촉 구멍(185a)을 형성하여 드레인 전극과 화소 전극이 전기적으로 연결될 수 있도록 한다.
다음으로, 도 12 내지 도 14를 참조하여 본 발명의 또다른 실시예에 따른 제조 공정을 살펴본다. 도 12 내지 도 14는 도 3의 IV-IV선에 대한 단면도이다.
우선, 도 12를 참조하면, 반도체(154a) 위에 위치하는 에치 스타퍼(160)를 형성한다. 다만, 도 9와 같이 해당 공정에서는 반도체(154a)의 n+ 도핑 과정이 없다.
다음으로, 도 13과 같이 반도체(154a) 위에 복수의 데이터선(171)과 복수의 구동 전압선(172)과 복수의 제1 및 제2 출력 전극(output electrode)(175a, 175b)을 포함하는 복수의 데이터 도전체(data conductor)를 형성한다.
이때 역시 데이터 도전체를 형성하는 마스크를 사용하여, 에치 스타퍼(160) 위에 위치하는 제3 제어 전극(124c)을 동시에 형성한다. 제3 제어 전극(124c)은 에치 스타퍼(160)와 평면 상으로 대응하도록 형상을 가지도록 형성되며, 특히 제3 제어 전극(124c)의 폭은 에치 스타퍼(160)의 폭보다 작게 형성된다.
다음, 도 14에 도시된 바와 같이 별도의 n+ 도핑 과정 없이 제1 입력 전극(173a), 제1 출력 전극(175a) 및 제3 제어 전극(124c) 등의 위에 보호막(180)을 형성한다.
보호막(180)은 불소화 실리콘 산화막(SiOF; fluorine-doped silicon dioxide)와 같이 불소를 포함하는 산화물을 포함할 수 있다.
불소를 포함하는 산화물을 포함하는 보호막(180)이 열처리 과정을 거침에 따라, 보호막(180)과 직접적으로 접촉하는 반도체(154a) 영역은 n+ 도핑된 것과 같은 물성을 가진다. 즉, 빗금친 영역은 별도의 n+ 도핑 공정 없이도 n+가 도핑된 반도체(154a)을 형성할 수 있다. 이와 같이 형성된 n+ 도핑 영역은 도체와 같이 기능하여 전도도가 높은 반도체(154a)을 형성한다.
정리하면, 본 발명의 실시예에 따른 표시 장치의 제조 방법은 하나의 마스크를 통해 데이터 도전체 및 제3 제어 전극(124c)을 형성하고, 반도체(154a)이 n+ 도핑된 영역을 형성하는 다양한 방법을 서술하였다. 그러나 이에 제한되지 않고 전술한 구조를 형성하기 위한 어떠한 방식을 사용하는 것도 가능함은 물론이다.
본 발명을 앞서 기재한 바에 따라 바람직한 실시예를 통해 설명하였지만, 본 발명은 이에 한정되지 않으며 다음에 기재하는 특허청구범위의 개념과 범위를 벗어나지 않는 한, 다양한 수정 및 변형이 가능하다는 것을 본 발명이 속하는 기술 분야에 종사하는 자들은 쉽게 이해할 것이다.
10, 20 : 박막 트랜지스터 101 : 표시 장치
110 : 기판 111 : 기판 본체
121 : 게이트선 124 : 제어 전극
140 : 게이트 절연막 171 : 데이터 도전체
180 : 보호막

Claims (18)

  1. 기판 위에 위치하는 제1 제어 전극,
    상기 제1 제어 전극 위에 위치하는 반도체,
    상기 반도체 위에 위치하는 에치 스타퍼,
    상기 반도체 위에 위치하며, 상기 에치 스타퍼와 중첩하지 않는 제1 입력 전극 및 제1 출력 전극,
    상기 에치 스타퍼 위에 위치하는 제3 제어 전극,
    상기 제1 입력 전극, 상기 제1 출력 전극 및 상기 제3 제어 전극 위에 위치하는 보호막,
    상기 보호막 위에 위치하며, 상기 제1 출력 전극과 연결된 화소 전극을 포함하고,
    상기 제3 제어 전극의 일단과 상기 에치 스타퍼의 일단 사이의 간격은 0.1 내지 2μm인 표시 장치.
  2. 제1항에서,
    상기 제1 입력 전극, 상기 제1 출력 전극 및 상기 제3 제어 전극의 재질은 동일한 표시 장치.
  3. 제1항에서,
    상기 제3 제어 전극의 폭은 상기 에치 스타퍼의 폭보다 작은 표시 장치.
  4. 삭제
  5. 제1항에서,
    상기 반도체는 산화물 반도체를 포함하는 표시 장치.
  6. 제5항에서,
    상기 제1 입력 전극과 상기 에치 스타퍼 사이 및 상기 제1 출력 전극과 상기 에치 스타퍼 사이에 위치하는 상기 반도체는 n+ 도핑되는 표시 장치.
  7. 제1항에서,
    상기 제1 제어 전극 및 상기 제3 제어 전극은 동일한 전압을 인가 받는 표시 장치.
  8. 제1항에서,
    상기 제1 입력 전극 및 상기 제1 출력 전극과 중첩하는 에치 스타퍼를 더 포함하는 표시 장치.
  9. 기판 상에 제1 제어 전극을 포함하는 게이트 도전체를 형성하는 단계,
    상기 게이트 도전체 위에 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막 위에 반도체를 형성하는 단계,
    상기 반도체 위에 에치 스타퍼를 형성하는 단계,
    상기 에치 스타퍼 및 상기 반도체 위에 제1 입력 전극, 제1 출력 전극 및 제3 제어 전극을 형성하는 단계,
    상기 제1 입력 전극, 상기 제1 출력 전극 및 상기 제3 제어 전극 위에 보호막을 형성하는 단계,
    상기 보호막 위에 상기 제1 출력 전극과 연결되는 화소 전극을 형성하는 단계를 포함하고,
    상기 보호막의 재질은 규소를 포함하며,
    상기 보호막을 열처리 함에 따라 상기 보호막과 접촉하는 상기 반도체는 n+ 도핑된 영역을 형성하는 표시 장치의 제조 방법.
  10. 제9항에서,
    상기 제1 입력 전극, 상기 제1 출력 전극 및 상기 제3 제어 전극의 재질은 동일하며 동시에 형성되는 표시 장치의 제조 방법.
  11. 제9항에서,
    상기 제3 제어 전극의 폭은 상기 에치 스타퍼의 폭 보다 작도록 형성되는 표시 장치의 제조 방법.
  12. 제11항에서,
    상기 제3 제어 전극의 일단과 상기 에치 스타퍼의 일단 사이의 간격은 0.1 내지 2 μm가 되도록 형성되는 표시 장치의 제조 방법.
  13. 제9항에서,
    상기 반도체는 산화물 반도체를 포함하도록 형성하고,
    상기 제1 입력 전극과 상기 에치 스타퍼 사이 및 상기 제1 출력 전극과 상기 에치 스타퍼 사이에 위치하는 상기 반도체를 n+ 도핑하는 단계를 더 포함하는 표시 장치의 제조 방법.
  14. 제13항에서,
    상기 도핑하는 단계는 상기 에치 스타퍼를 형성한 후 상기 반도체를 n+ 도핑하는 표시 장치의 제조 방법.
  15. 제13항에서,
    상기 도핑하는 단계는 상기 제1 입력 전극, 상기 제1 출력 전극 및 상기 제3 제어 전극을 형성한 후 상기 반도체를 n+ 도핑하는 표시 장치의 제조 방법.
  16. 삭제
  17. 제11항에서,
    상기 제1 제어 전극 및 상기 제3 제어 전극은 동일한 전압을 인가 받는 표시 장치의 제조 방법.
  18. 제9항에서,
    상기 제1 입력 전극 및 상기 제1 출력 전극과 중첩하는 에치 스타퍼를 더 형성하는 표시 장치의 제조 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102304726B1 (ko) 2015-03-27 2021-09-27 삼성디스플레이 주식회사 디스플레이 장치의 제조 방법 및 이를 통해 제조된 디스플레이 장치
KR102457997B1 (ko) * 2017-12-29 2022-10-21 엘지디스플레이 주식회사 전계 발광 표시장치

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2776083B2 (ja) 1991-08-23 1998-07-16 日本電気株式会社 液晶表示装置およびその製造方法
US6590229B1 (en) * 1999-01-21 2003-07-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and process for production thereof
US6960806B2 (en) 2001-06-21 2005-11-01 International Business Machines Corporation Double gated vertical transistor with different first and second gate materials
KR100801961B1 (ko) 2006-05-26 2008-02-12 한국전자통신연구원 듀얼 게이트 유기트랜지스터를 이용한 인버터
WO2007144807A2 (en) 2006-06-13 2007-12-21 Nxp B.V. Double gate transistor and method of manufacturing same
KR101488925B1 (ko) * 2008-06-09 2015-02-11 삼성디스플레이 주식회사 박막 트랜지스터 기판, 이의 제조 방법, 및 이를 갖는 표시장치
KR20110037220A (ko) * 2009-10-06 2011-04-13 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를 구비하는 유기전계발광 표시 장치
KR101030031B1 (ko) * 2010-01-08 2011-04-20 삼성모바일디스플레이주식회사 유기전계발광표시장치 및 그의 제조방법
CN103022124B (zh) 2011-09-22 2015-08-19 中芯国际集成电路制造(北京)有限公司 双栅晶体管及其制造方法
KR101960371B1 (ko) * 2012-02-29 2019-03-20 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조 방법
KR101483026B1 (ko) * 2012-08-31 2015-01-15 엘지디스플레이 주식회사 산화물 박막트랜지스터를 포함하는 기판 및 이의 제조방법, 이를 이용한 액정표시장치용 구동회로
KR102162794B1 (ko) * 2013-05-30 2020-10-08 삼성디스플레이 주식회사 평판표시장치용 백플레인 및 그의 제조 방법

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