JP2011044699A - 半導体装置及び半導体装置の作製方法 - Google Patents

半導体装置及び半導体装置の作製方法 Download PDF

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Abstract

【課題】半導体装置の開口率を向上させる。
【解決手段】同一基板上に画素と駆動回路が設けられ、駆動回路の第１の薄膜トランジスタ及び画素の第２の薄膜トランジスタは、ゲート電極層と、ゲート電極層上にゲート絶縁層と、ゲート絶縁層上に酸化物半導体層と、酸化物半導体層上にソース電極層及びドレイン電極層と、ゲート絶縁層、酸化物半導体層、ソース電極層、及びドレイン電極層上に酸化物半導体層の一部と接する酸化物絶縁層と、を有し、第２の薄膜トランジスタのゲート電極層、ゲート絶縁層、酸化物半導体層、ソース電極層、ドレイン電極層、及び酸化物絶縁層は透光性を有し、第１の薄膜トランジスタのソース電極層及びドレイン電極層は、第２の薄膜トランジスタのソース電極層及びドレイン電極層と材料が異なり、第２の薄膜トランジスタのソース電極層及びドレイン電極層よりも低抵抗である。
【選択図】図１

Description

酸化物半導体を用いる半導体装置及びその作製方法に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、表示装置などの電気光学装置、半導体回路及び電子機器は全て半導体装置である。
透光性を有する金属酸化物が半導体装置において利用されている。例えば、酸化インジウム錫（ＩＴＯ）などの導電性を備える金属酸化物（以下、酸化物導電体という）は、液晶表示装置などの表示装置で必要とされる透明電極材料として適用されている。
加えて、半導体特性を示す材料としても透光性を有する金属酸化物が注目されている。例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物などは、液晶表示装置などの表示装置で必要とされる半導体材料への適用が期待されている。特に、薄膜トランジスタ（ＴＦＴともいう）のチャネル層（チャネル形成層ともいう）に適用することが期待されている。
半導体特性を備えた金属酸化物（以下、酸化物半導体という）は、表示装置などで用いられるアモルファスシリコンを代替又は凌駕する材料としての期待が高まっている。
また、酸化物導電体及び酸化物半導体は、共に透光性を有する。そのため、これらを用いてＴＦＴを構成することによって、透光性を有するＴＦＴを作製することができる（例えば、非特許文献１参照。）。
また、酸化物半導体を適用したＴＦＴは、電界効果移動度が高い。そのため、当該ＴＦＴを用いて、表示装置などの駆動回路を構成することもできる（例えば、非特許文献２参照。）。
「透明回路」野澤哲生 日経エレクトロニクス２００７．８．２７（ｎｏ．９５９）ｐｐ．３９−５２ Ｔ．Ｏｓａｄａ，他８名，ＳＩＤ ’０９ ＤＩＧＥＳＴ，ｐｐ．１８４−１８７（２００９）
本発明の一態様は、半導体装置の製造コストを低減することを課題の一とする。
本発明の一態様は、半導体装置の開口率を向上することを課題の一とする。
本発明の一態様は、半導体装置の表示部を高精細化することを課題の一とする。
本発明の一態様は、高速駆動が可能な半導体装置を提供することを課題の一とする。
本発明の一態様は、同一基板上に駆動回路部と、表示部（画素部ともいう）とを有し、当該駆動回路部は、ソース電極（ソース電極層ともいう）及びドレイン電極（ドレイン電極層ともいう）が金属によって構成され且つチャネル層が酸化物半導体によって構成された駆動回路用薄膜トランジスタと、金属によって構成された駆動回路用配線とを有し、当該表示部は、ソース電極層及びドレイン電極層が酸化物導電体によって構成され且つ半導体層が酸化物半導体によって構成された画素用薄膜トランジスタと、酸化物導電体によって構成された表示部用配線と、を有する半導体装置である。
画素用薄膜トランジスタ及び駆動回路用薄膜トランジスタとして、ボトムゲート構造の逆スタガ型薄膜トランジスタを用いる。画素用薄膜トランジスタ及び駆動回路用薄膜トランジスタはソース電極層及びドレイン電極層との間に露呈した半導体層に接する酸化物絶縁層が設けられたチャネルエッチ型薄膜トランジスタである。
なお、非特許文献１には、具体的なＴＦＴの作製工程及び半導体装置を構成する他の素子（例えば、容量素子など）の構造などは開示されていない。また、同一基板上に駆動回路と、透光性を有するＴＦＴとを作製する記載などもない。
本発明の一態様の半導体装置は、同一基板上に駆動回路用ＴＦＴを有する駆動回路、及び画素用ＴＦＴを有する画素が作製される。そのため、当該半導体装置の製造コストを低減することができる。
また、本発明の一態様の半導体装置は、画素に、ソース電極及びドレイン電極が酸化物導電体によって構成され且つ半導体層が酸化物半導体によって構成された画素用ＴＦＴと、酸化物導電体によって構成された画素用配線とを有する。つまり、当該半導体装置は、画素用ＴＦＴ及び画素用配線が形成された領域を開口部とすることができる。そのため、当該半導体装置の開口率を向上させることができる。
また、本発明の一態様の半導体装置は、画素に、ソース電極及びドレイン電極が酸化物導電体によって構成され且つ半導体層が酸化物半導体によって構成された画素用ＴＦＴと、酸化物導電体によって構成された画素用配線とを有する。つまり、当該半導体装置は、画素用ＴＦＴのサイズに制限されることなく画素サイズを設計することができる。そのため、当該半導体装置の表示部を高精細化することができる。
また、本発明の一態様の半導体装置は、駆動回路に、ソース電極及びドレイン電極が金属によって構成され且つチャネル層が酸化物半導体によって構成された駆動回路用ＴＦＴと、金属によって構成された駆動回路用配線とを有する。つまり、当該半導体装置は、高い電界効果移動度を示すＴＦＴと、抵抗の低い配線とによって駆動回路が構成される。そのため、当該半導体装置を高速駆動が可能な半導体装置とすることができる。
また、本明細書中で用いる酸化物半導体としては、例えばＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される酸化物半導体を用いることができる。なお、Ｍは、Ｇａ、Ｆｅ、Ｎｉ、Ｍｎ及びＣｏから選ばれた一の金属元素又は複数の金属元素を示す。例えばＭとして、Ｇａの場合があることの他、ＧａとＮｉ又はＧａとＦｅなど、Ｇａ以外の上記金属元素が含まれる場合がある。また、上記酸化物半導体において、Ｍとして含まれる金属元素の他に、不純物元素としてＦｅ、Ｎｉその他の遷移金属元素、又は該遷移金属の酸化物が含まれているものがある。本明細書においては、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される構造の酸化物半導体層のうち、ＭとしてＧａを含む構造の酸化物半導体をＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とよび、その薄膜をＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜とも呼ぶ。
また、酸化物半導体層に適用する金属酸化物として上記の他にも、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の金属酸化物を適用することができる。また上記金属酸化物からなる酸化物半導体層に酸化珪素を含ませてもよい。
酸化物半導体は、好ましくはＩｎを含有する酸化物半導体、さらに好ましくは、Ｉｎ、及びＧａを含有する酸化物半導体である。酸化物半導体層をＩ型（真性）とするため、脱水化または脱水素化は有効である。
なお、上記半導体装置の作製工程において、窒素、又は希ガス（アルゴン、ヘリウムなど）の不活性気体雰囲気下、或いは減圧下での加熱処理を行った場合、酸化物半導体層は、加熱処理により酸素欠乏型となって低抵抗化、即ちＮ型化（Ｎ−化など）し、その後、酸化物半導体層に接する酸化物絶縁層の形成を行い、酸化物半導体層を酸素過剰な状態とすることで、酸化物半導体層を高抵抗化、即ちＩ型化させることができる。これにより、電気特性が良好で信頼性のよい薄膜トランジスタを有する半導体装置を作製し、提供することが可能となる。
また、上記半導体装置の作製工程において、脱水化又は脱水素化として、窒素、又は希ガス（アルゴン、ヘリウムなど）の不活性気体雰囲気下、或いは減圧下での３５０℃以上、好ましくは４００℃以上基板の歪み点未満の加熱処理を行い、酸化物半導体層の含有水分などの不純物を低減する。
脱水化又は脱水素化を行った酸化物半導体層は、昇温脱離分光法（ＴＤＳともいう）で４５０℃まで測定を行っても、水の２つのピーク、少なくとも３００℃付近に現れる１つのピークは検出されない。従って、脱水化又は脱水素化が行われた酸化物半導体層を用いた薄膜トランジスタに対してＴＤＳで４５０℃まで測定を行っても、少なくとも３００℃付近に現れる水のピークは検出されない。
そして、上記半導体装置の作製工程において、酸化物半導体層を大気に触れさせることなく冷却することにより、酸化物半導体層に水又は水素を再び混入させないことが重要である。脱水化又は脱水素化を行い、酸化物半導体層を低抵抗化、即ちＮ型化（Ｎ−化など）させた後、高抵抗化させてＩ型とした酸化物半導体層を用いて薄膜トランジスタを作製すると、薄膜トランジスタのしきい値電圧値をプラスとすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。上記半導体装置において、薄膜トランジスタのゲート電圧が０Ｖにできるだけ近い正のしきい値電圧でチャネルが形成されることが望ましい。なお、薄膜トランジスタのしきい値電圧値がマイナスであると、ゲート電圧が０Ｖでもソース電極とドレイン電極の間に電流が流れる、所謂ノーマリーオンとなりやすい。例えば、アクティブマトリクス型の表示装置においては、回路を構成する薄膜トランジスタの電気特性が重要であり、この電気特性が表示装置の性能を左右する。特に、薄膜トランジスタの電気特性のうち、しきい値電圧（Ｖｔｈ）が重要である。例えば、薄膜トランジスタの電界効果移動度が高くともしきい値電圧値が高い、或いはしきい値電圧値がマイナスであると、回路として制御することが困難である。また、しきい値電圧値が高く、しきい値電圧の絶対値が大きい薄膜トランジスタの場合には、駆動電圧が低い状態ではＴＦＴとしてのスイッチング機能を果たすことができず、負荷となる恐れがある。例えば、ｎチャネル型の薄膜トランジスタの場合、ゲート電極に正の電圧を印加してはじめてチャネルが形成されて、ドレイン電流が流れ出すトランジスタが望ましい。駆動電圧を高くしないとチャネルが形成されないトランジスタや、負の電圧状態でもチャネルが形成されてドレイン電流が流れるトランジスタは、回路に用いる薄膜トランジスタとしては不向きである。
また、加熱温度Ｔから下げるガス雰囲気は、加熱温度Ｔまで昇温したガス雰囲気と異なるガス雰囲気に切り替えてもよい。例えば、脱水化又は脱水素化を行った同じ炉を用いて大気に触れさせずに、炉の中を高純度の酸素ガス又はＮ２Ｏガスで満たして冷却を行う。
脱水化又は脱水素化を行う加熱処理によって膜中の含有水分を低減させた後、水分を含まない雰囲気（露点が−４０℃以下、好ましくは−６０℃以下）下で徐冷（又は冷却）した酸化物半導体膜を用いて、薄膜トランジスタの電気特性を向上させるとともに、量産性と高性能の両方を備えた薄膜トランジスタを実現する。
本明細書では、窒素、又は希ガス（アルゴン、ヘリウムなど）の不活性気体雰囲気下、或いは減圧下での加熱処理を脱水化又は脱水素化のための加熱処理と呼ぶ。本明細書では、この加熱処理によってＨ２として脱離させていることのみを脱水素化と呼んでいるわけではなく、Ｈ、ＯＨなどを脱離することを含めて脱水化又は脱水素化と便宜上呼ぶこととする。
上記半導体装置の作製工程において、窒素、又は希ガス（アルゴン、ヘリウムなど）の不活性気体雰囲気下、或いは減圧下での加熱処理を行った場合、酸化物半導体層は、加熱処理により酸素欠乏型となって低抵抗化、即ちＮ型化（Ｎ−化など）される。その後、ドレイン電極層と重なる領域が酸素欠乏型である高抵抗ドレイン領域（ＨＲＤ領域ともいう）として形成される。
具体的には、高抵抗ドレイン領域のキャリア濃度は、１×１０１７／ｃｍ３以上の範囲内であり、少なくともチャネル形成領域のキャリア濃度（１×１０１７／ｃｍ３未満）よりも高い領域である。なお、本明細書のキャリア濃度は、室温にてＨａｌｌ効果測定から求めたキャリア濃度の値を指す。
また、金属材料からなるドレイン電極層と、酸化物半導体層の間に低抵抗ドレイン領域（ＬＲＮ領域ともいう）を形成してもよい。具体的には、低抵抗ドレイン領域のキャリア濃度は、高抵抗ドレイン領域よりも大きく、例えば１×１０２０／ｃｍ３以上１×１０２１／ｃｍ３以下の範囲内である。
そして、脱水化又は脱水素化した酸化物半導体層の少なくとも一部を酸素過剰な状態とすることで、酸化物半導体層を高抵抗化、即ちＩ型化させてチャネル形成領域を形成する。なお、脱水化又は脱水素化した酸化物半導体層を酸素過剰な状態とする方法としては、例えば脱水化又は脱水素化した酸化物半導体層に接するように、例えばスパッタリング法により、酸化物絶縁層を形成する方法などが挙げられる。また、該酸化物絶縁層形成後に、加熱処理（例えば酸素を含む雰囲気での加熱処理）、不活性ガス雰囲気下で加熱した後に酸素雰囲気で冷却する処理、又は超乾燥エア（露点が−４０℃以下、好ましくは−６０℃以下）で冷却する処理などを行ってもよい。
また、脱水化又は脱水素化した酸化物半導体層上に接して、Ｔｉなどの金属材料からなるソース電極層やドレイン電極層を形成し、ソース電極層やドレイン電極層に重ならない酸化物半導体層の露出領域を選択的に酸素過剰な状態としてチャネル形成領域を形成することができる。酸化物半導体層を選択的に酸素過剰な状態とする場合、ソース電極層に重なる高抵抗ドレイン領域と、ドレイン電極層に重なる高抵抗ドレイン領域とが形成され、高抵抗ドレイン領域と高抵抗ドレイン領域との間の領域がチャネル形成領域となる。即ち、チャネル形成領域がソース電極層及びドレイン電極層の間に自己整合的に形成される。
本発明の一態様により、電気特性が良好で信頼性のよい薄膜トランジスタを有する半導体装置を作製し、提供することが可能となる。
なお、ドレイン電極層（及びソース電極層）と重畳した酸化物半導体層において高抵抗ドレイン領域を形成することにより、駆動回路の信頼性の向上を図ることができる。具体的には、高抵抗ドレイン領域を形成することで、トランジスタを、ドレイン電極層から高抵抗ドレイン領域、チャネル形成領域にかけて、導電性を段階的に変化させうるような構造とすることができる。そのため、ドレイン電極層を高電源電位ＶＤＤを供給する配線に接続して動作させる場合、ゲート電極層とドレイン電極層との間に高電界が印加されても高抵抗ドレイン領域がバッファとなり、局所的に高電界が印加されず、トランジスタの耐圧を向上させることができる。
また、高抵抗ドレイン領域を形成することにより、駆動回路におけるリーク電流の低減を図ることができる。具体的には、高抵抗ドレイン領域を形成することで、ドレイン電極層とソース電極層との間に流れるトランジスタのリーク電流の経路の順序は、ドレイン電極層、ドレイン電極層側の高抵抗ドレイン領域、チャネル形成領域、ソース電極層側の高抵抗ドレイン領域、ソース電極層の順となる。このときチャネル形成領域では、ドレイン電極層側の高抵抗ドレイン領域からチャネル形成領域に流れるリーク電流を、トランジスタがオフ状態のときに高抵抗となるゲート絶縁層とチャネル形成領域の界面近傍に集中させることができ、バックチャネル部（ゲート電極層から離れているチャネル形成領域の表面の一部）でのリーク電流を低減することができる。
また、ソース電極層に重なる高抵抗ドレイン領域と、ドレイン電極層に重なる高抵抗ドレイン領域は、ゲート電極層の幅にもよるが、ゲート絶縁層を介してゲート電極層の一部と重なる構造にすることにより、より効果的にドレイン電極層の端部近傍の電界強度を緩和させることができる。
本発明の一態様は、同一基板上に第１の薄膜トランジスタを有する駆動回路と第２の薄膜トランジスタを有する画素を有し、第１の薄膜トランジスタ及び第２の薄膜トランジスタは、ゲート電極層と、ゲート電極層上にゲート絶縁層と、ゲート絶縁層上に酸化物半導体層と、酸化物半導体層上にソース電極層及びドレイン電極層と、ゲート絶縁層、酸化物半導体層、ソース電極層、及びドレイン電極層上に酸化物半導体層の一部と接する酸化物絶縁層と、を有し、第２の薄膜トランジスタのゲート電極層、ゲート絶縁層、酸化物半導体層、ソース電極層、ドレイン電極層、及び酸化物絶縁層は透光性を有し、第１の薄膜トランジスタのソース電極層及びドレイン電極層は、第２の薄膜トランジスタのソース電極層及びドレイン電極層と材料が異なり、第２の薄膜トランジスタのソース電極層及びドレイン電極層よりも低抵抗であることを特徴とする半導体装置である。
なお、本発明の一態様は、第１の薄膜トランジスタのソース電極層及びドレイン電極層は、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を主成分とする材料、若しくはそれらの合金材料とを組み合わせた積層からなることを特徴とする半導体装置でもよい。
また、第２の薄膜トランジスタのソース電極層及びドレイン電極層は、酸化インジウム、酸化インジウム酸化スズ合金、酸化インジウム酸化亜鉛合金、又は酸化亜鉛であることを特徴とする半導体装置でもよい。
なお、本発明の一態様は、さらに上記基板と同一基板上に容量部を有し、容量部は、容量配線及び該容量配線と重なる容量電極を有し、容量配線及び容量電極は透光性を有する半導体装置でもよい。
また、本発明の一態様は、さらに第１の薄膜トランジスタの酸化物絶縁層上にゲート電極層と重なる導電層を有する半導体装置でもよい。
また、本発明の一態様は、第１の薄膜トランジスタの酸化物半導体層と、ソース電極層及びドレイン電極層との間に低抵抗ドレイン領域を有し、低抵抗ドレイン領域は、第２の薄膜トランジスタのソース電極層、ドレイン電極層と同じ材料である半導体装置でもよい。
また、本発明の一態様は、第１の薄膜トランジスタの酸化物半導体層のソース電極層又はドレイン電極層と重なる領域は、第１の薄膜トランジスタの酸化物半導体層のチャネル形成領域よりも低抵抗である半導体装置でもよい。
本発明の一態様は、同一基板上に第１の薄膜トランジスタを有する駆動回路と第２の薄膜トランジスタを有する画素を有する半導体装置の作製方法であって、基板上に透光性を有する導電膜を形成し、第１のフォトリソグラフィ工程により透光性を有する導電膜を選択的にエッチングすることにより第１の薄膜トランジスタのゲート電極層となる第１のゲート電極層及び第２の薄膜トランジスタのゲート電極層となる第２のゲート電極層を形成し、第１のゲート電極層及び第２のゲート電極層上にゲート絶縁層を形成し、ゲート絶縁層の上に酸化物半導体膜を形成し、第２のフォトリソグラフィ工程により酸化物半導体膜を選択的にエッチングすることにより島状酸化物半導体層である第１の酸化物半導体層及び第２の酸化物半導体層を形成し、第１の酸化物半導体層及び第２の酸化物半導体層を脱水化又は脱水素化し、脱水化又は脱水素化された第１の酸化物半導体層及び第２の酸化物半導体層上に酸化物導電膜及び導電膜を順次形成し、第３のフォトリソグラフィ工程及び第４のフォトリソグラフィ工程により酸化物導電膜及び導電膜を選択的にエッチングし、第１の酸化物半導体層の上に一対の低抵抗ドレイン領域を形成し、一対の低抵抗ドレイン領域の上に一対の導電層を形成することにより第１の薄膜トランジスタのソース電極層及びドレイン電極層となる第１のソース電極層及び第１のドレイン電極層を形成し、第２の酸化物半導体層の上に第２の薄膜トランジスタのソース電極層及びドレイン電極層となる第２のソース電極層及び第２のドレイン電極層を形成し、ゲート絶縁層、第１の酸化物半導体層、第２の酸化物半導体層、第１のソース電極層、第１のドレイン電極層、第２のソース電極層、及び第２のドレイン電極層上に第１の酸化物半導体層及び第２の酸化物半導体層の一部と接する酸化物絶縁層を形成することを特徴とする半導体装置の作製方法である。
また、本発明の一態様は、同一基板上に第１の薄膜トランジスタを有する駆動回路と第２の薄膜トランジスタを有する画素を有する半導体装置の作製方法であって、基板上に透光性を有する導電膜を形成し、第１のフォトリソグラフィ工程により透光性を有する導電膜を選択的にエッチングすることにより第１の薄膜トランジスタのゲート電極層となる第１のゲート電極層及び第２の薄膜トランジスタのゲート電極層となる第２のゲート電極層を形成し、第１のゲート電極層及び第２のゲート電極層上にゲート絶縁層を形成し、ゲート絶縁層の上に酸化物半導体膜を形成し、酸化物半導体膜を脱水化又は脱水素化し、脱水化又は脱水素化された酸化物半導体膜上に酸化物導電膜及び導電膜を順次形成し、第２のフォトリソグラフィ工程及び第３のフォトリソグラフィ工程により酸化物半導体膜、酸化物導電膜、及び導電膜を選択的にエッチングし、第１の酸化物半導体層の上に一対の低抵抗ドレイン領域を形成し、一対の低抵抗ドレイン領域の上に一対の導電層を形成することにより第１の薄膜トランジスタのソース電極層及びドレイン電極層となる第１のソース電極層及び第１のドレイン電極層を形成し、第２の酸化物半導体層の上に第２の薄膜トランジスタのソース電極層及びドレイン電極層となる第２のソース電極層及び第２のドレイン電極層を形成し、ゲート絶縁層、第１の酸化物半導体層、第２の酸化物半導体層、第１のソース電極層、第１のドレイン電極層、第２のソース電極層、及び第２のドレイン電極層上に第１の酸化物半導体層及び第２の酸化物半導体層の一部と接する酸化物絶縁層を形成することを特徴とする半導体装置の作製方法である。
なお、本発明の一態様は、多階調マスクを用いて前記第３のフォトリソグラフィ工程を行うことを特徴とする半導体装置の作製方法でもよい。
なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順又は積層順を示すものではない。また、本明細書において発明を特定するための事項として固有の名称を示すものではない。
また、駆動回路を有する表示装置としては、液晶表示装置の他に、発光素子を用いた発光表示装置や、電気泳動表示素子を用いた電子ペーパーとも称される表示装置が挙げられる。
発光素子を用いた発光表示装置においては、画素部に複数の薄膜トランジスタを有し、画素部においてもある薄膜トランジスタのゲート電極と他のトランジスタのソース配線（ソース配線層ともいう）、或いはドレイン配線（ドレイン配線層ともいう）を接続させる箇所を有している。また、発光素子を用いた発光表示装置の駆動回路においては、薄膜トランジスタのゲート電極とその薄膜トランジスタのソース配線、或いはドレイン配線を接続させる箇所を有している。
安定した電気特性を有する薄膜トランジスタを作製し、提供することができる。よって、電気特性が良好で信頼性の高い薄膜トランジスタを有する半導体装置を提供することができる。
半導体装置を説明する図。 半導体装置の作製方法を説明する図。 半導体装置の作製方法を説明する図。 半導体装置の作製方法を説明する図。 半導体装置の作製方法を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置の画素等価回路を説明する図。 半導体装置を説明する図。 半導体装置のブロック図を説明する図。 信号線駆動回路の回路図およびタイミングチャートを説明する図。 シフトレジスタの構成を示す回路図。 シフトレジスタの動作を説明するタイミングチャートおよび回路図。 半導体装置を説明する図。 半導体装置を説明する図。 電子書籍の一例を示す外観図。 テレビジョン装置及びデジタルフォトフレームの例を示す外観図。 遊技機の例を示す外観図。 携帯型のコンピュータ及び携帯電話機の一例を示す外観図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置の回路図を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置の回路図を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置の作製方法を説明する図。 半導体装置の作製方法を説明する図。 半導体装置の作製方法を説明する図。
実施の形態について、図面を用いて詳細に説明する。但し、以下の説明に限定されず、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
なお、各実施の形態に示す内容は、互いに適宜組み合わせ、又は置き換えを行うことができる。
（実施の形態１）
半導体装置及び半導体装置の作製方法を図１乃至図３を用いて説明する。図１には同一基板上に作製された２つの薄膜トランジスタの断面構造の一例を示す。図１に示す薄膜トランジスタ４１０及び薄膜トランジスタ４２０は、チャネルエッチ型と呼ばれるボトムゲート構造の一つである。
図１（Ａ１）は駆動回路に配置される薄膜トランジスタ４１０の平面図であり、図１（Ａ２）は画素に配置される薄膜トランジスタ４２０の平面図であり、図１（Ｂ）は、図１（Ａ１）の線Ｃ１−Ｃ２における断面構造及び図１（Ａ２）の線Ｄ１−Ｄ２における断面構造を示す断面図であり、また、図１（Ｃ）は、図１（Ａ１）の線Ｃ３−Ｃ４における断面構造及び図１（Ａ２）の線Ｄ３−Ｄ４における断面構造を示す断面図である。
駆動回路に配置される薄膜トランジスタ４１０は、チャネルエッチ型の薄膜トランジスタであり、絶縁表面を有する基板４００上に、ゲート電極層４１１、第１のゲート絶縁層４０２ａ、第２のゲート絶縁層４０２ｂ、少なくともチャネル形成領域４１３、高抵抗ドレイン領域４１４ａ、及び高抵抗ドレイン領域４１４ｂを有する酸化物半導体層４１２、低抵抗ドレイン領域４０８ａ、低抵抗ドレイン領域４０８ｂ、ソース電極層４１５ａ、並びにドレイン電極層４１５ｂを含む。また、薄膜トランジスタ４１０を覆い、チャネル形成領域４１３に接する酸化物絶縁層４１６が設けられている。
なお、高抵抗ドレイン領域は、チャネル形成領域より抵抗値の低い領域であり、低抵抗ドレイン領域は、高抵抗ドレイン領域より抵抗値の低い領域である。
また、高抵抗ドレイン領域４１４ａは、低抵抗ドレイン領域４０８ａの下面に接して自己整合的に形成されている。また、高抵抗ドレイン領域４１４ｂは、低抵抗ドレイン領域４０８ｂの下面に接して自己整合的に形成されている。また、チャネル形成領域４１３は、酸化物絶縁層４１６と接し、且つ膜厚が薄くなっており、高抵抗ドレイン領域４１４ａ及び高抵抗ドレイン領域４１４ｂよりも高抵抗の領域（Ｉ型領域）とする。
また、薄膜トランジスタ４１０の配線を低抵抗化するために、ソース電極層４１５ａ及びドレイン電極層４１５ｂとして金属材料を用いることが好ましい。
また、本実施の形態の半導体装置において、同一基板上に画素部と駆動回路を形成する場合、駆動回路において、インバータ回路、ＮＡＮＤ回路、ＮＯＲ回路、ラッチ回路といった論理ゲートを構成する薄膜トランジスタや、センスアンプ、定電圧発生回路、ＶＣＯといったアナログ回路を構成する薄膜トランジスタは、ソース電極とドレイン電極間に正電圧又は負電圧が印加される。従って、絶縁耐圧が要求される高抵抗ドレイン領域４１４ｂの幅を、高抵抗ドレイン領域４１４ａの幅よりも広く設計してもよい。また、高抵抗ドレイン領域４１４ａ及び高抵抗ドレイン領域４１４ｂがゲート電極層４１１と重なる幅を広くしてもよい。
また、駆動回路に配置される薄膜トランジスタ４１０として、シングルゲート構造の薄膜トランジスタを用いて説明したが、必要に応じて、チャネル形成領域を複数有するマルチゲート構造の薄膜トランジスタを用いることもできる。
また、低抵抗ドレイン領域４０８ａ、４０８ｂを設けることにより、ショットキー接合と比べて熱的にも安定動作を有せしめる。このように、酸化物半導体層よりもキャリア濃度の高い低抵抗ドレイン領域を意図的に設けることによってオーミック性のコンタクトを形成する。
また、チャネル形成領域４１３上方に、チャネル形成領域４１３に重なる導電層４１７を設ける。導電層４１７をゲート電極層４１１と電気的に接続し、同電位とすることで、ゲート電極層４１１と導電層４１７の間に配置された酸化物半導体層４１２に上下からゲート電圧を印加することができる。また、ゲート電極層４１１と導電層４１７を異なる電位、例えば固定電位、ＧＮＤ電位、０Ｖとする場合には、ＴＦＴの電気特性、例えばしきい値電圧などを制御することができる。すなわち、ゲート電極層４１１及び導電層４１７の一方を第１のゲート電極層として機能させ、ゲート電極層４１１及び導電層４１７の他方を第２のゲート電極層として機能させることで、薄膜トランジスタ４１０を４端子の薄膜トランジスタとして用いることができる。
また、導電層４１７と酸化物絶縁層４１６の間に、保護絶縁層４０３と、平坦化絶縁層４０４とを積層する。
また、保護絶縁層４０３は、保護絶縁層４０３の下方に設ける第１のゲート絶縁層４０２ａ又は下地となる絶縁膜と接する構成とすることが好ましく、基板４００の側面からの水分や、水素イオンや、ＯＨ−などの不純物が侵入することをブロックする。特に、保護絶縁層４０３と接する第１のゲート絶縁層４０２ａ又は下地となる絶縁膜を窒化珪素膜とすると有効である。
画素に配置される薄膜トランジスタ４２０は、チャネルエッチ型の薄膜トランジスタであり、絶縁表面を有する基板４００上に、ゲート電極層４２１、第１のゲート絶縁層４０２ａ、第２のゲート絶縁層４０２ｂ、少なくともチャネル形成領域４２３、高抵抗ドレイン領域４２４ａ、及び高抵抗ドレイン領域４２４ｂを有する酸化物半導体層４２２、ソース電極層４０９ａ、並びにドレイン電極層４０９ｂを含む。また、薄膜トランジスタ４２０を覆い、酸化物半導体層４２２の上面及び側面に接する酸化物絶縁層４１６が設けられている。
なお、本実施の形態の半導体装置は、液晶の劣化を防ぐため、交流駆動が行われている。この交流駆動により、一定の期間毎に画素電極層に印加する信号電位の極性が正極性或いは負極性に反転する。画素電極層に接続するＴＦＴは、一対の電極が交互にソース電極層とドレイン電極層の役割を果たす。本明細書では、便宜上、画素の薄膜トランジスタの一対の電極の一方をソース電極層と呼び、もう一方をドレイン電極層と呼ぶが、実際には、交流駆動の際に一方の電極が交互にソース電極層とドレイン電極層として機能する。また、リーク電流の低減を図るため、画素に配置される薄膜トランジスタ４２０のゲート電極層４２１の幅を、駆動回路に配置される薄膜トランジスタ４１０のゲート電極層４１１の幅よりも狭くしてもよい。また、リーク電流の低減を図るため、画素に配置される薄膜トランジスタ４２０のゲート電極層４２１がソース電極層４０９ａ又はドレイン電極層４０９ｂと重ならないように設計してもよい。
また、高抵抗ドレイン領域４２４ａは、ソース電極層４０９ａの下面に接して自己整合的に形成されている。また、高抵抗ドレイン領域４２４ｂは、ドレイン電極層４０９ｂの下面に接して自己整合的に形成されている。また、チャネル形成領域４２３は、酸化物絶縁層４１６と接し、且つ膜厚が薄くなっており、高抵抗ドレイン領域４２４ａ及び高抵抗ドレイン領域４２４ｂよりも高抵抗の領域（Ｉ型領域）とする。
また、酸化物半導体層４１２及び酸化物半導体層４２２の形成に用いられる酸化物半導体膜の成膜以後に不純物である水分などを低減する加熱処理（脱水化又は脱水素化のための加熱処理）が行われる。脱水化又は脱水素化のための加熱処理及び徐冷させた後、形成した酸化物半導体層４１２及び酸化物半導体層４２２に接する酸化物絶縁膜の形成などを行って酸化物半導体層のキャリア濃度を低減することが、薄膜トランジスタ４１０及び薄膜トランジスタ４２０の電気特性の向上及び信頼性の向上に繋がる。
なお、酸化物半導体層４１２は、ソース電極層４１５ａ及びドレイン電極層４１５ｂの下方に形成され、一部重なっている。また、酸化物半導体層４１２は、第１のゲート絶縁層４０２ａ及び第２のゲート絶縁層４０２ｂを介して、ゲート電極層４１１に重なっている。また、酸化物半導体層４２２は、ソース電極層４０９ａ及びドレイン電極層４０９ｂの下方に形成され、一部重なっている。また、酸化物半導体層４２２は、第１のゲート絶縁層４０２ａ及び第２のゲート絶縁層４０２ｂを介して、ゲート電極層４２１に重なっている。
また、高開口率を有する表示装置を実現するために、薄膜トランジスタ４２０のソース電極層４０９ａ及びドレイン電極層４０９ｂは、透光性を有する導電膜を用いて形成される。
また、薄膜トランジスタ４２０のゲート電極層４２１も透光性を有する導電膜を用いて形成される。
また、薄膜トランジスタ４２０が配置される画素において、画素電極層４２７、その他の電極層（容量電極層など）や、配線層（容量配線層など）を、可視光に対して透光性を有する導電膜を用いて形成することにより、高開口率を有する表示装置を実現する。勿論、第１のゲート絶縁層４０２ａ、第２のゲート絶縁層４０２ｂ、酸化物絶縁層４１６も可視光に対して透光性を有する膜を用いて形成することが好ましい。
本明細書において、可視光に対して透光性を有する導電膜とは、可視光の透過率が７５〜１００％である膜を指し、その膜が導電性を有する場合は、透明の導電膜ともいう。また、ゲート電極層、ソース電極層、ドレイン電極層、画素電極層、その他の電極層や、配線層を、可視光に対して半透明の導電膜を用いて形成してもよい。可視光に対して半透明とは、可視光の透過率が５０〜７５％であることを指す。
以下、図２（Ａ）乃至（Ｅ）、及び図３（Ａ）乃至（Ｃ）を用い、同一基板上の薄膜トランジスタ４１０及び薄膜トランジスタ４２０の作製工程を説明する。
まず、絶縁表面を有する基板４００上に透光性を有する導電膜を形成した後、第１のフォトリソグラフィ工程により導電膜上にレジストマスクを形成し、該レジストマスクを用いて選択的にエッチングを行うことにより、ゲート電極層４１１、４２１を形成する。また、画素部にはゲート電極層４１１、４２１と同じ材料、第１のフォトリソグラフィ工程により容量配線（容量配線層ともいう）を形成する。また、画素部だけでなく駆動回路に容量が必要な場合には、駆動回路にも容量配線を形成する。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
絶縁表面を有する基板４００に使用することができる基板に大きな制限はないが、少なくとも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。絶縁表面を有する基板４００としては、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板を用いることができる。
また、基板４００に適用可能なガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が７３０℃以上のものを用いるとよい。また、ガラス基板には、例えば、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材料が用いられる。なお、ホウ酸と比較して酸化バリウム（ＢａＯ）を多く含ませることで、より実用的な耐熱ガラスが得られる。このため、Ｂ２Ｏ３よりＢａＯを多く含むガラス基板を用いることが好ましい。
なお、上記ガラス基板に代えて、基板４００として、セラミック基板、石英基板、サファイア基板などの絶縁体でなる基板を用いてもよい。他にも、基板４００としては、結晶化ガラスなどを用いることができる。
また、下地膜となる絶縁膜を基板４００とゲート電極層４１１、４２１の間に設けてもよい。下地膜は、基板４００からの不純物元素の拡散を防止する機能があり、窒化珪素膜、酸化珪素膜、窒化酸化珪素膜、又は酸化窒化珪素膜から選ばれた一つの膜又は複数の膜による積層膜により形成することができる。
ゲート電極層４１１、４２１の材料としては、可視光に対して透光性を有する導電材料、例えばＩｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の金属酸化物を適用することができ、ゲート電極層４１１、４２１の膜厚を５０ｎｍ以上３００ｎｍ以下の範囲内とする。ゲート電極層４１１、４２１に用いる金属酸化物の成膜方法としては、スパッタリング法や真空蒸着法（電子ビーム蒸着法など）や、アーク放電イオンプレーティング法や、スプレー法を用いる。また、スパッタリング法を用いる場合、ＳｉＯ２を２重量％以上１０重量％以下含むターゲットを用いて成膜を行い、形成される透光性を有する導電膜に結晶化を阻害するＳｉＯｘ（Ｘ＞０）を含ませ、後の工程で行う脱水化又は脱水素化のための加熱処理の際に結晶化してしまうのを抑制することが好ましい。
次に、レジストマスクを除去し、ゲート電極層４１１及びゲート電極層４２１上にゲート絶縁層を形成する。
ゲート絶縁層は、プラズマＣＶＤ法又はスパッタリング法等を用いて、酸化珪素層、窒化珪素層、酸化窒化珪素層、又は窒化酸化珪素層を単層で又は積層して形成することができる。例えば、酸化窒化珪素層を形成する場合には、成膜ガスとして、ＳｉＨ４、酸素及び窒素を用いてプラズマＣＶＤ法により酸化窒化珪素層を形成すればよい。
本実施の形態では、膜厚５０ｎｍ以上２００ｎｍ以下の第１のゲート絶縁層４０２ａと、膜厚５０ｎｍ以上３００ｎｍ以下の第２のゲート絶縁層４０２ｂの積層のゲート絶縁層とする。第１のゲート絶縁層４０２ａは、膜厚１００ｎｍの窒化珪素膜又は窒化酸化珪素膜を用いて形成する。また、第２のゲート絶縁層４０２ｂは、膜厚１００ｎｍの酸化珪素膜を用いて形成する。
次に、第２のゲート絶縁層４０２ｂ上に、膜厚２ｎｍ以上２００ｎｍ以下の酸化物半導体膜４３０を形成する（図２（Ａ）参照）。酸化物半導体膜４３０の形成後に脱水化又は脱水素化のための加熱処理を行っても、後に形成される酸化物半導体層を非晶質な状態とするため、膜厚を５０ｎｍ以下と薄くすることが好ましい。酸化物半導体膜４３０の膜厚を薄くすることで酸化物半導体膜の形成後に加熱処理した場合に、後に形成される酸化物半導体層が結晶化してしまうのを抑制することができる。
なお、酸化物半導体膜をスパッタリング法により成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、第２のゲート絶縁層４０２ｂの表面に付着しているゴミを除去することが好ましい。逆スパッタとは、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。
酸化物半導体膜４３０は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜、又はＩｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、若しくはＺｎ−Ｏ系の酸化物半導体膜を用いる。本実施の形態では、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体ターゲットを用いて、スパッタリング法により、酸化物半導体膜４３０を成膜する。また、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（代表的にはアルゴン）及び酸素雰囲気下においてスパッタリング法により、酸化物半導体膜４３０を形成することができる。また、スパッタリング法を用いる場合、ＳｉＯ２を２重量％以上１０重量％以下含むターゲットを用いて酸化物半導体膜４３０の成膜を行い、酸化物半導体膜４３０に結晶化を阻害するＳｉＯｘ（Ｘ＞０）を含ませ、後の工程で行う脱水化又は脱水素化のための加熱処理の際に、後に形成される酸化物半導体層が結晶化してしまうのを抑制することが好ましい。
次に、酸化物半導体膜４３０上に第２のフォトリソグラフィ工程によりレジストマスクを形成し、該レジストマスクを用いて、選択的にエッチングを行うことにより、酸化物半導体膜４３０を島状の酸化物半導体層に加工する。また、島状の酸化物半導体層を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
次に、レジストマスクを除去し、酸化物半導体層の脱水化又は脱水素化を行う。脱水化又は脱水素化を行う第１の加熱処理の温度は、３５０℃以上基板の歪み点未満、好ましくは４００℃以上とする。ここでは、加熱処理装置の一つである電気炉に上部に酸化物半導体層が形成された基板４００を導入し、酸化物半導体層に対して窒素雰囲気下において加熱処理を行った後、大気に触れることなく冷却し、酸化物半導体層への水や水素の再混入を防ぎ、酸化物半導体層４３１、４３２を得る（図２（Ｂ）参照）。本実施の形態では、酸化物半導体層の脱水化又は脱水素化を行う加熱温度Ｔから、再び水が入らないような十分な温度まで同じ炉を用い、具体的には加熱温度Ｔよりも１００℃以上下がるまで窒素雰囲気下で徐冷する。また、窒素雰囲気に限定されず、ヘリウム、ネオン、アルゴン等の希ガス雰囲気下或いは減圧下において脱水化又は脱水素化を行う。
なお、第１の加熱処理においては、窒素、又はヘリウム、ネオン、若しくはアルゴン等の希ガスに、水、水素などが含まれないことが好ましい。又は、加熱処理装置に導入する窒素、又はヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
また、第１の加熱処理の条件又は酸化物半導体層の材料によっては、結晶化し、酸化物半導体層が微結晶層又は多結晶層となる場合もある。
また、第１の加熱処理は、島状の酸化物半導体層に加工する前の酸化物半導体膜に行うこともできる。その場合には、第１の加熱処理後に、加熱装置から基板を取り出し、フォトリソグラフィ工程を行い、レジストマスクを形成し、該レジストマスクを用いて選択的にエッチングを行うことにより酸化物半導体膜を加工する。
また、酸化物半導体膜の成膜前に、不活性ガス雰囲気（窒素、又はヘリウム、ネオン、アルゴン等の希ガス）下、酸素雰囲気、或いは減圧下において加熱処理（４００℃以上基板の歪み点未満）を行い、ゲート絶縁層内に含まれる水素及び水などの不純物を除去してもよい。
次に、酸化物半導体層４３１、４３２及び第２のゲート絶縁層４０２ｂ上に、酸化物導電膜を形成し、酸化物導電膜上に、金属導電膜を形成した後、第３のフォトリソグラフィ工程によりレジストマスク４３３ａ及び４３３ｂを形成し、選択的にエッチングを行って酸化物導電層４０６、４０７及び導電層４３４、４３５を形成する（図２（Ｃ）参照）。
酸化物導電膜の材料としては、可視光に対して透光性を有する導電材料、例えばＩｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の金属酸化物を適用することができ、酸化物導電膜の膜厚を５０ｎｍ以上３００ｎｍ以下の範囲内で適宜選択する。また、酸化物導電膜の成膜方法としては、スパッタリング法や真空蒸着法（電子ビーム蒸着法など）や、アーク放電イオンプレーティング法や、スプレー法を用いる。また、スパッタリング法を用いる場合、ＳｉＯ２を２重量％以上１０重量％以下含むターゲットを用いて成膜を行い、透光性を有する導電膜に結晶化を阻害するＳｉＯｘ（Ｘ＞０）を含ませ、後の工程で行う加熱処理の際に、後に形成される酸化物導電層４０６、４０７が結晶化してしまうのを抑制することが好ましい。
また、金属導電膜の材料としては、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、若しくはＷから選ばれた元素、上述した元素を成分とする合金、又は上述した元素を組み合わせた合金等がある。
金属導電膜としては、チタン膜、該チタン膜上に設けられたアルミニウム膜、及び該アルミニウム膜上に設けられたチタン膜の三層の積層膜、又はモリブデン膜、該モリブデン膜上に設けられたアルミニウム膜、及び該アルミニウム膜上に設けられたモリブデン膜の三層の積層膜を用いることが好ましい。勿論、金属導電膜として単層膜、２層の積層膜、又は４層以上の積層膜を用いてもよい。
また、酸化物導電層４０６、４０７及び導電層４３４、４３５を形成するためのレジストマスク４３３ａ及び４３３ｂをインクジェット法で形成してもよい。レジストマスク４３３ａ及び４３３ｂをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
次に、レジストマスク４３３ａ及びレジストマスク４３３ｂを除去し、第４のフォトリソグラフィ工程によりレジストマスク４３６ａ及びレジストマスク４３６ｂを形成し、選択的にエッチングを行って、低抵抗ドレイン領域４０８ａ、低抵抗ドレイン領域４０８ｂ、ソース電極層４１５ａ、ドレイン電極層４１５ｂ、ソース電極層４０９ａ、ドレイン電極層４０９ｂ、導電層４２５ａ、及び導電層４２５ｂを形成する（図２（Ｄ）参照）。なお、酸化物半導体層４３１及び酸化物半導体層４３２は、一部のみがエッチングされ、酸化物半導体層４３１及び酸化物半導体層４３２は、溝部（凹部）を有する酸化物半導体層となる。また、酸化物半導体層４３１及び酸化物半導体層４３２に溝部（凹部）を形成するためのレジストマスク４３６ａ及びレジストマスク４３６ｂをインクジェット法で形成してもよい。レジストマスク４３６ａ及びレジストマスク４３６ｂをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
なお、このときのエッチング工程は、下層の酸化物半導体層４３１及び酸化物半導体層４３２が残存するように、エッチング条件を適宜設定すればよい。例えば、エッチング時間を制御すればよい。
また、酸化物半導体層４３１及び４３２を構成する材料、並びに酸化物導電層４０６及び４０７を構成する材料として、エッチング選択比が高い材料をそれぞれ用いることが好ましい。例えば、酸化物半導体層４３１及び４３２を構成する材料として、Ｓｎを含む金属酸化物材料（例えばＳｎＺｎＯｘ（ｘ＞０）、又はＳｎＧａＺｎＯｘなど）を用い、酸化物導電層４０６及び４０７を構成する材料としてＩＴＯなどを用いればよい。
次に、レジストマスク４３６ａ及びレジストマスク４３６ｂを除去し、第５のフォトリソグラフィ工程によりレジストマスク４３８を形成し、選択的にエッチングを行って導電層４２５ａ及び導電層４２５ｂを除去する（図２（Ｅ）参照）。
なお、第５のフォトリソグラフィ工程でソース電極層４０９ａに重なる導電層４２５ａ及びドレイン電極層４０９ｂに重なる導電層４２５ｂを選択的に除去するため、導電層４２５ａ及び導電層４２５ｂのエッチングの際に、酸化物半導体層４３２、ソース電極層４０９ａ、及びドレイン電極層４０９ｂも除去されないようにそれぞれの材料及びエッチング条件を適宜調節する。
次に、酸化物半導体層４３１及び酸化物半導体層４３２の溝部（凹部）に接する保護絶縁膜となる酸化物絶縁層４１６を形成する。
酸化物絶縁層４１６は、少なくとも１ｎｍ以上の膜厚とし、スパッタリング法など、酸化物絶縁層４１６に水、水素等の不純物を混入させない方法を適宜用いて形成することができる。本実施の形態では、スパッタリング法を用いて膜厚３００ｎｍの酸化珪素膜を成膜することにより酸化物絶縁層４１６を形成する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施の形態では１００℃とする。酸化珪素膜のスパッタリング法による成膜は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（代表的にはアルゴン）及び酸素雰囲気下において行うことができる。また、ターゲットとして酸化珪素ターゲット又は珪素ターゲットを用いることができる。例えば、珪素ターゲットを用いて、酸素、及び窒素雰囲気下でスパッタリング法により酸化珪素膜を形成することができる。酸化物半導体層４３１及び酸化物半導体層４３２に接する酸化物絶縁層４１６としては、水分や、水素イオンや、ＯＨ−などの不純物を含まず、これらが外部から侵入することをブロックする無機絶縁膜を用いて形成し、代表的には酸化珪素膜、窒化酸化珪素膜、酸化アルミニウム膜、又は酸化窒化アルミニウムなどを用いて形成する。
次に、不活性ガス雰囲気下又は酸素ガス雰囲気下で第２の加熱処理（好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う。例えば、窒素雰囲気下で２５０℃、１時間の第２の加熱処理を行う。第２の加熱処理を行うと、酸化物半導体層４３１及び酸化物半導体層４３２の溝部が酸化物絶縁層４１６と接した状態で加熱される。
以上の工程を経ることによって、酸化物半導体層４３１及び酸化物半導体層４３２を低抵抗化し、酸化物半導体層４３１及び酸化物半導体層４３２の一部を選択的に酸素過剰な状態とする。その結果、ゲート電極層４１１と重なるチャネル形成領域４１３は、Ｉ型となり、ゲート電極層４２１と重なるチャネル形成領域４２３は、Ｉ型となり、ソース電極層４１５ａに重なる酸化物半導体層４３１の部分に高抵抗ドレイン領域４１４ａが自己整合的に形成され、ドレイン電極層４１５ｂに重なる酸化物半導体層４３１の部分に高抵抗ドレイン領域４１４ｂが自己整合的に形成され、ソース電極層４０９ａに重なる酸化物半導体層４３２の部分に高抵抗ドレイン領域４２４ａが自己整合的に形成され、ドレイン電極層４０９ｂに重なる酸化物半導体層４３２の部分に高抵抗ドレイン領域４２４ｂが自己整合的に形成される（図３（Ａ）参照）。
なお、ドレイン電極層４１５ｂ（及びソース電極層４１５ａ）と重畳した酸化物半導体層４３１において高抵抗ドレイン領域４１４ｂ（及び高抵抗ドレイン領域４１４ａ）を形成することにより、駆動回路の信頼性を向上させることができる。具体的には、高抵抗ドレイン領域４１４ｂを形成することで、トランジスタを、ドレイン電極層４１５ｂから高抵抗ドレイン領域４１４ｂ、チャネル形成領域にかけて、導電性を段階的に変化させうるような構造とすることができる。そのため、ドレイン電極層４１５ｂに高電源電位ＶＤＤを供給する配線に接続してトランジスタを動作させる場合、ゲート電極層４１１とドレイン電極層４１５ｂとの間に高電界が印加されても高抵抗ドレイン領域４１４ｂがバッファとなり局所的に高電界が印加されず、トランジスタの絶縁耐圧を向上させることができる。
また、ドレイン電極層４１５ｂ（及びソース電極層４１５ａ）と重畳した酸化物半導体層４３１において高抵抗ドレイン領域４１４ｂ（及び高抵抗ドレイン領域４１４ａ）を形成することにより、駆動回路におけるトランジスタのリーク電流の低減を図ることができる。
また、ドレイン電極層４０９ｂ（及びソース電極層４０９ａ）と重畳した酸化物半導体層４３２において高抵抗ドレイン領域４２４ｂ（及び高抵抗ドレイン領域４２４ａ）を形成することにより、画素の信頼性を向上させることができる。具体的には、高抵抗ドレイン領域４２４ｂを形成することで、トランジスタを、ドレイン電極層４０９ｂから高抵抗ドレイン領域４２４ｂ、チャネル形成領域にかけて、導電性を段階的に変化させうるような構造とすることができる。そのため、ドレイン電極層４０９ｂに高電源電位ＶＤＤを供給する配線に接続してトランジスタを動作させる場合、ゲート電極層４２１とドレイン電極層４０９ｂとの間に高電界が印加されても高抵抗ドレイン領域４２４ｂがバッファとなり局所的な高電界が印加されず、トランジスタの絶縁耐圧を向上させた構成とすることができる。
また、ドレイン電極層４０９ｂ（及びソース電極層４０９ａ）と重畳した酸化物半導体層４３２において高抵抗ドレイン領域４２４ｂ（及び高抵抗ドレイン領域４２４ａ）を形成することにより、画素におけるトランジスタのリーク電流の低減を図ることができる。
次に、酸化物絶縁層４１６上に保護絶縁層４０３を形成する。本実施の形態では、ＲＦスパッタリング法を用いて窒化珪素膜を成膜することにより、保護絶縁層４０３を形成する。ＲＦスパッタリング法は、量産性がよいため、保護絶縁層４０３の成膜方法として好ましい。例えば水分や、水素イオンや、ＯＨ−などの不純物を含まず、これらが外部から侵入することをブロックする無機絶縁膜を用いて保護絶縁層４０３を形成することができ、例えば窒化珪素膜、窒化アルミニウム膜、窒化酸化珪素膜、酸化窒化アルミニウム膜などを用いて保護絶縁層４０３を形成することができる。勿論、保護絶縁層４０３は透光性を有する絶縁膜である。
また、保護絶縁層４０３は、保護絶縁層４０３の下方に設ける第１のゲート絶縁層４０２ａ又は下地となる絶縁膜と接することが好ましく、基板の側面近傍からの水分や、水素イオンや、ＯＨ−などの不純物が侵入することをブロックする。特に、保護絶縁層４０３と接する第１のゲート絶縁層４０２ａ又は下地となる絶縁膜を窒化珪素膜とすると有効である。即ち、酸化物半導体層４１２及び酸化物半導体層４２２の下面、上面、及び側面を囲むように窒化珪素膜を設けると、表示装置の信頼性を向上させることができる。
次に、保護絶縁層４０３上に平坦化絶縁層４０４を形成する。平坦化絶縁層４０４としては、ポリイミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機材料を用いることができる。また、上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を平坦化絶縁層４０４として用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、平坦化絶縁層４０４を形成してもよい。
なお、シロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。また、シロキサン系樹脂は、置換基として有機基（例えばアルキル基やアリール基）やフルオロ基を用いてもよい。また、有機基はフルオロ基を有していてもよい。
平坦化絶縁層４０４の形成法としては、特に限定されず、その材料に応じて、スパッタリング法、ＳＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン印刷、オフセット印刷等）などの方法や、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等の器具を用いることができる。
次に、第６のフォトリソグラフィ工程を行い、レジストマスクを形成し、平坦化絶縁層４０４、保護絶縁層４０３、及び酸化物絶縁層４１６のエッチングによりドレイン電極層４０９ｂに達するコンタクトホール４４１を形成する（図３（Ｂ）参照）。なお、ここでのエッチングによりゲート電極層４１１、４２１に達するコンタクトホールも形成する。また、ドレイン電極層４０９ｂに達するコンタクトホール４４１を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
次に、レジストマスクを除去した後、透光性を有する導電膜を成膜する。例えば、酸化インジウム（Ｉｎ２Ｏ３）膜や酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する）膜などをスパッタリング法や真空蒸着法などを用いて成膜することにより透光性を有する導電膜を形成する。透光性を有する導電膜として、窒素を含ませたＡｌ−Ｚｎ−Ｏ系非単結晶膜、即ちＡｌ−Ｚｎ−Ｏ−Ｎ系非単結晶膜や、窒素を含ませたＺｎ−Ｏ系非単結晶膜や、窒素を含ませたＳｎ−Ｚｎ−Ｏ系非単結晶膜を用いてもよい。なお、Ａｌ−Ｚｎ−Ｏ−Ｎ系非単結晶膜の亜鉛の組成比（原子％）は、４７原子％以下とし、非単結晶膜中のアルミニウムの組成比（原子％）より大きく、Ａｌ−Ｚｎ−Ｏ−Ｎ系非単結晶膜中のアルミニウムの組成比（原子％）は、Ａｌ−Ｚｎ−Ｏ−Ｎ系非単結晶膜中の窒素の組成比（原子％）より大きい。このような材料の膜のエッチング処理は塩酸系の溶液により行う。しかし、特にＩＴＯ膜のエッチングは、残渣が発生しやすいので、エッチング加工性を改善するために酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）を用いてもよい。
なお、透光性を有する導電膜の組成比の単位は原子％とし、電子線マイクロアナライザー（ＥＰＭＡ：Ｅｌｅｃｔｒｏｎ Ｐｒｏｂｅ Ｘ−ｒａｙ ＭｉｃｒｏＡｎａｌｙｚｅｒ）を用いた分析により、透光性を有する導電膜の組成比を評価するものとする。
次に、第７のフォトリソグラフィ工程を行い、レジストマスクを形成し、エッチングにより透光性を有する導電膜の不要な部分を除去してレジストマスクを除去することにより、画素電極層４２７及び導電層４１７を形成する（図３（Ｃ）参照）。
以上の工程により、７枚のマスクを用いて、同一基板上に薄膜トランジスタ４１０及び薄膜トランジスタ４２０をそれぞれ駆動回路又は画素部に作り分けて作製することができる。駆動回路用の薄膜トランジスタ４１０は、高抵抗ドレイン領域４１４ａ、高抵抗ドレイン領域４１４ｂ、及びチャネル形成領域４１３を有する酸化物半導体層４１２を含むチャネルエッチ型薄膜トランジスタであり、画素用の薄膜トランジスタ４２０は、高抵抗ドレイン領域４２４ａ、高抵抗ドレイン領域４２４ｂ、及びチャネル形成領域４２３を有する酸化物半導体層４２２を含むチャネルエッチ型薄膜トランジスタである。薄膜トランジスタ４１０及び薄膜トランジスタ４２０は、高電界が印加されても高抵抗ドレイン領域４１４ａ、高抵抗ドレイン領域４１４ｂ、高抵抗ドレイン領域４２４ａ、及び高抵抗ドレイン領域４２４ｂがバッファとなり局所的な高電界が印加されず、トランジスタの絶縁耐圧を向上させた構成となっている。
また、第１のゲート絶縁層４０２ａ、第２のゲート絶縁層４０２ｂを誘電体とし、容量配線と容量電極（容量電極層ともいう）とで形成される保持容量も薄膜トランジスタ４１０及び薄膜トランジスタ４２０と同一基板上に形成することができる。薄膜トランジスタ４２０と保持容量を個々の画素に対応してマトリクス状に配置して画素部を構成し、画素部の周辺に薄膜トランジスタ４１０を有する駆動回路を配置することによりアクティブマトリクス型の表示装置を作製するための一方の基板とすることができる。本明細書では便宜上このような基板をアクティブマトリクス基板と呼ぶ。
なお、画素電極層４２７は、平坦化絶縁層４０４、保護絶縁層４０３、及び酸化物絶縁層４１６に形成されたコンタクトホールを介して容量電極層と電気的に接続する。なお、容量電極層は、ソース電極層４０９ａ、ドレイン電極層４０９ｂと同じ材料、同じ工程で形成することができる。
また、導電層４１７を酸化物半導体層４１２のチャネル形成領域４１３と重なる位置に設けることによって、薄膜トランジスタの信頼性を調べるためのバイアス−熱ストレス試験（以下、ＢＴ試験という）において、ＢＴ試験前後における薄膜トランジスタ４１０のしきい値電圧の変化量を低減することができる。また、導電層４１７は、電位がゲート電極層４１１と同じでもよいし、異なっていてもよく、ゲート電極層として機能させることもできる。また、導電層４１７は、ＧＮＤ状態、０Ｖの電位が与えられた状態、或いはフローティング状態であってもよい。
また、画素電極層４２７及び導電層４１７を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
（実施の形態２）
本実施の形態では、第１の加熱処理が実施の形態１と異なる例を図４に示す。図２及び図３と工程が一部異なる点以外は同じであるため、同じ箇所には同じ符号を用い、同じ箇所の詳細な説明は省略する。
図４（Ａ）乃至（Ｃ）に２つの薄膜トランジスタの作製工程の断面図を示す。
まず、実施の形態１に従って、絶縁表面を有する基板４００上にゲート電極層４１１、４２１を形成する。
次にゲート電極層４１１、４２１上に、ゲート絶縁層として、第１のゲート絶縁層４０２ａ及び第２のゲート絶縁層４０２ｂの積層を形成する。
次に、第２のゲート絶縁層４０２ｂ上に、膜厚２ｎｍ以上２００ｎｍ以下の酸化物半導体膜４３０を形成する（図４（Ａ）参照）。なお、ここまでの工程は、実施の形態１と同一であり、図４（Ａ）は図２（Ａ）と対応している。
次に、不活性ガス雰囲気下又は減圧下において、酸化物半導体膜の脱水化又は脱水素化を行う。脱水化又は脱水素化を行う第１の加熱処理の温度は、３５０℃以上基板の歪み点未満、好ましくは４００℃以上とする。ここでは、加熱処理装置の一つである電気炉に上部に酸化物半導体膜４３０が形成された基板４００を導入し、酸化物半導体膜４３０に対して窒素雰囲気下において加熱処理を行った後、大気に触れることなく冷却し、酸化物半導体膜４３０への水や水素の再混入を防ぎ、酸化物半導体膜４３０を酸素欠乏型として低抵抗化、即ちＮ型化（Ｎ−型化など）させる。その後、同じ炉に高純度の酸素ガス、高純度のＮ２Ｏガス、又は超乾燥エア（露点が−４０℃以下、好ましくは−６０℃以下）を導入して冷却を行う。酸素ガス又はＮ２Ｏガスには、水、水素などが含まれないことが好ましい。また、加熱処理装置に導入する酸素ガス又はＮ２Ｏガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち酸素ガス又はＮ２Ｏガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
また、脱水化又は脱水素化を行う第１の加熱処理後に２００℃以上４００℃以下、好ましくは２００℃以上３００℃以下の温度で酸素ガス雰囲気下、Ｎ２Ｏガス雰囲気下、又は超乾燥エア（露点が−４０℃以下、好ましくは−６０℃以下）雰囲気下での加熱処理を行ってもよい。
以上の工程を経ることによって、酸化物半導体膜４３０全体を、酸素過剰な状態にし、高抵抗化、即ちＩ型化させ、酸化物半導体膜４４４を形成する（図４（Ｂ）参照）。この結果、後に形成される薄膜トランジスタの信頼性を高めることができる。
なお、本実施の形態では、酸化物半導体膜４３０の成膜後に、脱水化又は脱水素化を行う例を示したが、特に限定されず、第１の加熱処理は、実施の形態１と同様に島状の酸化物半導体層に加工した後に行うこともできる。
また、不活性ガス雰囲気下又は減圧下において、酸化物半導体膜４３０の脱水化又は脱水素化を行い、不活性ガス雰囲気下で冷却した後、フォトリソグラフィ工程によりレジストマスクを形成し、該レジストマスクを用いて酸化物半導体膜４４４を選択的にエッチングすることにより、島状の酸化物半導体層である酸化物半導体層を形成し、その後２００℃以上４００℃以下、好ましくは２００℃以上３００℃以下の温度で、且つ酸素ガス雰囲気下、Ｎ２Ｏガス雰囲気下、又は超乾燥エア（露点が−４０℃以下、好ましくは−６０℃以下）雰囲気下、で加熱処理を行ってもよい。
また、酸化物半導体膜４３０の成膜前に、不活性ガス雰囲気（窒素、又はヘリウム、ネオン、アルゴン等の希ガス）下、酸素雰囲気、超乾燥エア（露点が−４０℃以下、好ましくは−６０℃以下）雰囲気、又は減圧下において加熱処理（４００℃以上基板の歪み点未満）を行い、ゲート絶縁層内に含まれる水素及び水などの不純物を除去してもよい。
次に、第２のフォトリソグラフィ工程により酸化物半導体膜４４４の上にレジストマスクを形成し、該レジストマスクを用いて酸化物半導体膜４４４を選択的にエッチングすることにより、島状の酸化物半導体層である酸化物半導体層４４３、４４５を形成する。
後は、レジストマスクを除去し、実施の形態１の図２（Ｃ）、図２（Ｄ）、図２（Ｅ）、図３（Ａ）、図３（Ｂ）、図３（Ｃ）と同様に、周辺駆動回路部において、酸化物半導体層の一部のみをエッチングして、溝部（凹部）を有する酸化物半導体層４４３を形成し、酸化物半導体層４４３に接する低抵抗ドレイン領域４０８ａ及び４０８ｂを形成し、低抵抗ドレイン領域４０８ａ及び４０８ｂに接し、金属導電層であるソース電極層４１５ａ、ドレイン電極層４１５ｂ、酸化物半導体層４４３に接する酸化物絶縁層４１６を形成して、駆動回路用の薄膜トランジスタ４４９を作製する。一方、画素部においては、酸化物半導体層の一部のみをエッチングして、溝部（凹部）を有する酸化物半導体層４４５を形成し、酸化物半導体層４４５に接し、透光性を有する導電層であるソース電極層４０９ａ及びドレイン電極層４０９ｂを形成し、酸化物半導体層４４５に接する酸化物絶縁層４１６を形成して、画素用の薄膜トランジスタ４５１を作製する。
次に、不活性ガス雰囲気下、又は酸素ガス雰囲気下で第２の加熱処理（好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う。例えば、窒素雰囲気下で２５０℃、１時間の第２の加熱処理を行う。
次に、薄膜トランジスタ４４９、４５１を覆い、酸化物絶縁層４１６に接して保護絶縁層４０３及び平坦化絶縁層４０４を積層して形成する。さらに、保護絶縁層４０３及び平坦化絶縁層４０４にドレイン電極層４０９ｂに達するコンタクトホールを形成する。さらに、透光性を有する導電膜を成膜し、透光性を有する導電膜を選択的にエッチングして薄膜トランジスタ４５１と電気的に接続する画素電極層４２７及び導電層４１７を形成する（図４（Ｃ）参照）。
以上の工程により、７枚のマスクを用いて、同一基板上に酸化物半導体層全体がＩ型である薄膜トランジスタ４４９及び薄膜トランジスタ４５１をそれぞれ駆動回路又は画素部に作り分けて作製することができる。駆動回路用の薄膜トランジスタ４４９は、全体がＩ型化した酸化物半導体層４４３を含むチャネルエッチ型薄膜トランジスタであり、画素用の薄膜トランジスタ４５１も、全体がＩ型化した酸化物半導体層４４５を含むチャネルエッチ型薄膜トランジスタである。
また、第１のゲート絶縁層４０２ａ、第２のゲート絶縁層４０２ｂを誘電体とし容量配線層と容量電極とで形成される保持容量も薄膜トランジスタ４４９及び薄膜トランジスタ４５１と同一基板上に形成することができる。薄膜トランジスタ４５１と保持容量を個々の画素に対応してマトリクス状に配置して画素部を構成し、画素部の周辺に薄膜トランジスタ４４９を有する駆動回路を配置することによりアクティブマトリクス型の表示装置を作製するための一方の基板とすることができる。
また、導電層４１７を酸化物半導体層４４３のチャネル形成領域と重なる位置に設けることによって、ＢＴ試験において、ＢＴ試験前後における薄膜トランジスタ４４９のしきい値電圧の変化量を低減することができる。また、導電層４１７は、電位がゲート電極層４１１と同じでもよいし、異なっていてもよく、ゲート電極層として機能させることもできる。また、導電層４１７の電位は、ＧＮＤ状態、０Ｖの電位が与えられた状態、或いはフローティング状態であってもよい。
（実施の形態３）
実施の形態１と異なる半導体装置の作製方法を図５を用いて説明する。実施の形態１と同一部分及び同様な機能を有する部分、並びに実施の形態１と同一工程の部分及び同様の工程の部分は、実施の形態１と同様に行うことができ、繰り返しの説明は省略する。
図５（Ａ）乃至（Ｄ）に２つの薄膜トランジスタの作製工程の断面図を示す。
まず、実施の形態１の図２（Ａ）と同様に、絶縁表面を有する基板４００上にゲート電極層４１１、ゲート電極層４２１を形成し、ゲート電極層４１１及びゲート電極層４２１上にゲート絶縁層として第１のゲート絶縁層４０２ａ及び第２のゲート絶縁層４０２ｂを形成し、第２のゲート絶縁層４０２ｂ上に、酸化物半導体膜４３０を形成する（図５（Ａ）参照）。
次に、第２のフォトリソグラフィ工程により酸化物半導体膜の上にレジストマスクを形成し、該レジストマスクを用いて酸化物半導体膜を選択的にエッチングすることにより、島状の酸化物半導体層である酸化物半導体層を形成する。
次に、レジストマスクを除去し、実施の形態１の図２（Ｂ）と同様に第１の加熱処理を行うことで酸化物半導体層の脱水化又は脱水素化を行う。脱水化又は脱水素化を行う第１の加熱処理の温度は、３５０℃以上基板の歪み点未満、好ましくは４００℃以上とする。ここでは、加熱処理装置の一つである電気炉に酸化物半導体層が形成された基板を導入し、酸化物半導体層に対して窒素雰囲気下において加熱処理を行った後、大気に触れることなく冷却し、酸化物半導体層への水や水素の再混入を防ぎ、酸化物半導体層４３１、４３２を得る（図５（Ｂ）参照。）。
次に、酸化物半導体層４３１、４３２及び第２のゲート絶縁層４０２ｂ上に、酸化物導電膜を形成し、酸化物導電膜上に、金属導電膜を形成した後、第３のフォトリソグラフィ工程によりレジストマスク４４５ａ及び４４５ｂを形成し、レジストマスク４４５ａ及び４４５ｂを用いて選択的にエッチングすることにより、低抵抗ドレイン領域４０８ａ、低抵抗ドレイン領域４０８ｂ、ソース電極層４０９ａ、ドレイン電極層４０９ｂ、ソース電極層４１５ａ、ドレイン電極層４１５ｂ、導電層４２５ａ、及び導電層４２５ｂを形成する（図５（Ｃ）参照）。酸化物導電膜及び金属導電膜の材料としては、実施の形態１と同様の材料を用いることができる。なお、エッチングにより、酸化物半導体層の一部のみがエッチングされ、酸化物半導体層４３１及び酸化物半導体層４３２は、溝部（凹部）を有する酸化物半導体層となる。
なお、このときのエッチング工程は、下層の酸化物半導体層４３１及び酸化物半導体層４３２が残存するように、エッチング条件を適宜設定すればよい。例えば、エッチング時間を制御すればよい。
また、酸化物半導体層４３１及び４３２を構成する材料並びに低抵抗ドレイン領域４０８ａ、低抵抗ドレイン領域４０８ｂ、ソース電極層４０９ａ、及びドレイン電極層４０９ｂを構成する材料として、エッチング選択比が高い材料をそれぞれ用いることが好ましい。例えば、酸化物半導体層４３１及び４３２を構成する材料として、Ｓｎを含む金属酸化物材料（例えばＳｎＺｎＯｘ（ｘ＞０）、又はＳｎＧａＺｎＯｘ（ｘ＞０）など）を用い、低抵抗ドレイン領域４０８ａ、低抵抗ドレイン領域４０８ｂ、ソース電極層４０９ａ、及びドレイン電極層４０９ｂを構成する材料としてＩＴＯなどを用いればよい。
次に、レジストマスク４４５ａ及びレジストマスク４４５ｂを除去し、第４のフォトリソグラフィ工程によりレジストマスク４３８を形成し、レジストマスク４３８を用いて選択的にエッチングを行って導電層４２５ａ及び導電層４２５ｂを除去する（図５（Ｄ）参照）。
なお、第４のフォトリソグラフィ工程でソース電極層４０９ａ、及びドレイン電極層４０９ｂと重なる導電層を選択的に除去するため、導電層のエッチングの際に、酸化物半導体層４３２、ソース電極層４０９ａ、及びドレイン電極層４０９ｂも除去されないように、それぞれの材料及びエッチング条件を適宜調節する。
酸化物半導体層４３１及び酸化物半導体層４３２は、非晶質の状態を保つために、膜厚を５０ｎｍ以下とすることが好ましい。特にチャネルエッチ型の薄膜トランジスタにおいては、さらにエッチングされ、膜厚の薄い領域、即ちチャネル形成領域の膜厚は、３０ｎｍ以下となり、最終的に作製された薄膜トランジスタの膜厚の薄い領域の膜厚は、５ｎｍ以上２０ｎｍ以下とする。
また、最終的に作製された薄膜トランジスタのチャネル幅は、０．５μｍ以上１０μｍ以下とすることが好ましい。
次に、実施の形態１の図３（Ａ）と同様に、酸化物半導体層４３１及び酸化物半導体層４３２の溝部（凹部）に接する保護絶縁膜となる酸化物絶縁層４１６を形成し、第２の加熱処理を行い、ゲート電極層４１１と重なるチャネル形成領域４１３を、Ｉ型とし、ゲート電極層４２１と重なるチャネル形成領域４２３をＩ型とする。また、ソース電極層４１５ａに重なる高抵抗ドレイン領域４１４ａと、ドレイン電極層４１５ｂに重なる高抵抗ドレイン領域４１４ｂとが自己整合的に形成され、ソース電極層４０９ａに重なる高抵抗ドレイン領域４２４ａと、ドレイン電極層４０９ｂに重なる高抵抗ドレイン領域４２４ｂとが自己整合的に形成される。
次に、実施の形態１の図３（Ｂ）と同様に、酸化物絶縁層４１６上に保護絶縁層４０３を形成し、保護絶縁層４０３上に平坦化絶縁層４０４を形成し、第５のフォトリソグラフィ工程を行い、レジストマスクを形成し、レジストマスクを用いて平坦化絶縁層４０４、保護絶縁層４０３、及び酸化物絶縁層４１６をエッチングすることによりドレイン電極層４０９ｂに達するコンタクトホール４４１を形成する。
次に、実施の形態１の図３（Ｃ）と同様にレジストマスクを除去した後、透光性を有する導電膜を成膜し、第６のフォトリソグラフィ工程を行い、レジストマスクを形成し、レジストマスクを用いてエッチングすることにより、透光性を有する導電膜の不要な部分を除去して画素電極層４２７及び導電層４１７を形成する。
以上の工程により、６枚のマスクを用いて、同一基板上に薄膜トランジスタ４１０及び薄膜トランジスタ４２０をそれぞれ駆動回路又は画素部に作り分けて作製することができ、また実施の形態１の作製工程よりマスク数を低減することができる。駆動回路用の薄膜トランジスタ４１０は、高抵抗ドレイン領域４１４ａ、高抵抗ドレイン領域４１４ｂ、及びチャネル形成領域４１３を有する酸化物半導体層４１２を含むチャネルエッチ型薄膜トランジスタであり、画素用の薄膜トランジスタ４２０は、高抵抗ドレイン領域４２４ａ、高抵抗ドレイン領域４２４ｂ、及びチャネル形成領域４２３を有する酸化物半導体層４２２を含むチャネルエッチ型薄膜トランジスタである。薄膜トランジスタ４１０及び薄膜トランジスタ４２０は、高電界が印加されても高抵抗ドレイン領域４１４ａ、高抵抗ドレイン領域４１４ｂ、高抵抗ドレイン領域４２４ａ、及び高抵抗ドレイン領域４２４ｂがバッファとなり局所的な高電界が印加されず、トランジスタの絶縁耐圧を向上させた構成となっている。
（実施の形態４）
実施の形態１と異なる半導体装置及び半導体装置の作製方法を図６、図３８、及び図３９を用いて説明する。図６には同一基板上に作製された異なる構造の２つの薄膜トランジスタの断面構造の一例を示す。図６に示す薄膜トランジスタ４６０及び薄膜トランジスタ４７０は、チャネルエッチ型と呼ばれるボトムゲート構造の一つである。
図６（Ａ１）は駆動回路に配置されるチャネルエッチ型の薄膜トランジスタ４６０の平面図であり、図６（Ａ２）は、画素に配置されるチャネルエッチ型の薄膜トランジスタ４７０の平面図であり、図６（Ｂ）は、図６（Ａ１）の線Ｇ１−Ｇ２における断面構造及び図６（Ａ２）の線Ｈ１−Ｈ２における断面構造を示す断面図であり、また、図６（Ｃ）は、図６（Ａ１）の線Ｇ３−Ｇ４における断面構造及び図６（Ａ２）の線Ｈ３−Ｈ４における断面構造を示す断面図である。
駆動回路に配置される薄膜トランジスタ４６０は、チャネルエッチ型の薄膜トランジスタであり、絶縁表面を有する基板４５０上に、ゲート電極層４６１、第１のゲート絶縁層４５２ａ、第２のゲート絶縁層４５２ｂ、少なくともチャネル形成領域４６３、高抵抗ドレイン領域４６４ａ、及び高抵抗ドレイン領域４６４ｂを有する酸化物半導体層４６２、低抵抗ドレイン領域４４６ａ、低抵抗ドレイン領域４４６ｂ、ソース電極層４６５ａ、並びにドレイン電極層４６５ｂを含む。また、薄膜トランジスタ４６０を覆い、チャネル形成領域４６３に接する酸化物絶縁層４６６が設けられている。
なお、高抵抗ドレイン領域４６４ａは、低抵抗ドレイン領域４４６ａの下面に接して自己整合的に形成されている。また、高抵抗ドレイン領域４６４ｂは、低抵抗ドレイン領域４４６ｂの下面に接して自己整合的に形成されている。また、チャネル形成領域４６３は、酸化物絶縁層４６６と接し、且つ膜厚が薄くなっており、高抵抗ドレイン領域４６４ａ及び高抵抗ドレイン領域４６４ｂよりも高抵抗の領域（Ｉ型領域）とする。
また、低抵抗ドレイン領域４４６ａ、４４６ｂを設けることにより、ショットキー接合と比べて熱的にも安定動作を有せしめる。このように、酸化物半導体層よりもキャリア濃度の高い低抵抗ドレイン領域を意図的に設けることによってオーミック性のコンタクトを形成する。
また、薄膜トランジスタ４６０の配線を低抵抗化するために、ソース電極層４６５ａ及びドレイン電極層４６５ｂとして金属材料を用いることが好ましい。
また、本実施の形態の半導体装置において、同一基板上に画素部と駆動回路を形成する場合、駆動回路において、インバータ回路、ＮＡＮＤ回路、ＮＯＲ回路、ラッチ回路といった論理ゲートを構成する薄膜トランジスタや、センスアンプ、定電圧発生回路、ＶＣＯといったアナログ回路を構成する薄膜トランジスタは、ソース電極とドレイン電極間に正電圧、又は負電圧が印加される。従って、耐圧が要求される一方の高抵抗ドレイン領域４６４ｂの幅を、高抵抗ドレイン領域４６４ａの幅よりも広く設計してもよい。また、高抵抗ドレイン領域４６４ａ及び高抵抗ドレイン領域４６４ｂがゲート電極層４６１と重なる幅を広くしてもよい。
また、駆動回路に配置される薄膜トランジスタ４６０として、シングルゲート構造の薄膜トランジスタを用いて説明したが、必要に応じて、チャネル形成領域を複数有するマルチゲート構造の薄膜トランジスタを用いることもできる。
また、チャネル形成領域４６３上方に、チャネル形成領域４６３に重なる導電層４６７を設ける。導電層４６７をゲート電極層４６１と電気的に接続し、同電位とすることで、ゲート電極層４６１と導電層４６７の間に配置された酸化物半導体層４６２に上下からゲート電圧を印加することができる。また、ゲート電極層４６１と導電層４６７を異なる電位、例えば固定電位、ＧＮＤ電位、０Ｖとする場合には、ＴＦＴの電気特性、例えばしきい値電圧などを制御することができる。すなわち、ゲート電極層４６１及び導電層４６７の一方を第１のゲート電極層として機能させ、ゲート電極層４６１及び導電層４６７の他方を第２のゲート電極層として機能させることで、薄膜トランジスタ４６０を４端子の薄膜トランジスタとして用いることができる。
また、導電層４６７と酸化物絶縁層４６６の間に、保護絶縁層４５３と、平坦化絶縁層４５４とを積層する。
また、保護絶縁層４５３は、保護絶縁層４５３の下方に設ける第１のゲート絶縁層４５２ａ又は下地となる絶縁膜と接する構成とすることが好ましく、基板４５０の側面からの水分や、水素イオンや、ＯＨ−などの不純物が侵入することをブロックする。特に、保護絶縁層４５３と接する第１のゲート絶縁層４５２ａ又は下地となる絶縁膜を窒化珪素膜とすると有効である。
画素に配置される薄膜トランジスタ４７０は、チャネルエッチ型の薄膜トランジスタであり、絶縁表面を有する基板４５０上に、ゲート電極層４７１、第１のゲート絶縁層４５２ａ、第２のゲート絶縁層４５２ｂ、少なくともチャネル形成領域４７３、高抵抗ドレイン領域４７４ａ、並びに高抵抗ドレイン領域４７４ｂを有する酸化物半導体層４７２、ソース電極層４４７ａ、及びドレイン電極層４４７ｂを含む。また、薄膜トランジスタ４７０を覆い、酸化物半導体層４７２の上面及び側面に接する酸化物絶縁層４６６が設けられている。
なお、本実施の形態の半導体装置は、液晶の劣化を防ぐため、交流駆動が行われている。この交流駆動により、一定の期間毎に画素電極層に印加する信号電位の極性が正極性或いは負極性に反転する。画素電極層に接続するＴＦＴは、一対の電極が交互にソース電極層とドレイン電極層の役割を果たす。本明細書では、便宜上、画素の薄膜トランジスタの一対の電極の一方をソース電極層と呼び、もう一方をドレイン電極層と呼ぶが、実際には、交流駆動の際に一方の電極が交互にソース電極層とドレイン電極層として機能する。また、リーク電流の低減を図るため、画素に配置される薄膜トランジスタ４７０のゲート電極層の幅を、駆動回路に配置される薄膜トランジスタ４６０のゲート電極層の幅よりも狭くしてもよい。また、リーク電流の低減を図るため、画素に配置される薄膜トランジスタ４７０のゲート電極層４７１がソース電極層４４７ａ又はドレイン電極層４４７ｂと重ならないように設計してもよい。
また、高抵抗ドレイン領域４７４ａは、ソース電極層４４７ａの下面に接して自己整合的に形成されている。また、高抵抗ドレイン領域４７４ｂは、ドレイン電極層４４７ｂの下面に接して自己整合的に形成されている。また、チャネル形成領域４７３は、酸化物絶縁層４６６と接し、且つ膜厚が薄くなっており、高抵抗ドレイン領域４７４ａ及び高抵抗ドレイン領域４７４ｂよりも高抵抗の領域（Ｉ型領域）とする。
また、酸化物半導体層４６２及び酸化物半導体層４７２の形成に用いられる酸化物半導体膜の成膜以後に不純物である水分などを低減する加熱処理（脱水化又は脱水素化のための加熱処理）が行われる。脱水化又は脱水素化のための加熱処理及び徐冷させた後、形成した酸化物半導体層４６２及び酸化物半導体層４７２に接する酸化物絶縁膜の形成などを行って酸化物半導体層のキャリア濃度を低減することが、薄膜トランジスタ４６０及び薄膜トランジスタ４７０の電気特性の向上及び信頼性の向上に繋がる。
なお、酸化物半導体層４６２は、ソース電極層４６５ａ及びドレイン電極層４６５ｂの下方に形成され、一部重なっている。また、酸化物半導体層４６２は、ゲート電極層４６１と第１のゲート絶縁層４５２ａ及び第２のゲート絶縁層４５２ｂを介して重なっている。また、酸化物半導体層４７２は、ソース電極層４４７ａ及びドレイン電極層４４７ｂの下方に形成され、一部重なっている。また、酸化物半導体層４７２は、第１のゲート絶縁層４５２ａ及び第２のゲート絶縁層４５２ｂを介して、ゲート電極層４７１と重なっている。
また、高開口率を有する表示装置を実現するために、薄膜トランジスタ４７０のソース電極層４４７ａ、及びドレイン電極層４４７ｂは、透光性を有する導電膜を用いて形成される。
また、薄膜トランジスタ４７０のゲート電極層４７１も透光性を有する導電膜を用いて形成される。
また、薄膜トランジスタ４７０が配置される画素において、画素電極層４７７、その他の電極層（容量電極層など）や、配線層（容量配線層など）を、可視光に対して透光性を有する導電膜を用いて形成することにより、高開口率を有する表示装置を実現する。勿論、第１のゲート絶縁層４５２ａ、第２のゲート絶縁層４５２ｂ、酸化物絶縁層４６６も可視光に対して透光性を有する膜を用いて形成することが好ましい。
以下、図３８（Ａ）乃至（Ｅ）、及び図３９（Ａ）乃至（Ｃ）を用い、同一基板上の薄膜トランジスタ４６０及び薄膜トランジスタ４７０の作製工程を説明する。
まず、絶縁表面を有する基板４５０上に透光性を有する導電膜を形成した後、第１のフォトリソグラフィ工程により導電膜上にレジストマスクを形成し、該レジストマスクを用いて選択的にエッチングを行うことにより、ゲート電極層４６１、４７１を形成する。また、画素部にはゲート電極層４６１、４７１と同じ材料、第１のフォトリソグラフィ工程により容量配線を形成する。また、画素部だけでなく駆動回路に容量が必要な場合には、駆動回路にも容量配線を形成する。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
絶縁表面を有する基板４５０に使用することができる基板に大きな制限はないが、少なくとも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。絶縁表面を有する基板４５０としては、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板を用いることができる。
また、基板４５０に適用可能なガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が７３０℃以上のものを用いるとよい。また、ガラス基板には、例えば、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材料が用いられている。なお、ホウ酸と比較して酸化バリウム（ＢａＯ）を多く含ませることで、より実用的な耐熱ガラスが得られる。このため、Ｂ２Ｏ３よりＢａＯを多く含むガラス基板を用いることが好ましい。
なお、上記のガラス基板に代えて、基板４５０として、セラミック基板、石英基板、サファイア基板などの絶縁体でなる基板を用いてもよい。他にも、基板４５０としては、結晶化ガラスなどを用いることができる。
また、下地膜となる絶縁膜を基板４５０とゲート電極層４６１、４７１の間に設けてもよい。下地膜は、基板４５０からの不純物元素の拡散を防止する機能があり、窒化珪素膜、酸化珪素膜、窒化酸化珪素膜、又は酸化窒化珪素膜から選ばれた一つの膜又は複数の膜による積層膜により形成することができる。
ゲート電極層４６１、４７１の材料としては、可視光に対して透光性を有する導電材料、例えばＩｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の金属酸化物を適用することができ、ゲート電極層４６１、４７１の膜厚を５０ｎｍ以上３００ｎｍ以下の範囲内とする。ゲート電極層４６１、４７１に用いる金属酸化物の成膜方法としては、スパッタリング法や真空蒸着法（電子ビーム蒸着法など）や、アーク放電イオンプレーティング法や、スプレー法を用いる。また、スパッタリング法を用いる場合、ＳｉＯ２を２重量％以上１０重量％以下含むターゲットを用いて成膜を行い、形成される透光性を有する導電膜に結晶化を阻害するＳｉＯｘ（Ｘ＞０）を含ませ、後の工程で行う脱水化又は脱水素化のための加熱処理の際に結晶化してしまうのを抑制することが好ましい。
次に、レジストマスクを除去し、ゲート電極層４６１及びゲート電極層４７１上にゲート絶縁層を形成する。
ゲート絶縁層は、プラズマＣＶＤ法又はスパッタリング法等を用いて、酸化珪素層、窒化珪素層、酸化窒化珪素層、又は窒化酸化珪素層を単層で又は積層して形成することができる。例えば、酸化窒化珪素層を形成する場合には、成膜ガスとして、ＳｉＨ４、酸素及び窒素を用いてプラズマＣＶＤ法により酸化窒化珪素層を形成すればよい。
本実施の形態では、膜厚５０ｎｍ以上２００ｎｍ以下の第１のゲート絶縁層４５２ａと、膜厚５０ｎｍ以上３００ｎｍ以下の第２のゲート絶縁層４５２ｂの積層のゲート絶縁層とする。第１のゲート絶縁層４５２ａは、膜厚１００ｎｍの窒化珪素膜又は窒化酸化珪素膜を用いて形成する。また、第２のゲート絶縁層４５２ｂは、膜厚１００ｎｍの酸化珪素膜を用いて形成する。
次に、第２のゲート絶縁層４５２ｂ上に、膜厚２ｎｍ以上２００ｎｍ以下の酸化物半導体膜４８０を形成する（図３８（Ａ）参照）。酸化物半導体膜４８０の形成後に脱水化又は脱水素化のための加熱処理を行っても、後に形成される酸化物半導体層を非晶質な状態とするため、膜厚を５０ｎｍ以下と薄くすることが好ましい。酸化物半導体膜４８０の膜厚を薄くすることで酸化物半導体膜４８０の形成後に加熱処理した場合に、後に形成される酸化物半導体層が結晶化してしまうのを抑制することができる。
なお、酸化物半導体膜４８０をスパッタリング法により成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、第２のゲート絶縁層４５２ｂの表面に付着しているゴミを除去することが好ましい。
酸化物半導体膜４８０は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜、又はＩｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、若しくはＺｎ−Ｏ系の酸化物半導体膜を用いる。本実施の形態では、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体ターゲットを用いてスパッタリング法により、酸化物半導体膜４８０を成膜する。また、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（代表的にはアルゴン）及び酸素雰囲気下においてスパッタリング法により、酸化物半導体膜４８０を形成することができる。また、スパッタリング法を用いる場合、ＳｉＯ２を２重量％以上１０重量％以下含むターゲットを用いて酸化物半導体膜４８０の成膜を行い、酸化物半導体膜４８０に結晶化を阻害するＳｉＯｘ（Ｘ＞０）を含ませ、後の工程で行う脱水化又は脱水素化のための加熱処理の際に、後に形成される酸化物半導体層が結晶化してしまうのを抑制することが好ましい。
次に、酸化物半導体膜４８０の脱水化又は脱水素化を行う。脱水化又は脱水素化を行う第１の加熱処理の温度は、３５０℃以上基板の歪み点未満、好ましくは４００℃以上とする。ここでは、加熱処理装置の一つである電気炉に酸化物半導体膜４８０が形成された基板４５０を導入し、酸化物半導体膜４８０に対して窒素雰囲気下において加熱処理を行った後、大気に触れることなく冷却し、酸化物半導体膜４８０への水や水素の再混入を防ぎ、酸化物半導体膜４８１を得る（図３８（Ｂ）参照）。本実施の形態では、酸化物半導体膜４８０の脱水化又は脱水素化を行う加熱温度Ｔから、再び水が入らないような十分な温度まで同じ炉を用い、具体的には加熱温度Ｔよりも１００℃以上下がるまで窒素雰囲気下で徐冷する。また、窒素雰囲気に限定されず、ヘリウム、ネオン、アルゴン等の希ガス雰囲気下或いは減圧下において脱水化又は脱水素化を行う。
なお、第１の加熱処理においては、窒素、又はヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。又は、加熱処理装置に導入する窒素、又はヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
また、第１の加熱処理の条件、又は酸化物半導体膜４８０の材料によっては、結晶化し、酸化物半導体層が微結晶膜又は多結晶膜となる場合もある。
また、第１の加熱処理は、酸化物半導体膜を島状に加工した後に行うこともできる。
また、酸化物半導体膜４８０の成膜前に、不活性ガス雰囲気（窒素、又はヘリウム、ネオン、アルゴン等の希ガス）下、酸素雰囲気、或いは減圧下において加熱処理（４００℃以上基板の歪み点未満）を行い、ゲート絶縁層内に含まれる水素及び水などの不純物を除去してもよい。
次に、酸化物半導体膜４８１上に、酸化物導電膜、金属導電膜を順次形成する。
酸化物導電膜の材料としては、可視光に対して透光性を有する導電材料、例えばＩｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の金属酸化物を適用することができる。また、酸化物導電膜の膜厚を５０ｎｍ以上３００ｎｍ以下の範囲内で適宜選択する。また、酸化物導電膜の成膜方法としては、スパッタリング法や真空蒸着法（電子ビーム蒸着法など）や、アーク放電イオンプレーティング法や、スプレー法を用いる。また、スパッタリング法を用いる場合、ＳｉＯ２を２重量％以上１０重量％以下含むターゲットを用いて成膜を行い、透光性を有する導電膜に結晶化を阻害するＳｉＯｘ（Ｘ＞０）を含ませ、後の工程で行う脱水化又は脱水素化のための加熱処理の際に、後に形成される酸化物導電層４４２、４４７が結晶化してしまうのを抑制することが好ましい。
また、金属導電膜の材料としては、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、若しくはＷから選ばれた元素、上述した元素を成分とする合金か、又は上述した元素を組み合わせた合金等がある。
金属導電膜としては、チタン膜、該チタン膜上に設けられたアルミニウム膜、及びアルミニウム膜上に設けられたチタン膜の三層の積層膜、又はモリブデン膜、該モリブデン膜上に設けられたアルミニウム膜、及び該アルミニウム膜上に設けられたモリブデン膜を積層した三層の積層膜を用いることが好ましい。勿論、金属導電膜として単層膜、２層の積層膜、又は４層以上の積層膜を用いてもよい。
酸化物導電膜及び金属導電膜を形成した後、第２のフォトリソグラフィ工程により、レジストマスク４８２ａ及び４８２ｂを形成する。なお、レジストマスク４８２ａ及び４８２ｂをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
本実施の形態におけるレジストマスク４８２ａ及びレジストマスク４８２ｂは、凹部又は凸部を有するレジストマスクである。換言すると、厚さの異なる複数の領域（ここでは、２つの領域）からなるレジストマスクともいうことができる。レジストマスク４８２ａ又はレジストマスク４８２ｂにおいて、厚い領域をレジストマスク４８２ａ又はレジストマスク４８２ｂの凸部と呼び、薄い領域をレジストマスク４８２ａ又はレジストマスク４８２ｂの凹部と呼ぶこととする。
レジストマスク４８２ａ及びレジストマスク４８２ｂにおいて、後にソース電極層及びドレイン電極層が形成される部分には凸部が形成され、ソース電極層及びドレイン電極層に挟まれ、後のチャネル形成領域となる部分には凹部が形成される。
レジストマスク４８２ａ及びレジストマスク４８２ｂは、多階調マスクを用いることで形成することができる。多階調マスクとは、多段階の光量で露光を行うことが可能なマスクであり、代表的には、露光領域、半露光領域、及び未露光領域の３段階の光量で露光を行うものをいう。多階調マスクを用いることで、一度の露光及び現像工程によって、複数（代表的には２種類）の厚さを有するレジストマスクを形成することができる。そのため、多階調マスクを用いることで、フォトマスクの枚数を削減することができる。
多階調マスクを用いて露光して現像を行うことで、厚さの異なる領域を有するレジストマスク４８２ａ及びレジストマスク４８２ｂを形成することができる。ただし、これに限定されず、多階調マスクを用いることなくレジストマスク４８２ａ及びレジストマスク４８２ｂを形成してもよい。
次に、レジストマスク４８２ａ及びレジストマスク４８２ｂを用いて、金属導電膜、酸化物導電膜、及び酸化物半導体膜４８１を選択的かつ同時にエッチングを行い、島状の酸化物半導体層である酸化物半導体層４８３、４８５と、酸化物導電層４４２、４４７と、導電層４８４、４８６を形成する（図３８（Ｃ））。なお、導電膜として、チタン膜、アルミニウム膜、及びチタン膜の積層導電膜を用いた場合は、塩素ガスを用いたドライエッチング法でエッチングすることができる。
次に、レジストマスク４８２ａ及び４８２ｂを後退（縮小）させることで、レジストマスク４８７ａ、４８７ｂを形成する。レジストマスクを後退（縮小）させるには、酸素プラズマによるアッシング等を行えばよい。レジストマスクを後退（縮小）させることにより、導電層４８４及び導電層４８６の一部が露出する。
次に、レジストマスク４８７ａ及びレジストマスク４８７ｂを用いて選択的にエッチングすることにより、ソース電極層４６５ａ、ドレイン電極層４６５ｂ、低抵抗ドレイン領域４４６ａ、低抵抗ドレイン領域４４６ｂ、ソース電極層４４７ａ、ドレイン電極層４４７ｂ、導電層４９０ａ、及び導電層４９０ｂを形成する（図３８（Ｄ））。なお、この時、酸化物半導体層４８３及び酸化物半導体層４８５は一部のみがエッチングされ、溝部（凹部）を有する酸化物半導体層となる。
なお、図３８（Ｄ）に示すように、レジストマスク４８２ａ、４８２ｂを後退（縮小）させたレジストマスク４８７ａ及びレジストマスク４８７ｂを用いたエッチングにより、酸化物半導体層４８３、４８５の周縁に膜厚の薄い領域が形成される。すなわち、酸化物半導体層４８３の端部は、低抵抗ドレイン領域４０８ａ、４０８ｂの端部よりも突出し、酸化物半導体層４８５の端部は、ソース電極層４４７ａ、ドレイン電極層４４７ｂの端部よりも突出している。なお、酸化物半導体層４８３の周縁部と、後にチャネル形成領域となる酸化物半導体層４８３の溝部（凹部）とは、同じ膜厚を有している。また、酸化物半導体層４８５の周縁部と、後にチャネル形成領域となる酸化物半導体層４８５の溝部（凹部）とは、同じ膜厚を有している。
なお、このときのエッチング工程は、下層の酸化物半導体層４８３及び酸化物半導体層４８５が残存するように、エッチング条件を適宜設定すればよい。例えば、エッチング時間を制御すればよい。
また、酸化物半導体層４８３及び４８５を構成する材料並びに酸化物導電層４４２及び４４７を構成する材料として、エッチング選択比が高い材料をそれぞれ用いることが好ましい。例えば、酸化物半導体層４８３及び４８５を構成する材料として、Ｓｎを含む金属酸化物材料（例えばＳｎＺｎＯｘ（Ｘ＞０）、又はＳｎＧａＺｎＯｘ（Ｘ＞０）など）を用い、酸化物導電層４４２及び４４７を構成する材料としてＩＴＯなどを用いればよい。
次に、レジストマスク４８７ａ及びレジストマスク４８７ｂを除去し、第３のフォトリソグラフィ工程によりレジストマスク４９１を形成し、選択的にエッチングを行って導電層４９０ａ及び導電層４９０ｂを除去する（図３８（Ｅ）参照）。
なお、第３のフォトリソグラフィ工程でソース電極層４４７ａ、及びドレイン電極層４４７ｂと重なる導電層を選択的に除去するため、導電層のエッチングの際に、酸化物半導体層４３２、ソース電極層４４７ａ、及びドレイン電極層４４７ｂも除去されないようにそれぞれの材料及びエッチング条件を適宜調節する。
次に、酸化物半導体層４８３及び酸化物半導体層４８５の溝部（凹部）に接する保護絶縁膜となる酸化物絶縁層４６６を形成する。
酸化物絶縁層４６６は、少なくとも１ｎｍ以上の膜厚とし、スパッタリング法など、酸化物絶縁層４６６に水、水素等の不純物を混入させない方法を適宜用いて酸化物絶縁層４６６を形成することができる。本実施の形態では、酸化物絶縁層４６６として膜厚３００ｎｍの酸化珪素膜をスパッタリング法を用いて成膜する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施の形態では１００℃とする。酸化珪素膜のスパッタリング法による成膜は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（代表的にはアルゴン）及び酸素雰囲気下において行うことができる。また、ターゲットとして酸化珪素ターゲット又は珪素ターゲットを用いることができる。例えば、珪素ターゲットを用いて、酸素、及び窒素雰囲気下でスパッタリング法により酸化珪素膜を形成することができる。低抵抗化した酸化物半導体層に接して形成する酸化物絶縁層４６６は、水分や、水素イオンや、ＯＨ−などの不純物を含まず、これらが外部から侵入することをブロックする無機絶縁膜を用い、代表的には酸化珪素膜、窒化酸化珪素膜、酸化アルミニウム膜、又は酸化窒化アルミニウムなどを用いる。
次に、第２の加熱処理（好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う（図３９（Ａ）参照。）。例えば、窒素雰囲気下で２５０℃、１時間の第２の加熱処理を行う。第２の加熱処理を行うと、酸化物半導体層４８３及び酸化物半導体層４８５の溝部が酸化物絶縁層４６６と接した状態で加熱される。
以上の工程を経ることによって、酸化物半導体層を高抵抗ドレイン領域（ＨＲＮ領域）に変え、その高抵抗ドレイン領域の一部を選択的に酸素過剰な状態とする。その結果、ゲート電極層４６１と重なるチャネル形成領域４６３は、Ｉ型となり、ゲート電極層４７１と重なるチャネル形成領域４７３は、Ｉ型となり、ソース電極層４６５ａに重なる高抵抗ドレイン領域４６４ａと、ドレイン電極層４６５ｂに重なる高抵抗ドレイン領域４６４ｂとが自己整合的に形成され、ソース電極層４４７ａに重なる高抵抗ドレイン領域４７４ａと、ドレイン電極層４４７ｂに重なる高抵抗ドレイン領域４７４ｂとが自己整合的に形成される。
なお、ドレイン電極層４６５ｂ（及びソース電極層４６５ａ）と重畳した酸化物半導体層において、高抵抗ドレイン領域４６４ｂ（又は高抵抗ドレイン領域４６４ａ）を形成することにより、駆動回路を形成した際の信頼性の向上を図ることができる。具体的には、高抵抗ドレイン領域４６４ｂを形成することで、ドレイン電極層４６５ｂから高抵抗ドレイン領域４６４ｂ、チャネル形成領域にかけて、導電性を段階的に変化させうるような構造とすることができる。そのため、ドレイン電極層４６５ｂに高電源電位ＶＤＤを供給する配線に接続して動作させる場合、ゲート電極層４６１とドレイン電極層４６５ｂとの間に高電界が印加されても高抵抗ドレイン領域４７４ｂがバッファとなり局所的な高電界が印加されず、トランジスタの絶縁耐圧を向上させた構成とすることができる。
また、ドレイン電極層４６５ｂ（及びソース電極層４６５ａ）と重畳した酸化物半導体層において高抵抗ドレイン領域４６４ｂ（又は高抵抗ドレイン領域４６４ａ）を形成することにより、駆動回路を形成した際のチャネル形成領域４６３でのリーク電流の低減を図ることができる。
また、ドレイン電極層４４７ｂ（及びソース電極層４４７ａ）と重畳した酸化物半導体層において高抵抗ドレイン領域４７４ｂ（又は高抵抗ドレイン領域４７４ａ）を形成することにより、画素を形成した際の信頼性の向上を図ることができる。具体的には、高抵抗ドレイン領域４７４ｂを形成することで、ドレイン電極層４４７ｂから高抵抗ドレイン領域４７４ｂ、チャネル形成領域にかけて、導電性を段階的に変化させうるような構造とすることができる。そのため、ドレイン電極層４４７ｂに高電源電位ＶＤＤを供給する配線に接続して動作させる場合、ゲート電極層４７１とドレイン電極層４４７ｂとの間に高電界が印加されても高抵抗ドレイン領域４７４ｂがバッファとなり局所的な高電界が印加されず、トランジスタの耐圧を向上させた構成とすることができる。
また、ドレイン電極層４４７ｂ（及びソース電極層４４７ａ）と重畳した酸化物半導体層において高抵抗ドレイン領域４７４ｂ（又は高抵抗ドレイン領域４７４ａ）を形成することにより、画素を形成した際のチャネル形成領域４７３でのリーク電流の低減を図ることができる。
次に、酸化物絶縁層４６６上に保護絶縁層４５３を形成する。本実施の形態では、ＲＦスパッタリング法を用いて窒化珪素膜を形成する。ＲＦスパッタリング法は、量産性がよいため、保護絶縁層４５３の成膜方法として好ましい。保護絶縁層４５３は、水分や、水素イオンや、ＯＨ−などの不純物を含まず、これらが外部から侵入することをブロックする無機絶縁膜を用い、窒化珪素膜、窒化アルミニウム膜、窒化酸化珪素膜、酸化窒化アルミニウムなどを用いる。勿論、保護絶縁層４５３は透光性を有する絶縁膜である。
また、保護絶縁層４５３は、保護絶縁層４５３の下方に設ける第１のゲート絶縁層４５２ａ又は下地となる絶縁膜と接する構成とすることが好ましく、基板の側面近傍からの水分や、水素イオンや、ＯＨ−などの不純物が侵入することをブロックする。特に、保護絶縁層４５３と接する第１のゲート絶縁層４５２ａ又は下地となる絶縁膜を窒化珪素膜とすると有効である。即ち、酸化物半導体層の下面、上面、及び側面を囲むように窒化珪素膜を設けると、表示装置の信頼性が向上する。
次に、保護絶縁層４５３上に平坦化絶縁層４５４を形成する。平坦化絶縁層４５４としては、ポリイミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、平坦化絶縁層４５４を形成してもよい。
なおシロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基（例えばアルキル基やアリール基）やフルオロ基を用いてもよい。また、有機基はフルオロ基を有していてもよい。
平坦化絶縁層４５４の形成法は、特に限定されず、その材料に応じて、スパッタリング法、ＳＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン印刷、オフセット印刷等）などの方法や、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等の器具を用いることができる。
次に、第４のフォトリソグラフィ工程を行い、レジストマスクを形成し、平坦化絶縁層４５４、保護絶縁層４５３、及び酸化物絶縁層４６６のエッチングによりドレイン電極層４４７ｂに達するコンタクトホール４９４を形成する（図３９（Ｂ）参照）。また、ここでのエッチングによりゲート電極層４６１、４７１に達するコンタクトホールも形成する。また、ドレイン電極層４４７ｂに達するコンタクトホールを形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
次に、レジストマスクを除去した後、透光性を有する導電膜を成膜する。透光性を有する導電膜の材料としては、酸化インジウム（Ｉｎ２Ｏ３）や酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する）などをスパッタリング法や真空蒸着法などを用いて形成する。透光性を有する導電膜の他の材料として、窒素を含ませたＡｌ−Ｚｎ−Ｏ系非単結晶膜、即ちＡｌ−Ｚｎ−Ｏ−Ｎ系非単結晶膜や、窒素を含ませたＺｎ−Ｏ系非単結晶膜や、窒素を含ませたＳｎ−Ｚｎ−Ｏ系非単結晶膜を用いてもよい。なお、Ａｌ−Ｚｎ−Ｏ−Ｎ系非単結晶膜の亜鉛の組成比（原子％）は、４７原子％以下とし、非単結晶膜中のアルミニウムの組成比（原子％）より大きく、非単結晶膜中のアルミニウムの組成比（原子％）は、非単結晶膜中の窒素の組成比（原子％）より大きい。このような材料のエッチング処理は塩酸系の溶液により行う。しかし、特にＩＴＯのエッチングは残渣が発生しやすいので、エッチング加工性を改善するために酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）を用いてもよい。
次に、第５のフォトリソグラフィ工程を行い、レジストマスクを形成し、エッチングにより不要な部分を除去して画素電極層４７７及び導電層４６７を形成する（図３９（Ｃ）参照。）。
以上の工程により、５枚のマスクを用いて、同一基板上に薄膜トランジスタ４６０及び薄膜トランジスタ４７０をそれぞれ駆動回路又は画素部に作り分けて作製することができる。駆動回路用の薄膜トランジスタ４６０は、高抵抗ドレイン領域４６４ａ、高抵抗ドレイン領域４６４ｂ、及びチャネル形成領域４６３を含む酸化物半導体層４６２を含むチャネルエッチ型薄膜トランジスタであり、画素用の薄膜トランジスタ４７０は、高抵抗ドレイン領域４７４ａ、高抵抗ドレイン領域４７４ｂ、及びチャネル形成領域４７３を含む酸化物半導体層４７２を含むチャネルエッチ型薄膜トランジスタである。薄膜トランジスタ４６０及び薄膜トランジスタ４７０は、高電界が印加されても高抵抗ドレイン領域がバッファとなり、局所的な高電界が印加されず、トランジスタの絶縁耐圧を向上させた構成となっている。
また、第１のゲート絶縁層４５２ａ、第２のゲート絶縁層４５２ｂを誘電体とし容量配線と容量電極とで形成される保持容量も同一基板上に形成することができる。薄膜トランジスタ４７０と保持容量を個々の画素に対応してマトリクス状に配置して画素部を構成し、画素部の周辺に薄膜トランジスタ４６０を有する駆動回路を配置することによりアクティブマトリクス型の表示装置を作製するための一方の基板とすることができる。
なお、画素電極層４７７は、平坦化絶縁層４５４、保護絶縁層４５３、及び酸化物絶縁層４６６に形成されたコンタクトホールを介して容量電極層と電気的に接続する。なお、容量電極層は、ソース電極層４４７ａ及びドレイン電極層４４７ｂと同じ材料、同じ工程で形成することができる。
導電層４６７を酸化物半導体層のチャネル形成領域４６３と重なる位置に設けることによって、薄膜トランジスタの信頼性を調べるためのバイアス−熱ストレス試験（以下、ＢＴ試験という）において、ＢＴ試験前後における薄膜トランジスタ４６０のしきい値電圧の変化量を低減することができる。また、導電層４６７は、電位がゲート電極層４６１と同じでもよいし、異なっていても良く、第２のゲート電極層として機能させることもできる。また、導電層４６７の電位がＧＮＤ状態、０Ｖの電位が与えられた状態、或いはフローティング状態であってもよい。
また、画素電極層４７７及び導電層４６７を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
（実施の形態５）
本実施の形態では、第１の加熱処理が実施の形態４と異なる例を図４０に示す。図６乃至図３９と工程が一部異なる点以外は同じであるため、同じ箇所には同じ符号を用い、同じ箇所の詳細な説明は省略する。
図４０（Ａ）乃至（Ｃ）に２つの薄膜トランジスタの作製工程の断面図を示す。
まず、実施の形態４に従って、絶縁表面を有する基板４５０上に透光性を有する導電膜を形成した後、第１のフォトリソグラフィ工程により導電膜上にレジストマスクを形成し、該レジストマスクを用いて選択的にエッチングを行うことにより、ゲート電極層４６１、４７１を形成する。
次に、ゲート電極層４６１、４７１上に第１のゲート絶縁層４５２ａと第２のゲート絶縁層４５２ｂの積層を形成する。
次に、第２のゲート絶縁層４５２ｂ上に、膜厚２ｎｍ以上２００ｎｍ以下の酸化物半導体膜４８０を形成する（図４０（Ａ）参照。）。なお、ここまでの工程は、実施の形態４と同一であり、図４０（Ａ）は図３８（Ａ）と対応している。
次に、不活性ガス雰囲気下又は減圧下において、酸化物半導体膜の脱水化又は脱水素化を行う。脱水化又は脱水素化を行う第１の加熱処理の温度は、３５０℃以上基板の歪み点未満、好ましくは４００℃以上とする。ここでは、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体膜に対して窒素雰囲気下において加熱処理を行った後、大気に触れることなく冷却し、酸化物半導体膜への水や水素の再混入を防ぎ、酸化物半導体膜を酸素欠乏型として低抵抗化、即ちＮ型化（Ｎ−型化、Ｎ＋型化など）させる。その後、同じ炉に高純度の酸素ガス又は高純度のＮ２Ｏガスを導入して冷却を行う。酸素ガス又はＮ２Ｏガスに、水、水素などが含まれないことが好ましい。又は、加熱処理装置に導入する酸素ガス又はＮ２Ｏガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち酸素ガス又はＮ２Ｏガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
また、脱水化又は脱水素化を行う第１の加熱処理後に２００℃以上４００℃以下、好ましくは２００℃以上３００℃以下の温度で酸素ガス雰囲気下、Ｎ２Ｏガス雰囲気下、又は超乾燥エア（露点が−４０℃以下、好ましくは−６０℃以下）雰囲気下での加熱処理を行ってもよい。
以上の工程を経ることによって酸化物半導体層全体を酸素過剰な状態とすることで、高抵抗化、即ちＩ型化させ、酸化物半導体膜４９６を形成する（図４０（Ｂ）参照）。この結果、後に形成される薄膜トランジスタの信頼性を高めることができる。
なお、本実施の形態では、酸化物半導体膜の成膜後に、脱水化又は脱水素化を行う例を示したが、特に限定されず、第１の加熱処理は、実施の形態４と同様に島状の酸化物半導体層に加工した後に行うこともできる。
また、不活性ガス雰囲気下又は減圧下において、酸化物半導体膜の脱水化又は脱水素化を行い、不活性ガス雰囲気下で冷却した後、フォトリソグラフィ工程により島状の酸化物半導体層である酸化物半導体層に加工し、その後で２００℃以上４００℃以下、好ましくは２００℃以上３００℃以下の温度で酸素ガス雰囲気下、Ｎ２Ｏガス雰囲気下、又は超乾燥エア（露点が−４０℃以下、好ましくは−６０℃以下）雰囲気下、での加熱処理を行ってもよい。
また、酸化物半導体膜の成膜前に、不活性ガス雰囲気（窒素、又はヘリウム、ネオン、アルゴン等）下、酸素雰囲気、超乾燥エア（露点が−４０℃以下、好ましくは−６０℃以下）雰囲気或いは減圧下において加熱処理（４００℃以上基板の歪み点未満）を行い、層内に含まれる水素及び水などの不純物を除去したゲート絶縁層としてもよい。
次に、酸化物半導体膜４９６を第２のフォトリソグラフィ工程により島状の酸化物半導体層である酸化物半導体層４９７、４９８に加工する。
後は、実施の形態４の図３８（Ｃ）、図３８（Ｄ）、図３８（Ｅ）、図３９（Ａ）、図３９（Ｂ）、図３９（Ｃ）と同様に、周辺駆動回路部において、酸化物半導体層４９７の一部のみをエッチングして、溝部（凹部）を有する酸化物半導体層を形成し、酸化物半導体層４９７に接する低抵抗ドレイン領域４４６ａ及び４４６ｂを形成し、低抵抗ドレイン領域４４６ａ及び４４６ｂに接し、金属導電層であるソース電極層４６５ａ、ドレイン電極層４６５ｂ、酸化物半導体層４９７に接する酸化物絶縁層４６６を形成して、駆動回路用の薄膜トランジスタ４９２を作製する。一方、画素部においては、酸化物半導体層４９８に接し、透光性を有する導電層であるソース電極層４４７ａ及びドレイン電極層４４７ｂを形成し、酸化物半導体層４９８に接する酸化物絶縁層４６６を形成して、画素用の薄膜トランジスタ４９３を作製する。
次に、不活性ガス雰囲気下、又は酸素ガス雰囲気下で第２の加熱処理（好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う。例えば、窒素雰囲気下で２５０℃、１時間の第２の加熱処理を行う。
次に、薄膜トランジスタ４９２、４９３を覆い、酸化物絶縁層４６６に接して保護絶縁層４５３、及び平坦化絶縁層４５４を積層して形成する。保護絶縁層４５３、及び平坦化絶縁層４５４にドレイン電極層４４７ｂに達するコンタクトホールを形成し、コンタクトホール及び平坦化絶縁層４５４上に透光性を有する導電膜を成膜する。透光性を有する導電膜を選択的にエッチングして薄膜トランジスタ４９３と電気的に接続する画素電極層４７７、及び導電層４６７を形成する（図４０（Ｃ）参照）。
以上の工程により、５枚のマスクを用いて同一基板上に酸化物半導体層全体がＩ型である薄膜トランジスタ４９２及び薄膜トランジスタ４９３をそれぞれ駆動回路又は画素部に作り分けて作製することができる。駆動回路用の薄膜トランジスタ４９２は、全体がＩ型化した酸化物半導体層４９７を含むチャネルエッチ型薄膜トランジスタであり、画素用の薄膜トランジスタ４９３も、全体がＩ型化した酸化物半導体層４９８を含むチャネルエッチ型薄膜トランジスタである。
また、第１のゲート絶縁層４５２ａ、第２のゲート絶縁層４５２ｂを誘電体とし容量配線層と容量電極とで形成される保持容量も同一基板上に形成することができる。薄膜トランジスタ４９３と保持容量を個々の画素に対応してマトリクス状に配置して画素部を構成し、画素部の周辺に薄膜トランジスタ４９２を有する駆動回路を配置することによりアクティブマトリクス型の表示装置を作製するための一方の基板とすることができる。
導電層４６７を酸化物半導体層４９７のチャネル形成領域と重なる位置に設けることによって、薄膜トランジスタの信頼性を調べるためのバイアス−熱ストレス試験（以下、ＢＴ試験という）において、ＢＴ試験前後における薄膜トランジスタ４４９のしきい値電圧の変化量を低減することができる。また、導電層４６７は、電位がゲート電極層４６１と同じでもよいし、異なっていても良く、第２のゲート電極層として機能させることもできる。また、導電層４６７の電位は、ＧＮＤ状態、０Ｖの電位が与えられた状態、或いはフローティング状態であってもよい。
（実施の形態６）
本実施の形態では、実施の形態１に示したアクティブマトリクス基板を用いて、アクティブマトリクス型の液晶表示装置を作製する一例を示す。なお、本実施の形態は実施の形態２乃至５で示したアクティブマトリクス基板にも適用することができる。
アクティブマトリクス基板の断面構造の一例を図７（Ａ）に示す。
実施の形態１では、同一基板上に駆動回路に配置される薄膜トランジスタと画素部の薄膜トランジスタを図示したが、本実施の形態では、それら薄膜トランジスタに加え、保持容量、ゲート配線、ソース配線の端子部も図示して説明する。容量、ゲート配線、ソース配線の端子部は、実施の形態１に示す作製工程と同じ工程で形成することができ、フォトマスク枚数の増加や、工程数の増加することなく作製することができる。また、画素部の表示領域となる部分においては、ゲート配線、ソース配線、及び容量配線層は全て透光性を有する導電膜で形成されており、高い開口率を実現している。また、表示領域でない部分のソース配線層は、配線抵抗を低抵抗とするため金属配線を用いることができる。
図７（Ａ）において、薄膜トランジスタ２１０は、駆動回路に設けられるチャネルエッチ型の薄膜トランジスタであり、画素電極層２２７と電気的に接続する薄膜トランジスタ２２０は、画素部に設けられるチャネルエッチ型の薄膜トランジスタである。
基板２００上方に形成される薄膜トランジスタ２２０として、本実施の形態では、実施の形態１の薄膜トランジスタ４１０と同じ構造を用いる。
薄膜トランジスタ２２０のゲート電極層と同じ透光性を有する材料、及び同じ工程で形成される容量配線層２３０は、誘電体となる第１のゲート絶縁層２０２ａ、第２のゲート絶縁層２０２ｂを介して容量電極層２３１と重なり、保持容量を形成する。なお、容量電極層２３１は、薄膜トランジスタ２２０のソース電極層又はドレイン電極層と同じ透光性を有する材料、及び同じ工程で形成される。従って、薄膜トランジスタ２２０が透光性を有していることに加え、それぞれの保持容量も透光性を有するため、開口率を向上させることができる。
保持容量が透光性を有することは、開口率を向上させる上で重要である。特に１０インチ以下の小型の液晶表示パネルにおいて、ゲート配線の本数を増やすなどして表示画像の高精細化を図るため、画素寸法を微細化しても、高い開口率を実現することができる。また、薄膜トランジスタ２２０及び保持容量の構成部材に透光性を有する膜を用いることで、広視野角を実現するため、１画素を複数のサブピクセルに分割しても高い開口率を実現することができる。即ち、高密度の薄膜トランジスタ群を配置しても開口率を大きくとることができ、表示領域の面積を十分に確保することができる。例えば、一つの画素内に２〜４個のサブピクセル及び保持容量を有する場合、薄膜トランジスタが透光性を有していることに加え、それぞれの保持容量も透光性を有するため、開口率を向上させることができる。
なお、保持容量は、画素電極層２２７の下方に設けられ、容量電極層２３１が画素電極層２２７と電気的に接続される。
本実施の形態では、容量電極層２３１、及び容量配線層２３０を用いて保持容量を形成する例を示したが、保持容量を形成する構造については特に限定されない。例えば、容量配線層を設けず、画素電極層を隣り合う画素のゲート配線と平坦化絶縁層、保護絶縁層、及び第１のゲート絶縁層及び第２のゲート絶縁層を介して重ねて保持容量を形成してもよい。
また、ゲート配線、ソース配線、及び容量配線層は画素密度に応じて複数本設けられるものである。また、端子部においては、ゲート配線と同電位の第１の端子電極、ソース配線と同電位の第２の端子電極、容量配線層と同電位の第３の端子電極などが複数並べられて配置される。それぞれの端子電極の数は、それぞれ任意な数で設ければよいものとし、実施者が適宣決定すればよい。
端子部において、ゲート配線と同電位の第１の端子電極は、画素電極層２２７と同じ透光性を有する材料で形成することができる。第１の端子電極は、ゲート配線に達するコンタクトホールを介してゲート配線と電気的に接続される。ゲート配線に達するコンタクトホールは、薄膜トランジスタ２２０のドレイン電極層と、画素電極層２２７とを電気的に接続するためのコンタクトホールと同じフォトマスクを用い、平坦化絶縁層２０４、保護絶縁層２０３、酸化物絶縁層２１６、第２のゲート絶縁層２０２ｂ、及び第１のゲート絶縁層２０２ａを選択的にエッチングして形成する。
また、駆動回路に配置される薄膜トランジスタ２１０のゲート電極層は、酸化物半導体層の上方に設けられた導電層２１７と電気的に接続させる構造としてもよい。その場合には、薄膜トランジスタ２２０のドレイン電極層と、画素電極層２２７とを電気的に接続するためのコンタクトホールと同じフォトマスクを用い、平坦化絶縁層２０４、保護絶縁層２０３、酸化物絶縁層２１６、第２のゲート絶縁層２０２ｂ、及び第１のゲート絶縁層２０２ａを選択的にエッチングしてコンタクトホールを形成する。このコンタクトホールを介して導電層２１７と駆動回路に配置される薄膜トランジスタ２１０のゲート電極層とを電気的に接続する。
また、駆動回路のソース配線（ソース配線２３４ａ乃至ソース配線２３４ｃ）と同電位の第２の端子電極２３５は、画素電極層２２７と同じ透光性を有する材料で形成することができる。第２の端子電極２３５は、駆動回路のソース配線に達するコンタクトホールを介して駆動回路のソース配線と電気的に接続される。駆動回路のソース配線は金属配線であり、薄膜トランジスタ２１０のソース電極層と同じ材料、同じ工程で形成され、同電位である。
また、容量配線層２３０と同電位の第３の端子電極は、画素電極層２２７と同じ透光性を有する材料で形成することができる。また、容量配線層２３０に達するコンタクトホールは、容量電極層２３１が画素電極層２２７と電気的に接続するためのコンタクトホールと同じフォトマスク、同じ工程で形成することができる。
また、アクティブマトリクス型の液晶表示装置を作製する場合には、アクティブマトリクス基板と、対向電極（対向電極層）が設けられた対向基板との間に液晶層を設け、アクティブマトリクス基板と対向基板とを固定する。なお、対向基板に設けられた対向電極と電気的に接続する共通電極をアクティブマトリクス基板上に設け、共通電極と電気的に接続する第４の端子電極を端子部に設ける。この第４の端子電極は、共通電極を固定電位、例えばＧＮＤ、０Ｖなどに設定するための端子である。第４の端子電極は、画素電極層２２７と同じ透光性を有する材料で形成することができる。
また、薄膜トランジスタ２２０のソース電極層と薄膜トランジスタ２１０のソース電極層とを電気的に接続する構成は特に限定されず、例えば、薄膜トランジスタ２２０のソース電極層と薄膜トランジスタ２１０のソース電極層を接続する接続電極を画素電極層２２７と同じ工程で形成してもよい。また、表示領域でない部分において、薄膜トランジスタ２２０のソース電極層と薄膜トランジスタ２１０のソース電極層を接触して重ねる構成としてもよい。
なお、駆動回路のゲート配線層２３２の断面構造を図７（Ａ）に示している。本実施の形態は、１０インチ以下の小型の液晶表示パネルの例であるため、駆動回路のゲート配線層２３２は、薄膜トランジスタ２２０のゲート電極層と同じ透光性を有する材料を用いている。
また、ゲート電極層、ソース電極層、ドレイン電極層、画素電極層、又はその他の電極層や、その他の配線層に同じ材料を用いれば共通のスパッタターゲットや共通の製造装置を用いることができ、その材料コスト及びエッチング時に使用するエッチャント（又はエッチングガス）に要するコストを低減することができ、結果として製造コストを削減することができる。
また、図７（Ａ）の構造において、平坦化絶縁層２０４として感光性の樹脂材料を用いる場合、レジストマスクを形成する工程を省略することができる。
また、図７（Ｂ）に、図７（Ａ）とは一部異なる断面構造を示す。図７（Ｂ）は、図７（Ａ）と平坦化絶縁層２０４が存在しない点以外は同じであるため、同じ箇所には同じ符号を用い、同じ箇所の詳細な説明は省略する。図７（Ｂ）では、保護絶縁層２０３上に接して画素電極層２２７、導電層２１７、及び第２の端子電極２３５を形成する。
図７（Ｂ）の構造とすると、平坦化絶縁層２０４の工程を省略することができる。
（実施の形態７）
本実施の形態では、液晶表示パネルのサイズが１０インチを超え、６０インチ、さらには１２０インチとする場合には透光性を有する配線の配線抵抗が問題となる恐れがあるため、ゲート配線の一部を金属配線として配線抵抗を低減する例を示す。
なお、図８（Ａ）は図７（Ａ）と同じ箇所には同じ符号を用い、同じ箇所の詳細な説明は省略する。なお、本実施の形態は実施の形態１乃至４で示したアクティブマトリクス基板に適用することができる。
図８（Ａ）は、駆動回路のゲート配線の一部を金属配線とし、薄膜トランジスタ２１０のゲート電極層と同じ透光性を有する配線と接して形成する例である。なお、金属配線を形成するため、実施の形態１に比べ、フォトマスクの数は増える。
まず、基板２００上に脱水化又は脱水素化のための第１の加熱処理に耐えることのできる耐熱性導電性材料膜（膜厚１００ｎｍ以上５００ｎｍ以下）を形成する。
本実施の形態では、膜厚３７０ｎｍのタングステン膜と膜厚５０ｎｍの窒化タンタル膜を形成する。ここでは導電膜を窒化タンタル膜とＷ膜との積層としたが、特に限定されず、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、又は上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜、又は上述した元素を成分とする窒化物で形成する。耐熱性導電性材料膜は、上述した元素を含む単層に限定されず、二層以上の積層を用いることができる。
第１のフォトリソグラフィ工程により金属配線を形成し、第１の金属配線層２３６と第２の金属配線層２３７を形成する。タングステン膜及び窒化タンタル膜のエッチングにはＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いるとよい。ＩＣＰエッチング法を用い、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節することによって所望のテーパー形状に膜をエッチングすることができる。第１の金属配線層２３６と第２の金属配線層２３７をテーパー形状とすることで上に接して形成する透光性を有する導電膜の成膜不良を低減することができる。
次に、透光性を有する導電膜を形成した後、第２のフォトリソグラフィ工程によりゲート配線層２３８、薄膜トランジスタ２１０のゲート電極層、薄膜トランジスタ２２０のゲート電極層を形成する。透光性を有する導電膜は、実施の形態１に記載の可視光に対して透光性を有する導電材料を用いる。
なお、透光性を有する導電膜の材料によっては、例えば、ゲート配線層２３８が第１の金属配線層２３６又は第２の金属配線層２３７に接する界面があると、後の熱処理などによって酸化膜が形成され、接触抵抗が高くなる恐れがあるため、第２の金属配線層２３７は第１の金属配線層２３６の酸化を防ぐ窒化金属膜を用いることが好ましい。
次に、実施の形態１と同じ工程でゲート絶縁層、酸化物半導体層などを形成する。以降の工程は、実施の形態１に従ってアクティブマトリクス基板を作製する。
また、本実施の形態では、平坦化絶縁層２０４を形成した後、フォトマスクを用いて端子部の平坦化絶縁層を選択的に除去する例を示す。端子部においては、平坦化絶縁層が存在しないほうが、ＦＰＣとの良好な接続を行う上で好ましい。
図８（Ａ）では、第２の端子電極２３５は、保護絶縁層２０３上に形成される。また、図８（Ａ）では、第２の金属配線層２３７の一部と重なるゲート配線層２３８を示したが、第１の金属配線層２３６及び第２の金属配線層２３７の全部を覆うゲート配線層２３８としてもよい。即ち、第１の金属配線層２３６及び第２の金属配線層２３７は、ゲート配線層２３８を低抵抗化するための補助配線と呼ぶことができる。
また、端子部において、ゲート配線と同電位の第１の端子電極は、保護絶縁層２０３上に形成され、第２の金属配線層２３７と電気的に接続する。端子部から引き回す配線も金属配線で形成する。
また、表示領域でない部分のゲート配線層、容量配線層は、配線抵抗を低抵抗とするため金属配線、即ち、第１の金属配線層２３６及び第２の金属配線層２３７を補助配線として用いることもできる。
また、図８（Ｂ）に、図８（Ａ）とは一部異なる断面構造を示す。図８（Ｂ）は、図８（Ａ）と駆動回路に配置される薄膜トランジスタのゲート電極層の材料が異なる点以外は同じであるため、同じ箇所には同じ符号を用い、同じ箇所の詳細な説明は省略する。
図８（Ｂ）は、駆動回路に配置される薄膜トランジスタのゲート電極層を金属配線とする例である。駆動回路においては、ゲート電極層は透光性を有する材料に限定されない。
図８（Ｂ）において、駆動回路に配置される薄膜トランジスタ２４０は第１の金属配線層２４１上に第２の金属配線層２４２が積層されたゲート電極層とする。なお、第１の金属配線層２４１は、第１の金属配線層２３６と同じ材料、同じ工程で形成することができる。また、第２の金属配線層２４２は、第２の金属配線層２３７と同じ材料、同じ工程で形成することができる。
また、第１の金属配線層２４１を導電層２１７と電気的に接続する場合、第１の金属配線層２４１の酸化を防ぐための第２の金属配線層２４２が窒化金属膜であることが好ましい。
本実施の形態では、金属配線を一部用いて配線抵抗を低減し、液晶表示パネルのサイズが１０インチを超え、６０インチ、さらには１２０インチとする場合であっても表示画像の高精細化を図り、高い開口率を実現することができる。
（実施の形態８）
本実施の形態では、保持容量の構成について、実施の形態６と異なる例を図９（Ａ）及び図９（Ｂ）に示す。図９（Ａ）は、図７（Ａ）と保持容量の構成が異なる点以外は同じであるため、同じ箇所には同じ符号を用い、同じ箇所の詳細な説明は省略する。なお、図９（Ａ）では画素に配置される薄膜トランジスタ２２０と保持容量の断面構造を示す。
図９（Ａ）は、誘電体を酸化物絶縁層２１６、保護絶縁層２０３、及び平坦化絶縁層２０４とし、画素電極層２２７と、該画素電極層２２７と重なる容量電極層２３１とで保持容量を形成する例である。容量電極層２３１は、画素に配置される薄膜トランジスタ２２０のソース電極層と同じ透光性を有する材料、及び同じ工程で形成されるため、薄膜トランジスタ２２０のソース配線層と重ならないようにレイアウトされる。
図９（Ａ）に示す保持容量は、一対の電極及び誘電体が透光性を有しており、保持容量全体として透光性を有する。
また、図９（Ｂ）は、図９（Ａ）と異なる保持容量の構成の例である。図９（Ｂ）も、図７（Ａ）と保持容量の構成が異なる点以外は同じであるため、同じ箇所には同じ符号を用い、同じ箇所の詳細な説明は省略する。
図９（Ｂ）は、誘電体を第１のゲート絶縁層２０２ａ及び第２のゲート絶縁層２０２ｂとし、容量配線層２３０と、該容量配線層２３０と重なる酸化物半導体層２５１と容量電極層２３１との積層で保持容量を形成する例である。また、容量電極層２３１は、酸化物半導体層２５１上に接して積層されており、保持容量の一方の電極として機能する。なお、容量電極層２３１は、薄膜トランジスタ２２０のソース電極層又はドレイン電極層と同じ透光性を有する材料、同じ工程で形成する。また、容量配線層２３０は、薄膜トランジスタ２２０のゲート電極層と同じ透光性を有する材料、同じ工程で形成されるため、薄膜トランジスタ２２０のゲート配線層と重ならないようにレイアウトされる。
また、容量電極層２３１は画素電極層２２７と電気的に接続されている。
図９（Ｂ）に示す保持容量も、一対の電極及び誘電体が透光性を有しており、保持容量全体として透光性を有する。
図９（Ａ）及び図９（Ｂ）に示す保持容量は、透光性を有しており、ゲート配線の本数を増やすなどして表示画像の高精細化を図るため、画素寸法を微細化しても、十分な容量を得ることができ、且つ、高い開口率を実現することができる。
（実施の形態９）
本実施の形態では、同一基板上に少なくとも駆動回路の一部と、画素部を配置する半導体装置の例について以下に説明する。
画素部に配置する薄膜トランジスタは、実施の形態１乃至実施の形態５に従って形成する。また、実施の形態１乃至実施の形態５に示す薄膜トランジスタはｎチャネル型ＴＦＴであるため、駆動回路のうち、ｎチャネル型ＴＦＴで構成することができる駆動回路の一部を画素部の薄膜トランジスタと同一基板上に形成する。
アクティブマトリクス型表示装置のブロック図の一例を図１４（Ａ）に示す。表示装置の基板５３００上には、画素部５３０１、第１の走査線駆動回路５３０２、第２の走査線駆動回路５３０３、信号線駆動回路５３０４を有する。画素部５３０１には、複数の信号線が信号線駆動回路５３０４から延伸して配置され、複数の走査線が第１の走査線駆動回路５３０２、及び第２の走査線駆動回路５３０３から延伸して配置されている。なお走査線と信号線との交差領域には、各々、表示素子を有する画素がマトリクス状に配置されている。また、表示装置の基板５３００は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）等の接続部を介して、タイミング制御回路５３０５（コントローラ、制御ＩＣともいう）に接続されている。
図１４（Ａ）では、第１の走査線駆動回路５３０２、第２の走査線駆動回路５３０３、信号線駆動回路５３０４は、画素部５３０１と同じ基板５３００上に形成される。そのため、外部に設ける駆動回路等の部品の数が減るので、コストの低減を図ることができる。また、基板５３００外部に駆動回路を設けた場合の配線を延伸させることによる接続部での接続数を減らすことができ、信頼性の向上、又は歩留まりの向上を図ることができる。
なお、タイミング制御回路５３０５は、第１の走査線駆動回路５３０２に対し、一例として、第１の走査線駆動回路用スタート信号（ＧＳＰ１（スタートパルスともいう））、第１の走査線駆動回路用クロック信号（ＧＣＫ１）を供給する。また、タイミング制御回路５３０５は、第２の走査線駆動回路５３０３に対し、一例として、第２の走査線駆動回路用スタート信号（ＧＳＰ２）、第２の走査線駆動回路用クロック信号（ＧＣＫ２）を供給する。また、タイミング制御回路５３０５は、信号線駆動回路５３０４に対し、一例として信号線駆動回路用スタート信号（ＳＳＰ）、信号線駆動回路用クロック信号（ＳＣＫ）、ビデオ信号用データ（ＤＡＴＡ）（単にビデオ信号ともいう）、ラッチ信号（ＬＡＴ）を供給する。なお、各クロック信号は、周期のずれた複数のクロック信号でもよいし、クロック信号を反転させた信号（ＣＫＢ）とともに供給されるものであってもよい。なお、第１の走査線駆動回路５３０２と第２の走査線駆動回路５３０３との一方を省略することが可能である。
図１４（Ｂ）では、第１の走査線駆動回路５３０２と第２の走査線駆動回路５３０３を画素部５３０１と同じ基板５３００に形成し、信号線駆動回路５３０４を画素部５３０１とは別の基板に形成する構成について示している。
また、実施の形態１乃至実施の形態５に示す薄膜トランジスタは、ｎチャネル型ＴＦＴである。図１５（Ａ）、図１５（Ｂ）ではｎチャネル型ＴＦＴで構成する信号線駆動回路の構成、動作について一例を示し説明する。
信号線駆動回路は、シフトレジスタ５６０１、及びスイッチング回路５６０２を有する。スイッチング回路５６０２は、複数のスイッチング回路を有する。スイッチング回路５６０２＿１〜５６０２＿Ｎ（Ｎは２以上の自然数）は、各々、薄膜トランジスタ５６０３＿１〜５６０３＿ｋ（ｋは２以上の自然数）という複数のトランジスタを有する。薄膜トランジスタ５６０３＿１〜５６０３＿ｋが、Ｎチャネル型ＴＦＴである例を説明する。
信号線駆動回路の接続関係について、スイッチング回路５６０２＿１を例にして説明する。薄膜トランジスタ５６０３＿１〜５６０３＿ｋの第１端子は、各々、配線５６０４＿１〜５６０４＿ｋと接続される。薄膜トランジスタ５６０３＿１〜５６０３＿ｋの第２端子は、各々、信号線Ｓ１〜Ｓｋと接続される。薄膜トランジスタ５６０３＿１〜５６０３＿ｋのゲートは、配線５６０５＿１と接続される。
シフトレジスタ５６０１は、配線５６０５＿１〜５６０５＿Ｎに順番にＨレベル（Ｈ信号、高電源電位レベル、ともいう）の信号を出力し、スイッチング回路５６０２＿１〜５６０２＿Ｎを順番に選択する機能を有する。
スイッチング回路５６０２＿１は、配線５６０４＿１〜５６０４＿ｋと信号線Ｓ１〜Ｓｋとの導通状態（第１端子と第２端子との間の導通）に制御する機能、即ち配線５６０４＿１〜５６０４＿ｋの電位を信号線Ｓ１〜Ｓｋに供給するか否かを制御する機能を有する。このように、スイッチング回路５６０２＿１は、セレクタとしての機能を有する。また薄膜トランジスタ５６０３＿１〜５６０３＿ｋは、各々、配線５６０４＿１〜５６０４＿ｋと信号線Ｓ１〜Ｓｋとの導通状態を制御する機能、即ち配線５６０４＿１〜５６０４＿ｋの電位を信号線Ｓ１〜Ｓｋに供給する機能を有する。このように、薄膜トランジスタ５６０３＿１〜５６０３＿ｋは、各々、スイッチとしての機能を有する。
なお、配線５６０４＿１〜５６０４＿ｋには、各々、ビデオ信号用データ（ＤＡＴＡ）が入力される。ビデオ信号用データ（ＤＡＴＡ）は、画像情報又は画像信号に応じたアナログ信号である場合が多い。
次に、図１５（Ａ）の信号線駆動回路の動作について、図１５（Ｂ）のタイミングチャートを参照して説明する。図１５（Ｂ）には、信号Ｓｏｕｔ＿１〜Ｓｏｕｔ＿Ｎ、及び信号Ｖｄａｔａ＿１〜Ｖｄａｔａ＿ｋの一例を示す。信号Ｓｏｕｔ＿１〜Ｓｏｕｔ＿Ｎは、各々、シフトレジスタ５６０１の出力信号の一例であり、信号Ｖｄａｔａ＿１〜Ｖｄａｔａ＿ｋは、各々、配線５６０４＿１〜５６０４＿ｋに入力される信号の一例である。なお、信号線駆動回路の１動作期間は、表示装置における１ゲート選択期間に対応する。１ゲート選択期間は、一例として、期間Ｔ１〜期間ＴＮに分割される。期間Ｔ１〜ＴＮは、各々、選択された行に属する画素にビデオ信号用データ（ＤＡＴＡ）を書き込むための期間である。
なお、本実施の形態の図面等において示す各構成の、信号波形のなまり等は、明瞭化のために誇張して表記している場合がある。よって、必ずしもそのスケールに限定されないものであることを付記する。
期間Ｔ１〜期間ＴＮにおいて、シフトレジスタ５６０１は、Ｈレベルの信号を配線５６０５＿１〜５６０５＿Ｎに順番に出力する。例えば、期間Ｔ１において、シフトレジスタ５６０１は、ハイレベルの信号を配線５６０５＿１に出力する。すると、薄膜トランジスタ５６０３＿１〜５６０３＿ｋはオンになるので、配線５６０４＿１〜５６０４＿ｋと、信号線Ｓ１〜Ｓｋとが導通状態になる。このとき、配線５６０４＿１〜５６０４＿ｋには、Ｄａｔａ（Ｓ１）〜Ｄａｔａ（Ｓｋ）が入力される。Ｄａｔａ（Ｓ１）〜Ｄａｔａ（Ｓｋ）は、各々、薄膜トランジスタ５６０３＿１〜５６０３＿ｋを介して、選択される行に属する画素のうち、１列目〜ｋ列目の画素に書き込まれる。こうして、期間Ｔ１〜ＴＮにおいて、選択された行に属する画素に、ｋ列ずつ順番にビデオ信号用データ（ＤＡＴＡ）が書き込まれる。
以上のように、ビデオ信号用データ（ＤＡＴＡ）が複数の列ずつ画素に書き込まれることによって、ビデオ信号用データ（ＤＡＴＡ）の数、又は配線の数を減らすことができる。よって、外部回路との接続数を減らすことができる。また、ビデオ信号が複数の列ずつ画素に書き込まれることによって、書き込み時間を長くすることができ、ビデオ信号の書き込み不足を防止することができる。
なお、シフトレジスタ５６０１及びスイッチング回路５６０２としては、実施の形態１乃至実施の形態５に示す薄膜トランジスタで構成される回路を用いることが可能である。この場合、シフトレジスタ５６０１が有する全てのトランジスタの極性をＮチャネル型の極性のみで構成することができる。
さらに、走査線駆動回路及び信号線駆動回路の一部、又は走査線駆動回路若しくは信号線駆動回路の一部に用いるシフトレジスタの一例について説明する。
走査線駆動回路は、シフトレジスタを有している。また場合によってはレベルシフタやバッファ等を有していてもよい。走査線駆動回路において、シフトレジスタにクロック信号（ＣＬＫ）及びスタートパルス信号（ＳＰ）が入力されることによって、選択信号が生成される。生成された選択信号はバッファにおいて緩衝増幅され、対応する走査線に供給される。走査線には、１ライン分の画素のトランジスタのゲート電極が接続されている。そして、１ライン分の画素のトランジスタを一斉にＯＮにしなくてはならないので、バッファは大きな電流を流すことが可能なものが用いられる。
さらに、走査線駆動回路及び信号線駆動回路の一部、又は走査線駆動回路若しくは信号線駆動回路の一部に用いるシフトレジスタの一形態について図１６及び図１７を用いて説明する。
シフトレジスタは、第１のパルス出力回路１０＿１乃至第Ｎのパルス出力回路１０＿Ｎ（Ｎは３以上の自然数）を有している（図１６（Ａ）参照）。図１６（Ａ）に示すシフトレジスタの第１のパルス出力回路１０＿１乃至第Ｎのパルス出力回路１０＿Ｎには、第１の配線１１より第１のクロック信号ＣＫ１、第２の配線１２より第２のクロック信号ＣＫ２、第３の配線１３より第３のクロック信号ＣＫ３、第４の配線１４より第４のクロック信号ＣＫ４が供給される。また第１のパルス出力回路１０＿１では、第５の配線１５からのスタートパルスＳＰ１（第１のスタートパルス）が入力される。また２段目以降の第ｎのパルス出力回路１０＿ｎ（ｎは、２以上Ｎ以下の自然数）では、一段前段のパルス出力回路からの信号が入力される。また第１のパルス出力回路１０＿１では、２段後段の第３のパルス出力回路１０＿３からの信号が入力される。同様に、２段目以降の第ｎのパルス出力回路１０＿ｎでは、２段後段の第（ｎ＋２）のパルス出力回路１０＿（ｎ＋２）からの信号（後段信号ＯＵＴ（ｎ＋２）という）が入力される。従って、各段のパルス出力回路からは、後段及び／又は二つ前段のパルス出力回路に入力するための第１の出力信号（ＯＵＴ（１）（ＳＲ）〜ＯＵＴ（Ｎ）（ＳＲ））、及び別の配線等に入力される第２の出力信号（ＯＵＴ（１）〜ＯＵＴ（Ｎ））が出力される。なお、図１６（Ａ）に示すように、シフトレジスタの最終段の２つの段には、後段信号ＯＵＴ（ｎ＋２）が入力されないため、一例としては、別途第２のスタートパルスＳＰ２、第３のスタートパルスＳＰ３をそれぞれ入力する構成とすればよい。
なお、クロック信号（ＣＫ）は、一定の間隔でＨレベルとＬレベル（Ｌ信号、低電源電位レベル、ともいう）を繰り返す信号である。ここで、第１のクロック信号（ＣＫ１）〜第４のクロック信号（ＣＫ４）は、順に１／４周期分遅延している。本実施の形態では、第１のクロック信号（ＣＫ１）〜第４のクロック信号（ＣＫ４）を利用して、パルス出力回路の駆動の制御等を行う。なお、クロック信号は、入力される駆動回路に応じて、ＧＣＫ、ＳＣＫということもあるが、ここではＣＫとして説明を行う。
また、第１のパルス出力回路１０＿１〜第Ｎのパルス出力回路１０＿Ｎの各々は、第１の入力端子２１、第２の入力端子２２、第３の入力端子２３、第４の入力端子２４、第５の入力端子２５、第１の出力端子２６、第２の出力端子２７を有しているとする（図１６（Ｂ）参照）。第１の入力端子２１、第２の入力端子２２、及び第３の入力端子２３は、第１の配線１１〜第４の配線１４のいずれかと電気的に接続されている。例えば、図１６（Ａ）において、第１のパルス出力回路１０＿１は、第１の入力端子２１が第１の配線１１と電気的に接続され、第２の入力端子２２が第２の配線１２と電気的に接続され、第３の入力端子２３が第３の配線１３と電気的に接続されている。また、第２のパルス出力回路１０＿２は、第１の入力端子２１が第２の配線１２と電気的に接続され、第２の入力端子２２が第３の配線１３と電気的に接続され、第３の入力端子２３が第４の配線１４と電気的に接続されている。
第１のパルス出力回路１０＿１において、第１の入力端子２１に第１のクロック信号ＣＫ１が入力され、第２の入力端子２２に第２のクロック信号ＣＫ２が入力され、第３の入力端子２３に第３のクロック信号ＣＫ３が入力され、第４の入力端子２４にスタートパルスが入力され、第５の入力端子２５に後段信号ＯＵＴ（３）が入力され、第１の出力端子２６より第１の出力信号ＯＵＴ（１）（ＳＲ）が出力され、第２の出力端子２７より第２の出力信号ＯＵＴ（１）が出力される。
なお、第１のパルス出力回路１０＿１〜第Ｎのパルス出力回路１０＿Ｎは、３端子の薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒともいう）の他に、上記実施の形態で説明した４端子の薄膜トランジスタを用いることができる。
酸化物半導体を薄膜トランジスタのチャネル形成層に用いた場合、製造工程により、しきい値電圧がマイナス側、或いはプラス側にシフトすることがある。そのため、チャネル形成層に酸化物半導体を用いた薄膜トランジスタでは、しきい値電圧の制御を行うことのできる構成が好適である。
次に、パルス出力回路の具体的な回路構成の一例について、図１６（Ｃ）で説明する。
図１６（Ｃ）に示すパルス出力回路は、第１のトランジスタ３１〜第１３のトランジスタ４３を有している。また、上述した第１の入力端子２１〜第５の入力端子２５、及び第１の出力端子２６、第２の出力端子２７に加え、第１の高電源電位ＶＤＤが供給される電源線５１、第２の高電源電位ＶＣＣが供給される電源線５２、低電源電位ＶＳＳが供給される電源線５３から、第１のトランジスタ３１〜第１３のトランジスタ４３に信号、又は電源電位が供給される。ここで図１６（Ｃ）における各電源線の電源電位の大小関係は、第１の電源電位ＶＤＤは第２の電源電位ＶＣＣ以上の電位とし、第２の電源電位ＶＣＣは第３の電源電位ＶＳＳより大きい電位とする。なお、第１のクロック信号（ＣＫ１）〜第４のクロック信号（ＣＫ４）は、一定の間隔でＨレベルとＬレベルを繰り返す信号であるが、Ｈレベルのときの電位がＶＤＤ、Ｌレベルのときの電位がＶＳＳであるとする。なお、電源線５１の電位ＶＤＤを、電源線５２の電位ＶＣＣより高くすることにより、動作に影響を与えることなく、トランジスタのゲート電極に印加される電位を低く抑えることができ、トランジスタのしきい値のシフトを低減し、劣化を抑制することができる。なお、第１のトランジスタ３１〜第１３のトランジスタ４３のうち、第１のトランジスタ３１、第６のトランジスタ３６乃至第９のトランジスタ３９には、４端子の薄膜トランジスタを用いることが好ましい。第１のトランジスタ３１、第６のトランジスタ３６乃至第９のトランジスタ３９の動作は、トランジスタ３３のゲート電極及びトランジスタ４０のゲート電極の電位を、ゲート電極の制御信号によって切り替えることが求められ、ゲート電極に入力される制御信号に対する応答が速い（オン電流の立ち上がりが急峻）ことでよりパルス出力回路の誤動作を低減することができる。そのため、４端子の薄膜トランジスタを用いることによりしきい値電圧を制御することができ、誤動作がより低減できるパルス出力回路とすることができる。
なお、薄膜トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。また、薄膜トランジスタは、ゲートと重畳した領域にチャネル領域が形成される半導体領域（チャネル形成領域ともいう）を有し、ゲートの電位を制御することにより、チャネル領域を介してドレインとソースの間に流れる電流を制御することができる。ここで、ソースとドレインとは、薄膜トランジスタの構造や動作条件等によって変わるため、いずれがソース又はドレインであるかを限定することが困難である。そこで、ソース及びドレインとして機能する領域を、ソースもしくはドレインと呼ばない場合がある。その場合、一例としては、それぞれを第１端子、第２端子と表記する場合がある。
図１６（Ｃ）において、第１のトランジスタ３１は、第１端子が電源線５１に電気的に接続され、第２端子が第９のトランジスタ３９の第１端子に電気的に接続され、ゲート電極（第１のゲート電極及び第２のゲート電極）が第４の入力端子２４に電気的に接続されている。第２のトランジスタ３２は、第１端子が電源線５３に電気的に接続され、第２端子が第９のトランジスタ３９の第１端子に電気的に接続され、ゲート電極が第４のトランジスタ３４のゲート電極に電気的に接続されている。第３のトランジスタ３３は、第１端子が第１の入力端子２１に電気的に接続され、第２端子が第１の出力端子２６に電気的に接続されている。第４のトランジスタ３４は、第１端子が電源線５３に電気的に接続され、第２端子が第１の出力端子２６に電気的に接続されている。第５のトランジスタ３５は、第１端子が電源線５３に電気的に接続され、第２端子が第２のトランジスタ３２のゲート電極及び第４のトランジスタ３４のゲート電極に電気的に接続され、ゲート電極が第４の入力端子２４に電気的に接続されている。第６のトランジスタ３６は、第１端子が電源線５２に電気的に接続され、第２端子が第２のトランジスタ３２のゲート電極及び第４のトランジスタ３４のゲート電極に電気的に接続され、ゲート電極（第１のゲート電極及び第２のゲート電極）が第５の入力端子２５に電気的に接続されている。第７のトランジスタ３７は、第１端子が電源線５２に電気的に接続され、第２端子が第８のトランジスタ３８の第２端子に電気的に接続され、ゲート電極（第１のゲート電極及び第２のゲート電極）が第３の入力端子２３に電気的に接続されている。第８のトランジスタ３８は、第１端子が第２のトランジスタ３２のゲート電極及び第４のトランジスタ３４のゲート電極に電気的に接続され、ゲート電極（第１のゲート電極及び第２のゲート電極）が第２の入力端子２２に電気的に接続されている。第９のトランジスタ３９は、第１端子が第１のトランジスタ３１の第２端子及び第２のトランジスタ３２の第２端子に電気的に接続され、第２端子が第３のトランジスタ３３のゲート電極及び第１０のトランジスタ４０のゲート電極に電気的に接続され、ゲート電極（第１のゲート電極及び第２のゲート電極）が電源線５２に電気的に接続されている。第１０のトランジスタ４０は、第１端子が第１の入力端子２１に電気的に接続され、第２端子が第２の出力端子２７に電気的に接続され、ゲート電極が第９のトランジスタ３９の第２端子に電気的に接続されている。第１１のトランジスタ４１は、第１端子が電源線５３に電気的に接続され、第２端子が第２の出力端子２７に電気的に接続され、ゲート電極が第２のトランジスタ３２のゲート電極及び第４のトランジスタ３４のゲート電極に電気的に接続されている。第１２のトランジスタ４２は、第１端子が電源線５３に電気的に接続され、第２端子が第２の出力端子２７に電気的に接続され、ゲート電極が第７のトランジスタ３７のゲート電極（第１のゲート電極及び第２のゲート電極）に電気的に接続されている。第１３のトランジスタ４３は、第１端子が電源線５３に電気的に接続され、第２端子が第１の出力端子２６に電気的に接続され、ゲート電極が第７のトランジスタ３７のゲート電極（第１のゲート電極及び第２のゲート電極）に電気的に接続されている。
図１６（Ｃ）において、第３のトランジスタ３３のゲート電極、第１０のトランジスタ４０のゲート電極、及び第９のトランジスタ３９の第２端子の接続箇所をノードＡとする。また、第２のトランジスタ３２のゲート電極、第４のトランジスタ３４のゲート電極、第５のトランジスタ３５の第２端子、第６のトランジスタ３６の第２端子、第８のトランジスタ３８の第１端子、及び第１１のトランジスタ４１のゲート電極の接続箇所をノードＢとする。
図１７（Ａ）は、図１６（Ｃ）で説明したパルス出力回路を第１のパルス出力回路１０＿１に適用した場合に、第１の入力端子２１乃至第５の入力端子２５と第１の出力端子２６及び第２の出力端子２７に入力又は出力される信号を示している。
具体的には、第１の入力端子２１に第１のクロック信号ＣＫ１が入力され、第２の入力端子２２に第２のクロック信号ＣＫ２が入力され、第３の入力端子２３に第３のクロック信号ＣＫ３が入力され、第４の入力端子２４にスタートパルスが入力され、第５の入力端子２５に後段信号ＯＵＴ（３）が入力され、第１の出力端子２６より第１の出力信号ＯＵＴ（１）（ＳＲ）が出力され、第２の出力端子２７より第２の出力信号ＯＵＴ（１）が出力される。
なお、図１６（Ｃ）、図１７（Ａ）において、ノードＡを浮遊状態とすることによりブートストラップ動作を行うための、容量素子を別途設けてもよい。またノードＢの電位を保持するため、一方の電極をノードＢに電気的に接続した容量素子を別途設けてもよい。
ここで、図１７（Ａ）に示したパルス出力回路を複数具備するシフトレジスタのタイミングチャートについて図１７（Ｂ）に示す。なお、シフトレジスタが走査線駆動回路である場合、図１７（Ｂ）中の期間６１は垂直帰線期間であり、期間６２はゲート選択期間に相当する。
なお、図１７（Ａ）に示すように、ゲート電極に第２の電源電位ＶＣＣが印加される第９のトランジスタ３９を設けておくことにより、ブートストラップ動作の前後において、以下のような利点がある。
ゲート電極に第２の電位ＶＣＣが印加される第９のトランジスタ３９がない場合、ブートストラップ動作によりノードＡの電位が上昇すると、第１のトランジスタ３１の第２端子であるソースの電位が上昇していき、第１の電源電位ＶＤＤより大きくなる。そして、第１のトランジスタ３１のソースが第１端子側、即ち電源線５１側に切り替わる。そのため、第１のトランジスタ３１においては、ゲートとソースの間、ゲートとドレインの間ともに、大きなバイアス電圧が印加されるために大きなストレスがかかり、トランジスタの劣化の要因となりうる。そこで、ゲート電極に第２の電源電位ＶＣＣが印加される第９のトランジスタ３９を設けておくことにより、ブートストラップ動作によりノードＡの電位は上昇するものの、第１のトランジスタ３１の第２端子の電位の上昇を生じないようにすることができる。つまり、第９のトランジスタ３９を設けることにより、第１のトランジスタ３１のゲートとソースの間に印加される負のバイアス電圧の値を小さくすることができる。よって、本実施の形態の回路構成とすることにより、第１のトランジスタ３１のゲートとソースの間に印加される負のバイアス電圧も小さくできるため、ストレスによる第１のトランジスタ３１の劣化を抑制することができる。
なお、第９のトランジスタ３９を設ける箇所については、第１のトランジスタ３１の第２端子と第３のトランジスタ３３のゲートとの間に第１端子と第２端子を介して接続されるように設ける構成であればよい。なお、本実施形態でのパルス出力回路を複数具備するシフトレジスタの場合、走査線駆動回路より段数の多い信号線駆動回路では、第９のトランジスタ３９を省略してもよく、これによりトランジスタ数を削減することができる。
また、第１のトランジスタ３１乃至第１３のトランジスタ４３の半導体層として、酸化物半導体を用いることにより、薄膜トランジスタのオフ電流を低減すると共に、オン電流及び電界効果移動度を高めることができると共に、劣化の度合いを低減することができるため、回路内の誤動作を低減することができる。また酸化物半導体を用いたトランジスタは、アモルファスシリコンを用いたトランジスタに比べ、ゲート電極に高電位が印加されることによるトランジスタの劣化の程度が小さい。そのため、第２の電源電位ＶＣＣを供給する電源線に、第１の電源電位ＶＤＤを供給しても同様の動作が得られ、且つ回路間を引き回す電源線の数を低減することができるため、回路の小型化を図ることができる。
なお、第７のトランジスタ３７のゲート電極（第１のゲート電極及び第２のゲート電極）に第３の入力端子２３によって供給されるクロック信号、第８のトランジスタ３８のゲート電極（第１のゲート電極及び第２のゲート電極）に第２の入力端子２２によって供給されるクロック信号は、第７のトランジスタ３７のゲート電極（第１のゲート電極及び第２のゲート電極）に第２の入力端子２２によって供給されるクロック信号、第８のトランジスタ３８のゲート電極（第１のゲート電極及び第２のゲート電極）に第３の入力端子２３によって供給されるクロック信号となるように、結線関係を入れ替えても同様の作用を奏する。なお、図１７（Ａ）に示すシフトレジスタにおいて、第７のトランジスタ３７及び第８のトランジスタ３８が共にオンの状態から、第７のトランジスタ３７がオフ、第８のトランジスタ３８がオンの状態、次に第７のトランジスタ３７がオフ、第８のトランジスタ３８がオフの状態とすることによって、第２の入力端子２２及び第３の入力端子２３の電位が低下することで生じる、ノードＢの電位の低下が第７のトランジスタ３７のゲート電極の電位の低下、及び第８のトランジスタ３８のゲート電極の電位の低下に起因して２回生じることとなる。一方、図１７（Ａ）に示すシフトレジスタにおいて、第７のトランジスタ３７及び第８のトランジスタ３８が共にオンの状態から、第７のトランジスタ３７がオン、第８のトランジスタ３８がオフの状態、次に、第７のトランジスタ３７がオフ、第８のトランジスタ３８がオフの状態とすることによって、第２の入力端子２２及び第３の入力端子２３の電位が低下することで生じるノードＢの電位の低下を、第８のトランジスタ３８のゲート電極の電位の低下による一回に低減することができる。そのため、第７のトランジスタ３７のゲート電極に第３の入力端子２３からクロック信号が供給され、第８のトランジスタ３８のゲート電極に第２の入力端子２２からクロック信号が供給される結線関係とすることが好適である。なぜなら、ノードＢの電位の変動回数が低減され、またノイズを低減することができるからである。
このように、第１の出力端子２６及び第２の出力端子２７の電位をＬレベルに保持する期間に、ノードＢに定期的にＨレベルの信号が供給される構成とすることにより、パルス出力回路の誤動作を抑制することができる。
（実施の形態１０）
薄膜トランジスタを作製し、該薄膜トランジスタを画素部、さらには駆動回路に用いて表示機能を有する半導体装置（表示装置ともいう）を作製することができる。また、薄膜トランジスタを用いて駆動回路の一部又は全体を、画素部と同じ基板上に一体形成し、システムオンパネルを形成することができる。
表示装置は表示素子を含む。表示素子としては液晶素子（液晶表示素子ともいう）、発光素子（発光表示素子ともいう）を用いることができる。発光素子は、電流又は電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬ等が含まれる。また、電子インクなど、電気的作用によりコントラストが変化する表示媒体も適用することができる。
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモジュールとを含む。さらに、該表示装置を作製する過程における、表示素子が完成する前の一形態に相当する素子基板に関し、該素子基板は、電流を表示素子に供給するための手段を複数の画素に備える。素子基板は、具体的には、表示素子の画素電極（画素電極層ともいう）のみが形成された状態であってもよいし、画素電極となる導電膜を成膜した後であって、エッチングして画素電極を形成する前の状態であってもよいし、あらゆる形態があてはまる。
なお、本明細書中における表示装置とは、画像表示デバイス、表示デバイス、もしくは光源（照明装置含む）を指す。また、コネクター（例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）、ＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）テープ、若しくはＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）が取り付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が設けられたモジュール、又は表示素子にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式によりＩＣ（集積回路）が直接実装されたモジュールも全て表示装置に含むものとする。
半導体装置の一形態に相当する液晶表示パネルの外観及び断面について、図１０を用いて説明する。図１０（Ａ１）及び図１０（Ａ２）は、薄膜トランジスタ４０１０、４０１１、及び液晶素子４０１３を、第１の基板４００１と第２の基板４００６との間にシール材４００５によって封止した、パネルの平面図であり、図１０（Ｂ）は、図１０（Ａ１）（Ａ２）のＭ−Ｎにおける断面図に相当する。
第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４とを囲むようにして、シール材４００５が設けられている。また画素部４００２と、走査線駆動回路４００４の上に第２の基板４００６が設けられている。よって画素部４００２と、走査線駆動回路４００４とは、第１の基板４００１とシール材４００５と第２の基板４００６とによって、液晶層４００８と共に封止されている。また第１の基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶半導体膜又は多結晶半導体膜で形成された信号線駆動回路４００３が実装されている。
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ＣＯＧ方法、ワイヤボンディング方法、或いはＴＡＢ方法などを用いることができる。図１０（Ａ１）は、ＣＯＧ方法により信号線駆動回路４００３を実装する例であり、図１０（Ａ２）は、ＴＡＢ方法により信号線駆動回路４００３を実装する例である。
また、第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は、薄膜トランジスタを複数有しており、図１０（Ｂ）では、画素部４００２に含まれる薄膜トランジスタ４０１０と、走査線駆動回路４００４に含まれる薄膜トランジスタ４０１１と、を例示している。薄膜トランジスタ４０１０、４０１１上には酸化物絶縁層４０４１、保護絶縁層４０２０、及び絶縁層４０２１が順に設けられている。
薄膜トランジスタ４０１０、４０１１は、実施の形態１乃至実施の形態５で示した酸化物半導体層を含む信頼性の高い薄膜トランジスタを適用することができる。駆動回路用の薄膜トランジスタ４０１１としては、実施の形態１乃至実施の形態５で示した薄膜トランジスタ４１０、４４９、４６０、４９２、画素用の薄膜トランジスタ４０１０としては、薄膜トランジスタ４２０、４５１、４７０、４９３を用いることができる。本実施の形態において、薄膜トランジスタ４０１０、４０１１はｎチャネル型薄膜トランジスタである。
絶縁層４０２１上において、駆動回路用の薄膜トランジスタ４０１１の酸化物半導体層のチャネル形成領域と重なる位置に導電層４０４０が設けられている。導電層４０４０を酸化物半導体層のチャネル形成領域と重なる位置に設けることによって、ＢＴ試験前後における薄膜トランジスタ４０１１のしきい値電圧の変化量を低減することができる。また、導電層４０４０は、電位が薄膜トランジスタ４０１１のゲート電極層と同じでもよいし、異なっていても良く、第２のゲート電極層として機能させることもできる。また、導電層４０４０の電位がＧＮＤ、０Ｖ、或いはフローティング状態であってもよい。
また、液晶素子４０１３が有する画素電極層４０３０は、薄膜トランジスタ４０１０と電気的に接続されている。そして液晶素子４０１３の対向電極層４０３１は、第２の基板４００６上に形成されている。画素電極層４０３０と対向電極層４０３１と液晶層４００８とが重なっている部分が、液晶素子４０１３に相当する。なお、画素電極層４０３０、対向電極層４０３１には、それぞれ配向膜として機能する絶縁層４０３２、４０３３が設けられ、絶縁層４０３２、４０３３を介して液晶層４００８を挟持している。
なお、第１の基板４００１、第２の基板４００６としては、透光性基板を用いることができ、ガラス、セラミックス、プラスチックを用いることができる。プラスチックとしては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、ポリエステルフィルム、又はアクリル樹脂フィルムを用いることができる。
また、スペーサ４０３５は、絶縁膜を選択的にエッチングすることで得られる柱状のスペーサであり、画素電極層４０３０と対向電極層４０３１との間の距離（セルギャップ）を制御するために設けられている。なお球状のスペーサを用いていてもよい。また、対向電極層４０３１は、薄膜トランジスタ４０１０と同一基板上に設けられる共通電位線と電気的に接続される。共通接続部を用いて、一対の基板間に配置される導電性粒子を介して対向電極層４０３１と共通電位線とを電気的に接続することができる。なお、導電性粒子はシール材４００５に含有させる。
また、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために５重量％以上のカイラル剤を混合させた液晶組成物を用いて液晶層４００８に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１ｍｓｅｃ以下と短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さい。
また、本実施の形態の液晶表示装置を、透過型液晶表示装置又は半透過型液晶表示装置としてもよい。
また、本実施の形態の液晶表示装置では、基板の外側（視認側）に偏光板を設け、内側に着色層（カラーフィルタともいう）、表示素子に用いる電極層という順に設ける例を示すが、偏光板は基板の内側に設けてもよい。また、偏光板と着色層の積層構造も本実施の形態に限定されず、偏光板及び着色層の材料や作製工程条件によって適宜設定すればよい。
保護絶縁層４０２０は、例えば実施の形態１で示した保護絶縁層４０３と同様な材料及び方法で形成することができるが、ここでは、保護絶縁層４０２０として、ＰＣＶＤ法により窒化珪素膜を形成する。
また、絶縁層４０２１は、実施の形態１で示した平坦化絶縁層４０４と同様な材料及び方法で形成すればよく、絶縁層４０２１としては、ポリイミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、絶縁層４０２１としては、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、絶縁層４０２１を形成してもよい。
なお、シロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基（例えばアルキル基やアリール基）やフルオロ基を用いてもよい。また、有機基はフルオロ基を有していてもよい。
絶縁層４０２１の形成法は、特に限定されず、その材料に応じて、スパッタリング法、ＳＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン印刷、オフセット印刷等）などの方法や、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等の器具を用いることができる。絶縁層４０２１の焼成工程と半導体層のアニールを兼ねることで効率よく半導体装置を作製することが可能となる。
画素電極層４０３０、対向電極層４０３１は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性の導電性材料を用いることができる。
また、画素電極層４０３０、対向電極層４０３１として、導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いて形成することができる。導電性組成物を用いて形成した画素電極は、シート抵抗が１００００Ω／□以下、波長５５０ｎｍにおける透光率が７０％以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗率が０．１Ω・ｃｍ以下であることが好ましい。
導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例えば、ポリアニリン又はその誘導体、ポリピロール又はその誘導体、ポリチオフェン又はその誘導体、若しくはこれらの２種以上の共重合体などがあげられる。
また別途形成された信号線駆動回路４００３と、走査線駆動回路４００４又は画素部４００２に与えられる各種信号及び電位は、ＦＰＣ４０１８から供給されている。
接続端子電極４０１５が、液晶素子４０１３が有する画素電極層４０３０と同じ導電膜から形成され、端子電極４０１６ａは、薄膜トランジスタ４０１１の低抵抗ドレイン領域と同じ導電膜で形成され、端子電極４０１６ｂは、薄膜トランジスタ４０１１のソース電極層及びドレイン電極層と同じ導電膜で形成されている。
接続端子電極４０１５は、ＦＰＣ４０１８が有する端子と、異方性導電膜４０１９を介して電気的に接続されている。
また図１０においては、信号線駆動回路４００３を別途形成し、第１の基板４００１に実装している例を示しているがこの構成に限定されない。走査線駆動回路を別途形成して実装してもよいし、信号線駆動回路の一部又は走査線駆動回路の一部のみを別途形成して実装してもよい。
図１９は、本明細書に開示する作製方法により作製されるＴＦＴ基板２６００を用いた半導体装置として液晶表示モジュールを構成する一例を示している。
図１９は液晶表示モジュールの一例であり、ＴＦＴ基板２６００と対向基板２６０１がシール材２６０２により固着され、その間にＴＦＴ等を含む画素部２６０３、液晶層を含む表示素子２６０４、及び着色層２６０５が設けられ表示領域が形成される。着色層２６０５は、カラー表示を行う場合に必要であり、ＲＧＢ方式の場合は、赤、緑、青の各色に対応した着色層が各画素に対応して設けられている。ＴＦＴ基板２６００と対向基板２６０１の外側には偏光板２６０６、偏光板２６０７、拡散板２６１３が配設されている。光源は冷陰極管２６１０と反射板２６１１により構成され、回路基板２６１２は、フレキシブル配線基板２６０９によりＴＦＴ基板２６００の配線回路部２６０８と接続され、コントロール回路や電源回路などの外部回路が組みこまれている。また偏光板と、液晶層との間に位相差板を有した状態で積層してもよい。
液晶表示モジュールには、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モードなどを用いることができる。
以上の工程により、半導体装置として信頼性の高い液晶表示パネルを作製することができる。
（実施の形態１１）
半導体装置の一形態として電子ペーパーの例を示す。
スイッチング素子と電気的に接続する素子を利用して電子インクを駆動させる電子ペーパーに用いてもよい。電子ペーパーは、電気泳動表示装置（電気泳動ディスプレイ）と呼ばれており、紙と同じ読みやすさ、他の表示装置に比べ低消費電力、薄くて軽い形状とすることが可能という利点を有している。
電気泳動ディスプレイは、様々な形態が考えられ得るが、プラスの電荷を有する第１の粒子と、マイナスの電荷を有する第２の粒子とを含むマイクロカプセルが溶媒又は溶質に複数分散されたものであり、マイクロカプセルに電界を印加することによって、マイクロカプセル中の粒子を互いに反対方向に移動させて一方側に集合した粒子の色のみを表示するものである。なお、第１の粒子又は第２の粒子は、染料を含み、電界がない場合において移動しない。また、第１の粒子の色と第２の粒子の色は異なる（無色を含む）。
このように、電気泳動ディスプレイは、誘電定数の高い物質が高い電界領域に移動する、いわゆる誘電泳動的効果を利用したディスプレイである。電気泳動ディスプレイにおいて、液晶表示装置に必要な偏光板及び対向基板は、必要なく、厚さや重さが低減する。
上記マイクロカプセルを溶媒中に分散させたものが電子インクと呼ばれるものであり、この電子インクは、ガラス、プラスチック、布、紙などの表面に印刷することができる。また、カラーフィルタや色素を有する粒子を用いることによってカラー表示も可能である。
また、アクティブマトリクス基板上に適宜、二つの電極の間に挟まれるように上記マイクロカプセルを複数配置すればアクティブマトリクス型の表示装置が完成し、マイクロカプセルに電界を印加すれば表示を行うことができる。例えば、実施の形態１乃至実施の形態５の薄膜トランジスタによって得られるアクティブマトリクス基板を用いることができる。
なお、マイクロカプセル中の第１の粒子及び第２の粒子は、導電体材料、絶縁体材料、半導体材料、磁性材料、液晶材料、強誘電性材料、エレクトロルミネセント材料、エレクトロクロミック材料、磁気泳動材料から選ばれた一種の材料、又はこれらの複合材料を用いればよい。
図１８は、半導体装置の例としてアクティブマトリクス型の電子ペーパーを示す。薄膜トランジスタ５８１は、実施の形態１で示す薄膜トランジスタと同様に作製でき、酸化物半導体層を含む信頼性の高い薄膜トランジスタである。また、実施の形態２乃至５で示す薄膜トランジスタも薄膜トランジスタ５８１として適用することもできる。
図１８の電子ペーパーは、ツイストボール表示方式を用いた例である。ツイストボール表示方式とは、白と黒に塗り分けられた球形粒子を表示素子に用いる電極層である第１の電極層及び第２の電極層の間に配置し、第１の電極層及び第２の電極層に電位差を生じさせての球形粒子の向きを制御することにより、表示を行う方法である。
基板５８０上に形成された薄膜トランジスタ５８１は、ボトムゲート構造の薄膜トランジスタであり、半導体層と接する絶縁膜５８３、絶縁層５８４に覆われている。薄膜トランジスタ５８１のソース電極層又はドレイン電極層によって第１の電極層５８７は、絶縁膜５８３、絶縁層５８４、絶縁層５８５に形成する開口で接しており電気的に接続している。第１の電極層５８７と基板５９６上に形成された第２の電極層５８８との間には、黒色領域５９０ａ及び白色領域５９０ｂを有し、周りに液体で満たされているキャビティ５９４を含む球形粒子５８９が設けられており、球形粒子５８９の周囲は、樹脂等の充填材５９５で充填されている。第１の電極層５８７が画素電極に相当し、第２の電極層５８８が共通電極に相当する。第２の電極層５８８は、薄膜トランジスタ５８１と同一基板上に設けられる共通電位線と電気的に接続される。共通接続部を用いて、一対の基板間に配置される導電性粒子を介して第２の電極層５８８と共通電位線とを電気的に接続することができる。
また、ツイストボールの代わりに、電気泳動素子を用いることも可能である。透明な液体と、正に帯電した白い微粒子と負に帯電した黒い微粒子とを封入した直径１０μｍ〜２００μｍ程度のマイクロカプセルを用いる。第１の電極層と第２の電極層との間に設けられるマイクロカプセルは、第１の電極層と第２の電極層によって、電場が与えられると、白い微粒子と、黒い微粒子が逆の方向に移動し、白又は黒を表示することができる。この原理を応用した表示素子が電気泳動表示素子であり、一般的に電子ペーパーとよばれている。電気泳動表示素子は、液晶表示素子に比べて反射率が高いため、補助ライトは不要であり、また消費電力が小さく、薄暗い場所でも表示部を認識することが可能である。また、表示部に電源が供給されない場合であっても、一度表示した像を保持することが可能であるため、電波発信源から表示機能付き半導体装置（単に表示装置、又は表示装置を具備する半導体装置ともいう）を遠ざけた場合であっても、表示された像を保存しておくことが可能となる。
以上の工程により、半導体装置として信頼性の高い電子ペーパーを作製することができる。
（実施の形態１２）
半導体装置として発光表示装置の例を示す。表示装置の有する表示素子としては、ここではエレクトロルミネッセンスを利用する発光素子を用いて示す。エレクトロルミネッセンスを利用する発光素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子及び正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャリア（電子及び正孔）が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−アクセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明する。
図１２は、半導体装置の例としてデジタル時間階調駆動を適用可能な画素構成の一例を示す図である。
デジタル時間階調駆動を適用可能な画素の構成及び画素の動作について説明する。ここでは酸化物半導体層をチャネル形成領域に用いるｎチャネル型のトランジスタを１つの画素に２つ用いる例を示す。
画素６４００は、スイッチング用トランジスタ６４０１、駆動用トランジスタ６４０２、発光素子６４０４、及び容量素子６４０３を有している。スイッチング用トランジスタ６４０１は、ゲート電極が走査線６４０６に接続され、第１電極（ソース電極及びドレイン電極の一方）が信号線６４０５に接続され、第２電極（ソース電極及びドレイン電極の他方）が駆動用トランジスタ６４０２のゲート電極に接続されている。駆動用トランジスタ６４０２は、ゲート電極が容量素子６４０３を介して電源線６４０７に接続され、第１電極が電源線６４０７に接続され、第２電極が発光素子６４０４の第１電極（画素電極）に接続されている。発光素子６４０４の第２電極は、共通電極６４０８に相当する。共通電極６４０８は、同一基板上に形成される共通電位線と電気的に接続される。
なお、発光素子６４０４の第２電極（共通電極６４０８）は、低電源電位に設定されている。なお、低電源電位とは、電源線６４０７に設定される高電源電位を基準にして低電源電位＜高電源電位を満たす電位であり、低電源電位としては、例えばＧＮＤ、０Ｖなどが挙げられる。この高電源電位と低電源電位との電位差を発光素子６４０４に印加して、発光素子６４０４に電流を流して発光素子６４０４を発光させるため、高電源電位と低電源電位との電位差が発光素子６４０４の順方向しきい値電圧以上となるようにそれぞれの電位を設定する。
なお、容量素子６４０３は、駆動用トランジスタ６４０２のゲート容量を代用して省略することも可能である。駆動用トランジスタ６４０２のゲート容量については、チャネル形成領域とゲート電極との間で容量が形成されていてもよい。
ここで、電圧入力電圧駆動方式の場合、駆動用トランジスタ６４０２のゲート電極には、駆動用トランジスタ６４０２が十分にオンにするか、オフにするかの二つの状態となるようなビデオ信号を入力する。つまり、駆動用トランジスタ６４０２は、線形領域で動作させる。駆動用トランジスタ６４０２は、線形領域で動作させるため、電源線６４０７の電圧よりも高い電圧を駆動用トランジスタ６４０２のゲート電極に印加する。なお、信号線６４０５には、（電源線電圧＋駆動用トランジスタ６４０２のＶｔｈ）以上の電圧を印加する。
また、デジタル時間階調駆動に代えて、アナログ階調駆動を行う場合、信号の入力を異ならせることで、図１２と同じ画素構成を用いることができる。
アナログ階調駆動を行う場合、駆動用トランジスタ６４０２のゲート電極に発光素子６４０４の順方向電圧＋駆動用トランジスタ６４０２のＶｔｈ以上の電圧をかける。発光素子６４０４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向しきい値電圧を含む。なお、駆動用トランジスタ６４０２が飽和領域で動作するようなビデオ信号を入力することで、発光素子６４０４に電流を流すことができる。駆動用トランジスタ６４０２を飽和領域で動作させるため、電源線６４０７の電位は、駆動用トランジスタ６４０２のゲート電位よりも高くする。ビデオ信号をアナログとすることで、発光素子６４０４にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。
なお、図１２に示す画素構成は、これに限定されない。例えば、図１２に示す画素に新たにスイッチ、抵抗素子、容量素子、トランジスタ又は論理回路などを追加してもよい。
次に、発光素子の構成について、図１３を用いて説明する。ここでは、駆動用ＴＦＴがｎ型の場合を例に挙げて、画素の断面構造について説明する。図１３（Ａ）（Ｂ）（Ｃ）の半導体装置に用いられる駆動用ＴＦＴであるＴＦＴ７００１、７０１１、７０２１は、実施の形態１で示す画素に配置される薄膜トランジスタと同様に作製でき、酸化物半導体層を含む信頼性の高い薄膜トランジスタである。また、実施の形態２乃至５で示す画素に配置される薄膜トランジスタをＴＦＴ７００１、７０１１、７０２１として適用することもできる。
薄膜トランジスタ及び発光素子は、基板上に形成される。発光素子は、発光を取り出すために少なくとも陽極又は陰極の一方が透明であればよい。発光素子としては、基板とは逆側の面から発光を取り出す上面射出構造の発光素子や、基板側の面から発光を取り出す下面射出構造の発光素子や、基板側及び基板とは反対側の面から発光を取り出す両面射出構造の発光素子があり、射出構造の発光素子にも図１２に示す画素構成を適用することができる。
上面射出構造の発光素子について図１３（Ａ）を用いて説明する。
図１３（Ａ）に、駆動用ＴＦＴであるＴＦＴ７００１がｎ型で、発光素子７００２から発せられる光が陽極７００５側に抜ける場合の、画素の断面図を示す。図１３（Ａ）では、発光素子７００２の陰極７００３と駆動用ＴＦＴであるＴＦＴ７００１が電気的に接続されており、陰極７００３上に発光層７００４、陽極７００５が順に積層されている。陰極７００３としては、仕事関数が小さく、なおかつ光を反射する導電膜であれば様々の材料を用いることができる。例えば、Ｃａ、Ａｌ、ＭｇＡｇ、ＡｌＬｉ等が望ましい。そして発光層７００４は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでもよい。複数の層で構成されている場合、陰極７００３上に電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層する。なおこれらの層を全て設ける必要はない。陽極７００５は、透光性を有する導電性材料を用いて形成し、例えば酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電膜を用いてもよい。
また、陰極７００３と隣り合う画素の陰極７００８の間に、それぞれの端部を覆って隔壁７００９を設ける。隔壁７００９は、ポリイミド、アクリル、ポリアミド、エポキシ等の有機樹脂膜、無機絶縁膜又は有機ポリシロキサンを用いて形成する。隔壁７００９は、特に感光性の樹脂材料を用い、隔壁７００９の側面が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。隔壁７００９として感光性の樹脂材料を用いる場合、レジストマスクを形成する工程を省略することができる。
陰極７００３及び陽極７００５で発光層７００４を挟んでいる領域が発光素子７００２に相当する。図１３（Ａ）に示した画素の場合、発光素子７００２から発せられる光は、矢印で示すように陽極７００５側に射出する。
次に、下面射出構造の発光素子について図１３（Ｂ）を用いて説明する。駆動用ＴＦＴ７０１１がｎ型で、発光素子７０１２から発せられる光が陰極７０１３側に射出する場合の、画素の断面図を示す。図１３（Ｂ）では、駆動用ＴＦＴ７０１１と電気的に接続された透光性を有する導電膜７０１７上に、発光素子７０１２の陰極７０１３が形成されており、陰極７０１３上に発光層７０１４、陽極７０１５が順に積層されている。なお、陽極７０１５が透光性を有する場合、陽極７０１５上を覆うように、光を反射又は遮蔽するための遮蔽膜７０１６が成膜されていてもよい。陰極７０１３としては、図１３（Ａ）の場合と同様に、仕事関数が小さい導電性材料であれば様々な材料を用いることができる。ただしその膜厚は、光を透過する程度（好ましくは、５ｎｍ〜３０ｎｍ程度）とする。例えば２０ｎｍの膜厚を有するアルミニウム膜を、陰極７０１３として用いることができる。そして発光層７０１４は、図１３（Ａ）と同様に、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでもよい。陽極７０１５は、光を透過する必要はないが、図１３（Ａ）と同様に、透光性を有する導電性材料を用いて形成することができる。そして遮蔽膜７０１６は、例えば光を反射する金属等を用いることができるが、金属膜に限定されない。例えば黒の顔料を添加した樹脂等を用いることもできる。
また、導電膜７０１７と隣り合う画素の導電膜７０１８の間に、それぞれの端部を覆って隔壁７０１９を設ける。隔壁７０１９は、ポリイミド、アクリル、ポリアミド、エポキシ等の有機樹脂膜、無機絶縁膜又は有機ポリシロキサンを用いて形成する。隔壁７０１９は、特に感光性の樹脂材料を用い、隔壁７０１９の側面が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。隔壁７０１９として感光性の樹脂材料を用いる場合、レジストマスクを形成する工程を省略することができる。
陰極７０１３及び陽極７０１５で、発光層７０１４を挟んでいる領域が発光素子７０１２に相当する。図１３（Ｂ）に示した画素の場合、発光素子７０１２から発せられる光は、矢印で示すように陰極７０１３側に射出する。
次に、両面射出構造の発光素子について、図１３（Ｃ）を用いて説明する。図１３（Ｃ）では、駆動用ＴＦＴ７０２１と電気的に接続された透光性を有する導電膜７０２７上に、発光素子７０２２の陰極７０２３が成膜されており、陰極７０２３上に発光層７０２４、陽極７０２５が順に積層されている。陰極７０２３は、図１３（Ａ）の場合と同様に、仕事関数が小さい導電性材料であれば様々な材料を用いることができる。ただしその膜厚は、光を透過する程度とする。例えば２０ｎｍの膜厚を有するＡｌを、陰極７０２３として用いることができる。そして発光層７０２４は、図１３（Ａ）と同様に、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでもよい。陽極７０２５は、図１３（Ａ）と同様に、光を透過する透光性を有する導電性材料を用いて形成することができる。
また、導電膜７０２７と隣り合う画素の導電膜７０２８の間に、それぞれの端部を覆って隔壁７０２９を設ける。隔壁７０２９は、ポリイミド、アクリル、ポリアミド、エポキシ等の有機樹脂膜、無機絶縁膜又は有機ポリシロキサンを用いて形成する。隔壁７０２９は、特に感光性の樹脂材料を用い、隔壁７０２９の側面が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。隔壁７０２９として感光性の樹脂材料を用いる場合、レジストマスクを形成する工程を省略することができる。
陰極７０２３と、発光層７０２４と、陽極７０２５とが重なっている部分が発光素子７０２２に相当する。図１３（Ｃ）に示した画素の場合、発光素子７０２２から発せられる光は、矢印で示すように陽極７０２５側と陰極７０２３側の両方に射出する。
なお、ここでは、発光素子として有機ＥＬ素子について述べたが、発光素子として無機ＥＬ素子を設けることも可能である。
なお、発光素子の駆動を制御する薄膜トランジスタ（駆動用ＴＦＴ）と発光素子が電気的に接続されている例を示したが、駆動用ＴＦＴと発光素子との間に電流制御用ＴＦＴが接続されている構成であってもよい。
なお半導体装置は、図１３に示した構成に限定されるものではなく、本明細書に開示する技術的思想に基づく各種の変形が可能である。
次に、半導体装置の一形態に相当する発光表示パネル（発光パネルともいう）の外観及び断面について、図１１を用いて説明する。図１１（Ａ）は、第１の基板上に形成された薄膜トランジスタ及び発光素子を、第２の基板との間にシール材によって封止した、パネルの平面図であり、図１１（Ｂ）は、図１１（Ａ）のＨ−Ｉにおける断面図に相当する。
第１の基板４５０１上に設けられた画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂを囲むようにして、シール材４５０５が設けられている。また画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂの上に第２の基板４５０６が設けられている。よって画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは、第１の基板４５０１とシール材４５０５と第２の基板４５０６とによって、充填材４５０７と共に密封されている。このように外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィルム等）やカバー材でパッケージング（封入）することが好ましい。
また第１の基板４５０１上に設けられた画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは、薄膜トランジスタを複数有しており、図１１（Ｂ）では、画素部４５０２に含まれる薄膜トランジスタ４５１０と、信号線駆動回路４５０３ａに含まれる薄膜トランジスタ４５０９とを例示している。
薄膜トランジスタ４５０９、４５１０は、実施の形態１乃至５で示した酸化物半導体層を含む信頼性の高い薄膜トランジスタを適用することができる。駆動回路に配置される薄膜トランジスタ４５０９としては、実施の形態１乃至実施の形態５で示した薄膜トランジスタ４１０、４６０、４４９、４９２、画素用の薄膜トランジスタ４５１０としては、薄膜トランジスタ４２０、４５１、４７０、４９３を用いることができる。本実施の形態において、薄膜トランジスタ４５０９、４５１０はｎチャネル型薄膜トランジスタである。
絶縁層４５４４上において駆動回路用の薄膜トランジスタ４５０９の酸化物半導体層のチャネル形成領域と重なる位置に導電層４５４０が設けられている。導電層４５４０を酸化物半導体層のチャネル形成領域と重なる位置に設けることによって、ＢＴ試験前後における薄膜トランジスタ４５０９のしきい値電圧の変化量を低減することができる。また、導電層４５４０は、電位が薄膜トランジスタ４５０９のゲート電極層と同じでもよいし、異なっていても良く、第２のゲート電極層として機能させることもできる。また、導電層４５４０の電位がＧＮＤ、０Ｖ、或いはフローティング状態であってもよい。
薄膜トランジスタ４５０９は、チャネル形成領域を含む半導体層に接して酸化物絶縁層４５４１が形成されている。酸化物絶縁層４５４１は、実施の形態１で示した酸化物絶縁層４１６と同様な材料及び方法で形成すればよい。また、薄膜トランジスタの表面凹凸を低減するため平坦化絶縁膜として機能する絶縁層４５４４で覆う構成となっている。ここでは、酸化物絶縁層４５４１として、実施の形態１を用いてスパッタリング法により酸化珪素膜を形成する。
また、薄膜トランジスタ４５０９、４５１０上には、保護絶縁層４５４３が形成されている。保護絶縁層４５４３は、実施の形態１で示した保護絶縁層４０３と同様な材料及び方法で形成することができるが、ここでは、保護絶縁層４５４３として、ＰＣＶＤ法により窒化珪素膜を形成する。
また、平坦化絶縁膜として絶縁層４５４４を形成する。絶縁層４５４４は、実施の形態１で示した平坦化絶縁層４０４と同様な材料及び方法で形成すればよい。ここでは、絶縁層４５４４としてアクリルを用いる。
また、発光素子４５１１は、画素電極である第１の電極層４５１７が薄膜トランジスタ４５１０のソース電極層又はドレイン電極層と電気的に接続されている。なお、発光素子４５１１の構成は、第１の電極層４５１７、電界発光層４５１２、第２の電極層４５１３の積層構造であるが、示した構成に限定されない。発光素子４５１１から取り出す光の方向などに合わせて、発光素子４５１１の構成は適宜変えることができる。
隔壁４５２０は、有機樹脂膜、無機絶縁膜又は有機ポリシロキサンを用いて形成する。特に感光性の材料を用い、第１の電極層４５１７上に開口部を形成し、その開口部の側壁が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
電界発光層４５１２は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでもよい。
なお、発光素子４５１１に酸素、水素、水分、二酸化炭素等が侵入しないように、第２の電極層４５１３及び隔壁４５２０上に保護膜を形成してもよい。保護膜としては、窒化珪素膜、窒化酸化珪素膜、ＤＬＣ膜等を形成することができる。
また、信号線駆動回路４５０３ａ、４５０３ｂ、走査線駆動回路４５０４ａ、４５０４ｂ、又は画素部４５０２に与えられる各種信号及び電位は、ＦＰＣ４５１８ａ、４５１８ｂから供給されている。
接続端子電極４５１５が、発光素子４５１１が有する第１の電極層４５１７と同じ導電膜から形成され、端子電極４５１６ａは、薄膜トランジスタ４５０９が有する低抵抗ドレイン領域と同じ導電膜から形成され、端子電極４５１６ｂは、薄膜トランジスタ４５０９が有するソース電極層及びドレイン電極層と同じ導電膜から形成されている。
接続端子電極４５１５は、ＦＰＣ４５１８ａが有する端子と、異方性導電膜４５１９を介して電気的に接続されている。
発光素子４５１１からの光の取り出し方向に位置する基板は、透光性でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルム又はアクリルフィルムのような透光性を有する材料を基板として用いる。
また、充填材４５０７としては、窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂又は熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）又はＥＶＡ（エチレンビニルアセテート）を用いることができる。例えば充填材として窒素を用いればよい。
また、必要であれば、発光素子４５１１の光の射出面に偏光板、又は円偏光板（楕円偏光板を含む）、位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けてもよい。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは、別途用意された基板上に単結晶半導体膜又は多結晶半導体膜によって形成された駆動回路で実装されていてもよい。また、信号線駆動回路のみ、或いは一部、又は走査線駆動回路のみ、或いは一部のみを別途形成して実装しても良く、図１１の構成に限定されない。
以上の工程により、半導体装置として信頼性の高い発光表示装置（表示パネル）を作製することができる。
（実施の形態１３）
本明細書に開示する半導体装置は、電子ペーパーとして適用することができる。電子ペーパーは、情報を表示するものであればあらゆる分野の電子機器に用いることが可能である。例えば、電子ペーパーを用いて、電子書籍（電子ブック）、ポスター、電車などの乗り物の車内広告、クレジットカード等の各種カードにおける表示等に適用することができる。電子機器の一例を図２０に示す。
図２０は、電子書籍２７００の一例を示している。例えば、電子書籍２７００は、筐体２７０１及び筐体２７０３の２つの筐体で構成されている。筐体２７０１及び筐体２７０３は、軸部２７１１により一体とされており、該軸部２７１１を軸として開閉動作を行うことができる。このような構成により、紙の書籍のような動作を行うことが可能となる。
筐体２７０１には、表示部２７０５が組み込まれ、筐体２７０３には、表示部２７０７が組み込まれている。表示部２７０５及び表示部２７０７は、一続きの画像を表示する構成としてもよいし、異なる画像を表示する構成としてもよい。異なる画像を表示する構成とすることで、例えば右側の表示部（図２０では表示部２７０５）に文章画像を表示し、左側の表示部（図２０では表示部２７０７）に別の画像を表示することができる。
また、図２０では、筐体２７０１に操作部などを備えた例を示している。例えば、筐体２７０１において、電源２７２１、操作キー２７２３、スピーカ２７２５などを備えている。操作キー２７２３により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードやポインティングデバイスなどを備える構成としてもよい。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子、又はＡＣアダプタ及びＵＳＢケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成としてもよい。さらに、電子書籍２７００は、電子辞書としての機能を持たせた構成としてもよい。
また、電子書籍２７００は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
（実施の形態１４）
本明細書に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、例えば、テレビジョン装置（テレビ、又はテレビジョン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラなどのカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。
図２１（Ａ）は、テレビジョン装置９６００の一例を示している。テレビジョン装置９６００は、筐体９６０１に表示部９６０３が組み込まれている。表示部９６０３により、映像を表示することが可能である。また、ここでは、スタンド９６０５により筐体９６０１を支持した構成を示している。
テレビジョン装置９６００の操作は、筐体９６０１が備える操作スイッチや、別体のリモコン操作機９６１０により行うことができる。リモコン操作機９６１０が備える操作キー９６０９により、チャンネルや音量の操作を行うことができ、表示部９６０３に表示される映像を操作することができる。また、リモコン操作機９６１０に、当該リモコン操作機９６１０から出力する情報を表示する表示部９６０７を設ける構成としてもよい。
なお、テレビジョン装置９６００は、受信機やモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線又は無線による通信ネットワークに接続することにより、一方向（送信者から受信者）又は双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
図２１（Ｂ）は、デジタルフォトフレーム９７００の一例を示している。例えば、デジタルフォトフレーム９７００は、筐体９７０１に表示部９７０３が組み込まれている。表示部９７０３は、各種画像を表示することが可能であり、例えばデジタルカメラなどで撮影した画像データを表示させることで、通常の写真立てと同様に機能させることができる。
なお、デジタルフォトフレーム９７００は、操作部、外部接続用端子（ＵＳＢ端子、ＵＳＢケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える。これらは、表示部と同一面に組み込まれていてもよいが、側面や裏面に備えるとデザイン性が向上するため好ましい。例えば、デジタルフォトフレームの記録媒体挿入部に、デジタルカメラで撮影した画像データを記憶したメモリを挿入して画像データを取り込み、取り込んだ画像データを表示部９７０３に表示させることができる。
また、デジタルフォトフレーム９７００は、無線で情報を送受信できる構成としてもよい。無線により、所望の画像データを取り込み、表示させる構成とすることもできる。
図２２（Ａ）は、携帯型遊技機であり、筐体９８８１と筐体９８９１の２つの筐体で構成されており、連結部９８９３により、開閉可能に連結されている。筐体９８８１には、表示部９８８２が組み込まれ、筐体９８９１には表示部９８８３が組み込まれている。また、図２２（Ａ）に示す携帯型遊技機は、その他、スピーカ部９８８４、記録媒体挿入部９８８６、ＬＥＤランプ９８９０、入力手段（操作キー９８８５、接続端子９８８７、センサ９８８８（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線を測定する機能を含むもの）、マイクロフォン９８８９）等を備えている。もちろん、携帯型遊技機の構成は上述のものに限定されず、少なくとも本明細書に開示する半導体装置を備えた構成であればよく、その他付属設備が適宜設けられた構成とすることができる。図２２（Ａ）に示す携帯型遊技機は、記録媒体に記録されているプログラム又はデータを読み出して表示部に表示する機能や、他の携帯型遊技機と無線通信を行って情報を共有する機能を有する。なお、図２２（Ａ）に示す携帯型遊技機が有する機能はこれに限定されず、様々な機能を有することができる。
図２２（Ｂ）は大型遊技機であるスロットマシン９９００の一例を示している。スロットマシン９９００は、筐体９９０１に表示部９９０３が組み込まれている。また、スロットマシン９９００は、その他、スタートレバーやストップスイッチなどの操作手段、コイン投入口、スピーカなどを備えている。もちろん、スロットマシン９９００の構成は上述のものに限定されず、少なくとも本明細書に開示する半導体装置を備えた構成であればよく、その他付属設備が適宜設けられた構成とすることができる。
図２３（Ａ）は携帯型のコンピュータの一例を示す斜視図である。
図２３（Ａ）の携帯型のコンピュータは、上部筐体９３０１と下部筐体９３０２とを接続するヒンジユニットを閉状態として表示部９３０３を有する上部筐体９３０１と、キーボード９３０４を有する下部筐体９３０２とを重ねた状態とすることができ、持ち運ぶことが便利であるとともに、使用者がキーボード入力する場合には、ヒンジユニットを開状態として、表示部９３０３を見て入力操作を行うことができる。
また、下部筐体９３０２は、キーボード９３０４の他に入力操作を行うポインティングデバイス９３０６を有する。また、表示部９３０３をタッチ入力パネルとすれば、表示部の一部に触れることで入力操作を行うこともできる。また、下部筐体９３０２はＣＰＵやハードディスク等の演算機能部を有している。また、下部筐体９３０２は他の機器、例えばＵＳＢの通信規格に準拠した通信ケーブルが差し込まれる外部接続ポート９３０５を有している。
上部筐体９３０１には、更に上部筐体９３０１内部にスライドさせて収納可能な表示部９３０７を有しており、広い表示画面を実現することができる。また、収納可能な表示部９３０７の画面の向きを使用者は調節できる。また、収納可能な表示部９３０７をタッチ入力パネルとすれば、収納可能な表示部の一部に触れることで入力操作を行うこともできる。
表示部９３０３又は収納可能な表示部９３０７は、液晶表示パネル、又は有機発光素子若しくは無機発光素子などの発光表示パネルなどの映像表示装置を用いる。
また、図２３（Ａ）の携帯型のコンピュータは、受信機などを備えた構成として、テレビ放送を受信して映像を表示部に表示することができる。また、上部筐体９３０１と下部筐体９３０２とを接続するヒンジユニットを閉状態としたまま、表示部９３０７をスライドさせて画面全面を露出させ、画面角度を調節して使用者がテレビ放送を見ることもできる。この場合には、ヒンジユニットを開状態として表示部９３０３を表示させず、さらにテレビ放送を表示するだけの回路の起動のみを行うため、最小限の消費電力とすることができ、バッテリー容量の限られている携帯型のコンピュータにおいて有用である。
また、図２３（Ｂ）は、腕時計のように使用者の腕に装着可能な形態を有している携帯電話の一例を示す斜視図である。
この携帯電話は、少なくとも電話機能を有する通信装置及びバッテリーを有する本体、本体を腕に装着するためのバンド部９２０４、腕に対するバンド部の固定状態を調節する調節部９２０５、表示部９２０１、スピーカ９２０７、及びマイク９２０８から構成されている。
また、本体は、操作スイッチ９２０３を有し、電源入力スイッチや、表示切り替えスイッチや、撮像開始指示スイッチの他、例えばボタンを押すとインタネット用のプログラムが起動されるなど、各ファンクションを対応づけることができる。
この携帯電話の入力操作は、表示部９２０１に指や入力ペンなどで触れること、又は操作スイッチ９２０３の操作、又はマイク９２０８への音声入力により行われる。なお、図２３（Ｂ）では、表示部９２０１に表示された表示ボタン９２０２を図示しており、指などで触れることにより入力を行うことができる。
また、本体は、撮影レンズを通して結像される被写体像を電子画像信号に変換する撮像手段を有するカメラ部９２０６を有する。なお、特にカメラ部は設けなくともよい。
また、図２３（Ｂ）に示す携帯電話は、テレビ放送の受信機などを備えた構成として、テレビ放送を受信して映像を表示部９２０１に表示することができ、さらにメモリなどの記憶装置などを備えた構成として、テレビ放送をメモリに録画できる。また、図２３（Ｂ）に示す携帯電話は、ＧＰＳなどの位置情報を収集できる機能を有していてもよい。
表示部９２０１は、液晶表示パネル、有機発光素子又は無機発光素子などの発光表示パネルなどの映像表示装置を用いる。図２３（Ｂ）に示す携帯電話は、小型、且つ、軽量であるため、バッテリー容量の限られており、表示部９２０１に用いる表示装置は低消費電力で駆動できるパネルを用いることが好ましい。
なお、図２３（Ｂ）では、腕に装着するタイプの電子機器を図示したが、特に限定されず、携行できる形状を有しているものであればよい。
（実施の形態１５）
本実施の形態では、半導体装置の一形態として、実施の形態１乃至実施の形態５で示す薄膜トランジスタを有する表示装置の例を図２４乃至図３７を用いて説明する。本実施の形態は、表示素子として液晶素子を用いた液晶表示装置の例を図２４乃至図３７を用いて説明する。図２４乃至図３７の液晶表示装置に用いられるＴＦＴ６２８、６２９は、実施の形態１乃至実施の形態５で示す薄膜トランジスタを適用することができ、実施の形態１乃至実施の形態５で示す工程で同様に作製できる電気特性及び信頼性の高い薄膜トランジスタである。ＴＦＴ６２８及びＴＦＴ６２９は、酸化物半導体層をチャネル形成領域とするチャネルエッチ型の薄膜トランジスタである。
はじめにＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）型の液晶表示装置について示す。ＶＡ型の液晶表示装置とは、液晶表示パネルの液晶分子の配列を制御する方式の一種である。ＶＡ型の液晶表示装置は、電圧が印加されていないときにパネル面に対して液晶分子が垂直方向を向く方式である。本実施の形態では、特に画素（ピクセル）をいくつかの領域（サブピクセル）に分け、それぞれ別の方向に分子を倒すよう工夫されている。これをマルチドメイン化あるいはマルチドメイン設計という。以下の説明では、マルチドメイン設計が考慮された液晶表示装置について説明する。
図２５及び図２６は、それぞれ画素電極及び対向電極を示している。なお、図２５は画素電極が形成される基板側の平面図であり、図中に示す切断線Ｅ−Ｆに対応する断面構造を図２４に表している。また、図２６は対向電極が形成される基板側の平面図である。以下の説明ではこれらの図を参照して説明する。
図２４は、ＴＦＴ６２８とそれに接続する画素電極層６２４、及び保持容量部６３０が形成された基板６００と、対向電極層６４０等が形成される対向基板６０１とが重ね合わせられ、液晶が注入された状態を示している。
対向基板６０１には、着色膜６３６、対向電極層６４０が形成され、対向電極層６４０上に突起６４４が形成されている。画素電極層６２４上には配向膜６４８が形成され、同様に対向電極層６４０及び突起６４４上にも配向膜６４６が形成されている。また、基板６００と対向基板６０１の間に液晶層６５０が形成されている。
基板６００上には、ＴＦＴ６２８とそれに接続する画素電極層６２４、及び保持容量部６３０が形成される。画素電極層６２４は、ＴＦＴ６２８と接続し、保持容量部６３０を覆う絶縁膜６２０、絶縁膜６２０を覆う絶縁膜６９６、絶縁膜６９６を覆う絶縁膜６２２をそれぞれ貫通するコンタクトホール６２３で、配線６１８ａ及び配線６１８ｂと接続する。ＴＦＴ６２８は、実施の形態１乃至実施の形態５で示す薄膜トランジスタを適宜用いることができる。また、保持容量部６３０は、ＴＦＴ６２８のゲート配線６０２と同時に形成した第１の容量配線６０４と、ゲート絶縁膜と、配線６１６と同時に形成した第２の容量配線６１７ａ及び６１７ｂで構成される。
画素電極層６２４と液晶層６５０と対向電極層６４０が重なり合うことで、液晶素子が形成されている。
例えば画素電極層６２４を、実施の形態１で示した材料を用いて形成する。画素電極層６２４にはスリット６２５を設ける。スリット６２５は、液晶の配向を制御する機能を有する。
図２５に示すＴＦＴ６２９とそれに接続する画素電極層６２６及び保持容量部６３１は、それぞれＴＦＴ６２８、画素電極層６２４及び保持容量部６３０と同様に形成することができる。ＴＦＴ６２８とＴＦＴ６２９は共に配線６１６と接続している。この液晶表示パネルの画素（ピクセル）は、画素電極層６２４と画素電極層６２６を用いて構成されている。
図２６に対向基板側の平面構造を示す。対向電極層６４０は、画素電極層６２４と同様の材料を用いて形成することが好ましい。対向電極層６４０上には液晶の配向を制御する突起６４４が形成されている。なお、図２６では、画素電極層６２４及び画素電極層６２６を破線で示し、対向電極層６４０と、画素電極層６２４及び画素電極層６２６と、が重なり合って配置されている様子を示している。
この画素構造の等価回路を図２７に示す。ＴＦＴ６２８とＴＦＴ６２９は、共にゲート配線６０２、配線６１６と接続している。この場合、容量配線６０４と容量配線６０５の電位を異ならせることで、液晶素子６５１と液晶素子６５２の動作を異ならせることができる。すなわち、容量配線６０４と容量配線６０５の電位を個別に制御することにより液晶の配向を精密に制御して視野角を広げている。
また、スリット６２５を設けた画素電極層６２４に電圧を印加すると、スリット６２５の近傍には電界の歪み（斜め電界）が発生する。このスリット６２５と、対向基板６０１側の突起６４４とを交互に咬み合うように配置することで、斜め電界を効果的に発生させて液晶の配向を制御することで、液晶が配向する方向を場所によって異ならせている。すなわち、マルチドメイン化して液晶表示パネルの視野角を広げている。
次に、上記とは異なるＶＡ型の液晶表示装置について、図２８乃至図３１を用いて説明する。
図２８と図２９は、ＶＡ型液晶表示パネルの画素構造を示している。図２９は、基板６００の平面図であり、図中に示す切断線Ｙ−Ｚに対応する断面構造を図２８に表している。以下の説明ではこの両図を参照して説明する。
この画素構造は、一つの画素に複数の画素電極が有り、それぞれの画素電極にＴＦＴが接続されている。各ＴＦＴは、異なるゲート信号で駆動されるように構成されている。すなわち、マルチドメイン設計された画素において、個々の画素電極に印加する信号を、独立して制御する構成を有している。
画素電極層６２４は、絶縁膜６２０、絶縁膜６９６及び絶縁膜６２２をそれぞれ貫通するコンタクトホール６２３において、配線６１８でＴＦＴ６２８と接続している。また、画素電極層６２６は、絶縁膜６２０、絶縁膜６９６及び絶縁膜６２２をそれぞれ貫通するコンタクトホール６２７において、配線６１９でＴＦＴ６２９と接続している。ＴＦＴ６２８のゲート配線６０２と、ＴＦＴ６２９のゲート配線６０３には、異なるゲート信号を与えることができるように分離されている。一方、データ線として機能する配線６１６は、ＴＦＴ６２８とＴＦＴ６２９で共通に用いられている。ＴＦＴ６２８とＴＦＴ６２９は実施の形態１乃至５で示す薄膜トランジスタを適宜用いることができる。なお、ゲート配線６０２、ゲート配線６０３、及び容量配線６９０上には第１のゲート絶縁膜６０６ａ、第２のゲート絶縁膜６０６ｂが形成されている。
画素電極層６２４と画素電極層６２６の形状は異なっており、スリット６２５によって分離されている。Ｖ字型に広がる画素電極層６２４の外側を囲むように画素電極層６２６が形成されている。画素電極層６２４と画素電極層６２６に印加する電圧を、ＴＦＴ６２８及びＴＦＴ６２９により異ならせることで、液晶の配向を制御している。この画素構造の等価回路を図３１に示す。ＴＦＴ６２８は、ゲート配線６０２と接続し、ＴＦＴ６２９はゲート配線６０３と接続している。また、ＴＦＴ６２８とＴＦＴ６２９は、共に配線６１６と接続している。ゲート配線６０２とゲート配線６０３に異なるゲート信号を与えることで、液晶素子６５１と液晶素子６５２の動作を異ならせることができる。すなわち、ＴＦＴ６２８とＴＦＴ６２９の動作を個別に制御することにより、液晶素子６５１と液晶素子６５２の液晶の配向を精密に制御して視野角を広げることができる。
また、対向基板６０１には、着色膜６３６、対向電極層６４０が形成されている。また、着色膜６３６と対向電極層６４０の間には平坦化膜６３７が形成され、液晶の配向乱れを防いでいる。図３０に対向基板側の平面構造を示す。対向電極層６４０は、異なる画素間で共通化されている電極であるが、スリット６４１が形成されている。このスリット６４１と、画素電極層６２４及び画素電極層６２６側のスリット６２５とを、交互に咬み合うように配置することで、斜め電界を効果的に発生させて液晶の配向を制御することができる。これにより、液晶が配向する方向を場所によって異ならせることができ、視野角を広げている。なお、図３０では、基板６００上に形成される画素電極層６２４及び画素電極層６２６を破線で示し、対向電極層６４０と、画素電極層６２４及び画素電極層６２６が重なり合って配置されている様子を示している。
画素電極層６２４及び画素電極層６２６上には、配向膜６４８が形成され、同様に対向電極層６４０上にも配向膜６４６が形成されている。また、基板６００と対向基板６０１の間に液晶層６５０が形成されている。また、画素電極層６２４と液晶層６５０と対向電極層６４０が重なり合うことで、第１の液晶素子が形成されている。また、画素電極層６２６と液晶層６５０と対向電極層６４０が重なり合うことで、第２の液晶素子が形成されている。また、図２８乃至図３２で説明する表示パネルの画素構造は、一画素に第１の液晶素子と第２の液晶素子が設けられたマルチドメイン構造となっている。
次に、横電界方式の液晶表示装置について示す。横電界方式は、セル内の液晶分子に対して水平方向に電界を加えることで液晶を駆動して階調表現する方式である。この方式によれば、視野角を約１８０度にまで広げることができる。以下の説明では、横電界方式を採用する液晶表示装置について説明する。
図３２は、電極層６０７、ＴＦＴ６２８、ＴＦＴ６２８に接続する画素電極層６２４が形成された基板６００と、対向基板６０１を重ね合わせ、液晶を注入した状態を示している。対向基板６０１には、着色膜６３６、平坦化膜６３７などが形成されている。なお、対向基板６０１側には対向電極が設けられていない。また、基板６００と対向基板６０１の間に、配向膜６４６及び配向膜６４８を介して液晶層６５０が形成されている。
基板６００上には、電極層６０７、電極層６０７に接続する容量配線６０４、及び実施の形態１乃至実施の形態５で示す薄膜トランジスタであるＴＦＴ６２８が形成される。容量配線６０４は、ＴＦＴ６２８のゲート配線６０２と同時に形成することができる。ＴＦＴ６２８としては、実施の形態１乃至５で示した薄膜トランジスタを適用することができる。電極層６０７は、実施の形態１乃至実施の形態５で示す画素電極層と同様の材料を用いることができる。また、電極層６０７は、略画素の形状に区画化した形状で形成する。なお、電極層６０７及び容量配線６０４上には、ゲート絶縁膜６０６が形成される。
ＴＦＴ６２８の配線６１６、配線６１８は、ゲート絶縁膜６０６上に形成される。配線６１６は、液晶表示パネルにおいてビデオ信号をのせるデータ線であり、一方向に伸びる配線であると同時に、ＴＦＴ６２８のソース及びドレインの一方の電極となる。配線６１８は、ソース及びドレインの他方の電極となり、画素電極層６２４と接続する配線である。
また、配線６１６、配線６１８上に絶縁膜６２０が形成され、絶縁膜６２０の上に絶縁膜６９６が形成される。また、絶縁膜６９６上には、絶縁膜６２０及び絶縁膜６９６に形成されるコンタクトホール６２３を介して、配線６１８に接続する画素電極層６２４が形成される。画素電極層６２４は、実施の形態１乃至実施の形態５で示した画素電極と同様の材料を用いて形成する。
このようにして、基板６００上にＴＦＴ６２８とそれに接続する画素電極層６２４が形成される。なお、保持容量は、電極層６０７と画素電極層６２４の間で形成されている。
図３３は、画素電極の構成を示す平面図である。図３３に示す切断線Ｏ−Ｐに対応する断面構造を図３２に表している。画素電極層６２４には、スリット６２５が設けられる。スリット６２５は、液晶の配向を制御するためのものである。この場合、電界は、電極層６０７と画素電極層６２４の間で発生する。電極層６０７と画素電極層６２４の間にはゲート絶縁膜６０６が形成されているが、ゲート絶縁膜６０６の厚さは５０〜２００ｎｍであり、２〜１０μｍである液晶層の厚さと比較して十分薄いので、実質的に基板６００と平行な方向（水平方向）に電界が発生する。この電界により液晶の配向が制御される。この基板と略平行な方向の電界を利用して液晶分子を水平に回転させる。この場合、液晶分子はどの状態でも水平であるため、見る角度によるコントラストなどの影響は少なく、視野角が広がることとなる。また、電極層６０７と画素電極層６２４は、共に透光性の電極であるので、開口率を向上させることができる。
次に、横電界方式の液晶表示装置の他の一例について示す。
図３４と図３５は、ＩＰＳ型の液晶表示装置の画素構造を示している。図３５は平面図であり、図中に示す切断線Ｖ−Ｗに対応する断面構造を図３４に表している。以下の説明ではこの両図を参照して説明する。
図３４は、ＴＦＴ６２８とそれに接続する画素電極層６２４が形成された基板６００と、対向基板６０１を重ね合わせ、液晶を注入した状態を示している。対向基板６０１には、着色膜６３６、平坦化膜６３７などが形成されている。なお、対向基板６０１側に対向電極は設けられていない。基板６００と対向基板６０１の間に、配向膜６４６及び配向膜６４８を介して液晶層６５０が形成されている。
基板６００上には、共通電位線６０９、及び実施の形態１乃至５で示すＴＦＴ６２８が形成される。共通電位線６０９は、ＴＦＴ６２８のゲート配線６０２と同時に形成することができる。ＴＦＴ６２８としては、実施の形態１乃至５で示した薄膜トランジスタを適用することができる。
ＴＦＴ６２８の配線６１６、配線６１８は、ゲート絶縁膜６０６上に形成される。配線６１６は、液晶表示パネルにおいてビデオ信号をのせるデータ線であり一方向に伸びる配線であると同時に、ＴＦＴ６２８のソース及びドレインの一方の電極となる。配線６１８は、ソース及びドレインの他方の電極となり、画素電極層６２４と接続する配線である。
また、配線６１６、配線６１８上に絶縁膜６２０が形成され、絶縁膜６２０上に絶縁膜６９６が形成される。また、絶縁膜６９６上には、絶縁膜６２０及び絶縁膜６９６に形成されるコンタクトホール６２３を介して、配線６１８に接続する画素電極層６２４が形成される。画素電極層６２４は、実施の形態１乃至実施の形態５で示した画素電極と同様の材料を用いて形成する。なお、図３５に示すように、画素電極層６２４は、共通電位線６０９と同時に形成した櫛形の電極と横電界が発生するように形成される。また、画素電極層６２４の櫛歯の部分が共通電位線６０９と同時に形成した櫛形の電極と交互に咬み合うように形成される。
画素電極層６２４に印加される電位と共通電位線６０９の電位との間に電界が生じると、この電界により液晶の配向が制御される。この基板と略平行な方向の電界を利用して液晶分子を水平に回転させる。この場合、液晶分子はどの状態でも水平であるため、見る角度によるコントラストなどの影響は少なく、視野角が広がることとなる。
このようにして、基板６００上にＴＦＴ６２８とそれに接続する画素電極層６２４が形成される。保持容量は、共通電位線６０９と容量電極６１５の間にゲート絶縁膜６０６を設け、それにより形成されている。容量電極６１５と画素電極層６２４は、コンタクトホール６３３を介して接続されている。
次に、ＴＮ型の液晶表示装置の形態について示す。
図３６と図３７は、ＴＮ型の液晶表示装置の画素構造を示している。図３７は平面図であり、図中に示す切断線Ｋ−Ｌに対応する断面構造を図３６に表している。以下の説明ではこの両図を参照して説明する。
画素電極層６２４は、絶縁膜６２０、絶縁膜６９６に形成されるコンタクトホール６２３及び配線６１８を介してＴＦＴ６２８と接続している。データ線として機能する配線６１６は、ＴＦＴ６２８と接続している。ＴＦＴ６２８は、実施の形態１乃至実施の形態５に示すＴＦＴのいずれかを適用することができる。
画素電極層６２４は、実施の形態１乃至実施の形態５で示す画素電極を用いて形成されている。容量配線６０４は、ＴＦＴ６２８のゲート配線６０２と同時に形成することができる。ゲート配線６０２及び容量配線６０４上にはゲート絶縁膜６０６が形成される。保持容量は、容量配線６０４、容量電極６１５、及び容量配線６０４及び容量電極６１５の間のゲート絶縁膜６０６により形成されている。容量電極６１５と画素電極層６２４は、コンタクトホール６３３を介して接続されている。
対向基板６０１には、着色膜６３６、対向電極層６４０が形成されている。また、着色膜６３６と対向電極層６４０の間には平坦化膜６３７が形成され、液晶の配向乱れを防いでいる。液晶層６５０は、画素電極層６２４と対向電極層６４０の間に配向膜６４８及び配向膜６４６を介して形成されている。
画素電極層６２４と液晶層６５０と対向電極層６４０が重なり合うことで、液晶素子が形成されている。
また、着色膜６３６は、基板６００側に形成されていてもよい。また、基板６００の薄膜トランジスタが形成されている面とは逆の面に偏光板を貼り合わせ、また対向基板６０１の対向電極層６４０が形成されている面とは逆の面に、偏光板を貼り合わせておく。
以上の工程により、表示装置として液晶表示装置を作製することができる。本実施の形態の液晶表示装置は、開口率が高い液晶表示装置である。
１０ パルス出力回路
１１ 配線
１２ 配線
１３ 配線
１４ 配線
１５ 配線
２１ 入力端子
２２ 入力端子
２３ 入力端子
２４ 入力端子
２５ 入力端子
２６ 出力端子
２７ 出力端子
３１ トランジスタ
３２ トランジスタ
３３ トランジスタ
３４ トランジスタ
３５ トランジスタ
３６ トランジスタ
３７ トランジスタ
３８ トランジスタ
３９ トランジスタ
４０ トランジスタ
４１ トランジスタ
４２ トランジスタ
４３ トランジスタ
５１ 電源線
５２ 電源線
５３ 電源線
６１ 期間
６２ 期間
２００ 基板
２０２ａ ゲート絶縁層
２０２ｂ ゲート絶縁層
２０３ 保護絶縁層
２０４ 平坦化絶縁層
２１０ 薄膜トランジスタ
２１６ 酸化物絶縁層
２１７ 導電層
２２０ 薄膜トランジスタ
２２７ 画素電極層
２３０ 容量配線層
２３１ 容量電極層
２３２ ゲート配線層
２３４ａ ソース配線
２３４ｂ ソース配線
２３４ｃ ソース配線
２３５ 端子電極
２３６ 金属配線層
２３７ 金属配線層
２３８ ゲート配線層
２４０ 薄膜トランジスタ
２４１ 金属配線層
２４２ 金属配線層
２５０ 容量配線層
２５１ 酸化物半導体層
４００ 基板
４０２ａ ゲート絶縁層
４０２ｂ ゲート絶縁層
４０３ 保護絶縁層
４０４ 平坦化絶縁層
４０６ 酸化物導電層
４０７ 酸化物絶縁層
４０８ａ 低抵抗ドレイン領域
４０８ｂ 低抵抗ドレイン領域
４０９ａ ソース電極層
４０９ｂ ドレイン電極層
４１０ 薄膜トランジスタ
４１１ ゲート電極層
４１２ 酸化物半導体層
４１３ チャネル形成領域
４１４ａ 高抵抗ドレイン領域
４１４ｂ 高抵抗ドレイン領域
４１５ａ ソース電極層
４１５ｂ ドレイン電極層
４１６ 酸化物絶縁層
４１７ 導電層
４２０ 薄膜トランジスタ
４２１ ゲート電極層
４２２ 酸化物半導体層
４２３ チャネル形成領域
４２４ａ 高抵抗ドレイン領域
４２４ｂ 高抵抗ドレイン領域
４２５ａ 導電層
４２５ｂ 導電層
４２７ 画素電極層
４３０ 酸化物半導体膜
４３１ 酸化物半導体層
４３２ 酸化物半導体層
４３３ａ レジストマスク
４３３ｂ レジストマスク
４３４ 導電層
４３５ 導電層
４３６ａ レジストマスク
４３６ｂ レジストマスク
４３８ レジストマスク
４４１ コンタクトホール
４４２ 酸化物導電層
４４３ 酸化物半導体層
４４４ 酸化物半導体膜
４４５ 酸化物半導体層
４４５ａ レジストマスク
４４５ｂ レジストマスク
４４６ａ 低抵抗ドレイン領域
４４６ｂ 低抵抗ドレイン領域
４４７ａ ソース電極層
４４７ｂ ドレイン電極層
４４９ 薄膜トランジスタ
４５０ 基板
４５１ 薄膜トランジスタ
４５２ａ ゲート絶縁層
４５２ｂ ゲート絶縁層
４５３ 保護絶縁層
４５４ 平坦化絶縁層
４６０ 薄膜トランジスタ
４６１ ゲート電極層
４６２ 酸化物半導体層
４６３ チャネル形成領域
４６４ａ 高抵抗ドレイン領域
４６４ｂ 高抵抗ドレイン領域
４６５ａ ソース電極層
４６５ｂ ドレイン電極層
４６６ 酸化物絶縁層
４６７ 導電層
４７０ 薄膜トランジスタ
４７１ ゲート電極層
４７２ 酸化物半導体層
４７３ チャネル形成領域
４７４ａ 高抵抗ドレイン領域
４７４ｂ 高抵抗ドレイン領域
４７７ 画素電極層
４８０ 酸化物半導体膜
４８１ 酸化物半導体膜
４８２ａ レジストマスク
４８２ｂ レジストマスク
４８３ 酸化物半導体層
４８４ 導電層
４８５ 酸化物半導体層
４８６ 導電層
４８７ａ レジストマスク
４８７ｂ レジストマスク
４９０ａ 導電層
４９０ｂ 導電層
４９１ レジストマスク
４９２ 薄膜トランジスタ
４９３ 薄膜トランジスタ
４９４ コンタクトホール
４９６ 酸化物半導体膜
４９７ 酸化物半導体層
４９８ 酸化物半導体層
５８０ 基板
５８１ 薄膜トランジスタ
５８３ 絶縁膜
５８４ 絶縁層
５８５ 絶縁層
５８７ 電極層
５８８ 電極層
５８９ 球形粒子
５９０ａ 黒色領域
５９０ｂ 白色領域
５９４ キャビティ
５９５ 充填材
５９６ 基板
６００ 基板
６０１ 対向基板
６０２ ゲート配線
６０３ ゲート配線
６０４ 容量配線
６０５ 容量配線
６０６ ゲート絶縁膜
６０６ａ ゲート絶縁膜
６０６ｂ ゲート絶縁膜
６０７ 電極層
６０９ 共通電位線
６１５ 容量電極
６１６ 配線
６１７ａ 第２の容量配線
６１７ｂ 第２の容量配線
６１８ 配線
６１８ａ 配線
６１８ｂ 配線
６１９ 配線
６２０ 絶縁膜
６２２ 絶縁膜
６２３ コンタクトホール
６２４ 画素電極層
６２５ スリット
６２６ 画素電極層
６２７ コンタクトホール
６２８ ＴＦＴ
６２９ ＴＦＴ
６３０ 保持容量部
６３１ 保持容量部
６３３ コンタクトホール
６３６ 着色膜
６３７ 平坦化膜
６４０ 対向電極層
６４１ スリット
６４４ 突起
６４６ 配向膜
６４８ 配向膜
６５０ 液晶層
６５１ 液晶素子
６５２ 液晶素子
６９０ 容量配線
６９６ 絶縁膜
２６００ ＴＦＴ基板
２６０１ 対向基板
２６０２ シール材
２６０３ 画素部
２６０４ 表示素子
２６０５ 着色層
２６０６ 偏光板
２６０７ 偏光板
２６０８ 配線回路部
２６０９ フレキシブル配線基板
２６１０ 冷陰極管
２６１１ 反射板
２６１２ 回路基板
２６１３ 拡散板
２７００ 電子書籍
２７０１ 筐体
２７０３ 筐体
２７０５ 表示部
２７０７ 表示部
２７１１ 軸部
２７２１ 電源
２７２３ 操作キー
２７２５ スピーカ
４００１ 基板
４００２ 画素部
４００３ 信号線駆動回路
４００４ 走査線駆動回路
４００５ シール材
４００６ 基板
４００８ 液晶層
４０１０ 薄膜トランジスタ
４０１１ 薄膜トランジスタ
４０１３ 液晶素子
４０１５ 接続端子電極
４０１６ａ 端子電極
４０１６ｂ 端子電極
４０１８ ＦＰＣ
４０１９ 異方性導電膜
４０２０ 保護絶縁層
４０２１ 絶縁層
４０３０ 画素電極層
４０３１ 対向電極層
４０３２ 絶縁層
４０３５ スペーサ
４０４０ 導電層
４０４１ 酸化物絶縁層
４５０１ 基板
４５０２ 画素部
４５０３ａ 信号線駆動回路
４５０４ａ 走査線駆動回路
４５０５ シール材
４５０６ 基板
４５０７ 充填材
４５０９ 薄膜トランジスタ
４５１０ 薄膜トランジスタ
４５１１ 発光素子
４５１２ 電界発光層
４５１３ 電極層
４５１５ 接続端子電極
４５１６ａ 端子電極
４５１６ｂ 端子電極
４５１７ 電極層
４５１８ａ ＦＰＣ
４５１９ 異方性導電膜
４５２０ 隔壁
４５４０ 導電層
４５４１ 酸化物絶縁層
４５４３ 保護絶縁層
４５４４ 絶縁層
５３００ 基板
５３０１ 画素部
５３０２ 走査線駆動回路
５３０３ 走査線駆動回路
５３０４ 信号線駆動回路
５３０５ タイミング制御回路
５６０１ シフトレジスタ
５６０２ スイッチング回路
５６０３ 薄膜トランジスタ
５６０４ 配線
５６０５ 配線
６４００ 画素
６４０１ スイッチング用トランジスタ
６４０２ 駆動用トランジスタ
６４０３ 容量素子
６４０４ 発光素子
６４０５ 信号線
６４０６ 走査線
６４０７ 電源線
６４０８ 共通電極
７００１ ＴＦＴ
７００２ 発光素子
７００３ 陰極
７００４ 発光層
７００５ 陽極
７００８ 陰極
７００９ 隔壁
７０１１ 駆動用ＴＦＴ
７０１２ 発光素子
７０１３ 陰極
７０１４ 発光層
７０１５ 陽極
７０１６ 遮蔽膜
７０１７ 導電膜
７０１８ 導電膜
７０１９ 隔壁
７０２１ 駆動用ＴＦＴ
７０２２ 発光素子
７０２３ 陰極
７０２４ 発光層
７０２５ 陽極
７０２７ 導電膜
７０２８ 導電膜
７０２９ 隔壁
９２０１ 表示部
９２０２ 表示ボタン
９２０３ 操作スイッチ
９２０５ 調節部
９２０６ カメラ部
９２０７ スピーカ
９２０８ マイク
９３０１ 上部筐体
９３０２ 下部筐体
９３０３ 表示部
９３０４ キーボード
９３０５ 外部接続ポート
９３０６ ポインティングデバイス
９３０７ 表示部
９６００ テレビジョン装置
９６０１ 筐体
９６０３ 表示部
９６０５ スタンド
９６０７ 表示部
９６０９ 操作キー
９６１０ リモコン操作機
９７００ デジタルフォトフレーム
９７０１ 筐体
９７０３ 表示部
９８８１ 筐体
９８８２ 表示部
９８８３ 表示部
９８８４ スピーカ部
９８８５ 操作キー
９８８６ 記録媒体挿入部
９８８７ 接続端子
９８８８ センサ
９８８９ マイクロフォン
９８９０ ＬＥＤランプ
９８９１ 筐体
９８９３ 連結部
９９００ スロットマシン
９９０１ 筐体
９９０３ 表示部

Claims (10)

  1. 同一基板上に第１の薄膜トランジスタを有する駆動回路と第２の薄膜トランジスタを有する画素を有し、
    前記第１の薄膜トランジスタ及び前記第２の薄膜トランジスタは、
    ゲート電極層と、
    前記ゲート電極層上にゲート絶縁層と、
    前記ゲート絶縁層上に酸化物半導体層と、
    前記酸化物半導体層上にソース電極層及びドレイン電極層と、
    前記ゲート絶縁層、前記酸化物半導体層、前記ソース電極層、及び前記ドレイン電極層上に前記酸化物半導体層の一部と接する酸化物絶縁層と、を有し、
    前記第２の薄膜トランジスタの前記ゲート電極層、前記ゲート絶縁層、前記酸化物半導体層、前記ソース電極層、前記ドレイン電極層、及び前記酸化物絶縁層は透光性を有し、
    前記第１の薄膜トランジスタのソース電極層及びドレイン電極層は、前記第２の薄膜トランジスタの前記ソース電極層及び前記ドレイン電極層と材料が異なり、前記第２の薄膜トランジスタの前記ソース電極層及び前記ドレイン電極層よりも低抵抗であることを特徴とする半導体装置。
  2. 請求項１において、前記第１の薄膜トランジスタのソース電極層及びドレイン電極層は、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を主成分とする材料、若しくはそれらの合金材料とを組み合わせた積層からなることを特徴とする半導体装置。
  3. 請求項１又は請求項２において、前記第２の薄膜トランジスタのソース電極層及びドレイン電極層は、酸化インジウム、酸化インジウム酸化スズ合金、酸化インジウム酸化亜鉛合金、又は酸化亜鉛であることを特徴とする半導体装置。
  4. 請求項１乃至３のいずれか一において、さらに前記基板と同一基板上に容量部を有し、
    前記容量部は、容量配線及び該容量配線と重なる容量電極を有し、
    前記容量配線及び前記容量電極は透光性を有する半導体装置。
  5. 請求項１乃至４のいずれか一において、さらに前記第１の薄膜トランジスタの酸化物絶縁層上に前記ゲート電極層と重なる導電層を有する半導体装置。
  6. 請求項１乃至５のいずれか一において、前記第１の薄膜トランジスタの酸化物半導体層と、前記ソース電極層及び前記ドレイン電極層との間に酸化物導電層を有し、
    前記酸化物導電層は、前記第２の薄膜トランジスタのソース電極層、ドレイン電極層と同じ材料である半導体装置。
  7. 請求項１乃至６のいずれか一において、前記第１の薄膜トランジスタの酸化物半導体層の前記ソース電極層又は前記ドレイン電極層と重なる領域は、前記第１の薄膜トランジスタの酸化物半導体層のチャネル形成領域よりも低抵抗である半導体装置。
  8. 同一基板上に第１の薄膜トランジスタを有する駆動回路と第２の薄膜トランジスタを有する画素を有する半導体装置の作製方法であって、
    基板上に透光性を有する導電膜を形成し、第１のフォトリソグラフィ工程により透光性を有する導電膜を選択的にエッチングすることにより前記第１の薄膜トランジスタのゲート電極層となる第１のゲート電極層及び第２の薄膜トランジスタのゲート電極層となる第２のゲート電極層を形成し、
    前記第１のゲート電極層及び前記第２のゲート電極層上にゲート絶縁層を形成し、
    前記ゲート絶縁層の上に酸化物半導体膜を形成し、第２のフォトリソグラフィ工程により前記酸化物半導体膜を選択的にエッチングすることにより島状酸化物半導体層である第１の酸化物半導体層及び第２の酸化物半導体層を形成し、
    第１の酸化物半導体層及び第２の酸化物半導体層を脱水化又は脱水素化し、
    脱水化又は脱水素化された第１の酸化物半導体層及び第２の酸化物半導体層上に酸化物導電膜及び導電膜を順次形成し、第３のフォトリソグラフィ工程及び第４のフォトリソグラフィ工程により酸化物導電膜及び導電膜を選択的にエッチングし、前記第１の酸化物半導体層の上に一対の低抵抗ドレイン領域を形成し、前記一対の低抵抗ドレイン領域の上に一対の導電層を形成することにより第１の薄膜トランジスタのソース電極層及びドレイン電極層となる第１のソース電極層及び第１のドレイン電極層を形成し、前記第２の酸化物半導体層の上に第２の薄膜トランジスタのソース電極層及びドレイン電極層となる第２のソース電極層及び第２のドレイン電極層を形成し、
    前記ゲート絶縁層、前記第１の酸化物半導体層、前記第２の酸化物半導体層、前記第１のソース電極層、前記第１のドレイン電極層、前記第２のソース電極層、及び第２のドレイン電極層上に前記第１の酸化物半導体層及び前記第２の酸化物半導体層の一部と接する酸化物絶縁層を形成することを特徴とする半導体装置の作製方法。
  9. 同一基板上に第１の薄膜トランジスタを有する駆動回路と第２の薄膜トランジスタを有する画素を有する半導体装置の作製方法であって、
    基板上に透光性を有する導電膜を形成し、第１のフォトリソグラフィ工程により透光性を有する導電膜を選択的にエッチングすることにより前記第１の薄膜トランジスタのゲート電極層となる第１のゲート電極層及び前記第２の薄膜トランジスタのゲート電極層となる第２のゲート電極層を形成し、
    前記第１のゲート電極層及び前記第２のゲート電極層上にゲート絶縁層を形成し、
    前記ゲート絶縁層の上に酸化物半導体膜を形成し、
    前記酸化物半導体膜を脱水化又は脱水素化し、
    脱水化又は脱水素化された前記酸化物半導体膜上に酸化物導電膜及び導電膜を順次形成し、第２のフォトリソグラフィ工程及び第３のフォトリソグラフィ工程により前記酸化物半導体膜、酸化物導電膜、及び導電膜を選択的にエッチングし、第１の酸化物半導体層の上に一対の低抵抗ドレイン領域を形成し、前記一対の低抵抗ドレイン領域の上に一対の導電層を形成することにより第１の薄膜トランジスタのソース電極層及びドレイン電極層となる第１のソース電極層及び第１のドレイン電極層を形成し、第２の酸化物半導体層の上に前記第２の薄膜トランジスタのソース電極層及びドレイン電極層となる第２のソース電極層及び第２のドレイン電極層を形成し、
    前記ゲート絶縁層、前記第１の酸化物半導体層、前記第２の酸化物半導体層、前記第１のソース電極層、前記第１のドレイン電極層、前記第２のソース電極層、及び前記第２のドレイン電極層上に第１の酸化物半導体層及び第２の酸化物半導体層の一部と接する酸化物絶縁層を形成することを特徴とする半導体装置の作製方法。
  10. 請求項９において、
    多階調マスクを用いて前記第３のフォトリソグラフィ工程を行うことを特徴とする半導体装置の作製方法。
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