KR20220038306A - 반도체 장치의 제작 방법 - Google Patents

반도체 장치의 제작 방법 Download PDF

Info

Publication number
KR20220038306A
KR20220038306A KR1020220030037A KR20220030037A KR20220038306A KR 20220038306 A KR20220038306 A KR 20220038306A KR 1020220030037 A KR1020220030037 A KR 1020220030037A KR 20220030037 A KR20220030037 A KR 20220030037A KR 20220038306 A KR20220038306 A KR 20220038306A
Authority
KR
South Korea
Prior art keywords
semiconductor
transistor
conductor
region
insulator
Prior art date
Application number
KR1020220030037A
Other languages
English (en)
Other versions
KR102446824B1 (ko
Inventor
슌페이 야마자키
šœ페이 야마자키
테츠히로 타나카
사치아키 테즈카
미츠히로 이치조
노리요시 스즈키
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Publication of KR20220038306A publication Critical patent/KR20220038306A/ko
Priority to KR1020220117906A priority Critical patent/KR102678288B1/ko
Application granted granted Critical
Publication of KR102446824B1 publication Critical patent/KR102446824B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/06—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising selenium or tellurium in uncombined form other than as impurities in semiconductor bodies of other materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/16—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising cuprous oxide or cuprous iodide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Non-Volatile Memory (AREA)
  • Electroluminescent Light Sources (AREA)
  • Plasma & Fusion (AREA)

Abstract

본 발명은, 신뢰성의 향상된 반도체 장치를 제공한다. 또는, 안정된 특성을 가지는 반도체 장치를 제공한다. 또는, 비도통 시의 전류가 작은 트랜지스터를 제공한다. 또는, 도통 시의 전류가 큰 트랜지스터를 제공한다. 또는, 신규 반도체 장치, 신규 전자기기 등을 제공한다.
기판 위에 제1 반도체를 형성하고, 제1 반도체 위에 접촉하도록 제2 반도체를 형성하고, 제2 반도체 위에 제1 층을 형성하고, 산소 플라즈마 처리를 행한 후, 제1 층을 제거하고, 제2 반도체의 표면의 적어도 일부를 노출시키고, 제2 반도체 위에 접촉하도록 제3 반도체를 형성하고, 제3 반도체 위에 접촉하도록 제1 절연체를 형성하고, 제1 절연체 위에 제1 도전체를 형성하는 반도체 장치이다.

Description

반도체 장치의 제작 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명의 일 양태는 반도체 장치, 및 전자기기에 관한 것이다.
또한, 본 발명의 일 양태는 상기의 기술 분야로 한정되지 않는다. 본 명세서 등에서 개시하는 발명의 기술 분야는 물건, 방법, 또는 제조 방법에 관한 것이다. 또는, 본 발명의 일 양태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 따라서, 보다 구체적으로 본 명세서에서 개시하는 본 발명의 일 양태의 기술 분야로서는 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 촬상 장치, 기억 장치, 그들의 구동 방법, 또는 그들의 제조 방법을 일례로서 들 수 있다.
또한, 본 명세서 등에서, 반도체 장치는 반도체 특성을 이용함으로써 기능할 수 있는 소자, 회로, 또는 장치 등을 가리킨다. 일례로서는 트랜지스터, 다이오드 등의 반도체 소자는 반도체 장치이다. 또 다른 일례로서는 반도체 소자를 갖는 회로는 반도체 장치이다. 또 다른 일례로서는 반도체 소자를 갖는 회로를 구비한 장치는 반도체 장치이다.
근년, 실리콘 반도체 대신에, 반도체 특성을 나타내는 금속 산화물을 트랜지스터에 이용하는 기술이 주목받고 있다.
특허문헌 1에는 산화물 반도체를 이용한 트랜지스터에 대하여 설명되어 있고, 산화물 반도체 또는 산화물 반도체에 접촉하는 막에 산소 플라즈마 등을 이용하여 산소를 첨가하고, 산화물 반도체에 산소를 공급함으로써 트랜지스터의 특성을 향상시키는 사상이 나타나 있다.
또한, 비특허문헌 1에는 ESR 스펙트럼에서 g값 = 1.93 근방에 관측되는 흡수는 산화물 반도체 내의 산소 결손에 수소가 포획됨으로써 발생하는 캐리어가 주된 요인인 것이 시사된다.
일본국 특개 2010-080947호 공보
Yusuke Nonaka et. al, 'Investigation of defects in In-Ga-Zn oxide thinfilm using electron spin resonance signals', JOURNAL OF APPLIED PHYSICS, 2014, 115, pp. 163707-1-163707-5
본 발명의 일 양태는 신뢰성이 높은 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 양태는 안정된 특성을 갖는 반도체 장치를 제공하는 것을 과제의 하나로 한다.
또는, 본 발명의 일 양태는 산화물 반도체 내의 산소 결손을 저감하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 양태는 산화물 반도체 내의 수소 농도를 저감하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 양태는 산소 결손이 적은 산화물 반도체를 갖는 트랜지스터를 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 양태는 수소 농도가 낮은 산화물 반도체를 갖는 트랜지스터를 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 양태는 트랜지스터의 문턱 전압의 변동, 편차, 또는 저하를 제어하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 양태는 비도통 시의 전류가 작은 트랜지스터를 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 양태는 도통 시의 전류가 큰 트랜지스터를 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 양태는 상기 트랜지스터의 제작 방법을 제공하는 것을 과제의 하나로 한다.
또는, 본 발명의 일 양태는 산화물 반도체 내의 산소 결손을 저감하는 방법을 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 양태는 산화물 반도체 내의 수소 농도를 저감하는 방법을 제공하는 것을 과제의 하나로 한다.
또는, 본 발명의 일 양태는 신규 반도체 장치, 신규 전자기기 등을 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 양태는 신규 반도체 장치의 제작 방법을 제공하는 것을 과제의 하나로 한다.
또한, 본 발명의 일 양태의 과제는 상기 열거한 과제로 한정되는 것은 아니다. 상기 열거한 과제는 다른 과제의 존재를 방해하는 것은 아니다. 또한, 다른 과제는 이하의 기재에서 설명하는 본 항목에서 언급하고 있지 않은 과제이다. 본 항목에서 언급하지 않은 과제는 명세서, 또는 도면 등의 기재로부터 도출해낼 수 있으며, 이들 기재로부터 적절히 추출할 수 있다. 또한, 본 발명의 일 양태는 상기 열거한 기재, 및/또는 다른 과제 중 적어도 하나의 과제를 해결하는 것이다.
본 발명의 일 양태는 기판 위에 제1 반도체를 형성하고, 제1 반도체 위에 접촉하도록 제2 반도체를 형성하고, 제2 반도체 위에 제1 층을 형성하고, 산소 플라즈마 처리를 행한 후, 제1 층을 제거하고 제2 반도체의 표면의 적어도 일부를 노출시켜, 제2 반도체 위에 접촉하도록 제3 반도체를 형성하고, 제3 반도체 위에 접촉하도록 제1 절연체를 형성하고, 제1 절연체 위에 제1 도전체를 형성하는 반도체 장치의 제작 방법이다.
또는, 본 발명의 일 양태는 기판 위에 제1 반도체를 형성하고, 제1 반도체 위에 접촉하도록 제2 반도체를 형성하고, 제2 반도체의 상면에 접촉하도록, 한쌍의 도전체를 형성하고, 한쌍의 도전체의 상면과 제2 반도체의 상면에 접촉하도록 제1 층을 형성하고, 산소 플라즈마 처리를 행한 후, 제1 층을 제거하고 제2 반도체의 표면을 노출시켜, 한쌍의 도전체의 상면과 제2 반도체의 상면에 접촉하도록 제3 반도체를 형성하고, 제3 반도체 위에 접촉하도록 제1 절연체를 형성하고, 제1 절연체 위에 제1 도전체를 형성하는 반도체 장치의 제작 방법이다.
또는, 본 발명의 일 양태는 기판 위에 제1 반도체를 형성하고, 제1 반도체 위에 접촉하도록 제2 반도체를 형성하고, 제2 반도체의 상면에 접촉하도록 제1 층을 형성하고, 산소 플라즈마 처리를 행한 후, 제1 층을 제거하고 제2 반도체의 표면을 노출시켜, 제2 반도체의 상면에 접촉하도록 한쌍의 도전체를 형성하고, 한쌍의 도전체의 상면과 제2 반도체의 상면에 접촉하도록 제3 반도체를 형성하고, 제3 반도체 위에 접촉하도록 제1 절연체를 형성하고, 제1 절연체 위에 제1 도전체를 형성하는 반도체 장치의 제작 방법이다.
또한, 상기 구성에서, 제1 층은 제1 반도체 또는 제3 반도체보다 높은 수소 투과성을 갖는 것이 바람직하다.
또한, 상기 구성에서, 제1 층은 붕소, 탄소, 불소, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 타이타늄, 바나듐, 크로뮴, 망가니즈, 코발트, 니켈, 구리, 아연, 갈륨, 저마늄, 이트륨, 지르코늄, 나이오븀, 몰리브데넘, 루테늄, 인듐, 주석, 란타넘, 네오디뮴, 하프늄, 탄탈럼, 또는 텅스텐을 포함하는 산화물을 갖는 것이 바람직하다.
또한, 상기 구성에서, 제2 반도체는 인듐, 원소 M, 및 아연을 가지고, 원소 M은, 알루미늄, 갈륨, 이트륨, 주석, 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 이트륨, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 또는 텅스텐인 것이 바람직하다.
또한, 그 외의 본 발명의 일 양태에 대해서는 이하에서 말하는 실시형태에서의 설명 및 도면에 기재되어 있다.
본 발명의 일 양태에 의해, 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또한, 본 발명의 일 양태에 의해, 안정된 특성을 갖는 반도체 장치를 제공할 수 있다.
또한, 본 발명의 일 양태에 의해, 산화물 반도체 내의 산소 결손을 저감할 수 있다. 또한, 본 발명의 일 양태에 의해, 산화물 반도체 내의 수소 농도를 저감할 수 있다. 또한, 본 발명의 일 양태에 의해, 산소 결손이 적은 산화물 반도체를 갖는 트랜지스터를 제공할 수 있다. 또한, 본 발명의 일 양태에 의해, 수소 농도가 낮은 산화물 반도체를 갖는 트랜지스터를 제공할 수 있다. 또한, 본 발명의 일 양태에 의해, 트랜지스터의 문턱 전압의 변동, 편차, 또는 저하를 제어할 수 있다. 또한, 본 발명의 일 양태에 의해, 비도통 시의 전류가 작은 트랜지스터를 제공할 수 있다. 또한, 본 발명의 일 양태에 의해, 도통 시의 전류가 큰 트랜지스터를 제공할 수 있다. 또한, 본 발명의 일 양태에 의해, 상기 트랜지스터의 제작 방법을 제공할 수 있다.
또한, 본 발명의 일 양태에 의해, 산화물 반도체 내의 산소 결손을 저감하는 방법을 제공할 수 있다. 또한, 본 발명의 일 양태에 의해, 산화물 반도체 내의 수소 농도를 저감하는 방법을 제공할 수 있다.
또한, 본 발명의 일 양태에 의해, 신규 반도체 장치, 신규 전자기기 등을 제공할 수 있다. 또한, 본 발명의 일 양태에 의해, 신규 반도체 장치의 제작 방법을 제공할 수 있다.
또한, 본 발명의 일 양태의 효과는 상기 열거한 효과로 한정되지 않는다. 상기 열거한 효과는 다른 효과의 존재를 방해하는 것은 아니다. 또한, 다른 효과는 이하의 기재에서 설명하는 본 항목에서 언급하지 않는 효과이다. 본 항목에서 언급하지 않은 효과는 명세서 또는 도면 등의 기재로부터 도출해낼 수 있으며, 이들 기재로부터 적절히 추출할 수 있다. 또한, 본 발명의 일 양태는 상기 열거한 효과, 및/또는 다른 효과 중 적어도 하나의 효과를 갖는 것이다. 따라서 본 발명의 일 양태는 경우에 따라서는 상기 열거한 효과를 갖지 않는 경우도 있다.
도 1은 본 발명의 일 양태의 트랜지스터의 상면도 및 단면도.
도 2는 본 발명의 일 양태의 트랜지스터의 상면도 및 단면도.
도 3은 본 발명의 일 양태의 트랜지스터의 상면도 및 단면도.
도 4는 본 발명의 일 양태의 트랜지스터의 상면도 및 단면도.
도 5는 본 발명의 일 양태의 트랜지스터의 상면도 및 단면도.
도 6은 본 발명의 일 양태의 트랜지스터의 상면도 및 단면도.
도 7은 본 발명의 일 양태의 트랜지스터의 단면도.
도 8은 본 발명의 일 양태의 트랜지스터의 상면도 및 단면도.
도 9는 본 발명의 일 양태의 트랜지스터의 단면도.
도 10은 본 발명의 일 양태의 트랜지스터의 상면도 및 단면도.
도 11은 본 발명의 일 양태의 트랜지스터의 상면도 및 단면도.
도 12는 본 발명의 일 양태의 트랜지스터의 제작 방법을 설명하는 도면.
도 13은 본 발명의 일 양태의 트랜지스터의 제작 방법을 설명하는 도면.
도 14는 본 발명의 일 양태의 트랜지스터의 제작 방법을 설명하는 도면.
도 15는 본 발명의 일 양태의 트랜지스터의 제작 방법을 설명하는 도면.
도 16은 본 발명의 일 양태의 트랜지스터의 제작 방법을 설명하는 도면.
도 17은 본 발명의 일 양태의 트랜지스터의 제작 방법을 설명하는 도면.
도 18은 본 발명의 일 양태의 트랜지스터의 제작 방법을 설명하는 도면.
도 19는 본 발명의 일 양태의 트랜지스터의 제작 방법을 설명하는 도면.
도 20은 본 발명의 일 양태의 트랜지스터의 제작 방법을 설명하는 도면.
도 21은 본 발명의 일 양태의 트랜지스터의 제작 방법을 설명하는 도면.
도 22는 본 발명의 일 양태의 트랜지스터의 제작 방법을 설명하는 도면.
도 23은 본 발명의 일 양태의 반도체 장치의 단면도.
도 24는 본 발명의 일 양태의 반도체 장치의 단면도.
도 25는 본 발명의 일 양태의 반도체 장치의 단면도.
도 26은 CAAC-OS의 단면에서의 Cs 보정 고분해능 TEM상, 및 CAAC-OS의 단면 모식도.
도 27은 CAAC-OS의 평면에서의 Cs 보정 고분해능 TEM상.
도 28은 CAAC-OS 및 단결정 산화물 반도체의 XRD에 의한 구조 해석을 설명하는 도면.
도 29는 CAAC-OS의 전자 회절 패턴을 나타내는 도면.
도 30은 In-Ga-Zn 산화물의 전자 조사에 의한 결정부의 변화를 나타내는 도면.
도 31은 CAAC-OS 및 nc-OS의 성막 모델을 설명하는 모식도.
도 32는 InGaZnO4의 결정, 및 펠릿을 설명하는 도면.
도 33은 CAAC-OS의 성막 모델을 설명하는 모식도.
도 34는 본 발명의 일 양태에 따른 반도체 장치를 나타내는 회로도.
도 35는 본 발명의 일 양태에 따른 반도체 장치를 나타내는 단면도.
도 36은 본 발명의 일 양태에 따른 기억 장치를 나타내는 회로도.
도 37은 본 발명의 일 양태에 따른 반도체 장치를 나타내는 단면도.
도 38은 본 발명의 일 양태에 따른 반도체 장치를 나타내는 상면도.
도 39는 본 발명의 일 양태에 따른 반도체 장치를 나타내는 블럭도.
도 40은 본 발명의 일 양태에 따른 반도체 장치를 나타내는 단면도.
도 41은 본 발명의 일 양태에 따른 반도체 장치를 나타내는 단면도.
도 42는 본 발명의 일 양태에 따른 반도체 장치를 나타내는 사시도 및 단면도.
도 43은 본 발명의 일 양태에 따른 반도체 장치를 나타내는 블럭도.
도 44는 본 발명의 일 양태에 따른 반도체 장치를 나타내는 회로도.
도 45는 본 발명의 일 양태에 따른 반도체 장치를 나타내는 회로도, 상면도 및 단면도.
도 46은 본 발명의 일 양태에 따른 반도체 장치를 나타내는 회로도 및 단면도.
도 47은 본 발명의 일 양태에 따른 전자기기를 나타내는 사시도.
도 48은 전자 스핀 공명으로 평가한 스핀 밀도를 나타내는 도면.
도 49는 실시예에서의 시료의 수소 농도의 깊이 프로파일을 설명하는 도면.
도 50은 전자 스핀 공명으로 평가한 스핀 밀도를 나타내는 도면.
도 51은 실시예에서의 시료의 수소 농도의 깊이 프로파일을 설명하는 도면.
도 52는 실시예에서의 시료의 수소 농도의 깊이 프로파일을 설명하는 도면.
도 53은 본 발명의 일 양태의 트랜지스터의 상면도 및 단면도.
도 54는 본 발명의 일 양태의 트랜지스터의 상면도 및 단면도.
도 55는 반도체의 적층을 나타내는 단면도, 및 밴드 구조를 나타내는 도면.
본 발명의 실시형태에 대하여, 도면을 이용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 그 형태 및 상세한 사항을 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해할 수 있다. 또한, 본 발명은 이하에 나타내는 실시형태의 기재 내용에 한정되어 해석되는 것은 아니다. 또한, 도면을 이용하여 발명의 구성을 설명함에 있어서, 같은 것을 가리키는 부호는 상이한 도면간이라도 공통으로 이용한다. 또한, 같은 것을 가리킬 때에는 해치 패턴을 같게 하고, 특별히 부호를 붙이지 않는 경우가 있다.
또한, 도면에서, 크기, 막(층)의 두께, 또는 영역은 명료화를 위해 과장된 경우가 있다.
또한, 본 명세서에서, '평행'이란, 2개의 직선이 -10° 이상 10° 이하의 각도로 배치된 상태를 말한다. 따라서, -5° 이상 5° 이하의 경우도 포함된다. 또한, '대략 평행'이란, 2개의 직선이 -30° 이상 30° 이하의 각도로 배치된 상태를 말한다. 또한, '수직'이란, 2개의 직선이 80° 이상 100° 이하의 각도로 배치된 상태를 말한다. 따라서, 85° 이상 95° 이하의 경우도 포함된다. 또한, '대략 수직'이란, 2개의 직선이 60° 이상 120° 이하의 각도로 배치된 상태를 말한다.
또한, 전압은 어느 전위와 기준의 전위(예를 들면 접지 전위(GND) 또는 소스 전위)와의 전위차를 나타내는 경우가 많다. 따라서, 전압을 전위로 바꿔 말할 수 있다.
또한, 제1, 제2 등으로 붙이는 서수사는 편의적으로 이용하는 것이고, 공정 순서 또는 적층 순서를 나타내는 것은 아니다. 그러므로, 예를 들면, '제1'을 '제2' 또는, '제3' 등으로 적절히 바꿔 설명할 수 있다. 또한, 본 명세서 등에 기재되어 있는 서수사와, 본 발명의 일 양태를 특정하기 위하여 이용되는 서수사는 일치하지 않는 경우가 있다.
또한, '반도체'라고 표기한 경우에도, 예를 들면, 도전성이 충분히 낮은 경우는 '절연체'로서의 특성을 갖는 경우가 있다. 또한, '반도체'와 '절연체'는 경계가 애매하고, 엄밀하게 구별할 수 없는 경우가 있다. 따라서, 본 명세서에 기재된 '반도체'는 '절연체'로 바꿔 말할 수 있는 경우가 있다. 마찬가지로, 본 명세서에 기재된 '절연체'는 '반도체'로 바꿔 말할 수 있는 경우가 있다.
또한, '반도체'라고 표기한 경우에도, 예를 들면, 도전성이 충분히 높은 경우는 '도전체'로서의 특성을 갖는 경우가 있다. 또한, '반도체'와 '도전체'는 경계가 애매하고, 엄밀하게 구별할 수 없는 경우가 있다. 따라서, 본 명세서에 기재된 '반도체'는 '도전체'로 바꿔 말할 수 있는 경우가 있다. 마찬가지로, 본 명세서에 기재된 '도전체'는 '반도체'로 바꿔 말할 수 있는 경우가 있다.
또한, 반도체의 불순물이란, 예를 들면, 반도체를 구성하는 주성분 이외의 원소를 말한다. 예를 들면, 농도가 0.1 원자% 미만의 원소는 불순물이다. 불순물이 포함됨으로써, 예를 들면, 반도체에 DOS(Density of State)가 형성되는 것이나, 캐리어 이동도가 저하하는 것이나, 결정성이 저하되는 것 등이 일어나는 경우가 있다. 반도체가 산화물 반도체인 경우, 반도체의 특성을 변화시키는 불순물로서는 예를 들면, 제1 족 원소, 제2 족 원소, 제14 족 원소, 제15 족 원소, 주성분 이외의 천이 금속 등이 있고, 특히, 예를 들면, 수소(물에도 포함됨), 리튬, 나트륨, 실리콘, 붕소, 인, 탄소, 질소 등이 있다. 산화물 반도체의 경우, 예를 들면 수소 등의 불순물의 혼입에 의해 산소 결손을 형성하는 경우가 있다. 또한, 반도체가 실리콘인 경우, 반도체의 특성을 변화시키는 불순물로서는 예를 들면, 산소, 수소를 제외한 제1 족 원소, 제2 족 원소, 제13 족 원소, 제15 족 원소 등이 있다.
또한, 이하에 나타내는 실시형태에서는 특별히 언급하지 않는 한, 절연체로서, 예를 들면, 붕소, 탄소, 질소, 산소, 불소, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 1종 이상 포함하는 절연체를 단층 또는 적층으로 이용하면 좋다. 또는, 절연체로서 수지를 이용해도 좋다. 예를 들면, 폴리이미드, 폴리아미드, 아크릴, 실리콘 등을 포함하는 수지를 이용하면 좋다. 수지를 이용함으로써, 절연체의 상면을 평탄화 처리하지 않아도 되는 경우가 있다. 또한, 수지는 짧은 시간에 두꺼운 막을 성막할 수 있기 때문에, 생산성을 높일 수 있다. 절연체로서는 바람직하게는 산화 알루미늄, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 또는 산화 탄탈럼을 포함하는 절연체를 단층, 또는 적층으로 이용하면 좋다.
또한, 이하에 나타내는 실시형태에서는 특별히 언급하지 않는 한, 도전체로서 예를 들면, 붕소, 질소, 산소, 불소, 실리콘, 인, 알루미늄, 타이타늄, 크로뮴, 망가니즈, 코발트, 니켈, 구리, 아연, 갈륨, 이트륨, 지르코늄, 몰리브데넘, 루테늄, 은, 인듐, 주석, 탄탈럼, 또는 텅스텐을 1종 이상 포함하는 도전체를 단층 또는 적층으로 이용하면 좋다. 예를 들면, 합금막이나 화합물막이어도 좋고, 알루미늄을 포함하는 도전체, 구리 및 타이타늄을 포함하는 도전체, 구리 및 망가니즈를 포함하는 도전체, 인듐, 주석, 및 산소를 포함하는 도전체, 타이타늄 및 질소를 포함하는 도전체 등을 이용해도 좋다.
또한, 본 명세서에서, 'A가 농도 B의 영역을 갖는다'라고 기재하는 경우, 예를 들면, A의 어떤 영역에서의 깊이 방향 전체가 농도 B인 경우, A의 어떤 영역에서의 깊이 방향의 평균값이 농도 B인 경우, A의 어떤 영역에서의 깊이 방향의 중앙값이 농도 B인 경우, A의 어떤 영역에서의 깊이 방향의 최대값이 농도 B인 경우, A의 어떤 영역에서의 깊이 방향의 최소값이 농도 B인 경우, A의 어떤 영역에서의 깊이 방향의 수렴값이 농도 B인 경우, 측정상 A 자체의 값이라고 추정되는 값이 얻어지는 영역이 농도 B인 경우 등을 포함한다.
또한, 본 명세서에서, 'A가 크기 B, 길이 B, 두께 B, 폭 B 또는 거리 B의 영역을 갖는다'라고 기재하는 경우, 예를 들면, A의 어떤 영역에서의 전체가 크기 B, 길이 B, 두께 B, 폭 B 또는 거리 B인 경우, A의 어떤 영역에서의 평균값이 크기 B, 길이 B, 두께 B, 폭 B 또는 거리 B인 경우, A의 어떤 영역에서의 중앙값이 크기 B, 길이 B, 두께 B, 폭 B 또는 거리 B인 경우, A의 어떤 영역에서의 최대값이 크기 B, 길이 B, 두께 B, 폭 B 또는 거리 B인 경우, A의 어떤 영역에서의 최소값이 크기 B, 길이 B, 두께 B, 폭 B 또는 거리 B인 경우, A의 어떤 영역에서의 수렴값이 크기 B, 길이 B, 두께 B, 폭 B 또는 거리 B인 경우, 측정상 A 자체의 값이라고 추정되는 값이 얻어지는 영역에서의 크기 B, 길이 B, 두께 B, 폭 B 또는 거리 B인 경우 등을 포함한다.
또한, '막'이라는 말과 '층'이라는 말은 경우에 따라, 또는 상황에 따라, 서로 바꿀 수 있다. 예를 들면, '도전층'이라는 용어를 '도전막'이라는 용어로 변경하는 것이 가능한 경우가 있다. 또는, 예를 들면, '절연막'이라는 용어를 '절연층'이라는 용어로 변경하는 것이 가능한 경우가 있다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 양태의 트랜지스터, 트랜지스터를 갖는 반도체 장치 및 이들 제작 방법에 대하여 설명한다.
<트랜지스터의 구조>
도 1의 (A)는 트랜지스터(490)의 상면도의 일례이다. 도 1의 (A)의 일점 쇄선 A1-A2 및 일점 쇄선 A3-A4에 대응하는 단면도의 일례를 도 1의 (B)에 나타낸다. 또한, 도 1의 (A)에서는 이해를 쉽게 하기 위해 절연체 등의 일부를 생략하여 나타낸다.
도 1에 나타내는 트랜지스터(490)는 도전체(413)와, 도전체(413) 위의 절연체(402)와, 절연체(402) 위의 반도체(406a)와, 반도체(406a) 위의 반도체(406b)와, 반도체(406a)의 측면, 및 반도체(406b)의 상면 및 측면과 접촉하는 도전체(416a) 및 도전체(416b)와, 반도체(406a)의 측면, 반도체(406b)의 상면 및 측면, 도전체(416a)의 상면 및 측면, 및 도전체(416b)의 상면 및 측면과 접촉하는 반도체(406c)와, 반도체(406c) 위의 절연체(412)와, 절연체(412) 위의 도전체(404)를 가진다. 또한, 여기에서는 도전체(413)를 트랜지스터(490)의 일부로 하고 있지만, 이것으로 한정되지 않는다. 예를 들면, 도전체(413)가 트랜지스터(490)와는 독립된 구성 요소로 해도 좋다.
여기서, 트랜지스터(490)는 도 1에 나타내는 바와 같이 예를 들면 기판(442) 위에 제공된다. 기판(442)으로서 반도체 기판, SOI 기판, 유리 기판, 석영 기판, 플라스틱 기판, 금속 기판, 스테인리스 스틸 기판, 스테인리스 스틸 포일을 갖는 기판, 텅스텐 기판, 텅스텐 포일을 갖는 기판, 가요성 기판, 접합 필름, 섬유상의 재료를 포함하는 종이, 또는 기재 필름 등을 이용할 수 있다. 반도체 기판으로서 예를 들면, 실리콘, 저마늄 등의 단체 반도체, 또는 탄화 실리콘, 실리콘 저마늄, 비소화 갈륨, 질화 갈륨, 인화 인듐, 산화 아연, 산화 갈륨 등의 화합물 반도체를 이용하면 좋다. 또한, 기판(442)으로서 비정질 반도체 또는 결정질 반도체를 이용할 수 있다. 결정질 반도체로서는 단결정 반도체, 다결정 반도체, 미결정 반도체 등이 있다.
여기서, 기판(442)과 도전체(413)와의 사이에 절연체를 가져도 좋다.
또는, 트랜지스터(490)는 도 23의 설명 등에서 후술하는 바와 같이, 기판 위에 제공되는 트랜지스터(491), 트랜지스터(492) 등의 위에 적층하여 제공되어도 좋다.
도전체(413)는 트랜지스터의 게이트 전극으로서의 기능을 가진다. 또한, 절연체(402)는 트랜지스터(490)의 게이트 절연체로서의 기능을 가진다. 또한, 도전체(416a) 및 도전체(416b)는 트랜지스터(490)의 소스 전극 및 드레인 전극으로서의 기능을 가진다. 또한, 절연체(412)는 트랜지스터(490)의 게이트 절연체로서의 기능을 가진다. 또한, 도전체(404)는 트랜지스터(490)의 게이트 전극으로서의 기능을 가진다.
또한, 도전체(413) 및 도전체(404)는 모두 트랜지스터의 게이트 전극으로서의 기능을 갖지만, 각각 인가하는 전위가 상이해도 상관없다. 예를 들면, 도전체(413)에 음 또는 양의 게이트 전압을 인가함으로써 트랜지스터(490)의 문턱 전압을 조정해도 상관없다. 또는, 도전체(413)와 도전체(404)를 도 53에 나타내는 바와 같이 도전체(421) 등에 의해 전기적으로 접속함으로써, 같은 전위를 인가해도 상관없다. 이 경우, 실효적인 채널 폭을 크게 할 수 있기 때문에, 트랜지스터(490)의 도통 시의 전류를 크게 할 수 있다. 또한, 도전체(404)만으로는 전계가 닿기 어려운 영역까지 도전체(413)로 커버할 수 있기 때문에, 트랜지스터(490)의 S값(subthreshold swing value)을 작게 할 수 있어, 트랜지스터(490)의 비도통 시의 전류를 작게 할 수 있다. 도전체(421)에 대해서는 예를 들면 후술하는 도전체(476a) 등의 기재를 참조할 수 있다.
또는, 트랜지스터(490)는 도 54에 나타내는 바와 같이 도전체(413)를 갖지 않아도 상관없다.
또한, 절연체(402)는 과잉 산소를 포함하는 절연체이면 바람직하다.
예를 들면, 과잉 산소를 포함하는 절연체는 가열 처리에 의해 산소를 방출하는 기능을 갖는 절연체이다. 예를 들면, 과잉 산소를 포함하는 산화 실리콘은 가열 처리 등에 의해 산소를 방출할 수 있는 산화 실리콘이다. 따라서, 절연체(402)는 막 내를 산소가 이동할 수 있는 절연체이다. 즉, 절연체(402)는 산소 투과성을 갖는 절연체로 하면 좋다. 예를 들면, 절연체(402)는 반도체(406a)보다 산소 투과성이 높은 절연체로 하면 좋다.
과잉 산소를 포함하는 절연체는 반도체(406b) 내의 산소 결손을 저감시키는 기능을 갖는 경우가 있다. 반도체(406b) 내에서 산소 결손은 DOS를 형성하고, 정공 트랩 등이 된다. 또한, 산소 결손의 사이트에 수소가 들어감으로써, 캐리어인 전자를 생성하는 경우가 있다. 따라서, 반도체(406b) 중의 산소 결손을 저감함으로써, 트랜지스터(490)에 안정된 전기 특성을 부여할 수 있다.
여기서, 가열 처리에 의해 산소를 방출하는 절연체는 승온 이탈 가스 분광법(TDS：Thermal Desorption Spectroscopy) 분석에서, 100℃ 이상 700℃ 이하 또는, 100℃ 이상 500℃ 이하의 표면 온도의 범위에서 1×1018atoms/cm3 이상, 1×1019atoms/cm3 이상 또는, 1×1020atoms/cm3 이상의 산소(산소 원자수 환산)를 방출하는 경우도 있다.
여기서, TDS 분석을 이용한 산소의 방출량의 측정 방법에 대하여, 이하에 설명한다.
측정 시료를 TDS 분석했을 때의 기체의 전방출량은 방출 가스의 이온 강도의 적분값에 비례한다. 그리고 표준 시료와의 비교에 의해, 기체의 전방출량을 계산할 수 있다.
예를 들면, 표준 시료인 소정의 밀도의 수소를 포함하는 실리콘 기판의 TDS 분석 결과, 및 측정 시료의 TDS 분석 결과로부터, 측정 시료의 산소 분자의 방출량(NO2)은 아래에 나타내는 식으로 구할 수 있다. 여기서, TDS 분석으로 얻어지는 질량 전하비 32로 검출되는 가스 전부가 산소 분자 유래라고 가정한다. CH3OH의 질량 전하비는 32이지만, 존재할 가능성이 낮은 것으로서 여기에서는 고려하지 않는다. 또한, 산소 원자의 동위체인 질량수 17의 산소 원자 및 질량수 18의 산소 원자를 포함하는 산소 분자에 대해서도, 자연계에서의 존재 비율이 극미량이기 때문에 고려하지 않는다.
NO2 = NH2/SH2×SO2×α
NH2는 표준 시료로부터 이탈한 수소 분자를 밀도로 환산한 값이다. SH2는 표준 시료를 TDS 분석했을 때의 이온 강도의 적분값이다. 여기서, 표준 시료의 기준치를, NH2/SH2로 한다. SO2는 측정 시료를 TDS 분석했을 때의 이온 강도의 적분값이다. α는 TDS 분석에서의 이온 강도에 영향을 주는 계수이다. 위에 나타내는 식의 상세한 사항에 관해서는 특개평 6-275697 공보를 참조한다. 또한, 상기 산소의 방출량은 전자 과학 주식회사(ESCO Ltd.) 제조, 승온 이탈 분석 장치 EMD-WA1000S/W를 이용하여 표준 시료로서 1×1016atoms/cm2의 수소 원자를 포함하는 실리콘 기판을 이용하여 측정했다.
또한, TDS 분석에서, 산소의 일부는 산소 원자로서 검출된다. 산소 분자와 산소 원자의 비율은 산소 분자의 이온화율로부터 산출할 수 있다. 또한, 상술한 α는 산소 분자의 이온화율을 포함하기 때문에, 산소 분자의 방출량을 평가함으로써, 산소 원자의 방출량에 대해서도 추측할 수 있다.
또한, NO2는 산소 분자의 방출량이다. 산소 원자로 환산했을 때의 방출량은 산소 분자의 방출량의 2배가 된다.
또는, 가열 처리에 의해 산소를 방출하는 절연체는 과산화 라디칼을 포함하는 경우도 있다. 구체적으로는 과산화 라디칼에 기인한 스핀 밀도가 5×1017 spins/cm3 이상인 것을 말한다. 또한, 과산화 라디칼을 포함하는 절연체는 ESR에서, g값이 2.01 근방에 비대칭의 신호를 갖는 경우도 있다.
또는, 과잉 산소를 포함하는 절연체는 산소가 과잉인 산화 실리콘(SiOX(X>2))이어도 좋다. 산소가 과잉인 산화 실리콘(SiOX(X>2))은 실리콘 원자수의 2배보다 많은 산소 원자를 단위 체적당 포함하는 것이다. 단위 체적당 실리콘 원자수 및 산소 원자수는 러더포드 후방 산란법(RBS：Rutherford Backscattering Spectrometry)에 의해 측정한 값이다.
절연체(412)로서 예를 들면 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 갈륨 또는 Ga-Zn계 금속 산화물, 질화 실리콘 등을 이용하면 좋고, 적층 또는 단층으로 형성한다.
또한, 절연체(412)로서 하프늄 실리케이트(HfSiOx), 질소가 첨가된 하프늄 실리케이트(HfSixOyNz), 질소가 첨가된 하프늄 알루미네이트(HfAlxOyNz), 산화 이트륨 등의 high-k 재료를 이용해도 좋다.
또한, 절연체(412)로서 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼 등의 산화물 절연막, 질화 실리콘, 질화산화 실리콘, 질화 알루미늄, 질화산화 알루미늄 등의 질화물 절연막, 또는, 상기 재료를 혼합한 막을 이용하여 형성할 수 있다.
또한, 절연체(412)로서 절연체(402)와 마찬가지로, 화학량론적 조성을 만족하는 산소보다 많은 산소를 포함하는 산화물 절연막을 이용하는 것이 바람직하다.
또한, 특정 재료를 게이트 절연막에 이용하면, 특정 조건에서 게이트 절연막에 전자가 포획되고, 문턱 전압을 증대시킬 수도 있다. 예를 들면, 산화 실리콘과 산화 하프늄의 적층막과 같이, 게이트 절연막의 일부에 산화 하프늄, 산화 알루미늄, 산화 탄탈럼과 같은 전자 포획 준위가 많은 재료를 이용하고, 보다 높은 온도(반도체 장치의 사용 온도 혹은 보관 온도보다 높은 온도, 혹은 125℃ 이상 450℃ 이하, 대표적으로는 150℃ 이상 300℃ 이하) 아래에서, 게이트 전극의 전위를 소스 전극이나 드레인 전극의 전위보다 높은 상태를 1초 이상, 대표적으로는 1분 이상 유지함으로써, 반도체층으로부터 게이트 전극을 향하여 전자가 이동하고, 그 중 어느 정도는 전자 포획 준위에 포획된다.
이와 같이 전자 포획 준위에 필요한 양의 전자를 포획시킨 트랜지스터는 문턱 전압이 플러스 측으로 시프트한다. 게이트 전극의 전압의 제어에 의해 전자가 포획하는 양을 제어할 수 있고, 그에 따라 문턱 전압을 제어할 수 있다. 또한, 전자를 포획하는 처리는 트랜지스터의 제작 과정에 행하면 좋다.
예를 들면, 트랜지스터의 소스 전극 혹은 드레인 전극에 접속하는 배선 메탈의 형성 후, 혹은 전(前) 공정(웨이퍼 처리)의 종료 후, 혹은 웨이퍼 다이싱 공정 후, 패키지 후 등 공장 출하 전의 어느 한 단계에서 행하면 좋다. 어느 경우에도, 그 후에 125℃ 이상의 온도에 1시간 이상 노출되지 않는 것이 바람직하다.
또한, 질소 산화물(NOx, x는 0보다 크고 2 이하, 바람직하게는 1 이상 2 이하), 대표적으로는 NO2 또는 NO는 절연체(412) 등에 준위를 형성한다. 상기 준위는 반도체(406b)의 에너지 갭 내에 위치한다. 그 때문에, 질소 산화물이 절연체(412) 및 반도체(406)의 계면으로 확산하면, 상기 준위가 절연체(412)측에서 전자를 트랩하는 경우가 있다. 이 결과, 트랩된 전자가 절연체(412) 및 반도체(406) 계면 근방에 머물기 때문에, 트랜지스터의 문턱 전압을 플러스 방향으로 시프트시키게 된다.
절연체(412)로서 질소 산화물이 적고, 결함 준위의 밀도가 낮은 산화물 절연막을 이용함으로써, 트랜지스터의 문턱 전압의 시프트를 저감할 수 있고, 트랜지스터의 전기 특성의 변동을 저감할 수 있다.
또한, 트랜지스터의 제작 공정의 가열 처리, 대표적으로는 300℃ 이상 기판 변형점 미만의 가열 처리에 의해, 절연체(412)는 100K 이하의 ESR(전자 스핀 공명)로 측정하여 얻어진 스펙트럼에서 g값이 2.037 이상 2.039 이하의 제1 시그널, g값이 2.001 이상 2.003 이하의 제2 시그널, 및 g값이 1.964 이상 1.966 이하의 제3 시그널이 관측되지 않는다. 또한, 제1 시그널 및 제2 시그널의 스플리트폭, 및 제2 시그널 및 제3 시그널의 스플리트 폭은 X 밴드의 ESR 측정에서 약 5 mT이다. 또한, g값이 2.037 이상 2.039 이하의 제1 시그널, g값이 2.001 이상 2.003 이하의 제2 시그널, 및 g값이 1.964 이상 1.966 이하인 제3 시그널의 스핀의 밀도의 합계가 검출 하한 미만이며, 대표적으로는 1×1017 spins/cm3 이하이다. 또한, ESR의 측정 온도를 100K 이하로 한다.
또한, ESR 스펙트럼에서 g값이 2.037 이상 2.039 이하의 제1 시그널, g값이 2.001 이상 2.003 이하의 제2 시그널, 및 g값이 1.964 이상 1.966 이하의 제3 시그널은 이산화 질소에 기인한 시그널에 상당한다. 즉, g값이 2.037 이상 2.039 이하의 제1 시그널, g값이 2.001이상 2.003 이하의 제2 시그널, 및 g값이 1.964 이상 1.966 이하인 제3 시그널의 스핀의 밀도의 합계가 적을수록, 산화물 절연막에 포함되는 질소 산화물의 함유량이 적다고 할 수 있다. 이하, 이러한 3개의 시그널을 'NOx에 기인한 시그널'이라고 부른다.
또한, 질소 산화물이 적고, 결함 준위의 밀도가 낮은 산화물 절연막은 SIMS(Secondary Ion Mass Spectrometry)로 측정되는 질소 농도가 2×1020atoms/cm3 미만, 7×1019atoms/cm3 미만, 2×1019atoms/cm3 미만이다. 또한, 절연체(412)의 성막 온도가 높을수록, 절연체(412)의 질소 산화물의 함유량을 저감할 수 있다. 절연체(412)의 성막 온도는 450℃ 이상 기판 변형점 미만, 500℃ 이상 기판 변형점 미만, 또는 500℃ 이상 550℃ 이하가 바람직하다.
도 1에 나타내는 바와 같이, 도전체(416a) 및 도전체(416b)의 측면은 반도체(406b)의 측면과 접촉한다. 또한, 도전체(404)의 전계에 의해, 반도체(406b)를 전기적으로 둘러쌀 수 있다(도전체의 전계에 의해, 반도체를 전기적으로 둘러싸는 트랜지스터의 구조를 surrounded channel(s-channel) 구조라고 부름). 따라서, 반도체(406b)의 전체(벌크)에 채널이 형성되는 경우가 있다. s-channel 구조에서는 트랜지스터의 소스-드레인간에 대전류를 흐르게 할 수 있어, 도통 시의 전류(온 전류)를 높게 할 수 있다.
높은 온 전류가 얻어지기 때문에, s-channel 구조는 미세화된 트랜지스터에 적합한 구조라고 할 수 있다. 트랜지스터를 미세화할 수 있기 때문에, 이 트랜지스터를 갖는 반도체 장치는 집적도가 높은 고밀도화된 반도체 장치로 할 수 있게 된다. 예를 들면, 트랜지스터는 채널 길이가 바람직하게는 40 nm 이하, 더욱 바람직하게는 30 nm 이하, 보다 바람직하게는 20 nm 이하의 영역을 가지고, 또한, 트랜지스터는 채널 폭이 바람직하게는 40 nm 이하, 더욱 바람직하게는 30 nm 이하, 더욱 바람직하게는 20 nm 이하의 영역을 가진다.
또한, 채널 길이란, 예를 들면, 트랜지스터의 상면도에서 반도체(또는 트랜지스터가 온 상태일 때에 반도체 중에서 전류가 흐르는 부분)와 게이트 전극이 중첩되는 영역, 또는 채널이 형성되는 영역에서의 소스(소스 영역 또는 소스 전극)와 드레인(드레인 영역 또는 드레인 전극)과의 사이의 거리를 말한다. 또한, 하나의 트랜지스터에서 채널 길이가 모든 영역에서 같은 값을 취한다고는 할 수 없다. 즉, 하나의 트랜지스터의 채널 길이는 하나의 값으로 정해지지 않는 경우가 있다. 그 때문에, 본 명세서에서 채널 길이는 채널이 형성되는 영역에서의 어느 하나의 값, 최대값, 최소값, 또는 평균값으로 한다.
채널 폭이란, 예를 들면, 반도체(또는, 트랜지스터가 온 상태일 때에 반도체 중에서 전류가 흐르는 부분)와 게이트 전극이 중첩하는 영역, 또는 채널이 형성되는 영역에서의 소스와 드레인이 서로 마주보고 있는 부분의 길이를 말한다. 또한, 하나의 트랜지스터에서 채널 폭이 모든 영역에서 같은 값을 취한다고는 할 수 없다. 즉, 하나의 트랜지스터의 채널 폭은 하나의 값으로 정해지지 않는 경우가 있다. 따라서, 본 명세서에서는 채널 폭은 채널이 형성되는 영역에서의 어느 하나의 값, 최대값, 최소값, 또는 평균값으로 한다.
또한, 트랜지스터의 구조에 따라서는 실제로 채널이 형성되는 영역에서의 채널 폭(이하, 실효적인 채널 폭이라고 부름)과, 트랜지스터의 상면도에서 나타나는 채널 폭(이하, 외견상의 채널 폭이라고 부름)이 상이한 경우가 있다. 예를 들면, 입체적인 구조를 갖는 트랜지스터에서는 실효적인 채널 폭이 트랜지스터의 상면도에서 나타나는 외견상의 채널 폭보다 커지고, 그 영향을 무시할 수 없게 되는 경우가 있다. 예를 들면, 미세하고 입체적인 구조를 갖는 트랜지스터에서는 반도체의 측면에 형성되는 채널 영역의 비율이 커지는 경우가 있다. 그 경우는 상면도에서 나타나는 외견상의 채널 폭보다, 실제로 채널이 형성되는 실효적인 채널 폭이 커진다.
그런데, 입체적인 구조를 갖는 트랜지스터에서는 실효적인 채널 폭의 실측에 의한 견적이 곤란해지는 경우가 있다. 예를 들면, 설계값으로부터 실효적인 채널 폭을 추측하기 위해서는 반도체의 형상이 기지(旣知)라는 가정이 필요하다. 따라서, 반도체의 형상을 정확하게 모르는 경우에는 실효적인 채널 폭을 정확하게 측정하는 것은 곤란하다.
따라서, 본 명세서에서는 트랜지스터의 상면도에서, 반도체와 게이트 전극이 중첩하는 영역에서의, 소스와 드레인이 서로 마주보고 있는 부분의 길이인 외견상 채널 폭을 'Surrounded Channel Width(SCW)'라고 부르는 경우가 있다. 또한, 본 명세서에서는 단순히 채널 폭이라고 기재한 경우에는, SCW 또는 외견상 채널 폭을 가리키는 경우가 있다. 또는, 본 명세서에서는 단순히 채널 폭이라고 기재한 경우에는 실효적인 채널 폭을 가리키는 경우가 있다. 또한, 채널 길이, 채널 폭, 실효적인 채널 폭, 외견상 채널 폭, SCW 등은 단면 TEM상 등을 취득하고, 그 화상을 해석하는 것 등에 의해, 값을 결정할 수 있다.
또한, 트랜지스터의 전계 효과 이동도나, 채널 폭당 전류값 등을 계산하여 구하는 경우, SCW를 이용하여 계산하는 경우가 있다. 그 경우에는 실효적인 채널 폭을 이용하여 계산하는 경우와는 다른 값을 취하는 경우가 있다.
다음에, 반도체(406a), 반도체(406b), 및 반도체(406c)에 대하여 설명한다.
반도체(406b)는 예를 들면, 인듐을 포함하는 산화물 반도체이다. 반도체(406b)는 예를 들면, 인듐을 포함하면, 캐리어 이동도(전자 이동도)가 높아진다. 또한, 반도체(406b)는 원소 M을 포함하면 바람직하다. 원소 M은 바람직하게는, 알루미늄, 갈륨, 이트륨, 또는 주석 등으로 한다. 그 외의 원소 M에 적용할 수 있는 원소로서는 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐 등이 있다. 단, 원소 M으로서 상술한 원소를 복수 조합해도 상관없는 경우가 있다. 원소 M은 예를 들면, 산소와의 결합 에너지가 높은 원소이다. 예를 들면, 산소와의 결합 에너지가 인듐보다 높은 원소이다. 또는, 원소 M은 예를 들면, 산화물 반도체의 에너지 갭을 크게 하는 기능을 갖는 원소이다. 또한, 반도체(406b)는 아연을 포함하면 바람직하다. 산화물 반도체는 아연을 포함하면 결정화하기 쉬워지는 경우가 있다.
단, 반도체(406b)는 인듐을 포함하는 산화물 반도체로 한정되지 않는다. 반도체(406b)는 예를 들면, 아연 주석 산화물, 갈륨 주석 산화물 등의 인듐을 포함하지 않고, 아연을 포함하는 산화물 반도체, 갈륨을 포함하는 산화물 반도체, 주석을 포함하는 산화물 반도체 등이어도 상관없다.
반도체(406b)는 예를 들면, 에너지 갭이 큰 산화물을 이용한다. 반도체(406b)의 에너지 갭은 예를 들면, 2.5 eV 이상 4.2 eV 이하, 바람직하게는 2.8 eV 이상 3.8 eV 이하, 더욱 바람직하게는 3 eV 이상 3.5 eV 이하로 한다.
예를 들면, 반도체(406a) 및 반도체(406c)는 반도체(406b)를 구성하는 산소 이외의 원소 1종 이상, 또는 2종 이상으로 구성되는 산화물 반도체이다. 반도체(406b)를 구성하는 산소 이외의 원소 1종 이상, 또는 2종 이상으로 반도체(406a) 및 반도체(406c)가 구성되기 때문에, 반도체(406a)와 반도체(406b)와의 계면, 및 반도체(406b)와 반도체(406c)와의 계면에서 계면 준위가 형성되기 어렵다.
반도체(406a), 반도체(406b), 및 반도체(406c)는 적어도 인듐을 포함하면 바람직하다. 또한, 반도체(406a)가 In-M-Zn 산화물일 때, In 및 M의 합을 100 atomic%로 했을 때, 바람직하게는 In이 50 atomic% 미만, M이 50 atomic%보다 크고, 더욱 바람직하게는 In이 25 atomic% 미만, M이 75 atomic% 보다 큰 것으로 한다. 또한, 반도체(406b)가 In-M-Zn 산화물일 때, In 및 M의 합을 100 atomic%로 했을 때, 바람직하게는 In이 25 atomic%보다 크고, M이 75 atomic% 미만, 더욱 바람직하게는 In이 34 atomic%보다 크고, M이 66 atomic% 미만으로 한다. 또한, 반도체(406c)가 In-M-Zn 산화물일 때, In 및 M의 합을 100 atomic%로 했을 때, 바람직하게는 In이 50 atomic% 미만, M이 50 atomic%보다 크고, 더욱 바람직하게는 In이 25 atomic% 미만, M이 75 atomic% 보다 큰 것으로 한다. 또한, 반도체(406c)는 반도체(406a)와 동종의 산화물을 이용해도 상관없다.
반도체(406b)는 반도체(406a) 및 반도체(406c)보다 전자 친화력이 큰 산화물을 이용한다. 예를 들면, 반도체(406b)로서 반도체(406a) 및 반도체(406c)보다 전자 친화력이 0.07 eV 이상 1.3 eV 이하, 바람직하게는 0.1 eV 이상 0.7 eV 이하, 더욱 바람직하게는 0.15 eV 이상 0.4 eV 이하 큰 산화물을 이용한다. 또한, 전자 친화력은 진공 준위와 전도대 하단의 에너지와의 차이이다.
또한, 인듐 갈륨 산화물은 작은 전자 친화력과 높은 산소 차단성을 가진다. 그 때문에, 반도체(406c)가 인듐 갈륨 산화물을 포함하면 바람직하다. 갈륨 원자 비율[Ga/(In+Ga)]은 예를 들면, 70% 이상, 바람직하게는 80% 이상, 더욱 바람직하게는 90% 이상으로 한다.
이때, 게이트 전극에 전계를 인가하면, 반도체(406a), 반도체(406b), 반도체(406c) 중 전자 친화력이 큰 반도체(406b)에 채널이 형성된다.
여기서, 반도체(406a)와 반도체(406b) 사이에는 반도체(406a)와 반도체(406b)와의 혼합 영역을 갖는 경우가 있다. 또한, 반도체(406b)와 반도체(406c) 사이에는 반도체(406b)와 반도체(406c)와의 혼합 영역을 갖는 경우가 있다. 혼합 영역은 계면 준위 밀도가 낮아진다. 그 때문에, 반도체(406a), 반도체(406b), 및 반도체(406c)의 적층체는 각각의 계면 근방에서, 에너지가 연속적으로 변화하는(연속 접합이라고도 함) 밴드 구조가 된다. 또한, 도 55의 (A)는 반도체(406a), 반도체(406b), 및 반도체(406c)가 이 순서로 적층된 단면도이다. 도 55의 (B)는 도 55의 (A)의 일점 쇄선 P1-P2에 대응하는 전도대 하단의 에너지(Ec)이고, 반도체(406a)보다 반도체(406c)의 전자 친화력이 큰 경우를 나타낸다. 또한, 도 55의 (C)는 반도체(406a)보다 반도체(406c)의 전자 친화력이 작은 경우를 나타낸다.
이때, 전자는 반도체(406a) 내 및 반도체(406c) 내가 아니라, 반도체(406b) 내를 주로 이동한다. 상술한 바와 같이, 반도체(406a) 및 반도체(406b)의 계면에서의 계면 준위 밀도, 반도체(406b)와 반도체(406c)와의 계면에서의 계면 준위 밀도를 낮게 함으로써, 반도체(406b) 내에서 전자의 이동이 저해되는 일이 적고, 트랜지스터(490)의 온 전류를 높게 할 수 있다.
트랜지스터(490)의 온 전류는 전자의 이동을 저해하는 요인을 저감할수록, 높게 할 수 있다. 예를 들면, 전자의 이동을 저해하는 요인이 없는 경우, 효율적으로 전자가 이동한다고 추정된다. 전자의 이동의 저해는, 예를 들면, 채널 형성 영역의 물리적인 요철이 큰 경우에도 일어난다.
따라서, 트랜지스터(490)의 온 전류를 높이기 위해서는 예를 들면, 반도체(406b)의 상면 또는 하면(피형성면, 여기에서는 반도체(406a))의 1μm×1μm의 범위에서의 제곱 평균 평방근(RMS：Root Mean Square) 거칠기가 1 nm 미만, 바람직하게는 0.6 nm 미만, 더욱 바람직하게는 0.5 nm 미만, 보다 바람직하게는 0.4 nm 미만으로 하면 좋다. 또한, 1μm×1μm의 범위에서의 평균면 거칠기(Ra라고도 함)가 1 nm 미만, 바람직하게는 0.6 nm 미만, 더욱 바람직하게는 0.5 nm 미만, 보다 바람직하게는 0.4 nm 미만으로 하면 좋다. 또한, 1μm×1μm의 범위에서의 최대 고저차(P-V라고도 함)가 10 nm 미만, 바람직하게는 9 nm 미만, 더욱 바람직하게는 8 nm 미만, 보다 바람직하게는 7 nm 미만으로 하면 좋다. RMS 거칠기, Ra 및 P-V는 에스아이아이 나노테크놀로지 주식회사(SII Nano Technology Inc.) 제조, 주사형 프로브 현미경 시스템 SPA-500 등을 이용하여 측정할 수 있다.
또는, 예를 들면, 채널이 형성되는 영역 내의 결함 준위 밀도가 높은 경우에도, 전자의 이동은 저해된다.
여기서, 반도체(406a), 반도체(406b), 및 반도체(406c)로서 절연체나 도전체를 이용해도 좋다. 또한, 트랜지스터(490)는 반도체(406a) 및 반도체(406c)의 어느 하나, 또는 모두를 갖지 않아도 좋은 경우가 있다.
또한, 반도체(406) 중의 불순물 농도는 SIMS로 측정할 수 있다.
예를 들면, 반도체(406b)가 산소 결손을 갖는 경우를 생각한다. 상기 산소 결손에 수소가 들어감으로써, 캐리어인 전자가 생성되는 경우가 있다. 여기서 산소 결손은 Vo로 나타낼 수 있다. 산소 결손에 들어가는 수소를 VoH로 나타내는 경우가 있다. 또한, 수소의 일부가 금속 원자와 결합하는 산소와 결합함으로써, 캐리어인 전자를 생성하는 경우가 있다. 따라서, 수소가 포함된 산화물 반도체를 이용한 트랜지스터는 노멀리 온 특성이 되기 쉽다. 또한, 반도체(406b)에 포함되는 수소는 금속 원자와 결합하는 산소와 반응하여 물이 됨과 동시에, 산소가 이탈한 격자(또는 산소가 이탈한 부분)에 산소 결손을 형성하는 경우가 있다.
이 때문에, 반도체(406b)는 산소 결손과 함께, 수소가 가능한 한 저감되는 것이 바람직하다. 구체적으로는 반도체(406b)에서, SIMS 분석에 의해 얻어지는 수소 농도를 5×1019atoms/cm3 이하, 또는 1×1019atoms/cm3 이하, 또는 5×1018atoms/cm3 이하, 또는 1×1018atoms/cm3 이하, 또는 5×1017atoms/cm3 이하, 또는 1×1016atoms/cm3 이하로 한다. 이 결과, 트랜지스터(490)는 문턱 전압이 플러스가 되는 전기 특성(노멀리 오프 특성이라고도 함)을 가진다.
또한, 반도체(406b)에서, 제14 족 원소의 하나인 실리콘이나 탄소가 포함되면, 반도체(406b)에서 산소 결손이 증가하여, n형 영역이 형성된다. 이 때문에, 반도체(406b)에서의 실리콘이나 탄소의 농도(2차 이온 질량 분석법에 의해 얻어지는 농도)를 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 한다. 이 결과, 트랜지스터(490)는 문턱 전압이 플러스가 되는 전기 특성(노멀리 오프 특성이라고도 함)을 가진다.
또한, 반도체(406b)에서, 2차 이온 질량 분석법에 의해 얻어지는 알칼리 금속 또는 알칼리 토류 금속의 농도를 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 한다. 알칼리 금속 및 알칼리 토류 금속은 산화물 반도체와 결합하면 캐리어를 생성하는 경우가 있어, 트랜지스터의 오프 전류가 증대하게 되는 경우가 있다. 이 때문에, 반도체(406b)의 알칼리 금속 또는 알칼리 토류 금속의 농도를 저감하는 것이 바람직하다. 이 결과, 트랜지스터(490)는 문턱 전압이 플러스가 되는 전기 특성(노멀리 오프 특성이라고도 함)을 가진다.
또한, 반도체(406b)에 질소가 포함되어 있으면, 캐리어인 전자가 생기고, 캐리어 밀도가 증가하여, n형 영역이 형성된다. 이 결과, 질소가 포함되어 있는 산화물 반도체막을 이용한 트랜지스터는 노멀리 온 특성이 되기 쉽다. 따라서, 상기 산화물 반도체막에서, 질소는 가능한 한 저감된 것이 바람직하고, 예를 들면, 2차 이온 질량 분석법에 의해 얻어지는 질소 농도는 5×1018atoms/cm3 이하로 하는 것이 바람직하다.
반도체(406b)의 불순물을 저감함으로써, 산화물 반도체막의 캐리어 밀도를 저감할 수 있다. 이 때문에, 반도체(406b)는 캐리어 밀도가 1×1017개/cm3 이하, 바람직하게는 1×1015개/cm3 이하, 더욱 바람직하게는 1×1013개/cm3 이하, 보다 바람직하게는 1×1011개/cm3 이하인 것이 바람직하다.
반도체(406b)로서 불순물 농도가 낮고, 결함 준위 밀도가 낮은 산화물 반도체막을 이용함으로써, 더욱 뛰어난 전기 특성을 갖는 트랜지스터를 제작할 수 있다. 여기에서는 불순물 농도가 낮고, 결함 준위 밀도가 낮은(산소 결손이 적음) 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 부른다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체는 캐리어 발생원이 적기 때문에, 캐리어 밀도를 낮게 할 수 있는 경우가 있다. 따라서, 상기 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는 문턱 전압이 플러스가 되는 전기 특성(노멀리 오프 특성이라고도 함)이 되기 쉽다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 결함 준위 밀도가 낮기 때문에, 트랩 준위 밀도도 낮아지는 경우가 있다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 오프 전류가 현저하게 작고, 소스 전극과 드레인 전극간의 전압(드레인 전압)이 1 V에서 10 V의 범위에서, 오프 전류가 반도체 파라미터 분석기의 측정 한계 이하, 즉 1×10-13A 이하라는 특성을 얻을 수 있다. 따라서, 상기 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는 전기 특성의 변동이 작고, 신뢰성이 높은 트랜지스터가 되는 경우가 있다.
또한, 트랜지스터(490)가 s-channel 구조를 갖는 경우, 반도체(406b)의 전체에 채널이 형성된다. 따라서, 반도체(406b)가 두꺼울수록 채널 영역은 커진다. 즉, 반도체(406b)가 두꺼울수록, 트랜지스터(490)의 온 전류를 높게 할 수 있다. 예를 들면, 10 nm 이상, 바람직하게는 20 nm 이상, 보다 바람직하게는 40 nm 이상, 더욱 바람직하게는 60 nm 이상, 더욱 바람직하게는 100 nm 이상의 두께의 영역을 갖는 반도체(406b)로 하면 좋다. 단, 반도체 장치의 생산성이 저하되는 경우가 있기 때문에, 예를 들면, 300 nm 이하, 바람직하게는 200 nm 이하, 더욱 바람직하게는 150 nm 이하의 두께의 영역을 갖는 반도체(406b)로 하면 좋다.
또한, 트랜지스터(490)의 온 전류를 높게 하기 위해서는 반도체(406c)의 두께는 작을수록 바람직하다. 예를 들면, 10 nm 미만, 바람직하게는 5 nm 이하, 더욱 바람직하게는 3 nm 이하의 영역을 갖는 반도체(406c)로 하면 좋다. 한편, 반도체(406c)는 채널이 형성되는 반도체(406b)에 인접하는 절연체를 구성하는 산소 이외의 원소(수소, 실리콘 등)가 들어가지 않게 차단하는 기능을 가진다. 그 때문에, 반도체(406c)는 어느 정도의 두께를 갖는 것이 바람직하다. 예를 들면, 0.3 nm 이상, 바람직하게는 1 nm 이상, 더욱 바람직하게는 2 nm 이상의 두께의 영역을 갖는 반도체(406c)로 하면 좋다. 또한, 반도체(406c)는 절연체(402) 등에서 방출되는 산소의 외방 확산을 억제하기 위해서, 산소를 차단하는 성질을 가지면 바람직하다.
또한, 신뢰성을 높게 하기 위해서는 반도체(406a)는 두껍고, 반도체(406c)는 얇은 것이 바람직하다. 예를 들면, 10 nm 이상, 바람직하게는 20 nm 이상, 더욱 바람직하게는 40 nm 이상, 보다 바람직하게는 60 nm 이상의 두께의 영역을 갖는 반도체(406a)로 하면 좋다. 반도체(406a)의 두께를 두껍게 함으로써, 인접하는 절연체와 반도체(406a)와의 계면으로부터 채널이 형성되는 반도체(406b)까지의 거리를 떼어 놓을 수 있다. 단, 반도체 장치의 생산성이 저하되는 경우가 있기 때문에, 예를 들면, 200 nm 이하, 바람직하게는 120 nm 이하, 더욱 바람직하게는 80 nm 이하의 두께의 영역을 갖는 반도체(406a)로 하면 좋다.
예를 들면, 반도체(406b)와 반도체(406a)와의 사이에, 2차 이온 질량 분석법(SIMS：Secondary Ion Mass Spectrometry)으로 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더욱 바람직하게는 2×1018atoms/cm3 미만의 실리콘 농도가 되는 영역을 가진다. 또한, 반도체(406b)와 반도체(406c)와의 사이에 SIMS으로 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더욱 바람직하게는 2×1018atoms/cm3 미만의 실리콘 농도가 되는 영역을 가진다.
또한, 반도체(406b)의 수소 농도를 저감하기 위해서, 반도체(406a) 및 반도체(406c)의 수소 농도를 저감하면 바람직하다. 반도체(406a) 및 반도체(406c)는 SIMS로, 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 보다 바람직하게는 1×1019atoms/cm3 이하, 더욱 바람직하게는 5×1018atoms/cm3 이하의 수소 농도가 되는 영역을 가진다. 또한, 반도체(406b)의 질소 농도를 저감하기 위해서, 반도체(406a) 및 반도체(406c)의 질소 농도를 저감하면 바람직하다. 반도체(406a) 및 반도체(406c)는 SIMS에서 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 보다 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하의 질소 농도가 되는 영역을 가진다.
상술한 3층 구조는 일례이다. 예를 들면, 반도체(406a) 또는 반도체(406c)가 없는 2층 구조로 해도 상관없다. 또는, 반도체(406a)의 위 혹은 아래, 또는 반도체(406c)의 위 혹은 아래에 반도체(406a), 반도체(406b), 및 반도체(406c)로서 예시한 반도체 중 어느 하나를 갖는 4층 구조로 해도 상관없다. 또는, 반도체(406a)의 위, 반도체(406a)의 아래, 반도체(406c)의 위, 반도체(406c)의 아래 중 어느 2개소 이상에 반도체(406a), 반도체(406b), 및 반도체(406c)로서 예시한 반도체 중 어느 하나를 갖는 n층 구조(n은 5 이상의 정수)로 해도 상관없다.
도전체(416a)(또는/및 도전체(416b))의 적어도 일부(또는 전부)는 반도체(406b) 등의 반도체의 표면, 측면, 상면, 또는/및 하면의 적어도 일부(또는 전부)에 제공된다.
또는, 도전체(416a)(또는/및 도전체(416b))의 적어도 일부(또는 전부)는 반도체(406b) 등의 반도체의 표면, 측면, 상면, 또는/및 하면의 적어도 일부(또는 전부)와 접촉하고 있다. 또는, 도전체(416a)(또는/및 도전체(416b))의 적어도 일부(또는 전부)는 반도체(406b) 등의 반도체의 적어도 일부(또는 전부)와 접촉한다.
또는, 도전체(416a)(또는/및 도전체(416b))의 적어도 일부(또는 전부)는 반도체(406b) 등의 반도체의 표면, 측면, 상면, 또는/및 하면의 적어도 일부(또는 전부)와 전기적으로 접속된다. 또는, 도전체(416a)(또는/및 도전체(416b))의 적어도 일부(또는 전부)는 반도체(406b) 등의 반도체의 적어도 일부(또는 전부)와 전기적으로 접속된다.
또는, 도전체(416a)(또는/및 도전체(416b))의 적어도 일부(또는 전부)는 반도체(406b) 등의 반도체의 표면, 측면, 상면, 또는/및 하면의 적어도 일부(또는 전부)에 근접하여 배치된다. 또는, 도전체(416a)(또는/및 도전체(416b))의 적어도 일부(또는 전부)는 반도체(406b) 등의 반도체의 적어도 일부(또는 전부)에 근접하여 배치된다.
또는, 도전체(416a)(또는/및 도전체(416b))의 적어도 일부(또는 전부)는 반도체(406b) 등의 반도체의 표면, 측면, 상면, 또는/및 하면의 적어도 일부(또는 전부)의 횡측에 배치된다. 또는, 도전체(416a)(또는/및 도전체(416b))의 적어도 일부(또는 전부)는 반도체(406b) 등의 반도체의 적어도 일부(또는 전부)의 횡측에 배치된다.
또는, 도전체(416a)(또는/및 도전체(416b))의 적어도 일부(또는 전부)는 반도체(406b) 등의 반도체의 표면, 측면, 상면, 또는/및 하면의 적어도 일부(또는 전부)의 비스듬히 상측에 배치된다. 또는, 도전체(416a)(또는/및 도전체(416b))의 적어도 일부(또는 전부)는 반도체(406b) 등의 반도체의 적어도 일부(또는 전부)의 비스듬히 상측에 배치된다.
또는, 도전체(416a)(또는/및 도전체(416b))의 적어도 일부(또는 전부)는 반도체(406b) 등의 반도체의 표면, 측면, 상면, 또는/및 하면의 적어도 일부(또는 전부)의 상측에 배치된다. 또는, 도전체(416a)(또는/및 도전체(416b))의 적어도 일부(또는 전부)는 반도체(406b) 등의 반도체의 적어도 일부(또는 전부)의 상측에 배치된다.
여기서, 트랜지스터(490)는 그 위에 절연체(408) 및 절연체(418)를 가져도 좋다. 절연체(408) 및 절연체(418)의 상세한 사항에 대해서는 후술하는 반도체 장치의 구조에서 설명한다.
또한, 반도체(406a), 반도체(406b), 반도체(406c)에 적용할 수 있는 산화물 반도체의 구조에 대해서는 후술하는 실시형태에서 설명한다.
<트랜지스터의 구조의 변형예>
다음에, 도 1의 트랜지스터(490)의 변형예로서 도 2에 나타내는 트랜지스터(490)에 대하여 설명한다.
도 2의 (A)는 트랜지스터(490)의 상면도의 일례이다. 도 2의 (A)의 일점 쇄선 E1-E2 및 일점 쇄선 E3-E4에 대응하는 단면도의 일례를 도 2의 (B)에 나타낸다. 또한, 도 2의 (A)에서는 이해를 용이하게 하기 위해, 절연체 등의 일부를 생략하여 나타낸다.
도 1에서는 소스 전극 및 드레인 전극으로서 기능하는 도전체(416a) 및 도전체(416b)가 반도체(406b)의 상면 및 측면, 절연체(402)의 상면 등과 접촉하는 예를 나타냈지만, 본 발명의 일 양태에 따른 트랜지스터의 구조는 이것으로 한정되지 않는다. 예를 들면, 도 2에 나타내는 바와 같이, 도전체(416a) 및 도전체(416b)가 반도체(406b)의 상면과만 접촉하는 구조여도 상관없다.
도 2에 나타내는 트랜지스터는 도전체(416a) 및 도전체(416b)는 반도체(406b)의 측면과 접촉하지 않는다. 따라서, 게이트 전극으로서의 기능을 갖는 도전체(404)로부터 반도체(406b)의 측면을 향해 인가되는 전계가 도전체(416a) 및 도전체(416b)에 의해 차폐되기 어려운 구조이다. 또한, 도전체(416a) 및 도전체(416b)는 절연체(402)의 상면과 접촉하지 않는다. 따라서, 절연체(402)로부터 방출되는 과잉 산소(산소)가 도전체(416a) 및 도전체(416b)를 산화시키기 위해서 소비되지 않는다. 따라서, 절연체(402)로부터 방출되는 과잉 산소(산소)를, 반도체(406b)의 산소 결손을 저감하기 위해서 효율적으로 이용할 수 있는 구조이다. 즉, 도 2에 나타내는 구조의 트랜지스터는 높은 온 전류, 높은 전계 효과 이동도, 낮은 S값, 높은 신뢰성 등을 갖는 뛰어난 전기 특성의 트랜지스터이다.
또한, 도 1에서는 트랜지스터 내에서 반도체(406c) 및 절연체(412)가 전면에 제공되는 예를 나타냈지만, 도 3에 나타내는 바와 같이 반도체(406c) 및 절연체(412)와, 도전체(404)가 어느 하나의 단부가 돌출하지 않는 형상을 가져도 좋다. 도 3의 (A)는 트랜지스터(490)의 상면도의 일례이다. 도 3의 (A)의 일점 쇄선 A1-A2 및 일점 쇄선 A3-A4에 대응하는 단면도의 일례를 도 3의 (B)에 나타낸다. 또한, 도 3의 (A)에서는 이해를 용이하게 하기 위해, 절연체 등의 일부를 생략하여 나타낸다.
또한, 도 4의 (A)는 트랜지스터(490)의 상면도의 일례이다. 도 4의 (A)의 일점 쇄선 B1-B2 및 일점 쇄선 B3-B4에 대응하는 단면도의 일례를 도 4의 (B)에 나타낸다. 또한, 도 4의 (A)에서는 이해를 용이하게 하기 위해, 절연체 등의 일부를 생략하여 나타낸다.
또한, 도 5의 (A)는 트랜지스터(490)의 상면도의 일례이다. 도 5의 (A)의 일점 쇄선 C1-C2 및 일점 쇄선 C3-C4에 대응하는 단면도의 일례를 도 5의 (B)에 나타낸다. 또한, 도 5의 (A)에서는 이해를 용이하게 하기 위해, 절연체 등의 일부를 생략하여 나타낸다.
반도체(406c) 및 절연체(412)와 도전체(404)는 도 4의 (A)의 상면도에 나타내는 바와 같이, 반도체(406c)가 트랜지스터의 채널 형성 영역으로부터, 그 주변의 영역을 덮도록 제공되고, 절연체(412)가 반도체(406c)를 덮도록 트랜지스터내의 전면에 제공되어 있어도 상관없다. 또한, 도 4의 (B)의 단면도에서는 반도체(406c)가 도전체(404)보다 단부가 돌출하는 영역을 갖는 형상이 된다. 또는, 도 5의 (A)의 상면도에 나타내는 바와 같이, 반도체(406c) 및 절연체(412)가 트랜지스터의 채널 형성 영역으로부터, 그 주변의 영역을 덮도록 제공되어도 상관없다. 또한, 도 5의 (B)의 단면도에서는 반도체(406c) 및 절연체(412)가 도전체(404)보다 단부가 돌출하는 형상이 된다.
트랜지스터가 도 1, 도 4, 또는 도 5에 나타내는 구조를 가짐으로써, 반도체(406c)의 표면, 절연체(412)의 표면 등을 통하여 리크 전류를 저감할 수 있는 경우가 있다. 즉, 트랜지스터의 오프 전류를 보다 작게 할 수 있다. 또한, 절연체(412) 및 반도체(406c)의 에칭 시에 도전체(404)를 마스크로 하지 않아도 되기 때문에, 도전체(404)가 플라즈마에 노출되지 않는다. 따라서, 안테나 효과에 의한 트랜지스터의 정전 파괴가 생기기 어렵고, 반도체 장치를 수율 높게 생산할 수 있다. 또한, 반도체 장치의 설계의 자유도가 높아지기 때문에, 복잡한 구조를 갖는 LSI(Large Scale Integration)나 VLSI(Very Large Scale Integration) 등의 집적 회로에 적합하다.
또한, 도 6의 (A)는 트랜지스터(490)의 상면도의 일례이다. 도 6의 (A)의 일점 쇄선 D1-D2 및 일점 쇄선 D3-D4에 대응하는 단면도의 일례를 도 6의 (B)에 나타낸다. 또한, 도 6의 (A)에서는 이해를 용이하게 하기 위해, 절연체 등의 일부를 생략하여 나타낸다.
도 1, 도 2 등에서는 소스 전극 및 드레인 전극으로서 기능하는 도전체(416a) 및 도전체(416b)와 게이트 전극으로서 기능하는 도전체(404)가 중첩하는 영역을 갖는 구조를 나타냈지만, 본 발명의 일 양태에 따른 트랜지스터의 구조는 이것으로 한정되지 않는다. 예를 들면, 도 6에 나타내는 바와 같이, 도전체(416a) 및 도전체(416b)와, 도전체(404)가 중첩하는 영역을 갖지 않는 구조여도 상관없다. 이러한 구조로 함으로써, 기생 용량이 작은 트랜지스터로 할 수 있다. 따라서, 스위칭 특성이 양호하고, 노이즈가 작은 트랜지스터가 된다.
또한, 도전체(416a) 및 도전체(416b)와, 도전체(404)가 중첩하지 않음으로써, 도전체(416a)와 도전체(416b) 사이의 저항이 높아지는 경우가 있다. 그 경우, 트랜지스터의 온 전류가 작아지는 경우가 있기 때문에, 이 저항을 가능한 한 낮게 하는 것이 바람직하다. 예를 들면, 도전체(416a)(도전체(416b))와 도전체(404)와의 거리를 작게 하면 좋다. 예를 들면, 도전체(416a)(도전체(416b))와 도전체(404)와의 거리를 0μm 이상 1μm 이하, 바람직하게는 0μm 이상 0.5μm 이하, 더욱 바람직하게는 0μm 이상 0.2μm 이하, 보다 바람직하게는 0μm 이상 0.1μm 이하로 하면 좋다.
또는, 도전체(416a)(도전체(416b))와 도전체(404) 사이에 있는 반도체(406b) 또는/및 반도체(406a)에 저저항 영역(423a)(저저항 영역(423b))을 제공하면 좋다. 또한, 저저항 영역(423a) 및 저저항 영역(423b)은 예를 들면, 반도체(406b) 또는/및 반도체(406a)외의 영역보다 캐리어 밀도가 높은 영역을 가진다. 또는, 저저항 영역(423a) 및 저저항 영역(423b)은 반도체(406b) 또는/및 반도체(406a) 외의 영역보다 불순물 농도가 높은 영역을 가진다. 또는, 저저항 영역(423a) 및 저저항 영역(423b)은 반도체(406b) 또는/및 반도체(406a) 외의 영역보다 캐리어 이동도가 높은 영역을 가진다. 저저항 영역(423a) 및 저저항 영역(423b)은 예를 들면, 도전체(404), 도전체(416a), 도전체(416b) 등을 마스크로 하고, 반도체(406b) 또는/및 반도체(406a)에 불순물을 첨가함으로써 형성하면 좋다.
또한, 도전체(416a)(도전체(416b))와 도전체(404)와의 거리를 작게 하고, 또한, 도전체(416a)(도전체(416b))와 도전체(404) 사이에 있는 반도체(406b) 또는/및 반도체(406a)에 저저항 영역(423a)(저저항 영역(423b))을 제공해도 상관없다.
또는, 예를 들면, 트랜지스터(490)는 도 7의 (A)에 나타내는 바와 같이, 저저항 영역(423a) 및 저저항 영역(423b)을 갖지 않아도 좋다. 저저항 영역(423a) 및 저저항 영역(423b)을 갖지 않음으로써, 트랜지스터(490)의 온 전류는 저하되는 경우가 있지만, 단채널 효과의 영향이 작은 트랜지스터(490)가 된다. 또한, 도 6의 (B)에서, 저저항 영역(423a) 및 저저항 영역(423b)에 상당하는 영역(도전체(416a)(도전체(416b))와 도전체(404) 사이의 영역)을 각각 Loff1 영역 및 Loff2 영역이라고 부른다. 예를 들면, Loff1 영역 및 Loff2 영역의 길이를 각각 50 nm 이하, 20 nm 이하 또는, 10 nm 이하까지 짧게 하면, 저저항 영역(423a) 및 저저항 영역(423b)을 갖지 않는 경우에도 트랜지스터(490)의 온 전류의 저하가 거의 일어나지 않기 때문에 바람직하다. 또한, Loff1 영역과 Loff2 영역은 다른 크기여도 상관없다.
또는, 예를 들면, 트랜지스터(490)는 도 7의 (B)에 나타내는 바와 같이, Loff1 영역만을 갖고, Loff2 영역을 갖지 않아도 좋다. Loff2 영역을 갖지 않음으로써, 트랜지스터(490)의 온 전류의 저하를 작게 하면서, 단채널 효과의 영향이 작은 트랜지스터(490)가 된다. 또한, 도전체(416b)와 도전체(404)가 중첩하는 영역을 Lov 영역이라고 부른다. 예를 들면, Lov 영역의 길이를 50 nm 이하, 20 nm 이하 또는 10 nm 이하까지 짧게 하면, 기생 용량에 의한 트랜지스터(490)의 스위칭 특성의 저하가 거의 일어나지 않기 때문에 바람직하다.
또는, 예를 들면, 트랜지스터(490)는 도 7의 (C)에 나타내는 바와 같이, 도전체(404)가 테이퍼각을 갖는 형상이어도 좋다. 그 경우, 예를 들면, 저저항 영역(423a) 및 저저항 영역(423b)은 깊이 방향으로 기울기를 갖는 형상이 되는 경우가 있다. 또한, 도 7의 (C)뿐만 아니라 다른 도면에서도 도전체(404)가 테이퍼각을 갖는 형상이어도 좋다.
또한, 도 8의 (A)는 트랜지스터(490)의 상면도의 일례이다. 도 8의 (A)의 일점 쇄선 F1-F2 및 일점 쇄선 F3-F4에 대응하는 단면도의 일례를 도 8의 (B)에 나타낸다. 또한, 도 8의 (A)에서는 이해를 용이하게 하기 위해, 절연체 등의 일부를 생략하여 나타낸다.
트랜지스터(490)는 도 8에 나타내는 바와 같이, 도전체(416a) 및 도전체(416b)를 가지지 않고, 도전체(426a) 및 도전체(426b)와, 반도체(406b)가 접촉하는 구조여도 상관없다. 이 경우, 반도체(406b) 또는/및 반도체(406a)가 적어도 도전체(426a) 및 도전체(426b)와 접촉하는 영역에 저저항 영역(423a)(저저항 영역(423b))을 제공하면 바람직하다. 저저항 영역(423a) 및 저저항 영역(423b)은 예를 들면, 도전체(404) 등을 마스크로 하고, 반도체(406b) 또는/및 반도체(406a)에 불순물을 첨가함으로써 형성하면 좋다. 또한, 도전체(426a) 및 도전체(426b)가 반도체(406b)의 구멍(관통하고 있는 것) 또는 오목부(관통하고 있지 않는 것)에 제공되어도 상관없다. 도전체(426a) 및 도전체(426b)가 반도체(406b)의 구멍 또는 오목부에 제공됨으로써, 도전체(426a) 및 도전체(426b)와, 반도체(406b)와의 접촉 면적이 커지기 때문에, 접촉 저항의 영향을 작게 할 수 있다. 즉, 트랜지스터의 온 전류를 크게 할 수 있다.
또는, 예를 들면, 트랜지스터(490)는 도 9의 (A)에 나타내는 바와 같이, 저저항 영역(423a) 및 저저항 영역(423b)을 갖지 않아도 좋다. 저저항 영역(423a) 및 저저항 영역(423b)을 갖지 않음으로써, 트랜지스터(490)의 온 전류는 저하되는 경우가 있지만, 단채널 효과의 영향이 작은 트랜지스터(490)가 된다. 또한, 도전체(426a)(도전체(426b))와 도전체(404) 사이의 영역을 Loff 영역이라고 부른다. 예를 들면, Loff 영역의 길이를 50 nm 이하, 20 nm 이하 또는, 10 nm 이하까지 짧게 하면, 저저항 영역(423a) 및 저저항 영역(423b)을 갖지 않는 경우에도 트랜지스터(490)의 온 전류의 저하는 거의 일어나지 않는 경우가 있다.
또는, 예를 들면, 트랜지스터(490)는 도 9의 (B)에 나타내는 바와 같이, 도전체(404)가 테이퍼각을 갖는 형상이어도 좋다. 그 경우, 예를 들면, 저저항 영역(423a) 및 저저항 영역(423b)은 깊이 방향으로 기울기를 갖는 형상이 되는 경우가 있다.
도 10의 (A) 및 도 10의 (B)는 트랜지스터(490)의 상면도 및 단면도이다. 도 10의 (A)는 상면도이고, 도 10의 (B)는 도 10의 (A)에 나타내는 일점 쇄선 G1-G2, 및 일점 쇄선 G3-G4에 대응하는 단면도이다. 또한, 도 10의 (A)의 상면도에서는 도면의 명료화를 위해서 일부의 요소를 생략하여 도시하였다.
도 10의 (A) 및 도 10의 (B)에 나타내는 트랜지스터(490)는 기판(442) 위의 도전체(413)와, 기판(442) 위 및 도전체(413) 위의 볼록부를 갖는 절연체(402)와, 절연체(402)의 볼록부 위의 반도체(406a)와, 반도체(406a) 위의 반도체(406b)와, 반도체(406b) 위의 반도체(406c)와, 반도체(406a), 반도체(406b), 및 반도체(406c)와 접촉하고, 간격을 두고 배치된 도전체(416a) 및 도전체(416b)와, 반도체(406c) 위, 도전체(416a) 위 및 도전체(416b) 위의 절연체(412)와, 절연체(412) 위의 도전체(404)와 도전체(416a) 위, 도전체(416b) 위, 절연체(412) 위 및 도전체(404) 위의 절연체(408)와, 절연체 (408) 위의 절연체(418)를 가진다.
또한, 절연체(412)는 G3-G4 단면에서, 적어도 반도체(406b)의 측면과 접촉한다. 또한, 도전체(404)는 G3-G4 단면에서, 절연체(412)을 사이에 끼우고, 적어도 반도체(406b)의 상면 및 측면과 면한다. 또한, 도전체(413)는 절연체(402)를 통하여 반도체(406b)의 하면과 면한다. 또한, 절연체(402)가 볼록부를 갖지 않아도 상관없다. 또한, 반도체(406c)를 갖지 않아도 상관없다. 또한, 절연체(408)를 갖지 않아도 상관없다. 또한, 절연체(418)를 갖지 않아도 상관없다.
따라서, 도 10에 나타내는 트랜지스터(490)는 도 3에 나타낸 트랜지스터(490)와 일부의 구조가 다를 뿐이다. 구체적으로는 도 3에 나타낸 트랜지스터(490)의 반도체(406a), 반도체(406b), 및 반도체(406c)의 구조와, 도 10에 나타내는 트랜지스터(490)의 반도체(406a), 반도체(406b), 및 반도체(406c)의 구조가 다를 뿐이다. 따라서, 도 10에 나타내는 트랜지스터는 도 3에 나타낸 트랜지스터에 대한 설명을 적절히 참조할 수 있다.
또한, 도 11의 (A)는 트랜지스터(490)의 상면도의 일례이다. 도 11(A)의 일점 쇄선 H1-H2 및 일점 쇄선 H3-H4에 대응하는 단면도의 일례를 도 11의 (B)에 나타낸다. 또한, 도 11의 (A)에서는 이해를 용이하게 하기 위해, 절연체 등의 일부를 생략하여 나타낸다.
또한, 도 10의 (A)에 나타내는 상면도에서는 절연체(412)가 도전체(404)와 같은 형상인 예를 나타냈지만, 본 발명의 일 양태에 따른 트랜지스터의 구조는 이에 한정되지 않는다. 예를 들면, 도 11의 (A) 및 도 11의 (B)에 나타내는 바와 같이, 절연체(412)가 절연체(402) 위, 반도체(406c) 위, 도전체(416a), 위 및 도전체(416b) 위에 제공되어 있어도 좋다.
<트랜지스터의 제작 방법 1>
다음에, 도 1에 나타내는 트랜지스터(490)의 제작 방법의 일례에 대하여 도 12 내지 도 15를 이용하여 설명한다.
먼저, 기판(442)을 준비한다. 기판(442) 위에 절연체를 성막해도 좋다.
다음에, 도전체(413)가 되는 도전체를 성막한다. 도전체(413)가 되는 도전체는 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등을 이용하여 성막하면 좋다.
다음에, 도전체(413)가 되는 도전체의 일부를 에칭하여, 도전체(413)를 형성한다.
다음에, 절연체(402)를 성막한다. 절연체(402)는 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등을 이용하여 성막하면 좋다. 또한, 여기에서는 절연체(402)는 CMP법 등에 의해, 상면부터 평탄화하는 경우에 대하여 설명한다. 절연체(402)의 상면을 평탄화함으로써, 후의 공정이 용이해져, 트랜지스터(490)의 수율을 높게 할 수 있다. 예를 들면, CMP법에 의해, 절연체(402)의 RMS 거칠기를 1 nm 이하, 바람직하게는 0.5 nm 이하, 더욱 바람직하게는 0.3 nm 이하로 한다. 또는, 1μm×1μm의 범위에서의 Ra를 1 nm 미만, 바람직하게는 0.6 nm 미만, 더욱 바람직하게는 0.5 nm 미만, 보다 바람직하게는 0.4 nm 미만으로 한다. 또는, 1μm×1μm의 범위에서의 P-V를 10 nm 미만, 바람직하게는 9 nm 미만, 더욱 바람직하게는 8 nm 미만, 보다 바람직하게는 7 nm 미만으로 한다. 단, 본 발명의 일 양태에 따른 트랜지스터(490)는 절연체(402)의 상면을 평탄화한 경우에 한정되지 않는다.
절연체(402)는 과잉 산소를 포함시키도록 성막하면 좋다. 또는, 절연체(402)의 성막 후에 산소를 첨가해도 상관없는 산소의 첨가는, 예를 들면, 이온 주입법에 의해, 가속 전압을 2 kV 이상 100 kV 이하로 하고, 도즈량을 5×1014 ions/cm2 이상 5×1016 ions/cm2 이하로 하여 행하면 좋다.
또한, 절연체(402)를 적층막으로 구성하는 경우에는, 각각의 막을 상기와 같은 성막 방법을 이용하여 다른 성막 방법으로 성막해도 좋다. 예를 들면, 첫 번째 층을 CVD법으로 성막하고, 두 번째 층을 ALD법으로 성막해도 좋다. 또는, 첫 번째 층을 스퍼터링법으로 성막하고, 두 번째 층을 ALD법으로 성막해도 좋다. 이와 같이, 각각 다른 성막 방법을 이용함으로써, 각 층의 막에 다른 기능이나 성질을 갖게 할 수 있다. 그리고, 이러한 막을 적층함으로써, 적층막 전체적으로 보다 적절한 막을 구성할 수 있다.
즉, n 번째 층(n은 자연수)의 막을 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등 중에서 적어도 하나의 방법으로 성막하고, n+1 번째 층의 막을, 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등 중에서 적어도 하나의 방법으로 성막한다. 또한, n 번째 층의 막과 n+1 번째 층의 막에서 성막 방법이 같아도 상이해도 좋다. 또한, n 번째 층의 막과 n+두 번째 층의 막에서 성막 방법이 같아도 좋다. 또는, 모든 막에서 성막 방법이 같아도 좋다.
다음에, 반도체(406a)가 되는 반도체(436a), 및 반도체(406b)가 되는 반도체(436b)를 이 순서로 성막한다(도 12의 (A) 참조). 반도체(406a)가 되는 반도체, 및 반도체(406b)가 되는 반도체는 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등을 이용하여 성막하면 좋다.
또한, 반도체(436a) 및 반도체(436b)로서 In-Ga-Zn 산화물층을 MOCVD법에 의해 성막하는 경우, 원료 가스로서 트라이메틸인듐, 트라이메틸갈륨 및 다이메틸아연 등을 이용하면 좋다. 또한, 상기 원료 가스의 조합으로 한정되지 않고, 트라이메틸인듐 대신에 트라이에틸인듐 등을 이용해도 좋다. 또한, 트라이메틸갈륨 대신에 트라이에틸갈륨 등을 이용해도 좋다. 또한, 다이메틸아연 대신에 다이에틸아연 등을 이용해도 좋다.
다음에, 제1 가열 처리를 행하면 바람직하다. 가열 처리에 의해, 예를 들면, 절연체(402)에 포함되는 과잉 산소를, 반도체(406a)를 통하여 반도체(406b)까지 이동시켜, 반도체(406b)의 산소 결손을 저감할 수 있기 때문에 바람직하다. 이 경우, 반도체(406a)는 산소 투과성을 갖는 층(산소를 통과 또는 투과시키는 층)인 것이 바람직하다.
산소는 가열 처리 등에 의해 절연체(402)로부터 방출되고, 반도체(406a) 내에 들어간다. 또한, 산소는 반도체(406a) 내의 원자 사이에 유리하여 존재하는 경우나, 산소 등과 결합하여 존재하는 경우가 있다. 반도체(406a)는 밀도가 낮을수록, 즉 원자간에 간극이 많을수록 산소 투과성이 높아진다. 예를 들면, 반도체(406a)가 층상의 결정 구조를 가지고, 층을 횡단하는 것과 같은 산소의 이동은 일어나기 어려운 경우, 반도체(406a)는 적당히 결정성이 낮은 층이면 바람직하다.
제1 가열 처리는 250℃ 이상 650℃ 이하, 바람직하게는 300℃ 이상 500℃ 이하에서 행하면 좋다. 제1 가열 처리는 불활성 가스 분위기, 또는, 산화성 가스를 10 ppm 이상, 1% 이상 혹은 10% 이상 포함하는 분위기에서 행한다. 제1 가열 처리는 감압 상태에서 행하여도 좋다. 또는, 제1 가열 처리는 불활성 가스 분위기에서 가열 처리한 후에, 이탈한 산소를 보충하기 위해서 산화성 가스를 10 ppm 이상, 1% 이상 또는, 10% 이상 포함하는 분위기에서 가열 처리를 행하여도 좋다. 제1 가열 처리에 의해, 반도체(436a), 및 반도체(436b)의 결정성을 높이는 것이나, 수소나 물 등의 불순물을 제거하는 것 등이 가능하다.
다음에, 마스크를 형성하고, 이 마스크를 이용하여 반도체(436a) 및 반도체(436b)를 에칭하여, 반도체(406a) 및 반도체(406b)를 형성한다(도 12의 (B) 참조). 마스크로서 포토레지스트를 이용할 수 있다. 또한, 마스크로서 하드 마스크를 이용해도 좋다. 하드 마스크를 이용하는 구체적인 예는 후술하는 도 20의 (B)의 설명으로 서술한다.
다음에, 도전체(416)를 성막한다. 도전체(416)는 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등을 이용하여 성막하면 좋다.
도전체(416a) 및 도전체(416b)는 도전체(416)를 성막한 후에, 도전체(416)의 일부를 에칭함으로써 형성된다. 따라서, 도전체(416)의 성막 시에, 반도체(406b)에 대미지를 주지 않는 성막 방법을 이용하면 바람직하다. 즉, 도전체(416)의 성막에는 MCVD법 등을 이용하면 바람직하다.
또한, 도전체(416)를 적층막으로 구성하는 경우에는, 각각의 막을 스퍼터링법, CVD법(플라즈마 CVD법, 열CVD법, MCVD법, MOCVD법 등), MBE법, PLD법, ALD법 등과 같은 성막 방법을 이용하고, 다른 성막 방법으로 성막해도 좋다. 예를 들면, 첫 번째 층을 MOCVD법으로 성막하고, 두 번째 층을 스퍼터링법으로 성막해도 좋다. 또는, 첫 번째 층을 ALD법으로 성막하고, 두 번째 층을 MOCVD법으로 성막해도 좋다. 또는, 첫 번째 층을 ALD법으로 성막하고, 두 번째 층을 스퍼터링법으로 성막해도 좋다. 또는, 첫 번째 층을 ALD법으로 성막하고, 두 번째 층을 스퍼터링법으로 성막하고, 세 번째 층을 ALD법으로 성막해도 좋다. 이와 같이, 각각, 다른 성막 방법을 이용함으로써, 각 층의 막에 다른 기능이나 성질을 갖게 할 수 있다. 그리고, 이러한 막을 적층함으로써, 적층막 전체적으로 보다 적절한 막을 구성할 수 있다.
즉, 도전체(416)를 적층막으로 구성하는 경우에는, 예를 들면, n 번째 층의 막을 스퍼터링법, CVD법(플라즈마 CVD법, 열CVD법, MCVD법, MOCVD법 등), MBE법, PLD법, ALD법 등 중에서 적어도 하나의 방법으로 성막하고, n+1 번째 층의 막을 스퍼터링법, CVD법(플라즈마 CVD법, 열CVD법, MCVD법, MOCVD법 등), MBE법, PLD법, ALD법 등 중에서 적어도 하나의 방법으로 성막하고, n 번째 층의 막과 n+첫 번째 층의 막에서 성막 방법이 상이해도 좋다(n은 자연수). 또한, n 번째 층의 막과 n+2 번째 층의 막에서 성막 방법이 같아도 좋다. 또는, 모든 막에서 성막 방법이 같아도 좋다.
또한, 도전체(416), 또는 도전체(416)의 적층막 중의 적어도 하나의 막과, 반도체(406a)가 되는 반도체, 또는 반도체(406b)가 되는 반도체는 같은 성막 방법을 이용해도 좋다. 예를 들면, 모두 ALD법을 이용해도 좋다. 이것에 의해, 대기에 노출시키지 않고 성막할 수 있다. 그 결과, 불순물의 혼입을 막을 수 있다.
또한, 도전체(416), 또는 도전체(416)의 적층막 중 적어도 하나의 막과, 반도체(406a)가 되는 반도체, 또는 반도체(406b)가 되는 반도체와, 절연체(402), 또는 절연체(402)의 적층막 중 적어도 하나의 막은 같은 성막 방법을 이용해도 좋다. 예를 들면 모두 스퍼터링법을 이용해도 좋다. 이것에 의해, 대기에 노출시키지 않고 성막할 수 있다. 그 결과, 불순물의 혼입을 막을 수 있다. 단, 본 발명의 일 양태에 따른 반도체 장치의 제작 방법은 이들에 한정되지 않는다.
다음에, 마스크를 형성하고, 이 마스크를 이용하여, 도전체(416a) 및 도전체(416b)가 되는 도전체를 에칭하여, 도전체(416a) 및 도전체(416b)를 형성한다(도 13의 (A) 참조).
다음에, 반도체(406c)가 되는 반도체를 성막한다(도 13의 (B) 참조). 반도체(406c)가 되는 반도체는 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등을 이용하여 성막하면 좋다.
또한, 반도체(406c)가 되는 반도체로서 In-Ga-Zn 산화물층을 MOCVD법에 의해 성막하는 경우, 원료 가스로서 트라이메틸인듐, 트라이메틸갈륨 및 다이메틸아연 등을 이용하면 좋다. 또한, 상기 원료 가스의 조합으로 한정되지 않고, 트라이메틸인듐 대신에 트라이에틸인듐 등을 이용해도 좋다. 또한, 트라이메틸갈륨 대신에 트라이에틸갈륨 등을 이용해도 좋다. 또한, 다이메틸아연 대신에 다이에틸아연 등을 이용해도 좋다.
다음에, 제2 가열 처리를 행하여도 상관없다. 예를 들면, 반도체(406a)로서 반도체(406c)가 되는 반도체보다 산소 투과성이 높은 반도체를 선택한다. 즉, 반도체(406c)가 되는 반도체로서 반도체(406a)보다 산소 투과성이 낮은 반도체를 선택한다. 바꿔 말하면, 반도체(406a)로서 산소를 투과하는 기능을 갖는 반도체를 선택한다. 또한, 반도체(406c)가 되는 반도체로서 산소를 차단하는 기능을 갖는 반도체를 선택한다. 이때, 제2 가열 처리를 행함으로써, 반도체(406a)를 통하여, 절연체(402)에 포함되는 과잉 산소가 반도체(406b)까지 이동한다. 반도체(406b)는 반도체(406c)가 되는 반도체로 덮여 있기 때문에, 과잉 산소의 외방 확산이 일어나기 어렵다. 그 때문에, 이 타이밍에 제2 가열 처리를 행함으로써, 효율적으로 반도체(406b)의 결함(산소 결손)을 저감할 수 있다. 또한, 제2 가열 처리는 절연체(402) 내의 과잉 산소(산소)가 반도체(406b)까지 확산하는 온도에서 행하면 좋다. 예를 들면, 제1 가열 처리에 대한 기재를 참조해도 상관없다. 또는, 제2 가열 처리는 제1 가열 처리보다 낮은 온도가 바람직하다. 제1 가열 처리와 제2 가열 처리의 온도차는 20℃ 이상 150℃ 이하, 바람직하게는 40℃ 이상 100℃ 이하로 한다. 이것에 의해, 절연체(402)로부터 여분으로 과잉 산소(산소)가 방출되는 것을 억제할 수 있다.
여기서, 반도체(406b)는 산소 결손과 함께, 수소가 가능한 한 저감된 것이 바람직하다. 예를 들면 가열 처리를 행함으로써 반도체(406b)가 갖는 수소를 저감할 수 있다. 열처리 온도가 높을수록, 수소 농도를 낮게 할 수 있기 때문에 바람직하다.
한편, 예를 들면 도전체(416a) 및 도전체(416b)의 형성 후에 가열 처리를 행하는 경우에, 가열 처리에 의해 배선 재료가 산화하고, 고저항화하는 경우가 있다. 따라서, 특히 도전체(416a) 및 도전체(416b) 형성 후의 열처리 온도는 낮게 억제하는 것이 바람직한 경우가 있다. 또한, 제조 비용의 면에서도 가열 처리의 온도는 보다 낮은 것이 바람직하다.
여기서, 반도체(406b)의 산소 결손에 포획된 수소를 제거하는 경우를 살펴본다. 반도체(406b)의 산소 결손에 포획된 수소는 포획 사이트로부터 이탈시키고 반도체(406b)의 밖으로 확산시키는 것이 바람직하다.
여기서, 예를 들면 반도체(406b)나 반도체(406c)에 과잉 산소를 첨가함으로써, 수소가 포획된 산소 결손에 산소가 들어가, 수소를 이탈하기 쉽게 할 수 있는 경우가 있다. 또한, 반도체(406c)에 과잉 산소를 첨가하여, 반도체(406c)의 산소를 반도체(406b)까지 확산시켜도 좋다. 산소를 첨가함으로써, 산소 결손을 저감함과 동시에, 보다 낮은 온도로 수소를 저감할 수 있는 경우가 있다. 또한, 산소를 첨가함으로써, 반도체(406b)의 수소 농도를 보다 낮게 할 수 있는 경우가 있다.
또한, 첨가된 산소와 수소가 결합하여 물이 되어, 반도체(406b)로부터 수소를 제거하기 쉬워지는 경우가 있다.
여기서, 산소 첨가에 의해 반도체(406b)나 반도체(406b) 위의 반도체(406c)에 고농도로 산소를 갖는 영역을 형성하는 경우, 이 영역에서는 대미지가 들어가는 경우가 있다. 예를 들면 이온 주입법 등을 이용하여 고가속 전압을 인가하고 반도체(406b)나 반도체(406b) 위의 반도체(406c) 내에 산소를 주입하는 경우, 그 주입 과정에서 결함이 생기는 경우가 있다.
여기서, 예를 들면 반도체(406b)보다 위에 층(420)을 제공하고, 산소가 고농도인 영역을 층(420)에 형성함으로써, 반도체(406b)로의 대미지를 저감할 수 있는 경우가 있어, 바람직하다. 예를 들면, 반도체(406b)보다 위에 제공되는 층(420)에 고농도의 산소를 첨가하고, 그 후, 층(420) 내의 산소를 확산에 의해 반도체(406b)에 이동시킴으로써, 반도체(406b)로의 대미지를 억제할 수 있다.
또한, 반도체(406b) 위에 층(420)을 제공한 후에 산소를 첨가함으로써, 예를 들면 산소를 첨가하기 위한 공정에서의 오염을 막을 수 있다. 구체적으로는 예를 들면 장치의 처리실이나 반송계로부터의 산소 이외의 원소의 부착이나 혼입을 막을 수 있다.
도 13의 (C)에 나타내는 예에서는 반도체(406b) 위에 반도체(406c)가 제공되고, 반도체(406c) 위에 층(420)을 성막한다. 여기서, 후술하는 바와 같이 층(420)은 반도체(406c)를 제공하기 전에 성막해도 좋다.
층(420)은 수소 투과성이 높은 것이 바람직하다.
층(420)으로서, 절연체, 반도체 등을 이용할 수 있다. 층(420)으로서, 예를 들면 금속의 산화물을 이용할 수 있다. 금속 산화물로서, 예를 들면, 붕소, 탄소, 불소, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 타이타늄, 바나듐, 크로뮴, 망가니즈, 코발트, 니켈, 구리, 아연, 갈륨, 저마늄, 이트륨, 지르코늄, 나이오븀, 몰리브데넘, 루테늄, 인듐, 주석, 란타넘, 네오디뮴, 하프늄, 탄탈럼, 또는 텅스텐을 포함하는 산화물을 단층 또는 적층으로 이용하면 좋다. 예를 들면, 층(420)으로서는 산화 타이타늄, 산화 망가니즈, 산화 아연, 산화 갈륨, 산화 몰리브데넘, 산화 인듐, 산화 주석, 산화 텅스텐, 등을 이용하면 좋다. 또한, 층(420)으로서 예를 들면, 산화 실리콘, 질화 실리콘, 산화질화 실리콘, 질화산화 실리콘 등을 이용할 수 있다.
또한, 층(420)으로서, 인듐, 원소 M, 및 아연 중 적어도 하나 또는 복수를 갖는 산화물을 이용할 수 있다. 층(420)으로서, 예를 들면, In-Ga 산화물, In-Zn 산화물, Zn-Ga 산화물, Zn-Sn 산화물, In-Ga-Zn 산화물, In-Sn-Zn 산화물, In-Hf-Zn 산화물 등을 이용하면 좋다. 특히, 원자수비로 Ga를 In보다 많이 갖는 In-Ga-Zn 산화물, Ga를 In의 2배보다 많이 갖는 In-Ga-Zn 산화물, 또는 Ga를 In의 3배보다 많이 갖는 In-Ga-Zn 산화물을 이용하는 것이 바람직하다.
또한, 층(420)으로서, 절연체(412)로서 설명한 재료를 이용할 수 있다.
다음에, 산소의 첨가를 행한다(도 14의 (A) 참조). 산소의 첨가는 이온 주입법, 플라즈마 처리법 등을 이용하여 행할 수 있다. 또한, 이온 주입법에서, 질량 분리법을 이용해도 좋다. 여기서 이온은 주로 예를 들면 O+나 O2 +를 이용할 수 있다.
산소를 첨가한 후, 가열 처리를 행하여도 좋다. 가열 처리를 행함으로써, 산소가 반도체(406b)까지 쉽게 확산되는 경우가 있다.
다음에, 층(420)을 제거한다(도 14의 (B) 참조). 층(420)의 제거에는 웨트 에칭이나 드라이 에칭을 이용할 수 있다. 예를 들면, 웨트 에칭은 플라즈마 등의 대미지가 없고, 간편한 방법이기 때문에 바람직하다.
또한, 웨트 에칭에서, 층(420)의 하층의 막, 예를 들면 반도체(406c)나 반도체(406b)와의 선택비가 낮은 경우에는 드라이 에칭을 이용하는 것이 바람직하다. 선택비가 높은 조건을 이용하여 층(420)의 드라이 에칭을 행함으로써, 제어성 좋게 층(420)의 제거를 행할 수 있는 경우가 있다.
다음에, 절연체(412)가 되는 절연체를 성막한다(도 14의 (C) 참조). 절연체(412)가 되는 절연체는 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등을 이용하여 성막하면 좋다.
또한, 절연체(412)가 되는 절연체를 적층막으로 구성하는 경우에는, 각각의 막을 스퍼터링법, CVD법(플라즈마 CVD법, 열CVD법, MCVD법, MOCVD법 등), MBE법, PLD법, ALD법 등과 같은 성막 방법을 이용하고, 다른 성막 방법으로 성막해도 좋다. 예를 들면, 첫 번째 층을 MOCVD법으로 성막하고, 두 번째 층을 스퍼터링법으로 성막해도 좋다. 또는, 첫 번째 층을 ALD법으로 성막하고, 두 번째 층을 MOCVD법으로 성막해도 좋다. 또는, 첫 번째 층을 ALD법으로 성막하고, 두 번째 층을 스퍼터링법으로 성막해도 좋다. 또는, 첫 번째 층을 ALD법으로 성막하고, 두 번째 층을 스퍼터링법으로 성막하고, 세 번째 층을 ALD법으로 성막해도 좋다. 이와 같이, 각각 다른 성막 방법을 이용함으로써, 각층의 막에 다른 기능이나 성질을 갖게 할 수 있다. 그리고, 이러한 막을 적층함으로써, 적층막 전체적으로 보다 적절한 막을 구성할 수 있다.
즉, 절연체(412)가 되는 절연체를 적층막으로 구성하는 경우에는, 예를 들면, n 번째 층의 막을 스퍼터링법, CVD법(플라즈마 CVD법, 열CVD법, MCVD법, MOCVD법 등), MBE법, PLD법, ALD법 등 중에서 적어도 하나의 방법으로 성막하고, n+1 번째 층의 막을 스퍼터링법, CVD법(플라즈마 CVD법, 열CVD법, MCVD법, MOCVD법 등), MBE법, PLD법, ALD법 등 중에서 적어도 하나의 방법으로 성막하고, n 번째 층의 막과 n+1 번째 층의 막에서 성막 방법이 상이해도 좋다(n은 자연수). 또한, n 번째 층의 막과 n+2 번째 층의 막에서 성막 방법이 같아도 좋다. 또는, 모든 막에서 성막 방법이 같아도 좋다.
다음에, 절연체(412) 위로부터 산소를 첨가하여도 상관없다. 산소를 첨가하는 방법에 대해서는 상술한 산소 첨가 방법을 참조할 수 있다.
다음에, 제3 가열 처리를 행하여도 상관없다. 예를 들면, 반도체(406a)로서 반도체(406c)가 되는 반도체보다 산소 투과성이 높은 반도체를 선택한다. 즉, 반도체(406c)가 되는 반도체로서 반도체(406a)보다 산소 투과성이 낮은 반도체를 선택한다. 또한, 반도체(406c)가 되는 반도체로서 산소를 차단하는 기능을 갖는 반도체를 선택한다. 또는, 예를 들면, 반도체(406a)로서 절연체(412)가 되는 절연체보다 산소 투과성이 높은 반도체를 선택한다. 즉, 절연체(412)가 되는 절연체로서 반도체(406a)보다 산소 투과성이 낮은 반도체를 선택한다. 바꿔 말하면, 반도체(406a)로서 산소를 투과하는 기능을 갖는 반도체를 선택한다. 또한, 절연체(412)가 되는 절연체로서 산소를 차단하는 기능을 갖는 절연체를 선택한다. 이때, 제3 가열 처리를 행함으로써, 반도체(406a)를 통하여, 절연체(402)에 포함되는 과잉 산소가 반도체(406b)까지 이동한다. 반도체(406b)는 반도체(406c)가 되는 반도체 및 절연체(412)가 되는 절연체로 덮여 있기 때문에, 과잉 산소의 외방 확산이 일어나기 어렵다. 따라서, 이 타이밍에 제3 가열 처리를 행함으로써, 효율적으로 반도체(406b)의 결함(산소 결손)을 저감할 수 있다. 또한, 제3 가열 처리는 절연체(402) 내의 과잉 산소(산소)가 반도체(406b)까지 확산하는 온도에서 행하면 좋다. 예를 들면, 제1 가열 처리에 대한 기재를 참조해도 상관없다. 또는, 제3 가열 처리는 제1 가열 처리보다 낮은 온도가 바람직하다. 제1 가열 처리와 제3 가열 처리의 온도차는 20℃ 이상 150℃ 이하, 바람직하게는 40℃ 이상 100℃ 이하로 한다. 이것에 의해, 절연체(402)로부터 여분으로 과잉 산소(산소)가 방출되는 것을 억제할 수 있다. 또한, 절연체(412)가 되는 절연체가 산소를 차단하는 기능을 갖는 경우, 반도체(406c)가 되는 반도체가 산소를 차단하는 기능을 갖지 않아도 상관없다.
다음에, 도전체(404)가 되는 도전체를 성막한다. 도전체(404)가 되는 도전체는 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등을 이용하여 성막하면 좋다.
절연체(412)가 되는 절연체는 트랜지스터(490)의 게이트 절연체로서 기능한다. 따라서 도전체(404)가 되는 도전체의 성막 시에 절연체(412)가 되는 절연체에 대미지를 주지 않는 성막 방법을 이용하면 바람직하다. 즉, 이 도전체의 성막에는 MCVD법 등을 이용하면 바람직하다.
또한, 도전체(404)가 되는 도전체를 적층막으로 구성하는 경우에는 각각의 막을 스퍼터링법, CVD법(플라즈마 CVD법, 열CVD법, MCVD법, MOCVD법 등), MBE법, PLD법, ALD법 등과 같은 성막 방법을 이용하고, 다른 성막 방법으로 성막해도 좋다. 예를 들면, 첫 번째 층을 MOCVD법으로 성막하고, 두 번째 층을 스퍼터링법으로 성막해도 좋다. 또는, 첫 번째 층을 ALD법으로 성막하고, 두 번째 층을 MOCVD법으로 성막해도 좋다. 또는, 첫 번째 층을 ALD법으로 성막하고, 두 번째 층을 스퍼터링법으로 성막해도 좋다. 또는, 첫 번째 층을 ALD법으로 성막하고, 두 번째 층을 스퍼터링법으로 성막하고, 세 번째 층을 ALD법으로 성막해도 좋다. 이와 같이, 각각 다른 성막 방법을 이용함으로써, 각 층의 막에 다른 기능이나 성질을 갖게 할 수 있다. 그리고, 이러한 막을 적층함으로써, 적층막 전체적으로 보다 적절한 막을 구성할 수 있다.
즉, 도전체(404)가 되는 도전체를 적층막으로 구성하는 경우에는, 예를 들면, n 번째 층의 막을 스퍼터링법, CVD법(플라즈마 CVD법, 열CVD법, MCVD법, MOCVD법 등), MBE법, PLD법, ALD법 등 중에서 적어도 하나의 방법으로 성막하고, n+1 번째 층의 막을 스퍼터링법, CVD법(플라즈마 CVD법, 열CVD법, MCVD법, MOCVD법 등), MBE법, PLD법, ALD법 등 중에서 적어도 하나의 방법으로 성막하고, n 번째 층의 막과 n+1 번째 층의 막에서 성막 방법이 상이해도 좋다(n은 자연수). 또한, n 번째 층의 막과 n+2 번째 층의 막에서 성막 방법이 같아도 좋다. 또는, 모든 막에서 성막 방법이 같아도 좋다.
또한, 도전체(404)가 되는 도전체, 또는, 도전체(404)가 되는 도전체의 적층막 중의 적어도 하나의 막과, 절연체(412)가 되는 절연체, 또는, 절연체(412)가 되는 절연체의 적층막 중의 적어도 하나의 막은 같은 성막 방법을 이용해도 좋다. 예를 들면, 모두 ALD법을 이용해도 좋다. 이것에 의해, 대기에 노출시키지 않고 성막할 수 있다. 그 결과, 불순물의 혼입을 막을 수 있다. 또는, 예를 들면, 절연체(412)가 되는 절연체와 접촉하는 도전체(404)가 되는 도전체와, 도전체(404)가 되는 도전체와 접촉하는 절연체(412)가 되는 절연체는 같은 성막 방법을 이용해도 좋다. 이것에 의해, 같은 체임버에서 성막할 수 있다. 그 결과, 불순물의 혼입을 막을 수 있다.
또한, 도전체(404)가 되는 도전체, 또는, 도전체(404)가 되는 도전체의 적층막 중의 적어도 하나의 막과, 절연체(412)가 되는 절연체, 또는, 절연체(412)가 되는 절연체의 적층막 중의 적어도 하나의 막은 같은 성막 방법을 이용해도 좋다. 예를 들면, 모두, 스퍼터링법을 이용해도 좋다. 이것에 의해, 대기에 노출시키지 않고 성막할 수 있다. 그 결과, 불순물의 혼입을 막을 수 있다.
다음에, 도전체(404)가 되는 도전체의 일부를 에칭하여 도전체(404)를 형성한다(도 15(A) 참조). 또한, 도전체(404)는 반도체(406b)가 적어도 일부와 중첩되도록 형성한다.
다음에, 절연체(408)을 성막한다. 절연체(408)는 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등을 이용하여 성막하면 좋다.
다음에, 제4 가열 처리를 행하여도 상관없다. 예를 들면, 반도체(406a)로서 반도체(406c)보다 산소 투과성이 높은 반도체를 선택한다. 즉, 반도체(406c)로서 반도체(406a)보다 산소 투과성이 낮은 반도체를 선택한다. 또한, 반도체(406c)로서 산소를 차단하는 기능을 갖는 반도체를 선택한다. 또는, 예를 들면, 반도체(406a)로서 절연체(412)보다 산소 투과성이 높은 반도체를 선택한다. 즉, 절연체(412)로서 반도체(406a)보다 산소 투과성이 낮은 반도체를 선택한다. 또는, 예를 들면, 반도체(406a)로서 절연체(408)보다 산소 투과성이 높은 반도체를 선택한다. 즉, 절연체(408)로서 반도체(406a)보다 산소 투과성이 낮은 반도체를 선택한다. 바꿔 말하면, 반도체(406a)로서 산소를 투과하는 기능을 갖는 반도체를 선택한다. 또한, 절연체(408)로서 산소를 차단하는 기능을 갖는 절연체를 선택한다. 이때, 제4 가열 처리를 행함으로써, 반도체(406a)를 통하여, 절연체(402)에 포함되는 과잉 산소가 반도체(406b)까지 이동한다. 반도체(406b)는 반도체(406c), 절연체(412), 절연체(408) 중 어느 하나로 덮여 있기 때문에, 과잉 산소의 외방 확산이 일어나기 어렵다. 따라서, 이 타이밍에 제4 가열 처리를 행함으로써, 효율적으로 반도체(406b)의 결함(산소 결손)을 저감할 수 있다. 또한, 제4 가열 처리는 절연체(402) 내의 과잉 산소(산소)가 반도체(406b)까지 확산하는 온도에서 행하면 좋다. 예를 들면, 제1 가열 처리에 대한 기재를 참조해도 상관없다. 또는, 제4 가열 처리는 제1 가열 처리보다 낮은 온도가 바람직하다. 제1 가열 처리와 제4 가열 처리의 온도차는 20℃ 이상 150℃ 이하, 바람직하게는 40℃ 이상 100℃ 이하로 한다. 이것에 의해, 절연체(402)로부터 여분으로 과잉 산소(산소)가 방출되는 것을 억제할 수 있다. 또한, 절연체 (408)가 산소를 차단하는 기능을 갖는 경우, 반도체(406c) 또는/및 절연체(412)가 산소를 차단하는 기능을 갖지 않아도 상관없다.
또한, 제1 가열 처리, 제2 가열 처리, 제3 가열 처리, 및 제4 가열 처리의 모두 또는, 일부를 행하지 않아도 상관없다.
다음에, 절연체(418)를 성막한다(도 15의 (B) 참조). 절연체(418)는 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등을 이용하여 성막하면 좋다.
이상과 같이 하여, 도 20에 나타낸 트랜지스터(490)를 제작할 수 있다.
또한, 도 14의 (C)에 나타내는 공정의 후에, 도전체(404)가 되는 도전체와 마찬가지로, 절연체(412)의 일부 및 반도체(406c)의 일부를 에칭해도 좋다. 이 경우에는 트랜지스터(490)의 형상은 예를 들면 도 15의 (C)에 나타내는 바와 같이, 도전체(404)의 단면과, 절연체(412)의 단면과, 반도체(406c)의 단면이 대략 완만하게 연결되는 형상으로 할 수 있다. 또한, 도전체(404)가 되는 도전체, 절연체(412)가 되는 절연체, 및 반도체(406c)가 되는 반도체의 일부를 에칭할 때에는 동일한 포토리소그래피 공정 등을 이용해도 좋다. 또는, 도전체(404)를 마스크로서 이용하여 절연체(412)가 되는 절연체 및 반도체(406c)가 되는 반도체를 에칭해도 좋다. 그 때문에, 도전체(404), 절연체(412), 및 반도체(406c)는 상면도에서 같은 형상이 된다. 또한, 도 17의 (C)에 나타내는 확대 단면과 같이, 도전체(404)보다 절연체(412) 또는/및 반도체(406c)가 돌출된 형상이 되는 경우나, 도 17의 (D)에 나타내는 확대 단면과 같이, 도전체(404)가 절연체(412) 또는/및 반도체(406c)보다 돌출된 형상이 되는 경우가 있다. 이러한 형상으로 함으로써, 형상 불량이 저감되고, 게이트 리크 전류를 저감할 수 있는 경우가 있다.
<트랜지스터의 제작 방법 2>
다음에, 상술한 제작 방법 1로부터의 변형예로서, 도 1에 나타내는 트랜지스터(490)의 제작 방법을 도 12, 도 16, 및 도 17을 이용하여 설명한다.
제작 방법 1에서는 반도체(406c)를 제공한 후에 층(420)을 성막하는 예를 나타냈다. 이하에는 반도체(406c)를 제공하기 전에 층(420)을 성막하는 예를 나타낸다.
먼저, 도 12의 (A) 내지 도 12의 (C)에서 설명한 공정을 이용하여, 기판(442), 도전체(413), 절연체(402), 반도체(406a), 반도체(406b), 도전체(416a), 및 도전체(416b)를 형성한다.
다음에, 층(420)을 성막한다. 다음에, 산소를 첨가한다(도 16의 (B) 참조).
산소를 첨가한 후, 가열 처리를 행하여도 좋다. 가열 처리를 행함으로써, 산소가 반도체(406b)까지 쉽게 확산되는 경우가 있다.
다음에, 층(420)을 제거한다(도 16의 (C) 참조). 층(420)에 이용할 수 있는 재료, 층(420)의 성막, 그 후의 산소 첨가, 및 그 후의 층(420)의 제거에 대해서는 상술한 제작 방법을 참조할 수 있다.
다음에, 반도체(406c)를 형성한다.
트랜지스터(490)에서, 트랜지스터의 특성을 향상시키기 위해서는 반도체(406c)로서 반도체(406b)보다 치밀한 막을 이용하는 것이 바람직한 경우가 있다. 또는, 반도체(406c)로서 반도체(406b)보다 수소의 투과성이 낮은 막을 이용하는 것이 바람직한 경우가 있다. 또는, 반도체(406c)로서 반도체(406b)보다 산소의 투과성이 낮은 막을 이용하는 것이 바람직한 경우가 있다. 한편, 반도체(406c)에 이러한 막을 이용하면, 반도체(406a) 및 반도체(406b)로부터 이탈한 수소가 반도체(406c)에 차단되고, 반도체(406a) 및 반도체(406b)의 수소 농도를 저감하기 어려운 경우가 있다. 또한, 반도체(406c)보다 위의 층으로부터 산소를 확산시키기 어려운 경우가 있다.
따라서, 도 16의 (A) 내지 도 16(C)에 나타내는 바와 같이, 반도체(406a) 및 반도체(406b)를 형성한 후, 층(420)을 형성하고, 산소 첨가를 행하고, 반도체(406a) 및 반도체(406b)의 산소 결손 및 수소를 저감한 후에, 층(420)을 제거하고, 반도체(406c)를 제공함으로써, 반도체(406a) 및 반도체(406b)의 수소 농도를 보다 낮게 할 수 있는 경우가 있어 바람직하다.
여기서, 반도체(406b) 위에 층(420)을 형성하고, 산소를 첨가한 후, 도 16의 (B)에 나타내는 바와 같이, 에칭을 이용하여 층(420)을 제거하는 경우에, 이 에칭에 의해 반도체(406b)가 제거되기 어려운 것이 바람직하다. 즉 층(420)의 에칭 속도는 반도체(406b)의 에칭 속도보다 빠른 것이 바람직하다. 또한, 이 에칭에 의한 반도체(406b)의 표면에의 대미지가 작은 것이 바람직하다.
또는, 층(420)의 에칭 공정에서, 반도체(406b)의 극표면이 에칭되어도 좋다. 예를 들면 층(420)을 형성했을 때에 대미지나 층(420)이 갖는 원소가 반도체(406b)의 표면 근방에 들어간 경우에, 극표면을 에칭함으로써 그것들을 제거할 수 있다.
여기서 예로서 층(420) 및 반도체(406b)에, 인듐, 원소 M, 및 아연 중 적어도 하나 또는 복수를 갖는 막을 이용하는 경우를 생각한다.
층(420)이 갖는 인듐의 비와 반도체(406b)가 갖는 인듐의 비의 차이는 큰 것이 바람직하다. 예를 들면, 층(420)이 갖는 인듐의 비는 0.6배 이하가 바람직하고, 0.3배 이하가 보다 바람직하다. 또는, 예를 들면 1.5배 이상이 바람직하고, 3배 이상이 보다 바람직하다.
여기서, 인듐의 비는 인듐, 원소 M, 및 아연의 원자수의 합에 대한 인듐의 원자수의 비로 한다. 원소 M 및 아연의 비에 대해서도 마찬가지이다.
또는, 층(420)이 갖는 원소 M의 비와 반도체(406b)가 갖는 원소 M의 비의 차이는 큰 것이 바람직하다. 예를 들면, 층(420)이 갖는 원소 M의 비는 0.6배 이하가 바람직하고, 0.3배 이하가 보다 바람직하다. 또는, 1.5배 이상이 바람직하고, 3배 이상이 보다 바람직하다.
또는, 층(420)이 갖는 아연의 비와 반도체(406b)가 갖는 아연의 비의 차이는 큰 것이 바람직하다. 예를 들면, 층(420)이 갖는 아연의 비는 0.6배 이하가 바람직하고, 0.3배 이하가 보다 바람직하다. 또는, 1.5배 이상이 바람직하고, 3배 이상이 보다 바람직하다.
층(420)과 반도체(406b)가 갖는 인듐, 원소 M, 또는 아연의 비의 차이를 크게 함으로써, 예를 들면 드라이 에칭에 의해 층(420)을 제거할 때에, 선택비를 높여, 반도체(406b)의 막 감소를 억제할 수 있다. 또한, 이러한 원소의 비의 차이를 크게 함으로써, 가공 정밀도를 보다 높일 수 있는 경우가 있다. 예를 들면, 드라이 에칭에서 반응종에 유래한 플라즈마의 발광을 분광 분석하여 에칭을 모니터할 때에, 층(420)의 에칭이 대략 완료되고, 그 하층의 반도체(406b)의 에칭으로 전환하는 타이밍이 검출하기 쉬워져, 반도체(406b)의 에칭량을 작게 할 수 있는 경우가 있다.
층(420)이 갖는 아연의 비를 반도체(406b)보다 높게 함으로써, 예를 들면 웨트 에칭의 약액으로서 산이나, 알칼리를 이용한 경우에, 층(420)의 웨트 에칭 속도를 반도체(406b)보다 높게 할 수 있는 경우가 있다. 산의 약액으로서는, 예를 들면 인산을 포함하는 액이나, 옥살산을 포함하는 액 등을 이용할 수 있다. 인산을 포함하는 액으로서는 예를 들면 인산, 초산, 질산, 순수(純水)를 혼합한 산 등을 이용할 수 있다. 인산, 초산, 질산, 순수의 배합은 예를 들면 체적%로, 85：5：5：5의 비율로 하면 좋다. 또한, 알칼리의 약액으로서는 암모니아과수(암모니아수와 과산화 수소수를 혼합한 것)를 이용할 수 있다.
또한, 도전체(416a) 및 도전체(416b)로서, 질화 탄탈럼 등의 금속 질화물이나, 백금, 루테늄, 이리듐 등의 백금계 재료를 이용함으로써, 층(420)의 웨트 에칭에 대한 내성을 높일 수 있기 때문에, 보다 바람직하다.
또한, 층(420)은 반도체(406c)보다 높은 수소 투과성을 갖는 막을 이용하는 것이 바람직하다.
예를 들면, 층(420)이 인듐을 가지고, 반도체(406c)가 인듐을 갖지 않는 구성으로 해도 좋다. 또한, 반도체(406c)로서 산화 갈륨을 이용하는 것이 바람직하다. 예를 들면 반도체(406c)로서 산화 갈륨을 이용함으로써, 오프 전류보다 낮은 트랜지스터를 실현할 수 있다.
다음에 절연체(412)를 성막한다.
다음에, 절연체(412) 위로부터 산소를 첨가하여도 상관없다. 산소를 첨가하는 방법에 대해서는 상술한 산소 첨가 방법을 참조할 수 있다.
다음에, 가열 처리를 행하여도 좋다.
다음에, 도전체(404)를 형성한다(도 17의 (A) 참조). 또한, 도전체(404)는 반도체(406b)가 적어도 일부와 중첩하도록 형성한다.
다음에, 절연체(408)을 성막한다. 절연체(408)의 성막 후에 가열 처리를 행하여도 좋다. 다음에, 절연체(418)를 성막한다(도 17의 (B) 참조). 이상과 같이 하여, 도 1에 나타내는 트랜지스터(490)를 제작할 수 있다.
<트랜지스터의 제작 방법 3>
다음에, 상술한 2개의 제작 방법으로부터의 변형예로서 도 1에 나타내는 트랜지스터(490)의 제작 방법을 도 18 내지 도 19를 이용하여 설명한다. 이하에 나타내는 제작 방법에서는 층(420)을 제거한 후에 도전체(416a) 및 도전체(416b)를 형성한다.
기판(442), 도전체(413), 절연체(402), 반도체(406a), 및 반도체(406b)를, 도 12의 (A) 및 도 12의 (B)에서 설명한 공정을 이용하여 형성한다(도 18의 (A) 참조).
다음에, 층(420)을 형성한다(도 18의 (B) 참조). 다음에, 산소를 첨가한다(도 18의 (C) 참조).
산소를 첨가한 후, 가열 처리를 행하여도 좋다. 가열 처리를 행함으로써, 산소가 반도체(406b)까지 쉽게 확산되는 경우가 있다.
다음에, 층(420)을 제거한다. 층(420)에 이용할 수 있는 재료, 층(420)의 형성, 그 후의 산소 첨가, 그 후의 층(420)의 제거에 대해서는 상술한 제작 방법을 참조할 수 있다.
다음에, 도전체(416a) 및 도전체(416b)를 형성한다(도 19의 (A) 참조). 도전체(416a) 및 도전체(416b)의 형성을 산소 첨가보다 후의 공정에서 행함으로써, 예를 들면 도전체(416a) 및 도전체(416b)가 산소와 반응하고, 반응한 영역이 절연화하는 것을 억제할 수 있다. 또한, 예를 들면, 층(420)의 에칭 조건에서 도전체(416a) 및 도전체(416b)와의 선택비가 높은 에칭 조건을 고려할 필요가 없어지기 때문에, 웨트 에칭에 이용하는 약액이나, 드라이 에칭에 이용하는 가스 등의 조건의 선택 사항을 늘릴 수 있어, 에칭이 보다 실시하기 쉬워지는 경우가 있다.
다음에, 도 19의 (B) 이후의 공정에 대하여 설명한다. 이후의 공정에 대해서는 상술한 제작 방법을 참조할 수 있다.
먼저, 반도체(406c)를 성막한다. 반도체(406c)의 성막 후에, 가열 처리를 행하여도 좋다.
다음에, 절연체(412)를 성막한다.
다음에, 절연체(412) 위로부터 산소를 첨가하여도 상관없다. 산소를 첨가하는 방법에 대해서는 상술한 산소 첨가 방법을 참조할 수 있다.
다음에, 가열 처리를 행하여도 좋다.
다음에, 도전체(404)를 형성한다. 또한, 도전체(404)는 반도체(406b)가 적어도 일부와 중첩하도록 형성한다. 다음에, 절연체(408)를 성막한다. 절연체(408)의 성막 후에 가열 처리를 행하여도 좋다. 다음에, 절연체(418)를 형성한다(도 19의 (B) 참조). 이상과 같이 하여, 도 1에 나타내는 트랜지스터(490)를 제작할 수 있다.
<트랜지스터의 제작 방법 4>
다음에, 도 2에 나타내는 트랜지스터(490)의 제작 방법의 일례를, 도 20 및 도 21을 이용하여 설명한다.
먼저, 절연체(552), 도전체(413), 절연체(402), 반도체(406a)가 되는 반도체(436a), 및 반도체(406b)가 되는 반도체(436b)를, 도 12의 (A)에서 설명한 공정을 이용하여 형성한다.
다음에, 도전체(416)를 성막한다. 도전체(416)의 성막 방법에 대해서는 상술한 제작 방법을 참조하면 좋다. 다음에, 마스크(427)를 형성한다(도 20의 (A) 참조). 마스크(427)는 포토레지스트를 이용하면 좋다. 또한, 마스크(427)로서 포토레지스트의 하지에 반사 방지막(BARC：Bottom Anti Reflective Coating)을 제공해도 좋다. 반사 방지막을 제공함으로써, 헐레이션(halation)에 의한 불량을 억제할 수 있어 미세한 형상을 얻을 수 있다.
다음에, 마스크(427)를 마스크로 이용하고, 도전체(416)를 에칭하여, 도전체(417)를 형성한다(도 20의 (B) 참조). 여기서, 도전체(417)를 하드 마스크라고 부르는 경우가 있다. 또한, 미세한 형상을 갖는 도전체(417)를 형성하기 위해서는 미세한 형상을 갖는 마스크(427)를 형성하게 된다. 미세한 형상을 갖는 마스크(427)는 너무 두꺼우면 넘어지는 경우가 있기 때문에, 자립할 수 있을 정도의 두께의 영역을 가지면 바람직하다. 또한, 마스크(427)를 마스크로서 에칭하는 도전체(416)는 마스크(427)가 견딜 수 있는 조건에서 에칭될 정도로 얇은 것이 바람직하다. 단, 도전체(416)는 후에 트랜지스터(490)의 소스 전극 및 드레인 전극으로서의 기능을 갖는 도전체(416a) 및 도전체(416b)가 되기 때문에, 트랜지스터(490)의 온 전류를 크게 하기 위해서는 어느 정도의 두께가 있는 것이 바람직하다. 따라서, 예를 들면, 5 nm 이상 30 nm 이하, 바람직하게는 5 nm 이상 20 nm 이하, 더욱 바람직하게는 5 nm 이상 15 nm 이하의 두께의 영역을 갖는 도전체(416)로 하면 좋다.
다음에, 도전체(417)를 마스크로 이용하고, 반도체(436b) 및 반도체(436a)를 에칭하여, 반도체(406a) 및 반도체(406b)를 형성한다. 이때, 절연체(402)까지 에칭하면, s-channel 구조가 형성되기 쉬워진다(도 20의 (C) 참조).
다음에, 도전체(417)의 일부를 에칭하여, 도전체(416a) 및 도전체(416b)를 형성한다(도 21의 (A) 참조). 이와 같이, 반도체(436a) 및 반도체(436b)를 에칭하기 위한 마스크로서 형성된 도전체(416)는 트랜지스터(490)의 소스 전극 및 드레인 전극으로서의 기능을 갖는 도전체(416a) 및 도전체(416b)가 된다. 도전체(416a) 및 도전체(416b)가 되는 도전체(416)를 마스크로서도 이용하기 때문에, 트랜지스터(490)를 제작하기 위한 공정수를 저감할 수 있다. 또한, 트랜지스터(490)는 도전체(416a) 및 도전체(416b)의 점유 면적을 작게 할 수 있기 때문에, 미세한 반도체 장치에 적합한 구조이다.
다음에, 도 21의 (B) 이후의 공정에 대하여 설명한다. 이후의 공정에 대한 상세한 사항은 상술한 제작 방법을 참조할 수 있다.
먼저, 층(420)을 성막한다. 층(420)에 이용할 수 있는 재료에 대해서는 상술한 제작 방법에 기재된 내용을 참조하면 좋다. 다음에, 산소를 첨가한다(도 21의 (B) 참조).
산소를 첨가한 후, 가열 처리를 행하여도 좋다. 가열 처리를 행함으로써, 산소가 반도체(406b)까지 쉽게 확산되는 경우가 있다.
다음에, 층(420)을 제거한다. 다음에, 반도체(406c)가 되는 반도체막을 성막한다. 반도체막의 성막 후에 가열 처리를 행하여도 좋다.
다음에, 절연체(412)가 되는 절연막을 성막한다.
다음에, 절연체(412) 위로부터 산소를 첨가하여도 상관없다. 산소를 첨가하는 방법에 대해서는 상술한 산소 첨가 방법을 참조할 수 있다.
다음에, 가열 처리를 행하여도 좋다.
다음에, 도전체(404)가 되는 도전막을 성막한다.
다음에, 도전체(404)가 되는 도전막의 일부를 에칭하여 도전체(404)를 형성한다. 또한, 도전체(404)는 반도체(406b)가 적어도 일부와 중첩하도록 형성한다.
다음에, 도전체(404)가 되는 도전막과 마찬가지로, 절연체(412)가 되는 절연막의 일부를 에칭하여 절연체(412)를 형성한다.
다음에, 도전체(404)가 되는 도전막 및 절연체(412)가 되는 절연막과 마찬가지로, 반도체(406c)가 되는 반도체의 일부를 에칭하여 반도체(406c)를 형성한다(도 21(C) 참조).
다음에, 절연체(408)를 성막한다. 절연체(408)의 성막 후에 가열 처리를 행하여도 좋다. 다음에, 절연체(418)를 성막한다(도 22 참조). 이상과 같이 하여, 도 2에 나타내는 트랜지스터(490)를 제작할 수 있다.
<반도체 장치의 구조>
다음에, 도 23을 이용하여, 트랜지스터(490)를 갖는 반도체 장치의 일례를 설명한다.
도 23은 본 발명의 일 양태에 따른 반도체 장치의 단면도이다. 도 23은 일점 쇄선을 경계로 다른 단면을 나타낸다.
도 23에 나타내는 반도체 장치는 트랜지스터(491)와, 트랜지스터(491) 위의 절연체(552)와, 절연체(552) 위의 트랜지스터(490)를 가진다. 또한, 절연체(552)는 산소 및 수소를 차단하는 기능을 갖는 절연체이다.
트랜지스터(491)는 반도체 기판(400) 위의 절연체(462)와, 절연체(462) 위의 도전체(454)와, 도전체(454)의 측면에 접촉하는 절연체(470)와, 반도체 기판(400) 내의 도전체(454) 및 절연체(470)와 중첩하지 않는 영역인 영역(476)과, 절연체(470)와 중첩하는 영역인 영역(474)을 가진다.
반도체 기판(400)은 예를 들면, 실리콘, 저마늄 등의 단체 반도체, 또는 탄화 실리콘, 실리콘 저마늄, 비소화 갈륨, 질화 갈륨, 인화 인듐, 산화 아연, 산화 갈륨 등의 화합물 반도체를 이용하면 좋다. 또한, 반도체 기판(400)은 비정질 반도체 또는 결정질 반도체를 이용하면 좋고, 결정질 반도체로서는 단결정 반도체, 다결정 반도체, 미결정 반도체 등이 있다.
절연체(462)는 트랜지스터(491)의 게이트 절연체로서의 기능을 가진다. 또한, 도전체(454)는 트랜지스터(491)의 게이트 전극으로서의 기능을 가진다. 또한, 절연체(470)는 도전체(454)의 측벽 절연체(사이드월이라고도 함)로서의 기능을 가진다. 또한, 영역(476)은 트랜지스터(491)의 소스 영역 또는 드레인 영역으로서의 기능을 가진다. 또한, 영역(474)은 트랜지스터(491)의 LDD(Lightly Doped Drain) 영역으로서의 기능을 가진다.
또한, 영역(474)은 도전체(454)를 마스크로 한 불순물 첨가에 의해 형성할 수 있다. 또한, 그 후, 절연체(470)를 형성하고, 도전체(454) 및 절연체(470)를 마스크로 한 불순물 주입에 의해, 영역(476)을 형성할 수 있다. 따라서, 영역(474)과 영역(476)을 동종의 불순물에 의해 형성하는 경우, 영역(474)은 영역(476)보다 불순물 농도가 낮은 영역이 된다.
트랜지스터(491)는 영역(474)을 가짐으로써, 단채널 효과를 억제할 수 있다. 따라서, 미세화에 적절한 구조인 것을 알 수 있다.
트랜지스터(491)는 반도체 기판(400)에 제공된 다른 트랜지스터와 영역(460) 등에 의해 분리된다. 영역(460)은 절연성을 갖는 영역이다. 또한, 도 23에서는 영역(460)을 STI(Shallow Trench Isolation)라고 불리는 방법으로 형성한 예를 나타내지만, 이것으로 한정되지 않는다. 예를 들면, 영역(460) 대신에, LOCOS(Local Oxidation of Silicon)법에 의해 형성된 절연체를 이용하여, 트랜지스터 사이를 분리해도 상관없다.
도 23에서는 트랜지스터(491)에 인접하여, 트랜지스터(491)와 같은 극성을 갖는 트랜지스터(492)를 배치한 예를 나타낸다. 또한, 도 23에서는 트랜지스터(491)와 트랜지스터(492)가 영역(476)을 통하여 전기적으로 접속하고 있는 예를 나타낸다. 또한, 트랜지스터(491)와 트랜지스터(492)는 다른 극성을 갖는 트랜지스터여도 상관없다. 그 경우, 트랜지스터(491)와 트랜지스터(492)를 영역(460)에 의해 분리하고, 트랜지스터(491)와 트랜지스터(492)에서 영역(474) 및 영역(476)에 포함되는 불순물의 종류를 바꾸어, 트랜지스터(491) 및 트랜지스터(492)의 어느 한쪽, 또는 양쪽의 게이트 전극으로서 기능하는 도전체와 중첩하는 반도체 기판(400)의 영역의 일부에 도전형이 다른 웰 영역을 형성하면 좋다.
트랜지스터(491)와 트랜지스터(492)가 다른 극성을 가짐으로써, 상보형 금속 산화물 반도체(CMOS：Complementary Metal Oxide Semiconductor)를 구성할 수 있다. CMOS를 구성함으로써, 반도체 장치의 소비 전력을 저감할 수 있다. 또는, 동작 속도를 높게 할 수 있다.
또한, 트랜지스터(491) 및 트랜지스터(492)의 구조는 도 23에 나타낸 구조로 한정되지 않는다. 예를 들면, 도 24에 나타내는 트랜지스터(491) 및 트랜지스터(492)와 같이, 반도체 기판(400)에 볼록부(돌기, 핀 등이라고도 불림)를 갖는 구조여도 상관없다. 도 24에 나타내는 트랜지스터(491) 및 트랜지스터(492)의 구조는 도 23에 나타낸 트랜지스터(491) 및 트랜지스터(492)의 구조와 비교하여, 같은 점유 면적에 대한 실효적인 채널 폭을 크게 할 수 있다. 따라서, 트랜지스터(491) 및 트랜지스터(492)의 도통 시의 전류를 크게 할 수 있다.
또는, 예를 들면, 도 25에 나타내는 트랜지스터(491) 및 트랜지스터(492)와 같이, 반도체 기판(400)에 절연체 영역(452)을 제공하는 구조로 해도 상관없다. 도 25에 나타내는 트랜지스터(491) 및 트랜지스터(492)의 구조로 함으로써, 독립하여 구동되는 트랜지스터 사이를 보다 확실히 분리할 수 있어, 리크 전류를 억제할 수 있다. 그 결과, 트랜지스터(491) 및 트랜지스터(492)의 비도통 시의 전류를 작게 할 수 있다. 또한, 트랜지스터(491) 및 트랜지스터(492)의 도통 시의 전류를 크게 할 수 있다.
또한, 도 23 등에 나타내는 바와 같이, 트랜지스터(491) 및 트랜지스터(492) 등과 트랜지스터(490) 등의 사이에 절연체(552)가 제공되는 것이 바람직하다. 절연체(552)는 산소 및 수소를 차단하는 기능을 갖는 것이 바람직하다. 또는, 절연체(552)는 반도체(406a) 또는/및 반도체(406c)보다 산소 및 수소를 차단하는 기능이 높은 것이 바람직하다. 절연체(552)로서 예를 들면, 산화 알루미늄, 산화질화 알루미늄, 산화 갈륨, 산화질화 갈륨, 산화 이트륨, 산화질화 이트륨, 산화 하프늄, 산화질화 하프늄, 산화 탄탈럼, 산화 지르코늄, 타이타늄산지르콘산납(PZT), 타이타늄산 스트론튬(SrTiO3) 또는 (Ba, Sr)TiO3(BST) 등을 단층 또는 적층으로 이용할 수 있다. 또는, 이러한 절연막을 질화 처리하여 산화질화막으로 해도 좋다. 특히, 산화 알루미늄은 수소, 물, 및 산소에 대한 장벽이 뛰어나기 때문에 바람직하다.
절연체(552)는 스퍼터링법, 화학 기상 성장(CVD：Chemical Vapor Deposition)법, 분자선 에피택시(MBE：Molecular Beam Epitaxy)법 또는 펄스 레이저 퇴적(PLD：PulsedLaser Deposition)법, 원자층 퇴적(ALD：Atomic Layer Deposition)법 등을 이용하여 성막하면 좋다.
또한, CVD법은 플라즈마를 이용하는 플라즈마 CVD(PECVD：Plasma Enhanced CVD)법, 열을 이용하는 열CVD(TCVD：Thermal CVD)법 등으로 분류할 수 있다. 또한, 이용하는 원료 가스에 의해 금속 CVD(MCVD：Metal CVD)법, 유기 금속 CVD(MOCVD：Metal Organic CVD)법으로 나눌 수 있다.
플라즈마 CVD법은 비교적 저온에서 고품질의 막을 얻을 수 있다. 열CVD법은 플라즈마를 이용하지 않기 때문에, 플라즈마 대미지가 생기지 않고, 결함이 적은 막을 얻을 수 있다.
CVD법은 원료 가스의 유량비에 의해, 얻어지는 막의 조성을 제어할 수 있다. 예를 들면, MCVD법 및 MOCVD법에서는 원료 가스의 유량비에 의해, 임의의 조성의 막을 성막할 수 있다. 또한, 예를 들면, MCVD법 및 MOCVD법에서는 성막하면서 원료 가스의 유량비를 변화시킴으로써, 조성이 연속적으로 변화한 막을 성막할 수 있다. 원료 가스의 유량비를 변화시키면서 성막하는 경우, 복수의 성막실을 이용하여 성막하는 경우와 비교하여, 반송이나 압력 조정에 걸리는 시간만큼, 성막에 걸리는 시간을 짧게 할 수 있다. 따라서, 트랜지스터(490)의 생산성을 높일 수 있다.
예를 들면, 트랜지스터(491) 및 트랜지스터(492)가 실리콘을 이용한 트랜지스터인 경우, 수소를 외부로부터 공급함으로써 실리콘의 댕글링 본드를 저감시킬 수 있기 때문에, 트랜지스터의 전기 특성이 향상되는 경우가 있다. 수소의 공급은 예를 들면, 수소를 포함하는 분위기하에서의 가열 처리에 의해 행하면 좋다. 또는, 예를 들면, 수소를 포함하는 절연체를 트랜지스터(491) 및 트랜지스터(492)의 근방에 배치하고 가열 처리를 행함으로써, 이 수소를 확산시켜 트랜지스터(491) 및 트랜지스터(492)에 공급해도 상관없다. 구체적으로는 트랜지스터(491) 위 및 트랜지스터(492) 위의 절연체(464)가 수소를 포함하는 절연체로 하면 바람직하다. 또한, 절연체(464)는 단층 구조 또는 적층 구조로 해도 상관없다. 예를 들면, 산화질화 실리콘 또는 산화 실리콘과, 질화산화 실리콘 또는 질화 실리콘을 갖는 적층 구조 등으로 하면 좋다.
수소를 포함하는 절연체는, 예를 들면, TDS 분석에서 100℃ 이상 700℃ 이하, 또는 100℃ 이상 500℃ 이하의 표면 온도의 범위에서 1×1018atoms/cm3 이상, 1×1019atoms/cm3 이상, 또는 1×1020atoms/cm3 이상의 수소(수소 원자수 환산)를 방출하는 경우도 있다.
그런데, 절연체(464)로부터 확산된 수소는 절연체(464)의 개구부에 제공된 도전체(472), 절연체(464) 위의 배선층(467), 배선층(467) 위의 배선층(469) 등을 통하여, 트랜지스터(490)의 근방까지 도달하는 경우가 있지만, 절연체(552)가 수소를 차단하는 기능을 가지기 때문에, 트랜지스터(490)까지 도달하는 수소는 근소해진다. 수소는 산화물 반도체 내에서 캐리어 트랩이나 캐리어 발생원이 되어 트랜지스터(490)의 전기 특성을 열화시키는 경우가 있다. 그 때문에, 절연체(552)에 의해 수소를 차단하는 것은 반도체 장치의 성능 및 신뢰성을 높이기 위해서 중요한 의미를 가진다. 또한, 도전체(472) 등의 개구부를 매립하여 제공되는 도전체는 트랜지스터, 용량 소자 등의 각 소자 사이를 전기적으로 접속하는 기능을 가진다. 또한, 배선층(467) 및 배선층(469) 등에 있어서, 해칭이 있는 영역은 도전체를 나타내고, 해칭이 없는 영역은 절연체를 나타낸다. 또한, 배선층(467) 및 배선층(469) 등의 배선층은 도전체(472) 등의 개구부를 매립하여 제공되는 도전체 사이를 전기적으로 접속하는 기능을 가진다.
한편, 예를 들면, 트랜지스터(490)에 외부로부터 산소를 공급함으로써, 산화물 반도체의 산소 결손을 저감시킬 수 있기 때문에, 트랜지스터의 전기 특성이 향상되는 경우가 있다. 산소의 공급은 예를 들면, 산소를 포함하는 분위기하에서의 가열 처리에 의해 행하면 좋다. 또는, 예를 들면, 과잉 산소(산소)를 포함하는 절연체를 트랜지스터(490)의 근방에 제공하고, 가열 처리를 행함으로써, 이 산소를 확산시켜, 트랜지스터(490)에 공급해도 상관없다. 여기에서는 트랜지스터(490)의 절연체(402)가 과잉 산소를 포함하는 절연체를 이용한다.
확산된 산소는 각 층을 통하여 트랜지스터(491) 및 트랜지스터(492)까지 도달하는 경우가 있지만, 절연체(552)가 산소를 차단하는 기능을 가지기 때문에, 트랜지스터(491) 및 트랜지스터(492)까지 도달하는 산소는 근소해진다. 트랜지스터(491) 및 트랜지스터(492)가 실리콘을 이용한 트랜지스터인 경우, 실리콘 내에 산소가 혼입됨으로써 실리콘의 결정성을 저하시키는 것이나, 캐리어의 이동을 저해시키는 요인이 되는 경우가 있다. 그 때문에, 절연체(552)에 의해 산소를 차단하는 것은 반도체 장치의 성능 및 신뢰성을 높이기 위해서 중요한 의미를 가진다.
또한, 도 23 등에서, 반도체 장치는 트랜지스터(490) 위에 절연체(408)을 가지면 바람직하다. 절연체(408)는 산소 및 수소를 차단하는 기능을 가진다. 또는, 절연체(408)는 예를 들면, 반도체(406a) 또는/및 반도체(406c)보다 산소 및 수소를 차단하는 기능이 높다. 절연체(408)는 예를 들면 절연체(552)에 대한 기재를 참조한다.
반도체 장치가 절연체(408)를 가짐으로써, 산소가 트랜지스터(490)로부터 외방 확산하는 것을 억제할 수 있다. 따라서, 절연체(402) 등에 포함되는 과잉 산소(산소)의 양에 대하여, 트랜지스터(490)에 효과적으로 산소를 공급할 수 있다. 또한, 절연체(408)는 절연체(408)보다 위에 제공된 층이나 반도체 장치의 외부로부터 혼입하는 수소를 포함하는 불순물을 차단하기 때문에, 불순물의 혼입에 의해 트랜지스터(490)의 전기 특성이 열화하는 것을 억제할 수 있다.
또한, 편의상, 절연체(552) 또는/및 절연체(408)를 트랜지스터(490)와 구별하여 설명했지만, 트랜지스터(490)의 일부여도 상관없다.
또한, 반도체 장치는 절연체(408) 위에는 절연체(418)를 갖는 것이 바람직하다. 또한, 반도체 장치는 절연체(418) 및 절연체(408)의 개구부에 제공된 도전체(416b)를 통하여 트랜지스터(490)와 각각 전기적으로 접속하는 도전체(424)를 가져도 상관없다.
본 실시형태는 적어도 그 일부를 본 명세서 중에 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 2)
본 실시형태에서는 상술한 실시형태에 나타내는 반도체(406a), 반도체(406b), 반도체(406c) 등에 적용할 수 있는 본 발명의 일 양태인 산화물 반도체의 구조에 대하여 설명한다. 또한, 본 명세서에서, 결정이 삼방정 또는 능면체정인 경우, 육방정계로서 나타낸다.
<산화물 반도체의 구조>
이하에서는 산화물 반도체의 구조에 대하여 설명한다.
산화물 반도체는 단결정 산화물 반도체와 그 이외의 비단결정 산화물 반도체로 나눌 수 있다. 비단결정 산화물 반도체로서는, CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor), 다결정 산화물 반도체, 미결정 산화물 반도체, 비정질 산화물 반도체 등이 있다.
또한, 다른 관점에서는 산화물 반도체는 비정질 산화물 반도체와, 그 이외의 결정성 산화물 반도체로 나눌 수 있다. 결정성 산화물 반도체로서는 단결정 산화물 반도체, CAAC-OS, 다결정 산화물 반도체, 미결정 산화물 반도체 등이 있다.
<CAAC-OS>
우선은 CAAC-OS에 대하여 설명한다. 또한, CAAC-OS를, CANC(C-Axis Aligned nanocrystals)를 갖는 산화물 반도체라고 부를 수도 있다.
CAAC-OS는 c축 배향한 복수의 결정부(펠릿이라고도 함)를 갖는 산화물 반도체의 하나이다.
투과형 전자 현미경(TEM：Transmission Electron Microscope)에 의해, CAAC-OS의 명시야상과 회절 패턴과의 복합 해석상(고분해능 TEM상이라고도 함)을 관찰하면, 복수의 펠릿을 확인할 수 있다. 한편, 고분해능 TEM상에서는 펠릿들의 경계, 즉 결정립계(그레인 바운더리라고도 함)를 명확하게 확인할 수 없다. 그러므로, CAAC-OS는 결정립계에 기인한 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
이하에서는 TEM에 의해 관찰한 CAAC-OS에 대하여 설명한다. 도 26의 (A)에, 시료면과 대략 평행한 방향에서 관찰한 CAAC-OS의 단면의 고분해능 TEM상을 나타낸다. 고분해능 TEM상의 관찰에는 구면 수차 보정(Spherical Aberration Corrector) 기능을 이용했다. 구면 수차 보정 기능을 이용한 고분해능 TEM상을 특히 Cs 보정 고분해능 TEM상이라고 부른다. Cs 보정 고분해능 TEM상의 취득은 예를 들면, 일본 전자 주식회사(JEOL Ltd.) 제조, 원자 분해능 분석 전자 현미경 JEM-ARM200F 등에 의해 행할 수 있다.
도 26의 (A)의 영역 (1)을 확대한 Cs 보정 고분해능 TEM상을 도 26의 (B)에 나타낸다. 도 26의 (B)로부터, 펠릿에서 금속 원자가 층상으로 배열되어 있는 것을 확인할 수 있다. 금속 원자의 각층의 배열은 CAAC-OS의 막을 형성하는 면(피형성면이라고도 함) 또는 상면의 요철을 반영하고 있고, CAAC-OS의 피형성면 또는 상면과 평행이 된다.
도 26의 (B)에 나타내는 바와 같이, CAAC-OS는 특징적인 원자 배열을 가진다. 도 26의 (C)는 특징적인 원자 배열을 보조선으로 나타낸 것이다. 도 26의 (B) 및 도 26의 (C)로부터, 펠릿 하나의 크기는 1 nm 이상 3 nm 이하 정도이고, 펠릿과 펠릿과의 기울기에 의해 생기는 간극의 크기는 0.8 nm 정도인 것을 알 수 있다. 따라서, 펠릿을 나노 결정(nc：nanocrystal)이라고 부를 수도 있다.
여기서, Cs 보정 고분해능 TEM상을 기초로, 기판(5120) 위의 CAAC-OS의 펠릿(5100)의 배치를 모식적으로 나타내면, 벽돌 또는 블록이 겹겹이 쌓인 것 같은 구조가 된다(도 26의 (D) 참조). 도 26의 (C)에서 관찰된 펠릿과 펠릿과의 사이에 기울기가 생긴 개소는 도 26의 (D)에 나타내는 영역(5161)에 상당한다.
또한, 도 27의 (A)에 시료면과 대략 수직인 방향으로부터 관찰한 CAAC-OS의 평면의 Cs 보정 고분해능 TEM상을 나타낸다. 도 27의 (A)의 영역 (1), 영역 (2), 및 영역 (3)을 확대한 Cs 보정 고분해능 TEM상을 각각 도 27의 (B), 도 27의 (C), 및 도 27의 (D)에 나타낸다. 도 27의 (B), 도 27의 (C), 및 도 27의 (D)로부터, 펠릿은 금속 원자가 삼각 형상, 사각 형상, 또는 육각 형상으로 배열되어 있는 것을 확인할 수 있다. 그러나, 다른 펠릿 사이에서 금속 원자의 배열에 규칙성은 볼 수 없다.
다음에, X선 회절(XRD：X-Ray Diffraction)에 의해 해석한 CAAC-OS에 대하여 설명한다. 예를 들면, InGaZnO4의 결정을 갖는 CAAC-OS에 대하여, out-of-plane법에 의한 구조 해석을 행하면, 도 28의 (A)에 나타내는 바와 같이 회절각(2θ)이 31°근방에 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (009)면에 귀속되기 때문에, CAAC-OS의 결정이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 대략 수직인 방향을 향하고 있는 것을 확인할 수 있다.
또한, CAAC-OS의 out-of-plane법에 의한 구조 해석에서는 2θ가 31° 근방의 피크 외에, 2θ가 36°근방에도 피크가 나타나는 경우가 있다. 2θ가 36° 근방의 피크는 CAAC-OS 중의 일부에, c축 배향성을 갖지 않는 결정이 포함되는 것을 나타낸다. 보다 바람직한 CAAC-OS는 out-of-plane법에 의한 구조 해석에서는 2θ가 31° 근방에 피크를 나타내고, 2θ가 36° 근방에 피크를 나타내지 않는다.
한편, CAAC-OS에 대하여, c축에 대략 수직인 방향으로부터 X선을 입사시키는 in-plane법에 의한 구조 해석을 행하면, 2θ가 56° 근방에 피크가 나타난다. 이 피크는 InGaZnO4의 결정의 (110)면에 귀속된다. CAAC-OS의 경우는 2θ를 56° 근방에 고정하고, 시료면의 법선 벡터를 축(φ축)으로서 시료를 회전시키면서 분석(φ스캔)을 행하여도, 도 28의 (B)에 나타내는 바와 같이 명료한 피크는 나타나지 않는다. 이것에 대하여, InGaZnO4의 단결정 산화물 반도체의 경우, 2θ를 56° 근방에 고정하여 φ스캔한 경우, 도 28의 (C)에 나타내는 바와 같이 (110)면과 등가인 결정면에 귀속되는 피크가 6개 관찰된다. 따라서, XRD를 이용한 구조 해석으로부터, CAAC-OS는 a축 및 b축의 배향이 불규칙한 것을 확인할 수 있다.
다음에, 전자 회절에 의해 해석한 CAAC-OS에 대하여 설명한다. 예를 들면, InGaZnO4의 결정을 갖는 CAAC-OS에 대하여, 시료면에 평행하게 프로브 직경이 300 nm의 전자선을 입사시키면, 도 29의 (A)에 도시하는 바와 같은 회절 패턴(제한 시야 투과 전자 회절 패턴이라고도 함)이 나타나는 경우가 있다. 이 회절 패턴에는 InGaZnO4의 결정의 (009)면에 기인한 스폿이 포함된다. 따라서, 전자 회절에 의해서도, CAAC-OS에 포함되는 펠릿이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 대략 수직인 방향을 향하고 있는 것을 알 수 있다. 한편, 같은 시료에 대하여, 시료면에 수직으로 프로브 직경이 300 nm인 전자선을 입사시켰을 때의 회절 패턴을 도 29의 (B)에 나타낸다. 도 29의 (B)로부터, 링 형상의 회절 패턴이 확인된다. 따라서, 전자 회절에 의해서도, CAAC-OS에 포함되는 펠릿의 a축 및 b축은 배향성을 갖지 않는 것을 알 수 있다. 또한, 도 29의 (B)에서의 제1 링은 InGaZnO4의 결정의 (010)면 및 (100)면 등에 기인한다고 생각된다. 또한, 도 29의 (B)에서의 제2 링은 (110)면 등에 기인한다고 생각된다.
또한, CAAC-OS는 결함 준위 밀도가 낮은 산화물 반도체이다. 산화물 반도체의 결함으로서는 예를 들면, 불순물에 기인한 결함이나, 산소 결손 등이 있다. 따라서, CAAC-OS는 불순물 농도가 낮은 산화물 반도체라고 할 수도 있다. 또한, CAAC-OS는 산소 결손이 적은 산화물 반도체라고 할 수도 있다.
산화물 반도체에 포함되는 불순물은 캐리어 트랩이 되는 경우나, 캐리어 발생원이 되는 경우가 있다. 또한, 산화물 반도체 내의 산소 결손은 캐리어 트랩이 되는 경우나, 수소를 포획함으로써 캐리어 발생원이 되는 경우가 있다.
또한, 불순물은 산화물 반도체의 주성분 이외의 원소로, 수소, 탄소, 실리콘, 천이 금속 원소 등이 있다. 예를 들면, 실리콘 등의 산화물 반도체를 구성하는 금속 원소보다 산소와의 결합력이 강한 원소는 산화물 반도체로부터 산소를 빼앗음으로써 산화물 반도체의 원자 배열을 어지럽혀, 결정성을 저하시키는 요인이 된다. 또한, 철이나 니켈 등의 중금속, 아르곤, 이산화탄소 등은 원자 반경(또는, 분자 반경)이 크기 때문에, 산화물 반도체의 원자 배열을 어지럽혀, 결정성을 저하시키는 요인이 된다.
또한, 결함 준위 밀도가 낮은(산소 결손이 적은) 산화물 반도체는 캐리어 밀도를 낮게 할 수 있다. 그러한 산화물 반도체를 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체라고 부른다. CAAC-OS는 불순물 농도가 낮고, 결함 준위 밀도가 낮다. 즉, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체가 되기 쉽다. 따라서, CAAC-OS를 이용한 트랜지스터는 문턱 전압이 마이너스가 되는 전기 특성(노멀리 온이라고도 함)이 되는 일이 적다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체는 캐리어 트랩이 적다. 산화물 반도체의 캐리어 트랩에 포획된 전하는 방출하기까지 필요로 하는 시간이 길고, 마치 고정 전하와 같이 행동하는 경우가 있다. 그 때문에, 불순물 농도가 높고, 결함 준위 밀도가 높은 산화물 반도체를 이용한 트랜지스터는 전기 특성이 불안정해지는 경우가 있다. 한편, CAAC-OS를 이용한 트랜지스터는 전기 특성의 변동이 작고, 신뢰성이 높은 트랜지스터가 된다.
또한, CAAC-OS는 결함 준위 밀도가 낮기 때문에, 광의 조사 등에 의해 생성된 캐리어가 결함 준위에 포획되는 일이 적다. 따라서, CAAC-OS를 이용한 트랜지스터는 가시광이나 자외광의 조사에 의한 전기 특성의 변동이 작다.
<미결정 산화물 반도체>
다음에, 미결정 산화물 반도체에 대하여 설명한다.
미결정 산화물 반도체는 고분해능 TEM상에서, 결정부를 확인할 수 있는 영역과 명확한 결정부를 확인할 수 없는 영역을 가진다. 미결정 산화물 반도체에 포함되는 결정부는 1 nm 이상 100 nm 이하, 또는 1 nm 이상 10 nm 이하의 크기인 것이 많다. 특히, 1 nm 이상 10 nm 이하, 또는 1 nm 이상 3 nm 이하의 미결정인 나노 결정을 갖는 산화물 반도체를 nc-OS(nanocrystalline Oxide Semiconductor)라고 부른다. nc-OS는, 예를 들면, 고분해능 TEM상에서는 결정립계를 명확하게 확인할 수 없는 경우가 있다. 또한, 나노 결정은 CAAC-OS에서의 펠릿과 기원이 같을 가능성이 있다. 따라서, 이하에서는 nc-OS의 결정부를 펠릿이라고 부르는 경우가 있다.
nc-OS는 미소한 영역(예를 들면, 1 nm 이상 10 nm 이하의 영역, 특히 1 nm 이상 3 nm 이하의 영역)에서 원자 배열에 주기성을 가진다. 또한, nc-OS는 다른 펠릿간에 결정 방위에서 규칙성이 관찰되지 않는다. 따라서, 막 전체에서 배향성이 보이지 않는다. 따라서, nc-OS는 분석 방법에 의해서는 비정질 산화물 반도체와 구별이 되지 않는 경우가 있다. 예를 들면, nc-OS에 대하여 펠릿보다 큰 직경의 X선을 이용하는 XRD 장치를 이용하여 구조 해석을 행하면 out-of-plane법에 의한 해석에서는 결정면을 나타내는 피크가 검출되지 않는다. 또한, nc-OS에 대하여, 펠릿보다 큰 프로브 직경(예를 들면, 50 nm 이상)의 전자선을 이용하는 전자 회절(제한 시야 전자 회절이라고도 함)을 행하면 헤일로 패턴과 같은 회절 패턴이 관측된다. 한편, nc-OS에 대하여 펠릿의 크기와 가깝거나 펠릿보다 작은 프로브 직경의 전자선을 이용하는 나노 빔 전자 회절을 행하면 스폿이 관측된다. 또한, nc-OS에 대하여 나노 빔 전자 회절을 행하면 원을 그리듯이(링 형상으로) 휘도가 높은 영역이 관측되는 경우가 있다. 또한, 링 형상의 영역 내에 복수의 스폿이 관측되는 경우가 있다.
이와 같이, 펠릿(나노 결정)간에서는 결정 방위가 규칙성을 갖지 않기 때문에, nc-OS를 RANC(Random Aligned nanocrystals)를 갖는 산화물 반도체, 또는 NANC(Non-Aligned nanocrystals)를 갖는 산화물 반도체라고 부를 수도 있다.
nc-OS는 비정질 산화물 반도체보다 규칙성이 높은 산화물 반도체이다. 따라서, nc-OS는 비정질 산화물 반도체보다 결함 준위 밀도가 낮아진다. 단, nc-OS는 다른 펠릿간에 결정 방위에서 규칙성을 볼 수 없다. 따라서, nc-OS는 CAAC-OS와 비교하여 결함 준위 밀도가 높아진다.
<비정질 산화물 반도체>
다음에, 비정질 산화물 반도체에 대하여 설명한다.
비정질 산화물 반도체는 막 내에서의 원자 배열이 불규칙하고, 결정부를 갖지 않는 산화물 반도체이다. 석영과 같은 무정형 상태를 갖는 산화물 반도체가 일례이다.
비정질 산화물 반도체는 고분해능 TEM상에서 결정부를 확인할 수 없다.
비정질 산화물 반도체에 대하여, XRD 장치를 이용한 구조 해석을 행하면, out-of-plane법에 의한 해석에서는 결정면을 나타내는 피크가 검출되지 않는다. 또한, 비정질 산화물 반도체에 대하여 전자 회절을 행하면 헤일로 패턴이 관측된다. 또한, 비정질 산화물 반도체에 대하여 나노 빔 전자 회절을 행하면 스폿이 관측되지 않고, 헤일로 패턴만이 관측된다.
비정질 구조에 대해서는 다양한 견해가 있다. 예를 들면, 원자 배열에 전혀 질서성을 갖지 않는 구조를 완전한 비정질 구조(completely amorphous structure)라고 부르는 경우가 있다. 또한, 최근접 원자간 거리 또는 제2 근접 원자간 거리까지 질서성을 갖고, 장거리 질서성을 갖지 않는 구조를 비정질 구조라고 부르는 경우도 있다. 따라서, 가장 엄격한 정의에 따르면, 조금이라도 원자 배열에 질서성을 갖는 산화물 반도체는 비정질 산화물 반도체라고 부를 수 없다. 또한, 적어도, 장거리 질서성을 갖는 산화물 반도체를 비정질 산화물 반도체라고 부를 수 없다. 따라서, 결정부를 갖기 때문에, 예를 들면, CAAC-OS 및 nc-OS를 비정질 산화물 반도체 또는 완전한 비정질 산화물 반도체라고 부를 수 없다.
<비정질 라이크 산화물 반도체>
또한, 산화물 반도체는 nc-OS와 비정질 산화물 반도체 사이의 구조를 갖는 경우가 있다. 그러한 구조를 갖는 산화물 반도체를 특히 비정질 라이크 산화물 반도체(a-like OS：amorphous-like Oxide Semiconductor)라고 부른다.
a-like OS는 고분해능 TEM상에서 공동(void)이 관찰되는 경우가 있다. 또한, 고분해능 TEM상에서, 명확하게 결정부를 확인할 수 있는 영역과 결정부를 확인할 수 없는 영역을 가진다.
공동을 가지기 때문에, a-like OS는 불안정한 구조이다. 이하에서는 a-like OS가 CAAC-OS 및 nc-OS와 비교하여 불안정한 구조인 것을 나타내기 위해, 전자 조사에 의한 구조의 변화를 나타낸다.
전자 조사를 행하는 시료로서 a-like OS(시료 A라고 표기함), nc-OS(시료 B라고 표기함), 및 CAAC-OS(시료 C라고 표기함)를 준비한다. 어느 시료도 In-Ga-Zn 산화물이다.
먼저, 각 시료의 고분해능 단면 TEM상을 취득한다. 고분해능 단면 TEM상에 의해, 각 시료는 모두 결정부를 갖는 것을 알 수 있다.
또한, 어느 부분을 하나의 결정부로 볼지에 대한 판정은 이하와 같이 행하면 좋다. 예를 들면, InGaZnO4의 결정의 단위 격자는 In-O층을 3층 갖고, 또한 Ga-Zn-O층을 6층 갖는, 합계 9층이 c축 방향으로 층상으로 중첩된 구조를 갖는 것이 알려져 있다. 이러한 근접하는 층들간의 간격은 (009)면의 격자면 간격(d값이라고도 함)과 동일한 정도이며, 결정 구조 해석으로부터 그 값은 0.29 nm로 구해진다. 따라서, 격자 무늬의 간격이 0.28 nm 이상 0.30 nm 이하인 개소를 InGaZnO4의 결정부라고 볼 수 있다. 또한, 격자 무늬는 InGaZnO4의 결정의 a-b면에 대응한다.
도 30은 각 시료의 결정부(22개소에서 45개소)의 평균의 크기를 조사한 예이다. 단, 상술한 격자 무늬의 길이를 결정부의 크기로 하고 있다. 도 30으로부터, a-like OS는 전자의 누적 조사량에 따라 결정부가 커지는 것을 알 수 있다. 구체적으로는 도 30 중에 (1)에서 나타내는 바와 같이, TEM에 의한 관찰 초기에서는 1.2 nm 정도의 크기였던 결정부(초기핵이라고도 함)가 누적 조사량이 4.2×108e-/nm2에서는 2.6 nm 정도의 크기까지 성장하고 있는 것을 알 수 있다. 한편, nc-OS 및 CAAC-OS는 전자 조사 개시 시부터 전자의 누적 조사량이 4.2×108e-/nm2까지의 범위에서, 결정부의 크기에 변화를 볼 수 없는 것을 알 수 있다. 구체적으로는 도 30 중의 (2) 및 (3)에 나타내는 바와 같이, 전자의 누적 조사량에 상관없이, nc-OS 및 CAAC-OS의 결정부의 크기는 각각 1.4 nm 정도 및 2.1 nm 정도인 것을 알 수 있다.
이와 같이, a-like OS는 전자 조사에 의해 결정부의 성장을 볼 수 있는 경우가 있다. 한편, nc-OS 및 CAAC-OS는 전자 조사에 의한 결정부의 성장을 거의 볼 수 없는 것을 알 수 있다. 즉, a-like OS는 nc-OS 및 CAAC-OS와 비교하여, 불안정한 구조인 것을 알 수 있다.
또한, 공동을 가지기 때문에, a-like OS는 nc-OS 및 CAAC-OS와 비교하여 밀도가 낮은 구조이다. 구체적으로는 a-like OS의 밀도는 같은 조성의 단결정의 밀도의 78.6% 이상 92.3% 미만이 된다. 또한, nc-OS의 밀도 및 CAAC-OS의 밀도는 같은 조성의 단결정의 밀도의 92.3% 이상 100% 미만이 된다. 단결정의 밀도의 78% 미만이 되는 산화물 반도체는 성막하는 것 자체가 곤란하다.
예를 들면, In：Ga：Zn = 1：1：1[원자수비]를 만족하는 산화물 반도체에서, 능면체정 구조를 갖는 단결정 InGaZnO4의 밀도는 6.357g/cm3가 된다. 따라서, 예를 들면, In：Ga：Zn = 1：1：1[원자수비]를 만족하는 산화물 반도체에서, a-like OS의 밀도는 5.0g/cm3 이상 5.9g/cm3 미만이 된다. 또한, 예를 들면, In：Ga：Zn = 1：1：1[원자수비]를 만족하는 산화물 반도체에서, nc-OS의 밀도 및 CAAC-OS의 밀도는 5.9g/cm3 이상 6.3g/cm3 미만이 된다.
또한, 같은 조성의 단결정이 존재하지 않는 경우가 있다. 그 경우, 임의의 비율로 조성이 다른 단결정을 조합함으로써, 원하는 조성에서의 단결정에 상당하는 밀도를 추측할 수 있다. 원하는 조성의 단결정에 상당하는 밀도는 조성이 다른 단결정을 조합하는 비율에 대하여, 가중 평균을 이용하여 추측하면 좋다. 단, 밀도는 가능한 한 적은 종류의 단결정을 조합하여 추측하는 것이 바람직하다.
이상과 같이, 산화물 반도체는 다양한 구조를 취하고, 각각이 다양한 특성을 가진다. 또한, 산화물 반도체는 예를 들면, 비정질 산화물 반도체, a-like OS, 미결정 산화물 반도체, CAAC-OS 중 2종 이상을 갖는 적층막이어도 좋다.
<성막 모델>
이하에서는 CAAC-OS 및 nc-OS의 성막 모델의 일례에 대하여 설명한다.
도 31의 (A)는 스퍼터링법에 의해 CAAC-OS가 성막되는 양태를 나타낸 성막실 내의 모식도이다.
타겟(5130)은 백킹 플레이트에 접착되어 있다. 백킹 플레이트를 사이에 끼우고 타겟(5130)과 서로 마주보는 위치에는 복수의 마그넷이 배치된다. 이 복수의 마그넷에 의해 자장이 생긴다. 마그넷의 자장을 이용하여 성막 속도를 높이는 스퍼터링법은 마그네트론 스퍼터링법이라고 불린다.
기판(5120)은 타겟(5130)과 서로 마주보도록 배치되어 있고, 그 거리 d(타겟-기판간 거리(T-S간 거리)라고도 함)는 0.01 m 이상 1 m 이하, 바람직하게는 0.02 m 이상 0.5 m 이하로 한다. 성막실 내는 대부분이 성막 가스(예를 들면, 산소, 아르곤, 또는 산소를 5 체적% 이상의 비율로 포함하는 혼합 가스)로 채워지고, 0.01 Pa 이상 100 Pa 이하, 바람직하게는 0.1 Pa 이상 10 Pa 이하로 제어된다. 여기서, 타겟(5130)에 일정 이상의 전압을 인가함으로써, 방전이 시작되고 플라즈마가 확인된다. 또한, 타겟(5130)의 근방에는 자장에 의해 고밀도 플라즈마 영역이 형성된다. 고밀도 플라즈마 영역에서는 성막 가스가 이온화함으로써, 이온(5101)이 생긴다. 이온(5101)은 예를 들면, 산소의 양이온(O+)이나 아르곤의 양이온(Ar+) 등이다.
여기서, 타겟(5130)은 복수의 결정립을 갖는 다결정 구조를 갖고, 어느 하나의 결정립에는 벽개면이 포함된다. 도 32의 (A)에, 일례로서 타겟(5130)에 포함되는 InGaZnO4의 결정의 구조를 나타낸다. 또한, 도 32의 (A)는 b축에 평행한 방향으로부터 InGaZnO4의 결정을 관찰한 경우의 구조이다. 도 32의 (A)로부터, 근접하는 2개의 Ga-Zn-O층에서 각각의 층에서의 산소 원자들이 근거리에 배치되어 있는 것을 알 수 있다. 그리고, 산소 원자가 음의 전하를 가짐으로써, 근접하는 2개의 Ga-Zn-O층의 사이에는 척력이 생긴다. 그 결과, InGaZnO4의 결정은 근접하는 2개의 Ga-Zn-O층의 사이에 벽개면을 가진다.
고밀도 플라즈마 영역에서 생긴 이온(5101)은 전계에 의해 타겟(5130)측으로 가속되어, 결국 타겟(5130)과 충돌한다. 이때, 벽개면으로부터 평판 형상 또는 펠릿 형상의 스퍼터 입자인 펠릿(5100a) 및 펠릿(5100b)이 박리되어 스퍼터링된다. 또한, 펠릿(5100a) 및 펠릿(5100b)은 이온(5101)의 충돌의 충격에 의해, 구조에 변형이 생기는 경우가 있다.
펠릿(5100a)은 삼각형, 예를 들면 정삼각형의 평면을 갖는 평판 형상 또는 펠릿 형상의 스퍼터 입자이다. 또한, 펠릿(5100b)은 육각형, 예를 들면 정육각형의 평면을 갖는 평판 형상 또는 펠릿 형상의 스퍼터 입자이다. 또한, 펠릿(5100a) 및 펠릿(5100b) 등의 평판 형상 또는 펠릿 형상의 스퍼터 입자를 총칭하여 펠릿(5100)이라고 부른다. 펠릿(5100)의 평면의 형상은 삼각형, 육각형으로 한정되지 않고, 예를 들면, 삼각형이 복수개 합쳐진 형상이 되는 경우가 있다. 예를 들면, 삼각형(예를 들면, 정삼각형)이 2개 합쳐진 사각형(예를 들면, 마름모꼴)이 되는 경우도 있다.
펠릿(5100)은 성막 가스의 종류 등에 따라 두께가 결정된다. 이유는 후술하겠지만, 펠릿(5100)의 두께는 균일하게 하는 것이 바람직하다. 또한, 스퍼터 입자는 두께가 없는 펠릿 형상인 것이 두께가 있는 주사위 형상인 것보다 바람직하다. 예를 들면, 펠릿(5100)은 두께를 0.4 nm 이상 1 nm 이하, 바람직하게는 0.6 nm 이상 0.8 nm 이하로 한다. 또한, 예를 들면, 펠릿(5100)은 폭을 1 nm 이상 3 nm 이하, 바람직하게는 1.2 nm 이상 2.5 nm 이하로 한다. 펠릿(5100)은 상술한 도 30 중 (1)로 설명한 초기핵에 상당한다. 예를 들면, In-Ga-Zn 산화물을 갖는 타겟(5130)에 이온(5101)을 충돌시키면, 도 32의 (B)에 나타내는 바와 같이, Ga-Zn-O층, In-O층, 및 Ga-Zn-O층의 3층을 갖는 펠릿(5100)이 박리한다. 도 32의 (C)에 박리한 펠릿(5100)을 c축에 평행한 방향으로부터 관찰한 구조를 나타낸다. 펠릿(5100)은 2개의 Ga-Zn-O층(빵)과 In-O층(속재료)을 갖는 나노 사이즈의 샌드위치 구조라고 부를 수도 있다.
펠릿(5100)은 플라즈마를 통과할 때에, 전하를 받음으로써 측면이 음 또는 양으로 대전하는 경우가 있다. 펠릿(5100)은 예를 들면, 측면에 위치하는 산소 원자가 음으로 대전할 가능성이 있다. 측면이 같은 극성의 전하를 가짐으로써, 전하들간의 반발이 일어나, 평판 형상 또는 펠릿 형상을 유지할 수 있게 된다. 또한, CAAC-OS가 In-Ga-Zn 산화물인 경우, 인듐 원자와 결합한 산소 원자가 음으로 대전할 가능성이 있다. 또는, 인듐 원자, 갈륨 원자, 또는 아연 원자와 결합한 산소 원자가 음으로 대전할 가능성이 있다. 또한, 펠릿(5100)은 플라즈마를 통과할 때에, 플라즈마 내의 인듐 원자, 갈륨 원자, 아연 원자, 및 산소 원자 등과 결합함으로써 성장하는 경우가 있다. 상술한 도 30 중의 (2)와 (1)의 크기의 차이가 플라즈마 내에서의 성장분에 상당한다. 여기서, 기판(5120)이 실온 정도인 경우, 기판(5120) 위에서 펠릿(5100)의 성장이 일어나기 어렵기 때문에 nc-OS가 된다(도 31의 (B) 참조). 실온 정도로 성막할 수 있기 때문에, 기판(5120)이 대면적인 경우에도 nc-OS의 성막이 가능하다. 또한, 펠릿(5100)을 플라즈마 내에서 성장시키기 위해서는 스퍼터링법에서의 성막 전력을 높게 하는 것이 유효하다. 성막 전력을 높게 함으로써, 펠릿(5100)의 구조를 안정적으로 할 수 있다.
도 31의 (A) 및 도 31의 (B)에 나타내는 바와 같이, 예를 들면, 펠릿(5100)은 플라즈마 내를 연과 같이 비상하여, 기판(5120) 위까지 팔랑팔랑 날아 올라간다. 펠릿(5100)은 전하를 띠고 있기 때문에, 다른 펠릿(5100)이 이미 퇴적되어 있는 영역이 가까워지면 척력이 생긴다. 여기서, 기판(5120)의 상면에서는 기판(5120)의 상면에 평행한 방향의 자장(수평 자장이라고도 함)이 발생한다. 또한, 기판(5120) 및 타겟(5130) 사이에는 전위차가 부여되기 때문에, 기판(5120)으로부터 타겟(5130)을 향해 전류가 흐른다. 따라서, 펠릿(5100)은 기판(5120)의 상면에서, 자장 및 전류의 작용에 의해 힘(로렌츠력)을 받는다. 이것은 플레밍의 왼손의 법칙에 의해 이해할 수 있다.
펠릿(5100)은 원자 하나와 비교하면 질량이 크다. 따라서, 기판(5120)의 상면을 이동하기 위해서는 어떠한 힘을 외부로부터 인가하는 것이 중요해진다. 그 힘의 하나가 자장 및 전류의 작용으로 생기는 힘일 가능성이 있다. 또한, 펠릿(5100)에 기판(5120)의 상면을 이동하기 위해서 충분한 힘을 가하기 위해서는 기판(5120)의 상면에서 기판(5120)의 상면에 평행한 방향의 자장이 10 G 이상, 바람직하게는 20 G 이상, 더욱 바람직하게는 30 G 이상, 보다 바람직하게는 50 G 이상이 되는 영역을 형성하면 좋다. 또는, 기판(5120)의 상면에서 기판(5120)의 상면에 평행한 방향의 자장이 기판(5120)의 상면에 수직인 방향의 자장의 1.5배 이상, 바람직하게는 2배 이상, 더욱 바람직하게는 3배 이상, 보다 바람직하게는 5배 이상이 되는 영역을 형성하면 좋다.
이때, 마그넷과 기판(5120)이 상대적으로 이동하거나 또는 회전함으로써, 기판(5120)의 상면에서의 수평 자장의 방향은 계속 변화한다. 따라서, 기판(5120)의 상면에서 펠릿(5100)은 다양한 방향으로부터 힘을 받아 다양한 방향으로 이동할 수 있다.
또한, 도 31의 (A)에 나타내는 바와 같이 기판(5120)이 가열되는 경우, 펠릿(5100)과 기판(5120) 사이에 마찰 등에 의한 저항이 작은 상태로 되어 있다. 그 결과, 펠릿(5100)은 기판(5120)의 상면을 활공하듯이 이동한다. 펠릿(5100)의 이동은 평판면을 기판(5120)을 향한 상태에서 발생한다. 그 후, 이미 퇴적된 다른 펠릿(5100)의 측면까지 도달하면 측면끼리 결합한다. 이때, 펠릿(5100)의 측면에 있는 산소 원자가 이탈한다. 이탈한 산소 원자에 의해, CAAC-OS 내의 산소 결손이 매립되는 경우가 있기 때문에, 결함 준위 밀도가 낮은 CAAC-OS가 된다. 또한, 기판(5120)의 상면의 온도는 예를 들면, 100℃ 이상 500℃ 미만, 150℃ 이상 450℃ 미만, 또는 170℃ 이상 400℃ 미만으로 하면 좋다. 따라서, 기판(5120)이 대면적인 경우에도 CAAC-OS의 성막은 가능하다.
또한, 펠릿(5100)은 기판(5120) 위에서 가열됨으로써, 원자가 재배열되고, 이온(5101)의 충돌로 생긴 구조의 변형이 완화된다. 변형이 완화된 펠릿(5100)은 거의 단결정이 된다. 펠릿(5100)이 거의 단결정이 됨으로써, 펠릿(5100)끼리 결합한 후에 가열되었다고 해도, 펠릿(5100) 자체의 신축은 거의 일어날 수 없다. 따라서, 펠릿(5100)간의 간극이 넓어짐으로써 결정립계 등의 결함을 형성하여, 크레바스화하는 일이 없다.
또한, CAAC-OS는 단결정 산화물 반도체가 1장의 판과 같이 되어 있는 것이 아니라, 펠릿(5100)(나노 결정)의 집합체가 벽돌 또는 블록이 겹겹이 쌓인 것 같은 배열을 하고 있다. 또한, 펠릿(5100)들의 사이에는 결정립계를 갖지 않는다. 그 때문에, 성막 시의 가열, 성막 후의 가열 또는 휨 등으로, CAAC-OS에 축소 등의 변형이 생긴 경우에도, 국부 응력을 완화하거나, 또는, 변형이 완화되는 것이 가능하다. 따라서, 가요성을 갖는 반도체 장치에 이용하기에 적합한 구조이다. 또한, nc-OS는 펠릿(5100)(나노 결정)이 무질서하게 겹겹이 쌓인 것 같은 배열이 된다.
타겟(5130)을 이온(5101)으로 스퍼터링했을 때에, 펠릿(5100)뿐만 아니라, 산화 아연 등이 박리하는 경우가 있다. 산화 아연은 펠릿(5100)보다 경량이기 때문에, 먼저 기판(5120)의 상면에 도달한다. 그리고, 0.1 nm 이상 10 nm 이하, 0.2 nm 이상 5 nm 이하, 또는, 0.5 nm 이상 2 nm 이하의 산화 아연층(5102)을 형성한다. 도 33에 단면 모식도를 나타낸다.
도 33의 (A)에 나타내는 바와 같이, 산화 아연층(5102) 위에는 펠릿(5105a)과 펠릿(5105b)이 퇴적한다. 여기서, 펠릿(5105a)과 펠릿(5105b)은 서로 측면이 접촉하도록 배치되어 있다. 또한, 펠릿(5105c)은 펠릿(5105b) 위에 퇴적한 후, 펠릿(5105b) 위를 미끄러지듯이 이동한다. 또한, 펠릿(5105a)의 다른 측면에서, 산화 아연과 함께 타겟으로부터 박리한 복수의 입자(5103)가 기판(5120)으로부터의 가열에 의해 결정화하여 영역(5105a1)을 형성한다. 또한, 복수의 입자(5103)는 산소, 아연, 인듐, 및 갈륨 등을 포함할 가능성이 있다.
그리고, 도 33의 (B)에 나타내는 바와 같이, 영역(5105a1)은 펠릿(5105a)과 일체화하여 펠릿(5105a2)이 된다. 또한, 펠릿(5105c)은 그 측면이 펠릿(5105b)의 다른 측면과 접촉하도록 배치한다.
다음에, 도 33의 (C)에 나타내는 바와 같이, 펠릿(5105d)이 펠릿(5105a2) 위 및 펠릿(5105b) 위에 더 퇴적된 후, 펠릿(5105a2) 위 및 펠릿(5105b) 위를 미끄러지도록 이동한다. 또한, 펠릿(5105c)의 다른 측면을 향하고, 펠릿(5105e)이 산화 아연층(5102) 위를 미끄러지도록 이동한다.
그리고, 도 33(D)에 나타내는 바와 같이, 펠릿(5105d)은 그 측면이 펠릿(5105a2)의 측면과 접촉하도록 배치한다. 또한, 펠릿(5105e)은 그 측면이 펠릿(5105c)의 다른 측면과 접촉하도록 배치한다. 또한, 펠릿(5105d)의 다른 측면에서, 산화 아연과 함께 타겟(5130)으로부터 박리한 복수의 입자(5103)가 기판(5120)으로부터의 가열에 의해 결정화하여 영역(5105d1)을 형성한다.
이상과 같이, 퇴적한 펠릿끼리 접촉하도록 배치하여, 펠릿의 측면에서 성장이 일어남으로써, 기판(5120) 위에 CAAC-OS가 형성된다. 따라서, CAAC-OS는 nc-OS보다 하나 하나의 펠릿이 커진다. 상술한 도 30의 (3)과 (2)의 크기의 차이가 퇴적 후의 성장 정도에 상당한다.
또한, 펠릿들의 간극이 매우 작아짐으로써, 하나의 큰 펠릿이 형성되는 경우가 있다. 하나의 큰 펠릿은 단결정 구조를 가진다. 예를 들면, 펠릿의 크기가 상면에서 봤을 때 10 nm 이상 200 nm 이하, 15 nm 이상 100 nm 이하, 또는 20 nm 이상 50 nm 이하가 되는 경우가 있다. 이때, 미세한 트랜지스터에 이용하는 산화물 반도체에서, 채널 형성 영역이 하나의 큰 펠릿에 들어가는 경우가 있다. 즉, 단결정 구조를 갖는 영역을 채널 형성 영역으로서 이용할 수 있다. 또한, 펠릿이 커짐으로써, 단결정 구조를 갖는 영역을 트랜지스터의 채널 형성 영역, 소스 영역, 및 드레인 영역으로서 이용할 수 있는 경우가 있다.
이와 같이, 트랜지스터의 채널 형성 영역 등이 단결정 구조를 갖는 영역에 형성됨으로써, 트랜지스터의 주파수 특성을 높게 할 수 있는 경우가 있다.
이상과 같은 모델에 의해, 펠릿(5100)이 기판(5120) 위에 퇴적된다고 생각된다. 피형성면이 결정 구조를 갖지 않는 경우에도, CAAC-OS의 성막이 가능하기 때문에, 에피택셜 성장과는 다른 성장 기구인 것을 알 수 있다. 또한, CAAC-OS는 레이저 결정화가 불필요하고, 대면적의 유리 기판 등에서도 균일한 성막이 가능하다. 예를 들면, 기판(5120)의 상면(피형성면)의 구조가 비정질 구조(예를 들면 비정질 산화 실리콘)라도, CAAC-OS를 성막하는 것은 가능하다.
또한, CAAC-OS는 피형성면인 기판(5120)의 상면에 요철이 있는 경우에도, 그 형상에 따라 펠릿(5100)이 배열되는 것을 알 수 있다. 예를 들면, 기판(5120)의 상면이 원자 레벨로 평탄한 경우, 펠릿(5100)은 a-b면과 평행한 평면인 평판면을 아래를 향해 병렬로 배치한다. 펠릿(5100)의 두께가 균일한 경우, 두께가 균일하고 평탄하며, 높은 결정성을 갖는 층이 형성된다. 그리고, 상기 층이 n단(n은 자연수) 겹겹이 쌓임으로써, CAAC-OS를 얻을 수 있다.
한편, 기판(5120)의 상면이 요철을 갖는 경우에도, CAAC-OS는 펠릿(5100)이 요철에 따라 병렬 배치된 층이 n단(n은 자연수) 겹겹이 쌓인 구조가 된다. 기판(5120)이 요철을 가지기 때문에, CAAC-OS는 펠릿(5100) 사이에 간극이 생기기 쉬운 경우가 있다. 단, 이 경우에도 펠릿(5100) 사이에서 분자간력이 작용하여, 요철이 있어도 펠릿 사이의 간극은 가능한 한 작아지도록 배열된다. 따라서, 요철이 있어도 높은 결정성을 갖는 CAAC-OS로 할 수 있다.
이러한 모델에 의해 CAAC-OS가 성막되기 때문에, 스퍼터 입자가 두께가 없는 펠릿 형상인 것이 바람직하다. 또한, 스퍼터 입자가 두께가 있는 주사위 형상인 경우, 기판(5120) 위를 향하는 면이 일정해지지 않고, 두께나 결정의 배향을 균일하게 할 수 없는 경우가 있다.
이상에 나타낸 성막 모델에 의해, 비정질 구조를 갖는 피형성면 위에서도 높은 결정성을 갖는 CAAC-OS를 얻을 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서 중에 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 3)
본 실시형태에서는 본 발명의 일 양태에 따른 트랜지스터 등을 이용한 반도체 장치의 회로의 일례에 대하여 설명한다.
<CMOS 인버터>
도 34의 (A)에 나타내는 회로도는 p 채널형의 트랜지스터(2200)와 n 채널형의 트랜지스터(2100)를 직렬로 접속하고, 각각의 게이트를 접속한, 이른바 CMOS 인버터의 구성을 나타낸다.
<반도체 장치의 구조 2>
도 35는 도 34의 (A)에 대응하는 반도체 장치의 단면도이다. 도 35에 나타내는 반도체 장치는 트랜지스터(2200)와 트랜지스터(2100)를 가진다. 또한, 트랜지스터(2100)는 트랜지스터(2200)의 상방에 배치된다. 또한, 트랜지스터(2100)로서 실시형태 1의 도 1에 나타낸 트랜지스터를 이용한 예를 나타내고 있지만, 본 발명의 일 양태에 따른 반도체 장치는 이것으로 한정되는 것은 아니다. 예를 들면, 도 2 내지 도 11에 나타낸 트랜지스터 등을 트랜지스터(2100)로서 이용해도 상관없다. 따라서, 트랜지스터(2100)에 대해서는 적절히 상술한 트랜지스터에 대한 기재를 참작한다.
도 35에 나타내는 트랜지스터(2200)는 반도체 기판(450)을 이용한 트랜지스터이다. 트랜지스터(2200)는 반도체 기판(450) 내의 영역(472a)과, 반도체 기판(450) 내의 영역(472b)과, 절연체(462)와, 도전체(454)를 가진다. 도 34에 나타내는 트랜지스터(2200)로서, 예를 들면 도 23에 나타내는 트랜지스터(491)나 트랜지스터(492)를 참조해도 좋다.
트랜지스터(2200)에서, 영역(472a) 및 영역(472b)은 소스 영역 및 드레인 영역으로서의 기능을 가진다. 또한, 절연체(462)는 게이트 절연체로서의 기능을 가진다. 또한, 도전체(454)는 게이트 전극으로서의 기능을 가진다. 따라서, 도전체(454)에 인가하는 전위에 의해, 채널 형성 영역의 저항을 제어할 수 있다. 즉, 도전체(454)에 인가하는 전위에 의해, 영역(472a)과 영역(472b)과의 사이의 도통·비도통을 제어할 수 있다.
반도체 기판(450)은 반도체 기판(400)의 기재를 참조하면 좋다.
반도체 기판(450)은 n형의 도전형을 부여하는 불순물을 갖는 반도체 기판을 이용한다. 단, 반도체 기판(450)으로서 p형의 도전형을 부여하는 불순물을 갖는 반도체 기판을 이용해도 상관없다. 그 경우, 트랜지스터(2200)가 되는 영역에는 n형의 도전형을 부여하는 불순물을 갖는 웰을 배치하면 좋다. 또는, 반도체 기판(450)이 i형이어도 상관없다.
반도체 기판(450)의 상면은 (110)면을 갖는 것이 바람직하다. 이렇게 함으로써, 트랜지스터(2200)의 온 특성을 향상시킬 수 있다.
영역(472a) 및 영역(472b)은 p형의 도전형을 부여하는 불순물을 갖는 영역이다. 이와 같이 하여, 트랜지스터(2200)는 p 채널형 트랜지스터를 구성한다.
또한, 트랜지스터(2200)는 영역(460) 등에 의해 인접하는 트랜지스터와 분리된다. 영역(460)은 절연성을 갖는 영역이다.
도 35에 나타내는 반도체 장치는 절연체(464)와, 절연체(466)와, 절연체(468)와, 도전체(480a)와, 도전체(480b)와, 도전체(480c)와, 도전체(478a)와, 도전체(478b)와, 도전체(478c)와, 도전체(476a)와, 도전체(476b)와, 도전체(474a)와, 도전체(474b)와, 도전체(474c)와, 도전체(496a)와, 도전체(496b)와, 도전체(496c)와, 도전체(496d)와, 도전체(498a)와, 도전체(498b)와, 도전체(498c)와, 절연체(493)와, 절연체(495)와, 절연체(494)를 가진다.
절연체(464)는 트랜지스터(2200) 위에 배치된다. 또한, 절연체(466)는 절연체(464) 위에 배치된다. 또한, 절연체(468)는 절연체(466) 위에 배치된다. 또한, 절연체(493)는 절연체(468) 위에 배치된다. 또한, 트랜지스터(2100)는 절연체(493) 위에 배치된다. 또한, 절연체(495)는 트랜지스터(2100) 위에 배치된다. 또한, 절연체(494)는 절연체(495) 위에 배치된다.
절연체(464)는 영역(472a)에 이르는 개구부와, 영역(472b)에 이르는 개구부와, 도전체(454)에 이르는 개구부를 가진다. 또한, 개구부에는 각각 도전체(480a), 도전체(480b), 또는 도전체(480c)가 매립되어 있다.
또한, 절연체(466)는 도전체(480a)에 이르는 개구부와, 도전체(480b)에 이르는 개구부와, 도전체(480c)에 이르는 개구부를 가진다. 또한, 개구부에는 각각 도전체(478a), 도전체(478b), 또는 도전체(478c)가 매립되어 있다.
또한, 절연체(468)는 도전체(478b)에 이르는 개구부와, 도전체(478c)에 이르는 개구부를 가진다. 또한, 개구부에는 각각 도전체(476a) 또는 도전체(476b)가 매립되어 있다.
또한, 절연체(493)는 트랜지스터(2100)의 채널 형성 영역과 중첩하는 개구부와, 도전체(476a)에 이르는 개구부와, 도전체(476b)에 이르는 개구부를 가진다. 또한, 개구부에는 각각 도전체(474a), 도전체(474b), 또는 도전체(474c)가 매립되어 있다.
도전체(474a)는 트랜지스터(2100)의 게이트 전극으로서의 기능을 가져도 상관없다. 도전체(474a)에 대해서는 도전체(413)의 기재를 참조할 수 있다.
또한, 절연체(495)는 트랜지스터(2100)의 소스 전극 또는 드레인 전극의 한쪽인 도전체(416b)를 통하여, 도전체(474b)에 이르는 개구부와, 트랜지스터(2100)의 소스 전극 또는 드레인 전극의 다른 한쪽인 도전체(416a)에 이르는 개구부와, 트랜지스터(2100)의 게이트 전극인 도전체(404)에 이르는 개구부와, 도전체(474c)에 이르는 개구부를 가진다. 또한, 개구부에는 각각 도전체(496a), 도전체(496b), 도전체(496c), 또는 도전체(496d)가 매립되어 있다. 단, 각각의 개구부는 트랜지스터(2100) 등의 구성 요소 중 어느 하나가 갖는 개구부를 개재하는 경우가 있다.
또한, 절연체(494)는 도전체(496a)에 이르는 개구부와, 도전체(496b) 및 도전체(496d)에 이르는 개구부와, 도전체(496c)에 이르는 개구부를 가진다. 또한, 개구부에는 각각 도전체(498a), 도전체(498b), 또는 도전체(498c)가 매립되어 있다.
절연체(464), 절연체(466), 절연체(468), 절연체(493), 절연체(495), 및 절연체(494)는 절연체(552)의 기재를 참조하면 좋다.
절연체(464), 절연체(466), 절연체(468), 절연체(493), 절연체(495), 또는 절연체(494)의 하나 이상은 수소 등의 불순물 및 산소를 차단하는 기능을 갖는 절연체를 갖는 것이 바람직하다. 트랜지스터(2100)의 근방에, 수소 등의 불순물 및 산소를 차단하는 기능을 갖는 절연체를 배치함으로써, 트랜지스터(2100)의 전기 특성을 안정적으로 할 수 있다.
도전체(480a), 도전체(480b), 도전체(480c), 도전체(478a), 도전체(478b), 도전체(478c), 도전체(476a), 도전체(476b), 도전체(474a), 도전체(474b), 도전체(474c), 도전체(496a), 도전체(496b), 도전체(496c), 도전체(496d), 도전체(498a), 도전체(498b), 및 도전체(498c)로서는, 예를 들면, 붕소, 질소, 산소, 불소, 실리콘, 인, 알루미늄, 타이타늄, 크로뮴, 망가니즈, 코발트, 니켈, 구리, 아연, 갈륨, 이트륨, 지르코늄, 몰리브데넘, 루테늄, 은, 인듐, 주석, 탄탈럼, 및 텅스텐을 1종 이상 포함하는 도전체를 단층 또는 적층으로 이용하면 좋다. 예를 들면, 합금이나 화합물이어도 좋고, 알루미늄을 포함하는 도전체, 구리 및 타이타늄을 포함하는 도전체, 구리 및 망가니즈를 포함하는 도전체, 인듐, 주석, 및 산소를 포함하는 도전체, 타이타늄 및 질소를 포함하는 도전체 등을 이용해도 좋다.
또한, 도 35에 나타내는 반도체 장치에서, 트랜지스터(2200)의 구조를, 도 24에 나타내는 트랜지스터(491)나 트랜지스터(492)의 구조로 해도 좋다. 도 24에 나타내는 트랜지스터(491) 및 트랜지스터(492)는 Fin형의 구조인 경우를 나타낸다.
또한, 도 35에 나타내는 반도체 장치에서, 트랜지스터(2200)의 구조를 도 25에 나타내는 트랜지스터(491)나 트랜지스터(492)의 구조로 해도 좋다. 도 25에 나타내는 트랜지스터(491) 및 트랜지스터(492)는 SOI 기판인 반도체 기판(400)에 제공되는 경우를 나타낸다.
도 35에 나타낸 반도체 장치는 반도체 기판을 이용하여 p 채널형 트랜지스터를 제작하고, 그 상방에 n 채널형 트랜지스터를 제작하기 때문에, 소자의 점유 면적을 축소할 수 있다. 즉, 반도체 장치의 집적도를 높게 할 수 있다. 또한, n 채널형 트랜지스터와, p 채널형 트랜지스터를 동일한 반도체 기판을 이용하여 제작한 경우와 비교하여 공정을 간략화할 수 있기 때문에, 반도체 장치의 생산성을 높게 할 수 있다. 또한, 반도체 장치의 수율을 높게 할 수 있다. 또한, p 채널형 트랜지스터는 LDD(Lightly Doped Drain) 영역, Shallow Trench 구조, 변형 설계 등이 복잡한 공정을 생략할 수 있는 경우가 있다. 따라서, 반도체 기판을 이용하여 n 채널형 트랜지스터를 제작하는 경우와 비교하여, 생산성 및 수율을 높게 할 수 있는 경우가 있다.
<CMOS 아날로그 스위치>
또한, 도 34의 (B)에 나타내는 회로도는 트랜지스터(2100)와 트랜지스터(2200)의 각각의 소스와 드레인을 접속한 구성을 나타낸다. 이러한 구성으로 함으로써, 이른바 CMOS 아날로그 스위치로서 기능시킬 수 있다.
<기억 장치 1>
본 발명의 일 양태에 따른 트랜지스터를 이용한, 전력이 공급되지 않는 상황에서도 기억 내용의 유지가 가능하고, 기입 횟수에도 제한이 없는 반도체 장치(기억 장치)의 일례를 도 36에 나타낸다.
도 36의 (A)에 나타내는 반도체 장치는 제1 반도체를 이용한 트랜지스터(3200)와 제2 반도체를 이용한 트랜지스터(3300), 및 용량 소자(3400)를 가지고 있다. 또한, 트랜지스터(3300)로서는 상술한 트랜지스터를 이용할 수 있다.
트랜지스터(3300)는 오프 전류가 작은 트랜지스터가 바람직하다. 트랜지스터(3300)는 예를 들면, 산화물 반도체를 이용한 트랜지스터를 이용할 수 있다. 트랜지스터(3300)의 오프 전류가 작음으로써, 반도체 장치의 특정의 노드에 장기에 걸쳐 기억 내용을 유지할 수 있다. 즉, 리프레시 동작을 필요로 하지 않거나, 또는 리프레시 동작의 빈도를 매우 적게 할 수 있기 때문에, 소비 전력이 낮은 반도체 장치가 된다.
도 36의 (A)에서, 제1 배선(3001)은 트랜지스터(3200)의 소스와 전기적으로 접속되고, 제2 배선(3002)은 트랜지스터(3200)의 드레인과 전기적으로 접속된다. 또한, 제3 배선(3003)은 트랜지스터(3300)의 소스, 드레인의 한쪽과 전기적으로 접속되고, 제4 배선(3004)은 트랜지스터(3300)의 게이트와 전기적으로 접속되어 있다. 그리고, 트랜지스터(3200)의 게이트, 및 트랜지스터(3300)의 소스, 드레인의 다른 한쪽은 용량 소자(3400)의 전극의 한쪽과 전기적으로 접속되고, 제5 배선(3005)은 용량 소자(3400)의 전극의 다른 한쪽과 전기적으로 접속되어 있다.
도 36의 (A)에 나타내는 반도체 장치는 트랜지스터(3200)의 게이트의 전위를 유지할 수 있다는 특성을 가짐으로써, 이하에 나타내는 바와 같이, 정보의 기입, 유지, 판독이 가능하다.
정보의 기입 및 유지에 대하여 설명한다. 먼저, 제4 배선(3004)의 전위를 트랜지스터(3300)가 도통 상태가 되는 전위로 하고, 트랜지스터(3300)를 도통 상태로 한다. 이것에 의해, 제3 배선(3003)의 전위가 트랜지스터(3200)의 게이트, 및 용량 소자(3400)의 전극의 한쪽과 전기적으로 접속하는 노드(FG)에 인가된다. 즉, 트랜지스터(3200)의 게이트에는 소정의 전하가 인가된다(기입). 여기에서는 다른 2개의 전위 레벨을 제공하는 전하(이하 Low 레벨 전하, High 레벨 전하라고 함)의 어느 쪽이 공급되는 것으로 한다. 그 후, 제4 배선(3004)의 전위를 트랜지스터(3300)가 비도통 상태가 되는 전위로 하여, 트랜지스터(3300)를 비도통 상태로 함으로써, 노드(FG)에 전하가 유지된다(유지).
트랜지스터(3300)의 오프 전류가 작기 때문에, 노드(FG)의 전하는 장기간에 걸쳐서 유지된다.
다음에 정보의 판독에 대하여 설명한다. 제1 배선(3001)에 소정의 전위(정전위)를 공급한 상태로, 제5 배선(3005)에 적절한 전위(판독 전위)를 공급하면, 제2 배선(3002)은 노드(FG)에 유지된 전하량에 따른 전위를 취한다. 이것은 트랜지스터(3200)를 n 채널형으로 하면, 트랜지스터(3200)의 게이트에 High 레벨 전하가 인가되고 있는 경우의 외견상의 문턱 전압(Vth_H)은 트랜지스터(3200)의 게이트에 Low 레벨 전하가 인가되고 있는 경우의 외견상의 문턱 전압(Vth_L)보다 낮아지기 때문이다. 여기서, 외견상의 문턱 전압이란, 트랜지스터(3200)를 '도통 상태'로 하기 위해서 필요한 제5 배선(3005)의 전위를 말한다. 따라서, 제5 배선(3005)의 전위를 Vth_H와 Vth_L의 사이의 전위(V0)로 함으로써, 노드(FG)에 인가된 전하를 판별할 수 있다. 예를 들면, 기입에서, 노드(FG)에 High 레벨 전하가 인가되고 있었던 경우에는 제5 배선(3005)의 전위가 V0(>Vth_H)가 되면, 트랜지스터(3200)는 '도통 상태'가 된다. 한편, 노드(FG)에 Low 레벨 전하가 인가되고 있었던 경우에는 제5 배선(3005)의 전위가 V0(<Vth_L)가 되어도, 트랜지스터(3200)는 그대로 '비도통 상태'이다. 그러므로, 제2 배선(3002)의 전위를 판별함으로써, 노드(FG)에 유지되어 있는 정보를 판독할 수 있다.
또한, 메모리 셀을 어레이 형상으로 배치하는 경우, 판독 시에는 원하는 메모리 셀의 정보를 판독해야 한다. 다른 메모리 셀의 정보를 판독하지 않기 위해서는 노드(FG)에 인가된 전하에 상관없이 트랜지스터(3200)가 '비도통 상태'가 되는 전위, 즉, Vth_H보다 낮은 전위를 제5 배선(3005)에 인가하면 좋다. 또는, 노드(FG)에 인가된 전하에 상관없이 트랜지스터(3200)가 '도통 상태'가 되는 전위, 즉, Vth_L보다 높은 전위를 제5 배선(3005)에 인가하면 좋다.
<반도체 장치의 구조 3>
도 37은 도 36의 (A)에 대응하는 반도체 장치의 단면도이다. 도 37에 나타내는 반도체 장치는 트랜지스터(3200)와, 트랜지스터(3300)와, 용량 소자(3400)를 가진다. 또한, 트랜지스터(3300) 및 용량 소자(3400)는 트랜지스터(3200)의 상방에 배치된다. 또한, 트랜지스터(3300)로서는 상술한 트랜지스터(2100)에 대한 기재를 참조한다. 또한, 트랜지스터(3200)로서는 도 34에 나타낸 트랜지스터(2200)에 대한 기재를 참조한다. 또한, 도 34에서는 트랜지스터(2200)가 p 채널형 트랜지스터인 경우에 대하여 설명했지만, 트랜지스터(3200)가 n 채널형 트랜지스터여도 상관없다.
도 37에 나타내는 트랜지스터(3200)는 반도체 기판(450)을 이용한 트랜지스터이다. 트랜지스터(3200)는 반도체 기판(450) 내의 영역(472a)과, 반도체 기판(450) 내의 영역(472b)과, 절연체(462)와, 도전체(454)를 가진다.
도 37에 나타내는 반도체 장치는 절연체(464)와, 절연체(466)와, 절연체(468)와, 도전체(480a)와, 도전체(480b)와, 도전체(480c)와, 도전체(478a)와, 도전체(478b)와, 도전체(478c)와, 도전체(476a)와, 도전체(476b)와, 도전체(474a)와, 도전체(474b)와, 도전체(474c)와, 도전체(496a)와, 도전체(496b)와, 도전체(496c)와, 도전체(496d)와, 도전체(498a)와, 도전체(498b)와, 도전체(498c)와, 도전체(498d)와, 절연체(493)와, 절연체(495)와, 절연체(494)를 가진다.
절연체(464)는 트랜지스터(3200) 위에 배치된다. 또한, 절연체(466)는 절연체(464) 위에 배치된다. 또한, 절연체(468)는 절연체(466) 위에 배치된다. 또한, 절연체(493)는 절연체(468) 위에 배치된다. 또한, 트랜지스터(3300)는 절연체(493) 위에 배치된다. 또한, 절연체(495)는 트랜지스터(3300) 위에 배치된다. 또한, 절연체(494)는 절연체(495) 위에 배치된다.
절연체(464)는 영역(472a)에 이르는 개구부와, 영역(472b)에 이르는 개구부와, 도전체(454)에 이르는 개구부를 가진다. 또한, 개구부에는 각각 도전체(480a), 도전체(480b), 또는 도전체(480c)가 매립되어 있다.
또한, 절연체(466)는 도전체(480a)에 이르는 개구부와, 도전체(480b)에 이르는 개구부와, 도전체(480c)에 이르는 개구부를 가진다. 또한, 개구부에는 각각 도전체(478a), 도전체(478b), 또는 도전체(478c)가 매립되어 있다.
또한, 절연체(468)는 도전체(478b)에 이르는 개구부와, 도전체(478c)에 이르는 개구부를 가진다. 또한, 개구부에는 각각 도전체(476a), 또는 도전체(476b)가 매립되어 있다.
또한, 절연체(493)는 트랜지스터(3300)의 채널 형성 영역과 중첩하는 개구부와, 도전체(476a)에 이르는 개구부와, 도전체(476b)에 이르는 개구부를 가진다. 또한, 개구부에는 각각 도전체(474a), 도전체(474b), 또는 도전체(474c)가 매립되어 있다.
도전체(474a)는 트랜지스터(3300)의 보텀 게이트 전극으로서의 기능을 가져도 상관없다. 또는, 예를 들면, 도전체(474a)에 일정한 전위를 인가함으로써, 트랜지스터(3300)의 문턱 전압 등의 전기 특성을 제어해도 상관없다. 또는, 예를 들면, 도전체(474a)와 트랜지스터(3300)의 탑 게이트 전극인 도전체(404)를 전기적으로 접속해도 상관없다. 이렇게 함으로써, 트랜지스터(3300)의 온 전류를 크게 할 수 있다. 또한, 펀치 스루(punch-through) 현상을 억제할 수 있기 때문에, 트랜지스터(3300)의 포화 영역에서의 전기 특성을 안정적으로 할 수 있다.
또한, 절연체(495)는 트랜지스터(3300)의 소스 전극 또는 드레인 전극의 한쪽인 도전체(416b)를 통하여, 도전체(474b)에 이르는 개구부와, 트랜지스터(3300)의 소스 전극 또는 드레인 전극의 다른 한쪽인 도전체(416a)와 절연체(412)를 사이에 끼우고 중첩하는 도전체(414)에 이르는 개구부와, 트랜지스터(3300)의 게이트 전극인 도전체(404)에 이르는 개구부와, 트랜지스터(3300)의 소스 전극 또는 드레인 전극의 다른 한쪽인 도전체(416a)를 통하여, 도전체(474c)에 이르는 개구부를 가진다. 또한, 개구부에는 각각 도전체(496a), 도전체(496b), 도전체(496c), 또는 도전체(496d)가 매립되어 있다. 단, 각각의 개구부는 트랜지스터(3300) 등의 구성 요소 중 어느 하나가 갖는 개구부를 통하는 경우가 있다.
또한, 절연체(494)는 도전체(496a)에 이르는 개구부와, 도전체(496b)에 이르는 개구부와, 도전체(496c)에 이르는 개구부와, 도전체(496d)에 이르는 개구부를 가진다. 또한, 개구부에는 각각 도전체(498a), 도전체(498b), 도전체(498c), 또는 도전체(498d)가 매립되어 있다.
절연체(464), 절연체(466), 절연체(468), 절연체(493), 절연체(495), 또는 절연체(494)의 하나 이상은 수소 등의 불순물 및 산소를 차단하는 기능을 갖는 절연체를 갖는 것이 바람직하다. 트랜지스터(3300)의 근방에 수소 등의 불순물 및 산소를 차단하는 기능을 갖는 절연체를 배치함으로써, 트랜지스터(3300)의 전기 특성을 안정적으로 할 수 있다.
도전체(498d)에 이용할 수 있는 재료로서 예를 들면 도전체(480a) 등의 기재를 참조할 수 있다.
트랜지스터(3200)의 소스 또는 드레인은 도전체(480a)와, 도전체(478a)와, 도전체(476a)와, 도전체(474b)와, 도전체(496c)를 통하여 트랜지스터(3300)의 소스 전극 또는 드레인 전극의 한쪽인 도전체(416b)와 전기적으로 접속한다. 또한, 트랜지스터(3200)의 게이트 전극인 도전체(454)는 도전체(480c)와, 도전체(478c)와, 도전체(476b)와, 도전체(474c)와, 도전체(496d)를 통하여 트랜지스터(3300)의 소스 전극 또는 드레인 전극의 다른 한쪽인 도전체(416a)와 전기적으로 접속한다.
용량 소자(3400)는 트랜지스터(3300)의 소스 전극 또는 드레인 전극의 다른 한쪽과 전기적으로 접속하는 전극과, 도전체(414)와, 절연체(412)를 가진다. 또한, 절연체(412)는 트랜지스터(3300)의 게이트 절연체와 동일 공정을 거쳐 형성할 수 있기 때문에, 생산성을 높일 수 있어 바람직한 경우가 있다. 또한, 도전체(414)로서 트랜지스터(3300)의 게이트 전극과 동일 공정을 거쳐 형성한 층을 이용하면, 생산성을 높일 수 있어 바람직한 경우가 있다.
그외의 구조에 대해서는 적절히 도 35 등에 대한 기재를 참작할 수 있다. 또한, 도 35에서는 트랜지스터(2200)가 p 채널형 트랜지스터인 경우에 대하여 설명했지만, 트랜지스터(3200)가 n 채널형 트랜지스터여도 상관없다.
또한, 도 37에서, 트랜지스터(3200)의 구조를 도 24에 나타내는 트랜지스터(491)나 트랜지스터(492)의 구조로 해도 좋다. 도 24에 나타내는 트랜지스터(491) 및 트랜지스터(492)는 Fin형의 구조인 경우를 나타낸다.
또한, 도 37에서, 트랜지스터(3200)의 구조를 도 25에 나타내는 트랜지스터(491)나 트랜지스터(492)의 구조로 해도 좋다. 도 25에 나타내는 트랜지스터(491) 및 트랜지스터(492)는 SOI 기판인 반도체 기판(450)에 제공되는 경우를 나타낸다.
<기억 장치 2>
도 36의 (B)에 나타내는 반도체 장치는 트랜지스터(3200)를 갖지 않는 점에서 도 36(A)에 나타낸 반도체 장치와 다르다. 이 경우도 도 36의 (A)에 나타낸 반도체 장치와 같은 동작에 의해 정보의 기입 및 유지 동작이 가능하다.
도 36의 (B)에 나타내는 반도체 장치의 정보의 판독에 대하여 설명한다. 트랜지스터(3300)가 도통 상태가 되면, 부유 상태인 제3 배선(3003)과 용량 소자(3400)가 도통하고, 제3 배선(3003)과 용량 소자(3400) 사이에 전하가 재분배된다. 그 결과, 제3 배선(3003)의 전위가 변화한다. 제3 배선(3003)의 전위의 변화량은 용량 소자(3400)의 전극의 한쪽의 전위(또는 용량 소자(3400)에 축적된 전하)에 따라, 다른 값을 취한다.
예를 들면, 용량 소자(3400)의 전극의 한쪽의 전위를 V, 용량 소자(3400)의 용량을 C, 제3 배선(3003)이 갖는 용량 성분을 CB, 전하가 재분배되기 전의 제3 배선(3003)의 전위를 VB0로 하면, 전하가 재분배된 후의 제3 배선(3003)의 전위는 (CB×VB0+C×V)/(CB+C)가 된다. 따라서, 메모리 셀 상태로서 용량 소자(3400)의 전극의 한쪽의 전위가 V1와 V0(V1>V0)의 2개 상태를 취한다고 하면, 전위 V1을 유지하고 있는 경우의 제3 배선(3003)의 전위( = (CB×VB0+C×V1)/(CB+C))는 전위 V0를 유지하고 있는 경우의 제3 배선(3003)의 전위( = (CB×VB0+C×V0)/(CB+C))보다 높아지는 것을 알 수 있다.
그리고, 제3 배선(3003)의 전위를 소정의 전위와 비교함으로써, 정보를 판독할 수 있다.
이 경우, 메모리 셀을 구동시키기 위한 구동 회로에 상기 제1 반도체가 적용된 트랜지스터를 이용하여, 트랜지스터(3300)로서 제2 반도체가 적용된 트랜지스터를 구동 회로 위에 적층하여 배치하는 구성으로 하면 좋다.
이상에 설명한 반도체 장치는 산화물 반도체를 이용한 오프 전류가 작은 트랜지스터를 적용함으로써, 장기에 걸쳐 기억 내용을 유지할 수 있게 된다. 즉, 리프레시 동작이 불필요해지거나, 또는 리프레시 동작의 빈도를 매우 낮게 하는 것이 가능해지기 때문에, 소비 전력이 낮은 반도체 장치를 실현할 수 있다. 또한, 전력의 공급이 없는 경우(단, 전위는 고정되어 있는 것이 바람직함)에도, 장기에 걸쳐 기억 내용을 유지할 수 있다.
또한, 이 반도체 장치는 정보의 기입에 높은 전압이 불필요하기 때문에, 소자의 열화가 일어나기 어렵다. 예를 들면, 종래의 비휘발성 메모리와 같이, 플로팅 게이트로의 전자의 주입이나, 플로팅 게이트로부터의 전자의 추출을 행하지 않기 때문에, 절연체의 열화와 같은 문제가 생기지 않는다. 즉, 본 발명의 일 양태에 따른 반도체 장치는 종래의 비휘발성 메모리에서 문제가 되는 재기입 가능 횟수에 제한은 없고, 신뢰성이 비약적으로 향상된 반도체 장치이다. 또한, 트랜지스터의 도통 상태, 비도통 상태에 따라, 정보의 기입을 하기 때문에, 고속의 동작이 가능해진다.
본 실시형태는 적어도 그 일부를 본 명세서 안에 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 4)
이하에서는 본 발명의 일 양태에 따른 촬상 장치에 대하여 설명한다.
<촬상 장치>
도 38의 (A)는 본 발명의 일 양태에 따른 촬상 장치(200)의 예를 나타내는 평면도이다. 촬상 장치(200)는 화소부(210)와, 화소부(210)를 구동하기 위한 주변 회로(260)와, 주변 회로(270), 주변 회로(280)와, 주변 회로(290)를 가진다. 화소부(210)는 p행 q열(p 및 q는 2 이상의 정수)의 매트릭스 형상으로 배치된 복수의 화소(211)를 가진다. 주변 회로(260), 주변 회로(270), 주변 회로(280), 및 주변 회로(290)는 각각 복수의 화소(211)에 접속하고, 복수의 화소(211)를 구동하기 위한 신호를 공급하는 기능을 가진다. 또한, 본 명세서 등에서, 주변 회로(260), 주변 회로(270), 주변 회로(280), 및 주변 회로(290) 등의 모두를 가리켜 '주변 회로' 또는, '구동 회로'라고 부르는 경우가 있다. 예를 들면, 주변 회로(260)는 주변 회로의 일부라고 할 수 있다.
또한, 촬상 장치(200)는 광원(291)을 갖는 것이 바람직하다. 광원(291)은 검출광(P1)을 방사할 수 있다.
또한, 주변 회로는, 적어도 논리 회로, 스위치, 버퍼, 증폭 회로, 또는 변환 회로 중 하나를 가진다. 또한, 주변 회로는 화소부(210)를 형성하는 기판 위에 제작해도 좋다. 또한, 주변 회로의 일부 또는 전부에 IC칩 등의 반도체 장치를 이용해도 좋다. 또한, 주변 회로는 주변 회로(260), 주변 회로(270), 주변 회로(280), 및 주변 회로(290) 중 어느 하나 이상을 생략해도 좋다.
또한, 도 38의 (B)에 나타내는 바와 같이, 촬상 장치(200)가 갖는 화소부(210)에서, 화소(211)를 기울여 배치해도 좋다. 화소(211)를 기울여 배치함으로써, 행 방향 및 열 방향의 화소 간격(피치)을 짧게 할 수 있다. 이것에 의해, 촬상 장치(200)에서의 촬상의 품질을 보다 높일 수 있다.
<화소의 구성예 1>
촬상 장치(200)가 갖는 하나의 화소(211)를 복수의 부화소(212)로 구성하여, 각각의 부화소(212)에 특정 파장 대역의 광을 투과하는 필터(컬러 필터)를 조합함으로써, 컬러 화상 표시를 실현하기 위한 정보를 취득할 수 있다.
도 39의 (A)는 컬러 화상을 취득하기 위한 화소(211)의 일례를 나타내는 평면도이다. 도 39의 (A)에 나타내는 화소(211)는 적(R)의 파장 대역을 투과하는 컬러 필터가 제공된 부화소(212)(이하, '부화소(212R)'라고도 함), 녹(G)의 파장 대역을 투과하는 컬러 필터가 제공된 부화소(212)(이하, '부화소(212G)'라고도 함) 및 청(B)의 파장 대역을 투과하는 컬러 필터가 제공된 부화소(212)(이하, '부화소(212B)'라고도 함)를 가진다. 부화소(212)는 포토 센서로서 기능시킬 수 있다.
부화소(212)(부화소(212R), 부화소(212G), 및 부화소(212B))는 배선(231), 배선(247), 배선(248), 배선(249), 배선(250)과 전기적으로 접속된다. 또한, 부화소(212R), 부화소(212G), 및 부화소(212B)는 각각이 독립된 배선(253)에 접속하고 있다. 또한, 본 명세서 등에서, 예를 들면 n 번째 행의 화소(211)에 접속된 배선(248) 및 배선(249)을 각각 배선(248[n]) 및 배선(249[n])이라고 기재한다. 또한, 예를 들면 m번째 열의 화소(211)에 접속된 배선(253)을 배선(253[m])이라고 기재한다. 또한, 도 39의 (A)에서, m번째 열의 화소(211)가 갖는 부화소(212R)에 접속하는 배선(253)을 배선(253[m]R), 부화소(212G)에 접속하는 배선(253)을 배선(253[m]G), 및 부화소(212B)에 접속하는 배선(253)을 배선(253[m]B)라고 기재한다. 부화소(212)는 상기 배선을 통하여 주변 회로와 전기적으로 접속된다.
또한, 촬상 장치(200)는 인접하는 화소(211)의 같은 파장 대역을 투과하는 컬러 필터가 제공된 부화소(212)들이 스위치를 통하여 전기적으로 접속되는 구성을 가진다. 도 39의 (B)에, n행(n은 1 이상 p 이하의 정수) m열(m은 1이상 q 이하의 정수)에 배치된 화소(211)가 갖는 부화소(212)와 이 화소(211)에 인접하는 n+1행 m열에 배치된 화소(211)가 갖는 부화소(212)의 접속예를 나타낸다. 도 39의 (B)에서, n행 m열에 배치된 부화소(212R)와 n+1행 m열에 배치된 부화소(212R)가 스위치(201)를 통하여 접속되어 있다. 또한, n행 m열에 배치된 부화소(212G)와 n+1행 m열에 배치된 부화소(212G)가 스위치(202)를 통하여 접속되어 있다. 또한, n행 m열에 배치된 부화소(212B)와 n+1행 m열에 배치된 부화소(212B)가 스위치(203)를 통하여 접속되어 있다.
또한, 부화소(212)에 이용하는 컬러 필터는 적(R), 녹(G), 청(B)으로 한정되지 않고, 각각 시안(C), 황(Y), 및 마젠타(M)의 광을 투과하는 컬러 필터를 이용해도 좋다. 하나의 화소(211)에 3 종류의 다른 파장 대역의 광을 검출하는 부화소(212)를 제공함으로써, 풀 컬러 화상을 취득할 수 있다.
또는, 각각 적(R), 녹(G), 및 청(B)의 광을 투과하는 컬러 필터가 제공된 부화소(212)에 더하여, 황(Y)의 광을 투과하는 컬러 필터가 제공된 부화소(212)를 갖는 화소(211)를 이용해도 좋다. 또는, 각각 시안(C), 황(Y), 및 마젠타(M)의 광을 투과하는 컬러 필터가 제공된 부화소(212)에 더하여, 청(B)의 광을 투과하는 컬러 필터가 제공된 부화소(212)를 갖는 화소(211)를 이용해도 좋다. 하나의 화소(211)에 4 종류의 다른 파장 대역의 광을 검출하는 부화소(212)를 제공함으로써, 취득한 화상의 색의 재현성을 더욱 높일 수 있다.
또한, 예를 들면, 도 39의 (A)에서, 적의 파장 대역을 검출하는 부화소(212), 녹의 파장 대역을 검출하는 부화소(212), 및 청의 파장 대역을 검출하는 부화소(212)의 화소수비(또는, 수광 면적비)는 1：1：1이 아니어도 상관없다. 예를 들면, 화소수비(수광 면적비)를 적：녹：청 = 1：2：1로 하는 Bayer 배열로 해도 좋다. 또는, 화소수비(수광 면적비)를 적：녹：청 = 1：6：1로 해도 좋다.
또한, 화소(211)에 제공되는 부화소(212)는 1개여도 좋지만, 2개 이상이 바람직하다. 예를 들면, 같은 파장 대역을 검출하는 부화소(212)를 2개 이상 제공함으로써, 용장성을 높여 촬상 장치(200)의 신뢰성을 높일 수 있다.
또한, 가시광을 흡수 또는 반사하여, 적외광을 투과하는 IR(IR：Infrared) 필터를 이용함으로써, 적외광을 검출하는 촬상 장치(200)를 실현할 수 있다.
또한, ND(ND：Neutral Density) 필터(감광 필터)를 이용함으로써, 광전 변환 소자(수광 소자)에 대량의 광이 입사했을 때에 생기는 출력이 포화하는 것을 막을 수 있다. 감광량이 다른 ND필터를 조합하여 이용함으로써, 촬상 장치의 다이나믹 레인지를 크게 할 수 있다.
또한, 상술한 필터 이외에, 화소(211)에 렌즈를 제공해도 좋다. 여기서, 도 40의 단면도를 이용하여, 화소(211), 필터(254), 렌즈(255)의 배치예를 설명한다. 렌즈(255)를 제공함으로써, 광전 변환 소자가 입사광을 효율적으로 수광할 수 있다. 구체적으로는 도 40의 (A)에 나타내는 바와 같이, 화소(211)에 제공된 렌즈(255), 필터(254)(필터(254R), 필터(254G), 및 필터(254B)), 및 화소 회로(230) 등을 통해 광(256)을 광전 변환 소자(220)에 입사시키는 구조로 할 수 있다.
단, 일점 쇄선으로 둘러싼 영역에 나타내는 바와 같이, 화살표로 나타내는 광(256)의 일부가 배선(257)의 일부에 의해 차광되게 되는 경우가 있다. 따라서, 도 40의 (B)에 나타내는 바와 같이 광전 변환 소자(220)측에 렌즈(255) 및 필터(254)를 제공하여, 광전 변환 소자(220)가 광(256)을 효율적으로 수광시키는 구조가 바람직하다. 광전 변환 소자(220)측으로부터 광(256)을 광전 변환 소자(220)에 입사시킴으로써, 검출 감도가 높은 촬상 장치(200)를 제공할 수 있다.
도 40에 나타내는 광전 변환 소자(220)로서, pn형 접합 또는 pin형의 접합이 형성된 광전 변환 소자를 이용해도 좋다.
또한, 방사선을 흡수하여 전하를 발생시키는 기능을 갖는 물질을 이용하여 광전 변환 소자(220)를 형성해도 좋다. 방사선을 흡수하여 전하를 발생시키는 기능을 갖는 물질로서는 셀렌, 요오드화 납, 요오드화 수은 비소화 갈륨, 텔루르화 카드뮴, 카드뮴 아연 합금 등이 있다.
예를 들면, 광전 변환 소자(220)에 셀렌을 이용하면, 가시광이나, 자외광, 적외광에 더하여, X선이나 감마선과 같은 폭넓은 파장 대역에 걸쳐 광흡수 계수를 갖는 광전 변환 소자(220)를 실현할 수 있다.
여기서, 촬상 장치(200)가 갖는 하나의 화소(211)는 도 39에 나타내는 부화소(212)에 더하여, 제1 필터를 갖는 부화소(212)를 가져도 좋다.
<화소의 구성예 2>
이하에서는 실리콘을 이용한 트랜지스터와 산화물 반도체를 이용한 트랜지스터를 이용하여 화소를 구성하는 일례에 대하여 설명한다.
도 41의 (A), 도 41의 (B)는 촬상 장치를 구성하는 소자의 단면도이다. 도 41의 (A)에 나타내는 촬상 장치는 실리콘 기판(300)에 제공된 실리콘을 이용한 트랜지스터(351), 트랜지스터(351) 위에 적층하여 배치된 산화물 반도체를 이용한 트랜지스터(352) 및 트랜지스터(353), 및 실리콘 기판(300)에 제공된 포토 다이오드(360)를 포함한다. 각 트랜지스터 및 포토 다이오드(360)는 다양한 플러그(370) 및 배선(371)과 전기적인 접속을 가진다. 또한, 포토 다이오드(360)의 애노드(361)는 저저항 영역(363)을 통하여 플러그(370)와 전기적으로 접속을 가진다.
또한, 촬상 장치는 실리콘 기판(300)에 제공된 트랜지스터(351) 및 포토 다이오드(360)를 갖는 층(310)과, 층(310)과 접촉하여 제공되고 배선(371)을 갖는 층(320)과, 층(320)과 접촉하여 제공되고 트랜지스터(352) 및 트랜지스터(353)를 갖는 층(330)과, 층(330)과 접촉하여 제공되고 배선(372) 및 배선(373)을 갖는 층(340)을 구비하고 있다.
또한, 도 41의 (A)의 단면도의 일례에서는 실리콘 기판(300)에서 트랜지스터(351)가 형성된 면과는 반대측의 면에 포토 다이오드(360)의 수광면을 갖는 구성으로 한다. 이 구성으로 함으로써, 각종 트랜지스터나 배선 등의 영향을 받지 않고 광로를 확보할 수 있다. 그 때문에, 고개구율의 화소를 형성할 수 있다. 또한, 포토 다이오드(360)의 수광면을 트랜지스터(351)가 형성된 면과 같게 할 수도 있다.
또한, 트랜지스터를 이용하여 화소를 구성하는 경우에는 층(310)을, 트랜지스터를 갖는 층으로 하면 좋다. 또는, 층(310)을 생략하고, 트랜지스터만으로 화소를 구성해도 좋다.
또한, 트랜지스터를 이용하여 화소를 구성하는 경우에는 층(330)을 생략하면 좋다. 층(330)을 생략한 단면도의 일례를 도 41의 (B)에 나타낸다.
또한, 실리콘 기판(300)은 SOI 기판이어도 좋다. 또한, 실리콘 기판(300)은 저마늄, 실리콘 저마늄, 탄화 실리콘, 비소화 갈륨, 비소화 알루미늄 갈륨, 인화 인듐, 질화 갈륨, 또는 유기 반도체를 갖는 기판으로 대체될 수 있다.
여기서, 트랜지스터(351) 및 포토 다이오드(360)를 갖는 층(310)과, 트랜지스터(352) 및 트랜지스터(353)를 갖는 층(330) 사이에는 절연체(380)가 제공된다. 단, 절연체(380)의 위치는 한정되지 않는다.
트랜지스터(351)의 채널 형성 영역 근방에 제공되는 절연체 내의 수소는 실리콘의 댕글링 본드를 종단하여, 트랜지스터(351)의 신뢰성을 향상시키는 효과가 있다. 한편, 트랜지스터(352) 및 트랜지스터(353) 등의 근방에 제공되는 절연체 내의 수소는 산화물 반도체 내에 캐리어를 생성하는 요인의 하나가 된다. 그 때문에, 트랜지스터(352) 및 트랜지스터(353) 등의 신뢰성을 저하시키는 요인이 되는 경우가 있다. 따라서, 실리콘계 반도체를 이용한 트랜지스터의 상층에 산화물 반도체를 이용한 트랜지스터를 적층하여 제공하는 경우, 이와 같은 트랜지스터 사이에 수소를 차단하는 기능을 갖는 절연체(380)를 제공하는 것이 바람직하다. 절연체(380)보다 하층에 수소를 가둠으로써, 트랜지스터(351)의 신뢰성을 향상시킬 수 있다. 또한, 절연체(380) 하층으로부터 절연체(380) 상층으로 수소가 확산되는 것을 억제할 수 있기 때문에, 트랜지스터(352) 및 트랜지스터(353) 등의 신뢰성을 향상시킬 수 있다.
절연체(380)로서는, 예를 들면, 절연체(408)의 기재를 참조한다.
또한, 도 41의 (A)의 단면도에서, 층(310)에 형성하는 포토 다이오드(360)와 층(330)에 제공하는 트랜지스터를 중첩하도록 형성할 수 있다. 그렇게 하면, 화소의 집적도를 높일 수 있다. 즉, 촬상 장치의 해상도를 높일 수 있다.
또한, 도 42의 (A1) 및 도 42의 (B1)에 나타내는 바와 같이, 촬상 장치의 일부 또는 전부를 만곡시켜도 좋다. 도 42의 (A1)은 촬상 장치를 같은 도면 내의 일점 쇄선 X1-X2의 방향으로 만곡시킨 상태를 나타낸다. 도 42의 (A2)는 도 42(A1) 내의 일점 쇄선 X1-X2로 나타낸 부위의 단면도이다. 도 42의 (A3)은 도 42의 (A1) 내의 일점 쇄선 Y1-Y2로 나타낸 부위의 단면도이다.
도 42의 (B1)는 촬상 장치를 같은 도면 내의 일점 쇄선 X3-X4의 방향으로 만곡시키고, 또한, 같은 도면 내의 일점 쇄선 Y3-Y4의 방향으로 만곡시킨 상태를 나타낸다. 도 42의 (B2)는 도 42의 (B1) 내의 일점 쇄선 X3-X4로 나타낸 부위의 단면도이다. 도 42의 (B3)는 도 42의 (B1) 내의 일점 쇄선 Y3-Y4로 나타낸 부위의 단면도이다.
촬상 장치를 만곡시킴으로써, 상면(像面) 만곡이나 비점수차를 저감할 수 있다. 따라서, 촬상 장치와 조합하여 이용하는 렌즈 등의 광학 설계를 용이하게 할 수 있다. 예를 들면, 수차 보정을 위한 렌즈 매수를 저감할 수 있기 때문에, 촬상 장치를 이용한 전자기기 등의 소형화나 경량화를 실현할 수 있다. 또한, 촬상된 화상의 품질을 향상시킬 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서 내에 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 5)
본 실시형태에서는 상술한 트랜지스터나 상술한 기억 장치 등의 반도체 장치를 포함하는 CPU에 대하여 설명한다.
<CPU>
도 43은 상술한 트랜지스터를 일부에 이용한 CPU의 일례의 구성을 나타내는 블럭도이다.
도 43에 나타내는 CPU는 기판(1190) 위에, ALU(1191)(ALU：Arithmetic logic unit, 연산 회로), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 타이밍 컨트롤러(1195), 레지스터(1196), 레지스터 컨트롤러(1197), 버스 인터페이스(1198), 재기입 가능한 ROM(1199), 및 ROM 인터페이스(1189)를 가진다. 기판(1190)은 반도체 기판, SOI 기판, 유리 기판 등을 이용한다. ROM(1199) 및 ROM 인터페이스(1189)는 다른 칩에 제공해도 좋다. 물론, 도 43에 나타내는 CPU는 그 구성을 간략화하여 나타낸 일례에 지나지 않고, 실제의 CPU는 그 용도에 따라 다종 다양한 구성을 가지고 있다. 예를 들면, 도 43에 나타내는 CPU 또는 연산 회로를 포함하는 구성을 하나의 코어로 하고, 상기 코어를 복수 포함하고, 각각의 코어가 병렬로 동작하는 구성으로 해도 좋다. 또한, CPU가 내부 연산 회로나 데이터 버스에서 취급할 수 있는 비트수는 예를 들면 8 비트, 16 비트, 32 비트, 64 비트 등으로 할 수 있다.
버스 인터페이스(1198)를 통하여 CPU에 입력된 명령은 인스트럭션 디코더(1193)에 입력되고, 디코드된 후, ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)에 입력된다.
ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)는 디코드된 명령에 기초하여, 각종 제어를 행한다. 구체적으로 ALU 컨트롤러(1192)는 ALU(1191)의 동작을 제어하기 위한 신호를 생성한다. 또한, 인터럽트 컨트롤러(1194)는 CPU의 프로그램 실행 중에 외부의 입출력 장치나, 주변 회로로부터의 인터럽트 요구를 그 우선도나 마스크 상태로부터 판단하여 처리한다. 레지스터 컨트롤러(1197)는 레지스터(1196)의 어드레스를 생성하고, CPU 상태에 따라 레지스터(1196)의 판독이나 기입을 행한다.
또한, 타이밍 컨트롤러(1195)는 ALU(1191), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 및 레지스터 컨트롤러(1197)의 동작의 타이밍을 제어하는 신호를 생성한다. 예를 들면 타이밍 컨트롤러(1195)는 기준 클록 신호를 바탕으로, 내부 클록 신호를 생성하는 내부 클록 생성부를 구비하고 있고, 내부 클록 신호를 상기 각종 회로에 공급한다.
도 43에 나타내는 CPU에서는 레지스터(1196)에 메모리 셀이 제공되어 있다. 레지스터(1196)의 메모리 셀로서 상술한 트랜지스터나 기억 장치 등을 이용할 수 있다.
도 43에 나타내는 CPU에서 레지스터 컨트롤러(1197)는 ALU(1191)로부터의 지시에 따라, 레지스터(1196)에서의 유지 동작의 선택을 행한다. 즉, 레지스터(1196)가 갖는 메모리 셀에서 플립 플롭에 의한 데이터의 유지를 행할지 용량 소자에 의한 데이터의 유지를 행할지를 선택한다. 플립 플롭에 의한 데이터의 유지가 선택된 경우, 레지스터(1196) 내의 메모리 셀로의 전원 전압의 공급이 행해진다. 용량 소자에서의 데이터의 유지가 선택된 경우, 용량 소자로의 데이터의 재기입이 행해지고, 레지스터(1196) 내의 메모리 셀로의 전원 전압의 공급을 정지할 수 있다.
도 44는 레지스터(1196)로서 이용할 수 있는 기억 소자(1200)의 회로도의 일례이다. 기억 소자(1200)는 전원 차단으로 기억 데이터가 휘발하는 회로(1201)와, 전원 차단으로 기억 데이터가 휘발하지 않는 회로(1202)와, 스위치(1203)와, 스위치(1204)와, 논리 소자(1206)와, 용량 소자(1207)와, 선택 기능을 갖는 회로(1220)를 가진다. 회로(1202)는 용량 소자(1208)와, 트랜지스터(1209)와, 트랜지스터(1210)를 가진다. 또한, 기억 소자(1200)는 필요에 따라, 다이오드, 저항 소자, 인덕터 등 그 외의 소자를 더 가지고 있어도 좋다.
여기서, 회로(1202)에는 상술한 기억 장치를 이용할 수 있다. 기억 소자(1200)로의 전원 전압의 공급이 정지했을 때, 회로(1202)의 트랜지스터(1209)의 게이트에는 GND(0V), 또는 트랜지스터(1209)가 오프하는 전위가 계속 입력되는 구성으로 한다. 예를 들면, 트랜지스터(1209)의 게이트가 저항 등의 부하를 통하여 접지되는 구성으로 한다.
스위치(1203)는 하나의 도전형(예를 들면, n 채널형)의 트랜지스터(1213)를 이용하여 구성되고, 스위치(1204)는 하나의 도전형과는 반대의 도전형(예를 들면, p 채널형)의 트랜지스터(1214)를 이용하여 구성된 예를 나타낸다. 여기서, 스위치(1203)의 제1 단자는 트랜지스터(1213)의 소스와 드레인의 한쪽에 대응하고, 스위치(1203)의 제2 단자는 트랜지스터(1213)의 소스와 드레인의 다른 한쪽에 대응하고, 스위치(1203)는 트랜지스터(1213)의 게이트에 입력되는 제어 신호(RD)에 의해, 제1 단자와 제2 단자 사이의 도통 또는 비도통(즉, 트랜지스터(1213)의 도통 상태 또는 비도통 상태)이 선택된다. 스위치(1204)의 제1 단자는 트랜지스터(1214)의 소스와 드레인의 한쪽에 대응하고, 스위치(1204)의 제2 단자는 트랜지스터(1214)의 소스와 드레인의 다른 한쪽에 대응하고, 스위치(1204)는 트랜지스터(1214)의 게이트에 입력되는 제어 신호(RD)에 의해, 제1 단자와 제2 단자의 사이의 도통 또는 비도통(즉, 트랜지스터(1214)의 도통 상태 또는 비도통 상태)가 선택된다.
트랜지스터(1209)의 소스와 드레인의 한쪽은 용량 소자(1208)의 한쌍의 전극 중 한쪽, 및 트랜지스터(1210)의 게이트와 전기적으로 접속된다. 여기서, 접속 부분을 노드(M2)로 한다. 트랜지스터(1210)의 소스와 드레인의 한쪽은 저전원 전위를 공급할 수 있는 배선(예를 들면 GND선)에 전기적으로 접속되고, 다른 한쪽은 스위치(1203)의 제1 단자(트랜지스터(1213)의 소스와 드레인의 한쪽)와 전기적으로 접속된다. 스위치(1203)의 제2 단자(트랜지스터(1213)의 소스와 드레인의 다른 한쪽)는 스위치(1204)의 제1 단자(트랜지스터(1214)의 소스와 드레인의 한쪽)와 전기적으로 접속된다. 스위치(1204)의 제2 단자(트랜지스터(1214)의 소스와 드레인의 다른 한쪽)는 전원 전위(VDD)를 공급할 수 있는 배선과 전기적으로 접속된다. 스위치(1203)의 제2 단자(트랜지스터(1213)의 소스와 드레인의 다른 한쪽)와, 스위치(1204)의 제1 단자(트랜지스터(1214)의 소스와 드레인의 한쪽)와, 논리 소자(1206)의 입력 단자와, 용량 소자(1207)의 한쌍의 전극 중 한쪽은 전기적으로 접속된다. 여기서, 접속 부분을 노드(M1)로 한다. 용량 소자(1207)의 한쌍의 전극 중 다른 한쪽은 일정한 전위가 입력되는 구성으로 할 수 있다. 예를 들면, 저전원 전위(GND 등) 또는 고전원 전위(VDD 등)가 입력되는 구성으로 할 수 있다. 용량 소자(1207)의 한쌍의 전극 중 다른 한쪽은 저전원 전위를 공급할 수 있는 배선(예를 들면 GND선)과 전기적으로 접속된다. 용량 소자(1208)의 한쌍의 전극 중 다른 한쪽은 일정한 전위가 입력되는 구성으로 할 수 있다. 예를 들면, 저전원 전위(GND 등) 또는 고전원 전위(VDD 등)가 입력되는 구성으로 할 수 있다. 용량 소자(1208)의 한쌍의 전극 중 다른 한쪽은 저전원 전위를 공급할 수 있는 배선(예를 들면 GND선)과 전기적으로 접속된다.
또한, 용량 소자(1207) 및 용량 소자(1208)는 트랜지스터나 배선의 기생 용량 등을 적극적으로 이용함으로써 생략할 수 있다.
트랜지스터(1209)의 게이트에는 제어 신호(WE)가 입력된다. 스위치(1203) 및 스위치(1204)는 제어 신호(WE)와는 다른 제어 신호(RD)에 의해 제1 단자와 제2 단자의 사이의 도통 상태 또는 비도통 상태가 선택되고, 한쪽의 스위치의 제1 단자와 제2 단자의 사이가 도통 상태일 때 다른 한쪽의 스위치의 제1 단자와 제2 단자의 사이는 비도통 상태가 된다.
트랜지스터(1209)의 소스와 드레인의 다른 한쪽에는 회로(1201)에 유지된 데이터에 대응하는 신호가 입력된다. 도 44에서는 회로(1201)로부터 출력된 신호가 트랜지스터(1209)의 소스와 드레인의 다른 한쪽에 입력되는 예를 나타냈다. 스위치(1203)의 제2 단자(트랜지스터(1213)의 소스와 드레인의 다른 한쪽)로부터 출력되는 신호는 논리 소자(1206)에 의해 그 논리값이 반전된 반전 신호가 되고, 회로(1220)를 통하여 회로(1201)에 입력된다.
또한, 도 44에서는 스위치(1203)의 제2 단자(트랜지스터(1213)의 소스와 드레인의 다른 한쪽)로부터 출력되는 신호는 논리 소자(1206) 및 회로(1220)를 통하여 회로(1201)에 입력하는 예를 나타냈지만 이것으로 한정되지 않는다. 스위치(1203)의 제2 단자(트랜지스터(1213)의 소스와 드레인의 다른 한쪽)로부터 출력되는 신호가 논리값을 반전시키지 않고, 회로(1201)에 입력되어도 좋다. 예를 들면, 회로(1201) 내에 입력 단자로부터 입력된 신호의 논리값이 반전된 신호가 유지되는 노드가 존재하는 경우에, 스위치(1203)의 제2 단자(트랜지스터(1213)의 소스와 드레인의 다른 한쪽)로부터 출력되는 신호를 상기 노드에 입력할 수 있다.
또한, 도 44에서, 기억 소자(1200)에 이용되는 트랜지스터 중 트랜지스터(1209) 이외의 트랜지스터는 산화물 반도체 이외의 반도체인 막 또는 기판(1190)에 채널이 형성되는 트랜지스터로 할 수 있다. 예를 들면, 실리콘막 또는 실리콘 기판에 채널이 형성되는 트랜지스터로 할 수 있다. 또한, 기억 소자(1200)에 이용되는 트랜지스터 전부를 채널이 산화물 반도체에서 형성되는 트랜지스터로 할 수도 있다. 또는, 기억 소자(1200)는 트랜지스터(1209) 이외에도 채널이 산화물 반도체로 형성되는 트랜지스터를 포함하고 있어도 좋고, 나머지 트랜지스터는 산화물 반도체 이외의 반도체인 층 또는 기판(1190)에 채널이 형성되는 트랜지스터로 할 수도 있다.
도 44에서의 회로(1201)에는 예를 들면 플립 플롭 회로를 이용할 수 있다. 또한, 논리 소자(1206)로서는 예를 들면 인버터나 클록드 인버터 등을 이용할 수 있다.
본 발명의 일 양태에 따른 반도체 장치에서는 기억 소자(1200)에 전원 전압이 공급되지 않는 동안은 회로(1201)에 기억된 데이터를 회로(1202)에 제공된 용량 소자(1208)에 의해 유지할 수 있다.
또한, 산화물 반도체에 채널이 형성되는 트랜지스터는 오프 전류가 매우 작다. 예를 들면, 산화물 반도체에 채널이 형성되는 트랜지스터의 오프 전류는 결정성을 갖는 실리콘에 채널이 형성되는 트랜지스터의 오프 전류에 비해 현저하게 낮다. 따라서, 상기 트랜지스터를 트랜지스터(1209)로서 이용함으로써, 기억 소자(1200)에 전원 전압이 공급되지 않는 동안도 용량 소자(1208)에 유지된 신호는 장기간에 걸쳐 유지된다. 이렇게 하여, 기억 소자(1200)는 전원 전압의 공급이 정지한 동안에도 기억 내용(데이터)을 유지할 수 있다.
또한, 스위치(1203) 및 스위치(1204)를 제공함으로써, 프리차지 동작을 행하는 것을 특징으로 하는 기억 소자이기 때문에, 전원 전압 공급 재개 후에 회로(1201)가 원래의 데이터를 다시 유지할 때까지의 시간을 짧게 할 수 있다.
또한, 회로(1202)에서 용량 소자(1208)에 의해 유지된 신호는 트랜지스터(1210)의 게이트에 입력된다. 따라서, 기억 소자(1200)에의 전원 전압의 공급이 재개된 후, 용량 소자(1208)에 의해 유지된 신호를 트랜지스터(1210) 상태(도통 상태, 또는, 비도통 상태)로 변환하여, 회로(1202)로부터 판독할 수 있다. 그러므로, 용량 소자(1208)에 유지된 신호에 대응하는 전위가 다소 변동하고 있어도, 원래의 신호를 정확하게 판독할 수 있다.
이러한 기억 소자(1200)를 프로세서가 갖는 레지스터나 캐시 메모리 등의 기억 장치에 이용함으로써, 전원 전압의 공급 정지에 의한 기억 장치 내의 데이터의 소실을 막을 수 있다. 또한, 전원 전압의 공급을 재개한 후, 단시간에 전원 공급 정지 전의 상태로 복귀할 수 있다. 따라서, 프로세서 전체, 혹은 프로세서를 구성하는 하나 또는 복수의 논리 회로에서, 짧은 시간이라도 전원 정지를 행할 수 있기 때문에, 소비 전력을 억제할 수 있다.
기억 소자(1200)를 CPU에 이용하는 예로서 설명했지만, 기억 소자(1200)는 DSP(Digital Signal Processor), 커스텀 LSI, PLD(Programmable Logic Device) 등의 LSI, RF(Radio Frequency) 디바이스에도 응용할 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서 중에 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 6)
이하에서는 본 발명의 일 양태에 따른 표시 장치에 대하여, 도 45 및 도 46을 이용하여 설명한다.
<표시 장치>
표시 장치에 이용되는 표시 소자로서는 액정 소자(액정 표시 소자라고도 함), 발광 소자(발광 표시 소자라고도 함) 등을 이용할 수 있다. 발광 소자는 전류 또는, 전압에 의해 휘도가 제어되는 소자를 그 범주에 포함하고 있고, 구체적으로는 무기 EL(Electroluminescence), 유기 EL 등을 포함한다. 이하에서는 표시 장치의 일례로서 EL 소자를 이용한 표시 장치(EL 표시 장치) 및 액정 소자를 이용한 표시 장치(액정 표시 장치)에 대하여 설명한다.
또한, 이하에 나타내는 표시 장치는 표시 소자가 밀봉된 상태에 있는 패널과, 이 패널에 컨트롤러를 포함하는 IC 등을 실장한 상태에 있는 모듈을 포함한다.
또한, 이하에 나타내는 표시 장치는 화상 표시 디바이스, 또는 광원(조명 장치 포함함)을 가리킨다. 또한, 커넥터, 예를 들면 FPC, TCP가 장착된 모듈, TCP의 끝에 프린트 배선판을 갖는 모듈 또는 표시 소자에 COG 방식에 의해 IC(집적 회로)가 직접 실장된 모듈도 모두 표시 장치에 포함하는 것으로 한다.
도 45는 본 발명의 일 양태에 따른 EL 표시 장치의 일례이다. 도 45의 (A)에, EL 표시 장치의 화소의 회로도를 나타낸다. 도 45의 (B)는 EL 표시 장치 전체를 나타내는 상면도이다. 또한, 도 45의 (C)는 도 45의 (B)의 일점 쇄선 M-N의 일부에 대응하는 M-N 단면이다.
도 45의 (A)는 EL 표시 장치에 이용되는 화소의 회로도의 일례이다.
또한, 본 명세서 등에서는 능동 소자(트랜지스터, 다이오드 등), 수동 소자(용량 소자, 저항 소자 등) 등이 갖는 모든 단자에 대하여, 그 접속처를 특정하지 않아도, 당업자라면 발명의 일 양태를 구성할 수 있는 경우가 있다. 즉, 접속처를 특정하지 않아도, 발명의 일 양태가 명확하다고 할 수 있다. 그리고, 접속처가 특정된 내용이 본 명세서 등에 기재된 경우, 접속처를 특정하지 않는 발명의 일 양태가 본 명세서 등에 기재되어 있다고 판단할 수 있는 경우가 있다. 특히, 단자의 접속처로서 복수의 개소가 상정되는 경우에는 그 단자의 접속처를 특정의 개소로 한정할 필요는 없다. 따라서, 능동 소자(트랜지스터, 다이오드 등), 수동 소자(용량 소자, 저항 소자 등) 등이 갖는 일부의 단자에 대해서만 그 접속처를 특정함으로써, 발명의 일 양태를 구성할 수 있는 경우가 있다.
또한, 본 명세서 등에서는 어느 회로에 대하여, 적어도 접속처를 특정하면, 당업자라면 발명을 특정하는 것이 가능한 경우가 있다. 또는, 어느 회로에 대하여, 적어도 기능을 특정하면, 당업자라면 발명을 특정하는 것이 가능한 경우가 있다. 즉, 기능을 특정하면, 발명의 일 양태가 명확하다고 할 수 있다. 그리고, 기능이 특정된 발명의 일 양태가 본 명세서 등에 기재되어 있다고 판단하는 것이 가능한 경우가 있다. 따라서, 어느 회로에 대하여 기능을 특정하지 않아도, 접속처를 특정하면 발명의 일 양태로서 개시되어 있는 것이고, 발명의 일 양태를 구성하는 것이 가능하다. 또는, 어느 회로에 대하여 접속처를 특정하지 않아도, 기능을 특정하면 발명의 일 양태로서 개시되고 있는 것이고, 발명의 일 양태를 구성하는 것이 가능하다.
도 45(A)에 나타내는 EL 표시 장치는 스위치 소자(743), 트랜지스터(741), 용량 소자(742), 발광 소자(719)를 가진다.
또한, 도 45(A) 등은 회로 구성의 일례이기 때문에, 트랜지스터를 더 추가하는 것이 가능하다. 반대로, 도 45(A)의 각 노드에서 트랜지스터 스위치, 수동 소자 등을 추가하지 않게 하는 것도 가능하다.
트랜지스터(741)의 게이트는 스위치 소자(743)의 일단 및 용량 소자(742)의 한쪽의 전극과 전기적으로 접속된다. 트랜지스터(741)의 소스는 용량 소자(742)의 다른 한쪽의 전극과 전기적으로 접속되고, 발광 소자(719)의 한쪽의 전극과 전기적으로 접속된다. 트랜지스터(741)의 드레인은 전원 전위(VDD)가 인가된다. 스위치 소자(743)의 다른 단은 신호선(744)과 전기적으로 접속된다. 발광 소자(719)의 다른 한쪽의 전극은 정전위가 인가된다. 또한, 정전위는 접지 전위(GND), 또는 그것보다 작은 전위로 한다.
스위치 소자(743)로서는 트랜지스터를 이용하면 바람직하다. 트랜지스터를 이용함으로써, 화소의 면적을 작게 할 수 있고, 해상도가 높은 EL 표시 장치로 할 수 있다. 또한, 스위치 소자(743)로서 트랜지스터(741)와 동일 공정을 거쳐 제작된 트랜지스터를 이용하면, EL 표시 장치의 생산성을 높일 수 있다. 또한, 트랜지스터(741) 또는/및 스위치 소자(743)로서는, 예를 들면, 상술한 트랜지스터를 적용할 수 있다.
도 45의 (B)는 EL 표시 장치의 상면도이다. EL 표시 장치는 기판(700), 기판(750), 밀봉재(734), 구동 회로(735), 구동 회로(736), 화소(737), FPC(732)를 가진다. 밀봉재(734)는 화소(737), 구동 회로(735), 및 구동 회로(736)를 둘러싸도록 기판(700)과 기판(750) 사이에 배치된다. 또한, 구동 회로(735) 또는/및 구동 회로(736)를 밀봉재(734)의 외측에 배치해도 상관없다.
도 45의 (C)는 도 45의 (B)의 일점 쇄선 M-N의 일부에 대응하는 EL 표시 장치의 단면도이다.
도 45의 (C)에는 트랜지스터(741)로서 기판(700) 위의 도전체(704a)와, 도전체(704a) 위의 절연체(712a)와, 절연체(712a) 위의 절연체(712b)와, 절연체(712b) 위에 있고 도전체(704a)와 중첩되는 반도체(706)와, 반도체(706)와 접촉하는 도전체(716a) 및 도전체(716b)와, 반도체(706) 위, 도전체(716a) 위, 및 도전체(716b) 위의 절연체(718a)와, 절연체(718a) 위의 절연체(718b)와, 절연체(718b) 위의 절연체(718c)와, 절연체(718c) 위에 있고 반도체(706)와 중첩되는 도전체(714a)를 갖는 구조를 나타낸다. 또한, 트랜지스터(741)의 구조는 일례이며, 도 45의 (C)에 나타내는 구조와 다른 구조여도 상관없다.
따라서, 도 45의 (C)에 나타내는 트랜지스터(741)에서, 도전체(704a)는 게이트 전극으로서의 기능을 갖고, 절연체(712a) 및 절연체(712b)는 게이트 절연체로서의 기능을 갖고, 도전체(716a)는 소스 전극으로서의 기능을 갖고, 도전체(716b)는 드레인 전극으로서의 기능을 갖고, 절연체(718a), 절연체(718b), 및 절연체(718c)는 게이트 절연체로서의 기능을 갖고, 도전체(714a)는 게이트 전극으로서의 기능을 가진다. 또한, 반도체(706)는 광이 닿음으로써 전기 특성이 변동하는 경우가 있다. 따라서, 도전체(704a), 도전체(716a), 도전체(716b), 도전체(714a) 중 어느 하나 이상이 차광성을 가지면 바람직하다.
또한, 절연체(718a) 및 절연체(718b)의 계면을 파선으로 나타냈지만, 이것은 양자의 경계가 명확하지 않은 경우가 있는 것을 나타낸다. 예를 들면, 절연체(718a) 및 절연체(718b)로서 동종의 절연체를 이용한 경우, 관찰 방법에 따라서는 양자의 구별이 되지 않는 경우가 있다.
도 45의 (C)에는 용량 소자(742)로서 기판 위의 도전체(704b)와, 도전체(704b) 위의 절연체(712a)와, 절연체(712a) 위의 절연체(712b)와, 절연체(712b) 위에 있고 도전체(704b)와 중첩되는 도전체(716a)와, 도전체(716a) 위의 절연체(718a)와, 절연체(718a) 위의 절연체(718b)와, 절연체(718b) 위의 절연체(718c)와, 절연체(718c) 위에 있고 도전체(716a)와 중첩되는 도전체(714b)를 갖고, 도전체(716a) 및 도전체(714b)가 중첩되는 영역에서, 절연체(718a) 및 절연체(718b)의 일부가 제거되는 구조를 나타낸다.
용량 소자(742)에서 도전체(704b) 및 도전체(714b)는 한쪽의 전극으로서 기능하고, 도전체(716a)는 다른 한쪽의 전극으로서 기능한다.
따라서, 용량 소자(742)는 트랜지스터(741)와 공통되는 막을 이용하여 제작할 수 있다. 또한, 도전체(704a) 및 도전체(704b)를 동종의 도전체로 하면 바람직하다. 그 경우, 도전체(704a) 및 도전체(704b)는 동일 공정을 거쳐 형성할 수 있다. 또한, 도전체(714a) 및 도전체(714b)를 동종의 도전체로 하면 바람직하다. 그 경우, 도전체(714a) 및 도전체(714b)는 동일 공정을 거쳐 형성할 수 있다.
도 45의 (C)에 나타내는 용량 소자(742)는 점유 면적당의 용량이 큰 용량 소자이다. 따라서, 도 45의 (C)는 표시 품위가 높은 EL 표시 장치이다. 또한, 도 45의 (C)에 나타내는 용량 소자(742)는 도전체(716a) 및 도전체(714b)가 중첩되는 영역을 얇게 하기 위하여, 절연체(718a) 및 절연체(718b)의 일부가 제거된 구조를 가지지만, 본 발명의 일 양태에 따른 용량 소자는 이것으로 한정되는 것은 아니다. 예를 들면, 도전체(716a) 및 도전체(714b)가 중첩되는 영역을 얇게 하기 위해, 절연체(718c)의 일부가 제거된 구조를 가져도 상관없다.
트랜지스터(741) 및 용량 소자(742) 위에는 절연체(720)가 배치된다. 여기서, 절연체(720)는 트랜지스터(741)의 소스 전극으로서 기능하는 도전체(716a)에 이르는 개구부를 가져도 좋다. 절연체(720) 위에는 도전체(781)가 배치된다. 도전체(781)는 절연체(720)의 개구부를 통하여 트랜지스터(741)와 전기적으로 접속해도 좋다.
도전체(781) 위에는 도전체(781)에 이르는 개구부를 갖는 격벽(784)이 배치된다. 격벽(784) 위에는 격벽(784)의 개구부에서 도전체(781)와 접촉하는 발광층(782)이 배치된다. 발광층(782) 위에는 도전체(783)가 배치된다. 도전체(781), 발광층(782) 및 도전체(783)가 중첩되는 영역이 발광 소자(719)가 된다.
여기까지는 EL 표시 장치의 예에 대하여 설명했다. 다음에, 액정 표시 장치의 예에 대하여 설명한다.
도 46(A)은 액정 표시 장치의 화소의 구성예를 나타내는 회로도이다. 도 46에 나타내는 화소는 트랜지스터(751), 용량 소자(752), 한쌍의 전극간에 액정의 충전된 소자(액정 소자)(753)를 가진다.
트랜지스터(751)에서는 소스, 드레인의 한쪽이 신호선(755)에 전기적으로 접속되고, 게이트가 주사선(754)에 전기적으로 접속되어 있다.
용량 소자(752)에서는 한쪽의 전극이 트랜지스터(751)의 소스, 드레인의 다른 한쪽에 전기적으로 접속되고, 다른 한쪽의 전극이 공통 전위를 공급하는 배선에 전기적으로 접속되어 있다.
액정 소자(753)에서는 한쪽의 전극이 트랜지스터(751)의 소스, 드레인의 다른 한쪽에 전기적으로 접속되고, 다른 한쪽의 전극이 공통 전위를 공급하는 배선에 전기적으로 접속되어 있다. 또한, 상술한 용량 소자(752)의 다른 한쪽의 전극이 전기적으로 접속하는 배선에 인가되는 공통 전위와, 액정 소자(753)의 다른 한쪽의 전극에 인가되는 공통 전위가 다른 전위여도 좋다.
또한, 액정 표시 장치의 상면도도 EL 표시 장치와 마찬가지로 설명한다. 도 45의 (B)의 일점 쇄선 M-N에 대응하는 액정 표시 장치의 단면도를 도 46의 (B)에 나타낸다. 도 46의 (B)에서, FPC(732)는 단자(731)를 통하여 배선(733a)과 접속된다. 또한, 배선(733a)은 트랜지스터(751)를 구성하는 도전체, 또는 반도체 중 어느 동종의 도전체, 또는 반도체를 이용해도 좋다.
트랜지스터(751)는 트랜지스터(741)에 대한 기재를 참조한다. 또한, 용량 소자(752)는 용량 소자(742)에 대한 기재를 참조한다. 또한, 도 46의 (B)에는 도 45의 (C)의 용량 소자(742)에 대응한 용량 소자(752)의 구조를 나타냈지만, 이것으로 한정되지 않는다.
또한, 트랜지스터(751)의 반도체에 산화물 반도체를 이용한 경우, 오프 전류가 매우 작은 트랜지스터로 할 수 있다. 따라서, 용량 소자(752)에 유지된 전하가 누출되기 어렵고, 장기간에 걸쳐 액정 소자(753)에 인가되는 전압을 유지할 수 있다. 따라서, 움직임이 적은 동영상이나 정지 화상의 표시 시에, 트랜지스터(751)를 오프 상태로 함으로써, 트랜지스터(751)의 동작을 위한 전력이 불필요해져, 소비 전력이 작은 액정 표시 장치로 할 수 있다. 또한, 용량 소자(752)의 점유 면적을 작게 할 수 있기 때문에, 개구율이 높은 액정 표시 장치, 또는 고정세화한 액정 표시 장치를 제공할 수 있다.
트랜지스터(751) 및 용량 소자(752) 위에는 절연체(721)가 배치된다. 여기서, 절연체(721)는 트랜지스터(751)에 이르는 개구부를 가진다. 절연체(721) 위에는 도전체(791)가 배치된다. 도전체(791)는 절연체(721)의 개구부를 통하여 트랜지스터(751)와 전기적으로 접속한다.
도전체(791) 위에는 배향막으로서 기능하는 절연체(792)가 배치된다. 절연체(792) 위에는 액정층(793)이 배치된다. 액정층(793) 위에는 배향막으로서 기능하는 절연체(794)가 배치된다. 절연체(794) 위에는 스페이서(795)가 배치된다. 스페이서(795) 및 절연체(794) 위에는 도전체(796)가 배치된다. 도전체(796) 위에는 기판(797)이 배치된다.
상술한 구조를 가짐으로써, 점유 면적이 작은 용량 소자를 갖는 표시 장치를 제공하거나, 또는 표시 품위가 높은 표시 장치를 제공하거나, 또는 고정세한 표시 장치를 제공할 수 있다.
예를 들면, 본 명세서 등에서 표시 소자, 표시 소자를 갖는 장치인 표시 장치, 발광 소자, 및 발광 소자를 갖는 장치인 발광 장치는 다양한 형태를 이용하거나, 또는, 다양한 소자를 가질 수 있다. 표시 소자, 표시 장치, 발광 소자, 또는 발광 장치는, 예를 들면, 백색, 적색, 녹색, 또는 청색 등의 발광 다이오드(LED：Light Emitting Diode), 트랜지스터(전류에 따라 발광하는 트랜지스터), 전자 방출 소자, 액정 소자, 전자 잉크, 전기 영동 소자, GLV(Grating Light Valve), PDP(Plasma Display Panel), MEMS(Micro Electro Mechanical System)를 이용한 표시 소자, DMD(Digital Micromirror Device), DMS(Digital Micro Shutter), IMOD(Interferometric Modulator Display) 소자, 셔터 방식의 MEMS 표시 소자, 광간섭 방식의 MEMS 표시 소자, 일렉트로 웨팅 소자, 압전 세라믹 디스플레이, 카본 나노 튜브를 이용한 표시 소자 등의 적어도 하나를 가지고 있다. 이들 외에도, 전기적, 또는 자기적 작용에 의해, 콘트라스트, 휘도, 반사율, 투과율 등이 변화하는 표시 매체를 가지고 있어도 좋다.
EL 소자를 이용한 표시 장치의 일례로서는 EL디스플레이 등이 있다. 전자 방출 소자를 이용한 표시 장치의 일례로서는, 필드 에미션 디스플레이(FED), 또는 SED 방식 평면형 디스플레이(SED：Surface-conduction Electron-emitter Display) 등이 있다. 액정 소자를 이용한 표시 장치의 일례로서는 액정 디스플레이(투과형 액정 디스플레이, 반투과형 액정 디스플레이, 반사형 액정 디스플레이, 직시형 액정 디스플레이, 투사형 액정 디스플레이) 등이 있다. 전자 잉크, 전자 분류체(電子粉流體, electronic liquid powder(등록상표)), 또는 전기 영동 소자를 이용한 표시 장치의 일례로서는 전자 페이퍼 등이 있다. 또한, 반투과형 액정 디스플레이나 반사형 액정 디스플레이를 실현하는 경우에는 화소 전극의 일부 또는 전부가 반사 전극으로서의 기능을 가지도록 하면 좋다. 예를 들면, 화소 전극의 일부 또는 전부가 알루미늄, 은 등을 가지도록 하면 좋다. 또한, 그 경우, 반사 전극 아래에, SRAM 등의 기억 회로를 형성하는 것도 가능하다. 이것에 의해, 소비 전력을 더 저감할 수 있다.
또한, LED를 이용하는 경우, LED의 전극이나 질화물 반도체 아래에, 그라펜이나 그라파이트를 배치해도 좋다. 그라펜 또는 그라파이트는 복수의 층을 중첩하여, 다층막으로 해도 좋다. 이와 같이, 그라펜 또는 그라파이트를 형성함으로써, 그 위에, 질화물 반도체, 예를 들면, 결정을 갖는 n형 GaN 반도체 등을 용이하게 성막할 수 있다. 또한, 그 위에, 결정을 갖는 p형 GaN 반도체 등을 제공하여, LED를 구성할 수 있다. 또한, 그라펜 또는 그라파이트와 결정을 갖는 n형 GaN 반도체와의 사이에 AlN층을 제공해도 좋다. 또한, LED가 갖는 GaN 반도체는 MOCVD법으로 성막해도 좋다. 단, 그라펜을 형성함으로써, LED가 갖는 GaN 반도체는 스퍼터링법으로 성막하는 것도 가능하다.
본 실시형태는 적어도 그 일부를 본 명세서 내에 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 7)
본 실시형태에서는 본 발명의 일 양태에 따른 반도체 장치를 탑재한 전자기기 등에 대하여 설명한다.
<전자기기>
본 발명의 일 양태에 따른 반도체 장치는 표시 기기, 퍼스널 컴퓨터, 기록 매체를 구비한 화상 재생장치(대표적으로는 DVD：Digital Versatile Disc 등의 기록 매체를 재생하여, 그 화상을 표시할 수 있는 디스플레이를 갖는 장치)에 이용할 수 있다. 그 외에, 본 발명의 일 양태에 따른 반도체 장치를 이용할 수 있는 전자기기로서 휴대전화, 휴대형을 포함하는 게임기, 휴대 데이터 단말, 전자 서적 단말, 비디오 카메라, 디지털 스틸 카메라 등의 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 네비게이션 시스템, 음향 재생장치(카 오디오, 디지털 오디오 플레이어 등), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 자동 판매기 등을 들 수 있다. 이러한 전자기기의 구체적인 예를 도 47에 나타낸다.
도 47의 (A)는 휴대형 게임기이며, 하우징(901), 하우징(902), 표시부(903), 표시부(904), 마이크로폰(905), 스피커(906), 조작키(907), 스타일러스(908) 등을 가진다. 또한, 도 47의 (A)에 나타낸 휴대형 게임기는 2개의 표시부(903)와 표시부(904)를 가지고 있지만, 휴대형 게임기가 갖는 표시부의 수는 이것으로 한정되지 않는다.
도 47의 (B)는 휴대 데이터 단말이며, 제1 하우징(911), 제2 하우징(912), 제1 표시부(913), 제2 표시부(914), 접속부(915), 조작키(916) 등을 가진다. 제1 표시부(913)는 제1 하우징(911)에 제공되어 있고, 제2 표시부(914)는 제2 하우징(912)에 제공되어 있다. 그리고, 제1 하우징(911)과 제2 하우징(912)은 접속부(915)에 의해 접속되어 있고, 제1 하우징(911)과 제2 하우징(912)의 사이의 각도는 접속부(915)에 의해 변경이 가능하다. 제1 표시부(913)에서의 영상을 접속부(915)에서의 제1 하우징(911)과 제2 하우징(912) 사이의 각도에 따라 전환하는 구성으로 해도 좋다. 또한, 제1 표시부(913) 및 제2 표시부(914)가 적어도 한쪽에 위치 입력 장치로서의 기능이 부가된 표시 장치를 이용하도록 해도 좋다. 또한, 위치 입력 장치로서의 기능은 표시 장치에 터치 패널을 형성함으로써 부가할 수 있다. 또는, 위치 입력 장치로서의 기능은 포토 센서라고도 불리는 광전 변환 소자를 표시 장치의 화소부에 형성함으로써도, 부가할 수 있다.
도 47의 (C)는 노트형 퍼스널 컴퓨터이며, 하우징(921), 표시부(922), 키보드(923), 포인팅 디바이스(924) 등을 가진다.
도 47의 (D)는 전기 냉동 냉장고이며, 하우징(931), 냉장실용 도어(932), 냉동실용 도어(933) 등을 가진다.
도 47의 (E)는 비디오 카메라이며, 제1 하우징(941), 제2 하우징(942), 표시부(943), 조작키(944), 렌즈(945), 접속부(946) 등을 가진다. 조작키(944) 및 렌즈(945)는 제1 하우징(941)에 제공되어 있고, 표시부(943)는 제2 하우징(942)에 제공되어 있다. 그리고, 제1 하우징(941)과 제2 하우징(942)은 접속부(946)에 의해 접속되어 있고, 제1 하우징(941)과 제2 하우징(942) 사이의 각도는 접속부(946)에 의해 변경이 가능하다. 표시부(943)에서의 영상을 접속부(946)에서의 제1 하우징(941)과 제2 하우징(942) 사이의 각도에 따라 전환하는 구성으로 해도 좋다.
도 47의 (F)는 자동차이며, 차체(951), 차바퀴(952), 계기반(953), 라이트(954) 등을 가진다.
본 실시형태는 적어도 그 일부를 본 명세서 내에 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
[실시예 1]
본 실시예에서는 ESR를 이용하여, 산화물 반도체막 중의 스핀 밀도를 평가했다.
본 실시예에 이용한 시료의 제작 방법을 설명한다.
먼저, 기판으로서 두께가 0.5 mm인 석영 기판을 준비했다. 다음에, 산화물 반도체막으로서 두께가 50 nm인 In-Ga-Zn 산화물을 성막했다. 다음에, 질소 분위기에서 450℃에서 1시간의 가열 처리를 행하였다. 다음에, 산소 분위기에서 450℃에서 1시간의 가열 처리를 행하였다. 다음에 산화물 반도체막 위에 두께가 10 nm인 산화질화 실리콘막을 성막했다. 다음에, 플라즈마 처리를 행하였다. 플라즈마 처리는 산소(O2) 플라즈마 처리 또는 아산화 질소(N2O) 플라즈마 처리를 90초, 180초, 또는 300초 행하였다.
또한, In-Ga-Zn 산화물은 원자수비가 In：Ga：Zn = 1：1：1인 In-Ga-Zn 산화물 타겟을 이용하여 스퍼터링법에 의해 성막했다. 성막 가스로서는 산소의 체적이 33%가 되도록 아르곤 및 산소를 혼합한 가스를 이용했다. 성막 시의 압력은 캐논 아넬바(CANON ANELVA CORPORATION) 제작, 미니어처 게이지 MG-2에 의해 0.7 Pa가 되도록 조정했다. 성막 전력은 DC 전원을 이용하여 0.5 kW로 했다. 기판 온도는 300℃로 했다.
또한, 산화질화 실리콘막은 PECVD법을 이용하여 성막했다. 성막 가스로서는 모노실란이 1에 대하여 아산화 질소가 800이 되는 체적비로 혼합한 가스를 이용했다. 성막 시의 압력은 200 Pa가 되도록 조정했다. 성막 전력은 60 MHz의 고주파 전원을 이용하여 150 W로 했다. 기판 온도는 350℃로 했다.
또한, 산소(O2) 플라즈마 처리는 PECVD법을 이용하여, 유량 800 sccm의 산소를 PECVD 장치의 반응실 내에 공급했다. 공급 시의 압력은 200 Pa가 되도록 조정했다. 성막 전력은 60 MHz의 고주파 전원을 이용하여 150 W로 했다. 기판 온도는 350℃로 했다.
또한, 아산화 질소(N2O) 플라즈마 처리는 PECVD법을 이용하여, 유량 800 sccm의 아산화 질소를 PECVD 장치의 반응실 내에 공급했다. 공급 시의 압력은 200 Pa가 되도록 조정했다. 성막 전력은 60 MHz의 고주파 전원을 이용하여 150 W로 했다. 기판 온도는 350℃로 했다.
다음에, 시료의 ESR에 의한 평가를 행하였다. 또한, 플라즈마 처리를 행하지 않는 시료의 ESR에 의한 평가도 행하였다. 또한, 시료는 In-Ga-Zn 산화물의 막면이 자장에 직교하는 방향으로 설치했다. 산화물 반도체막 중의 g값이 1.93 근방에 나타나는 시그널(이하, 'VoH에 기인한 시그널'이라고 부름)의 스핀 밀도 및 절연막 중의 'NOx에 기인한 시그널'에 관련된 스핀 밀도를 도 48에 나타낸다. 또한, ESR에 의한 평가는 일본 전자 주식회사 제조, 전자 스핀 공명 장치 JES-FA300을 이용했다.
도 48로부터, 산화물 반도체막 중의 VoH는 플라즈마 처리를 행함으로써 스핀 밀도가 검출 하한(여기에서는 2.6×1017 spins/cm3) 이하가 되는 것을 확인할 수 있었다. 또한, 플라즈마 처리를 장시간 행할수록 VoH에 기인한 스핀 밀도는 저감하고 있는 것을 확인할 수 있었다. 또한, 산소(O2) 플라즈마 처리와 아산화 질소(N2O) 플라즈마 처리를 비교하면, 산소(O2) 플라즈마 처리가 NOx에 기인한 스핀 밀도가 저감되어, 보다 바람직하다는 것을 확인할 수 있었다.
또한, 상기 시료 중 산소(O2) 플라즈마 처리를 0초(없음), 90초, 또는 180초 행한 시료에서, 수소 농도를 평가하였다. 또한, 수소 농도의 평가에는 SIMS 분석 장치를 이용하여 측정했다. 시료의 수소 농도의 깊이 프로파일을 도 49에 나타낸다. 플라즈마 처리가 0초의 조건은 실선으로, 그 외는 파선으로 나타낸다.
도 49로부터, 산소(O2) 플라즈마 처리에 의해 산화물 반도체막 중의 수소 농도를 저감할 수 있는 것을 확인할 수 있었다. 또한, 산화물 반도체막 중의 수소 농도를 저감함으로써, VoH에 기인한 스핀 밀도를 저감할 수 있는 것이 시사되었다.
[실시예 2]
본 실시예에서는 산화물 반도체막 위에, 적층막을 형성한 경우의 플라즈마 처리를 행한 산화물 반도체막 중의 스핀 밀도를 평가했다.
본 실시예에 이용한 시료의 제작 방법을 설명한다.
먼저, 기판으로서 두께가 0.5 mm인 석영 기판을 준비했다. 다음에, 산화물 반도체막으로서 두께가 50 nm인 In-Ga-Zn 산화물을 성막했다. 다음에, 질소 분위기에서 450℃에서 1시간의 가열 처리를 행하였다. 다음에, 산소 분위기에서 450℃에서 1시간의 가열 처리를 행하였다. 다음에, 금속 산화물막으로서 두께가 5 nm인 금속 산화물을 성막했다. 다음에, 금속 산화물막 위에 두께가 10 nm인 산화질화 실리콘막을 성막했다. 다음에, 산소(O2) 플라즈마 처리를 행하였다.
산화물 반도체막에 이용한 In-Ga-Zn 산화물은 원자수비가 In：Ga：Zn = 1：1：1인 In-Ga-Zn 산화물 타겟을 이용하여 스퍼터링법에 의해 성막했다. 성막 가스로서는 산소의 체적이 33%가 되도록 아르곤 및 산소를 혼합한 가스를 이용했다. 성막 시의 압력은 캐논 아넬바 제작, 미니어처 게이지 MG-2F에 의해 0.7 Pa가 되도록 조정했다. 성막 전력은 DC 전원을 이용하여 0.5 kW로 했다. 기판-타겟간 거리는 60 mm, 기판 온도는 300℃로 했다.
또한, 금속 산화물막으로서 조건 1 및 조건 2의 2 종류의 조건을 이용했다. 조건 1을 이용한 시료를 시료 A, 조건 2를 이용한 시료를 시료 B로 한다.
조건 1로서 In-Ga-Zn 산화물을 원자수비가 In：Ga：Zn = 1：3：2인 In-Ga-Zn 산화물 타겟을 이용하여 스퍼터링법에 의해 성막했다. 성막 가스로서는 산소의 체적이 33%가 되도록 아르곤 및 산소를 혼합한 가스를 이용했다. 성막 시의 압력은 캐논 아넬바 제작, B-A 게이지 BRG-1B에 의해 0.4 Pa가 되도록 조정했다. 성막 전력은 DC 전원을 이용하여 0.5 kW로 했다. 기판-타겟간 거리는 60 mm, 기판 온도는 200℃로 했다.
조건 2로서 갈륨 산화물을 갈륨 산화물 타겟을 이용하여 스퍼터링법에 의해 성막했다. 성막 가스로서는 산소의 체적이 33%가 되도록 아르곤 및 산소를 혼합한 가스를 이용했다. 성막 시의 압력은 캐논 아넬바 제작, 미니어처 게이지 MG-2L에 의해 0.4 Pa가 되도록 조정했다. 성막 전력은 RF 전원을 이용하여 0.4 kW로 했다. 기판-타겟간 거리는 130 mm, 기판 온도는 200℃로 했다.
또한, 산화질화 실리콘막은 PECVD법을 이용하여 성막했다. 성막 가스로서는 모노실란이 1에 대하여 아산화 질소가 800이 되는 체적비로 혼합한 가스를 이용했다. 성막 시의 압력은 200 Pa가 되도록 조정했다. 성막 전력은 60 MHz의 고주파 전원을 이용하여 150 W로 했다. 기판 온도는 350℃로 했다.
또한, 산소(O2) 플라즈마 처리는 PECVD법을 이용하여, 유량 800 sccm의 산소를 PECVD 장치의 반응실 내에 공급했다. 공급 시의 압력은 200 Pa가 되도록 조정했다. 성막 전력은 60 MHz의 고주파 전원을 이용하여 150 W로 했다. 기판 온도는 350℃로 했다. 플라즈마 처리의 시간은 시료 A에 대해서는 0초(없음), 90초, 180초, 또는 300초의 4조건으로 하고, 시료 B에 대해서는 0초(없음), 90초, 또는 180초의 3조건으로 했다.
다음에, 시료 A에 대하여, ESR에 의한 평가를 행하였다. 또한, 시료는 In-Ga-Zn 산화물의 막면이 자장에 직교하는 방향으로 설치했다. 산화물 반도체막 중의 g값이 1.93 근방에 나타나는 시그널에 관련된 결함 준위(VoH 기인)의 스핀 밀도를 도 50에 나타낸다. 또한, ESR에 의한 평가는 일본 전자 주식회사 제조, 전자 스핀 공명 장치 JES-FA300을 이용했다.
도 50으로부터, 산화물 반도체막 중의 VoH에 기인한 스핀 밀도는 플라즈마 처리를 행함으로써 저감시킬 수 있고, 180초 이상 플라즈마 처리를 행함으로써 산화물 반도체막 중의 VoH에 기인한 스핀 밀도가 검출 하한(여기에서는 7.4×1017 spins/cm3) 이하가 되는 것을 확인할 수 있었다.
또한, 시료 A 중 산소(O2) 플라즈마 처리를 0초(없음), 90초, 또는 180초 간 조건과 시료 B에 대하여, 0초(없음), 90초, 또는 180초 행한 조건에 대하여, 수소 농도의 평가를 행하였다. 또한, 수소 농도의 평가에는 SIMS 분석 장치를 이용하여 측정했다. 시료 A의 수소 농도의 깊이 프로파일을 도 51에, 시료 B의 수소 농도의 깊이 프로파일을 도 52에 나타낸다. 플라즈마 처리가 0초인 조건은 실선으로, 그 외는 파선으로 나타낸다.
도 51로부터, 시료 A에서는 산소(O2) 플라즈마 처리의 시간이 길어질수록, 제1 산화물 반도체막 중의 수소 농도가 저감하는 것을 확인할 수 있었다. 또한, 도 52로부터, 시료 B에서는 플라즈마 처리의 시간이 가장 긴 180초에서 제1 산화물 반도체막 중의 수소 농도의 저감이 보여졌다. 이 결과로부터, 절연막 성막 후의 산소(O2) 플라즈마 처리를 행함으로써 산화물 반도체막 중의 수소 농도를 저감할 수 있는 것을 확인할 수 있었다. 또한, 산화물 반도체막 중의 수소 농도를 저감함으로써, VoH에 기인한 스핀 밀도를 저감할 수 있는 것이 시사되었다.
또 금속 산화물로서 산화 갈륨을 이용한 경우와 비교하여, In：Ga：Zn = 1：1：1인 In-Ga-Zn 산화물 타겟을 이용하여 형성한 In-Ga-Zn 산화물이, 보다 수소를 투과하기 쉽다는 것이 시사되었다.
또한, 실시예 1과 비교에 의해, 제1 산화물 반도체막 위에 산화질화 실리콘막 10 nm 단층을 형성한 경우가 제1 산화물 반도체막 위에 제2 산화물 반도체막 5 nm 및 산화질화 실리콘막 10 nm을 적층하여 형성하는 경우와 비교하여, 보다 수소 농도가 저감되기 쉽다고 할 수 있다. 이것으로부터, 제2 산화물 반도체막에 비해, 산화질화 실리콘막이 보다 수소를 투과하기 쉬울 가능성이 있다.
200：촬상 장치
201：스위치
202：스위치
203：스위치
210：화소부
211：화소
212：부화소
212B：부화소
212G：부화소
212R：부화소
220：광전 변환 소자
230：화소 회로
231：배선
247：배선
248：배선
249：배선
250：배선
253：배선
254：필터
254B：필터
254G：필터
254R：필터
255：렌즈
256：광
257：배선
260：주변 회로
270：주변 회로
280：주변 회로
290：주변 회로
291：광원
300：실리콘 기판
310：층
320：층
330：층
340：층
351：트랜지스터
352：트랜지스터
353：트랜지스터
360：포토 다이오드
361：애노드
363：저저항 영역
370：플러그
371：배선
372：배선
373：배선
380：절연체
400：반도체 기판
402：절연체
404：도전체
406：반도체
406a：반도체
406b：반도체
406c：반도체
408：절연체
412：절연체
413：도전체
414：도전체
416：도전체
416a：도전체
416b：도전체
417：도전체
418：절연체
420：층
421：도전체
423a：저저항 영역
423b：저저항 영역
424：도전체
426a：도전체
426b：도전체
427：마스크
436a：반도체
436b：반도체
442：기판
450：반도체 기판
452：절연체 영역
454：도전체
460：영역
462：절연체
464：절연체
466：절연체
467：배선층
468：절연체
469：배선층
470：절연체
472：도전체
472a：영역
472b：영역
474：영역
474a：도전체
474b：도전체
474c：도전체
476：영역
476a：도전체
476b：도전체
478a：도전체
478b：도전체
478c：도전체
480a：도전체
480b：도전체
480c：도전체
490：트랜지스터
491：트랜지스터
492：트랜지스터
493：절연체
495：절연체
494：절연체
496a：도전체
496b：도전체
496c：도전체
496d：도전체
498a：도전체
498b：도전체
498c：도전체
498d：도전체
552：절연체
700：기판
704a：도전체
704b：도전체
706：반도체
712a：절연체
712b：절연체
714a：도전체
714b：도전체
716a：도전체
716b：도전체
718a：절연체
718b：절연체
718c：절연체
719：발광 소자
720：절연체
721：절연체
731：단자
732：FPC
733a：배선
734：밀봉재
735：구동 회로
736：구동 회로
737：화소
741：트랜지스터
742：용량 소자
743：스위치 소자
744：신호선
750：기판
751：트랜지스터
752：용량 소자
753：액정 소자
754：주사선
755：신호선
781：도전체
782：발광층
783：도전체
784：격벽
791：도전체
792：절연체
793：액정층
794：절연체
795：스페이서
796：도전체
797：기판
901：하우징
902：하우징
903：표시부
904：표시부
905：마이크로폰
906：스피커
907：조작키
908：스타일러스
911：하우징
912：하우징
913：표시부
914：표시부
915：접속부
916：조작키
921：하우징
922：표시부
923：키보드
924：포인팅 디바이스
931：하우징
932：냉장실용 도어
933：냉동실용 도어
941：하우징
942：하우징
943：표시부
944：조작키
945：렌즈
946：접속부
951：차체
952：차바퀴
953：계기반
954：라이트
1189：ROM 인터페이스
1190：기판
1191：ALU
1192：ALU 컨트롤러
1193：인스트럭션 디코더
1194：인터럽트 컨트롤러
1195：타이밍 컨트롤러
1196：레지스터
1197：레지스터 컨트롤러
1198：버스 인터페이스
1199：ROM
1200：기억 소자
1201：회로
1202：회로
1203：스위치
1204：스위치
1206：논리 소자
1207：용량 소자
1208：용량 소자
1209：트랜지스터
1210：트랜지스터
1213：트랜지스터
1214：트랜지스터
1220：회로
2100：트랜지스터
2200：트랜지스터
3001：배선
3002：배선
3003：배선
3004：배선
3005：배선
3200：트랜지스터
3300：트랜지스터
3400：용량 소자
5100：펠릿
5100a：펠릿
5100b：펠릿
5101：이온
5102：산화 아연층
5103：입자
5105a：펠릿
5105a1：영역
5105a2：펠릿
5105b：펠릿
5105c：펠릿
5105d：펠릿
5105d1：영역
5105e：펠릿
5120：기판
5130：타겟
5161：영역

Claims (4)

  1. 제1 채널 형성 영역, 제1 소스 영역, 및 제1 드레인 영역을 가지는 제1 트랜지스터;
    제2 채널 형성 영역, 제2 소스 영역, 및 제2 드레인 영역을 가지는 제2 트랜지스터; 및
    용량 소자를 가지고,
    상기 제1 채널 형성 영역은 실리콘을 가지고,
    상기 제2 채널 형성 영역은 산화물 반도체를 가지는 반도체 장치로서,
    상기 제1 채널 형성 영역 위의 제1 절연층;
    상기 제1 절연층의 상면과 접하는 영역을 가지는 제1 도전층;
    상기 제1 도전층 위의 제2 절연층;
    상기 제2 절연층의 상면과 접하는 영역을 가지는 제2 도전층;
    상기 제2 도전층 위의 제3 절연층;
    상기 제3 절연층의 상면과 접하는 영역을 가지고, 상기 제2 채널 형성 영역, 상기 제2 소스 영역, 및 상기 제2 드레인 영역을 가지는 산화물 반도체층;
    상기 산화물 반도체층의 상면과 접하는 영역을 가지고, 상기 제2 소스 영역 및 상기 제2 드레인 영역 중 한쪽과 전기적으로 접속된 제3 도전층;
    상기 제3 도전층의 상면과 접하는 영역을 가지는 제4 절연층;
    상기 제4 절연층 위에 위치하고, 상기 제3 도전층과 중첩되는 영역을 가지는 제4 도전층;
    상기 산화물 반도체층 위에 위치하고, 상기 제2 채널 형성 영역과 중첩되는 영역을 가지는 제5 도전층;
    상기 제5 도전층 위에 위치하는 제5 절연층; 및
    상기 제5 절연층의 상면과 각각 접하는 영역을 가지는 제6 도전층 및 제7 도전층을 가지고,
    상기 제1 도전층은 상기 제1 트랜지스터의 게이트 전극으로서의 기능을 가지고,
    상기 제2 도전층은 상기 제2 트랜지스터의 제1 게이트 전극으로서의 기능을 가지고,
    상기 제3 도전층은 상기 제2 트랜지스터의 소스 전극 및 드레인 전극 중 한쪽으로서의 기능과, 상기 용량 소자의 전극의 한쪽으로서의 기능을 가지고,
    상기 제4 도전층은 상기 용량 소자의 전극의 다른 한쪽으로서의 기능을 가지고,
    상기 제5 도전층은 상기 제2 트랜지스터의 제2 게이트 전극으로서의 기능을 가지고,
    상기 제1 도전층과 상기 제3 도전층은 전기적으로 접속되고,
    상기 제2 도전층과 상기 제5 도전층은 전기적으로 접속되고,
    상기 제6 도전층, 상기 제2 소스 영역 및 상기 제2 드레인 영역 중 다른 한쪽, 및 상기 제1 소스 영역 및 상기 제1 드레인 영역 중 한쪽은 전기적으로 접속되고,
    상기 제7 도전층과 상기 제4 도전층은 전기적으로 접속되고,
    상기 제6 도전층과 상기 제7 도전층은 같은 재료를 가지는, 반도체 장치.
  2. 제1 채널 형성 영역, 제1 소스 영역, 및 제1 드레인 영역을 가지는 제1 트랜지스터;
    제2 채널 형성 영역, 제2 소스 영역, 및 제2 드레인 영역을 가지는 제2 트랜지스터; 및
    용량 소자를 가지고,
    상기 제1 채널 형성 영역은 실리콘을 가지고,
    상기 제2 채널 형성 영역은 산화물 반도체를 가지는 반도체 장치로서,
    상기 제1 채널 형성 영역 위의 제1 절연층;
    상기 제1 절연층의 상면과 접하는 영역을 가지는 제1 도전층;
    상기 제1 도전층 위의 제2 절연층;
    상기 제2 절연층의 상면과 접하는 영역을 가지는 제2 도전층;
    상기 제2 도전층 위의 제3 절연층;
    상기 제3 절연층의 상면과 접하는 영역을 가지고, 상기 제2 채널 형성 영역, 상기 제2 소스 영역, 및 상기 제2 드레인 영역을 가지는 산화물 반도체층;
    상기 산화물 반도체층의 상면과 접하는 영역을 가지고, 상기 제2 소스 영역 및 상기 제2 드레인 영역 중 한쪽과 전기적으로 접속된 제3 도전층;
    상기 제3 도전층의 상면과 접하는 영역을 가지는 제4 절연층;
    상기 제4 절연층 위에 위치하고, 상기 제3 도전층과 중첩되는 영역을 가지는 제4 도전층;
    상기 산화물 반도체층 위에 위치하고, 상기 제2 채널 형성 영역과 중첩되는 영역을 가지는 제5 도전층;
    상기 제5 도전층 위에 위치하는 제5 절연층; 및
    상기 제5 절연층의 상면과 각각 접하는 영역을 가지는 제6 도전층 및 제7 도전층을 가지고,
    상기 제1 도전층은 상기 제1 트랜지스터의 게이트 전극으로서의 기능을 가지고,
    상기 제2 도전층은 상기 제2 트랜지스터의 제1 게이트 전극으로서의 기능을 가지고,
    상기 제3 도전층은 상기 제2 트랜지스터의 소스 전극 및 드레인 전극 중 한쪽으로서의 기능과, 상기 용량 소자의 전극의 한쪽으로서의 기능을 가지고,
    상기 제4 도전층은 상기 용량 소자의 전극의 다른 한쪽으로서의 기능을 가지고,
    상기 제5 도전층은 상기 제2 트랜지스터의 제2 게이트 전극으로서의 기능을 가지고,
    상기 제1 도전층과 상기 제3 도전층은 전기적으로 접속되고,
    상기 제2 도전층과 상기 제5 도전층은 전기적으로 접속되고,
    상기 제6 도전층, 상기 제2 소스 영역 및 상기 제2 드레인 영역 중 다른 한쪽, 및 상기 제1 소스 영역 및 상기 제1 드레인 영역 중 한쪽은 전기적으로 접속되고,
    상기 제7 도전층과 상기 제4 도전층은 전기적으로 접속되고,
    상기 제6 도전층과 상기 제7 도전층은 같은 재료를 가지고,
    상기 제3 도전층은 상기 제2 도전층과 중첩되는 영역을 가지는, 반도체 장치.
  3. 제1 채널 형성 영역, 제1 소스 영역, 및 제1 드레인 영역을 가지는 제1 트랜지스터;
    제2 채널 형성 영역, 제2 소스 영역, 및 제2 드레인 영역을 가지는 제2 트랜지스터; 및
    용량 소자를 가지고,
    상기 제1 채널 형성 영역은 실리콘을 가지고,
    상기 제2 채널 형성 영역은 산화물 반도체를 가지는 반도체 장치로서,
    상기 제1 채널 형성 영역 위의 제1 절연층;
    상기 제1 절연층의 상면과 접하는 영역을 가지는 제1 도전층;
    상기 제1 도전층 위의 제2 절연층;
    상기 제2 절연층의 상면과 접하는 영역을 가지는 제2 도전층;
    상기 제2 도전층 위의 제3 절연층;
    상기 제3 절연층의 상면과 접하는 영역을 가지고, 상기 제2 채널 형성 영역, 상기 제2 소스 영역, 및 상기 제2 드레인 영역을 가지는 산화물 반도체층;
    상기 산화물 반도체층의 상면과 접하는 영역을 가지고, 상기 제2 소스 영역 및 상기 제2 드레인 영역 중 한쪽과 전기적으로 접속된 제3 도전층;
    상기 제3 도전층의 상면과 접하는 영역을 가지는 제4 절연층;
    상기 제4 절연층 위에 위치하고, 상기 제3 도전층과 중첩되는 영역을 가지는 제4 도전층;
    상기 산화물 반도체층 위에 위치하고, 상기 제2 채널 형성 영역과 중첩되는 영역을 가지는 제5 도전층;
    상기 제5 도전층 위에 위치하는 제5 절연층; 및
    상기 제5 절연층의 상면과 각각 접하는 영역을 가지는 제6 도전층 및 제7 도전층을 가지고,
    상기 제1 도전층은 상기 제1 트랜지스터의 게이트 전극으로서의 기능을 가지고,
    상기 제2 도전층은 상기 제2 트랜지스터의 제1 게이트 전극으로서의 기능을 가지고,
    상기 제3 도전층은 상기 제2 트랜지스터의 소스 전극 및 드레인 전극 중 한쪽으로서의 기능과, 상기 용량 소자의 전극의 한쪽으로서의 기능을 가지고,
    상기 제4 도전층은 상기 용량 소자의 전극의 다른 한쪽으로서의 기능을 가지고,
    상기 제5 도전층은 상기 제2 트랜지스터의 제2 게이트 전극으로서의 기능을 가지고,
    상기 제1 도전층과 상기 제3 도전층은 전기적으로 접속되고,
    상기 제2 도전층과 상기 제5 도전층은 전기적으로 접속되고,
    상기 제6 도전층, 상기 제2 소스 영역 및 상기 제2 드레인 영역 중 다른 한쪽, 및 상기 제1 소스 영역 및 상기 제1 드레인 영역 중 한쪽은 전기적으로 접속되고,
    상기 제7 도전층과 상기 제4 도전층은 전기적으로 접속되고,
    상기 제6 도전층과 상기 제7 도전층은 같은 재료를 가지고,
    상기 제4 도전층은 상기 제1 채널 형성 영역과 중첩되는 영역을 가지는, 반도체 장치.
  4. 제1 채널 형성 영역, 제1 소스 영역, 및 제1 드레인 영역을 가지는 제1 트랜지스터;
    제2 채널 형성 영역, 제2 소스 영역, 및 제2 드레인 영역을 가지는 제2 트랜지스터; 및
    용량 소자를 가지고,
    상기 제1 채널 형성 영역은 실리콘을 가지고,
    상기 제2 채널 형성 영역은 산화물 반도체를 가지는 반도체 장치로서,
    상기 제1 채널 형성 영역 위의 제1 절연층;
    상기 제1 절연층의 상면과 접하는 영역을 가지는 제1 도전층;
    상기 제1 도전층 위의 제2 절연층;
    상기 제2 절연층의 상면과 접하는 영역을 가지는 제2 도전층;
    상기 제2 도전층 위의 제3 절연층;
    상기 제3 절연층의 상면과 접하는 영역을 가지고, 상기 제2 채널 형성 영역, 상기 제2 소스 영역, 및 상기 제2 드레인 영역을 가지는 산화물 반도체층;
    상기 산화물 반도체층의 상면과 접하는 영역을 가지고, 상기 제2 소스 영역 및 상기 제2 드레인 영역 중 한쪽과 전기적으로 접속된 제3 도전층;
    상기 제3 도전층의 상면과 접하는 영역을 가지는 제4 절연층;
    상기 제4 절연층 위에 위치하고, 상기 제3 도전층과 중첩되는 영역을 가지는 제4 도전층;
    상기 산화물 반도체층 위에 위치하고, 상기 제2 채널 형성 영역과 중첩되는 영역을 가지는 제5 도전층;
    상기 제5 도전층 위에 위치하는 제5 절연층; 및
    상기 제5 절연층의 상면과 각각 접하는 영역을 가지는 제6 도전층 및 제7 도전층을 가지고,
    상기 제1 도전층은 상기 제1 트랜지스터의 게이트 전극으로서의 기능을 가지고,
    상기 제2 도전층은 상기 제2 트랜지스터의 제1 게이트 전극으로서의 기능을 가지고,
    상기 제3 도전층은 상기 제2 트랜지스터의 소스 전극 및 드레인 전극 중 한쪽으로서의 기능과, 상기 용량 소자의 전극의 한쪽으로서의 기능을 가지고,
    상기 제4 도전층은 상기 용량 소자의 전극의 다른 한쪽으로서의 기능을 가지고,
    상기 제5 도전층은 상기 제2 트랜지스터의 제2 게이트 전극으로서의 기능을 가지고,
    상기 제1 도전층과 상기 제3 도전층은 전기적으로 접속되고,
    상기 제2 도전층과 상기 제5 도전층은 전기적으로 접속되고,
    상기 제6 도전층, 상기 제2 소스 영역 및 상기 제2 드레인 영역 중 다른 한쪽, 및 상기 제1 소스 영역 및 상기 제1 드레인 영역 중 한쪽은 전기적으로 접속되고,
    상기 제7 도전층과 상기 제4 도전층은 전기적으로 접속되고,
    상기 제6 도전층과 상기 제7 도전층은 같은 재료를 가지고,
    상기 제3 도전층은 상기 제2 도전층과 중첩되는 영역을 가지고,
    상기 제4 도전층은 상기 제1 채널 형성 영역과 중첩되는 영역을 가지는, 반도체 장치.
KR1020220030037A 2014-09-19 2022-03-10 반도체 장치의 제작 방법 KR102446824B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020220117906A KR102678288B1 (ko) 2014-09-19 2022-09-19 반도체 장치의 제작 방법

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2014191293 2014-09-19
JPJP-P-2014-191293 2014-09-19
KR1020150129953A KR20160034200A (ko) 2014-09-19 2015-09-14 반도체 장치의 제작 방법

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020150129953A Division KR20160034200A (ko) 2014-09-19 2015-09-14 반도체 장치의 제작 방법

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020220117906A Division KR102678288B1 (ko) 2014-09-19 2022-09-19 반도체 장치의 제작 방법

Publications (2)

Publication Number Publication Date
KR20220038306A true KR20220038306A (ko) 2022-03-28
KR102446824B1 KR102446824B1 (ko) 2022-09-22

Family

ID=55526516

Family Applications (4)

Application Number Title Priority Date Filing Date
KR1020150129953A KR20160034200A (ko) 2014-09-19 2015-09-14 반도체 장치의 제작 방법
KR1020220030037A KR102446824B1 (ko) 2014-09-19 2022-03-10 반도체 장치의 제작 방법
KR1020220117906A KR102678288B1 (ko) 2014-09-19 2022-09-19 반도체 장치의 제작 방법
KR1020240080374A KR20240101763A (ko) 2014-09-19 2024-06-20 반도체 장치의 제작 방법

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020150129953A KR20160034200A (ko) 2014-09-19 2015-09-14 반도체 장치의 제작 방법

Family Applications After (2)

Application Number Title Priority Date Filing Date
KR1020220117906A KR102678288B1 (ko) 2014-09-19 2022-09-19 반도체 장치의 제작 방법
KR1020240080374A KR20240101763A (ko) 2014-09-19 2024-06-20 반도체 장치의 제작 방법

Country Status (3)

Country Link
US (1) US9496376B2 (ko)
JP (4) JP2016066792A (ko)
KR (4) KR20160034200A (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI841974B (zh) * 2014-11-21 2024-05-11 日商半導體能源研究所股份有限公司 半導體裝置
JP6845692B2 (ja) 2016-01-15 2021-03-24 株式会社半導体エネルギー研究所 半導体装置
KR102628719B1 (ko) 2016-02-12 2024-01-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
TWI737665B (zh) * 2016-07-01 2021-09-01 日商半導體能源硏究所股份有限公司 半導體裝置以及半導體裝置的製造方法
US9847293B1 (en) * 2016-08-18 2017-12-19 Qualcomm Incorporated Utilization of backside silicidation to form dual side contacted capacitor
JP2018133404A (ja) 2017-02-14 2018-08-23 株式会社ジャパンディスプレイ 半導体装置
JP6892577B2 (ja) * 2017-04-28 2021-06-23 天馬微電子有限公司 イメージセンサ及びセンサ装置
CA3103016C (en) 2018-06-20 2024-01-16 Board Of Trustees Of Michigan State University Single beam plasma source
WO2020014448A1 (en) 2018-07-11 2020-01-16 Board Of Trustees Of Michigan State University Vertically oriented plasma reactor
US11545343B2 (en) 2019-04-22 2023-01-03 Board Of Trustees Of Michigan State University Rotary plasma reactor
DE112021004623T5 (de) 2020-09-04 2023-06-15 AGC Inc. Glasgegenstand

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007212812A (ja) * 2006-02-10 2007-08-23 Epson Imaging Devices Corp 電気光学装置
US20070285591A1 (en) * 2006-06-07 2007-12-13 Samsung Electronics Co., Ltd Liquid crystal display panel and method of manufacturing the same
JP2010080947A (ja) 2008-09-01 2010-04-08 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
JP2011044699A (ja) * 2009-07-18 2011-03-03 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
US20110269266A1 (en) * 2010-04-28 2011-11-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP2012118489A (ja) * 2010-11-09 2012-06-21 Nlt Technologies Ltd 液晶表示装置

Family Cites Families (123)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3298974B2 (ja) 1993-03-23 2002-07-08 電子科学株式会社 昇温脱離ガス分析装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US20070194379A1 (en) 2004-03-12 2007-08-23 Japan Science And Technology Agency Amorphous Oxide And Thin Film Transistor
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
EP2453480A2 (en) 2004-11-10 2012-05-16 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7872259B2 (en) 2004-11-10 2011-01-18 Canon Kabushiki Kaisha Light-emitting device
WO2006051995A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI390735B (zh) 2005-01-28 2013-03-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI412138B (zh) 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4301259B2 (ja) * 2005-09-13 2009-07-22 エプソンイメージングデバイス株式会社 液晶表示装置及びその製造方法
EP1998373A3 (en) 2005-09-29 2012-10-31 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101103374B1 (ko) 2005-11-15 2012-01-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR101803254B1 (ko) 2009-11-27 2017-11-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011096270A1 (en) 2010-02-05 2011-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8779433B2 (en) 2010-06-04 2014-07-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2012008304A1 (en) 2010-07-16 2012-01-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20240025046A (ko) 2010-12-03 2024-02-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막 및 반도체 장치
US9443844B2 (en) 2011-05-10 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Gain cell semiconductor memory device and driving method thereof
US8772130B2 (en) 2011-08-23 2014-07-08 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of SOI substrate
TWI621183B (zh) 2011-12-01 2018-04-11 半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
US8956912B2 (en) * 2012-01-26 2015-02-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP5981157B2 (ja) 2012-02-09 2016-08-31 株式会社半導体エネルギー研究所 半導体装置
US8941113B2 (en) 2012-03-30 2015-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor element, semiconductor device, and manufacturing method of semiconductor element
US9159738B2 (en) 2012-04-12 2015-10-13 Sharp Kabushiki Kaisha Semiconductor memory device
JP6059566B2 (ja) 2012-04-13 2017-01-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR102254731B1 (ko) 2012-04-13 2021-05-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2014002916A1 (en) 2012-06-29 2014-01-03 Semiconductor Energy Laboratory Co., Ltd. Method for using sputtering target and method for manufacturing oxide film
WO2014061567A1 (en) 2012-10-17 2014-04-24 Semiconductor Energy Laboratory Co., Ltd. Programmable logic device
TWI620323B (zh) 2012-11-16 2018-04-01 半導體能源研究所股份有限公司 半導體裝置
JP6320009B2 (ja) 2012-12-03 2018-05-09 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
US9564535B2 (en) 2014-02-28 2017-02-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including the semiconductor device, display module including the display device, and electronic appliance including the semiconductor device, the display device, and the display module
TWI672804B (zh) 2014-05-23 2019-09-21 日商半導體能源研究所股份有限公司 半導體裝置的製造方法
KR20150146409A (ko) 2014-06-20 2015-12-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 표시 장치, 입출력 장치, 및 전자 기기

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007212812A (ja) * 2006-02-10 2007-08-23 Epson Imaging Devices Corp 電気光学装置
US20070285591A1 (en) * 2006-06-07 2007-12-13 Samsung Electronics Co., Ltd Liquid crystal display panel and method of manufacturing the same
JP2010080947A (ja) 2008-09-01 2010-04-08 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
JP2011044699A (ja) * 2009-07-18 2011-03-03 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
US20110269266A1 (en) * 2010-04-28 2011-11-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP2012118489A (ja) * 2010-11-09 2012-06-21 Nlt Technologies Ltd 液晶表示装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Yusuke Nonaka et. al, 'Investigation of defects in In-Ga-Zn oxide thinfilm using electron spin resonance signals', JOURNAL OF APPLIED PHYSICS, 2014, 115, pp. 163707-1-163707-5

Also Published As

Publication number Publication date
US20160087085A1 (en) 2016-03-24
KR20240101763A (ko) 2024-07-02
JP7560609B2 (ja) 2024-10-02
JP2023113721A (ja) 2023-08-16
JP2016066792A (ja) 2016-04-28
KR102446824B1 (ko) 2022-09-22
KR20220131213A (ko) 2022-09-27
US9496376B2 (en) 2016-11-15
JP2020149056A (ja) 2020-09-17
JP7286826B2 (ja) 2023-06-05
JP2022068260A (ja) 2022-05-09
KR20160034200A (ko) 2016-03-29
KR102678288B1 (ko) 2024-06-24

Similar Documents

Publication Publication Date Title
KR102446824B1 (ko) 반도체 장치의 제작 방법
JP6841945B2 (ja) 表示装置
KR102524181B1 (ko) 반도체 장치
KR102524983B1 (ko) 반도체 장치, 모듈, 및 전자 기기
JP6796411B2 (ja) 半導体装置の作製方法
KR20160114511A (ko) 반도체 장치의 제작 방법
JP2023080163A (ja) 半導体装置
JP6694252B2 (ja) 半導体装置の作製方法
TWI667787B (zh) 半導體裝置及其製造方法、模組以及電子裝置
JP2016046527A (ja) 半導体装置とその作製方法、電子機器
KR102651755B1 (ko) 반도체 장치, 반도체 장치의 제작 방법, 모듈, 및 전자 기기
JP2020102643A (ja) 半導体装置
WO2016067161A1 (ja) 半導体装置およびその作製方法

Legal Events

Date Code Title Description
A107 Divisional application of patent
E701 Decision to grant or registration of patent right